微机原理第二章 第二章 8086/80888086/8088 系统结构 系统结构

主要内容主要内容•8086/8088 微处理器的内部结构 •8086/8088 CPU 的引脚与功能 •8086/8088 系统结构 •堆栈概念

微机原理2.1 8086/8088 微处理器的内部结构2.2.1 8086/8088 CPU 的内部结构

1. 8086CPU 的组成

CPU

EU

BIU

•16 位通用寄存器组（ AX 、 BX 、 CX 、 DX 、 SP 、 BP 、SI 、 DI ）•算术逻辑单元—— ALU•EU 控制器•标志寄存器—— FLAG•段寄存器组（ CS 、 DS 、 SS 、 ES ）•指令指针—— IP•地址加法器•指令队列•总线接口控制逻辑

EUEU 负责指令的执行，负责指令的执行，从 BIU的指令队列中取指令和数据，不直接与外部总线相连

BIUBIU根据 EU的请求，完成 CPU与存贮器或 I/O设备之间的数据传送

微机原理2 8086/8088CPU的内部结构

外部总线（三总

线）

EU BIU

4 或 6 字节指令队列

1 2 3 4 5 6

CSDSSSESIP

内部通讯

总线接口控制逻辑

地址加法器

20 位地址

16 位

16位寄存器组

16 位内部总线

AH AL

BH BL

CH CL

DH DL

SP

BP

SI

DI

EU控制器

运算寄存器

ALU

标志寄存器

16位通用寄存器组

内内存存

组成功能工作

微机原理

取指

执指

BIU 动作

EU 动作

…

…

微机原理３ 80868086 与与 8088 8088 CPUCPU 的区别的区别

（ 3 ） 86CPU 选通存储器或 I/O 接口的信号是 M/IO ，低电平时选中 I/O 设备，高电平时选中存储器；而 88CPU 是 IO/M 信号 ，低电平时选中存储器，高电平时选中 I/O 接口。

（ 1 ） 86 CPU 的数据外总线宽度为 16 位，因此设有 BHE ；而 88 CPU 的数据外总线宽度为 8 位，把 BHE 引脚改为 SSO ；

（ 2 ） 86CPU 中的指令预取队列为 6 个字节，而 88CPU 为 4 个字节；

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主存

AXAX

BXBX

CXCX

DXDX

状态寄存器状态寄存器

控制逻辑控制逻辑指 指 令 令 寄 寄 存 存 器器

IPBPSIDISP

CSDSSSES

取指取指

运算器运算器

寄存器

寄存器寄存器

控制器控制器 处理器 微处理器一般编程结构

2.1.2 8086/8088 内部寄存器

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AX ：累加器。可分成两个八位寄存器AH 、 AL 使用。 BX ：基址寄存器。可分成两个八位寄存器 BH 、 BL 使用。CX ：为计数器。可分成两个八位寄存器CH 、 CL 使用。DX ：数据寄存器 。可分成两个八位寄存器 DH 、 DL 使用。

通用寄存器组通用寄存器组

微机原理

SP(Stack Pointer) ：堆栈指针寄存器

BP(Base Pointer) ：基地址指针寄存器SI(Source Index)：源变址寄存器DI(Destination Index)：目的变址寄存器

2. 2. 指针与变址寄存器指针与变址寄存器组组

微机原理

CS ：代码段寄存器 DS ：数据段寄存器 SS ：堆栈段寄存器 ES ：附加段寄存器 IP: 指令指针寄存器

3 3  段寄存器与指令指针寄存器段寄存器与指令指针寄存器

注意： DS 、 SS 和 ES 寄存器的内容可由程序设置，而 CS 寄存器的内容不能用程序设置

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用于存放 CPU 工作过程中的状态，其中 9 位有定义 , 9 位中 6 位表示状态， 3 位表示控制标志。 （ 1 ）状态标志位CF ：进位标志（ Carry Flag ）。

两个数相加时，最高位（ D15 或 D7 ）有进位，或当两个数相减时，最高位有借位，进位标志位置 1 ，即 CF=1 ；否则 CF=0 。

44 ．标志寄存器．标志寄存器 FLAG

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  PF ：奇偶标志位（ Parity Flag ）。

8086/8088 CPU 中采用奇校验当运算结果低 8 位中“ 1” 的个数为偶数时， PF=1 ；否则 PF=0 。

AF ： 辅 助 进 位 标 志 (Auxiliary Carry

Flag) 。

当两个数相加 ( 减 ) 时，当 D3 有向 D4 进( 借 ) 位时， AF=1 ，否则 AF=0 。

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ZF ：零标志位（ Zero Flag ）。运算结果每位都为 0 时， ZF=1 ；否则 ZF=0 。

SF ：符号标志位（ Sign Flag ）。当运算结果的最高位为 1 时， SF=1 ；否则SF=0 。

OF ：溢出标志位（ Overflow Flag ）。当两个带符号数进行运算产生溢出时， OF=1 ；否则 OF=0 。

微机原理

   例：十六进制数 0CCCCH 与十六进制数 5115H 相加，请写出运算后六个标志状态位的值。解： 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 （ 0CCCCH ） + 0 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 （ 5115H ） 10 0 0 1 1 1 0 1 1 1 1 0 0 0 0 1 从运算结果看出：最高位 D15 位往前有进位，所以 CF=1 ；运算结果不全为 0 ，所以 ZF=0;由于 D15=0 ，所以 SF=0 ；运算结果的低 8 位中有 4 个“ 1” ，所以 PF=1 ；D3 有向 D4 进位，因此 AF=1 ；两个异号数相加，不可能发生溢出，所以 OF=0 。

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TF ：陷阱标志位（ Trap Flag ）。

当 TF=1 时，将使 CPU 进入单步执行工作方式， 主要用于程序调试；

(2) 控制标志位

DF ：方向标志位（ Direction Flag ）。

控制字节串或字串重复操作指令地址调整的步进方向。

IF ：中断标志位（ Interrupt Flag ）。

控制微处理器响应或禁止外部中断。

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ES ： DI

源数据串DS ： SI

…

目的数据串

1

2

3

DI+1

SI+1

SI+1

DI+1

微机原理2.2 2.2 8086/888086/88 的引脚与功能的引脚与功能

8086/8088CPU 外形

微机原理8088

GND

AD14

AD13

AD12

AD11

AD10

AD9

AD8

AD7

AD6

AD5

AD4

AD3

AD2

AD1

AD0

NMI

INTR

CLKGND

GND

AD14

AD13

AD12

AD11

AD10

AD9

AD8

AD7

AD6

AD5

AD4

AD3

AD2

AD1

AD0

NMI

INTR

CLKGND

VCC

AD15

AD16/S3

AD17 /S4

AD18 /S5

AD19 /S6

SS0 (HIGH)MN/MX

RDHOLD(RQ/GT0 )

HLDA(RQ/GT1 )

WR(LOCK)M/IO(S2 )

DT/R(S1 )DEN(S0)

ALE(QS0 )INTA(QS1 )

TEST

READYRESET

8086

1 402 393 384 375 366 357 348 339 3210 3111 3012 2913 2814 2715 2616 2517 2418 2319 2220 21

VCC

AD15

AD16/S3

AD17 /S4

AD18 /S5

AD19 /S6

BHE/S7

MN/MX

RDHOLD(RQ/GT0 )

HLDA(RQ/GT1)

WR(LOCK)M/IO(S2 )

DT/R(S1 )DEN(S0 )

ALE(QS0)INTA(QS1)

TEST

READYRESET

1 402 393 384 375 366 357 348 339 3210 3111 3012 2913 2814 2715 2616 2517 2418 2319 2220 21

8086/888086/88 的引脚的引脚

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2.2.1 2.2.1 CPUCPU 的引脚与功能的引脚与功能1.最小模式下的引脚

（ 1 ） A16~A19/S3~S6 ：分时复用的地址 / 状态线

（ 2 ） AD15~AD0 ： 8086 地址和数据总线的分时

复用

AD7~AD0 ： 8088 地址和数据总线的分时复

用

（ 3 ） BHE ：总线高位使能信号，三态输出线

（ 4 ） M/IO （ IO/M ）： CPU 区分当前操作是访问存贮器还是访问 I/O 端口的三态输出控制线

2.2 2.2 8086/888086/88 的引脚与功能的引脚与功能

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（ 5 ） WR ：写控制信号，输出

（ 6 ） RD ：读控制信号，输出

（ 7 ） DT/R ：数据传送方向控制信号，输出

（ 8 ） DEN ：数据总线有有效数据控制信号，输出

（ 9 ） ALE ：地址锁存信号，输出

（ 10 ） READY ：准备就绪信号，输入

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(11)INTR ：可屏蔽中断请求输入信号，高电平有效

(12)NMI ：非屏蔽中断请求输入信号，边沿触发，正跳变有效

(13)INTA ：中断响应信号， CPU 对的 INTR 的响应

(14)TEST ：可用 WAIT 指令对该引脚进行测试的输入信号，低电平有效

(15)RESET ： CPU 的复位输入信号，高电平有效

(16)HOLD ：向 CPU 提出保持请求信号 , 高电平有效

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(17)HLDA ： CPU 对 HOLD 请求的响应信号，高电平有效

(18) CLK ：时钟信号输入端

(19) VCC ： +5V 电源输入引脚。 GND ：接地端

(20) MN/MX ：工作模式选择输入线

当 MN/MX=1 时，选择最小模式；

当 MN/MX=0 时，选择最大模式

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2. 最大模式下的引线

（ 1 ） S2 、 S1 、 S0 ：最大模式下经三态门输出的状

态信号。这些状态信号加到总线控制器（ 8288 ）上，可以产生系统总线所需要的各种控制信号。

（ 2 ） RQ/GT0 、 RQ/GT1 ：总线请求允许引脚，具有双向功能，既是总线请求输入也是总线响应输出。

（ 3 ） LOCK ：总线封锁信号，低电平有效

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（ 4 ） QS1 、 QS0 ： CPU 输出的队列状态信

（ 5 ） HIGH ：在最大模式时始终输出高电平

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2.2.2 总线周期 1. 基本概念 （ 1 ） 时钟周期：为 CPU 工作主频的时钟周期：

T=1/f （ f 为主频）（ 2 ） 总线周期： CPU 通过总线对存储器或 I/O 端

口进行一次访问（读 / 写操作）所需的时间称为一个总线周期；一个总线周期至少包括 4 个时钟周期，即 T1 、 T2 、 T3 、 T4 。

（ 3 ）指令周期：指计算机完成一条指令的执行所需要的时间，它包含一个或多个总线周期。

通 常 采 用 MIPS （ Million Instructions Per Second ）单位，即每秒执行百万条指令的含义。

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2. 最小模式读 / 写操作总线周期

一个总线周期

CLK T1 T2 T3 T4

A19/S6~A16/S3 地址输出 状态输出

A15~A8 地址输出

AD7~AD0 地址输出 数据输入

ALE

IO/M

RD

DT/R

DEN

图 8088 读总线周期

微机原理

 

一个总线周期

CLK T1 T2 T3 T4

A19/S6~A16/S3 地址输出 状态输出

A15~A8 地址输出

AD7~AD0 地址输出 数据输出

ALE

IO/M

WR

DT/R

DEN

图 8088 写总线周期

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2.2.3 2.2.3 总线接口器件总线接口器件 1 ．地址锁存器功能：将 CPU 中的地址 / 数据复用引脚区分出独立

的地址总线。与 8086/8088配套的地址锁存器是 8282芯片，是一个 8 位的数据锁存器。

2 ．双向三态门驱动器数据总线采用双向三态驱动器，在 8086/88 系统中常

用 8286芯片，其中 OE 是输出允许控制， T 是三态门传送方向控制。

当 OE=0 、 T=0 时，数据由 B 向 A 传送；当 OE=0 ， T=1 时，数据由 A 向 B 传送。

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8282

微机原理

微机原理

DI 0

STB

OE

DO 0

DO 7DI 7

8282Ëø´æÆ÷

A 0

T

OE

B 0

B 7A 7

8286ÊÕ·¢Æ÷

D Q

CLK

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3 ．总线控制器 8288

8086 CPU在最大模式下工作时，要借助于总线控制器 8288来形成系统的控制总线。

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2.3.1 2.3.1 系统存储器结构系统存储器结构

地址线 20根，直接寻址空间为 220=1M 字节，用 00000H~FFFFFH 表示 1.8086 系统中存储器的组织 偶体：存储体中的单元都是偶地址；奇体：存储体中的单元都是奇地址。两个存储体之间采用字节交叉编址方式

22.3 8086/8088.3 8086/8088 系统结构系统结构

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D7~D0

D15~D8

A19~A1

D7~D0 D7~D0

BHESEL SEL

A0

图 奇偶存储体与总线的连接

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2. 8086 读 / 写操作过程 （ 1 ）从偶地址读 / 写 1 个字节 偶地址（ A0=0 ），控制电路自动使 BHE=1 ，选

中 偶 地 址 存 储体。 由 地 址 A19~A1 指 定具体单元， CPU 发出读 / 写信号，通过数据总线的低 8位对该单元进行 1 个字节的读 / 写操作。

（ 2 ）从奇地址读 / 写 1 个字节 奇地址（ A0=1 ），控制电路自动使 BHE=0 ，奇

地址存储体被选中。

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（ 3 ）从偶地址开始读 / 写 1 个字

访问的两个字节单元的地址 A19~A1共 19 位均相同，系统自动发出 BHE=0 的信号，使奇偶两存储体同时被选中。 CPU 发出读 / 写信号后，两个存储单元同时通过低 8 位和高 8 位数据线完成读 / 写操作。

(4) 从奇地址开始读 / 写 1 个字 两个字节单元不能同时选中。首先自动发出 BHE=0 信号，选中奇地址存储体，通

过 D15~D8完成低字节的操作。 紧接着，系统自动令 A0=0 ， BHE=1 ，选中偶地

址存储体，通过 D7~D0完成高字节的操作。

微机原理 3. 存储器的分段 逻辑段：每个逻辑段容量不超过 64K 字节，

可用 16 位地址码直接寻址。 段间关系：各个逻辑段之间可在实际存储空间中完全分开，也可以部分重叠，甚至可以完全重叠。 物理地址定位：通过段地址和相对地址确定。

段基址：段的首地址的高 16 位。段首地址的低 4 位二进制码总是 0000 ，高 16 位可变。在 8086 系统中，把 16 字节的存储空间称作一节（ Paragraph ）

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逻辑段 1≤64KB

逻辑段 2≤64KB

逻辑段 3≤64KB

逻辑段 4、 5≤64KB

逻辑段 1 的起点

逻辑段 2 的起点

逻辑段 3 的起点

逻辑段 4、 5 的起点

00000H

FFFFFH

图 灵活的分段方式

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存储器分段

高地址

低地址段基址

段基址

段基址

段基址

最大 64KB ，最小 16B段 i-

1

段 i

段 i+1

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4. 逻辑地址和物理地址 物理地址：存储单元的实际地址编码。 物理地址 = 段基址 ×16+ 段内偏移地址逻辑地址：由段基址和偏移地址两部分组成。段基

址和偏移地址都是 16 位的无符号数。不同的逻辑地址可能是同一个物理地址。

 

例 ： 段 基 址 ：偏移地 址 分 别 为 1200H ：0345H 和 1110H ： 1245H 的两个逻辑地址对应同一个物理地址 12345H 。

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物理地址物理地址 .

.60000H 60001H 60002H 60003H 60004H

.

.

.

12HF0H

1BH08H

存储器的操作完全基于物理地址。问题：

8088 的内部总线和内部寄存器均为 16 位，如何生成 20 位地址？解决：存储器分段

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逻辑地址 段基地址和段内偏移组成了逻辑地址 段地址 偏移地址 (偏移量 )

格式为：段地址 : 偏移地址

物理地址 = 段基地址 ×16+ 偏移地址

60002H 00H12H

60000H

0 0 0 0

段基地址（ 16 位）

段首地址

× × × • • • × × ×

偏移地址=0002H

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BIU 中的地址加法器用来实现逻辑地址到物理地址的变换

8088 可同时访问 4 个段， 4 个段寄存器中的内容指示了每个段的基地址

段基址

段内偏移

物理地址

+

16 位

20 位

0000

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2.3.22.3.2 最小与最大模式总线形成最小与最大模式总线形成1. 最小模式下的系统总线

8088 系 统 总 线 信 号

时 钟发生器8284

MN/MX

IO/M

CLK RD

READY WR

RESET

ALE

8088

DT/R

DEN

8282

STB OE

8282

STB OE

8282

STB OE

A B8286

T OE

A19~A16

A15~A8

AD7~AD0

A19~A16

A15~A8

A7~A0

D7~D0

图 8088 最小模式下总线形成

IO/MRD

WR

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2. 最大模式下的系统总线

图 8088 最大模式下总线形成

AIOWC

AMWC

IOWC

IORC

MRDC

时 钟发生器8284

MN/MX S0

S1

CLK S2

READY

RESET

8088

A B8286

T OE

S0

S1 8288

S2

DT/R DEN

ALE

A19~A16

AD7~AD0

A15~A8

A19~A16

A15~A8

A7~A0

D7~D0

8282

STB OE

8282

STB OE

8282

STB OE

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2. 堆栈结构堆栈位置堆栈位置： 8086/8088 的堆栈在存储器中实现，并由

堆栈段寄存器 SS 和堆栈指针寄存器 SP来定位。堆栈大小堆栈大小：一个系统中可以有多个堆栈，每个堆栈

的空间最大为 64K 字节。堆栈个数堆栈个数：若有多个堆栈，只有一个现行堆栈。 SS

寄存器存放现行堆栈的基址， SP 寄存器指向栈顶。堆栈操作堆栈操作：进栈操作和出栈操作。 8086/8088 CPU

的堆栈操作必须以字为单位。

微机原理

堆栈： 存储器一个连续区域。这个区域数据的存取原则为：先进后出（ FILO ），即从栈底开始存放，从栈顶取信息。一般存放暂时不用的信息。

栈底

SP始终指向栈顶

栈底：堆栈的最低部

栈顶：最后放进的信息所在地址

SS ： FFFFH

FFFCH

堆栈

…

FFFEH

FFFAH

FFFDH

FFFBH

SP=FFFEH 栈顶栈顶栈顶

SP=FFFCH

SP=FFFAH

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2.5.1 2.5.1 总线的分类与总线标准总线的分类与总线标准11 ．总线分类．总线分类总线：总线：各模块间传送信息的通道。芯片级总线：芯片级总线：如 CPU芯片内的总线，这种总线常称

内部总线。 板级总线：板级总线：用于连接印刷电路板中的各个部件。 系统级总线：系统级总线：连接系统中的各个电路板。2. 2. 总线标准总线标准 标准中对插件引线的几何尺寸、引线数、各引线

的定义、时序及电气参数等都作出了明确的规定。

22.5 .5 微机系统中的总线结构微机系统中的总线结构

微机原理

2.5.2   2.5.2   微机总线的主要性能指标微机总线的主要性能指标 总线宽度总线宽度 : : 数据总线的数目，用位表示。总线传输率总线传输率 ::在总线上每秒钟传输的最大字节数，用

Mb/s 表示每秒钟传输多少字节。 总线传输率 Q ： Q=f×w/n （ Mb/s ），其中 f 是总

线工作频率，单位为 MHZ ； w 为总线宽度，单位是字节， n 是每传送一次数据所需的时钟周期个数。

总线工作频率总线工作频率 :: 总线工作时的时钟频率，它与 CPU的主频是不同的。

时钟同步时钟同步 // 异步：异步：总线上的数据传输与时钟同步工作的总线称为同步总线；与时钟不同步工作的总线称为异步总线 。

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数据数据 // 地址总线的多路复用与非多路复用地址总线的多路复用与非多路复用非多路复用总线非多路复用总线 :: 地址与数据总线分开的总线。多路复用总线：多路复用总线：共用一条总线，在某一时刻传

输地址另一时刻传输数据或命令信号线数信号线数 :: 地址总线（ AB ）数、数据总线

（ DB ）数和控制总线（ CB ）数的总和

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2.5.2   2.5.2   PCPC 系列微机总线系列微机总线 1. PC/XT1. PC/XT 总线总线以 Intel 8088CPU 为核心，其数据总线宽度为 8 位。 2. ISA2. ISA 与与 EISAEISA 总线总线以 80286 CPU 为核心，形成的标准总线称工业标准体 系 结 构 ISA （ Industry Standard Architecture ）其数据总线宽度为 16 位。

EISA （ Extend Industry Standard Architecture ）随 80386/486等微机出现而诞生，其数据总线 32位。

3. 3. 局部总线局部总线 PCI 总线 : 由外围部件互连行业组制定的一种局部总线。

微机原理（一） 8086/8088 的工作模式

最大工作模式 ： 多 CPU 工作 , MN/MX=0

最小工作模式 ： 单 CPU, MN/MX=+5V

（二）引脚复用技术1. 采用分时复用，即同有引脚在同一总线周期的不同时钟周期内其功能不同 ;

2. 根据工作模式定义引脚功能，同一根引脚在最小模式和最大模式下输出不同的信号。

（三）引脚功能（最小模式）1. AD15~AD0(16条 ) 地址 / 数据复用线 双向

T1 时作为地址线

T2~T3 时作为数据线

CLK

T1 T2 T3 1¡«nTW T4

AD0~AD15

微机原理

02403021/2/3 全体同学：大家好

让我们携手共同完成本课程学习！

谢谢大家