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디스플레이공학

Chapter 2. 전계효과트랜지스터(FET)

1. MOSFET 학습 필요성

2. MOS 커패시터

3. MOSFET 동작원리

4. TFT와 MOSFET의 비교

5. 전계효과 트랜지스터의 응용

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전계효과트랜지스터(FET) 학습 필요성

S

S

D OFF

G

VDS

VG

ID

VG < VT

VDS > 0

p-기판

n+ n+

S D

depletion 층

M

O

S

D ON

VG < VT

VG > VT

S

S

D OFF

G

VDS

VG

ID

VDS

VG

ID

VG < VT

VDS > 0

p-기판

n+ n+

S D

depletion 층

M

O

S

D ON

VG < VT

VG > VT

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기초학습 (에너지 벤드와 전하)

- 원자의 "core" :그림에서의 전자 중 10개는 아주 깊은 준위의 에너지를 가지고 원자의 핵에 단단히 구속되어 있으며, 화학반응이나 보통의 원자간 반응에도 방해 받지 않고 남아 있는전자들.

- 가전자들(valence electrons) :나머지 4개의 실리콘 원자들은 비교적 약하게 구속되어 있으며 화학반응에 강하게 반응함

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결합 모델

-그림의 각 원들은 반도체 원자들의 핵을 나타낸 것이다.

-각 선들은 공유된 가전자들을 나타낸 것이다.

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근접원자 고립원자

충만대(VB)

(CB)

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실리콘의

에너지대구조

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캐리어 이동

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대역 간극과 물질의 분류

절연체 반도체

금속

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페르미 함수

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-에너지 E에서 얼마나 많은 준위들이 전자로써 채워지는가를 말한다.

(K) .

eV/K)10 8.617 (

.

,

1

1 )(

5-

F

/)(

켈빈온도

상수볼츠만

준위페르미혹은에너지페르미

여기에서

T

kk

E

eEf

kTEE F

-시스템의 온도가 0으로 접근하게 되면 페르미 에너지 EF에서 허용된 에너지가 정확히 제한되어 있다는 것이다.

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접합전

페르미준위일치시킴

접합후

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접합전

전하공핍개시

공간전하영역(SCR)형성

전하밀도분포도

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전위차

전계

공간전하밀도

불순물농도

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MOSFET의 구조

순방향 바이어스된 MOSFET의 단면도

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디스플레이공학MOSFET

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MOS CAPACITORWe need to describe the physics of one additional two

terminal device before we proceed to three terminal structures.

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• Bringing 3 materials into contact EF = constant just as

in PN junctions.

• Currents through SiO2 are very small (we must wait a long

time for equilibrium to be established or provide an

alternative path.

• Holes are at higher average energy in P silicon than metal(E

downward)

• holes metal on contact

• e- silicon on contact

• bands will bend down in silicon at surface( )SM

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Abrupt transition in Ec and Ev

levels at material interfaces.

Potential drop of 0.6eV across SiO2.

This is a typical value and depends on EF

in Si. This potential can be supported

because no current flows through SiO2.

Substantial barriers exist to current

flow S -> M and M -> S

Depletion region exists near the surface

because EF is further from Ev than in the

bulk

Applied V=0

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F20Accuml. Depl. Inversion

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C-V Characteristics

A)

B)

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C)

If we consider condition B)

i.e. depletion, then

Q = QG = -Qs = -qNDxD

xD = width of depletion region

ND = donor concentration/cm3

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+

VGG

+

VD

ID

+

VB

B

n+ n+

S

p substrateL

Z

x

z

y

MOSFET (3-D)

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VG < 0

VDS = 0

p-기판

n+ n+

S D

holeaccmulation

VG <0

VS

Cox

VG (V)

Id (mA)

VG (V)

C (nF)

VDS (V)

Id (mA)G

D

Ef

e e e ee

S

Ef

eeee e

MOSFET (축적모드)

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MOSFET (공핍모드)

VG < VT

VDS > 0

p-기판

n+ n+

S D

depletion 층

VG

VS

Cox

Cd

G

DS

Ec

Ev

Ef

VG (V)

C (nF)

- - -- - --

Fs 2

e e e ee

e e e ee

VG (V)

Id (mA)

VDS (V)

Id (mA)

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MOSFET (반전모드)

VG > VT

p-기판

n+ n+

S D

Inversion 층(electron)

VG

VS

Cox

Cd, min

VG (V)

C (nF)

- - -- - --- - -- - --

G

Ec

Ev

Ef

S

Fs 2e e e ee

VDS <V DS, Sat

e e e eee e e ee

VG (V)

(mA)

VDS (V)

Id (mA)

VG1 >V T

VG2 >V G1

VG3 >V G2

V T

dI

D

Ef

e e e ee

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n+ n+

VG > VT

W = WT

ID

VD > 0

W > Wo

WoW > WT

n+ n+

VG > VT

W = WT

ID

VD = 0

W0

MOSFET (포화)

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MOSFET (포화)

VG

VS

Cox

Cd, min

VG (V)

C (nF)

Ec

Ev

Ef

Ec

Ev

Fs 2

G

D

Se e e ee

e e e ee

e e e ee

VG (V)

Id (mA)

VDS (V)

Id (mA)

VG1 >V T

VG2 >V G1

VG3 >V G2

순방향INJECTIO

Np-si

n+ n+

SiO2

+

+

+

– –

VS=0VG

VD

ID

+

–

– –

––

– –

–

DEPLETION

경계

– –

+++

–– –+

+

rj

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+VD

The voltage drop across an elemental length of channel is simply :

VD

QIQB

I-V Characteristics

The depletion region is wider around the drain because of the applied

voltage

The potential along the channel varies from to 0 between D and S.

The channel charge and the bulk charge will in general be f(y)

because of the influence of the drain voltage i.e. potential varies along

channel length.

(y)W

dydRdV

QμI

IIn

D

D

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디스플레이공학This What happens for VD>VDSAT ?

e- travel along in the inversion layer and

are injected into the depletion region.

There the high field pulls them into

the drain.

Further increases of VD do not change I

(to first order)

I= constant for VD > VDSAT

The boundary between the linear and

saturation regions is described by

More exactly, letting QI(y=L)=0 (which

defines channel pinch off) gives

VG -VTH = VD.

][0

2

0

2

0

0)(2

112NkVVC

CNk

VVVAS

FBGAS

FFBG q

q

DSAT

)(2

02 VVCI THGnL

W

DSAT

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B. Linear Region Conductance

)V(VCμR

g

VVIg

V)V(VCμI

THG0n

ONm

G

D

D

DTHG0nD

L

W1

const

L

W

c. Saturation Region Transconductance

region Linear )( ,L

W

m

constm

VVVCμg

VVIg

DDD0n

DG

D

SAT

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문턱전압 결정법 (선형영역, 포화영역)

I1

+V1

(K/2)1/2

VTs VG

ID1/2

I2

+V2

+V1 K

VTs VG

Gchannel

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표면 산란과 TFT 형 축적구조 MOSFET

n+ n+

p substrate

VG

ε

x

ε

y

p+ p+

++

+++++++

p substrate

n+ n+

++

-------

p substrate

-VB

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MOSFET

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TFT 구조와 전류-전압특성