1

СОДЕРЖАНИЕ

Предисловие……………………………………………………………………2

1. Принципы фон-Неймана……………………………………………………3

2. Архитектура и работа однопроцессорной ЭВМ…………………………..4

3. Система синхронизации…………………………………………………….5

4. Архитектура персонального компьютера…………………………………7

5. Иерархия памятей компьютера…………………………………………….8

5.1. Местная память (МП)………………………………………………9

5.2. Оперативная память (ОП)………………………………………….9

5.2.1. Организация оперативной памяти………………………10

5.2.2. Типы динамической памяти……………………………..12

5.3. Ассоциативная память…………………………………………….13

5.4. Кэш-память..………………………………………………………15

5.4.1. Виды организации кэш-памяти………………………….16

5.4.2. Способы записи в кэш……………………………………18

6. Внешние запоминающие устройства……………………………………..19

7. Интерфейсы…………………………………………………………………20

7.1.Интерфейсы внешних запоминающих устройств………………..21

7.2. Интерфейсы устройств ввода-вывода……………………………22

8. Организация мультипрограммного режима работы ЭВМ………………24

9. Система прерывания……………………………………………………….27

10. Принцип микропрограммного управления……………………………..30

11. Пути повышения производительности ЭВМ……………………………32

11.1. Особенности микропроцессоров Pentium………..…………. …35

12. Коды обнаружения и исправления ошибок оборудования ЭВМ……...37

13. Контроль передачи информации в ЭВМ………………………………..38

14. Система контроля и диагностики ЭВМ…………………………………41

14.1. Организация системы обнаружения ошибок ЭВМ…………….46

Литература…………………………………………………………………….48

2

Предисловие

Данное пособие представляет собой изложение некоторых принципов, оп-

ределяющих архитектуру цифровых электронно-вычислительных машин

(ЭВМ), первые образцы которых появились в 40-х годах XX века в США,

Англии, Германии. С того времени сменилось несколько поколений ЭВМ,

отличающихся как элементной базой, так и сложностью архитектуры и

программного обеспечения. Персональные компьютеры (ПК, PC – Personal

Computer), появившиеся в конце 70-х – начале 80-х г.г. XX века и полу-

чившие к настоящему времени широчайшее распространение, в значи-

тельной степени используют принципы, отработанные ещѐ на “больших”

ЭВМ третьего и четвѐртого поколений. В частности, к последним относи-

лись электронно-вычислительные машины серии ЕС ЭВМ (ЕС – Единая

Серия), некоторые из которых, например, ЕС-1033, ЕС-1045, ЕС-1046, вы-

пускались в Казани. Машины серии ЕС, по сути, являлись “калькой” с

аналогичных ЭВМ, разработанных и выпускавшихся фирмой IBM.

Организация и функционирование отдельных систем в составе ЭВМ из-

ложены в пособии, в основном, на “системном” уровне. По возможности, в

качестве примеров конкретной реализации рассматривались соответст-

вующие узлы современных персональных компьютеров.

Хотелось бы отметить, что вычислительная техника развивается очень

бурно (по известному закону производительность процессоров удваивается

каждые 18 месяцев), поэтому конкретные цифры, характеризующие тот

или иной параметр вычислительной системы, могут устаревать достаточно

быстро.

3

1. ПРИНЦИПЫ ФОН-НЕЙМАНА

Основные архитектурно-функциональные принципы построения элек-

тронно-вычислительных машин были разработаны и опубликованы в 1946

г. Джоном Фон-Нейманом и его коллегами Г. Голдстайном и А. Берксом в

отчѐте “Предварительное обсуждение логического конструирования элек-

тронного вычислительного устройства”. В современной трактовке эти

принципы можно изложить следующим образом.

1. Программное управление работой ЭВМ. Программы состоят из от-

дельных шагов - команд; команда осуществляет единичный акт преобра-

зования информации; вся совокупность команд, использующихся в кон-

кретной ЭВМ, называется языком машины.

2. Принцип условного перехода. Это – возможность перехода в процес-

се вычисления на тот или иной участок программы в зависимости от опре-

деленнных промежуточных результатов. Реализация принципа условного

перехода позволяет легко организовывать в программе циклы, итерацион-

ные процессы и т. д. Благодаря этому принципу, число команд в програм-

ме получается во много раз меньше, чем при исполнении данной програм-

мы за счѐт многократного вхождения в работу одинаковых участков про-

граммы.

3. Принцип хранимой информации. Один из самых важных принципов;

заключается в том, что команды представляются в числовой форме и хра-

нятся в том же ОЗУ (ОЗУ – оперативное запоминающее устройство, па-

мять компьютера), что и исходные данные. Команды исполнения из ОЗУ

выбираются в устройство управления (УУ), а операнды (например, числа)

– в АЛУ (арифметико-логическое устройство); но для машины и число и

команда являются машинным словом, и если команду отправить в АЛУ в

качестве операнда, то над ней можно выполнить операцию по еѐ измене-

нию. Это открывает возможность преобразования программы в ходе еѐ

выполнения; кроме этого, принцип хранимой программы обеспечивает

одинаковое время выборки команды или операнда из ОЗУ, позволяет бы-

стро менять программы или их части, использовать косвенные системы

адресации.

4. Принцип использования двоичной системы счисления для представ-

ления информации в ЭВМ. Этот принцип существенно расширяет номенк-

латуру физических приборов, явлений которые можно использовать в АЛУ

и в памятях ЭВМ (бистабильные системы: триод, триггер, ферромагнетик

и т. п.). Просто определяется количество информации в битах. К логиче-

ским схемам может быть применѐн хорошо разработанный аппарат буле-

вой алгебры. В двоичной системе легко выполнять умножение и т. д. Та-

ким образом, введение двоичной системы счисления существенно упроща-

ет техническую структуру ЭВМ.

4

5. Принцип иерархичности запоминающих устройств (ЗУ) ЭВМ. С са-

мого начала развития ЭВМ существовало несоответствие между быстро-

действием АЛУ и ЗУ; частично разрешить его удавалось, выполняя ЗУ на

тех же элементах, что и АЛУ, но это очень удорожало ЗУ и значительно

увеличивало число радиоламп (элементов) в ЭВМ, снижая в целом еѐ на-

дѐжность. Иерархическое построение ЗУ позволяет иметь небольшое бы-

стродействующее ОЗУ только для операндов и команд, участвующих в

счѐте в данный момент и в ближайшее время. Следующий более низкий

уровень – внешнее ЗУ (ВЗУ) с ѐмкостью, на порядок большей ОЗУ. ОЗУ

может быстро обменяться с ВЗУ целым массивом данных. Числа и части

программ, которые ещѐ не скоро потребуются, а также полученные резуль-

таты, могут храниться в ещѐ более ѐмком и дешѐвом ЗУ, хотя и с большим

временем обращения к нему. Таким ЗУ может быть, например, ЗУ на маг-

нитной ленте (МЛ). Иерархичность ЗУ в ЭВМ является важным компро-

миссом между ѐмкостью и быстротой доступа к данным, обеспечивающим

требования быстродействия, большой ѐмкости, относительной дешевизны

и надѐжности.

2. АРХИТЕКТУРА И РАБОТА ОДНОПРОЦЕССОРНОЙ ЭВМ

Шина

данных

Данные Команды УУ СчК

РгК

КОП Адреса,

операнды

АЛУ

Оперативная память

Ввод-вывод

Шина адреса

Рис. 1 Рис. 2.1. Принципиальная схема однопроцессорной ЭВМ

5

Упрощенная принципиальная схема функционирования однопроцес-

сорной ЭВМ в процессе выполнения команд программы представлена на

рис. 2.1. Устройство управления (УУ) принимает в регистр команды (РгК)

очередную команду программы из оперативной памяти (ОП). Большая

часть команд имеет два поля: поле кода операции (КОП), содержащее ин-

формацию о том, что нужно сделать, и поле операндов, содержащее адреса

операндов в памяти или непосредственно сами операнды. После дешифра-

ции КОП превращается в серию управляющих импульсов, предназначен-

ных для тех устройств, которые участвуют в операции. Адреса операндов

поступают на адресную шину ОП, откуда производится считывание опе-

рандов на шину данных и далее в арифметико-логическое устройство

(АЛУ). После выполнения команды в счѐтчике команды (СчК) по сигналам

от АЛУ или РгК формируется адрес следующей команды, она через шину

данных подаѐтся в РгК, и так такт за тактом, пока программа не будет вы-

полнена.

Команды, образующие программу, заносятся в ОП по последователь-

ным адресам. Поэтому после выполнения текущей команды в СчК обычно

добавляется “единица” (СчК := СчК + 1) для выбора следующей команды.

Последовательное выполнение команд может быть нарушено при услов-

ных и безусловных переходах в программе, тогда специальной командой в

СчК заносится адрес команды, которой передаѐтся управление.

3. СИСТЕМА СИНХРОНИЗАЦИИ

Система синхронизации (СС) является одной из важнейших состав-

ляющих ЭВМ, она определяет скорость и надѐжность обработки информа-

ции. Общая структура СС представлена на рис. 3.1. “Сердцем” СС является

тактовый импульсный генератор (ГТИ) с кварцевой стабилизацией, выра-

батывающий прямоугольные импульсы опорной частоты. Эта частота по-

Рис. 3.1. Принципиальная схема системы синхронизации

от процессора

ГТИ

Схемы

форми-

рования

УСИ

Схемы

форми-

рования

НСИ НСИ

УСИ

6

даѐтся на два узла, формирующие определѐнный набор синхроимпульсов

(СИ). Один узел формирует т. н. неуправляемые синхроимпульсы (НСИ),

которые генерируются постоянно весь период нахождения ЭВМ во вклю-

чѐнном состоянии. Другой узел предназначен для формирования управ-

ляемых синхроимпульсов (УСИ), которые вырабатываются только по сиг-

налу от процессора. СИ поступают во все узлы ЭВМ, стробируя продви-

жение информации из регистра в регистр и еѐ обработку. Пример такого

продвижения приведѐн на рис. 3.2. Сигналы СИ1, СИ2, СИ3 синхрониза-

ции записи в регистры должны приходить на эту схему с определѐнной за-

держкой друг относительно друга. Задержка необходима хотя бы потому,

что переключающие электронные схемы регистров имеют некоторую

инерцию срабатывания, объясняемую переходными процессами в элемен-

тах схем. Эта инерционность является основным физическим ограничени-

ем скорости обработки информации в компьютере; само по себе увеличе-

ние частоты синхронизации не является сложной технической задачей.

В персональном компьютере тактовый генератор формирует импульсы

опорной частоты, используемые для синхронизации процесссора, систем-

ной шины и шин ввода-вывода. Стандартные частоты генератора в исто-

рии ПК: 4,77, 6, 8, 10, 12, 16, 20, 25, 33,3, 40, 50, 66,6, 75, 83, 100, 125, 133

(и т. д.) МГц.

Переключатель TURBO в ЭВМ с процессорами i86/286/386 переключал

частоту синхронизации, в машинах со старшими процессорами он может,

например, отключать вторичный кэш или включать режим прерывистой

синхронизации.

Поскольку быстродействие различных компонентов ЭВМ существенно

различается, в современных компьютерах применяется деление опорной

частоты для синхронизации ввода-вывода и умножение частоты в процес-

соре. В ПК используются, в частности, следующие синхросигналы:

Host Bus Clock – внешняя частота шины процессора – является опорной

для всех других синхроимпульсов;

CPU Clock – внутренняя частота процессора. Применяется внутреннее

умножение опорной частоты на 1,5, 2, 3,5, 3, 3,5, 4 и на некоторые другие

значения;

Выход Вход

Рг3

СИ3

Рг2

СИ2

Рг1

СИ1

Рис. 3.2 . Схема стробирования продвижения информации

по регистрам

7

PCI Bus Clock – частота шины PCI. Оптимальные частоты: 33,3 МГц для

486-х процессоров, 66,6 МГц и более для старших поколений;

ISA Bus Clock – частота шины ISA, равная примерно 8 МГц.

Кроме перечисленных частот на системной плате присутствуют частоты

синхронизации COM-портов, таймера, НГМД и других периферийных

устройств.

4. АРХИТЕКТУРА ПЕРСОНАЛЬНОГО КОМПЬЮТЕРА

В основу архитектуры ПК (рис. 4.1) положен принцип открытой архи-

тектуры, позволяющий сравнительно просто наращивать парк устройств,

которые можно подключать к компьютеру. Инженерной реализацией этой

возможности является шина (Bus). В первом приближении она представля-

ет собой набор проводников, к которым через универсальные разъѐмы

(слоты) подключаются компоненты компьютера. Универсальность слотов

заключается в том, что назначение их жѐстко не определяется; определено

только назначение каждого из контактов слота: передача питания, данные

ввода-вывода, адресные линии и т. д. Подключѐнный к слоту компонент

Рис. 4.1. Архитектура персонального компьютера

Вторичный

кэш

Оперативная

память

Устройства

PCI

Устройства

ISA

Системная шина процес-

сора (Host Bus)

Шина PCI

Шина ISA (EISA)

AGP Чип-

сет

Процессор

8

может через шину взаимодействовать с любым другим компонентом ПК,

включая процессор и память. Система соединений унифицирована, что об-

легчает разработку и подключение к компьютеру нового оборудования.

Такая открытая архитектура во многом способствовала успеху компьюте-

ров IBM PC, поскольку производители могли выпускать свои адаптеры

подключения различных устройств к такому компьютеру.

Центральную роль в архитектуре играет процессор. К его локальной

шине (Host bus) подключается вторичный кэш. Связующим звеном между

основными компонентами системной шины является чипсет – набор из не-

скольких БИС, реализующих все необходимые связи основных компонен-

тов – процессора, памяти и шин расширения. Чипсет определяет возмож-

ности применения различных типов процессоров, основной и кэш-памяти

и ряд других характеристик системы. Тип чипсета существенно влияет и

на производительность – при одинаковых компонентах (процессор, память,

винчестер, графический адаптер) производительность компьютеров, соб-

ранных на различных чипсетах, может отличаться на треть.

Следующий этаж архитектуры – шина PCI (Peripheral Component Inter-

connect) и устройства, подключѐнные к ней. Шина появилась вместе с про-

цессором i486 и является центральной в современных компьютерах. Это

высокопроизводительная 32- (64-) битная шина, частота синхрониза- ции

которой определяется частотой системной шины процессора. На систем-

ной плате чаще всего устанавливают 3 4 слота PCI. Каждая плата рас-

ширения PCI может разделяться между двумя периферийными устройст-

вами. Все интерфейсные адаптеры, а также системные средства ввода-

вывода общаются с памятью и процессором через шину PCI.

Шина ISA (Industry Standard Architecture). Появилась с первых моделей

PC, существует и поныне как самая распространѐнная шина для перифе-

рийных адаптеров. Имеет разрядность 16 бит данных и 24 бита адреса.

Шина EISA (Extended ISA) представляет собой стандартизированное рас-

ширение ISA до 32 бит. Шина предусматривает и более производительные

режимы DMA, при которых скорость обмена по шине может достигать 33

Мбайт/с. EISA – дорогая, но оправдывающая себя архитектура, приме-

няющаяся в многозадачных системах, серверах и везде, где требуется вы-

сокоэффективное расширение шины ввода-вывода. Перед PCI у неѐ пред-

почтение в том, что количество слотов у EISA достигает восьми, тогда как

у PCI обычно вполовину меньше.

5. ИЕРАРХИЯ ПАМЯТЕЙ КОМПЬЮТЕРА

Регистр – совокупность нескольких запоминающих элементов, запись в

которые производится по общему управляющему сигналу. Обычно ин-

формация в регистре фиксируется по перепаду синхросигнала (положи-

тельному или отрицательному).

9

Регистр-защѐлка (latch) – при одном состоянии управляющего входа

(скажем, высоком) на выходе регистра отражаются все изменения на вхо-

де; при переходе управляющего сигнала в другое (низкое) состояние на

выходе фиксируется состояние регистра на момент перехода.

5.1. МЕСТНАЯ ПАМЯТЬ (МП)

Называется также регистровой или сверхоперативной. Состоит из ряда

программно-адресуемых регистров. У процессоров до 386-го число таких

регистров 14, с 386-го – 16. Есть 16-разрядные и 32-разрядные регистры.

По сути, каждый регистр представляет собой некую “грифельную доску”,

которую процессор использует для вычисления и фиксации результатов.

Регистры делятся на РОН (регистры общего назначения) и специализиро-

ванные. Значительная часть внутренних операций компьютера произво-

дится с привлечением РОН. Использование местной памяти позволяет зна-

чительно повысить производительность процессора за счѐт выигрыша во

времени обращения к МП по сравнению с обращением к оперативной па-

мяти (ОП).

Особенности организации МП у компьютеров серии ЕС ЭВМ. Если оба

операнда находятся в МП или если для вычисления адреса операнда прихо-

дится складывать два числа,

находящихся в различных ре-

гистрах, требуется дважды

обращаться к МП. Для ис-

ключения двойного обраще-

ния здесь применена дубли-

рованная структура МП:

при записи (Зп) информация

заносится по идентичным ад-

ресам в соответствующие ре-

гистры первого и второго

операндов МП1 и МП2;

в режиме чтения (Чт) на ад-

ресные регистры РгА1 и РгА2

поступают адреса первого и

второго операндов, после де-

шифрации которых соответ-

ствующая информация поступает на РгВых1 и РгВых2 и далее в процессор.

5.2. ОПЕРАТИВНАЯ ПАМЯТЬ

Представляет собой рабочую область, в которой при работе компьютера

находятся команды программы и данные. Память организована в байты по

Чт

МП1

РгВых1

РгВх1

РгА1

Зп

МП2

РгВых2

РгВх2

РгА2

Чт

Зп

Рис. 5.1. Организация местной памяти

ЕС ЭВМ

10

8 бит в каждом. Байты памяти могут быть объединены в более крупные

единицы информации: два байта образуют 16-битовое машинное слово, 4

байта – двойное слово. Для работы памяти каждому байту назначается ад-

рес. Адреса нумеруются, начиная с нулевого.

Процессор i8086 работал только с 16-битовыми числами, диапазон

представления которых 0 216

–1 = 65535. Отсюда возникло понятие сег-

мента как непрерывного участка памяти длиной 64К. Для адресации памя-

ти в пределах одного мегабайта (1020

= 1048576 байт) приходится исполь-

зовать сегментные адреса, образующиеся соединением двух 16-битовых

чисел. Они записываются в 16-ричном коде как пара “сегмент : смещение”,

например, 9E34 : 6AC8. Первое число с приписанным справа нулѐм (в

примере 9E340) задает адрес начала сегмента памяти, в котором находится

искомый байт (нулевое окончание 16-ричной записи адреса повторяется

через каждые 16 адресов, т. е. началом сегмента может служить каждый

шестнадцатый байт памяти). Прибавляя к этому адресу смещение:

9E340

6AC8

A4D08

получаем 20-разрядный адрес байта в памяти размером 1 Мбайт.

Для хранения сегментной части адреса используются 6 сегментных ре-

гистров: CS, SS, DS, ES, FS, GS. Большую часть времени работы програм-

мы содержимое этих регистров неизменно, а собственно адресация осуще-

ствляется через смещение. Если сегментную часть адреса можно использо-

вать только после еѐ загрузки в один из сегментных регистров, то смеще-

ние программа может получить из различных регистров, включая РОНы и

индексные регистры. Также смещение может быть встроено в коды ма-

шинных команд или вычисляться, объединяя содержимое регистров и ко-

манд.

5.2.1. ОРГАНИЗАЦИЯ ОПЕРАТИВНОЙ ПАМЯТИ

Быстродействие памяти определяется временем выполнения операций

чтения или записи.

Время доступа (access time) – задержка появления на выходе памяти

данных относительно начала цикла чтения.

Длительность цикла определяется как минимальный период следования

друг за другом обращений к памяти, причѐм циклы записи или чтения мо-

гут требовать различного времени. В цикл обращения, кроме активной фа-

зы самого доступа, входит и фаза восстановления (возврата памяти к ис-

ходному состоянию), которая соизмерима по времени с активной.

11

Производительность памяти можно характеризовать как скорость пото-

ка записываемых или считываемых данных, измеряемую обычно в Мб/с.

Разрядность шины памяти – количество байт, с которыми операция чте-

ния или записи может быть выполнена одновременно (1 байт для i8088, 2 –

для i8086 ÷ i386SX, 4 – для i386DX ÷ i486, 8 – для процесоров Pentium и

старше).

Банк памяти – комплект модулей памяти, обеспечивающих требуемую

разрядность хранимых данных (для Pentium и старше банком является пара

SIMM по 72-pin или один DIMM).

Динамическая память с произвольной выборкой (DRAM – Dynamic

Random Access Memory) – память, запоминающие элементы которой вы-

полнены на конденсаторах; при записи конденсатор заряжается, при чте-

нии – разряжается. Схема считывания разряжает через себя конденсатор, а

затем заряжает до прежнего уровня. При долгом отсутствии обращения из-

за токов утечки конденсатор разряжается, поэтому такая память требует

периодического подзаряда в динамическом режиме. Благодаря простоте

ячеек DRAM удаѐтся на одном кристалле размещать миллионы ячеек и по-

лучать самую дешѐвую память с достаточно высоким быстродействием и

умеренным энергопотреблением. Недостаток такой памяти – сложность

управления.

Запоминающие ячейки DRAM организованы в виде двумерной (2D)

матрицы из столбцов и строк. Адрес строки стробируется по спаду им-

пульса RAS (Row Access Strobe), адрес столбца – по спаду импульса CAS

(Column Access Strobe). Для поддержания сохранности данных произво-

дится регенерация (Memory Refresh) – регулярное построчное обращение к

ячейкам памяти. Максимальный период обращения к каждой строке для

гарантированного сохранения информации у современной памяти 8 64

мс. В зависимости от объѐма и организации матрицы для однократной ре-

генерации памяти требуется 512, 1024, 2048 или 4096 циклов обращения.

Чаще всего используется метод распределѐнной регенерации, когда циклы

регенерации выполняются равномерно с периодом, равным для стандарт-

ной памяти tRF = 15,6 мкс.

Можно выделить два основных способа организации ОП, имеющие це-

лью снизить циклы ожидания, связанные с регенерацией информации:

страничную организацию и т. н. “интерливинг”. Страничный метод бази-

руется на том, что повторения RAS можно избежать, если последовательно

выбираемые ячейки памяти лежат в пределах одной страницы, т. е. адрес

их строк неизменен. Считывание идет в статический буфер для строки це-

ликом, конкретный же бит выбирается адресом столбца. Микросхемы,

реализующие страничный режим, называют FPM (Fast Page Mode).

Технология “Bank Interleaving” может использоваться, если объѐм памя-

ти набирается несколькими банками. Идея чередования заключается в том,

что смежные блоки данных располагаются в разных банках. Тогда при по-

12

следовательном обращении к данным банки будут работать поочерѐдно,

при этом активная фаза обращения к одному банку может выполняться во

время регенерации другого банка, поэтому простоя, обусловленного реге-

нерацией, не будет. Чем больше банков участвуют в чередовании, тем вы-

ше производительность. Чаще всего используется чередование двух (Two

Way Interleaving) или трѐх банков (Three Way Interleaving).

В процессорах i486 и выше для повышения производительности обмена

данными с последовательно расположенными ячейками памяти введѐн па-

кетный цикл обмена – Burst Cycle. Он предназначен для последовательно-

го обмена обычно с четырьмя соседними элементами памяти (байт, слово,

…). Цикл обмена имеет фазу адреса и фазу данных. При пакетном режиме

фаза адреса существует только в начале цикла, следующие 3 передачи идут

без неѐ. Диаграмма пакетного цикла 5 - 3 - 3 - 3 - 3 соответствует 5 тактам

на считывание первого элемента и 3 тактам на считывание каждого из по-

следующих элементов.

5.2.2. ТИПЫ ДИНАМИЧЕСКОЙ ПАМЯТИ

FPM (Fast Page Mode) или “стандартная” память. Понятие страницы

(Page) относится здесь к строке памяти. В данном режиме адрес строки вы-

ставляется на шине только один раз, и сигнал RAS удерживается для всех

последующих обращений по записи или чтению. Для памяти с tдоступа = 60

нс время цикла обмена внутри страницы может быть сокращено до 35 нс.

Способность работать в режиме FPM является заслугой не микросхем па-

мяти, а еѐ контроллера. Пакетный цикл чтения для FPM 5 – 3 – 3 – 3 – 3.

EDO (Extended Data Out). В такой памяти добавлен набор регистров-

защѐлок выходных данных, информация в которых может удерживаться

вплоть до следующего запроса. Т. е., считывание выходных данных может

производиться внешними схемами вплоть до следующего импульса CAS,

что позволяет сократить длительность CAS. Время цикла внутри страницы

для памяти с tдоступа = 60 нс уменьшается с 35 нс до 25 нс, повышая произ-

водительность в страничном режиме на 40%. Пакетный цикл чтения для

EDO 5 – 2 – 2 – 2 – 2. Стоимость EDO примерно на 10% выше, чем FPM,

однако еѐ применение даѐт эффект, сравнимый с эффектом от установки

асинхронного внешнего кэша.

BEDO (Burst EDO). Кроме регистров-защѐлок, стробируемых по фрон-

ту импульса CAS, здесь содержится ещѐ и внутренний счѐтчик адреса ко-

лонок для пакетного цикла. Это позволяет выставлять адрес колонок толь-

ко в начале пакетного цикла, а в следующих передачах импульсы CAS

только запрашивают (выдают) очередные данные. В результате удлинения

конвейера первые выходные данные как бы отстают на один такт CAS, за-

то следующие данные появляются без тактов ожидания процессора, что

13

обеспечивает цикл чтения 5 – 1 – 1 – 1. Длительность цикла СAS для памя-

ти с 60 нс составляет 16,6 нс.

SDRAM (Synchronous DRAM). Работает без тактов ожидания внутри

пакетного цикла и обеспечивает цикл чтения 5 – 1 – 1 – 1 на частоте сис-

темной шины. От асинхронной памяти, у которой все внутренние процес-

сы инициируются только сигналами RAS и CAS, SDRAM отличается ис-

пользованием постоянно присутствующего сигнала тактовой частоты сис-

темной шины. Синхронный интерфейс обеспечивает трѐхкратный выиг-

рыш в производительности по сравнению с традиционной DRAM с ячей-

ками того же быстродействия. Микросхемы SDRAM являются устройст-

вами с программируемыми параметрами со своим набором команд и внут-

ренней организацией чередования банков. Имеются команды автоматиче-

ской регенерации и перевода в режим хранения данных с пониженным

энергопотреблением. Длина пакетного цикла чтения и записи может про-

граммироваться (1, 2, 4, 8 или 256 элементов), цикл может быть прерван

специальной командой без потери данных. Конвейерная адресация позво-

ляет инициировать очередной цикл обращения до окончания предыдущего.

Длительность цикла СAS для памяти с 60 нс составляет 12 нс.

Перспективным способом повышения производительности DRAM явля-

ется помещение кэша прямо на еѐ кристалл. Такая двухступенчатая память

реализована, в частности, в микросхемах CDDRAM (Cashed DRAM; имеет

кэш 16 Кбайт и 128-битную внутреннюю шину данных) и EDDRAM (En-

hanced DRAM; имеет кэш 8 Кбайт и 2048-битную внутреннюю шину дан-

ных). Данная память существенно эффективнее комбинации DRAM и вто-

ричного кэша, особенно в многозадачных системах, где переключение за-

дач приводит к высокой вероятности кэш-промахов (cache-miss).

5.3. АССОЦИАТИВНАЯ ПАМЯТЬ

Ассоциативная память (АП) осуществляет поиск информации не по ад-

ресу, а по еѐ содержимому, по ассоциативному признаку. АП позволяет

повысить быстродействие памяти за счѐт совмещения операций считыва-

ния информации с логическими операциями. Типовая структура организа-

ции АП представлена на рис. 5.2. АЗУ (ассоциативное запоминающее уст-

ройство) содержит m ячеек с разрядностью n + 1. Разряды 0…n - 1 содер-

жат полезную информацию, n-ый разряд – служебный, он определяет, сво-

бодна данная ячейка памяти (n=0) или занята (n=1).

По входной шине информации в регистр ассоциативного признака

(РгАП) поступает запрос. Вместе с запросом в регистр маски АП (РгМ)

поступает маска – двоичный код, имеющий длину кода запроса. Маска по-

зволяет исключить из рассмотрения отдельные разряды кода, а именно,

если значение какого-либо разряда в РгМ равно 0, этот разряд исключает-

14

ся из рассмотрения, т. е. в поиске ин-

формации участвуют только незамаски-

рованные разряды (которые равны еди-

нице в РгМ).

При необходимости записи в АЗУ

отыскивается свободная ячейка с наи-

меньшим номером и в неѐ поступает

информация с входной шины.

Перед считыванием информации в

регистр информации (РгИ) и далее в

выходную шину производится контроль

ассоциации. Если окажется, что искомая

информация находится в нескольких

ячейках, производится считывание из

ячейки с наименьшим номером. Возмо-

жен и другой подход: если ячеек с сов-

падающим признаком оказалось не-

сколько, можно увеличить число суще-

ственных признаков, пропускаемых

маской, уменьшая число совпадающих

ячеек.

Пример. Пусть в АП хранятся коды,

каждый из которых содержит описание

некоторой ситуации и способ еѐ реше-

ния. Например,

N яч. Ситуация Решение

J1 1001 1101 1101

J2 1001 1010 1010

J3 1001 1001 0111

С входной шины поступила следующая информация:

cитуация S: 1001 1000

маска М: 1111 1100 0000

Нетрудно заметить, что код ситуации S по маске M совпадает с содер-

жимым сразу двух ячеек: J2 и J3. Для выбора единственного решения тре-

буется уменьшить маскирование, увеличив в маске число единичных раз-

рядов. Так, маска М’ = 1111 1110 0000 даст совпадение кода ситуации S

лишь с содержимым J3, откуда извлекается код решения 0111, которое и

принимается в сложившейся ситуации S.

Вх.

шина

Вых. ши-

на

0 РгМ n -1

0 РгАП n -1

0 РгИ n -1

0 … i … n - 1 n

.

.

.

j АЗУ

.

.

.

m-1

Рис. 5.2. Организация ассо-

циативной памяти

15

При чтении сравнение поступающей входной информации производит-

ся сразу со всеми ячейками АЗУ, поэтому в АП можно применять лишь

ЗУ, не требующие регенерации, т. е. выполненные на базе SRAM. Чем

больше ячеек в АП, тем выше эффективность АЗУ по сравнению с адрес-

ным, так что ассоциативная обработка значительно повышает производи-

тельность ЭВМ.

Ассоциатиативный поиск хранимой информации в ПК применяется, в

частности, при организации кэш-памяти.

5.4. КЭШ – ПАМЯТЬ

У “больших” ЭВМ соответствующий тип памяти назывался буферной

памятью (БП). Объѐм БП у машин типа ЕС ЭВМ составлял 8 64 Кбайт.

Данные, находящиеся в БП, дублируют отдельные области данных из ОП.

БП предназначена для быстрой передачи в процессор той информации, ко-

торая подлежит обработке в данный момент. Обмен информации между

БП и ОП идѐт блоками размером 32 64 байта. Обычно из ОП в БП пере-

даѐтся весь информационный блок, а затем уже в нѐм отыскивается слово,

непосредственно затребованное процессором. Повышение производитель-

ности происходит в результате того, что обычно информация, требуемая

процессору, не разбросана по всей ОП, а расположена последовательными

блоками.

Кэш-память персональных компьютеров выполняется на элементах

SRAM. По своей организации она представляет собой последовательность

строк фиксированной длины. В операциях обмена с ОП обычно строка

участвует целиком. Для процессоров i486 и старше длина строки совпадает

с объѐмом данных, передаваемых за один пакетный цикл (для i486 это 4 4

= 16 байт, для Pentium - 4 8 = 32 байта).

Строка кэша может быть “валидной” (valid - действительный), т. е.

хранить копию блока ОП, или является пустой. Информация о состоянии

даннной строки и о том, какой именно блок ОП занимает данную строку,

называется тэгом (Tag) и хранится в связанной с данной строкой ячейке

специальной памяти (Tag SRAM).

Кэш-контроллер оперирует строками (cache line) фиксированной длины.

При каждом обращении в ОП кэш-контроллер проверяет, есть ли копия

требуемых данных в кэше. Если копия есть, то фиксируется кэш-

попадание (cache hit), если нет – кэш-промах (cache miss). В последнем

случае в соответствии с алгоритмом кэширования блок данных из ОП за-

местит один из блоков кэша.

16

5.4.1. ВИДЫ ОРГАНИЗАЦИИ КЭШ-ПАМЯТИ

1. Кэш прямого отображения (direct-mapped cache, адресный кэш). Кэ-

шируемая ОП условно делится на страницы, размер которых совпадает с

объѐмом кэша. Пусть VCache = 256 Кб, а VОП = 64 Мб, тогда число страниц

равно 256. Для Pentium одна такая страница содержит 256 Кб / 32 = 8К

строк. Для хранения номера страницы такой кэш-памяти требуется 8 дво-

ичных разрядов (28 = 256), для хранения номера строки в странице – 13

разрядов (8К = 213

) и для хранения номера каждого из 32 байт в строке (0

31) – ещѐ 5 разрядов. Т. о., адрес байта информации, состоящий в рассмат-

риваемой кэш-памяти из 8 + 13 + 5 = 26 разрядов, имеет следующую раз-

бивку:

Tag

(Номер страницы ОП)

Index (Номер строки в странице)

Смещение в строке

25 18 17 5 4 0

Структура кэш-памяти прямого отображения представлена на рис. 5.3.

Кэш-каталог (Tag SRAM) Кэш-память

(Cache SRAM)

Index Tag V M

8К – 1 15 1 0

8К – 2 15 1 0

39 х 0 0

38 2 1 0

1 0 1 0

0 х 0 0

V показатель занятости (валидности) строки кэша,

M – признак модифицированности данных

Рис. 5.3. Кэш-память прямого отображения

В начале обращения к памяти кэш-контроллер анализирует, не находит-

ся ли строка с требуемым адресом байта в кэш-памяти. В случае кэш-

промаха после считывания ОП строка с требуемыми данными копируется

в кэш, в тэг помещаются старшие биты адреса, а в V устанавливается при-

знак действительности данных.

17

Описанная выше организация кэша имеет самую простую аппаратную

реализацию. Основной еѐ недостаток: если в процессе выполнения про-

граммы процессору будут поочерѐдно требоваться данные, смещѐнные от-

носительно друг друга на величину, кратную размеру страницы, то кэш

будет работать вхолостую. Будет сплошная череда кэш-промахов, т. к.

очередное обращение будет замещать данные, считанные в предыдущем и

потребующиеся в последующем. Переключение страниц в многозадачных

ОС также снижает количество кэш-попаданий, что отражается на произво-

дительности системы. Увеличение размера кэша не дает очень существен-

ного эффекта, т. к. разные задачи всѐ равно могут претендовать на одни и

те же строки кэша.

2. Наборно-ассоциативный кэш (set-associative cache). Архитектура та-

кого кэша позволяет каждому блоку памяти претендовать на одну из не-

скольких строк кэша, объединѐнных в набор (Set).

В простейшем случае такой кэш состоит из двух банков (Two Way Set

Associative Cache), что позволяет размещать по две строки с одинаковым

адресом из разных страниц ОП (рис. 5.4). Номер набора (Set) определяется

средней частью адреса (как и номер строки в кэше прямого отображения).

Строка набора, в которой размещѐн требуемый блок памяти, определяется

сравнением тэгов, выполняемым одновременно для всех каналов кэша. С

каждым набором связан признак, определяющий строку, подлежащую за-

мещению новым блоком данных. Обычно выбирается строка, последнее

обращение к которой было раньше (отслеживается с помощью информа-

ции в LRU – Last Recent Used). При большем, чем два, количестве каналов

кэша используются и другие алгоритмы (FIFO, Random и т. д.).

Кэш-каталог (Tag SRAM + LRU) Кэш-память

(Cache SRAM)

Index Tag 1 V M LRU Tag 2 V M Банк 1 Банк 2

Set 8К–1 15 1 0 127 1 0

Set 8К–2 15 1 0 127 1 0

Set 39 х 0 0 2 1 0

Set 38 25 1 0 x 0 0

Set 1 0 1 0 х 0 0

Set 0 0 1 0 х 0 0

Рис. 5.4. Наборно-ассоциативный кэш

18

3. Ассоциативный кэш (fully associative cache). У полностью ассоциа-

тивного кэша любая строка может отображать любой блок ОП, что суще-

ственно повышает эффективность его использования. Полный адрес памя-

ти делится в этом случае на две части. В память тэгов заносятся все биты

адреса за исключением самых младших, определяющих смещение данных

в строке.

Пусть процессор использует десятиразрядный адрес, размер кэша

8 строк 8 байт (рис. 5.5). В какой-то момент процессору потребовался

байт из ОП по адресу 0010001100. Полный адрес делится на две части: три

младщих разряда определяют смещение в строке (4), оставшиеся содержат

информацию о тэге как о специальном признаке строки (17). Тэг адреса

передаѐтся на столбец тэгов кэша, в котором ищется тот же признак, и ес-

ли он находится, производится выбор соответствующей строки, а из неѐ

по смещению выбирается нужный процессору байт ( ).

В полностью ассоциативной архитектуре для определения наличия в

кэше затребованных данных требуется сравнение со старшей частью адре-

са тэгов сразу всех строк кэша. Такой параллельный анализ требует очень

больших аппаратных затрат, поэтому встречаются лишь небольшие

ассоциативные кэш-памяти уровня LI (например, процессоры Cyrix 6x86

имеют подобную 256-байтную кэш-память команд).

5.4.2. СПОСОБЫ ЗАПИСИ В КЭШ

1. Метод сквозной записи (Write Through). Каждый цикл записи идѐт

через кэш в ОП, т. е. на каждое изменение данных приходятся две опера-

от процессора

Тэг Смещение

0010001 100

0 79

1 63

2

3 17

4

5 45

6

7

Тэг 0 1 2 3 4 5 6 7

Рис. 5.5. Ассоциативный кэш

19

ции записи, что обуславливает высокую нагрузку на системную шину, и

процессор вынужден ждать окончания записи в ОП. Однако в ОП всегда

содержатся правильные данные. Такой метод записи используется в про-

цессорах i486.

2. Метод обратной записи (Write Back). При этом методе, если адрес за-

писи имеется в кэше, запись идѐт только в него. Если адреса записи в кэше

нет, запись идѐт непосредственно в ОП. Содержимое ОП обновляется

только тогда, когда из кэша передается целый блок данных (линия, стро-

ка). Это происходит, когда из кэша изымается наименее интенсивно ис-

пользовавшаяся страница данных. Получаем более быстрый метод записи,

т. к. циклов записи через СШ выполняется намного меньше. Однако, в ка-

ждый момент времени содержимое блоков информации в кэше и соответ-

ствующих блоков ОП может не совпадать, поэтому для такой организации

требуются и более высокие затраты, чтобы обеспечить целостность дан-

ных. Метод сквозной записи используется системах с процессорами класса

Pentium.

6. ВНЕШНИЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

Внешние запоминающие устройства (ВЗУ) – устройства, позволяющие

автономно сохранять информацию для последующего еѐ использования

независимо от состояния компьютера. Эти устройства могут использовать

различные физические принципы хранения информации – магнитный, оп-

тический, электронный. По методу доступа к информации ВЗУ разделяют-

ся на устройства с прямым доступом и устройства с последовательным

доступом. ВЗУ оперируют блоками информации, а не байтами, как ОП.

Прямой доступ (Direct Access) означает возможность обращения к инфор-

мационным блокам по их адресам в произвольном порядке. К таким уст-

ройствам относят прежде всего дисковые накопители (в том числе элек-

тронные или виртуальные диски). В устройствах с последовательным дос-

тупом (Sequential Access) производится последовательное сканирование

информационных блоков вперѐд или назад до требуемого места. В на-

стоящее время к ним относят, в основном, накопители на магнитной ленте

- НМЛ (Tape Device).

Основные параметры ВЗУ:

Время доступа (Access Time) – интервал от выдачи запроса на переда-

чу данных (ПД) до фактического начала передачи. Для механических уст-

ройств это время расходуется на позиционирование головок и ожидание

подхода к ним требуемого участка носителя. Для дисковых накопителей

дост = единицы сотни мс. Для электронных ВЗУ дост = доли мкс.

Скорость ПД (Transfer Speed Rate) определяет производительность

процесса обмена данными, измеряемую после процесса поиска информа-

ции. Этот параметр неоднозначен, поскольку при наличии у ВЗУ буферной

20

памяти скорости обмена еѐ с самим носителем и с внешним ИФ могут су-

щественно различаться. Внешняя скорость ограничена быстродействием

электрических схем и достижимой частотой передаваемых сигналов, внут-

ренняя скорость - возможностями электромеханических устройств. О по-

следней судят по частоте вращения дисков и по плотности записи на них.

Удельная стоимость хранения информации.

Конструктивное исполнение: внутреннее или внешнее, для внутренне-

го дополнительно – габариты отсека (5 - 3 ), разъѐмы подключения.

Виды дисковых накопителей и некоторые их характеристики приведены

в табл. 6.1.

Табл. 6.1. Некоторые характеристики дисковых накопителей

Вид нако-

пителя

Скорость

вращения,

об/мин

Внутренняя

скорость

ПД

Интерфейс Примечания

НГМД 1,44

Мбайт

300, 360 до 500

Кбит/с

ATA внешний

контроллер

НЖМД 3600, 5400,

7200

200 и более

Мбит/с

ATA, SCSI

НОД:

V = 650 или

780 (за счѐт

снижения

достоверно-

сти данных) Мбайт

переменная 150 Кб/с х

на коэф-т

скорости,

ATA, SCSI спиральный трек в

22718 витков дли-

ной более 5 км, 1

сектор – 2048 байт

НМОД:

a) floptical

(Laser Servo

120);

б) MOD

(Magneto-

Optical

Drives), до

2,6 Гбайт

720

ATA,SCSI,

спец.

ATA, SCSI

Дешѐвый накопи-

тель, дорогой но-

ситель

7. ИНТЕРФЕЙСЫ

Интерфейс – совокупность унифицированных линий, электрических

сигналов, управляющих прохождением сигналов электронных схем, осу-

ществляющая обмен информацией между некоторыми системами (устрой-

ствами) по определѐнному протоколу (алгоритму). Под протоколом пони-

21

мается совокупность правил, определяющих работу функциональных уст-

ройств в процессе связи.

7.1. ИНТЕРФЕЙСЫ ВНЕШНИХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

1. Интерфейс ATA (ATA – AT Attachment, т. е. соединение с компьютера-

ми PC AT, имеющими процессор i286 и старше; здесь AT – аббревиатура

слов Advanced Technology – усовершенствованная технология). Стандар-

тизован в 1990 г. Стандарт определяет временные соотношения сигналов

ИФ, спецификацию кабеля связи, сигналы на разъѐмах и пр. ATA – 16-

разрядный интерфейс, обеспечивающий подключение к компьютеру до

двух устройств с помощью 40-проводного ленточного кабеля длиной до 46

см. Ориентирован на подключение дисковых устройств внешней памяти,

таких как НГМД и НЖМД.

Интерфейс ATA обеспечивает обмен информацией с устройствами IDE

(Integrated Drive Electronics), т. е. устройствами со встроенным контролле-

ром, поэтому иногда называется и IDE-интерфейсом.

ATA-2 – расширенная спецификация ATA, позволяет подключить до 4

устройств.

ATA-3 – расширение, направленное на повышение надѐжности. Вклю-

чает средства парольной защиты, улучшенного управления питанием, са-

мотестирования.

ATAPI (ATA Package Interface – пакетный ИФ ATA) – программная

спецификация для подключения к ИФ ATA накопителей CD ROM, стрим-

меров и других устройств, которым недостаточно системы команд ATA.

E-IDE (Enhanced (улучшенный) IDE) – расширенный ИФ, позволяю-

щий подключать до 4 устройств, включая CD-ROM и стриммеры (ATAPI).

В настоящее время наиболее распространѐн и чѐтко стандартизован ИФ

ATA-2. Fast ATA и ATA-3 представляют собой расширения спецификации

ATA-2. Скорость передачи информации с помощью такого интерфейса в

современных компьютерах может достигать 100 Мб/с и более.

2. Интерфейс (шина) SCSI (Small Computers System Interface – системный

ИФ малых компьютеров). Разработан в конце 70-х годов и стандартизован

под своим именем в 1986 году. Ориентирован на многозадачное использо-

вание подключаемых “разумных” внешних устройств, таких как винчесте-

ры, стриммеры, сменные жесткие и оптические диски и т. п. Длина кабеля

связи – обычно до 6 м, но в специальном исполнении может достигать 25

м. Для подключения SCSI-устройств к компьютеру требуется довольно

сложный хост-адаптер, который, в отличие от примитивного адаптера

ATA, должен обладать некоторым интеллектом. Этот адаптер общается с

устройствами своей шины независимо от центрального процессора и явля-

ется равноправным абонентом шины, как и сами устройства. Таким обра-

22

зом, устройства SCSI могут обмениваться данными не выходя на систем-

ную шину компьютера, минуя его ОП. За эти возможности приходится

расплачиваться высокой ценой хост-адаптера, которая может быть соизме-

рима со стоимостью самих накопителей.

Начальный стандарт SCSI – 8-разрядная шина, обеспечивающая под-

ключение до 8 устройств с ѐмкостью до 2 Тб и обмен информацией со ско-

ростью до 3 – 4 Мб/с.

SCSI-2 - 16/32 (Wide)–разрядный стандарт, обеспечивающий подклю-

чение до 8 или 16 устройств и скорость передачи информации

до 100 Мб/с и более, а в оптическом варианте – до 1 Гб/с.

7.2. ИНТЕРФЕЙСЫ УСТРОЙСТВ ВВОДА-ВЫВОДА

1. Параллельный ИФ: LPT-порт (LPT – Line PrinTer – построчный прин-

тер). Имеет 8-битную шину данных, 5-битную шину сигналов состояния и

4-битную шину сигналов управления. BIOS ПК поддерживает 3 - 4 таких

порта (LPT1 – LPT4). Связь с принтерами осуществляется по ИФ Centron-

ics; последнее понятие относится как к набору сигналов и протоколу взаи-

модействия, так и к 36-контактному разъѐму, устанавливаемому на прин-

терах. Отечественный аналог этого ИФ интерфейс ИРПР-М.

Традиционный LPT-порт (называемый ещѐ SPP – Standart Parallel Port)

является однонаправленным (ЭВМ ВУ). При полной загрузке его удаѐт-

ся разгонять до 150, иногда до 300, Кб/с, что явно недостаточно для лазер-

ных принтеров. Сложно использовать для ввода из-за асимметрии – 12

линий на вывод и только 5 на ввод. Для симметричной связи может быть

использован режим полубайтного обмена - Nibble Mode, при котором од-

новременно передаются 4 бита данных. Длина кабеля связи не может пре-

вышать 3 м, иначе возможны ошибки и даже потеря сигналов. Для специ-

альных перевитых и экранированных кабелей допустима длина до 10 м.

Неплохи и ленточные, но они уязвимы и неэстетичны.

Стандарт IEEE 1284 (1994 г.). Кроме SPP определяет следующие скоро-

стные параллельные ИФ:

EPP (Enhanced Parallel Port). разработан задолго до 1994 г., был реали-

зован ещѐ в чипсете i386SL. Обеспечивает двунаправленный обмен дан-

ными со скоростью до 2 Мб/с. ПУ, подключѐнное к EPP, может работать

на уровне производительности устройства, подключаемого непосредст-

венно к слоту шины ISA. Пригоден для подключения периферии, рабо-

тающей в реальном времени, - дисковых ВЗУ (типа Iomega Zip, CD-ROM),

адаптеров ЛВС и т. п. Может подключить до 64 устройств.

ECP (Extended Capability Port – порт с расширенными возможностями).

Поддерживает компрессию данных (до 64:1) и их буферизацию типа FIFO.

Двунаправленный обмен данными со скоростью до 4 Мб/с. Подключение

23

до 128 устройств к одному порту. Наиболее эффективен для принтеров и

сканеров.

В современных компьютерах с LPT-портом на системной плате режим

порта (SPP, EPP, ECP или их комбинация) задаѐтся в Setup BIOSа.

2. Последовательный ИФ: COM–порт (COM – Communication). Является

двунаправленным, для передачи данных в каждую сторону использует од-

ну сигнальную линию, по которой информационные биты передаются друг

за другом. РС поддерживает до четырѐх таких портов (COM1- COM4). В

асинхронном режиме (старт-бит, биты данных (5 8), бит паритета (не

обязателен), стоп-бит) имеет ряд стандартных скоростей обмена: 50, 75,

110, 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600 и 115200 бит/с.

Асинхронный обмен реализуется с помощью COM-порта согласно прото-

колу RS-232C, разработанному ещѐ в 1969 г. Используются высокие уров-

ни сигналов: +5…12В (“логический ноль”) и -12…-5В (“логическая еди-

ница”), что позволяет пересылать сигналы на расстояние не менее 30 м.

Порт используется для большинства таких ПУ, как плоттеры, удалѐнные

принтеры, мышь, внешний модем и т. д.

Кажется естественным, что параллельный порт должен превосходить

последовательный по скорости ПД. Однако, повышение скорости ПД па-

раллельных ИФ за счѐт увеличения тактовой частоты упирается в неиден-

тичность проводов соединительных кабелей и разъѐмов. Для последова-

тельного ИФ увеличение пропускной способности обходится дешевле. По-

этому в последнее время появились новые виды последовательных ИФ:

USB (Universal Serial Bus, 1996 г.) – универсальная последовательная

шина подключения ПУ средней производительности, включая мышь, кла-

виатуру, принтер, сканер, цифровые колонки и др. Шина обеспечивает

двунаправленную ПД по двухпроводному ИФ со скоростью 1,5 или 12

Мбит/с. Через концентраторы (хабы) возможно подключение по топологии

дерева до 127 устройств. С середины 1996 г. многие фирмы выпускают PC

со встроенным контроллером USB, реализуемым чипсетом системной пла-

ты.

Fire Wire (IEEE 1394, 1994 г.) – “огненный провод”. Стандарт основан

на шине Fire Wire, использованной фирмой Apple как дешѐвая альтернати-

ва шины SCSI. Шестипроводный кабель (2 витые пары + 2 провода пита-

ния 8 – 40 В, ток до 1,5 А) обеспечивает цифровую связь до 63-х устройств

без применения хабов с производительностью до 1,6 Гбит/с. Подключае-

мые устройства: цифровые камкордеры, системы видеоконференций,

спутниковые системы передачи данных, музыкальные инструменты, прин-

теры, дисковые приводы – равноправны и могут соединяться данной ши-

ной в “домашнюю” сеть без PC. Возможно использование шины для объе-

24

динения нескольких PC и ПУ в сеть. Допускается “горячее” подключение

устройств.

8. ОРГАНИЗАЦИЯ МУЛЬТИПРОГРАММНОГО РЕЖИМА РАБОТЫ

ЭВМ

Пока машины считали медленно, оперативность смены задач не имела

большого значения. Так, если машина первого поколения решала задачу 2

часа, а оператор тратил на еѐ запуск 5 минут, терялось только 4% машин-

ного времени. У машин второго поколения скорость обработки возросла в

сотни раз, следовательно, на смену задачи уходила бы львиная доля ма-

шинного времени. Для повышения эффективности его использования был

разработан режим последовательной пакетной обработки задач. Оператор

устанавливал на ВУ набор программ задач с исходными данными – пакет

заданий и запускал его на выполнение. Специальная управляющая про-

грамма запускала на выполнение первую программу, после еѐ завершения

– вторую и т. д. Во время выполнения лишь одна задача находится в ОП и

она не может быть прервана (разве что по ошибке), поэтому соответст-

вующий режим называют ещѐ монопольным. Но решение задачи, как пра-

вило, связано с обменом данными: ввод исходных данных, вывод резуль-

тата, приѐм данных с ВУ в процессе решения и т. д. Можно сказать, что

процесс решения задачи на ЭВМ состоит из чередующихся во времени

процессов счѐта и обмена.

Наличие в ЭВМ, кроме центрального, ещѐ периферийных и специали-

зированных процессоров, разделение ОП на независимо работающие бло-

ки позволили перейти к мультипрограммному режиму, т. е. к параллельной

обработке нескольких программ: одной на ЦП, остальных в каналах ввода-

вывода.

На рис. 8.1 представлена сравнительная временная диаграмма моно-

польного (а) и мультипрограммного (б) режимов. Как правило, при муль-

типрограммном режиме устанавливается очерѐдность решения задач (в за-

висимости от срочности). Пусть задача I имеет высший приоритет, задача

II – средний приоритет и задача III – самый низкий. Задача низкого при-

оритета решается только тогда, когда задача более высокого приоритета

освобождает процессор. В монопольном режиме ЭВМ затрачивает на вы-

полнение трѐх программ 18+13+9 = 40 ед. времени, из них непосредствен-

но на счѐт затрачено 16 ед., т. е., примерно, 60% времени процессор про-

стаивает. В мультипрограммном режиме на решение всех задач затрачено

20 ед. времени, из них процессор простаивает всего 3 ед., или около 15%.

Т. о., процессор почти всѐ время работает параллельно с ВУ.

25

t 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

(а)

(б)

Рис. 8.1. Временные диаграммы решения набора из трѐх задач в

монопольном (а) и мультипрограммном (б) режимах

Эффективность такого мультипрограммного режима зависит от подбор-

ки одновременно решаемых задач. Скажем, если все они носят преимуще-

ственно вычислительный характер, то выигрыша может и не быть.

Рассмотрим более подробно схему организации мультипрограммного

режима. Все решаемые задачи делятся на две группы: готовые к обработке

на процессоре и ждущие лишь своей очереди, и заблокированные – те, ко-

торые ожидают завершения операций ввода-вывода. По завершении обме-

на данными заблокированная задача переходит в первую группу. Схема

мультипрограммной обработки представлена на рис. 8.2.

I

II

III

I

II

III

Заблокированные

задачи

Очередь задач,

готовых к обра-

ботке

Ввод -

вывод

Процессор Решѐнные

задачи

Поступающие

задачи

Рис. 8.2. Простая схема организации мультипрограммного режима

26

Схема, соответствующая рис.8.2, обеспечивает минимизацию простоя

процессора, однако она неблагоприятна для коротких задач, которые

обычно возникают оперативно и требуют срочного решения. Если заранее

знать точно время решения задач, то разумным правилом построения оче-

реди к процессору был бы порядок по возрастанию времени их решения.

При этом среднее время пребывания задачи в системе будет минимальным.

Но именно этой информации при организации работы процессора нет.

Для преодоления отмеченной трудности был предложен режим кванто-

вания процессорного времени: каждой задаче на процессоре выделяется

квант времени t (например, 0,01 с). Если за это время задача решается, в

процессор загружается следующая готовая к решению задача. Если задача

за один квант не решается, есть две причины этого: либо она оказалась не

очень короткой, либо ей необходимо обратиться к ВУ. В первом случае за-

дача отправляется в очередь готовых задач к процессору, который про-

должит еѐ решение через n t c (n – число готовых задач). Во втором слу-

чае задача отправляется в блок задач, ожидающих ввода-вывода, получает

информацию и затем ставится в конец очереди задач к процессору. Т. о.,

большие задачи, не требующие ввода-вывода, как бы вращаются в системе

до тех пор, пока не будут решены. Отсюда название данного режима –

“режим круговорота” (в англоязычной литературе обозначается RR (Round

Robin – дословно “вокруг малиновки”)). Новая задача поступает здесь на

процессор вне очереди, и если для еѐ решения не требуется больше одного

кванта, она решается сразу. Если для решения такой задачи потребуются

два кванта времени, она будет пребывать в системе уже (n+1) t c. Схема

мультипрограммного режима с использованием принципа круговорота

представлена на рис. 8.3.

Заблокированные

задачи

Очередь задач,

готовых к обра-

ботке

Ввод -

вывод

Процессор Решѐнные

задачи

Поступающие задачи

Рис. 8.3. Мультипрограммный режим с использованием кругово-

рота

27

При круговороте все задачи двигаются к концу с одинаковой скоро-

стью, поэтому чем короче задача, тем быстрее она будет решена. Однако

режим RR может не устраивать пользователя в том случае, если коротких

задач значительно больше, чем длинных, и они требуют максимально бы-

строй обработки. Решению этой проблемы помогает присвоение задачам

динамических приоритетов по следующей схеме. Вновь поступающей за-

даче присваиваивается нулевой приоритет и она сразу подаѐтся на процес-

сор. После каждой обработки на процессоре приоритет задачи увеличива-

ется на единицу. Очередь к процессору организуется по возрастанию при-

оритетов. Если за предоставленный квант времени задача не решается, ей

присваивается первый приоритет, и она отправляется в конец очереди за-

дач с таким же приоритетом, стоящих на обслуживание первыми и т. д.

Таким образом, чем короче задача, тем быстрее она решается. Легко заме-

тить, что задачи с высоким значением приоритета будут доходить до про-

цессора только тогда, когда нет задач с низким приоритетом. Подобные

задачи называются обычно фоновыми.

Для разрешения противоречия между короткими и длинными задачами

используется ещѐ и алгоритм Корбато. Согласно ему, если задача за один

квант времени не решается, в следующем цикле не только увеличивается

еѐ приоритет, но и удваивается квант пребывания задачи на процессоре

(строгое решение показывает, что оптимальным является не удвоение, а

несколько меньшая величина).

9. СИСТЕМА ПРЕРЫВАНИЯ

При реализации мультипрограммного режима возникает задача управ-

ления потоком одновременно решаемых задач. Это управление должно

обеспечивать следующие возможности:

1) прерывать выполнение одной программы в любой момент и переходить

к выполнению другой программы;

2) продолжить в любой момент времени выполнение ранее прерванной

программы;

3) уметь динамически распределять ресурсы вычислительной системы ме-

жду отдельными программами;

4) предотвращать непредусмотренное воздействие одновременно выпол-

няемых программ друг на друга.

Для реализации этих требований в ЭВМ используется комплекс аппа-

ратных и программных средств. Так, задачу управления потоком одновре-

менно решаемых задач решает супервизор (supervisor – надзиратель) –

специальная программа, входящая в состав ОС и по сути представляющая

собой программное расширение устройства управления (УУ). Для выпол-

нения супервизором своих функций УУ имеет такие дополнительные эле-

28

менты как систему прерывания, привилегированный режим, защиту памя-

ти, машинные часы (таймер).

При временной приостановке решения задачи прерывание должно быть

выполнено таким образом, чтобы в нужный момент можно было продол-

жить выполнение прерванной программы. А для этого нужно привести

процессор точно в такое же состояние, которое он имел в момент прерыва-

ния данной программы. Состояние процессора определяется содержимым

его регистров (регистр адреса, регистр команды и т. д.), и эта информация

при прерывании запоминается в специальном поле ОП, называемым сло-

вом состояния программы (ССП) (в англоязычной литературе PSW – Pro-

gram Status Word).

Источником событий, требующих прерывания, могут быть программы,

схемы контроля ЭВМ, действия процессора, ВУ, электропитание и т. д. В

первом приближении можно считать, что существует регистр прерывания

(РгПр), каждый разряд которого закреплѐн за одним из вышеперечислен-

ных событий. При наступлении такого события в соответствующем разря-

де появляется единица. В силу возможной независимости причин единицы

могут появиться в нескольких разрядах регистра одновременно, поэтому

устанавливается приоритетность обслуживания прерываний. Некоторые

прерывания могут системой маскироваться.

РгПр обычно просматривается после завершения выполнения очеред-

ной команды (микрокоманды). Появление хотя бы одной единицы в РгПр

автоматически вызывает прерывание, которое означает выполнение сле-

дующей последовательности действий:

1) в определѐном поле ОП запоминается текущее ССП, чтобы процессор в

любой момент мог продолжить выполнение прерванной программы;

2) начинает работать программа обработки прерывания;

3) на это время блокируются другие прерывания, несмотря на возможность

появления новых единиц (запросов на обработку) в РгПр. В случае необ-

ходимости супервизор может снова разрешить прерывание по тем или

иным причинам, если сочтѐт это нужным;

4) после успешной обработки данного прерывания (как итог – обнуление

соответствующего разряда в РгПр) процессор возвращается к продолже-

нию выполнения прерванной программы.

Рис. 9.1. Формат ССП микроЭВМ. Здесь T- разряд слежения,

N, Z, U,C – коды условий

Адрес команды (из СчК) Теку-

щий

режим

Пре-

дыд.

режим

Не ис-

пользу-

ются

Порог

пре-

рыв.

T N Z U C

31 16 15 14 13 12 11 8 7 5 4 3 2 1 0

29

На рис. 9.1 приведѐно распределение поля 32-разрядного слова состоя-

ния программы, используемого в компьютерах класса микроЭВМ.

На рис. 9.2 представлен алгоритм выполнения очередной команды про-

граммы центральным процессором. Команда выполняется за некоторый

отрезок времени, в течение которого она хранится в УУ. Этот интервал

времени называют машинным циклом. Различным командам соответству-

ют различные машинные циклы.

Выборка очередной команды

Анализ КОП команды

Формирование исполнитель-

ных адресов

Выборка операндов

Выполнение команды (в АЛУ)

Формирование Признака Рез-та

Запись результата

Формирование адреса следую-

щей команды

Запрос на пре-

рывание?

Обработка прерывания

Да

Нет

Рис. 9.2. Алгоритм рабочего цикла ЦП

30

Для машин серии ЕС ЭВМ устанавливались (в порядке убывания при-

оритетов) следующие группы прерываний:

1) от схем контроля (ошибки оборудования);

2) программные прерывания;

3) внешние прерывания (таймер, кнопка сброса, …);

4) от ввода-вывода (указывают на завершение операции на ВУ).

Прерывания процессоров х86 делятся на:

1) внутренние прерывания процессора и сопроцессора (деление на ноль,

переполнение, трассировка);

2) немаскируемые внешние прерывания (от схем контроля паритета памя-

ти, от схем управления энергопотреблением);

3) маскируемые внешние прерывания (таймер, ВУ);

4) программно-вызываемые прерывания (выполнение команды INTxx).

10. ПРИНЦИП МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ

В каждый момент выполнения программы на ЭВМ только одна команда

является очередной и выполняется процессором. Скажем, выполнение

двухадресной команды заключается в том, что процессор

1) считывает из ОП очередную команду;

2) расшифровывает КОП считанной команды;

3) формирует адрес первого операнда;

4) ищет в ОП, считывает и пересылает в АЛУ первый операнд;

5) формирует адрес второго операнда;

6) ищет в ОП, считывает и пересылает в АЛУ второй операнд;

7) выполняет действия над операндами в АЛУ;

8) формирует адрес следующей команды.

Для выполнения каждой из перечисленных выше операций требуется

свой набор управляющих сигналов (УС), предназначенных для определѐн-

ных блоков ЭВМ. Для обеспечения нужных временных соотношений сле-

дования УС на входы формирующих их схем подаются тактовые импульсы

от системы синхронизации.

По принципу формирования УС различают УУ с жесткой логикой и УУ

с микропрограммным управлением (с гибкой логикой). У первых для каж-

дой команды имеется свой набор логических схем, которые в нужных так-

тах возбуждают соответствующие УС. Основное достоинство такого по-

строения – быстродействие; основной недостаток – ЭВМ с различной ар-

хитектурой обычно программно несовместимы.

У машин с гибкой логикой в специальной управляющей памяти (УП)

процессора хранится набор микрокоманд (МКМ), каждая из которых вы-

полняет операцию, подобную одной из вышеперечисленных. Для выпол-

нения операции могут потребоваться несколько УС, поэтому разряды

МКМ разбиваются на поля микроопераций (МОП), для каждого из кото-

31

рых имеется свой дешифратор (ДШ). Последовательность микрокоманд,

необходимых для выполнения одной машинной команды, называется мик-

ропрограммой (МПР).

Микропрограммное управление позволяет достаточно просто дополнять

имеющуюся систему команд, изменять алгоритм выполнения отдельной

команды и даже придавать процессору эмулятивные свойства (т. е. спо-

собность выполнять программы, составленные на машинном языке ЭВМ

другого типа).

Поскольку, с одной стороны, микропрограммы различных команд часто

содержат в себе одинаковые микрокоманды, а с другой, в одной микропро-

грамме одна и та же МКМ может повторяться несколько раз, в УП можно

поместить лишь набор различных микрокоманд, сами же микропрограммы

организуются из нужных МКМ путѐм указания в каждой очередной мик-

рокоманде адреса следующей. Т. е. часть поля микрокоманды отводится

под формирование адреса МКМ, выполняемой в следующем такте.

ССА РАЦП

КМА РСА

УП ЭВМ

. . .

РИУП . . .

ДШ ДШ ДШ ДШ

МОП МОП МОП

УС УС УС

МКМ

адрес

Разрешение/

запрет преры-

вания МПР

Рис. 10.1. Организация блока микропрограммного

управления ЭВМ

32

На рис. 10.1 представлена структура блока микропрограммного управ-

ления ЭВМ ЕС-1045. В регистр адреса ЦП (РАЦП) после дешифрации

очередной команды программы поступает адрес первой микрокоманды со-

ответствующей микропрограммы. Через коммутатор адреса (КМА) он по-

даѐтся на шину адреса УП. По этому адресу находится микрокоманда, ко-

торая затем подаѐтся в регистр информации УП (РИУП). Поля разрядов

РИУП подаются на дешифраторы (ДШ), которые формируют УС, необхо-

димые для выполнения команды. Часть разрядов микрокоманды использу-

ется для формирования адреса следующей микрокоманды; сигнал с соот-

ветствующего ДШ поступает в селектор следующего адреса (ССА) и далее

через КМА подаѐтся в УП для выбора следующей МКМ. Адрес следую-

щей МКМ заносится и в регистр следующего адреса (РСА) для того, чтобы

после прерывания выполнения данной команды (например, по запросу от

ввода-вывода) и его успешной обработки можно было бы вернуться к про-

должению выполнения прерванной микропрограммы.

11. ПУТИ ПОВЫШЕНИЯ ПРОИЗВОДИТЕЛЬНОСТИ ЭВМ

Можно выделить здесь три основных направления:

1) микроминиатюризацию;

2) создание вокруг ЦП сопроцессоров - специализированных процессоров

для быстрого решения задач определѐнной направленности, например, на

математические операции над вещественными числами или над матрица-

ми, на графику, мультимедийные приложения и т. д.;

3) распараллеливание обработки информации.

Что касается микроминиатюризации. Быстродействие ЭВМ ~ перVr

S,

где S скорость распространения сигналов, r – среднее расстояние между

элементами, Vпер – скорость переключения элементов. Каждая из компо-

нент, входящих в формулу, имеет свои физические ограничения. Самым

быстрым в ЭВМ является микропроцессор, т. е. процессор, выполненный

на кристалле площадью в несколько кв. мм. Теоретические расчѐты пока-

зывают, что с учѐтом развития микроэлектронной технологии производи-

тельность одного процессора с последовательной обработкой данных не

может превысить 300 млн. операций в сек. Сигнал проходит по коаксиаль-

ному кабелю 1 м за 4 – 5 нс, по полосковому проводнику за 7 – 7,5 нс, т. е.

130 – 250 мм за 1 нс. Время срабатывания электронных устройств на базе

кремния – от 350 пс (1пс = 10-12

с) до 5 нс, что близко к длине машинного

такта современных ЭВМ. Переход на арсенид галлия или (и) на криоген-

ную технику позволяет повысить частоту срабатывания логических эле-

ментов на 1,5 – 2 порядка.

Кооперация – математические сопроцессоры, графические ускорители и

сопроцессоры и т. п.

33

Распараллеливание. Параллельное программирование видоизменяет

информационно-логическую структуру задачи, приспосабливая еѐ к более

быстрой обработке за счѐт увеличения количества вычислителей. При рас-

смотрении характера параллелизма большую популярность получила клас-

сификация Флинна, согласно которой существуют следующие четыре

класса организации вычислений:

ОКОД (в англоязычной литературе используется аббревиатура SISD –

Single Instructions Single Data) – Одиночный поток Команд Одиночный по-

ток Данных. Этому классу удовлетворяют обычные “последовательные”

ЭВМ, которые в каждый момент времени обрабатывают единственный ар-

гумент единственной командой.

МКОД (MISD – Multiple Instructions Single Data) – Множественные Ко-

манды – Одиночные Данные. Идея распараллеливания во времени реали-

зуется как обработка на конвейерных (магистральных) системах. Ускоре-

ние достигается за счѐт разделения задачи на последовательность этапов,

каждый из которых выполняется на своѐм процессоре, и передачи резуль-

татов очередного этапа на следующий процессор, как в массовом произ-

водстве на конвейере. Важна и специализация процессоров, т. е. каждый

должен выполнять свою операцию максимально быстро. Принципиальная

схема конвейерного устройства изображена на рис. 11.1.

Пусть 0 – цикл решения

одиночной задачи на кон-

вейере длиной N процессо-

ров, и среднее время, за-

трачиваемое на один этап,

N

0эт . Предположим,

что мы пропускаем через

конвейер k однотипных за-

дач (например, решаем за-

дачу сложения двух векто-

ров размерности k). Реше-

ние первой такой задачи

появится на выходе конвейера примерно через 0, следующие будут появ-

ляться через эт каждая ( 0 ещѐ называют временем разгона конвейера). Т.

о., общее время на решение k задач на таком конвейере составит

N

1k1)1k( 0эт0 .

Т. е., конвейеризация тем выгоднее, чем длиннее последовательность за-

дач k и чем больше число ступеней (глубина конвейеризации) N.

УУ

Пр1 Пр2 ПрN

ОП

Рис. 11.1. Конвейерная вычислитель-

ная система

34

Конвейерная схема обработки очень удобна при работе с программой,

которую нельзя разбить на независимые части, но можно выделить части,

связанные лишь через данные, которые обрабатывает эта программа.

ОКМД (SIMD - Single Instructions Multiple Data) – Одиночные Команды

– Множественные Данные. К комплексам такого типа относятся матрич-

ные процессоры и, частично, устройства ассоциативной памяти. Принци-

пиальная схема вычислительной системы класса ОКМД приведена на рис.

11.2. Одиночность потока

команд заключается в том,

что все процессоры отраба-

тывают одновременно одну и

ту же команду, но выполня-

ется она над различными

данными. ОП, как правило,

разделена между процессо-

рами, обращение процессора

к памяти соседа – довольно

сложное действие. Зато про-

цессоры могут быть соедине-

ны между собой, что позволяет им непосредственно обмениваться проме-

жуточной информацией. Эту схему обработки называют часто векторной,

а реализующий еѐ мультипроцессор – векторным процессором. Такой спо-

соб распараллеливания естественно назвать распараллеливанием в про-

странстве, так как разные части задачи располагаются на разных процессо-

рах, т. е. распределены в пространстве.

Лучше всего на таких системах решаются задачи со слабо связанными

частями, что требует небольшого числа обменов между процессорами.

Теоретически производительность равна сумме производительностей всех

процессоров системы (если части задачи не связаны друг с другом и имеют

одинаковую трудоѐмкость).

МКМД (MIMD - Multiple

Instructions Multiple Data) –

Множественный поток Ко-

манд – Множественный по-

ток Данных. Схему реализа-

ции этого режима называют

векторно-конвейерной (рис.

11.3). Имеется N процессо-

ров, каждый из которых име-

ет собственное УУ и локаль-

ную память (кэш). УУ на ка-

ждом такте рассылает раз-

личные команды для различ-

ОП

УУ

Пр1 Пр2 ПрN

Рис. 11.2. Вычислительная система

класса ОКМД

. . .

ОП

Пр1 Пр2 ПрN

УУ1

Рис. 11.3. Вычислительная система

класса МКМД

. . .

УУ2 УУN . . .

. . .

35

ных процессоров. УУ могут быть связаны между собой и влиять на работу

друг друга. Система может быть и централизованной, когда выделяется

специальное УУ, организующее работу других УУ. В целом, системы

МКМД имеют преимущества над конвейерными и матричными ЭВМ, од-

нако ещѐ больший эффект можно получить, объединяя в единый комплекс

различные виды архитектур.

Примеры конкретной реализации мультипроцессорных ЭВМ:

МКОД: STAR-100 (Control Data Corporation) - 1965-73 г.г., 3 конвейер-

ных устройства, до 60 млн. опер./с; Cray-1 (Cray Research Corp.) - 1972 г.,

12 конвейерных устройств, 80 млн. опер./с.

ОКМД: ILLIAC-IV (Бэрроуз (Burroughs) – Иллинойский универитет) -

64 процессора; STARAN - ассоциативная система – 32 ассоциативные мат-

рицы, до 300 млн. опер./с; ПС-2000 - 1980 г., 8 8 процессоров, до 200 млн.

опер./с.

МКМД: ЭВМ фирмы Бэрроуз – B5500, B6700, B7700, B6800, B7800,

70-е - начало 80-х г. г. Так, например, B6700: 1971г., 1 3 процессора по 1

млн. опер./с каждый. Особенности вычислительных комплексов Бэрроуз:

1) высокий уровень машинного языка (уровень операторов языка Алгол и

выше); 2) часть команд выполняется аппаратно, часть – микропрограммно;

3) используются тэги (Tag – группа разрядов, служащая для указания типа

информации, записанной в машинном слове, скажем, содержится ли в сло-

ве команда, число или символ). К классу МКМД относится и отечествен-

ная ЭВМ Эльбрус (1 10 процессоров со скоростью ~ 10 млн. опер./с на

один процессор).

11.1. ОСОБЕННОСТИ МИКРОПРОЦЕССОРОВ PENTIUM

У персональных компьютеров элементы конвейеризации обработки ин-

формации появились уже у младших моделей, но наиболее выпукло пред-

ставлены начиная с процессоров класса Pentium. На рис. 11.4 приведена

схема пятиступенчатого конвейера выполнения команд этого процессора.

U-конвейер

Пред-

Дешиф-

Формиро-

вание

Выпол-

Запись

выборка

рация адреса нение рез-та

V-конвейер

Рис. 11.4. Схема сдвоенного пятиступенчатого конвейера процессора

Pentium

Кэш

команд

Кэш

данных

36

По сути, Pentium работает в смешанном классе МКОД – ОКМД, поскольку

параллельно могут быть задействованы два конвейера. U-конвейер может

выполнить любую команду программы, тогда как V-конвейер рассчитан на

выполнение лишь так называемых простых команд (например, целочис-

ленных), которые обычно выполняются за один такт синхронизации. Если

идут подряд две такие команды, они могут быть выполнены параллельно и

одновременно.

В процессоре Pentium Pro (P6) осуществлѐн переход от двух конвейеров

к одному 12-ступенчатому конвейеру выполнения команд, что привело к

уменьшению выполняемой на каждой стадии работы и к уменьшению

времени нахождения команды на каждой ступени примерно на 33%. Од-

нако существенно превзойти процессор Pentium с его возможностью вы-

полнять за такт две команды позволяет новый подход к порядку выполне-

ния команд программы. Он устраняет жесткую зависимость между выбор-

кой и выполнением команд программы и поэтому называется динамиче-

ским исполнением. Команды могут начинать выполняться в произвольном

порядке; так, процессор может выполнять команды, не зависящие от ре-

зультатов предыдущих операций, раньше предшествующих им по про-

грамме. Однако конечная последовательность выгрузки результатов в па-

мять и порты будет соответствовать исходному программному коду. Рас-

смотрим фрагмент программы, написанный на условном языке:

1) r1 mem[r0];

2) r2 r1 + r2;

3) r5 r5 + 1;

4) r6 r6 – r3.

Пусть при выполнении первой команды загрузки из памяти (mem) в ре-

гистр r1 оказалось, что содержимое ячейки памяти отсутствует в кэше.

Обычно в этом случае процессор переходит к выполнению следующей ко-

манды только после передачи содержимого ячейки mem[r0] основной па-

мяти и всѐ это время будет простаивать. Процессор не может начать вы-

полнять вторую команду до завершения выполнения первой; в то же время

процессор мог бы выполнить команды 3) и 4), не зависящие от результатов

выполнения начальных команд. Именно это и делает процессор Pentium

Pro: за время чтения из памяти данных, необходимых для выполнения ко-

манды, подобной первой, P6 продолжает опережающее выполнение ко-

манд и может обработать в среднем 20 30 команд. Результаты их выпол-

нения помещаются в дубли регистров и меняют состояние системы только

тогда, когда выполненная команда выбирается из дублирующего регистра

в соответствии с истинным порядком выполнения команд в программе.

37

12. КОДЫ ОБНАРУЖЕНИЯ И ИСПРАВЛЕНИЯ ОШИБОК

ОБОРУДОВАНИЯ ЭВМ

Код – совокупность символов, с помощью которых отображается ин-

формация. Виды кодов, используемых в вычислительной технике, приве-

дены на рис. 12.1.

Простой код – это код, в котором для представления информации ис-

пользуются все разряды. При работе с таким кодом обнаружить ошибку

можно лишь при повторной передаче слова. На систематические повтор-

ные передачи тратится дополнительное время и не всегда можно обнару-

жить устойчивую ошибку. Поэтому в ЭВМ используют избыточные коды,

в которых лишь часть возможных знаковых комбинаций используется для

представления информации. Оставшиеся комбинации считаются запре-

щѐнными, и их появление расценивается как ошибка. Пример:

Число Двоичный код Число Двоичный код

0

1

2

3

000 1

001 0

010 0

011 1

4

5

6

7

100 0

101 1

110 1

111 0

Для простого кодирования чисел от 0 до 7 достаточно трѐх двоичных

разрядов. Если при продвижении такого кода по ЭВМ произойдут искаже-

ния в каких-нибудь разрядах, мы просто получим другое число. В таблице

к коду добавляется четвѐртый разряд, содержимое которого формируется

по принципу дополнения единиц в общем коде до нечѐта. Нетрудно заме-

тить, что если при передаче такого избыточного кода произойдет инверсия

Коды

простые избыточные

контроли-

рующие

корректи-

рующие

Рис. 12.1. Основные виды кодов

38

какого-либо разряда (одиночная ошибка), получится запрещѐнная комби-

нация.

Избыточные коды подразделяются на коды, обнаруживающие ошибку,

и коды, которые не только обнаруживают, но и исправляют ошибки, - кор-

ректирующие коды.

13. КОНТРОЛЬ ПЕРЕДАЧИ ИНФОРМАЦИИ В ЭВМ

1. Код с проверкой чѐтности (обнаруживающий).

Образуется добавлением к группе информационных разрядов одного

избыточного (контрольного) разряда. При формировании кода слова в его

контрольный разряд записывается 0 или 1 т. о., чтобы сумма единиц в сло-

ве, включая избыточный разряд, была чѐтной (или нечѐтной). В дальней-

шем при всех передачах, включая запись в память и считывание, слово пе-

редаѐтся вместе с контрольным разрядом. Если при передаче информации

обнаруживается, что значение контрольного разряда не соответствует чѐт-

ности суммы единиц слова, это воспринимается как признак ошибки.

При небольшой избыточности кодирование с проверкой чѐтности обла-

дает значительной контролирующей способностью, так как обеспечивает

практически полную надѐжность обнаружения всех одиночных и нечѐтных

групповых ошибок.

Кодирование с проверкой на нечѐтность позволяет контролировать пол-

ное пропадание информации, ибо кодовое слово, состоящее из одних ну-

лей, будет относиться к запрещѐнным комбинациям.

2. Код Хемминга (корректирующий).

Является систематическим кодом, позволяющим обнаруживать и ис-

правлять одиночные ошибки в передаваемых словах. В этом коде из n по-

зиций m используются для передачи информации и k в качестве контроль-

ных. Все информационные разряды разбиваются на контрольные группы,

за каждой из которых закрепляется контрольный разряд. После передачи

кода производится k проверок на чѐтность всех контрольных групп. В со-

ответствующий разряд регистра ошибок (РОШ) записывается 0, если оши-

бок нет, и 1, если ошибка есть. Полученная последовательность нулей и

единиц образует двоичное число, указывающее номер позиции кода с ис-

кажѐнной информацией.

Ввиду необходимости записи в двоичном коде любого из m + k разря-

дов, а также того, что отсутствию ошибки будет соответствовать число из

нулей, проверочное число должно описывать m + k + 1 событий. Следова-

тельно, для определения количества k необходимых контрольных разрядов

можно использовать неравенство 2k m + k + 1 = n + 1 или

1n

22

nm

.

39

Минимальные значения n и k соответствуют равенству в этом выражении.

Некоторые их значения приведены в таблице 13.1.

Табл. 13.1. Минимальные длины полей кода Хэмминга

m

n

k

1

3

2

2

5

3

3

6

3

4

7

3

5

9

4

6

10

4

7

11

4

8

12

4

9

13

4

10

14

4

11

15

4

12

17

5

Способ разбивки информационных разрядов кода на контрольные

группы и определение номеров позиций контрольных разрядов в нѐм при

кодировании по Хэммингу определяются двоичным представлением нату-

рального ряда чисел (табл. 13.2).

Табл. 13.2. Двоичное представление начала натурального ряда

Число Двоичный код Число Двоичный код

0

1

2

3

4

5

6

7

0000

0001

0010

0011

0100

0101

0110

0111

8

9

10

11

12

13

14

15

1000

1001

1010

1011

1100

1101

1110

1111

Первая контрольная группа охватывает все позиции двоичного кода,

имеющие единицу в первом разряде: 1, 3, 5, 7, 9, 11, 13, 15, …. Вторая

группа включает позиции, имеющие единицу во втором разряде: 2, 3, 6, 7,

10, 11, 14, 15, …. Третья – единицу в третьем разряде: 4 – 7, 12 – 15, и т. д.

Разряды 1, 2, 4,…, каждый из которых принадлежит только одной кон-

трольной группе, используются в коде Хэмминга в качестве контрольных

для своей группы, остальные – как информационные. Обычно контроль-

ный разряд дополняет сумму единиц в группе до чѐта. Рассмотрим пример.

Пусть требуется закодировать число 11 по Хэммингу. Двоичное пред-

ставление этого числа 10112. В этом коде четыре разряда, и из табл. 13.1

следует, что для кодирования по Хэммингу требуется добавить ещѐ 3 кон-

трольных разряда. Т. о., результирующий код имеет 7 разрядов и содержит

следующую информацию:

7 6 5 4 3 2 1

1 0 1 k3 1 k2 k1

Найдѐм значения контрольных разрядов k1 k3.

40

(1) + (3) + (5) + (7) = k1 + 1 + 1 + 1 = чѐт k1 = 1,

(2) + (3) + (6) + (7) = k2 + 1 + 0 + 1 = чѐт k2 = 0,

(4) + (5) + (6) + (7) = k3 + 1 + 0 + 1 = чѐт k3 = 0.

Итак, вид числа 11, закодированного в двоичном виде по Хэммингу, по-

лучается следующий:

7 6 5 4 3 2 1

1 0 1 0 1 0 1

При продвижении этого кода по ЭВМ в контрольных точках произво-

дится проверка его на неискажѐнность. Для этого специальные схемы про-

изводят для каждой группы разрядов свѐртку (сложение по модулю 2), ре-

зультатом которой является ноль, если сумма единиц чѐтна, и единица, ес-

ли сумма нечѐтна. Эта информация заносится в регистр свѐртки (РгС) и

является исходной для поиска искажѐнного бита. При анализе “правильно-

го” кода получаются нулевые значения. Если перед контрольной точкой

Контроль

1 0 1 0 1 0 1

0 0 1 0 1 0 1

1 1 1 РгС

0 + 1 + 1 + 1

0 + 0 + 1 + 0

0 + 0 + 1 + 0

1

I гр.

II гр.

III гр.

Свѐртка

Код в

РгС<>0?

Инверсия

разряда с но-

мером, рав-

ным коду в

РгС (= 7)

Нет Да

Рис. 13.1. Алгоритм контроля по Хэммингу

41

произошло искажение в каком-то разряде, двоичный код результата свѐрт-

ки даст номер этого разряда.

Предположим, что в коде числа 11 произошло искажение старшего раз-

ряда (1 0). Алгоритм обнаружения “неправильного” разряда и результат

его выполнения представлены на рис. 13.1.

В отечественных ЭВМ серий СМ и ЕС запись в ОП контролировалась с

использованием кода Хэмминга и исправлением одиночной ошибки, а пе-

редача информации между элементами ЭВМ - с помощью кода чѐтности.

В персональных компьютерах обычно предусмотрена возможность кон-

троля правильности записи в ОП. При этом используется контроль по чѐт-

ности (формируемый контрольный бит называют ещѐ битом паритета), и в

особо ответственных случаях – кодирование по Хэммингу.

14. СИСТЕМА КОНТРОЛЯ И ДИАГНОСТИКИ ЭВМ

Контроль – это проверка правильности работы объекта (правильно –

неправильно).

Диагностика (диагноз) – совокупность и последовательность элемен-

тарных проверок (включающих подачу на объект тестового воздействия и

оценку ответа объекта) и определѐнных правил анализа результатов с це-

лью отыскания места в объекте, параметры которого не отвечают задан-

ным значениям.

Ошибки, вносимые элементами ЭВМ в передачу (обработку) информа-

ции, возникают по разным причинам и могут носить характер отказов или

сбоев.

Отказ – событие, заключающееся в полной или частичной утрате рабо-

тоспособности. Отказ ЭВМ – это такое нарушение еѐ работоспособности,

для восстановления которой требуются определѐнные действия по ремонту

(замене) неисправного узла. По характеру возникновения отказы бывают

внезапными и постепенными.

Внезапные отказы возникают в результате резкого изменения одного

или нескольких параметров элементов ЭВМ, при этом нарушается еѐ логи-

42

ческая структура (короткое замыкание, обрыв в цепях, нарушение контак-

тов, пробой и т. д.). Прогнозированию не поддаются.

Постепенные отказы являются результатом постепенного изменения

параметров элементов ЭВМ, например, по причине старения. Отсюда вы-

текает возможность их прогнозирования. Отказы этого типа выявляются и

устранются при проведении профилактических работ. Постепенные отказы

могут приводить к случайным или постоянным ошибкам в вычислениях в

зависимости от степени ухода параметров.

По внешнему проявлению отказы делятся на явные и скрытые (к по-

следним относятся нарушения контактов в разъѐмах, микротрещины в пе-

чатных платах и т. п.).

По степени влияния на работоспособность ЭВМ отказы могут быть час-

тичными или полными, В первом случае машина может продолжать рабо-

ту, пусть даже с частичной потерей производительности.

Сбой – кратковременное нарушение нормальной работы ЭВМ вследст-

вие кратковременного изменения параметров элементов. Отказ сопровож-

дается искажением информации при еѐ передаче, хранении или обработке,

хотя ЭВМ после сбоя может работать долгое время нормально. Следова-

тельно, при сбое требуется лишь восстановить достоверность информации

путѐм еѐ повторной передачи или повторного выполнения искажѐнного

участка программы.

Виды контроля, используемые для проверки правильности функциони-

рования элементов ЭВМ, приведены на рис. 14.1.

43

Программно-логический контроль основан на вводе в основную рабо-

чую программу дополнительных операций, при выполнении которых по-

лучается избыточная информация, необходимая для обнаружения и ис-

правления ошибок. Избыточность позволяет находить те или иные кон-

трольные соотношения, которые связывают расчѐтные значения и которые

можно проверить по программе в конце каждого этапа вычислений. Так,

если вычислять Sin(x) и Cos(x), то правильность вычислений можно прове-

рить по формуле Sin2(x) + Cos

2 (x) = 1. Можно прибегнуть и к двойному

просчѐту, в этом случае контрольные соотношения – это совпадение пер-

вого и второго просчѐтов.

Программно-логический контроль не требует специальных операторов

и позволяет обнаруживать сбойные ошибки в процессе проведения вычис-

КОНТРОЛЬ

Программ-

ный контроль Аппаратур-

ный контроль

Программно-

логический

Тестовый

контроль

Комбиниро-

ванный:

обнаружение

ошибок - ап-

паратно;

локализация и

ликвидация

сбоев - про-

граммно Наладочные

тесты

Проверочные

тесты

Диагностиче-

ские тесты

Рис. 14.1. Виды контроля состояния элементов ЭВМ

44

лений, однако приводит к значительному увеличению времени решения

задачи.

Тестовый контроль сводится к выполнению ЭВМ определѐнных дейст-

вий над исходными данными и сравнению результатов с известными (эта-

лонными). При несовпадении фиксируется ошибка. Запуск тестов может

осуществляться оператором ЭВМ или автоматически по сигналу от кон-

трольных схем. При этом после локализации ошибки развитые системы

могут саморемонтироваться (например, путѐм реконфигурации системы).

Аппаратурные (аппаратные) средства контроля создаются введением в

состав ЭВМ дополнительного контрольного оборудования, работающего

независимо от программы. Аппаратный контроль обеспечивает проверку

правильности работы ЭВМ практически без снижения еѐ быстродействия.

Однако использование только аппаратного контроля приводит к значи-

тельному усложнению, удорожанию и падению надѐжности (из-за большо-

го количества дополнительного оборудования) ЭВМ.

В современных компью-

терах применяется обычно

комбинированный метод

контроля. В этом случае ап-

паратно обнаруживается

лишь сам факт ошибки в не-

котором узле ЭВМ, а лока-

лизация места неисправно-

сти и устранение сбоев осу-

ществляются программным

путѐм.

Основной вид контроля

передачи информации в

Рг

1

:

:

8

к

y1 М2

y2 М2

Рис. 14.2. Организация контроля пере-

дачи через регистр (Рг) избыточного ко-

да 8+к

45

ЭВМ основан на применении метода избыточности и использует соответ-

ствующие коды. Схема реализации контрольной точки, основанной на

применении кодирования с контролем чѐтности, приведена на рис. 14.2.

Снимаемый с выхода узла Рг избыточный код делится на две группы, каж-

дая из которых заводится на свою схему сложения по модулю два (М2).

Результаты сложения двух операндов x1 и x2 по соответствующим прави-

лам приведены в таблице 14.1. (По сути, сложение по

модулю 2 – это поразрядное сложение без учѐта пере-

носа)

Для схемы на рис. 14.2 сигналы y1 и y2 на выходе

схемы контроля реализуются как функции

y1 = x1 x2 x3 x4,

y2 = x5 x6 x7 x8 xk.

Так как набор сигналов x1 xk представляет собой нечѐтное количество

единиц, то одна из схем контроля будет содержать их нечѐтное количест-

во, а другая – нечѐтное. Таким образом, если схемы функционируют пра-

вильно, на выходе схемы контроля всегда имеем набор сигналов yi “01”

или “10”. При появлении одиночной ошибки число единиц на входе схемы

становится чѐтным и на еѐ выходах появляются комбинации “11” или “00”.

Они и устанавливают соответствующий разряд регистра ошибок в едини-

цу, обозначая необходимость обработки прерывания от схем контроля.

Схема контроля, приведѐнная на рис. 14.2, относится к классу самопро-

веряемых, поскольку подобная реализация обнаруживает не только неис-

правность контролируемого устройства, но и свои собственные.

x1 x2

0 0 0

1 0 1

0 1 1

1 1 0

Табл. 14.1

46

14.1. ОРГАНИЗАЦИЯ СИСТЕМЫ ОБНАРУЖЕНИЯ ОШИБОК ЭВМ

(система автоматического контроля и диагностики)

Система работает следующим образом. Пусть в одной из контрольных

точек аппаратно зафиксировано появление ошибки в передаваемой ин-

формации. Т. е., в РОШ разряд, управляемый схемами контроля, устано-

вился в единицу. Это вызывает прерывание, обработка которого осуществ-

ляется следующим образом. Производится повторение (скажем, в ЕС ЭВМ

– восьмикратно) последнего действия (передачи информации, микроко-

манды, команды или блока команд) в контролируемом узле. Это позволяет

распознать, произошел просто сбой или ошибка относится к классу отка-

зов. В первом случае, скорее всего правильность функционирования узла

через некоторое время восстановится, и можно продолжить выполнение

прерванной программы. Если зафиксирован отказ, то выполняется диагно-

стика (автоматическая или ручная) с целью локализации места неисправ-

ности. Если вычислительная система имеет средства реконфигурации, вы-

ясняется возможность отключения узла ЭВМ, в котором зафиксирована

неисправность. К таким узлам можно отнести, например, сопроцессор,

кэш-память, блок ОП, какое-то ВУ и т. д. Реконфигурация приведѐт скорее

всего к падению производительности, однако работоспособность системы

сохраняется, и можно продолжить выполнение программы. Если средств

реконфигурации нет или она невозможна, сообщение об отказе выдаѐтся

оператору на экран или на “пищалку”.

Алгоритм функционирования автоматической системы обнаружения

ошибок оборудования ЭВМ приведѐн на рис. 14.3.

47

Рис. 14.3. Алгоритм функционирования системы автоматического об-

наружения ошибок оборудования ЭВМ

Нет – сбой

- устранѐн

Нет

Да - вы-

полнена

Да - отказ

Программа Контр. точка

Появ-

ление

ошибки

Запись состояния ЭВМ в момент

появления ошибки и обработка

сигнала прерывания

Диагностика характера ошибки

путѐм повторения микрокоманды,

команды или части программы

Устойчивая

ошибка?

Выполнение диагностики с целью

локализации неисправности

Возможность

реконфигура-

ции системы

Сообщение оператору об отказе и

его месте

48

ЛИТЕРАТУРА

1. П. Нортон, К. Сандлер, Т. Баджет. Персональный компьютер изнутри. -

М.: БИНОМ, 1995. - 448 с.

2. А. Борзенко. IBM PC: устройство, ремонт, модернизация. - М.: Компью-

терПресс, 1996. - 344 с.

3. М. Гук. Аппаратные средства PC. Энциклопедия. - Спб: Питер Ком,

1998. - 816 с.

4. А. Жаров. Железо IBM 2001. - М.: МикроАрт, 2001.- 368 с.

5. В. А. Вальковский, В. Э. Малышкин. Элементы современного програм-

мирования и суперЭВМ. – Новосибирск: Наука, 1990.- 143 с.

6. И. А. Орлов, В. Ф. Корнюшко, В. В. Бурляев. Эксплуатация и ремонт

ЭВМ, организация работы вычислительного центра.- М.: Энергоатомиздат,

1989.- 400 с.