0. Repaso Electrónica Digital · • Por el contrario, el transistor pMOS es un buen conductor de voltajes altos y un mal conductor de voltajes bajos.:SOMCros revn•I Input Output

Universidad Antonio de Nebrija Tecnología electrónica I. Tema 0

0. Repaso Electrónica Digital

3.1. Funciones lógicas básicas3.2. Lógica y transistores3.3. Minimización de funciones booleanas3.4. Circuitos Combinacionales3.5. Circuitos secuenciales


Funciones lógicas básicas

x y AND0 0 00 1 01 0 01 1 1

x y OR0 0 00 1 11 0 11 1 1

x NOT0 11 0

x y XOR0 0 00 1 11 0 11 1 0


Otras funciones lógicas

NAND NOR XNOR


Reglas del álgebra de Boole

x y x y x y⊕ = ⋅ + ⋅

OR AND XORx x xx x xx x x x x xx x x xx y y x x y y x

x y z x y z x y z x y zx y z x y x z x y z x y x z

x x y x y x y x y x y

( ) ( ) ( )

( ) ( ) ( ) ( )( ) ( ) ( )

+ ⋅ ⊕+ = ⋅ =+ = ⋅ =+ = ⋅ =+ = ⋅ =+ = + ⋅ = ⋅

+ + = + + ⋅ ⋅ = ⋅ ⋅⋅ + = ⋅ + ⋅ + ⋅ = + ⋅ +

+ ⋅ = + ⊕ = ⋅ + ⋅

0 0 01 1 1

1 0


Leyes de De Morgan

• Permiten expresar funcionar booleanas mediante operaciones NAND y NOR.

x x x x x xx x x x x x

n n

n n

1 2 1 2

1 2 1 2

+ + + = ⋅ ⋅ ⋅⋅ ⋅ ⋅ = + + +

... ...... ...


Ejemplo 1: sumador de un bit con carry

A B Ci S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

S y Co en función de A, B y Ci:


Ejemplo 1: solución

SoluciónSolución

• Como suma de “minterms”:

S A B C A B C A B CA B C A B C A B C

A B C

i i i

i i

i

= =∑ ⋅ ⋅ + ⋅ ⋅ + ⋅ ⋅ ++ ⋅ ⋅ = ⋅ ⊕ + ⋅ ⊕ =

⊕ ⊕

( , , , )( ) ( )

( )

1 2 4 7

C A B C A B CA B C A B C C A B A Bo i i

i i i

= = ⋅ ⋅ + ⋅ ⋅ +∑+ ⋅ ⋅ + ⋅ ⋅ = ⋅ ⊕ + ⋅

( , , , )( )

3 5 6 7


Ejemplo 1: solución

• Como producto de “maxterms”:

C A B C A B C A B CA B C A B A B A B CA B A C A B B C A B C A B

o i i i

i i

i i i

= = + + ⋅ + + ⋅ + + ⋅∏⋅ + + = + ⋅ ⋅ + ⋅ + == ⋅ + ⋅ + ⋅ + ⋅ = ⋅ + ⋅ +

( , , , ) ( ) ( ) ( )( ) ( ) ( )

( )

0 1 2 4

S A B C A B C A B CA B C

A B C B C A B C B CA B C A B C

A B C A B C A B C

i i i

i

i i i i

i i

i i

= = + + ⋅ + +∏ ⋅ + + ⋅⋅ + + == + ⋅ + ⋅ ⋅ + ⋅ + ⋅ == + ⊕ ⋅ + ⊕ == ⋅ ⊕ + ⋅ ⊕ = ⊕ ⊕

( , , , ) ( ) ( ) ( )( )

( ) ( )( ( )) ( ( ))

( ) ( ) ( )

0 3 5 6

SoluciónSolución


Ejemplo 1: esquema

A

B

Ci

S

Co

EsquemáticoEsquemático





Lógica y transistores

• Hemos visto que podemos utilizar los transistores como conmutadores (switches) que podremos abrir o cerrar avoluntad con una puerta de control (la base en el transistor bipolar, gate en el transistor MOS).

• Mediante combinaciones de transistores obtendremos las funciones lógicas básicas.

• Nos centraremos en la tecnología CMOS.• El transistor nMOS es un buen conductor de voltajes bajos (0

lógico) y un mal conductor de voltajes altos (1 lógico). Esto es debido a la tensión umbral de los transistores MOS.



• Por el contrario, el transistor pMOS es un buen conductor devoltajes altos y un mal conductor de voltajes bajos.

• Inversor CMOS :

Input Output

Vcc Vcc

Output



• Se observa que los voltajes bajos en la salidas (0 lógico) seconsiguen poniendo en conducción el transistor nMOS(conducen bien 0 lógicos).

• Analogamente, voltajes altos (1 lógico) se logran cuando elpMOS está en conducción (conducen bien los 1 lógicos).

• Para poner en conducción un transistor nMOS el terminal depuerta debe estar a un voltaje alto (1 lógico).

• Un transistor pMOS se pone en conducción cuando su terminal de puerta está a un voltaje bajo (0 lógico).



• El resto de puertas lógicas se realizan mediante combinacionesde estos switches colocados en serie o paralelo, lo que dará lugar a diferentes funciones lógicas.



S1

0

1

0 1off off

off on

0

1

0 1on off

off off

0

1

0 1off on

on on

0

1

0 1on on

on off

S2

S1

S2

S1 S2

S1 S2

S1

S2

S1

S1

S1

S2

S2

S2

SwitchesTipo N en

serie

SwitchesTipo P en

serie

SwitchesTipo N enparalelo

SwitchesTipo P enparalelo


Puerta NAND

• Una puerta NAND de dos entradas se construye con dos pMOSen paralelo y dos nMOS en serie.

A0 1

0 1 1B 1 1 0

A

B

Vcc

Output=A·B


Puerta NOR

• Una puerta NOR de dos entradas está formado por dos pMOSen serie y dos nMOS en paralelo.

A0 1

0 1 0B 1 0 0

B

A

Output=A+B

Vcc


Construcción de puertas

• Puertas de más de 2 entradas pueden construirse sinmás que añadir el correspondiente número detransistores nMOS y pMOS.

• Las puertas lógicas más sencillas (con menor númerode transistores) originan un señal de salida negada.

• Para construir puertas no negadas:– Se acude a las leyes de De Morgan.

A B A B+ = ⋅ A B A B⋅ = +


Construcción de puertas

– A partir de la correspondiente no negada más un inversor.

A B A B⋅ = ⋅ A B A B+ = +





Minimización de funciones booleanas

• Hemos visto que una tabla de verdad puede venir expresada por diferentes funciones booleanas.

• En electrónica, es de vital importancia poder encontrar la expresión más simple que cumpla una tabla de verdad dada.


Minimización de funciones booleanas

• Esto supondrá que el número de componentes ne-cesarios será menor (menor área y consumo) yademás será más rápido (tarda menos en producir elresultado).

• Generar una función booleana a partir de una tablade verdad con varias variables de entrada (4 o más)es una tarea tediosa si utilizamos el método de sumade “minterms”, resultando además un circuito poco optimizado.

• El método más utilizado de simplificación defunciones booleanas es el método de los Mapas deKarnaugh.


Mapas de Karnaugh

• Los mapas de Karnaugh son unas tablas que contienen lamisma información que una tabla de verdad, pero repre-sentadade forma distinta.

• Un mapa tiene una celda por cada combinación de entra-das.Por ejemplo, para una función de 3 entradas, el mapa deKarnaugh correspondiente tendría 8 celdas. En general, para nentradas tendremos 2n celdas.

• Lo veremos con un ejemplo. Minimizaremos la función que vimos anteriormente por este método.


Mapas de Karnaugh

BCF 00 01 11 10

A 0 1 1 1 01 0 0 1 0

A B⋅ B C⋅

F A B B C= ⋅ + ⋅


Mapas de Karnaugh

• Construcción del mapa:– En el ejemplo se coloca en las filas el valor de la variable A,

que puede tomar los valores 0 y 1.– En las columnas están los posibles valores de las variables B

y C. El orden en que se debe hacer esto es siempre 00, 01, 11 y 10. Observese que no es en orden creciente denúmeros binarios.

– Ahora se colocan los “0s” y “1s” de la tabla de verdad en su correspondiente celda del mapa.


Mapas de Karnaugh

• Obtención de la expresión simplificada.– Dos celdas de un mapa de Karnaugh son adyacentes si se

diferencian en sólo una variable de entrada.

CD00 01 11 10

00

AB 011110


Mapas de Karnaugh

– Agrupamos celdas adyacentes que contengan “1s”. Elnúmero de celdas agrupadas debe ser potencia de 2 (1, 2, 4, 8, 16 etc). Todos los “1s” del mapa deben ser agrupados. Los grupos de celdas deben ser rectangula-res. No valen diagonales.

– Cada grupo especifica un término de una operación OR. Para determinarlo se mira qué variables de entrada permancen constantes para todos los elementos del grupo y se hace una operación AND de esas variables.

– Dos criterios al hacer el agrupamiento de “1s” :• El número de grupos debe ser el menor posible.• El tamaño de los grupos debe ser el mayor posible.


Mapas de Karnaugh

• Al realizar un diseño hay ocasiones en las que para una determinada combinación de variables deentrada, la salida puede tomar un valor que nos es indiferente porque :– Es una combinación de entradas que no se va a dar nunca.– El estado de la salida para esa combinación no va a afectar

al buen funcionamiento del circuito.

• Las condiciones don´t care se denotan mediante una“X”, donde “X” puede ser 0 o 1.

Condiciones Don’t Care


Mapas de Karnaugh

• Las condiciones de indiferencia se utilizan de formaque lleven a una máxima simplificación de la función lógica.

BCF 00 01 11 10

A 0 1 0 X 01 1 1 X X

B C⋅ AF B C A= ⋅ +

Condiciones Don’t Care


Mapas de Karnaugh

CD00 01 11 10

00 1 1 0 1AB 01 0 1 0 0

11 0 0 0 010 1 1 0 1

F A B C D( , , , ) ( , ,2, , ,9, )= ∑ 0 1 5 8 10

B D⋅A C D⋅ ⋅B C⋅

F B C A C D B D= ⋅ + ⋅ ⋅ + ⋅





Circuitos Combinacionales

• Son aquellos en los que los niveles lógicos de las salidas dependen únicamente de los niveles lógicos en las entra-das.

• Los circuitos que hemos visto hasta ahora (puertas AND, OR, XOR, NOT, etc) son circuitos combinatoriales.

• Construiremos algunos circuitos combinatoriales típicos a partirde las puertas lógicas.

• Para ello, especificaremos la lógica de estos circuitos me-diante tablas de verdad, obteniendo una función lógica de la que construiremos su esquemático.



• La figura muestra el símbolo del multiplexor más simple. Las entradas de unmultiplexor se dividen en entradas de datos (D0 y D1) y entradas de selección(S). El multiplexor sólo tiene una salida (Y).

• El funcionamiento del multiplexor es muy simple: dependiendo del estado lógicode S, la salida será igual a D0 o D1.

• Es decir, cuando S=0, la entrada seleccionada es D0 (Y=D0), y cuando S=1 laentrada seleccionada es D1 (Y=D1). La tabla de verdad es la indicada en lafigura.

D0

D1

Y

S S Y0 D01 D1

D0

D1

S

Y

Multiplexores



• Los demultiplexores realizan la operación inversa al multiplexor. Tienenun único dato de entrada (D), varias salidas (Y0-Y3) y entradas para seleccionar la salida por donde debe aparecer el dato de entrada(S0,S1). La tabla de verdad y el símbolo son :

S1 S0 Y3 Y2 Y1 Y00 0 0 0 0 D0 1 0 0 D 01 0 0 D 0 01 1 D 0 0 0

Y S S D S S D

Y S S D S S D

Y S S D S S D

Y S S D S S D

0 1 0 0 1

1 1 0 1 0

2 1 0 1 0

3 1 0 1 0

= ⋅ ⋅ = + +

= ⋅ ⋅ = + +

= ⋅ ⋅ = + +

= ⋅ ⋅ = + +D

S0 Y0

Y1

Y1

Y1

S1

Demultiplexores



Decodificadores• Funciona como un demultiplexor cuyo dato de entrada siempre fuera 1.


Ejemplo: sumador de 4 bits

• A partir de un sumador de 1 bit pueden construirse sumadores de másbits. Por ejemplo, un sumador de 4 bits es simplemente:

HalfAdder

AB

SCo

FullAdder

AB

SCo

Ci

FullAdder

AB

SCo

Ci

FullAdder

AB

SCo

Ci

A0B0A3 A2 A1B3 B2 B1

S3 S2 S1 S0

C

Sumador4 bits

A0B3 B2 B1 B0 A3 A2 A1 Ci

Co S3 S2 S1 S0





Circuitos Secuenciales

• Circuitos secuenciales son aquellos en los que las salidas dependen no solo de las entradas sino también de los niveles lógicos previos en las salidas. Se dice que estos elementos tienen memoria de los estados previos en los que ha estado el circuito.

• Por lo tanto es necesario introducir en el circuito una componentetemporal. Esta se realiza mediante la introducción en el circuito de loque se denomina reloj (clock). El reloj de un circuito digital es un trende pulsos de una frecuencia que el diseñador debe determinar basán-dose en el retraso máximo que se produce en el circuito.

• De esta forma el tiempo queda discretizado y todos los cambios deestado de las variables de un circuito ocurren al ritmo marcado por elreloj.



• Esquema de un latch D

D -Q

Q

C

C

clk

Latch D



• Funcionamiento de un latch D

D -Q

Q

clk=1

Cuando clk=1Q=DQ=-D

clk

D

Q

Latch D



Latch D• Funcionamiento de un latch D

D -Q

Q

clk=0

Cuando clk=0Qi+1=Qi-Qi+1=-Qi

Se ignora la entrada D.

clk

D

Q



• Esquema de un flip-flop D

D -QM

C

C

clk

C

CQ

Formado por dos latches: maestro-esclavo

Flip – Flop D



D -QM

clk=0

Q

Cuando clk=0-QM=-DQi+1=Qi

clk

D

Q

QM


Flip – Flop D



D Q-QM

Flanco de subida del reloj:-QMi+1=QMiQ=-QM

clk

D

Q

QM


Flip – Flop D


• La tabla de verdad del Flip-Flop tipo D es la mostrada en la figura. Esta tabla puede también interpretarse en función del estado actual y elestado posterior del Flip-Flop. Se ha hecho la tabla de verdad para elcaso del Flip-Flop disparado en el flanco de subida..

D CLK Qn+1X 0 QnX 1 Qn0 ↑ 01 ↑ 1

Estado Actual Estado PosteriorQ D QX 0 0X 1 1

Flip-FlopD

D

Q

Q

CLK


Flip – Flop D


CLK

D

Q

• Tal y como se observa en la tabla de verdad, el único instante en quela entrada D se hace transparente en la salida es en el flanco desubida. El resto del tiempo (CLK=0,CLK=1) el flip-flop guarda el dato obtenido en el flanco de subida.

• De esta forma los datos de salida del flip-flop están sincronizados con el reloj.


Flip – Flop D


Flip-FlopD

D

Q

Q

CLK

SS

Co

A

BCin

en

clk

CONTADOR


Ejemplo: sumador de 4 bits en serie

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