1.Experiencia N° 1 (Circuitos Secuenciales)

UNIVERSIDAD DE TARAPACÁ SEDE ESMERALDA IQUIQUE - CHILE

Informe de Laboratorio II: Experiencia N° 1

Módulo de Sistemas Digitales “Circuitos

Secuenciales”

“Circuitos Secuenciales”

ALUMNO : Mauricio Parada ASIGNATURA : Laboratorio II DOCENTE : Sr. Carlos Oyarce FECHA DE ENTREGA : 21 de noviembre de 2013

1

Informe de Laboratorio II: Experiencia N° 1 Módulo de Sistemas Digitales “Circuitos Secuenciales”

INDICE

Índice:

I. Introducción Pág.2

II. Objetivos Pág.3

III. Marco Teórico Pág.4

IV. Desarrollo de experiencia Pág.6

IV.I Dispositivos y Materiales. Pág.6

IV.I.I Descripción de Componentes e Instrumentos. Pág.8

IV.II Trabajo Previo Pág.17

IV.III Procedimiento Pág.20

IV.III.I Montaje N° 1: “Divisor de Frecuencia” Pág.20

IV.III.II Montaje N° 2: “Contador de Décadas Pág.22

IV.III.III Montaje N° 3: “Contador Síncrono” Pág.23

IV.III.IV Montaje N° 4: “Módulos Secuenciales” Pág.24

V. Conclusión Pág.25

VI. Bibliografía Pág.26

2


INDICE

I. Introducción:

Un circuito secuencial es aquel cuya salida, depende no solo de la entrada al circuito en ese instante determinado,

sino también de la secuencia de entradas a que estuvo sometido. Para la mejor compresión de estos circuitos también

llamados Flip-Flops (FF), se ha desarrollado este laboratorio, que incluye un completo análisis de las hojas de datos

(datasheet) de los diferentes circuitos integrados y el diseño y construcción de circuitos secuenciales.

Un sistema digital está formado por un conjunto de dispositivos destinados a la generación, transmisión,

procesamiento y almacenamiento de señales digitales.

El presente informe se basa en una de las dos grandes áreas de los sistemas digitales, los sistemas digitales

secuenciales, son aquellos que sus salidas dependen del estado de sus entradas y de estados previos, ósea posee

memoria. Esta clase de sistemas requieren elementos de memoria que almacenan la información de la 'historia

pasada' del sistema, estos pueden estar entre multivibradores de dos estados síncronos o asíncronos, dependiendo

si poseen o no una entrada de reloj (clock), lo que es fundamental al ver la respuesta del circuito en la salida del FFs,

ya que los tiempos y retardos de propagación afectan en ésta. Debido a esto es que el multivibrador de doble estado

síncrono es llamado: Flip-Flops (FFs).

Los dos estados estables de los Flip-Flops (FFs), de activación y desactivación, se denominan SET y RESET,

respectivamente, los cuales se pueden mantener interminablemente, debido a ello es que estos circuitos integrados

(CIs) sirven como dispositivos de almacenamiento.

Para el desarrollo de esta experiencia se analizó la implementación de diversos tipos de Flip-Flops (FF), o sistemas

secuenciales y su uso en el diseño y construcción de los circuitos, como divisores de frecuencia, contadores de

décadas asíncronos ascendente y contadores síncronos (con una secuencia determinada), y registros de

desplazamiento.

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INDICE

II. Objetivos:

Aprender a manipular Flip - Flops como base para el diseño de circuitos secuenciales simples.

Interpretar los datos relevantes de las hojas de datos de diferentes circuitos integrados para su correcto

funcionamiento.

Implementar circuitos secuenciales mediante el uso circuitos integrados, tales como: contadores y registros de

desplazamiento.

4


INDICE

III. Marco Teórico:

Para introducir a los conceptos a desarrollar en cada montaje, se define flip-flop el cual es el nombre común que se le

da a los dispositivos de dos estados, que sirven como memoria básica para las operaciones de lógica secuencial. Los

flip-flop son ampliamente usados para el almacenamiento y transferencia de datos digitales y se usan normalmente

en unidades llamadas "registros", para el almacenamiento de datos numéricos binarios.

Montaje N° 1: Divisor de Frecuencia:

Para lograr realizar este montaje fue necesario tener en cuenta los siguientes conceptos breves:

Flip-Flop J-K: El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento de

entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K.

Señal de Reloj: Una señal de reloj oscila entre estado alto o bajo, y gráficamente toma la forma de una onda

cuadrada, ésta es usada para coordinar las acciones de dos o más circuitos.

Disparo por Flanco: significa que el cambio de estado a la salida del flip-flop se producirá por una transición de

(1 a 0) o (0 a 1) de la entrada, o sea, no se dispara con un nivel constante de entrada sino con transiciones de un

nivel a otro.

Basculación: se llama basculación a cada cambio de estado que produce el flip-flop cuando entra un impulso de

reloj.

Entre algunas aplicaciones de los Flip-Flops se encuentra la reducción o división de frecuencia de una señal periódica.

Cuando se aplica un tren de impulsos a la entrada de reloj de un flip-flop J-K en modo de basculación (J = K = 1), la

salida Q de la señal cuadrada tiene una frecuencia igual a la mitad de la señal de reloj, debido a esto, se puede utilizar

un solo flip-flop como divisor por 2, este cambia de estado en cada flanco de disparo del impulso de reloj, en este caso

se utilizó dos flip-flops para hacer una división de 22 = 4 para reducir la frecuencia a la cuarta parte.

Montaje N° 2: Contador de Décadas

La siguiente experiencia muestra un contador de décadas asíncrono ascendente, se tuvo presente los siguientes

conceptos breves:

Asíncrono: se refiere a que no tiene ninguna relación temporal fija.

Contador asíncrono: es aquel en que los flip-flops del contador no cambian al mismo tiempo dado que no

comparten el mismo impulso de reloj.

Es uno de los más utilizados, está construido a base de 4 flip-flops JK y una puerta NAND la cual pone en 0 los flip-flops

al llegar la cuenta máxima (1010). Como se sabe un contador de 4 bits, llega a una cuenta máxima binaria de 1111 que

equivale a 16 en decimal, por lo que la puerta NAND debe activarse inmediatamente después de la cuenta 1001 o 9

en decimal para que el contador sea mod-10.

http://hyperphysics.phy-astr.gsu.edu/hbasees/electronic/seqoper.html#c1

http://hyperphysics.phy-astr.gsu.edu/hbasees/electronic/flipflop.html#c1

http://hyperphysics.phy-astr.gsu.edu/hbasees/electronic/dflipflop.html#c3

http://www.alegsa.com.ar/Dic/se%C3%B1al%20de%20reloj.php

5


INDICE

Entonces, como la cuenta inmediatamente después de 1001 es 1010, entonces se conectan las entradas de la puerta

NAND a las salidas de FF2 y FF4 que al mandar los unos a las entradas de la NAND, la activan enviando un pulso a las

entradas de reinicio (borrado o CLR) de los flip-flops colocándolos en cero y reinicializando la cuenta.

Montaje N° 3: Contador Síncrono:

El término síncrono se refiere a los eventos que tienen una relación temporal fija entre sí. Con respecto al

funcionamiento del contador, síncrono significa que todos los flip-flops del contador reciben en el mismo tiempo la

señal de reloj.

Se necesitaron dos flip-flops tipo D para la realización de este montaje.

Montaje N° 4: Módulos Secuenciales:

Es un circuito digital que acepta datos binarios de una fuente de entrada y luego los desplaza, un bit a la vez, a través

de una cadena de flip-flops. Este sistema secuencial es muy utilizado en los sistemas digitales. Un ejemplo de esto se

ve en las calculadoras comunes.

Un método de identificar los registros de desplazamiento es por la forma en que se introducen y leen los datos en la

unidad de almacenamiento.

Existen cuatro categorías de registro de desplazamiento:

1. Entrada serie/Salida serie.

2. Entrada serie/Salida paralelo.

3. Entrada paralelo/Salida serie.

4. Entrada paralelo/Salida paralelo.

Para el siguiente montaje se utilizaron los siguientes CI: *74LS165, *74LS193; de los cuales se puede observar sus hoja

de datos y características en la descripción de componentes e instrumentos antes mencionada

* 7. 74LS193

* 9. 74LS165

6


INDICE

IV. Desarrollo de la Experiencia:

IV.I Dispositivos y Materiales:

N° Componentes

e Instrumentos

Número Equipo

Marca Modelo Imagen

1 Osciloscopio

Digital 14 Tektronix

TDS-1012B

2 Generador de

Señales 88

GW- instek

GFG-8216A

3 Multímetro Digital 82 GW GDM-8145

4 Fuente de Poder

DC 08

GW- instek

GPS-3303

http://www.bellnw.com/images/products/0601.gif

7


INDICE

5

SN74LS109

1(FF – JK)

s/n - -

6 SN74LS74 2(FF – D)

s/n - -

7 SN74LS193

s/n - -

8 SN74LS164 s/n - -

9 SN74LS165 s/n - -

10

Resistencia 220

[Ω] (rojo, rojo,

café, dorado)

s/n - -

11 Placa de Pruebas s/n - -

1(FF – D): Flip Flop tipo D.

2(FF – JK): Flip Flop tipo JK.

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INDICE

IV.I.I Descripción de Componentes e Instrumentos:

1. Osciloscopio Digital:

Características:

Anchos de banda de 100 MHz.

2 Canales.

Frecuencia de muestreo 1.0 GS / s en tiempo real.

Pantalla LCD a color o monocromática.

Almacenamiento de datos extraíble a través del panel frontal Puerto USB

Conectividad PC.

FFT estándar en todos los modelos.

11 medidas automáticas.

Interfaz de usuario en múltiples idiomas y ayuda contextual.

Impresión directa, compatibles a través del puerto de dispositivo USB.

2. Generador de Señales: Características:

Rango de frecuencia: 0,3 Hz ~ 3 MHz.

Formas de onda: Sinusoidal, Triángulo, Cuadrado, Rampa, TTL y CMOS.

Control de tensión de frecuencia Función externa (VCF).

Control de ciclo de trabajo con capacidad de inversión de la señal.

Variable de control DC Offset.

3. Multímetro Digital: Características:

6 Funciones de AC / DC voltaje, AC / DC, Resistencia y prueba de diodo.

Largo 0.5 "Pantalla LED rojo.

Alta Resolución 10μV, 10 nA y 10M.

Todas las Gamas de sobre corriente.

0,03% Precisión DCV.

20A Gama de alta corriente.

1200V Gama Alta Tensión. AC o AC + DC RMS.

4. Fuente de Poder DC: Características:

Salida de DC independiente triple.

Cuatro Pantallas LED de 3 dígitos cada uno, seleccionables para mostrar dos conjuntos de voltaje y corriente de salida de forma simultánea.

Auto de la serie, en paralelo y Seguimiento de la Operación.

Voltaje constante y operación actual constante.

Bajo rizado y ruido.

Sobrecarga y Protección contra inversión de polaridad.

Seleccionable para carga continua / dinámica.

La velocidad de rotación del ventilador es controlada por la temperatura del disipador de calor

Fuente de alimentación: 100/120/220 Vac ± 10% 240 Vac 10% -6%, 50/60 Hz

Contenido del suministro: Manual de instrucciones, cable de alimentación, cables de prueba - Series GTL. Dimensiones y peso: 255 mm (W) x 145 mm (H) x 265 mm (D), 7 kg.

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INDICE

5. Flip Flop SN74LS109:

Es un Flip Flop tipo JK con flanco de subida positivo. El SN74LS109 consiste en dos relojes de transición

completamente independientes, es decir, la operación del temporizador es independientes tanto la de subida como

la de bajada de la señal de reloj. El diseño de este circuito integrado permite el funcionamiento como Flip Flop tipo

D, simplemente conectado las entradas J y K juntas.

Fig. 5.1 Diagrama Lógico Fig.5.2 Símbolo Lógico

Fig. 5.3 Tabla de Verdad Fig. 5.4 Rango de Operación Garantizados

SIMBOLO PARAMETRO MÍN. TIP. MÁX. UNIDAD

VCC Suministro de

Voltaje 4.75 5.0 5.25 V

TA

Rango de T°

ambiente de

funcionamiento

0 25 70 °C

IOH Corriente

Salida - ALTA - - - 0.4 mA

IOL Corriente

Entrada - BAJA - - 8.0 mA

VIH Voltaje Entrada

- ALTO 2.0 - - V

V𝐼𝐿 Voltaje Entrada

- BAJO - - 0.8 V

VOH Voltaje Salida -

ALTO 2.7 3.5 - V

VOL Voltaje Salida -

BAJO - 0.35 0.5 V

Fmáx.(AC)

Máxima

Frecuencia de

Reloj

25 33 - MHz

tPLH Reloj, reinicio,

establecer en

salida

- 13 25 ns

tPHL - 25 40 ns

MODO DE

OPERACIÓN

ENTRADAS SALIDAS

SD CD J K Q Q

Set L H X X H L

Reset (Limpiar) H L X X L H

1Indeterminado L L X X H H

Load “1” (Set) H H h h H L

Hold

(Mantiene) H H l h q q

Toggle

(Conmuta) H H h l q

q

Load “0”

(Reset) H H l l L

H

1Ambas salidas serán altas mientras que las entradas son bajas, pero los estados son impredecibles si SD y CD son altas simultáneamente. H, h = Nivel Alto de Voltaje. L, l = Nivel Bajo de Voltaje X = Condición Sin Cuidado L, h (q) = Las letras minúsculas indican el estado de referencia de la entrada o salida de un tiempo de preparación BAJO a ALTO de la transición de reloj.

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INDICE

6. Flip Flop SN74LS74:

Es un Flip Flop doble tipo D con flanco de subida positivo. Utiliza circuitos Schottky TTL para producir flip-flops tipo

D de alta velocidad. Cada flip-flop tiene entradas set y clear individuales, así como Q y Q en las salidas. La información

en la entrada D se transfiere a la salida Q en el flanco positivo del pulso de reloj. La activación de reloj se produce a

un nivel de voltaje del pulso de reloj y no está directamente relacionada con el tiempo de transición del pulso

positivo. Cuando la entrada de reloj está en ALTO o BAJO, la señal de entrada D no tiene ningún efecto.

Fig. 6.1 Diagrama Lógico Fig. 6.2 Símbolo Lógico

MODO DE

OPERACIÓN

ENTRADAS SALIDAS

SD CD D Q Q

Set L H X H L

Reset (Limpiar) H L X L H

1Indeterminado L L X H H

Load “1” (Set) H H h H L

Load “0”

(Reset) H H l L

H


VCC Suministro de

Voltaje 4.75 5.0 5.25 V

TA

Rango de T °

ambiente de

funcionamiento

0 25 70 °C

IOH Corriente


IOL Corriente


VIH Voltaje Entrada

- ALTO 2.0 - - V


- BAJO - - 0.8 V


ALTO 2.7 3.5 - V


BAJO - 0.35 0.5 V

Fmáx.(AC)

Máxima

Frecuencia de

Reloj

25 33 - MHz

tPLH Reloj, Reinicio,

Establecer en

Salida

- 13 25 ns

tPHL - 25 40 ns

Fig. 6.4 Rango de Operación Garantizados

1Ambas salidas serán altas mientras que las entradas son bajas, pero los estados son impredecibles si SD y CD son altas simultáneamente. H, h = Nivel Alto de Voltaje. L, l = Nivel Bajo de Voltaje X = Condición Sin Cuidado L, h (q) = Las letras minúsculas indican el estado de referencia de la entrada o salida de un tiempo de preparación BAJO a ALTO de la transición de reloj.

Fig. 6.3 Tabla de Verdad

11


INDICE

7. SN74LS193:

Contador Binario ALTO/BAJO pre-establecido de 4-Bit. Este contador puede describirse como un contador

ascendente/descendente prefijado MOD-16 con conteo síncrono, prefijado asíncrono y reiniciación maestra

asíncrona.

Fig. 7.1 Diagrama Lógico

Fig. 7.2 Rango de Operación Garantizados Fig. 7.3 Diagrama de Conexión de Pines


VCC Suministro de

Voltaje 4.75 5.0 5.25 V

TA

Rango de T°

ambiente de

funcionamiento

0 25 70 °C

IOH Corriente Salida -

ALTA - - - 0.4 mA

IOL Corriente Entrada

- BAJA - - 8.0 mA

VIH Voltaje Entrada -

ALTO 2.0 - - V

V𝐼𝐿 Voltaje Entrada -

BAJO - - 0.8 V


ALTO 2.7 3.5 V


BAJO - 0.35 0.5 V

fmáx.(AC)

Máxima

Frecuencia de

Reloj

30 40 - MHz

Nombre de

Pines Descripción

CPU Entrada de reloj para conteo ascendente (transición ascendente activa).

CPD Entrada de reloj para conteo descendente (transición ascendente activa).

MR Entrada de reinicio maestro asíncrona (activo en ALTO).

PL Entrada de carga paralelo asíncrona (activo en BAJO).

PN Entrada de Datos Paralela.

QN Salidas de Flip-Flops.

TCD

Salida de conteo descendente final (préstamo, activo en BAJO).

TCU

Salida de conteo ascendente final (acarro, activo en BAJO).

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INDICE

MR PL CPU CPD MODO

H X X X Reinicio Asíncrono

L L X X Preset

L H H H No cambia

L H H Cuenta Ascendente

L H H Cuente Descendente

Fig. 7.4 Modo de Selección de Tabla

Fig. 7.4 Modo de Selección de Tabla

L = Nivel Bajo de Voltaje H = Nivel Alto de Voltaje X = Condición Sin Cuidado

= Transición de Reloj de Bajo a Alto

L = Nivel Bajo de Voltaje H = Nivel Alto de Voltaje X = Condición Sin Cuidado

= Transición de Reloj de Bajo a Alto

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INDICE

8. SN74LS164:

El circuito integrado 74LS164 es un registro de desplazamiento de 8 bits, con entrada serie y salida paralelo

(síncronas) y una entrada CLEAR de “borrado" asíncrona, activa para nivel BAJO. Tiene dos entradas serie, que

acceden a los dos estados tras efectuarse una operación NAND sobre ellas, por lo tanto, o bien entra la misma señal

por ambas, o bien una de ellas se mantiene siempre en ALTO para permitir la entrada de datos (lo que nos

proporciona una herramienta adicional de sincronización).


SIMBOLO PARAMETRO MÍN. TIP. MÁX. U.

VCC Suministro de

Voltaje 4.75 5.0 5.25 V

TA

Rango de T°

ambiente de

funcionamiento

0 25 70 °C

IOH Corriente


IOL Corriente


VIH Voltaje Entrada

- ALTO 2.0 - - V


- BAJO - - 0.8 V


ALTO 2.7 3.5 - V


BAJO - 0.35 0.5 V

fmáx.(AC)

Máxima

Frecuencia de

Reloj

25 36 - MHz

tPHL

Retardo de

Propagación de

MR a la salida Q - 24 36 ns

tPLH Retardo de

Propagación de

Reloj a la salida Q -

17 27 ns

tPHL 21 32 ns

MODO OPERACION

ENTRADAS SALIDAS

MR A B Q0 Q1- Q7

Borrado Reset (Clear)

L X X L L - L

Desplazamiento (Shift)

H l l L Q0- Q6

H l h L Q0- Q6

H h l L Q0- Q6

H h h H Q0- Q6

Nombre de Pines

Descripción

A, B Entrada de Datos

CP Entrada de Reloj

MR Entrada de reinicio

maestro (Activo en ALTO)

Q0- Q7 Salidas

Fig. 8.2 Rangos de Operación

Garantizados

Fig. 8.2 Rangos de Operación

Garantizados

Fig. 8.4 Diagrama de Conexión




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INDICE

9. SN74LS165:

El circuito integrado SN74LS165 es un registro de desplazamiento de 8 bits con entrada en paralelo (asíncrona)

cuando PL es BAJO y salida en serie. Con PL ALTO el desplazamiento en serie se produce en flanco de subida del

reloj; entrando los nuevos datos a través de la entrada en serie (DS). Las dos entradas de reloj pueden ser usadas

para combinar dos fuentes de reloj independientes, o una entrada puede actuar como un activador en un reloj activo

en BAJO.



PL CP CONTENIDO

RESPUESTA 1 2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

L X X 𝑃0 𝑃1 𝑃2 𝑃3 𝑃4 𝑃5 𝑃6 𝑃7 Entrada Paralelo

H L 𝐷𝑆 𝑄0 𝑄1 𝑄2 𝑄3 𝑄4 𝑄5 𝑄6 Desplazamiento a la Derecha

H H 𝑄0 𝑄1 𝑄2 𝑄3 𝑄4 𝑄5 𝑄6 𝑄7 No Cambia

H L 𝐷𝑆 𝑄0 𝑄1 𝑄2 𝑄3 𝑄4 𝑄5 𝑄6 Desplazamiento a la Derecha

H H 𝑄0 𝑄1 𝑄2 𝑄3 𝑄4 𝑄5 𝑄6 𝑄7 No Cambia

Nombre de Pines

Descripción

𝐶𝑃1, 𝐶𝑃2 Entradas de Reloj (Bajo a ALTO)

DS Entrada de datos en Serial

PL Entrada de carga paralelo asíncrona

(activo en BAJO).

𝑃0 − 𝑃7 Entradas de datos en Paralelo

𝑄7 Último estado de la salida en Serial

𝑄7 Salida complementaria



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INDICE

Fig. 9.3 Rango de Operación Garantizados

SIMBOLO PARAMETRO LIMITES

UNIDAD Mín. Típico Máx.

Fmáx.(AC) Entrada max. De

frecuencia de reloj

25 35 - MHz

tPLH tPHL

Retardo de propagación de

PL a la salida -

22 22

35 35

ns

tPLH tPHL

Retardo de propagación de reloj a la salida

- 27 28

40 40

ns

tPLH tPHL


P7 a Q7 -

14 21

25 30

ns

tPLH tPHL


P7 a 𝑄7

- 21 16

30 25

ns

tPHL= Retardo de Propagación de Alto a Bajo.

tPLH= Retardo de Propagación de Bajo a Alto.

10. Resistencia:


VCC Suministro de

Voltaje 4.75 5.0 5.25 V

TA Rango de T°

ambiente 0 25 70 °C

IOH Corriente Salida -

ALTA - - - 0.4 mA

IOL Corriente Entrada

- BAJA - - 8.0 mA

VIH Voltaje Entrada -

ALTO 2.0 - - V

V𝐼𝐿 Voltaje Entrada -

BAJO - - 0.8 V


ALTO 2.7 3.5 - V


BAJO - 0.35 0.5 V

Fmáx.(AC) Máxima Frec. de

Reloj 30 40 - MHz

Fig. 9.4Características AC

Fig. 9.4Características AC

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INDICE

Es cualquier elemento localizado en el paso de la corriente eléctrica y que causa oposición a que esta fluya. Las

resistencias se representan con la letra R y se miden en ohm (Ω).

Fig.10.1

11. Placa de Pruebas:

Es un tablero con orificios conectados eléctricamente entre sí,

habitualmente siguiendo patrones de líneas, en el cual se pueden

insertar componentes electrónicos y cables para el armado y

prototipo de circuitos electrónicos y sistemas similares. Está hecho

de dos materiales, un aislante, generalmente un plástico, y un

conductor que conecta los diversos orificios entre sí. Uno de sus

usos principales es la creación y comprobación de prototipos de

circuitos electrónicos antes de llegar a la impresión mecánica del

circuito en sistemas de producción comercial.

Fig. 10.2 Símbolo del Resistor

Fig. 11.1 Patrón típico de disposición de las

láminas de material conductor en una placa de

pruebas.

http://es.wikipedia.org/wiki/Componente_electr%C3%B3nico

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INDICE

IV.II Trabajo Previo:

IV.II.I Diseñe un circuito divisor de frecuencia por 4con FFs tipo JK.

Para la implementación del siguiente montaje se utilizaron 2 FFs tipo J-K, nombraron anteriormente en el marco

teórico (Montaje N°1).

IV.II.II Diseñe un contador de décadas asíncrono ascendente con FFs tipo JK.

En el siguiente circuito se ve la utilización de 4 FFs tipo J-K para la cuenta asíncrona de décadas de manera

ascendente desde el 0 (0000) hasta el 9 (1001) con la utilización de una compuerta NAND para reiniciar la cuenta

cuando esta llegue a 10 (1010) reiniciándola completamente.

Fig. 3 Diseño de un contador de décadas asíncrono ascendente desde el 0 (0000) al 9 (1001) BCD.

Fig. 1 Diseño de divisor de frecuencia por 4 con FFs J-K, utilizando

simulador online “CircuitLab”.

Fig.2 Diagrama del tren de pulso para la división

de frecuencia.

Fig. 4 Contador de

décadas asíncrono

con re inicialización

asíncrona

Fig. 4 Contador de

décadas asíncrono

con re inicialización

asíncrona

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INDICE

IV.II.III Diseñe un contador síncrono que realice la secuencia 00101101 empleando flip-flop

tipo D.

Para la implementar este circuito fue necesario realizar cálculos de reducción a través de mapas de karnaugh entre otros,

siguiendo los siguientes pasos:

1. Diagrama de estado: 00(0)10(2)11(3)01(1)

Muestra la propagación de estados por los que el contador avanza cuando se aplica una señal de reloj.

2. Tabla de estado siguiente:

La tabla de estado siguiente es aquella que enumera cada estado del contador (estado atual) junto con

el estado siguiente, el cual es el estado en que el contador para desde su estado actual, al aplicar un

impulso de reloj

ESTADO PRESENTE

ESTADO SIGUIENTE

ENTRADAS

Q1 Q2 Q1 Q0 D1 D0

0 0 1 0 1 0

1 0 1 1 1 1

1 1 0 1 0 1

0 1 0 0 0 0

Fig. 5 Diagrama de conexión de un

contador síncrono utilizando 2 flip-

flops tipo D CI (74LS74).

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INDICE

3. Mapa de Karnaugh:

El mapa de Karnaugh se utiliza para determinar las entradas J y K del cada flip-flop, se debe utilizar de

manera independiente para cada entrada, cada celda del mapa representa uno de los estados actuales

de la secuencia del contador.

IV.II.IV Estudie las hojas de datos de los circuitos integrados: 7474 (FF tipo D), 74109 (FF

tipo JK), 74193 (contador binario ascendente/descendente mod16), 74164 (registro con

entrada serie /8 bits salida paralelo) y 74165 (registro con8 bits entrada paralelo/salida

serie).

En este punto, el lector puede dirigirse a la sección de “IV.I Dispositivos y Materiales” en el punto “IV.I.I

Descripción de Componentes e Instrumentos” específicamente para analizar las hojas de datos de los

diferentes CI.

1. CI 74LS74: Se encuentra en el punto 6.





Fig. 6 Salida del FF1A Fig. 7 Salida del FF2A

20


INDICE

IV.III Procedimiento: Después de analizado los puntos anteriores, se dio paso al desarrollo práctico del laboratorio:

IV.III.I Montaje N° 1: “Divisor de Frecuencia”: Luego de conectar y calibrar todos los instrumentos

para corroborar su buen estado y no tener errores por

factores externos, se comprobó el funcionamiento de

cada CI, en este caso al CI74LS109 se le ingresa un “1”

lógico en la entrada (J), mientras que set se encuentra

activo, su salida envía un “1” lógico en respuesta (𝑄1),

por ende su salida complementada (𝑄1 ) envía un “0”

lógico, además para la alimentación del circuito se

ajusta la fuete de poder CC a 5[V], la cual también se

comprueba su voltaje con el multímetro, por último se

configura el generador de señales para que envíe una

onda cuadrada sin semi ciclo negativo, la cual se

produce al ajustar el offset, entregando un voltaje

aproximadamente de 4[V] pico-pico y una frecuencia

de 4[kHz].

Luego de armado el circuito se obtuvo la siguiente gráfica de la Fig. 8:

Como se puede ver en la Fig.8 la frecuencia de

entrada en el CH1 fue de aproximadamente 4[kHz]

obteniendo una reducción en el CH2 con un valor de

1[KHz], después de analizar la gráfica se aumenta la

frecuencia para comprobar si la reducción es

efectiva, por lo tanto, se ajusta el generador de

señales a una frecuencia de 8[kHz] y se logró el

mismo objetivo, como lo muestra la Fig.9.

Fig.8 Gráfica del tren de pulso en la entrada y la

salida con una frecuencia de 4 [kHz].

Fig.9 Gráfica del tren de pulso en la entrada y la

salida con una frecuencia de 8 [kHz].

21


INDICE

En efecto, se cumple la reducción de la frecuencia obteniendo una división por 4 y por 8 de la señal de entrada.

¿Cuál es la mínima y máxima frecuencia de la señal de reloj para el correcto funcionamiento del circuito?

La mínima y máxima frecuencia de reloj varía entre los 25 [MHz] y los 33 [MHz], según la hora de datos antes

mencionada en el punto 5. de la sección de “Descripción de Componentes e Instrumentos”.

¿Cómo opera el circuito divisor de frecuencia?

El circuito divisor de frecuencia de una señal periódica opera cuando se aplica un tren de impulsos a la entrada

de reloj del FF, envidiando un “1” lógico por las entradas para obtener una señal cuadrada en la salida Q, la cual

es una señal de la mitad del valor de la frecuencia ingresada debido al uso de 2 flip-flops, ya que para lograr la

reducción de la frecuencia se hace el siguiente calculo 2𝑛, donde “n” es el número de flip-flops a utilizar.

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IV.III.II Montaje N° 2: “Contador de Décadas”:

Para el siguiente montaje fue necesario calcular el valor de la resistencia a utilizar para proteger los diodos

emisores de luz, por ende, se hizo el cálculo según los parámetros de la hoja de datos de un LED de 3mm en el

cual debía circular una corriente de 25mA para su correcto funcionamiento.

Por lo tanto, tomando el mismo voltaje del circuito anterior, según Ley de Ohm se obtiene:

𝑅 = 𝑉

𝐼→ 𝑅 =

5𝑉

25∗10−3𝐴= 200[Ω], la cual por escases de materiales del laboratorio, se utiliza una resistencia

con un valor lo más cercano a la ideal que será de 220[Ω].

Éste circuito específicamente causó gran pérdida de tiempo debido a que su funcionamiento no era el correcto

por diversos factores que se investigan, sin embargo, luego de rearmar el circuito en reiteradas oportunidades

se tuvo éxito, utilizando el mismo valor de la fuente de poder y bajando la frecuencia a 1[Hz] se conectó a las

salidas de cada flip-flop un LED para observar la cuenta ascendente requerida. En la siguiente imagen (Fig.10) se

muestra el circuito armado en la placa de pruebas.

A continuación se responderán las siguientes interrogantes:

¿Cómo implementaría un contador ascendente asíncrono módulo 13?

Para implementar un contador ascendente asíncrono de módulo 13 es necesario mantener la misma

configuración del circuito anterior de módulo 10, tan solo aumentando su cuenta hasta el 1100 (12 decimal),

conectando los “1” lógicos a una compuerta NAND que debido a su característica entregará un “0” lógico

en su salida y luego conectar los pines de borrado simultáneamente activados en BAJO provocando el

reinicio del CI.

Fig.10 Circuito Contado de Décadas.

1.- FF1; 2.-FF2; 3.- Compuerta NAND

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¿Se ve alterado el comportamiento del circuito si la frecuencia del reloj se modifica? Explique.

El comportamiento del circuito si se ve alterado si la frecuencia del reloj se modifica, ya que los contadores

asíncronos también se denominan contadores con propagación, es decir, el impulso llega en cadena a los

flip-flop produciendo un retardo de propagación, por lo tanto, el efecto de un impulso en la entrada de reloj

se propaga a través del contador, demorando un cierto periodo de tiempo en alcanzar al último flip-flop,

por ende, la transición de un nivel ALTO a un nivel BAJO se produce después de un determinado retardo

llamado también tPLH o tPHL.

IV.III.III Montaje N° 3: “Contador Asíncrono”:

En el siguiente montaje no hubo mayor complejidad que el anterior, se continuó usando los mismos parámetros

de la fuente con 5[V] y del generador de señales con 1[Hz] de frecuencia.

Para la implementación del circuito fue necesario el uso de flip-flop tipo D (CI74LS74), teniendo en cuenta el

cálculo de reducción realizado anteriormente en el punto IV.II.III de la sección “Trabajo Previo”.

A continuación se responderán a las siguientes preguntas:

¿Qué es un glitch?

Un glitch es un pico de tensión o de corriente de corta duración, no deseado y normalmente producido no

manera adrede, este se produce generalmente por errores de montaje o diseño.

¿Qué se entiende por tpLH y tpHL?

Son retardos de propagación y se dividen en dos clases:

tpLH = Retardo de propagación de un nivel BAJO a un nivel ALTO.

Se puede medir desde el flanco de disparo del reloj hasta la transición de nivel bajo a nivel alto de la

salida .

Se puede medir desde la entrada de inicio (preset) hasta la transición de nivel bajo a nivel alto de la

salida.

tpHL = Retardo de propagación de un nivel ALTO a un nivel BAJO

Se puede medir desde el flanco de disparo del reloj hasta la transición de nivel alto a nivel bajo de la

salida.

Se puede medir desde la entrada de borrado (clear) hasta la transición de nivel alto a nivel bajo de

la salida.

*Los retardos de propagación de cada CI pueden ser vistos en la sección IV.I.I Descripción de Componentes e Instrumentos.

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IV.III.IV Montaje N° 4: “Módulos Secuenciales”:

Antes de realizar el montaje se debe analizar la tabla de verdad del CI 74LS165 expuesta en la Fig. 9.2 Tabla de

Verdad.

Tomando en cuenta la tabla de verdad ya mencionada, el primer caso es cuando PL se encuentra en un nivel

BAJO independientemente de los estados de CP se produce una respuesta de entrada paralela en cada una de

las entradas, luego los siguientes estados son cuando PL se encuentra en un nivel ALTO, tomamos en cuenta

los valores de CP, en este caso si CP1 se encuentra en un nivel BAJO se produce un desplazamiento a la derecha

y cuando está en ALTO no cambia, luego CP2 si está en un nivel BAJO se produce un desplazamiento a la

derecha, mientras que cuando está en ALTO no cambia, todos estos estados de CP1 y CP2 se producen cuando

uno de los dos se encuentra en el flanco de subida positivo.

Para desarrollar el siguiente punto con el CI74LS193 no se pudo llevar a cabo, ya que la falta de tiempo

producida por la demora en el montaje N°2 y factores externos tanto como falta de materiales como por

ejemplo los diodos emisores de luz que no daban abasto para todo el alumnado y los errores normalmente

humanos hicieron imposible llevar a realizar ésta experiencia.

¿Cuáles son aplicaciones prácticas de los CIs 74165 y 74193? Dé ejemplos.

Algunas de las aplicaciones que puede hacer son:

CI 74LS165: Pueden funcionar de almacenamiento temporal de un conjunto de bits

CI 74LS193: Implementación de todo tipo de contadores

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V. Conclusión:

Montaje N° 1:

Para realizar un divisor de frecuencia, es necesario utilizar un flip-flop tipo JK en estado de basculación.

Al aplicar un tren de impulsos a la entrada de un reloj de flip-flip J-K, la salida tiene una frecuencia igual a la mitad

de la que tiene el reloj, para esto se debe tomar en cuenta las frecuencias mínimas y máximas permitidas,

otorgadas por el fabricante.

A causa de los retardos de propagación de los flip-flops, la señal de salida no es completamente cuadrada y se

observada más detalladamente en el osciloscopio mediante cursores en los flancos de subida y de bajada

Montaje N° 2:

El retardo de propagación debe ser menor al periodo de la señal de reloj para que el circuito funcione de manera

adecuada.

Para obtener una secuencia truncada, es necesario forzar al contador a que inicie un nuevo ciclo antes de haber

pasado por todos los estados normales.

El retardo acumulativo máximo de un contador asíncrono debe ser menor que el periodo de la señal, además éste

retardo es una de sus mayores desventajas para muchas aplicaciones, ya que limita la velocidad a la que el contador

puede ser sincronizado y puede dar lugar a problemas de decodificación.

La disminución en la velocidad de sincronización es debida a la acumulación de retardos de propagación,

característica de este contador.

Montaje N° 3:

Antes de realizar la experiencia fue necesario saber las técnicas de reducción ya antes estudiadas para llevar a cabo

un contador síncrono, el cual es de mayor complejidad.

En la implementación del circuito no se tuvo mayor dificultad, éste fue probado mediante diodos emisores de luz

para seguir su secuencia, y además de conectar los pines de clear y preset a Vcc ya que se encontraban

complementados.

En este caso los retardos de propagación se presentan de todas maneras pero son despreciables a simple vista y

se comporta casi de la misma manera que el circuito anterior aunque a éste se le ingrese una señal de reloj al

mismo instante.

Montaje N°4:

Se puede decir que los Flip Flop son la base de las memorias ya que se pudo observar las etapas y como se

transmiten sus datos en distintos estados para varias secuencias de activación, en este caso e empleo y transmisión

de datos es esencial.

La salida serie muestra los mismos datos que hay en la entrada pero con un retardo igual al periodo del reloj

multiplicado por el número de FFs que lo componen.

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VI. Bibliografía:

Fundamentos de Sistemas Digitales. Thomas L. Floyd. Prentice Hall. 9ª edición.

Sistemas Digitales. Principios y aplicaciones. Ronald J. Tocci y Neal S. Widmer. Prentice Hall. 8º edición.

Datasheet Familia 74xx.pdfOn semiconductor LS TTL Data, DL121/D Rev. Jan-2000

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1.Experiencia N° 1 (Circuitos Secuenciales)