2 장 논리회로와 활용 1

2 장 논리 회로와 활용

2 장 논리회로와 활용 2

2 장의 내용

컴퓨터 시스템을 구성하는 각 부분들의 내부 구조를 이해하기 위한 2 진 정보의 표현과 연산 및 저장

2.1 스위칭의 기본 개념2.2 부울 연산과 부울 대수 , 진리표2.3/4 논리 게이트 및 논리 게이트의 구현2.5 논리 연산식의 간단화2.6 조합 회로의 특성 및 설계2.7/8 저장 장치와 순차 회로의 특성

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2 장의 수업 내용

본 강의의 수강생들은 선수 과목인 디지털 공학 과목을 수강하였다는 전제하에서 , 본 강의에서는 다음 절들만 간략하게 소개합니다 .

2.3 논리 게이트2.5 논리 연산식의 간단화2.6 조합 회로의 특성 및 설계

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2.1 스위칭 회로

◑ 스위치로 2 진 정보를 표현하거나 논리 연산을 실행스위치의 연결된 상태 : 1 (x)

스위치의 연결되지 않은 상태 : 0 (x')

◑ 직렬 연결된 두 스위치AND 논리 연산

◑ 병렬 연결된 두 스위치OR 논리 연산

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2.2 부울 연산과 부울 대수1) 부울 연산 (1) 부울 연산식

이름이 부여된 2 진 변수 (x, y, z 등 ) 와 논리 연산자 +, × , ' 로 구성되는 연산식 예 ) E = xy + y'z 등은 부울 연산식이다 .

(2) 진리표모든 입력들의 조합에 대해 연산 결과의 출력 값을 표로 표시

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2.2 부울 연산과 부울 대수1) 부울 연산 (3) 리터럴 (literal) 각 변수 또는 보수화된 변수 ( 예를 들어 x, y', z 등 )

(4) 기본곱 (fundamental product 또는 minterm) 리터럴 또는 동일한 리터럴이 반복되지 않는 리터럴들의 곱 예 ) x, xy, xy', xyz 등은 기본곱

(5) 분리 정규형 (dnf, disjunctive normal form) 하나 이상의 기본곱들 ( 이들 사이에는 서로 포함되는 경우가 없는경우 ) 의 논리합

★ 기본곱의 포함관계

기본곱 (P1) 이 기본곱 (P2) 의 한 부분인 경우 , P1 + P2 = P1 이된다 . 예 ) xy + xyz = xy

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2.2 부울 연산과 부울 대수2) 부울 대수

논리 연산자 +, ×, ' 및 두 개의 성분 0 과 1 에 대해 , 집합 B 가 다음 4개의 법칙들을 만족할 때 , 집합 B 를 부울 대수라 한다 .

부울 대수는 다음 여러 법칙 ( 공리 ) 들을 만족한다 .

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2.2 부울 연산과 부울 대수

◈ 쌍대성 특성을 적용한 항등식 : + × , × + , 0 1 , 1 0 으로 변환

위의 여섯 개의 법칙 [5]~[10] 에 대해 제시된 항등식에 쌍대성의 특성을 작용한 항등식을 보여라 .

등역 법칙 : a×a=a

경계 법칙 : a×0=0

흡수 법칙 : a×(a+b)=a

연관 법칙 : (a×b)×c=a×(b×c)

드모르강 법칙 : (a×b)'=a'+b'

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2.2 부울 연산과 부울 대수

3) 부울식의 분리 정규형화 또는 식의 간단화 과정 (1) 드모르강 법칙과 대합 법칙이 적용되면 적용 , 보수 연산들을 처리한다 . 예 ) (ab')'c = (a'+(b')')c = (a' + b)c

(2) 분배법칙의 적용으로 리터럴의 곱의 합으로 전환하고 , 교환 법칙 , 등역 법칙 , 흡수 법칙중 가능한 법칙을 적용 기본곱들의 합 형식인 분리 정규식을 얻는다 . 예 ) (a' + b)c = a'c + bc

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2.2 부울 연산과 부울 대수

E=(a(bc)')'(a+b) 을 기본곱들의 합으로 표현하라 .

E =(a'+((bc)')')(a+b) ( 드모르강의 법칙 )

=(a'+bc)(a+b) ( 대합 법칙 )

위의 식에 단계 2 를 적용해보면 ,

E=(a'+bc)(a+b)

=aa'+abc+a'b+bbc ( 분배 법칙 )

=abc+a'b+bc ( 보수 법칙 , 등역 법칙 )

=a'b+bc ( 흡수 법칙 )

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2.3 논리 게이트이진 정보에 대한 AND, OR 및 NOT 등의 논리 연산을

실행하는 논리 회로

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2.3 논리 게이트

1) NOR 게이트의 활용

2) NAND 게이트의 활용

3) XOR 게이트의 활용

4) 3 입력 게이트

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2.3 논리 게이트다음과 같은 3 변수 연산을 가장 간단하게 구현하라 .v=x'y'z+xy'z'+x'yz'+xyz

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2.4 논리 게이트의 구현

1) 논리 게이트의 실제 회로

(1) 5V 를 입력으로 사용하는 TTL 회로

입력 단자 : 0 ~ 0.8V 을 0, 2 ~ 5V 를 1

출력 단자 : 0 ~ 0.4V 을 0, 2.4 ~ 5V 을 1

(2) 스위치 회로

S 가 연결 (1 상태 ) : 출력 전압은 GND 와 같은 0V(GND) 가 되어 0

S 가 비연결 (0 상태 ) : 출력 전압은 Vcc 와 같게 되어 1

(3) 트랜지스터 회로

입력 = 0(0V): 트랜지스터는 OFF 상태 , 출력은 Vcc(1 상태 )

입력 = 1(5V): 트랜지스터는 ON 상태 , 출력은 GND(0 상태 )

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2.4 논리 게이트의 구현

2) 논리 회로 구현에 사용되는 여러 기법(1) TTL : 양극성 트랜지스터로 구현되며 논리 게이트 구현에 가장 많이 사용된다 .

(2) ECL(emitter-coupled logic)

게이트 지연 시간 (1-2nsec) 이 매우 적어 특성상 고속회로에 사용

(3) MOS(metal oxide semiconductor) TR(transistor)

낮은 속도에서 동작하는 VLSI 에 적합

(4) CMOS(complementary metal oxide semiconductor) : 잡음에 대한 영향이 적고 ,

전력 소비가 적고 회로의 밀도가 높다 .

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2.5 논리 연산식의 간단화1) 최소 연산식 ◈ 부울 대수의 여러 가지 법칙을 이용하는 방법 ◈ 카노맵을 이용하는 방법

2) 카노맵 (Karnaugh map) 이용 방법 변수들의 모든 가능한 기본곱을 사각형으로 표현하는 그림적 표현 방법 (1)카노맵의 표현 x + x' =1 x'y + xy = (x + x')y =y x'yz + xyz = (x + x')yz =yz x'yz + xyz + x'y'z + xy'z = (x + x')yz + (x + x')y'z = yz + y'z = (y + y')z = z

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2.5 논리 연산식의 간단화

(1) 카노맵의 표현 만약 변수가 n 개라면 카노맵은 2n 개의 사각형으로 구성 각 인접 사각형은 하나의 변수만이 서로 달라야 한다 출력이 1 인 기본곱에 해당하는 사각형은 1 로 , 나머지는 0 으로 표시

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2.5 논리 연산식의 간단화 (2) 카노맵을 통한 간단화 인접한 두개의 사각형을 묶어서 새로운 더 큰 사각형을 만들면 변수의 수가 하나 줄어든 새로운 기본곱

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2.5 논리 연산식의 간단화

논리회로

논리회로

(3) 논리회로구현

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2.5 논리 연산식의 간단화

(3) Don't care 항목

카노맵 상에서 d 로 표시

0 과 1 중 어느것으로 처리해도 무관한 항목

카노맵 간략화에 유리한 값으로 치환하여 사용

[ 그림 2-18] 과 같은 카노맵으로 표현되는 연산식 E=xyz+xy'z+xyz'+xy'z' 을 최소화하라 .

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2.5 논리 연산식의 간단화

◑ 4 변수 카노맵

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2.5 논리 연산식의 간단화

다음과 같은 카노맵으로 표현되는 연산식을 최소화하라 .

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2.6 조합회로

논리 회로입력 신호 출력 신호

모든 입력 신호와 출력 신호의 관계는 진리표로 표시

출력 신호를 입력 신호의 식으로 표현하고 , 진리표의 동작 특성을 논리 게이트로 구현

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2.6 조합회로 입력 값에 의해서만 출력이 결정되어지는 논리회로

◈ 진리표로부터 논리 회로를 구현하는 방법 ① 진리표에서 출력 값이 1 인 모든 경우에 대해 부울 연산식을

표현한다 . ② ① 에서 구한 식에 대한 카노맵 구성한다 . ③ 최소의 연산식을 얻는다 . ④ 이 연산식을 논리 게이트를 이용하여 논리 회로로 구현한다 .

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2.6 조합회로1) 가산기 (1) 1 비트 반가산기

입력 : 2 개의 입력 (x, y) 출력 : 두 개의 출력 ( 합 출력인 S 와 캐리 출력인 C)

S = x'y + xy' C = xy

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2.6 조합회로(2) 1 비트 전가산기 입력 : 3 개의 입력 (x, y, Cin) 출력 : 2 개의 출력 ( 합 출력인 S 와 캐리 출력인 C)

카노맵을 이용한 C 의 최소 표현식

전체 회로의 효율성을 위해 C = xy + x'yCin + xy'Cin

S = x'y'Cin + x'y Cin' + xy'Cin' +xyCin

C = x'yCin + xy'Cin + xyCin + xyzCin'

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2.6 조합회로2) 디코더 n 비트의 입력으로 2n 개의 출력중 하나를 1 로 설정하도록 하는

회로 ♣ 2 입력 4 출력 디코더 (2x4 디코더 )

입력 : x, y 출력 : vo, v1, v2, v3

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2.6 조합회로2) 디코더

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2.6 조합회로3) 멀티플렉서 ( 먹스 , MUX) 2n 개의 입력값 중의 하나를 출력으로 연결하는 논리회로 2n 개의 입력 중 하나를 선택하기 위한 별도의 n 개의 선택 입력선 ♣ 4x1 멀티플렉서

입력선 x1, x2, x3, x4, 선택선은 s1, s2, 출력선 v

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2.6 조합회로

4×1 멀티플렉서를 2 개 사용하여 8×1 멀티플렉서를 구현하라 .

입력선 8 개 (I0..I7) 출력선 v

각 멀티플렉서 공통 선택선 S0,S1 멀티플렉서 선택선 S2

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2.6 조합회로4) 패리티 검사 회로 전송되는 정보의 오류를 검출하는 방법♣ 짝수 패리티 검사

정보의 비트들 중에서 '1' 인 비트의 수가 짝수가 되도록 패리티 비트를 설정

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2.7 저장장치1) 플립플롭

한 비트의 정보를 저장하는 정적 저장장치

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2.7 저장장치1) 플립플롭

한 비트의 정보를 저장하는 정적 저장장치

♣ 비동기 플립플롭

♣ 클록 플립플롭

◈ 특정 값 동작

◈ 상승에지 동작

◈ 하강에지 동작

◈ 주종 플립플롭

(1) 정보가 저장되는 시간적 특성

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2.7 저장장치(2) Q 값의 정보 저장 방식에 따른 플립플롭의 종류

R=S' 가 되도록 S 값을 인버터를 통해 R 에 연결

♣ SR 플립플롭 ♣ D 플립플롭

♣ JK 플립플롭 ♣ T 플립플롭

J=K=1 인 경우에는 이전의 저장 내용을 보수로 저장

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2.7 저장장치

SR 플립플롭을 이용하여 JK 플립를롭을 구현하라 .

J=K=1 인 경우에 JK 플립플롭은 토글 스위치로 동작

풀이 R=KQ, S=JQ' 으로 연결하여 구현한다 .

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2.7 저장장치

T 플립플롭은 JK 플립플롭을 J=K 으로 변형

JK 플립를롭을 이용하여 T 플립플롭을 구현하라 .

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2.7 저장장치여기표 : 플립 플롭의 저장 상태를 변경하기위한 입력의

정의♣ D 플립플롭

Q(t) Q(t+1) D

0 0 0

0 1 1

1 0 0

1 1 1

D 플립플롭의 여기표

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2.7 저장장치2) 레지스터

◑ n 비트 레지스터는 n 개의 플립플롭으로 구성 ◑ 플립플롭은 공통의 클록으로 동작

♣ 컴퓨터내의 저장 장치레지스터

캐쉬 주메모리 디스크

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2.7 저장장치2) 쉬프트 레지스터 ◑ 각 클록 펄스에 의해 정확히 한 비트씩 이동

◑ 직렬 입력값이 첫 번째 플립플롭으로 입력

◑ 각 플립플롭의 출력을 자료가 이동할 방향의

◑ 다음 플립플롭의 입력에 연결

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2.8 순차회로 ◑ 저장 장치가 포함된 논리회로 ◑ 순차회로는 입력과 순차 회로내의 현재 상태에 의해 출력과 다음 ( 새로운 ) 상태 결정 ◑ 저장 장치의 동작 시간 (클록 ) 에 따라 동기 및 비동기 순차회로

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2.8 순차회로1) 비동기 카운터 회로

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2.8 순차회로동기 순차 회로의 작성

◑ 동작 특성 제시

◑ 상태도 : 저장 장치의 상태 ( 저장값 ) 들 사이의 전이를 표시한 그림

◑ 진리표 : 모든 입력들의 조합에 대해 연산 결과의 출력 값을 표로 표시 ◑ 상태표 : 모든 입력 및 저장 장치의 현 상태 (t) 의 조합에 대해

출력 및 저장 장치의 다음 상태 (t+1) 의 값을 표로 표시

◑ 여기표 : 상태표에 상태의 변화에 필요한 저장 장치의 입력 조건을 추가한 표

◑ 회로도 구성

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2.8 순차회로2) 동기 카운터 회로

2 장 논리회로와 활용 44

2 장 과제물

2 장 연습 문제 풀이연습 문제 1, 3, 5, 6, 8, 9, 14