超大型積體電路設計與實作

超大型積體電路設計與實作

Mid-term Project

Prof. Kuo-Hsing Cheng

2013 Fall


題目 (1/3)超大型積體電路設計與實作課程最後要請各位同學用課堂上教過的軟體實現一個下數的 4-bit Counter ，邏輯 0 為 0V ，邏輯 1 為 1.8V ，示意圖如下：

Rst

D Q

QDFF

Rst

D Q

QDFF

Rst

D Q

QDFF

Rst

D Q

QDFF

ClkReset


具有 Reset 功能之 DFF 電路：

題目 (2/3)

clk

clk

clk

clk

clk

clk

clk

clk

D Q

Reset

Q

2012-00-00 3/<#ing >


題目 (3/3)下數 Counter 的電路尺寸由同學自行設計，其輸出狀態如下表：

B3 B2 B1 B00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0

B3 B2 B1 B01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 0


分組 (1/2)

本作業將修課同學分成四組，四組同學有不同的最小值，輸出數到最小值時，電路輸出自動回歸到 15 ，重新開始計數。

第一組第二組第三組第四組

最小值 2 3 4 5

第一組100501004

995001006

995001013

995001501

995001534

第二組100501033

995001007

995001026

995001516

995001549

第三組100501035

995001008

995001034

995001521

995001550

第四組100501542

995001010

995001203

995001524

995001568

995001205


分組 (2/2)

以第一組為例，電路輸出從 15 開始往下數，當輸出數到 2 時，電路重新 Reset ，使輸出回到 15 ，重新開始下數，示意圖如下：

15 14 13 2


模擬條件請各位同學用 cic018.l 的 TT 製程狀況下模擬， CLK 輸入頻率為 500 MHz ，輸入訊號如下 :

模擬時間指令 .tran 1ps 50ns

vclk clk vss pulse(0v 1.8v 0n 0.1n 0.1n 0.9n 2n)

vreset reset vss PWL 0n 1.8 1.3n 1.8 1.4n 0 4.4n 0 4.5n 1.8 1000n 1.8 R=0n


範例 (1/2)用電路實現一個從 0 數到 9 並具有 Reset 功能的 Counter ，電路圖如下：

Rst

D Q

QDFF

Rst

D Q

QDFF

Rst

D Q

QDFF

Rst

D Q

QDFF

B0 B1 B2

Clk

Reset

B3


範例 (2/2)

Clk

Reset

B0

B1

B2

B3

Time (s)

Vo

ltag

e (V

)

0

0

0

0

1

0

0

1


注意事項 Vdd & Gnd


繳交檔案內容這次 Project 需要大家繳交下列幾個檔案：

1. Word 檔，必須附上實現函數的電路圖、 Pre-Sim 模擬圖、 Post-Sim 模擬圖、並以簡單文字說明電路操作原理與 layout 考量。

2. DRC Report

3. LVS Report

4. Layout (.gds)

5. Pre-Sim Netlist (.sp)

6. Post-Sim Netlist (. sp)

註：針對面積大小進行排名


繳交檔案方式請同學將前一頁投影片所提到的檔案用一個壓縮檔包起來，並命名為系級 _ 學號 _ 姓名 _ 版本。第一次繳交者請在版本位置打上 0 ，若事後發現繳交檔案有誤，可以將版本改為

1後再次繳交，以數字最大者為最終繳交版本。範例：電機四 A_995001099_ 喵熊熊 _0

檔案請上傳至 FTP ，最後繳交時間為 2013/11/22 ( 五 ) 17:00

IP ： 140.115.71.229 使用者名稱： VLSIDI 密碼： vlsidi PORT ： 329


將 Layout 轉成 gds 檔

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