論理回路基礎

6. 順序回路の基礎

五島 正裕

論理回路基礎

組み合わせ回路 と 順序回路

組み合わせ回路 (combinational circuit) 無記憶 現在の入力 ⇒ 出力 ex)

0101…0…0 0⇒ 0101…1…0 0⇒

順序回路 (sequential circuit) 記憶 入力の履歴 ⇒ 出力 ex)

0101…0…0 0⇒ 0101…1…0 1⇒

論理回路基礎

記憶素子 の 原理

記憶 ループのある回路の安定状態

ループのある回路 安定 不安定（発振）

1 0

安定不安定（発振）

論理回路基礎

記憶素子の基礎

フリップ・フロップ (flip-flop : FF)

論理ゲートで構成 2 個の NOT からなるループ 2 つの安定状態 1bit を記憶

1 10 0

論理回路基礎

記憶素子の基礎

SR- ラッチ (Set/Reset-latch)

S でセット， R でリセット ※ 普通は，両方とも ON にはしない

q

q’ q

q’s

r

s’

r’

SR-latch-latchS R

論理回路基礎

SR- ラッチ の動作

q

s

r

安定状態 安定状態

入力変化

状態遷移

s 0 1 0 0 0

r 0 0 0 1 0

q 0 1 1 0 0

入力変化

状態遷移

入力変化

状態遷移

論理回路基礎

SR- ラッチ の動作

q

s

r

安定状態 安定状態

入力変化

状態遷移

s 0 1 0 0 0

r 0 0 0 1 0

q 0 1 1 0 0

入力変化

状態遷移

入力変化

状態遷移

論理回路基礎

非同期式／同期式 順序回路

非同期式 (Asynchronous)

入力の変化 ⇒ 状態遷移

同期式 (synchronous)

クロック (clock) 入力の変化 ⇒ 状態遷移

time

入力

状態

clock

入力

状態

time

論理回路基礎

非同期式／同期式 順序回路

組み合わせ回路

記憶素子

入力 出力組み合わせ回路

入力 出力

非同期式 同期式

クロック

記憶素子 ⊂ 非同期式回路

y

x

Y

y = f (x, Y)

y = f (x, y)

遅延要素

論理回路基礎

非同期式／同期式 順序回路

非同期式回路 設計がより難しい

ex) 入力が同時に 2 つ変わると，実際上 設計不能 本質的に非同期的な部分には不可欠

同期式回路 設計がより容易

「非同期な部分を記憶素子部に閉じ込めた」

論理回路基礎

同期式順序回路の例

記憶素子： クロックが「入った」とき， 入力 ⇒ 出力

clock

D

論理回路基礎

ポジティブ・エッジ・トリガ D-FF

clock

D Q

Q

time

D

論理回路基礎

ポジティブ・エッジ・トリガ D-FF

clock

D

Q

Q’

論理回路基礎

ポジティブ・エッジ・トリガ D-FF

D Q

D Q

clock = 0

clock = 1

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入力をサンプリングするタイミング

（狭義の） FF

クロックの立ち上がり（立ち下がり） エッジ・トリガ型 (edge-trigger)

– ポジティブ（ネガティブ）エッジ・トリガ マスタ―スレーブ型 (master-slave)

論理回路基礎

入力をサンプリングするタイミング

ラッチ (latch)

常時 ？？

– SR ラッチ クロックが 1 （または 0 ）の間

レベル・トリガ型 (level-trigger) ？– D ラッチ

「危険」なので，あまり使わない

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D-FF 以外の FF

D-FF 以外の FF SR-FF (Set/Reset)

S でセット， R でリセット

T-FF (Toggle) T 入力が 1 のとき，出力反転（トグル）

JK-FF (??) J でセット， K でリセット，両方でトグル

D-FF より高機能 バラ IC （ ex. 74 シリーズ）で作ったときは重要だったが… LSI ではそうでもない

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今日のまとめ

論理回路基礎

今日のまとめ

順序回路 入力の履歴

同期式順序回路 組み合わせ回路 + 記憶素子

記憶素子 エッジ・トリガ D-FF が重要

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今後の予定

12/ 8

順序回路の簡単化 機能的な順序回路

12/15

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