7 シリーズ FPGA PCB デザインガイド ( G483)...7 シリーズ FPGA PCB デザインガイド japan.xilinx.com UG483 (v1.10) 2014 年 11 月 12 日2014 年 5 月 13 日 1.9

7 シリーズ FPGA PCB デザインガイド

UG483 (v1.10) 2014 年 11 月 12 日

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UG483 (v1.10) 2014 年 11 月 12 日 japan.xilinx.com 7 シリーズ FPGA PCB デザインガイド

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 28 日 1.0 初版

2011 年 6 月 22 日 1.1 「その他のリソース」を更新。

表 2-2 を更新、表 2-3 を追加。表 2-4 に 680µF を追加。「バルクキャパシタをまとめ

る場合の条件」の容量を更新。

「入力しきい値」を更新。

2011 年 8 月 16 日 1.2 表 2-2 の FFG676 および FFG900 パッケージを修正し、 SBG324 パッケージを削除。

表 2-3 に FFG1930 パッケージを追加。

図 5-18 の表題で、「TDR」を「リターンロス」に変更。

2011 年 12 月 15 日 1.3 表 2-1 を追加。表 2-2 および表 2-3 を更新。Kintex-7 について 21 ページの「例」を更新。

2012 年 3 月 19 日 1.4 表 2-1 および表 2-3 を更新。

2012 年 10 月 2 日 1.5 表 2-3 に、 FLG1926、 HCG1155、 HCG1931、および HCG1932 パッケージを追加。

表 2-4 の 100µF キャパシタの ESR 小値を 10mΩ から 2mΩ に変更。

2013 年 2 月 12 日 1.6 「各デバイスの推奨 PCB キャパシタ」の第 1 段落を更新。「各デバイスの固定パッケー

ジキャパシタ」を追加。表 2-1 から XC7A350T を削除し、 XC7A200T (SBG484) を追加。表 2-3 から XC7V1500T を削除し、 XC7VX1140T のパッケージを FFG から

FLG に修正。表 2-1、表 2-2、および表 2-3 に Pb フリーパッケージに関する注記を追

加。表 2-4 で、 680µF、 47µF、および 4.7µF の各行を更新し、 330µF の行を追加。

表 2-5 に表 2-8 を追加。 21 ページの「PCB バルクキャパシタ」の第 2 段落を更新。

「PCB キャパシタの配置と実装方法」を更新。

2013 年 6 月 13 日 1.7 表 2-2 に RF676 および RF900 パッケージを追加。表 2-3 に、 RF1157、 RF1761、お

よび RF1930 パッケージを追加。表 2-4 で、 680µF、 100µF、 47µF、および 4.7µF の各行を更新。表 2-5 に RF676 および RF900 パッケージを追加。表 2-7 に、 RF1157、RF1761、および RF1930 パッケージを追加。 21 ページの「PCB バルクキャパシタ」

および 22 ページの「PCB バルクキャパシタ」に値を追加。「0402 セラミックキャパ

シタ」で、0805 セラミックキャパシタを 0402 に置き換え。図 2-1 を更新。図 2-6 で、

0805 キャパシタを 0402 に置き換え。

2013 年 9 月 13 日 1.8 Artix-7 デバイス XC7A35T、 XC7A50T、および XC7A75T を表 2-1 に追加してこの

表を更新。次の注記を削除 : 記載されているパッケージはすべて鉛フリーです。表 2-2、表 2-5、および表 2-7 から「記載されているパッケージはすべて鉛フリーです。」とい

う注記を削除。表 2-3 から注記 4 を削除。


7 シリーズ FPGA PCB デザインガイド japan.xilinx.com UG483 (v1.10) 2014 年 11 月 12 日

2014 年 5 月 13 日 1.9 「各デバイスの推奨 PCB キャパシタ」に『7 シリーズ推奨回路図レビュー』 (XMP277)への参照を追加。表 2-1 で、 VCCO バンク 0 の容量を 4.7µF から 47µF に修正し、「ほ

かのすべてのバンクの VCCO」列に 100µF を追加、「パッケージ」に CPG236、CSG325、RB484、 RS484、 RB676 を追加、「デバイス」に XA7A35T、 XA7A50T、 XA7A75T、XA7A100T、 XQ7A50T、 XQ7A100T、 XQ7A200T を追加、注記 3 を更新。注記「デ

カップリングキャパシタがカバーする周波数の下限は約 100kHz です。」を表 2-1、表 2-2、表 2-3 に追加。表 2-2 と表 2-3 の「ほかのすべてのバンクの VCCO」列に 47µFを追加。表 2-3 で、 XC7VH580T に FLG1155 と FLG1931 のパッケージを追加、

XC7VH580T の HCG1932 パッケージを削除、XC7VH870T の HCG1931 パッケージ

を削除、 XC7VH870T に FLG1932 パッケージを追加。表 2-4 を更新 (0.47µF の追加

など)。表 2-7 で、 XC7VH580T に FLG1155 と FLG1931 のパッケージを追加、

XC7VH870T の HCG1931 パッケージを削除、XC7VH580T の HCG1932 パッケージ

を削除、XC7VH870T に FLG1932 パッケージを追加。21 ページの「PCB バルクキャ

パシタ」のバルクキャパシタのリストを更新、注釈を追加。「PCB 高周波キャパシタ」

で 0402 を 0805 パッケージに変更。「バルクキャパシタをまとめる場合の条件」から

「例」セクションを削除。 22 ページの「PCB バルクキャパシタ」のバルクキャパシタ

のリストを更新。「0805 および 0603 セラミックキャパシタ」で、 0402 を 0805 およ

び 0603 キャパシタに変更。図 2-1 から 0402 を削除。「ノイズの上限」の第 1 段落を

更新。「電源の共通化」に VCCAUX_IO を追加。「未接続の VCCO ピン」の後の段落

を更新。図 2-9 の後の段落を更新。

2014 年 11 月 12 日 1.10 ドキュメントタイトルから「ピン配置」を削除。「ランド」に『7 シリーズ FPGA パッ

ケージおよびピン配置ガイド』への参照を追加。表 2-1 に XC7A15T と XA7A15T のデバイスを追加。表 2-2 と表 2-3 に VCCO バンクに必要な 47µF のキャパシタに関す

る注記を追加。表 2-1 の注記 3 を同様に更新。「ノイズの上限」から VRIPPLE を削除。

日付バージョン内容

https://secure.xilinx.com/webreg/clickthrough.do?cid=198776&license=RefDesLicense&filename=xmp277-7series-schematic-review-recommendations.zip&languageID=1


7 シリーズ FPGA PCB デザインガイド japan.xilinx.com 5UG483 (v1.10) 2014 年 11 月 12 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについて内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 1 章 : PCB 技術の基礎知識PCB の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

トレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9プレーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9ビア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10パッドとアンチパッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10ランド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

伝送ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12リターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 2 章 : 電力分配システムPCB デカップリングキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

各デバイスの推奨 PCB キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13各デバイスの固定パッケージキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14キャパシタの仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18バルクキャパシタをまとめる場合の条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22PCB キャパシタの配置と実装方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

PDS の基本的な考え方 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23ノイズの上限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23インダクタンスの役割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25キャパシタの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25PCB 電流パスのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27プレーンのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28キャパシタの有効周波数帯域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31キャパシタの反共振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32キャパシタの配置に関する基礎 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32VREF 安定化キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34電源の共通化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34未接続の VCCO ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34

シミュレーション方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34PDS の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

ノイズ量の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36ノイズスペクトラムの計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38デカップリングネットワークの適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

トラブルシューティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40例 1 : PCB 上のほかのデバイスからのノイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40例 2 : プレーン、ビア、接続トレースの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . .40例 3 : PCB の I/O 信号の駆動能力が必要以上に大きい . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41例 4 : I/O 信号のリターン電流のパスが適でない . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41

第 3 章 : SelectIO のシグナリングインターフェイスの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

シングルエンドインターフェイスと差動インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . .43

目次


6 japan.xilinx.com 7 シリーズ FPGA PCB デザインガイド

UG483 (v1.10) 2014 年 11 月 12 日

SDR インターフェイスと DDR インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44シングルエンドシグナリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

モードと属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44入力しきい値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45トポグラフィと終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

第 4 章 : PCB 材料とトレース目的の帯域幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55誘電損失. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

比誘電率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55誘電正接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56表皮効果と抵抗損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56基板材料の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

トレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57トレースの形状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57高速トランシーバーにおけるトレースの特性インピーダンスデザイン . . . . . . . . . . . . . . . . .57トレース配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59プレーン分割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59リターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59損失性伝送ラインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

ケーブル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60導体間のスキュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

第 5 章 : 高速信号トランジションを考慮したデザイン過剰容量とインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61TDR (時間領域反射測定) 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61BGA パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63SMT パッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63差動ビア. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68P/N クロスオーバービア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70SMA コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70バックプレーンコネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71マイクロストリップ/ストリップラインの曲げ角度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71



このユーザーガイドについて

このユーザーガイドでは、 PCB やインターフェイスレベルのデザインを決定する際の指針を中心

に、 7 シリーズ FPGA の PCB デザインおよびピン配置に関する情報を提供します。

この『7 シリーズ FPGA の PCB デザインおよびピン配置ガイド』を含む、 7 シリーズ FPGA に関

するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このガイドは、次の各章で構成されています。

• 第 1 章「PCB 技術の基礎知識」では、新の PCB 技術の基礎について、特に物理的構造物と

一般的な前提知識を中心に説明します。

• 第 2 章「電力分配システム」では、 7 シリーズ FPGA の電力分配システムについて、デカップ

リングキャパシタの選択、電圧レギュレータの使用と PCB 形状、シミュレーションおよび計

測などの内容を詳しく説明します。

• 第 3 章「SelectIO のシグナリング」では、 SelectIO™ 規格、 I/O トポグラフィ、終端を選択す

る際の指針、およびシミュレーションと計測の方法について説明します。

• 第 4 章「PCB 材料とトレース」では、信号劣化を抑えて高周波アプリケーションで大限の性

能を引き出すためのガイドラインを紹介します。

• 第 5 章「高速信号トランジションを考慮したデザイン」では、伝送ライン終端のインターフェ

イスについて説明します。この章に記載された解析結果や例を参考にすると、デザイン期間を

大幅に短縮できます。

その他のリソース

その他の資料は、ザイリンクスのサポートウェブサイトを参照してください。

http://japan.xilinx.com/support


japan.xilinx.com/7

http://japan.xilinx.com/support

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG483&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20PCB%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.10&docPage=7


UG483 (v1.10) 2014 年 11 月 12 日

このユーザーガイドについて




第 1 章

PCB 技術の基礎知識

プリント回路基板 (PCB) は、そこに実装される個別部品やデバイスと同じくらい複雑な電気的特性

を持つ電気的システムです。 PCB の大部分は、 PCB 設計者が自由に決定できますが、技術的な理

由によって形状 (ジオメトリ ) や終的な電気的特性に制約を受けることがあります。ここでは、

FPGA デバイスを使用した PCB デザインについて、自由に決定できる部分と制約を受ける部分、設

計手法などを説明します。

この章には、次のセクションがあります。

• PCB の構造

• 伝送ライン

• リターン電流

PCB の構造

PCB の技術は数十年前からほとんど変わっていません。絶縁体となる基板材料 (通常は FR4 と呼ば

れるガラスエポキシ基板) の両面に銅めっきを施し、銅箔の一部をエッチングで除去して導体の配

線を形成します。めっきやエッチングを施した基板層を、絶縁基板を間に挟んで貼り合わせて積層

します。そしてこの積層基板にドリルで穴を空けた後、これらの穴に導電性のめっきを施し、エッ

チングされた銅箔を選択的に層間接続します。

材料の特性、使用する基板層数、形状、ドリル加工技術 (一部の基板層のみを貫通する穴加工技術

など) のように、 PCB 技術自体に進歩はありますが、 PCB の基本構造は昔から変わっていません。

PCB 技術によって形成される構造は、物理的/電気的にトレース、プレーン (またはプレーンレット )、ビア、パッドに大きく分類されます。

トレース

トレースとは、PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する金属製 (通常は銅) の物理的

な線状パターンをいいます。トレースは、これら点と点の間で信号を伝達する役割を果たします。

プレーン

プレーンとは、PCB の基板層全体を連続した面状の金属で覆ったものをいいます。これと類似した

もので、 PCB 基板層の一部のみを連続した面状の金属で覆ったものをプレーンレットといいます。

通常、 1 つの基板層には複数のプレーンレットがあります。プレーンとプレーンレットは、 PCB 上の複数の地点に電源を供給する役割を果たします。また、これらはリターン電流の伝送媒体となる

ため、トレースによる信号伝送にも非常に重要な意味を持ちます。




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第 1 章 : PCB 技術の基礎知識

ビア

ビアは、 PCB の 2 つ以上の点を Z 方向で電気的に接続するための金属です。ビアは、 PCB の層間

で信号や電力を伝達する役割を果たします。現在のめっきスルーホール (PTH) 技術では、 PCB をドリルで貫通した穴の表面にめっきを施してビアを形成します。HDI (高密度配線接続) とも呼ばれ

る新のマイクロビア技術では、レーザーを用いて基板材料を切除し、導電性のめっきを変形して

ビアを形成します。マイクロビアは 1、 2 層程度しか貫通できませんが、スタックドビアやスタッ

ガードビアの場合は基板全体の厚さにまたがるビアを形成できます。

パッドとアンチパッド

めっきスルーホールビアはビアの全長にわたって導電性があるため、 PCB の特定の基板層のト

レース、プレーン、プレーンレットのみを選択的に電気接続するには何らかの方法が必要となりま

す。この役割を果たすのがパッドとアンチパッドです。

パッドとは、あらかじめ指定された形状に配置した小さな銅箔部分をいいます。アンチパッドとは、

あらかじめ指定した形状に銅箔を取り除いた小さな部分をいいます。パッドは、ビアと組み合わせ

ることで、基板表面層で表面実装部品を取り付けるための導体として使用する場合があります。ア

ンチパッドは主にビアと組み合わせて使用します。

パッドは、ビアとトレースまたは特定の基板層のプレーン形状とを電気的に接続するために使用し

ます。ビアと PCB 基板層のトレースを確実に接続するには、パッドを使用して機械的安定性を確

保する必要があります。パッドのサイズは、ドリルの許容公差/位置合わせの制約に合わせる必要が

あります。

アンチパッドはプレーンで使用します。プレーンとプレーンレットの銅箔は連続した面状となって

いるため、この銅箔をビアが貫通すると電気的に接続されてしまいます。ビアとプレーンまたはプ

レーンレットを電気的に接続したくない場合は、その層のビアが貫通する部分の周囲に、銅箔を除

去したアンチパッドを設けます。

ランド

表面実装部品をはんだ付けするために表面層に設けたパッドを、特にランドまたははんだランドと

呼びます。通常、ランドへの電気的な接続にはビアが必要です。めっきスルーホールの場合、製造

上の制約によりランド領域の内部にビアを配置することはほぼ不可能です。そこで、めっきスルー

ホールの場合は短いトレースを使用して表面パッドと接続します。接続トレースの小長さは、

PCB メーカーから提供される小寸法仕様によって決定します。マイクロビアにはこの制約はな

く、はんだランド領域の内部にビアを直接配置できます。 PCB のランドおよび BGA パッケージの

詳細は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) の「推奨する BGA パッ

ケージの PCB デザインルール」を参照してください。


http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide



PCB の構造

寸法

PCB の寸法を決める大きな要因としては、 PCB 製造上の制約、 FPGA パッケージの形状、システ

ム要件などがあります。これ以外に、 DFM (設計容易化設計) や信頼性などの要因も制約となりま

すが、これらは各アプリケーションによって異なるため、このユーザーガイドでは取り上げません。

この項 ( 「PCB の構造」 ) で説明する PCB 構造物の形状は、 FPGA パッケージの寸法と PCB 製造

上の制約によって直接的または間接的にほぼ決定します。したがって、PCB 設計者は数多くの制約

を受けることになります。ランドパッドのレイアウトはパッケージのボールピッチ (FF パッケー

ジの場合 1.0mm) によって決まります。また、現在の PCB 技術では、表面実装の小フィーチャー

サイズによってデバイス直下のビア配置が決定します。小ビア直径、およびビア周囲のキープア

ウトエリアは各 PCB メーカーによって定義されています。これらの直径が明確になると、デバイ

ス直下のビア配列部分で入出力信号の配線に利用できるビア間のスペースの大きさも決まります。

また、デバイスの引き出し線の大トレース幅もこれらの直径によって規定されています。小ト

レース幅と小間隔は PCB 製造上の制約によって決定します。

FPGA の実装に必要な PCB 基板層の数は、信号層の数とプレーン層の数によって定義されます。

• 信号層の数は、 FPGA パッケージの I/O 信号トレースの数によって決まる (通常、パッケージ

のユーザー I/O の総数に従う )

• プレーン層の数は、FPGA への電源供給に必要な電源プレーンとグランドプレーン、および信

号層の基準電圧と絶縁用に必要な電源プレーンとグランドプレーンの数によって決定する

大規模な FPGA では、 12 層～ 22 層程度の PCB を使用するのが一般的です。

通常、基板全体の厚さはシステム要件によって決定します。使用する基板の層数も決まっているた

め、各層の大厚さ、そして信号層やプレーン層同士の Z 方向の間隔も明確になります。信号ト

レース層同士の Z 方向の間隔はクロストークに影響を与え、信号トレース層と基準プレーン層の Z方向の間隔は、信号トレースのインピーダンスに影響を与えます。また、プレーン層同士の Z 方向

の間隔は電源システムの寄生インダクタンスに影響を与えます。

信号トレース層と基準プレーン層の Z 方向の間隔 (基板全体の厚さと基板層数によって決定) はト

レースのインピーダンスを決定する大きな要因となります。トレース幅 (FPGA パッケージのボー

ルピッチと PCB ビアメーカーの制約によって決定) もトレースのインピーダンスに影響を与えま

す。特に FPGA 直下のビア配列部分では、設計者がトレースのインピーダンスを調整する余地はほ

とんどありません。ビア配列の外では、トレースを太くして目標とするインピーダンス (通常はシ

ングルエンドで 50Ω) に調整できます。

デカップリングキャパシタおよび個別の終端抵抗の配置もトレードオフで適化する必要があり

ます。 DFM の制約により、 FPGA (デバイスのフットプリント ) の周囲には個別部品を配置できな

いキープアウトエリアが定められていることがあります。このエリアは、組み立てや修正の際のス

ペースを確保するためのものです。このため、キープアウトエリアの外側には多くの部品が密集す

ることになります。どの部品を優先して配置するかは PCB 設計者が判断します。デカップリング

キャパシタの配置制約は、第 2 章「電力分配システム」で説明します。また、終端抵抗の配置制約

は、IBIS や SPICE を使用したシグナルインテグリティシミュレーションを行って指定する必要が

あります。




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第 1 章 : PCB 技術の基礎知識

伝送ライン

信号トレースと基準プレーンを組み合わせたものが伝送ラインとなります。 PCB システム内の I/O信号はすべて伝送ラインを通って進みます。

シングルエンド I/O インターフェイスの場合、PCB 上の 2 点間で信号を伝送するには信号トレース

と基準プレーンの両方が必要です。差動 I/O インターフェイスでは、 2 本のトレースと基準プレー

ンで伝送ラインが形成されます。差動信号では厳密には基準プレーンは不要ですが、実際の PCB に差動トレースを実装する際には必要になります。

PCB システムで良好なシグナルインテグリティを得るには、伝送ラインのインピーダンスを制御

する必要があります。インピーダンスは、トレースの形状および信号トレース周囲の材料や信号ト

レースと基準プレーン間の材料の誘電率によって決定します。

トレースと基準プレーン間の材料の誘電率は、PCB 絶縁層の材料の特性で決定します。基板表面の

トレースの場合は PCB を取り囲む気体または液体の特性で決定します。一般に、 PCB 積層板には

FR4 の一種が使用されますが、それ以外の場合もあります。

絶縁層の誘電率は基板によって異なりますが、同一基板内ではほぼ一定です。したがって、 PCB の伝送ラインの相対インピーダンスはトレースの形状と許容値の影響をも強く受けることになりま

す。積層板を使用した絶縁層の各局所にガラスが存在するかどうかによってインピーダンスのばら

つきが生じますが、これは高速 (6Gb/s を超える) インターフェイス以外ではほとんど問題になりま

せん。

リターン電流

伝送ラインとそのシグナルインテグリティを考える際に見落としがちなのが、リターン電流です。

信号トレースだけで伝送ラインが形成されるわけではありません。電流が信号トレースを流れる際

は、その下の基準プレーンにも同量の対となる電流が反対方向に流れます。トレースと基準プレー

ンによって形成される伝送ラインの特性インピーダンスは、トレースと基準プレーンの相対的な電

圧と電流の関係によって決定します。トレースの下にある基準プレーンの連続性が途切れても信号

トレースが分断されることはありませんが、伝送ラインの性能や基準プレーンを共用しているすべ

てのデバイスの性能に影響が及びます。

基準プレーンの連続性とリターン電流のパスには十分な注意が必要です。穴、スロット、絶縁分割

などによって基準プレーンの連続性が妨害されると、信号トレースのインピーダンスに大きな不整

合性が生じます。基準プレーンの不連続性はクロストークの大きな要因となるほか、電力分配シス

テム (PDS) のノイズ源にもなります。リターン電流のパスは非常に重要なので、十分に注意してく

ださい。




第 2 章

電力分配システム

この章では、デカップリングキャパシタの選択、配置、 PCB 形状など、 7 シリーズ FPGA の PDS(電力分配システム) について説明します。各 7 シリーズ FPGA 用に簡単なデカップリング方法を紹

介します。 PDS デザインの基本原則、およびシミュレーションと解析の方法についても説明しま

す。この章には、次のセクションがあります。

• PCB デカップリングキャパシタ

• PDS の基本的な考え方

• シミュレーション方法

• PDS の計測

• トラブルシューティング

PCB デカップリングキャパシタ

各デバイスの推奨 PCB キャパシタ

Artix™-7 デバイスのシンプルな PCB デカップリングネットワークを表 2-1 に、 Kintex™-7 デバ

イスについては表 2-2 に、 Virtex®-7 デバイスについては表 2-3 に示します。

表 2-1、表 2-2 および表 2-3 には、電圧レギュレータが安定した出力電圧を供給し、かつレギュレー

タメーカーが指定する小出力容量の要件が満たされていることを前提とした、 PCB デカップリ

ングキャパシタの適個数を示しています。

これらの表に示した以外のデカップリング方法も可能ですが、その場合はこのデカップリングネッ

トワークと同等またはそれ以上の性能のデカップリングネットワークを使用してください。別の

ネットワークを使用する場合、周波数範囲 100kHz ～ 100MHz の推奨ネットワークのインピーダン

スと同等またはそれ以下にする必要があります。

デバイスの容量要件は CLB および I/O の使用状況によって異なるため、 PCB のデカップリングに

関するガイドラインはデバイスごとに提供されます。 VCCINT、 VCCAUX、 VCCAUX_IO、 VCCBRAMの各キャパシタはデバイスあたりの個数、 VCCO キャパシタは I/O バンクあたりの個数で指定され

ています。これらの推奨ネットワークを使用した場合、デバイスを完全に使用した場合の性能はど

のデバイスも等しくなります。

表 2-1、表 2-2 および表 2-3 には GTX または GTH トランシーバーの電源に必要なデカップリング

ネットワークは記載されていません。この情報については、『7 シリーズ FPGA GTX/GTH トラン

シーバーユーザーガイド』 (UG476) を参照してください。このユーザーガイドの補足となる、回

路図評価時に役立つ包括的なチェック項目については、『7 シリーズ回路図レビューに関する推奨事

項』 (XMP277) を参照してください。



https://secure.xilinx.com/webreg/clickthrough.do?cid=198776&license=RefDesLicense&filename=xmp277-7series-schematic-review-recommendations.zip&languageID=1



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第 2 章 : 電力分配システム

各デバイスの固定パッケージキャパシタ

7 シリーズデバイスの一部には、デバイスパッケージ内 (パッケージ基板上) に高周波セラミック

キャパシタが実装されているため、必要な PCB キャパシタの数は少なくなります。表 2-5 および

表 2-7 に、 Kintex-7 および Virtex-7 デバイスのパッケージキャパシタを示します。 Artix-7 デバイ

スにはパッケージキャパシタはありません。

必要な PCB キャパシタの数

表 2-1 に、 Artix-7 デバイスの各 VCC 電源レールあたりの PCB デカップリングキャパシタのガイ

ドラインを示します。

表 2-1 : 各デバイスに必要な PCB キャパシタの個数 : Artix-7 デバイス(1)(2)

パッケージデバイス

VCCINT VCCBRAM VCCAUXVCCO バンク 0

ほかのすべてのバンクの VCCO (バンクあたり )

680µF 330µF 100µF 47µF 4.7µF 0.47µF 100µF 47µF 4.7µF 0.47µF 47µF 4.7µF 0.47µF 47µF47µF または

100µF(3)4.7µF 0.47µF

CPG236 XC7A15TXA7A15T

0 0 1 0 2 2 0 1 0 1 1 1 2 1 1 2 4


0 0 1 0 2 3 0 1 0 1 1 1 2 1 1 2 4


0 1 0 0 3 5 1 0 0 1 1 1 2 1 1 2 4

FTG256 XC7A15T 0 0 1 0 2 2 0 1 0 1 1 2 3 1 1 2 4

FTG256 XC7A35T 0 0 1 0 2 3 0 1 0 1 1 2 3 1 1 2 4

FTG256 XC7A50T 0 1 0 0 3 5 1 0 0 1 1 2 3 1 1 2 4

FTG256 XC7A75T 0 1 0 0 4 6 1 0 0 2 1 2 3 1 1 2 4

FTG256 XC7A100T 0 1 0 0 6 8 1 0 0 2 1 2 3 1 1 2 4

CSG324 XC7A15TXA7A15T

0 0 1 0 2 2 0 1 0 1 1 2 4 1 1 2 4


0 0 1 0 2 3 0 1 0 1 1 2 4 1 1 2 4


0 1 0 0 3 5 1 0 0 1 1 2 4 1 1 2 4


0 1 0 0 4 6 1 0 0 2 1 2 4 1 1 2 4

CSG324 XC7A100TXQ7A100TXA7A100T

0 1 0 0 6 8 1 0 0 2 1 2 4 1 1 2 4


0 0 1 0 2 2 0 1 0 1 1 2 3 1 1 2 4


0 0 1 0 2 3 0 1 0 1 1 2 3 1 1 2 4

CSG325 XC7A50TXA7A50TXQ7A50T

0 1 0 0 3 5 1 0 0 1 1 2 3 1 1 2 4

FBG484RB484

XC7A200TXQ7A200T

1 0 0 0 12 14 1 0 0 3 1 3 5 1 1 2 4





表 2-2 に、 Kintex-7 デバイスの各 VCC 電源レールあたりの PCB デカップリングキャパシタのガ

イドラインを示します。

FGG484 XC7A15T 0 0 1 0 2 2 0 1 0 1 1 2 5 1 1 2 4

FGG484 XC7A35T 0 0 1 0 2 3 0 1 0 1 1 2 5 1 1 2 4

FGG484 XC7A50TXQ7A50T

0 1 0 0 3 5 1 0 0 1 1 2 5 1 1 2 4

FGG484 XC7A75TXA7A75T

0 1 0 0 4 6 1 0 0 2 1 3 5 1 1 2 4

FGG484 XC7A100TXA7A100TXQ7A100T

0 1 0 0 6 8 1 0 0 2 1 3 5 1 1 2 4

RS484SBG484

XC7A200TXQ7A200T

1 0 0 0 12 14 1 0 0 3 1 3 5 1 1 2 4

FBG676RB676

XC7A200TXQ7A200T

1 0 0 0 12 14 1 0 0 3 1 4 7 1 1 2 4

FGG676 XC7A75T 0 1 0 0 4 6 1 0 0 2 1 3 5 1 1 2 4

FGG676 XC7A100T 0 1 0 0 6 8 1 0 0 2 1 3 5 1 1 2 4

FFG1156 XC7A200T 1 0 0 0 12 14 1 0 0 3 1 5 9 1 1 2 4

注記 : 1. PCB キャパシタの仕様は表 2-4 に記載しています。

2. 総容量には、 MGT 電源の MGTAVCC および MGTAVTT を除く、すべての電源のキャパシタが含まれます。 MGT 電源については、『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482) を参照してください。この表の値はデバイスの I/O バンク数を考慮したものです。

3. 同じ電圧で給電する場合、大 4 つの VCCO バンクに対して 47µF (または 100µF) のキャパシタが 1 つ必要です。

4. 記載されているパッケージはすべて鉛フリーです。一部は鉛パッケージでも入手可能です。

5. デカップリングキャパシタがカバーする周波数の下限は約 100KHz です。

表 2-1 : 各デバイスに必要な PCB キャパシタの個数 : Artix-7 デバイス(1)(2) (続き)


VCCINT VCCBRAM VCCAUXVCCO バンク 0


680µF 330µF 100µF 47µF 4.7µF 0.47µF 100µF 47µF 4.7µF 0.47µF 47µF 4.7µF 0.47µF 47µF47µF または

100µF(3)4.7µF 0.47µF

表 2-2 : 各デバイスに必要な PCB キャパシタの個数 : Kintex-7 デバイス(1)(2)


VCCINT VCCBRAM VCCAUXグループあたりの

VCCAUX_IO(3)

VCCO バンク 0


680µF 330µF 4.7µF 660µF 330µF 100µF 4.7µF 47µF 4.7µF 100µF 47µF 4.7µF 47µF47µF または

100µF(4)

FBG484 XC7K70T 0 1 0 0 0 1 2 2 3 N/A N/A N/A 1 1

FBG484 XC7K160T 0 2 0 0 0 1 3 2 3 N/A N/A N/A 1 1

FBG676 XC7K70T 0 1 0 0 0 1 2 2 3 0 0 0 1 1

FBG676 XC7K160T 0 2 0 0 0 1 3 3 4 0 0 0 1 1

FBG676 XC7K325T 0 3 5 0 0 2 5 3 4 0 0 0 1 1

FBG676 XC7K410T 0 5 10 0 1 0 9 3 4 0 0 0 1 1

FBG900 XC7K325T 0 3 5 0 0 2 5 4 4 0 0 0 1 1

FBG900 XC7K410T 0 5 10 0 1 0 9 4 4 0 0 0 1 1

FFG676 XC7K160T 0 2 0 0 0 1 3 2 0 0 1 0 1 1





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表 2-3 に、Virtex-7 デバイスの各 VCC 電源レールあたりの PCB デカップリングキャパシタのガイ

ドラインを示します。

FFG676RF676

XC7K325TXQ7K325T

0 3 0 0 0 2 5 2 0 0 1 0 1 1

FFG676RF676

XC7K410TXQ7K410T

0 5 0 0 1 0 9 2 0 0 1 0 1 1

FFG900RF900

XC7K325TXQ7K325T

0 3 0 0 0 2 5 3 0 0 1 0 1 1

FFG900RF900

XC7K410TXQ7K410T

0 5 0 0 1 0 9 3 0 0 1 0 1 1

FFG901 XC7K355T 0 5 0 0 1 0 8 2 0 N/A N/A N/A 1 1

FFG901 XC7K420T 0 5 0 0 1 0 9 3 0 N/A N/A N/A 1 1

FFG901 XC7K480T 0 6 0 0 1 1 11 3 0 N/A N/A N/A 1 1

FFG1156 XC7K420T 0 5 0 0 1 0 9 3 0 N/A N/A N/A 1 1

FFG1156 XC7K480T 0 6 0 0 1 1 11 3 0 N/A N/A N/A 1 1


2. 総容量には、 MGT 電源の MGTAVCC、 MGTVCCAUX、 MGTAVTT を除く、すべての電源のキャパシタが含まれます。 MGT 電源については、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) を参照してください。この表の値はデバイスの I/O バンク数を考慮したものです。

3. 各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) に記載されている VCCAUX_IO レールの仕様を参照してください。各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。


5. 「グループあたりの VCCAUX_IO」に N/A が記載されているコンポーネントには HP I/O バンクまたは VCCAUX_IO ピンがありません。


表 2-2 : 各デバイスに必要な PCB キャパシタの個数 : Kintex-7 デバイス(1)(2) (続き)



VCCAUX_IO(3)

VCCO バンク 0



100µF(4)

表 2-3 : 各デバイスに必要な PCB キャパシタの個数 : Virtex-7 デバイス(1)(2)



VCCAUX_IO(3)

VCCO バンク 0



100µF(4)

FFG1157RF1157

XC7V585TXQ7V585T

3 0 0 0 1 0 9 1 0 1 0 0 1 1

FFG1157RF1157

XC7VX330TXQ7VX330T

2 0 0 0 1 0 9 1 0 1 0 0 1 1

FFG1157 XC7VX415T 3 0 0 0 1 0 10 1 0 1 0 0 1 1

FFG1157 XC7VX485T 4 0 0 1 0 0 12 1 0 1 0 0 1 1

FFG1157RF1157

XC7VX690TXQ7VX690T

5 0 0 1 0 0 17 1 0 1 0 0 1 1

FFG1158 XC7VX415T 3 0 0 0 1 0 10 1 0 1 0 0 1 1

FFG1158 XC7VX485T 4 0 0 1 0 0 12 1 0 1 0 0 1 1

FFG1158 XC7VX550T 4 0 0 1 0 0 13 1 0 1 0 0 1 1








FFG1158 XC7VX690T 5 0 0 1 0 0 17 1 0 1 0 0 1 1

FFG1761RF1761

XC7V585TXQ7V585T

3 0 0 0 1 0 9 1 0 1 0 0 1 1

FFG1761RF1761

XC7VX330TXQ7VX330T

2 0 0 0 1 0 9 1 0 1 0 0 1 1

FFG1761RF1761

XC7VX485TXQ7VX485T

4 0 0 1 0 0 12 1 0 1 0 0 1 1

FFG1761RF1761

XC7VX690TXQ7VX690T

5 0 0 1 0 0 17 1 0 1 0 0 1 1

FHG1761 XC7V2000T 8 0 28 1 0 0 15 1 0 1 0 0 1 1

FLG1925 XC7V2000T 8 0 28 1 0 0 15 1 0 1 0 0 1 1

FFG1926 XC7VX690T 5 0 0 1 0 0 17 1 0 1 0 0 1 1

FFG1926 XC7VX980T 6 0 0 1 1 0 17 1 0 1 0 0 1 1

FLG1926 XC7VX1140T 6 0 0 1 0 0 21 1 0 1 0 0 1 1

FFG1927 XC7VX415T 3 0 0 0 1 0 10 1 0 1 0 0 1 1

FFG1927 XC7VX485T 4 0 0 1 0 0 12 1 0 1 0 0 1 1

FFG1927 XC7VX550T 4 0 0 1 0 0 13 1 0 1 0 0 1 1

FFG1927 XC7VX690T 5 0 0 1 0 0 17 1 0 1 0 0 1 1

FFG1928 XC7VX980T 6 0 0 1 1 0 20 1 0 1 0 0 1 1

FLG1928 XC7VX1140T 6 0 0 1 0 0 21 1 0 1 0 0 1 1

FFG1930RF1930

XC7VX485TXQ7VX485T

4 0 0 1 0 0 12 1 0 1 0 0 1 1

FFG1930RF1930

XC7VX690TXQ7VX690T

5 0 0 1 0 0 17 1 0 1 0 0 1 1

FFG1930RF1930

XC7VX980TXQ7VX980T

6 0 0 1 1 0 20 1 0 1 0 0 1 1

FLG1930 XC7VX1140T 6 0 0 1 0 0 21 1 0 1 0 0 1 1

HCG1155FLG1155

XC7VH580T 3 0 0 1 0 0 11 1 0 1 0 0 1 1

HCG1931FLG1931

XC7VH580T 3 0 0 1 0 0 11 1 0 1 0 0 1 1

HCG1932FLG1932

XC7VH870T 5 0 0 1 1 0 16 1 0 1 0 0 1 1


2. 総容量には、 MGT 電源の MGTAVCC、 MGTVCCAUX、 MGTAVTT を除く、すべての電源のキャパシタが含まれます。 MGT 電源については、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) を参照してください。この表の値はデバイスの I/O バンク数を考慮したものです。

3. 各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) に記載されている VCCAUX_IO レールの仕様を参照してください。各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。



表 2-3 : 各デバイスに必要な PCB キャパシタの個数 : Virtex-7 デバイス(1)(2) (続き)



VCCAUX_IO(3)

VCCO バンク 0



100µF(4)







UG483 (v1.10) 2014 年 11 月 12 日


キャパシタの仕様

ここでは、表 2-1、表 2-2、表 2-3 に示したキャパシタの電気的特性について説明します。まず、こ

れらのキャパシタ仕様を表 2-4 に示し、別のキャパシタで代用する際のガイドラインについても説

明します。各キャパシタの欄に記載した ESR (等価直列抵抗) の範囲は変更可能です。ただしその

場合、終的な電力分配システムのインピーダンスを解析して共振インピーダンスのスパイクが発

生しないよう注意する必要があります。

表 2-5 に、 Kintex-7 デバイスのパッケージにあるキャパシタを示します。

表 2-4 : PCB キャパシタの仕様

理想値値範囲(1) ボディ

サイズ(2) コアの種類ESL最大値

ESR の範囲(3) 定格

電圧(4) 推奨製品番号

680µF C > 680µF2917/D/

7343 2 端子タンタル 2.0nH 5mΩ < ESR < 40mΩ 2.5V T530X687M006ATE018

330µF C > 330µF2917/D/

7343 2 端子タンタル 1nH 5mΩ < ESR < 40mΩ 2.5V T520V337M2R5ATE025

330µF C > 330µF2917/D/

73432 端子酸化

ニオブ1nH 5mΩ < ESR < 100mΩ 2.5V NOSD337M002#0035

100µF C > 100µF 12102 端子タンタルセラミック X7R または X5R

1nH 1mΩ < ESR < 40mΩ 2.5V GRM32ER60J107ME20L

47µF C > 47µF 1210 2 端子セラミック X7R または X5R

1nH 1mΩ < ESR < 40mΩ 6.3V GRM32ER70J476ME20L

4.7µF C > 4.7µF 0805 2 端子セラミック X7R または X5R

0.5nH 1mΩ < ESR < 20mΩ 6.3V GRM21BR71A475KA73

0.47µF C > 0.47µF 0603 2 端子セラミック X7R または X5R

0.5nH 1mΩ < ESR < 20mΩ 6.3V GRM188R70J474KA01

注記 :

1. これらの値は仕様以上になる場合があります。

2. ボディサイズは仕様以下になる場合があります。

3. ESR は必ず仕様範囲内にしてください。

4. 定格電圧は仕様以上になる場合があります。

表 2-5 : 各デバイスのパッケージキャパシタの個数 : Kintex-7 デバイス(1)

パッケージデバイスVCCINT VCCAUX

グループあたりの VCCAUX_IO

(2)バンクあたりの

VCCO(3)

2.2μF 2.2μF 1.0μF 0.47μF

FBG484 XC7K70T 2 1 N/A 1

FBG484 XC7K160T 2 1 N/A 1

FBG676 XC7K70T 2 1 N/A 1

FBG676 XC7K160T 2 1 N/A 1

FBG676 XC7K325T 2 1 1 1





表 2-6 には、表 2-5 に記載されている Kintex-7 デバイスのキャパシタの仕様を示します。

FBG676 XC7K410T 2 1 1 1

FBG900 XC7K325T 2 1 1 1

FBG900 XC7K410T 2 1 1 1

FFG676 XC7K160T 4 2 1 1

FFG676

RF676

XC7K325T

XQ7K325T4 2 1 1

FFG676

RF676

XC7K410T

XQ7K410T4 2 1 1

FFG900

RF900

XC7K325T

XQ7K325T4 2 1 1

FFG900

RF900

XC7K410T

XQ7K410T4 2 1 1

FFG901 XC7K355T 4 2 N/A 1

FFG901 XC7K420T 4 2 N/A 1

FFG901 XC7K480T 4 2 N/A 1

FFG1156 XC7K420T 4 2 N/A 1

FFG1156 XC7K480T 4 2 N/A 1

注記 : 1. 総容量には、 MGT 電源の MGTAVCC、 MGTVCCAUX、 MGTAVTT を除く、すべての電源のキャパシタが含まれます。 MGT 電源については、『7 シリー

ズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) を参照してください。この表の値はデバイスの I/O バンク数を考慮したものです。

2. VCCAUX_IO レールの仕様は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してください。各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。

3. VCCO バンク 0 にはパッケージキャパシタはありません。

4. 「グループあたりの VCCAUX_IO」に N/A が記載されているコンポーネントには HP I/O バンクまたは VCCAUX_IO ピンがありません。

表 2-5 : 各デバイスのパッケージキャパシタの個数 : Kintex-7 デバイス(1) (続き)


グループあたりの VCCAUX_IO

(2)バンクあたりの

VCCO(3)

2.2μF 2.2μF 1.0μF 0.47μF

表 2-6 : Kintex-7 デバイスのキャパシタの仕様

値 (μF) ESL (pH) ESR (mΩ)

0.47 90 10

1.00 120 1000

2.20 60 16







UG483 (v1.10) 2014 年 11 月 12 日


表 2-7 に、 Virtex-7 デバイスのパッケージにあるキャパシタを示します。

表 2-7 : 各デバイスのパッケージキャパシタの個数 : Virtex-7 デバイス(1)


グループあたりの VCCAUX_IO (2)

バンクあたりの VCCO (3)

4.7μF 4.7μF 1.0μF 0.47μF

FFG1157

RF1157

XC7V585T

XQ7V585T4 2 1 1

FFG1157

RF1157

XC7VX330T

XQ7VX330T4 2 1 1

FFG1157 XC7VX415T 4 2 1 1

FFG1157 XC7VX485T 4 2 1 1

FFG1157

RF1157

XC7VX690T

XQ7VX690T4 2 1 1

FFG1158 XC7VX415T 4 2 1 1

FFG1158 XC7VX485T 4 2 1 1

FFG1158 XC7VX550T 4 2 1 1

FFG1158 XC7VX690T 4 2 1 1

FFG1761

RF1761

XC7V585T

XQ7V585T4 2 1 1

FFG1761

RF1761

XC7VX330T

XQ7VX330T4 2 1 1

FFG1761

RF1761

XC7VX485T

XQ7VX485T4 2 1 1

FFG1761

RF1761

XC7VX690T

XQ7VX690T4 2 1 1

FHG1761 XC7V2000T 6 2 1 1

FLG1925 XC7V2000T 6 2 1 1

FFG1926 XC7VX690T 4 2 1 1

FFG1926 XC7VX980T 4 2 1 1

FLG1926 XC7VX1140T 6 2 1 1

FFG1927 XC7VX415T 4 2 1 1

FFG1927 XC7VX485T 4 2 1 1

FFG1927 XC7VX550T 4 2 1 1

FFG1927 XC7VX690T 4 2 1 1

FFG1928 XC7VX980T 4 2 1 1

FLG1928 XC7VX1140T 6 2 1 1





表 2-8 には、表 2-7 に記載されている Virtex-7 デバイスのキャパシタの仕様を示します。

PCB バルクキャパシタ

バルクキャパシタ (D、 1210) の目的は、電圧レギュレータの動作周波数の上限からオンパッケー

ジのセラミックキャパシタの動作周波数の下限までの低周波領域をカバーすることです。表 2-1、表 2-2 および表 2-3 に示したように、すべての FPGA 電源にバルクキャパシタが必要です。

表 2-4 で指定されているタンタルまたは酸化ニオブキャパシタは、安価で低 ESR であることから

選択されました。これらは RoHS 指令にも準拠しています。その他のメーカーのタンタル、酸化ニ

オブ、またはセラミックキャパシタを使用する場合は、それらが表 2-4 の仕様を満たし、シミュ

レーション、寄生素子の影響を含む S パラメーターの抽出、またはベンチテストによって適切に検

証される必要があります。

注記 : タンタルキャパシタをセラミックキャパシタに置き換えると、AC 負荷のもとで有効な容量

値を約 50% 小さくすることができます。

FFG1930

RF1930

XC7VX485T

XQ7VX485T4 2 1 1

FFG1930

RF1930

XC7VX690T

XQ7VX690T4 2 1 1

FFG1930

RF1930

XC7VX980T

XQ7VX980T4 2 1 1

FLG1930 XC7VX1140T 6 2 1 1

HCG1155

FLG1155XC7VH580T 4 2 1 1

HCG1931

FLG1931XC7VH580T 6 2 1 1

HCG1932

FLG1932XC7VH870T 6 2 1 1

注記 : 1. 総容量には、 MGT 電源の MGTAVCC、 MGTVCCAUX、 MGTAVTT を除く、すべての電源のキャパシタが含まれます。 MGT 電源については、『7 シリー

ズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) を参照してください。この表の値はデバイスの I/O バンク数を考慮したものです。

2. VCCAUX_IO レールの仕様は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してください。各 VCCAUX_IO グループにまとめられている I/O バンクについては、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。

3. VCCO バンク 0 にはパッケージキャパシタはありません。

表 2-7 : 各デバイスのパッケージキャパシタの個数 : Virtex-7 デバイス(1) (続き)


グループあたりの VCCAUX_IO (2)

バンクあたりの VCCO (3)

4.7μF 4.7μF 1.0μF 0.47μF

表 2-8 : Virtex-7 デバイスのキャパシタの仕様

値 (μF) ESL (pH) ESR (mΩ)

0.47 110 10

1.00 137 1000

4.7 70 5







UG483 (v1.10) 2014 年 11 月 12 日


PCB 高周波キャパシタ

表 2-4 に、 0805 パッケージの 4.7μF キャパシタに対する要件を示します。いくつかの特性について

は代替品を使用できますが、代替不可の特性もあります。詳細は表 2-4 の注記を参照してください。

バルクキャパシタをまとめる場合の条件

複数の I/O バンクに 1.8V など共通の電圧から電源を供給することがありますが、推奨ガイドライ

ンではこのような場合に複数のバルクキャパシタを必要とします。大規模な 7 シリーズ FPGA の VCCINT、 VCCAUX、 VCCAUX_IO、 VCCBRAM についても同様です。このような複数のキャパシタを

値の大きい少数のキャパシタにまとめることができますが、その場合、代用するキャパシタの電気

的特性 (ESR と ESL) が推奨キャパシタを並列に接続した場合の電気的特性と同じでなければなり

ません。

通常、 VCCO、 VCCINT、 VCCAUX、 VCCAUX_IO、 VCCBRAM のキャパシタをまとめる場合、 ESL と ESR の値が十分に小さい大型のタンタルキャパシタは容易に入手できます。

PCB キャパシタの配置と実装方法

PCB バルクキャパシタ

バルクキャパシタ (D、 1210) はサイズが大きく FPGA の近くに配置しにくいことがあります。し

かし、バルクキャパシタがカバーする低周波のエネルギーはキャパシタの位置による影響を受けに

くいため、このことは大きな問題にはなりません。バルクキャパシタは PCB の任意の位置に配置

できますが、可能な限り FPGA の近くに配置してください。キャパシタを実装する際は、通常の

PCB レイアウトガイドラインに従い、複数のビアを使用してできる限り広く短い形状で電源プ

レーンに接続します。

0805 および 0603 セラミックキャパシタ

0805 および 0603 キャパシタは中間の周波数領域をカバーします。これらのキャパシタは、配置す

る場所によって性能が変化します。可能な限り FPGA の近くに配置してください。デバイスの負荷

ポイントから 2 インチ以内に配置してください。キャパシタの実装 (はんだランド、トレース、ビ

ア) はインダクタンスが小さくなるように適化する必要があります。ビアとパッドは直接接する

ように配置します。図 2-1 の (B) に示すようにビアはパッドの両端にも配置できますが、図 2-1 の(C) に示すようにパッドの側面に配置した方がよい結果が得られます。ビアをパッドの側面に配置

するとビア相互の誘導性結合が大きくなり、実装による全体的な寄生インダクタンスが低減します。

図 2-1 の (D) に示すようにパッドの両側面にビアを配置するダブルビアにすると寄生インダクタン

スをさらに抑えることができますが、リターン電流が小さくなります。




PDS の基本的な考え方


ここでは、 PDS の目的および各部品の特性について説明します。キャパシタの配置と実装、 PCB形状、 PCB の推奨スタックアップなどの要点についても説明します。

ノイズの上限

システム内のデバイスには電源システムによって消費される電流量の要件があるのと同様に、ク

リーンな電源に関する要件もあります。この要件では、電源に含まれるノイズの大値を規定して

います。ほとんどのデジタルデバイスと同様、 7 シリーズ FPGA でも VCC 電源の変動はデバイス

データシートに規定されている仕様以内でなければなりません。

デジタルデバイスが消費する電力は時間によって変動しますが、この変動はあらゆる周波数帯で発

生するため、広帯域の PDS によって電圧の安定性を維持することが必要になります。

• 消費電力変動の低周波成分は、主にデバイスまたはデバイスの大部分が有効または無効になる

ことによって生じます。この大きさは短いもので数ミリ秒、長いもので数日の幅があります。

• 消費電力変動の高周波成分は、デバイス内部の個々のスイッチングイベントによって発生しま

す。これは、クロック周波数およびその初の数次高調波 ( 大約 5GHz) で発生します。

デバイスの VCC の電圧レベルは一定であるため、必要な電力量の変化は必要な電流量の変化とし

て現れます。PDS では、電源電圧の変化が小限になるように電流変動を調整する必要があります。

実際にデバイスが要求する電流量が変化した場合、 PDS はその変動に即座には反応できません。こ

のため、 PDS が反応するまでの短時間に、デバイス側での電圧が変化します。 PDS が反応するま

でに時差が発生する主な要因は 2 つあり、PDS の 2 つの主要部品である電圧レギュレータとデカッ

プリングキャパシタがこれらに該当します。

X-Ref Target - Figure 2-1

図 2-1 : キャパシタのランドと実装の形状例

Land PatternEnd Vias

Long Traces

(A)

UG483_c2_01_011314

(B)

Land PatternEnd Vias

Not Recommended.Connecting Trace is Too Long

(C)

Land PatternSide Vias

(D)

Land PatternDouble Side Vias




UG483 (v1.10) 2014 年 11 月 12 日


PDS を構成する中心的な部品となるのが電圧レギュレータです。電圧レギュレータは出力電圧を監

視し、供給電流量を調整することによって出力電圧を一定に保ちます。一般的な電圧レギュレータ

は、この調整をミリ秒からマイクロ秒単位で行います。電圧レギュレータは、種類にもよりますが

DC から数百 kHz まですべての周波数のイベントに対して出力電圧を一定に維持する効果があり

ます (数 MHz まで整流効果のあるレギュレータもある)。この範囲を超える周波数で発生する過渡

状態では、新たに必要となった電流レベルに対する応答に遅延が生じます。

たとえば、デバイスが要求する電流レベルが数百ピコ秒の間に増加した場合、電圧レギュレータに

よって必要なレベルの電流が供給されるまで、デバイスの電圧が低下します。この遅延は数マイク

ロ秒から数ミリ秒に及ぶことがあります。そこで、この遅延の間、電圧の降下を防ぐためにレギュ

レータの役割を果たす部品が別途必要になります。

PDS を構成するもう 1 つの主要な部品となるのが、デカップリングキャパシタ (バイパスキャパ

シタ) です。デカップリングキャパシタはデバイスの近くでエネルギーを局所的に蓄える役割を果

たします。ただしキャパシタが蓄えるエネルギーは少量なので、 DC 電力は供給できません (DC 電力は電圧レギュレータから供給される)。局所的にエネルギーを貯蔵することによって、電流要求レ

ベルの変化にすばやく反応します。キャパシタが電源電圧を維持できるのは、数百 kHz ～数百 MHz( ミリ秒からナノ秒) の範囲です。この範囲外では個別デカップリングキャパシタは有効ではありま

せん。

たとえば、デバイスが要求する電流レベルが数ピコ秒の間に増加した場合、デカップリングキャパ

シタが必要な電流をデバイスに供給できるまで、デバイスの電圧が低下します。デバイス内の電流

に対する要求が変化し、その状態が数ミリ秒続く場合は、バイパスキャパシタと同時に機能してい

る電圧レギュレータの出力が変化し、新しい電流を供給します。

図 2-2 に、 PDS の主な構成要素である電圧レギュレータ、デカップリングキャパシタ、電力の供

給を受けるアクティブなデバイス (FPGA) を示します。


図 2-2 : PDS 回路の簡略図

+

FPGA

LREGULATOR LDECOUPLING

CDECOUPLING

Voltage Regulator

V

UG483_c2_01_031711





図 2-3 に、さらに単純化した PDS 回路を示します。この図には、周波数に依存する抵抗に分解し

たすべての無効成分を示しています。

インダクタンスの役割

キャパシタや PCB の電流パスには、電流の流れを妨げるインダクタンスという特性があります。過

渡電流や、有効範囲より高い周波数で発生した変化にキャパシタが瞬時に反応できないのは、この

インダクタンスが原因です。

インダクタンスは電荷の運動量と考えることができます。電荷が導体を移動すると、電流が流れま

す。電流レベルが変化すると、電荷の移動速度が変化します。この電荷には運動量 (蓄えられた磁

界エネルギー ) があるため、電荷の速度が変化するには時間とエネルギーが必要です。インダクタ

ンスが大きいほど電荷変化に対する抵抗が大きくなり、電流レベルの変化に時間が必要となります。

そして、電流レベルが変化する際に、インダクタンスの両端に電圧が発生します。

PDS は、レギュレータと数段のデカップリングキャパシタで構成され、デバイスの要求電流レベ

ルの変化に可能な限りすばやく反応することで電圧を仕様範囲内に維持します。要求されるレベル

の電流を供給できないと、デバイスの電源の両端にかかる電圧が変化します。これがノイズとして

観察されます。キャパシタの電流パスに大きなインダクタンスがあるとデカップリングキャパシタ

は要求される電流レベルの変化にすばやく反応できなくなるため、小限に抑える必要があります。

図 2-2 に示したように、インダクタンスは FPGA デバイスとキャパシタの間、そしてキャパシタと

電圧レギュレータの間に発生します。これらのインダクタンスは、キャパシタ内およびすべての

PCB 電流パスに対して寄生インダクタンスとして発生するため、各インダクタンスを小にするこ

とが重要です。

キャパシタの寄生インダクタンス

通常、キャパシタでも重要な特性と考えられるのが容量です。電源システムアプリケーションで

は、寄生インダクタンス (ESL) もそれに劣らず重要な特性とされます。寄生インダクタンスの量は、

キャパシタのパッケージ寸法 (ボディサイズ) によって決定します。一般に、物理的なサイズが小

さいキャパシタほど寄生インダクタンスの値が小さくなります。

デカップリングキャパシタは、次の基準で選択します。

• 容量が決まっている場合は、パッケージサイズが小のものを選択する

または

• パッケージサイズが決まっている場合は (すなわちインダクタンスが同じ )、容量が大のもの

を選択する


図 2-3 : さらに簡略化した PDS 回路図

ltransient

FPGA

UG483_c2_03_032811

ZP(f) VRIPPLE

+

-+

V




UG483 (v1.10) 2014 年 11 月 12 日


キャパシタの中でも小型なのはチップ型の表面実装キャパシタです。個別デカップリングキャパ

シタを使用する場合はこのタイプのものを選択するようにしてください。

• 0.01µF のきわめて容量の小さいものを含め、 100µF 以下の容量には、一般にセラミック X7Rまたは X5R タイプのキャパシタを使用します。これらのキャパシタは寄生インダクタンスと

ESR が小さく、温度特性も条件を満たします。

• 47µF ～ 1000µF の大きな容量では、タンタルキャパシタを使用するのが一般的です。これら

のキャパシタは寄生インダクタンスが小さく、 ESR は中程度です。このため Q ファクターが

小さく、きわめて広範囲の周波数で効果があります。

タンタルキャパシタが入手できない、あるいは何らかの理由で使用できない場合は、低 ESR、低

インダクタンスの電解キャパシタを使用できますが、 ESR と ESL がタンタルキャパシタと同等で

なければなりません。特性が同じなら、その他の新技術によるキャパシタ (Os-Con、 POSCAP、ポ

リマー電解 SMT など) も利用できます。

どのような種類のキャパシタも、実際には容量以外にインダクタンスと抵抗という特性があります。

図 2-4 に、実際のキャパシタの寄生モデルを示します。実際のキャパシタは、抵抗 (R)、インダク

タ (L)、キャパシタ (C) を直列に接続した RLC 回路として扱う必要があります。

図 2-5 は、実際のキャパシタのインピーダンス特性を示したものです。グラフには、キャパシタの

容量と寄生インダクタンス (ESL) を表す線も示しています。これら 2 つの線を組み合わせると、

RLC 回路の全インピーダンス特性が得られ、その先端の鋭さはキャパシタの ESR によって決定し

ます。


図 2-4 : 理想ではなく実際のキャパシタの寄生モデル


図 2-5 : 全インピーダンス特性に対する寄生成分の影響

C

ESL

ESR

UG483_c2_04_032811

Frequency

Impe

danc

e

CapacitiveContribution (C)

InductiveContribution (ESL)

Total Impedance Characteristic

UG483_c2_05_032811





容量が大きくなると容量を表す線は左下方向へ移動します。一方、寄生インダクタンスが小さくな

ると、インダクタンスを表す線は右下方向へ移動します。パッケージが同じならキャパシタの寄生

インダクタンスは一定であるため、インダクタンスを表す線は固定されます。

したがって、同一パッケージで異なるキャパシタを選択する場合、容量を表す線は図 2-6 に示した

ように固定されたインダクタンスの線に沿って上下に移動します。

低周波帯域におけるキャパシタのインピーダンスを小さくするには、キャパシタを大きくします。

高周波帯域のインピーダンスを小さくするには、キャパシタのインダクタンスを小さくします。同

じパッケージで容量の大きなものを指定可能な場合がありますが、あるパッケージでキャパシタの

インダクタンスを小さくするには、キャパシタを追加して並列に接続する必要があります。キャパ

シタを並列に接続するとその分寄生インダクタンスが分割され、同時に容量も増加します。こうす

ると、高周波帯域と低周波帯域のインピーダンスを同時に小さくできます。

PCB 電流パスのインダクタンス

PCB の電流パスにおける寄生インダクタンスの原因には、次の 3 つがあります。

• キャパシタの実装

• PCB の電源プレーンとグランドプレーン

• FPGA の実装

キャパシタの実装によるインダクタンス

キャパシタの実装とは、 PCB 上でのキャパシタのはんだランド、ランドとビアの間のトレース (ないこともある)、ビアをいいます。

形状にもよりますが、 2 端子キャパシタの場合、ビア、トレース、キャパシタ実装パッドによって 300pH ～ 4nH のインダクタンスが生じます。

電流パスのインダクタンスは電流が流れるループの面積に比例するため、この面積を小にするこ

とが重要です。図 2-7 に示すように、ループは一方の電源プレーンからビア、接続トレース、ラン

ドを通ってキャパシタへ至り、そこからもう一方のランド、接続トレース、ビアを通ってもう一方

のプレーンに至るまでのパスで形成されます。


図 2-6 : 実効周波数の例

Inductance (Z)

FrequencyUG483_c2_06_042313

F2

0402

0402

0.47 μF

4.7 μFInductivePortion

Z Value at F2 is Equal




UG483 (v1.10) 2014 年 11 月 12 日


接続トレースの長さは実装による寄生インダクタンスに特に大きな影響を与えるため、使用する場

合はできる限り広く短くします。可能な限り接続のためのトレースは避け、ビアとランドを直接接

するように配置してください。キャパシタのランド側面にビアを配置するか、ビア数を倍にすると、

実装による寄生インダクタンスをさらに抑えることができます。

PCB 製造工程によっては、寄生インダクタンスを抑える形状としてパッド内にビアを配置できる場

合があります。 1 つのランドに複数のビアを使用する方法は、キャパシタ本体の端ではなく側面に

太い端子を配置した逆アスペクト比のキャパシタなど、超低インダクタンスのキャパシタで特に重

要になります。

複数のキャパシタで 1 つビアを共用し、狭い面積に多くの部品を実装しようとする PCB レイアウト

をよく見かけますが、こうした手法はいかなる場合においても使用しないでください。既にキャパ

シタが接続されているビアに別のキャパシタを接続しても、PDS の特性はほとんど改善されません。

キャパシタの総数を減らし、ランドとビアの数を 1:1 の比で使用する方がよい特性が得られます。

一般に、キャパシタの実装 (ランド、トレース、ビア) によるインダクタンスは、キャパシタ自体の

寄生自己インダクタンスと同じかそれ以上になります。

プレーンのインダクタンス

PCB の電源プレーンとグランドプレーンからもインダクタンスが発生します。この大きさは、プ

レーンの形状によって決定します。

電源およびグランドプレーンでは、電流はある 1 点から別の 1 点へと流れる際に広がりながら進み

ます (これは表皮効果と似た特性によるもの)。このため、プレーンのインダクタンスは拡散インダ

クタンス (単位は H/square) で表されます。このインダクタンスの大きさはプレーンのサイズでは

なく形状によって決定するため、面積は重要ではありません。


図 2-7 : キャパシタを実装した PCB の断面図 (例)

Solderable End Terminal

0402 Capacitor Body Surface Trace

Capacitor Solder Land

Via

PCB

GND

VCC

Power andGround Planes

Mounted Capacitor Current LoopUG483_c2_07_032811





拡散インダクタンスは通常のインダクタンスと同じように作用し、電源プレーン (導体) の電流量の

変化に抵抗を与えます。インダクタンスがあるとデバイスの過渡電流に対するキャパシタの反応が

遅くなるため、この値を可能な限り小さくする必要があります。プレーンの X-Y 方向の形状は設

計者では調整できないため、拡散インダクタンス値を調整します。この値は、電源プレーンとグラ

ンドプレーンを絶縁している誘電体の厚さによって決定します。

高周波の電力分配システムの場合、電源プレーンとグランドプレーンはペアとして作用し、それぞ

れのインダクタンスが一体化して存在します。このペアの拡散インダクタンスは、電源プレーンと

グランドプレーンの間隔によって決定します。間隔が近い (誘電体の厚さが薄い) ほど拡散インダ

クタンスは小さくなります。表 2-9 に、厚さの異なる FR4 誘電体の拡散インダクタンスの概算値を

示します。

VCC プレーンと GND プレーンの間隔が近いほど拡散インダクタンスの値は小さくなるため、PCBスタックアップでは、可能な限り VCC プレーンと GND プレーンを隣接させてください。 VCC プレーンと GND プレーンを隣接させた構造をサンドイッチと呼ぶことがあります。従来の技術 ( リー

ドフレーム、ワイヤボンドパッケージ) では VCC と GND のサンドイッチ構造は必ずしも必要あ

りませんでしたが、高速、高密度のデバイスで要求される速度と電力に対応するために近では必

要となるケースが増えています。

7 シリーズ FPGA は、パッケージ基板上にデカップリングキャパシタが実装されているため、PCB上のデカップリングキャパシタに要求される高速過渡電流量を緩和できます。つまり、誘電体層厚

を 50μ (2mil) 未満にしてもほとんどメリットはありません。 7 シリーズ FPGA の場合、 VCC 層と

GND 層の間の誘電体層厚は 50µ または 75µ で十分です。

電源プレーンとグランドプレーンをサンドイッチ構造にすると、電流パスのインダクタンスが小さ

くなるだけでなく、高周波のデカップリング容量が大きくなります。これは、プレーンの面積が大

きくなり、電源プレーンとグランドプレーンの間隔が狭くなるためです。表 2-9 には、平方インチ

あたりの容量の値も示してあります。また、 7 シリーズ FPGA にはパッケージ基板上にデカップリ

ングキャパシタが実装されているため、このように PCB の電源プレーンとグランドプレーンをペ

アにしてもそれほど大きな容量は発生しません。

FPGA の実装によるインダクタンス

FPGA の電源ピン (VCC と GND) を接続する PCB のはんだランドとビアも、全体的な電源回路に

おける寄生インダクタンスの要因となります。従来の PCB 技術では、はんだランドの形状とドッ

グボーン形状はほぼ固定されており、これらの寄生インダクタンスはほとんど変化しません。ビア

の寄生インダクタンスは、ビアの長さと反対方向の電流パス同士の間隔によって決定します。

ここでのビアの長さとは、 FPGA のはんだランドから VCC または GND プレーンまで過渡電流を

伝達するビアの長さをいいます。ビアのその他の部分 (電源プレーンから PCB 裏面まで) はビアの

寄生インダクタンスには影響しません (はんだランドから電源プレーンまでのビアの長さが短いほ

ど寄生インダクタンスは小さくなる)。FPGA の実装によるビアの寄生インダクタンスを小さくする

には、 VCC プレーンと GND プレーンをできる限り FPGA に近接 (PCB スタックアップの表面に

近づける) させます。

表 2-9 : 厚さの異なる FR4 誘電体の電源プレーンとグランドプレーンの間の容量および

拡散インダクタンス

誘電体の厚さインダクタンス容量

(ミクロン) (mil) (pH/square) (pF/in2) (pF/cm2)

102 4 130 225 35

51 2 65 450 70

25 1 32 900 140




UG483 (v1.10) 2014 年 11 月 12 日


反対方向の電流パス同士の間隔は、デバイスのピン配置によって決定します。 VCC と GND ビアの

ペアに流れる電流など、反対方向の電流には常にインダクタンスが発生します。 2 つの反対方向の

パス同士の誘導性結合が大きいほど、ループの総インダクタンスは小さくなります。したがって、

可能な限り VCC と GND のビアを近くに配置します。

FPGA 直下のビア領域には多くの VCC および GND ビアがあり、総インダクタンスはビア同士の

間隔によって決定します。

• コア VCC 電源 (VCCINT および VCCAUX) の場合、 VCC ピンと GND ピンが反対方向の電流と

なる

• I/O の VCC 電源 (VCCO) の場合、任意の I/O とそのリターン電流のパス (VCCO または GND ピン) が反対方向の電流となる

寄生インダクタンスを小さくするには、次の方法があります。

• VCCINT や VCCAUX などのコア VCC ピンがチェッカーボードパターンになるように配置する

• VCCO ピンと GND ピンを I/O ピンの間に分散して配置する

7 シリーズ FPGA では、どの I/O ピンもリターン電流ピンの近くに配置されています。

PCB ビアの配置は FPGA のピン配置によって決定されます。 PCB 設計者は反対方向の電流パスの

間隔を決定できませんが、キャパシタの実装によるインダクタンスと FPGA の実装によるインダク

タンスのトレードオフによって調整できます。

• どちらの実装によるインダクタンスも、電源プレーンを PCB スタックアップの上半分に配置

し、キャパシタを PCB 表面に配置してキャパシタのビア長を短くすることで小さくできます。

• 電源プレーンを PCB スタックアップの下半分に配置する場合は、 PCB の裏面にキャパシタを

配置する必要があります。この場合、 FPGA 実装用のビアが長くなるので、キャパシタを PCB表面に配置してキャパシタ実装用ビアも長くするのは得策ではありません。PCB 裏面と電源プ

レーンの距離が短いため、キャパシタは裏面に実装するようにします。

PCB スタックアップと基板層の順序

VCC と GND プレーンを PCB スタックアップのどこに配置するか (基板層の順序) によって電流パ

スの寄生インダクタンスは大きく変化します。このため、基板層の順序はデザインの初期段階で十

分に検討しておく必要があります。

• 優先度の高い電源は FPGA の近く (PCB スタックの上) に配置する

• 優先度の低い電源は FPGA から遠く (PCB スタックの下) に配置する

電源の過渡電流が大きい場合は、VCC プレーンを PCB スタックアップの表面 (FPGA 側) 近くに配

置します。これにより、電流が VCC および GND プレーンに到達するまでに流れる VCC ビアと

GND ビアの長さ (垂直方向の距離) を短くできます。拡散インダクタンスを小さくするには、 PCBスタックアップ内のすべての VCC プレーンの隣に GND プレーンを配置します。高周波電流は表皮

効果によって密に結合し、VCC プレーンに隣接する GND プレーンには、VCC プレーンと対になる

電流の大半が流れるようになります。このため、隣接する VCC プレーンと GND プレーンはペアと

して扱われます。

一般に、PCB スタックは誘電体の厚さとエッチング後の銅箔エリアを中心として対称でなければな

らないという製造上の制約があるため、 VCC プレーンと GND プレーンのペアをすべて PCB スタックアップの上半分に配置できない場合があります。そこで、PCB 設計者は VCC と GND プレー

ンのペアの優先度を決定する必要があります。過渡電流の大きなペアの優先度を高くしてスタック

アップのできる限り上に配置し、過渡電流の小さなペア (またはノイズ耐性の高いペア) の優先度を

低くしてスタックアップの下半分に配置します。





キャパシタの有効周波数帯域

すべてのキャパシタで、デカップリングキャパシタとして有効周波数帯域は限られています。この

周波数帯の中心周波数をキャパシタの自己共振周波数 (FRSELF) といいます。有効な周波数帯域は

キャパシタごとに異なります。キャパシタの ESR によってキャパシタの Q ファクターが決定し、

Q ファクターによって有効な周波数帯域が決定します。

• 一般に、タンタルキャパシタは有効周波数帯域が非常に広い

• セラミックチップキャパシタは ESR が小さく、有効周波数帯域が非常に狭い傾向がある

理想的なキャパシタは容量成分のみで構成されますが、現実のキャパシタはこのように ESL (寄生

インダクタンス) や ESR (寄生抵抗) の成分も含みます。これらの寄生成分が直列に作用して RLC回路が形成されます (図 2-4)。 RLC 回路の共振周波数がキャパシタの自己共振周波数となります。

RLC 回路の共振周波数は式 2-1 で求められます。

式 2-1

自己共振周波数を求めるもう 1 つの方法として、等価 RLC 回路のインピーダンス曲線の小点を

見つけます。インピーダンス曲線は、 SPICE シミュレータで周波数スイープを用いて計算または生

成できます。インピーダンス曲線を求めるその他の方法については、「シミュレーション方法」を参

照してください。

キャパシタの自己共振周波数と、キャパシタをシステムの一部として実装した場合の実効共振周波

数 (FRIS) は区別して考える必要があります。後者は、キャパシタの寄生インダクタンスに加え、ビ

ア、プレーン、そしてキャパシタと FPGA を接続するトレースのインダクタンスを含めた共振周波

数を表します。

キャパシタの自己共振周波数 FRSELF 値 (キャパシタのデータシートに記載) は、システムに実装後

の実効共振周波数 FRIS よりもかなり高くなります。重要なのは実装した場合のキャパシタの性能

であるため、 PDS で使用するキャパシタを評価する際は実効共振周波数を使用します。

実装後の寄生インダクタンスは、キャパシタ自体の寄生インダクタンスのほかに、 PCB のランド、

接続トレース、ビア、電源プレーンのインダクタンスを合計したものです。キャパシタを PCB の裏面に実装した場合は、PCB スタックアップの厚さと同じ長さのビアを通ってデバイスに接続され

ます。終的な厚さが 1.524mm (60mil) の PCB の場合、ビア同士の間隔にもよりますが約 300pH～ 1,500pH がキャパシタの実装による寄生インダクタンス (LMOUNT) として生じます。ビア同士

の間隔と PCB の厚さが広くなると、インダクタンスが大きくなります。

システムにおけるキャパシタの総寄生インダクタンス (LIS) を求めるには、キャパシタの寄生イン

ダクタンス (LSELF) と実装による寄生インダクタンス (LMOUNT) を合計します。

LIS = LSELF + LMOUNT 式 2-2

たとえば、0402 サイズの X7R セラミックチップキャパシタを使用した場合は次のようになります。

C = 0.01μF (ユーザーが選択)

LSELF = 0.9nH (キャパシタのデータシートに記載されたパラメーター )

FRSELF = 53MHz (キャパシタのデータシートに記載されたパラメーター )

LMOUNT = 0.8nH (PCB 実装の形状に基づく )

F 1

2π LC-------------------=




UG483 (v1.10) 2014 年 11 月 12 日


システムにおける実効寄生インダクタンス (LIS) を求めるには、ビアの寄生成分を加えます。

LIS = LSELF + LMOUNT = 0.9nH + 0.8nHLIS = 1.7nH 式 2-3

例に示した値を使用して、実装後のキャパシタの共振周波数 (FRIS) を求めます。式 2-1 より、次の

ようになります。

式 2-4

式 2-5

FRSELF は 53MHz ですが、 FRIS はそれよりも低い 38MHz となります。実装によるインダクタン

スを加えると、実効周波数帯域は低くなります。

デカップリングキャパシタは、共振周波数付近の狭い周波数帯域でのみ有効であるため、複数の

キャパシタを組み合わせてデカップリングネットワークを形成する際は、共振周波数を考慮して

キャパシタを選択する必要があります。このように、キャパシタの実効周波数は本来の共振周波数

よりもはるかに高くなったり低くなったりします。前述のように、キャパシタは容量が異なっても

パッケージが同一の場合はインダクタンス曲線が同じになります。図 2-6 に示すように、キャパシ

タがインダクタとして働く部分の周波数特性はすべてのキャパシタで同じです。

キャパシタの反共振

FPGA の PDS で複数のキャパシタを組み合わせた場合、 PDS 全体のインピーダンスに反共振スパ

イクが生じるという問題があります。このスパイクは、 PDS 内のエネルギー蓄積素子 (固有容量、

個別キャパシタ、寄生インダクタンス、電源/グランドプレーン) の不適切な組み合わせによって発

生します。

反共振は、高周波 PCB キャパシタと PCB プレーンの容量の間など、電力分配システムの連続する

2 区間で発生します。一般に、電源プレーンとグランドプレーン間の容量は Q ファクターが高くな

ります。高周波 PCB キャパシタの Q ファクターも高いと、高周波の個別キャパシタとプレーンの容

量が交差する点で高インピーダンスの反共振ピークが発生することがあります。この周波数で

FPGA が (スティミュラスとして) 大きな過渡電流を必要とする場合、ノイズ電圧が大きくなります。

この問題を解決するには、高周波の個別キャパシタの特性または VCC と GND プレーンの特性を変

更するか、あるいは FPGA のアクティビティを共振周波数から離れた別の周波数に移動する必要が

あります。

キャパシタの配置に関する基礎

デカップリング機能を有効にするには、キャパシタをデカップリング対象のデバイスの近くに配置

する必要があります。

FPGA とデカップリングキャパシタの間隔が大きくなると、電源プレーンとグランドプレーンで

電流の流れる距離が長くなり、デバイスとキャパシタ間の電流パスのインダクタンスも大きくなり

ます。

この電流パス (キャパシタの VCC 側から FPGA の VCC ピン、そして FPGA の GND ピンからキャ

パシタの GND 側へと電流が流れるループ) のインダクタンスは、ループの面積に比例します。こ

の面積を小さくするとインダクタンスも小さくなります。

FRIS1

2π LISC------------------------=

FRIS1

2π 1.79–×10 H( ) 0.01

6–×10 F( )⋅------------------------------------------------------------------------------------ 38

6×10 Hz==





デバイスとデカップリングキャパシタの距離を短くするとインダクタンスが小さくなり、過渡電流

が流れやすくなります。ただし一般的な PCB のサイズを考えると、この横方向の移動よりも FPGAのノイズ源と実装済みキャパシタの位相関係の方が重要になります。

キャパシタがどの程度有効であるかは、 FPGA のノイズ源と実装済みキャパシタの位相関係によっ

て決定します。キャパシタが特定の周波数 (たとえばキャパシタの共振周波数) で過渡電流を供給で

きるようにするには、 FPGA からキャパシタまで電流が流れた距離を基準とした位相関係が、その

周波数に対応する周期の整数分の 1 以内でなければなりません。

キャパシタの配置によって、キャパシタと FPGA の伝送ラインとなるインターコネクト (この場合

は電源プレーンとグランドプレーンのペア) の長さが決定します。このインターコネクトで生じる

伝搬遅延が重要な要素となります。

FPGA のノイズはいくつかの周波数帯域で発生しますが、デカップリングキャパシタが対応する周

波数帯域はそのサイズによって異なります。キャパシタの配置条件は、各キャパシタの有効周波数

に基づいて決定します。

FPGA の要求電流レベルが変化すると、電源プレーンとグランドプレーンのある一点で局所的に

PDS 電圧にわずかな乱れが生じます。これに対処するには、デカップリングキャパシタはまず電

圧の変化を検知する必要があります。

FPGA の電源ピンで電圧に変化が生じてからキャパシタがそれを検知するまでの間には有限の遅

延 (式 2-6) が発生します。

式 2-6

FR4 は、電源プレーンが埋め込まれている PCB の誘電体です。

これとは別に、補償電流がキャパシタから FPGA に流れる際にも同じ長さの遅延が発生します。つ

まり、 FPGA で過渡電流が発生してから、 FPGA 側でその過渡状態が解消されるまでに、往復分の

遅延が生じることになります。

• 配置要求される周波数の波長の 1/4 よりも間隔が広い場合、 FPGA にはほとんどエネルギーが

伝達されません。

• FPGA に伝達されるエネルギーは、波長の 1/4 で 0% で、距離が 0 のときに 100％となります。

• FPGA 電源ピンから波長の 1/4 の整数分の 1 にあたる距離にキャパシタを配置すると、 FPGAに効果的にエネルギーが伝達されます。この波長の 1/4 に対する比率は小さい値とする必要が

あります。これは、キャパシタは共振周波数をわずかに越える周波数 (短い波長) でも有効であ

るためです。

実際のアプリケーションでは、 1/4 波長の 1/10 が目安となります。つまり、デカップリング対象と

なる電源ピン波長の 1/40 以内の距離にキャパシタを配置します。この波長は、実装済みキャパシ

タの共振周波数 FRIS に対応します。

多数の外付け終端抵抗やトランシーバーの受動電源フィルターを使用する場合は、デカップリング

キャパシタよりもこれらの配置を優先します。デバイスを中心とする同心円状に、まず終端抵抗と

トランシーバー電源フィルターをデバイスのも近くに配置し、次にデカップリングキャパシタを

値の小さいものから順に配置します。

遅延 = FPGA の電源ピンからキャパシタまでの距離

FR4 誘体中の信号の伝搬距離




UG483 (v1.10) 2014 年 11 月 12 日


VREF 安定化キャパシタ

VREF 電源を安定化するには、各ピンに 1 つのキャパシタを使用し、できる限り VREF ピンの近く

に配置します。キャパシタは、 0.022µF ～ 0.47µF の範囲のものを使用します。 VREF キャパシタの

大の役割は、 VREF ノードのインピーダンスを抑え、これによってクロストークのカップリング

を低減させることにあります。低周波のエネルギーは不要なため、値の大きなキャパシタは必要あ

りません。

ただし、これは内部 VREF を使用しない場合に限ります。内部 VREF は 7 シリーズ FPGA の機能

で、基準電圧レールが内部生成されるため VREF ピンを通常の I/O ピンとして使用できます。内部

VREF の詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してくだ

さい。

電源の共通化

7 シリーズ FPGA のデザインでは、 1.8V の VCCO、 VCCAUX、および VCCAUX_IO を共通の PCB プレーンから供給できます。ただし、電源ノイズに十分な注意が必要です。特に、 VCCO レール上

のノイズによって、 VCCAUX 電源が推奨動作条件範囲を外れないようにしてください。これらの要

件については、『Kintex-7 FPGA データシート : DC 特性および AC スイッチ特性』 (DS182) および

『Virtex®-7 FPGA データシート : DC 特性および AC スイッチ特性』 (DS183) を参照してください。

未接続の VCCO ピン

FPGA の I/O ピン数がデザインで必要なピン数よりもはるかに多い場合など、FPGA の I/O バンク

が 1 つ以上未使用のままとなることがあります。このようなときは、そのバンクに関連する VCCOピンを未接続のままにする方が、 PCB レイアウトの制約が緩和される場合があります (電源および

グランドプレーンにビアアンチパッドによるクリアランスが少なくなる、ピン付近での入出力信

号パスの障害物が少なくなる、プレーン層として使用していた銅箔をほかのプレーンレットに使用

できるなど)。

未使用の I/O バンクの VCCO ピンをフローティング状態にしておくと、これらのピンやバンク内の

I/O ピンに対する ESD 保護のレベルが低下します。未使用のバンクの ESD 保護レベルを大限に

高めるには、そのバンクのすべての VCCO および I/O ピンを同じ電位 (グランド、有効な VCCO、ま

たはフローティングプレーン) に接続してください。

シミュレーション方法

PDS の特性を予測するためのシミュレーション方法には、非常にシンプルなものから複雑なものま

でさまざまです。正確なシミュレーション結果を得るには、非常に高度なシミュレータで長時間の

シミュレーションを行う必要があります。

もシンプルなシミュレーション方法の 1 つに、基本的な RLC を一括して扱うシミュレーション

があります。この方法では PDS の分布定数モデルとしては考慮されませんが、大きな反共振が起

こらないようにデカップリングキャパシタの選択と検証を行う用途には役立ちます。 RLC を一括

して扱うシミュレーションは、表 2-4 以外の代用キャパシタを評価する場合など、デカップリング

ネットワークの等価モデルを求めるのに適した手法です。



http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheet

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheet



シミュレーション方法

RLC を一括して扱うシミュレーションは、 SPICE などの回路シミュレータを用いて行う方法と、

MathCAD や Microsoft Excel などの数学系ツールを用いて行う方法があります。 Istvan Novak 氏は、 RLC を一括して扱うシミュレーションのための無償 Excel スプレッドシートをはじめ、 PDSシミュレーションに役立つ各種ツールを次のウェブサイトの Tool Download セクションで公開し

ています。

http://www.electrical-integrity.com

表 2-10 にも示すように、 EDA ツールベンダーからも PDS のデザインとシミュレーション用の

ツールが提供されています。これらのツールは、簡単なものから複雑なものまでさまざまな種類が

あります。

表 2-10 : PDS のデザインとシミュレーションのための EDA ツール

ツールベンダーウェブサイト

ADS Agilent http://www.agilent.com

SIwave、 HFSS Ansoft http://www.ansys.com/

Specctraquest Power Integrity Cadence http://www.cadence.com

Speed 2000、 PowerSI、 PowerDC Sigrity http://www.sigrity.com

Hyperlynx PI Mentor http://www.mentor.com

http://www.agilent.com

http://www.ansys.com/

http://www.cadence.com

http://www.sigrity.com

http://www.mentor.com


http://www.electrical-integrity.com/



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PDS の計測

PDS が適切かどうかは、計測によって判断できます。 PDS のノイズ計測は非常に特殊な作業であ

り、多くの特別な手法が開発されています。ここでは、ノイズの大きさとスペクトラムの計測につ

いて説明します。

ノイズ量の計測

ノイズの計測は、現実に即したテストパターンを実行中のデザインに対して、広帯域のオシロス

コープ (3GHz 以上のオシロスコープと 1.5GHz のプローブまたは同軸ケーブルによる直接接続) を用いて行う必要があります。測定点はデバイスの電源ピンか、 High または Low に駆動した未使用

の I/O ピンとします (これをスパイホール計測と呼ぶ)。

VCCINT と VCCAUX は PCB の裏面にあるビアでのみ計測可能です。 VCCO もこの方法で計測でき

ますが、同一のバンクの未使用 I/O ピンで静的 (ロジックレベルの固定された) 信号を計測した方

が正確な結果が得られます。

PCB の裏面でノイズを計測する際は、計測点と FPGA の間のパスにあるビアの寄生要素を考慮す

る必要があります。このパスで発生する電圧降下は、オシロスコープでは計測できません。

それは、デカップリングキャパシタがデバイス直下に実装されていることが多く、その場合、キャ

パシタのランドが PCB 表面のトレースで VCC および GND ビアに直接接続されているという点で

す。これらのキャパシタは、高周波 AC 電流のショート回路として作用するため、計測が難しくな

ります。このようなキャパシタを計測サイトから取り除き、計測時にショートしないようにしてく

ださい (その他のキャパシタは、実際のシステムの動作を反映するために残す)。

VCCO ノイズは、ロジック 1 またはロジック 0 を駆動するよう設定した I/O ピンで測定できます。

通常、この「スパイホール」にはバンク内のほかの信号と同じ I/O 規格を使用してください。静的

なロジック 0 を計測すると、ビクティム側に発生したクロストーク (ビアフィールド、 PCB 配線、

パッケージ配線) を観察できます。静的なロジック 1 を計測しても同じクロストーク成分を見ること

ができますが、それ以外に I/O バンクの VCCO ネットに存在するノイズも観察できます。静的ロジッ

ク 1 で計測したノイズから静的ロジック 0 で計測したノイズを (時間の一貫性を維持したまま) 差し

引くと、ダイにおける VCCO のノイズがわかります。正確な結果を得るには、静的ロジック 0 と静

的ロジック 1 のノイズを同じ I/O で計測する必要があります。つまり、両ロジック状態の時間領域

の波形情報を保存しておき、 MATLAB や Excel などの数値計算ツールで後処理を行い、 2 つの波

形の減算を実行します。

オシロスコープでの計測方法

オシロスコープで電源システムのノイズを測定するには基本的に 2 つの方法がありますが、これら

はそれぞれ目的が異なります。 1 つは可能性のあるすべてのノイズイベントを調べる方法で、もう

1 つは個々のノイズ源を調べるのに役立つ方法です。

• オシロスコープを無限残光モードに設定し、長時間 (数秒～数分) のノイズをすべて測定しま

す。デザインに複数のモードがあり、使用するリソースの種類や量が異なる場合は、オシロス

コープでノイズを計測中にこれらすべてのモードで動作させ、それぞれの状態でのノイズを測

定する必要があります。

• オシロスコープをアベレージモードに設定し、既知のアグレッサーイベントでトリガーしま

す。これによりアグレッサーイベントと相関のあるノイズ量がわかります (アグレッサーに対

して非同期のイベントはすべて平均化処理によって削除される)。

電源システムのノイズは、局所的なノイズ現象の影響を除去するため、 FPGA のいくつかの位置で

測定してください。




PDS の計測

サンプルデザインの VCCO ピンのノイズをアベレージモードで計測した結果を図 2-8 に示します。

この例では、 I/O バスインターフェイスのクロックをトリガーとして、 250Mb/s で 1-0-1-0 パター

ンを送出しています。


図 2-8 : 複数の I/O によって 250Mb/s でパターンを送出し、 VCCO 電源をアベレージモードで

計測した結果

UG483_c2_08_032811




UG483 (v1.10) 2014 年 11 月 12 日


同じデザインでさらに多くの種類の I/O パターンを送出し、無限残光モードでノイズを計測した結

果を図 2-9 に示します。無限残光モードでは、プライマリアグレッサーとの相関の有無にかかわら

ず長時間にわたるすべてのノイズイベントが計測されるため、電源システムのすべての逸脱が表示

されます。

図 2-8 と図 2-9 に示した計測結果は、 Peak-to-Peak のノイズを表しています。このノイズが仕様の

許容電圧範囲を超えている場合、デカップリングネットワークが不適切であるか、 PCB レイアウ

トに問題があることになります。

ノイズスペクトラムの計測

デカップリングネットワークを改善するには、ノイズの量を計測するだけでは不十分です。ノイズ

が発生する周波数を特定するには、ノイズの電源スペクトラムを計測する必要があります。これは、

スペクトラムアナライザー、または広帯域のオシロスコープと数学手法の FFT の組み合わせに

よって行います。

FFT 数学関数をオシロスコープに組み込むこともできますが、多くの場合、これらの関数では十分

な分解能が得られず、ノイズスペクトラムを明確に把握できません。もう 1 つの方法として、オシ

ロスコープで時間領域のデータを長時間にわたって収集し、MATLAB など FFT をサポートしたソ

フトウェアで後処理を行い周波数領域に変換します。この方法には、ユーザーの目的に合わせて自

由に分解能を設定できるという利点があります。これらの数学的方法を利用できない場合は、時間

領域の波形を観測してノイズ個々の周期性を推定し、ノイズの周波数成分を近似的に求めることが

できます。

スペクトラムアナライザーは、入力された電圧信号の周波数を示す周波数領域用の測定器です。こ

れを使用すると、 PDS の不適切な周波数帯域を正確に特定できます。


図 2-9 : 同じ電源を無限残光モードで計測した結果

UG483_c2_09_032811




PDS の計測

ある特定の周波数でノイズが過剰な場合、その周波数ではデバイスの過渡電流条件に対して PDS のインピーダンスが高すぎることを示しています。この情報を利用して、 PDS がその周波数での過渡

電流に適切に対応するようにデザインを変更できます。具体的には、実効周波数がノイズの周波数

に近いキャパシタを追加するか、またはクリティカルな周波数における PDS のインピーダンスを

小さくします。

ノイズスペクトラムの計測も、 Peak-to-Peak のノイズ計測と同様、デバイスの直下で静的な Highまたは Low に駆動するよう設定されている I/O で行います。スペクトラムアナライザーでは、ア

クティブプローブではなく 50Ω のケーブルで計測データを取り込みます。

• 計測ケーブルを接続する場合、同軸コネクタをデバイス近くの電源プレーンとグランドプレー

ンに接続するという方法が考えられます。しかし実際にこの方法を利用できることはほとんど

ありません。

• もう 1 つの方法として、デバイス近くのデカップリングキャパシタを 1 つ取り除き、そのラン

ドに計測ケーブルを接続します。ケーブルの芯線とシールドはキャパシタのランドに直接はん

だ付けします。あるいは、プローブステーションを用いて 50Ω の RF プローブでデカップリ

ングキャパシタのランドに触れるという方法もあります。

スペクトラムアナライザーのフロントエンド回路は敏感なため、保護のために DC ブロッキング

キャパシタまたは減衰器を直列に挿入します。これにより、スペクトラムアナライザーがデバイス

の電源電圧から保護されます。

図 2-10 は、複数の I/O から 100MHz でパターンを送出した場合の VCCO 電源におけるノイズをス

ペクトラムアナライザーで測定したものです。


図 2-10 : スペクトラムアナライザーによる VCCO の計測画面

UG483_c2_10_032811




UG483 (v1.10) 2014 年 11 月 12 日


デカップリングネットワークの最適化

高度に適化された PDS が必要な場合は、プロトタイプシステムの計測およびシミュレーション

結果を PDS デザインに反映するようにします。プロトタイプシステムで発生するノイズスペクト

ラム、およびシステムの電源システムのインピーダンスを把握することで、デザイン固有の過渡電

流を決定して、それに対応できる PDS が設計できます。

デザインの動作時のノイズスペクトラムを計測するには、スペクトラムアナライザーを使用する

か、オシロスコープと FFT を組み合わせて使用します。電源システムのインピーダンスは計測また

はシミュレーションで直接求めることもできますが、多くの変数や未知数があるのでこれら 2 つを

組み合わせて求める場合もあります。

ノイズスペクトラムとインピーダンスはどちらも周波数の関数です。これら 2 つの比を求めると、

周波数の関数としての過渡電流が得られます (式 2-7)。

式 2-7

データシートに記載されている大リップル電圧の値を使用すると、すべての周波数で必要なイン

ピーダンスの値を求めることができます。これにより、周波数の関数としての目標インピーダンス

を得ることができます。この結果を使用すると、デザインの過渡電流に適切に対応するようにキャ

パシタネットワークを設計できます。

トラブルシューティング

これまでに説明してきた方法でも、デザインでノイズの問題が解消されないことがあります。ここ

では、可能性として考えられる原因とその解決方法を紹介します。

例 1 : PCB 上のほかのデバイスからのノイズ

グランド /電源プレーンを複数デバイスで共用している場合、適切にデカップリングされていないデ

バイスからのノイズがほかのデバイスの PDS に影響を与えることがあります。一般的なノイズ源

としては次のものがあります。

• メモリインターフェイス。一時的な競合の周期的な発生または大電流ドライバーにより、過渡

電流が非常に大きくなる傾向があります。

• 大型の ASIC

これらデバイスで許容量を超えるノイズが計測される場合、部分的な PDS とそのデカップリング

ネットワークを解析する必要があります。

例 2 : プレーン、ビア、接続トレースの寄生インダクタンス

デカップリングネットワークの容量が十分でも、キャパシタから FPGA までのパスに大きなイン

ダクタンスが生じている場合があります。

これには、次の原因が考えられます。

• デカップリングキャパシタの接続トレースの形状またははんだランドの形状が適切でない

• キャパシタから FPGA までのパスが長すぎる

または

• PCB スタックアップの厚さが大きく、電源ビアの電流パスが長すぎる

I f( ) V f( ) From Spectrum AnalyzerZ f( ) From Network Analyzer

-------------------------------------------------------------------------------------=




トラブルシューティング

接続トレースの形状とキャパシタランドの形状が適切でない場合は、電流パスのループインダク

タンスを確認します。デカップリングキャパシタ用のビアと PCB 上にあるキャパシタのはんだラ

ンドの間隔が数ミリメートルあると、電流のループ面積が必要以上に大きくなります。

電流のループ面積を小さくするには、ビアがキャパシタのはんだランドに直接接するように配置し

ます。ビアとランドをトレースで接続することは避けてください。

図には示していませんが、形状を改善する方法としては、パッドの中にビアを作成したり (実際に

は、はんだランドの下にビアを配置する)、ビアをランドの端ではなく横に配置したりします。ま

た、 2 つのビアを使用すると、接続トレースの形状とキャパシタランドの形状を改善できます。

基板が非常に厚い (3.2mm または 127mil 以上) 場合、ビアの寄生インダクタンスが大きくなります。

寄生インダクタンスを小さくするには、問題となる VCC プレーンと GND プレーンのサンドイッチ

を FPGA が配置されている PCB 表面近くにし、キャパシタを PCB 表面に配置します。

例 3 : PCB の I/O 信号の駆動能力が必要以上に大きい

PDS を調整してもまだ VCCO ノイズが大きすぎる場合は、I/O インターフェイスのスルーレートや

駆動能力を小さくします。この手法は、FPGA からの出力と FPGA への入力の両方に対して行うこ

とができますが、場合によっては、 FPGA への入力で過剰なオーバーシュートが発生して IOB のクランプダイオードに逆バイアスがかかり、 VCCO の PDS に電流が流れる可能性があります。

VCCO に大量のノイズが発生する場合は、これらインターフェイスの駆動能力を小さくするか、入

力または出力パスに別の終端を使用するようにします。

例 4 : I/O 信号のリターン電流のパスが最適でない

I/O 信号のリターン電流も PDS の大きなノイズ源となることがあります。デバイスから PCB (そし

て終的には別のデバイス) に信号が伝送されると、同じ大きさで反対方向の電流が PCB からデバ

イスの電源/グランドシステムに流れます。低インピーダンスのパスがない場合、リターン電流は

よりインピーダンスの大きな適でないパスを流れます。 I/O 信号のリターン電流が適でないパ

スを流れると、 PDS で電圧変動が誘発され、信号はクロストークの影響を受けます。これを改善す

るには、すべての信号の近くに不連続性のないリターンパスを確保します。

リターン電流のパスの適化には次の方法があります。

• 信号が流れる配線層の数を少なくし、不連続性のない検証されたリターン電流パスを確保する

• 基準プレーン間を流れる AC 電流に低インピーダンスのパスを確保する (PCB の基板層が変わ

る場所に高周波デカップリングキャパシタを配置する)




UG483 (v1.10) 2014 年 11 月 12 日





第 3 章

SelectIO のシグナリング

7 シリーズ FPGA の SelectIO リソースは、汎用 I/O とその各種設定を集めたものです。 SelectIOは多数の I/O 規格に対応し、規格ごとに数百種類もの異なる設定が用意されているため、 I/O イン

ターフェイスを柔軟に選択して設計できます。

この章では、 I/O 規格、トポロジ、終端を選択する際の指針、そしてより詳細なデザイン決定と検

証を行う際のシミュレーションと計測方法について説明します。一般に、使用する I/O インター

フェイスは、ほかのデバイスの選択や標準規格のサポートなど、高次レベルのシステム要件によっ

て決定します。そのような制約が定義されていない場合は、システム設計者がシステムの目的に合

わせて I/O インターフェイス規格を選択し、適化します。

この章には、次のセクションがあります。

• インターフェイスの種類

• シングルエンドシグナリング

インターフェイスの種類

インターフェイスには多くの種類がありますが、具体的な検討に入る前にインターフェイスを大別

して整理すると理解しやすくなります。ここでは次の 2 つの点に着目した分類を紹介します。

• シングルエンドインターフェイスと差動インターフェイス

• SDR (シングルデータレート ) インターフェイスと DDR (ダブルデータレート ) インター

フェイス

シングルエンドインターフェイスと差動インターフェイス

伝統的なデジタルロジックでは、シングルエンド方式の信号伝達を使用していました。これは、 1 本の信号線およびドライバーとレシーバーに共通の GND を使用して信号を伝送する方式です。この

インターフェイスでは、 GND を基準とした固定の電圧しきい値に対する信号の相対電圧レベルに

基づいて信号をアサート (High または Low) します。信号の電圧がしきい値 VIH よりも高い状態を

High と見なし、信号の電圧がしきい値 VIL よりも低い状態を Low と見なします。シングルエンド

方式の主な I/O 規格に TTL があります。

インターフェイスの高速化とノイズマージン確保のために、 GND とは別に専用の基準電圧を使用

するシングルエンド I/O 規格もあります。 VREF を利用してロジックレベルを決定している I/O 規格の例として、 HSTL や SSTL があります。 VREF は、固定されたコンパレータ入力と考えること

ができます。




UG483 (v1.10) 2014 年 11 月 12 日

第 3 章 : SelectIO のシグナリング

近の高速インターフェイスでは、主に差動信号が使用されます。これは、お互いを基準電圧とす

る 2 つの相補信号を伝送する方式です。差動インターフェイスでは、 2 つの相補信号の相対電圧レ

ベルに基づいて信号をアサート (High または Low) します。信号 P の電圧が信号 N の電圧よりも

高い状態を High と見なし、信号 N の電圧が信号 P の電圧よりも高い状態を Low と見なします。

通常、信号 P と N の電圧幅は同じで、 GND より高い電位の同相電圧を使用します (実際にはそう

でないこともある)。差動 I/O 規格の代表例に LVDS があります。

SDR インターフェイスと DDR インターフェイス

SDR (シングルデータレート ) インターフェイスと DDR (ダブルデータレート ) インターフェイス

の違いは、バスにおけるデータ信号とクロック信号の関係にあります。 SDR システムでは、クロッ

クの立ち上がりエッジまたは立ち下がりエッジのいずれか一方でのみ、受信デバイスの入力フリッ

プフロップにデータが入力されます。この場合、 1 クロック周期が 1 ビット時に相当します。 DDRシステムでは、クロックの立ち上がりエッジと立ち下がりエッジの両方で受信側デバイスの入力フ

リップフロップにデータが入力されます。この場合、 1 クロック周期は 2 ビット時に相当します。

SDR であるか DDR であるかは、信号を伝送する I/O 規格がシングルエンド方式か差動方式かとは

関係ありません。シングルエンド方式の SDR や DDR もあれば、差動方式の SDR や DDR もあり

ます。

シングルエンドシグナリング

7 シリーズ FPGA の I/O では、さまざまなシングルエンド I/O 規格を使用できます。サポート対象

の I/O 規格の全リストおよび各規格の詳細情報は、『7 シリーズ FPGA SelectIO リソースユーザー

ガイド』 (UG471) の「SelectIO リソース」の章を参照してください。この章の後には、サポート

対象の各 I/O 規格に対して DRIVE 属性、 SLEW 属性、双方向バッファー、 DCI オプションの対応

可否をまとめた表を掲載してあります。また、それぞれの I/O 規格を使用可能な I/O バンクタイ

プ、 HP (High Performance)/HR (High Range) も示してあります。

モードと属性

I/O 規格には、単方向モードでしか使用できないものと、双方向と単方向の両モードで使用できる

ものがあります。

I/O 規格によっては、駆動能力とスルーレート、ウィークプルアップまたはプルダウンおよび

ウィークキーパー回路 (並列終端には使用しない) の有無などを属性で設定できます。駆動能力と

スルーレートを指定してインターフェイスを調整すると、信号のオーバードライブを避けて適切な

速度を得ることができます。ウィークプルアップ、ウィークプルダウン、ウィークキーパーを使

用すると、フローティング状態またはトライステートの信号を既知のレベルまたは安定したレベル

にすることができます。これらの属性がどの属性でサポートされているかは、『7 シリーズ FPGASelectIO リソースユーザーガイド』 (UG471) の「SelectIO リソース」の章に掲載されています。

詳細は、このユーザーガイドを参照してください。

DRIVE 属性を 6mA、スルーを FAST に設定した LVCMOS は出力インピーダンスが 50Ω に近い

ため、制御インピーダンスドライバーとして使用できます。ただし、ウィークドライバーと伝送

ラインのインピーダンス整合は近似であり、電圧と温度によって変動します。一方、 LVDCI とHSLVDCI は優れたインピーダンス制御ドライバーとして機能するため、適合性やインピーダンス

整合の精度が高く、電圧と温度が変化しても安定しています。







入力しきい値

シングルエンド規格の入力回路は、入力しきい値が固定のものと VREF 電圧によって設定されるも

のの 2 種類に分類されます。 VREF を使用することには、次の 3 つの利点があります。

• 入力しきい値のレベルをより厳密に制御できる

• ダイ GND をしきい値の基準電圧として使用する必要がない

• 入力しきい値を近い値に設定できるので、入力レシーバーの信号の電圧幅を小さくできる

これらの利点を持つ 1.8V I/O 規格として LVCMOS18 と SSTL18 Class 1 の 2 つがあります。 1.8VLVCMOS のしきい値は 0.63V と 1.17V に設定され、論理が遷移するにはレシーバー側で 540mV 以上の信号の振幅が必要になります。 SSTL18 Class 1 のしきい値は VREF - 0.125V と VREF + 0.125Vに設定されます。つまり、VREF の公称値が 0.9V の場合は 0.775V と 1.025V に設定され、論理が遷

移するにはレシーバー側で 250mV 以上の信号の振幅があればよいことになります。このように信号

の電圧幅を小さくできるため、インターフェイス全体の動作周波数を引き上げることができます。ド

ライバー側にとっても、電圧幅が小さいと必要な DC 電力が少なくなり、過渡電流を抑えられると

いう利点があります。 VREF 使用に関して従来は、 VREF 電源が必要な I/O 規格を使用しているバン

クでは、 VREF ピンを I/O として使用できませんでした。ただし、 7 シリーズデバイスでは、基準電

圧として、半専用の VREF ピンを使用するか、新しい内部 VREF 機能を使用して内部生成できます。

内部 VREF の詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照して

ください。 VREF デカップリングおよびその他電源のデカップリングの詳細は、第 2 章「電力分配シ

ステム」を参照してください。

トポグラフィと終端

トポグラフィとは、あるインターフェイスにおけるドライバー、レシーバー、インターコネクト、

終端の配置を表す一般的な用語です。単方向のトポグラフィと双方向のトポグラフィでは使用する

手法が異なるため、別々に解説します。

SelectIO 規格は、システム要件に応じてさまざまなトポグラフィで使用できます。SSTL や LVCMOSなど特定の規格に準拠した SelectIO ドライバーとレシーバーは、 EIA/TIA や JEDEC などの標準化

団体が発行する標準規格書に従って使用することも、その他の標準規格のドライバーやレシーバー

と組み合わせてハイブリッド I/O として使用することもできます。 I/O 規格によっては、レシーバー

の VIL と VIH しか定義されていないものもあれば、ドライバーのインピーダンスとスルーレート、

PCB トレース長とトポグラフィ、受動終端の値と位置、レシーバーの大入力容量、レシーバーの

大数など、インターフェイスの詳細がすべて規定されているものもあります。

SelectIO を使用する場合、システムに対して規格をどのように適用するかは設計者の判断となりま

す。トポグラフィと終端に関しては多くの決定事項があり、それらによってインターフェイスのシ

グナルインテグリティが左右されます。各インターフェイスのシグナルインテグリティは、シミュ

レーションと計測の両面で検証することが非常に重要です。

終端とは、インターフェイスにおけるシグナルインテグリティを維持するためにインピーダンスを

整合または補償するデバイスを総称した用語です。終端器には、抵抗、キャパシタ、ダイオードな

どさまざまな素子を使用できますが、ここでは抵抗を使用した終端についてのみ説明します。一般

に、キャパシタやダイオードを使用した終端は複雑になります。





UG483 (v1.10) 2014 年 11 月 12 日


単方向のトポグラフィと終端

単方向トポグラフィは、ポイントツーポイントとマルチドロップの 2 種類に大別できます。一対

のドライバーとレシーバーで構成されるものをポイントツーポイントと呼び、1 つのドライバーと

複数のレシーバーで構成されるものをマルチドロップと呼びます。トポグラフィがポイントツーポイントかマルチドロップかによってインターフェイスの特性が異なり、適な終端方法も異なって

きます。

単方向ポイントツーポイントトポグラフィ

単方向トポグラフィでも単純なのがポイントツーポイント型です。このトポグラフィでは、ド

ライバーとレシーバーが 1 つずつしかありません。終端を使用する場合は、図 3-1 のようにレシー

バー側で並列終端とするか、図 3-2 のようにドライバー側で直列終端とするか、または図 3-3 や図 3-4 のようにインピーダンス制御ドライバーを使用する方法があります。これら終端に適な抵

抗の値、 VTT 電圧レベル、 VRN/VRP 基準抵抗値は IBIS シミュレーションで決定してください。


図 3-1 : 単方向ポイントツーポイントトポグラフィの並列終端


図 3-2 : 単方向ポイントツーポイントトポグラフィの直列終端


図 3-3 : 単方向ポイントツーポイントトポグラフィの DCI インピーダンス制御ドライバー


図 3-4 : 単方向ポイントツーポイントトポグラフィの「ウィークドライバー」

Z0 = 50Ω

UG483_c3_01_031711

RP = Z0 = 50Ω

VTT

RO = 25Ω

UG483_c3_02_031711

RS = Z0 – R0 = 25ΩZ0 = 50Ω

RO = 25Ω

UG483_c3_03_031711

LVDCI

Z0 = 50Ω

RO = RVRN = RVRP > Z0 = 50Ω

UG483_c3_04_031711

LVCMOS (DRIVE = 6, SLEW = FAST)

Z0 = 50Ω

RO ≈ Z0 ~ 50Ω





一般に、並列抵抗終端 (RP) の値は、終端する伝送ラインの特性インピーダンス (Z0) と同じ値にな

ります。直列抵抗終端 (RS) の値は、伝送ラインの特性インピーダンス (Z0) から終端を接続するド

ライバーの出力インピーダンス (RO) を引いた値になります。インピーダンス制御ドライバーは、ド

ライバーの出力インピーダンス (RO) と終端する伝送ラインの特性インピーダンス (Z0) が同じにな

るように調整します。

伝送ラインの特性インピーダンスが 50Ω で、ドライバーの出力インピーダンス (RO) が 25Ω とする

と、直列終端 (図 3-2) では 25Ω、並列終端 (図 3-1) では 50Ω とするのが適切です。 DCI または

ウィーク LVCMOS ドライバーを使用したインピーダンス制御ドライバーの場合は、出力インピー

ダンス (RO) が 50Ω となるように調整します。つまり、 DCI の場合は VRN と VRP の抵抗が 50Ωとなります。駆動能力 6mA ～ 8mA のウィーク LVCMOS ドライバーは、出力インピーダンスが

ほぼ 50Ω となります (図 3-3)。

一般に、並列終端のパフォーマンスは、 VTT (並列終端抵抗に接続された電圧源) が信号電圧の半分

のときにもよくなります。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理想値は 1.25V です。この

電圧が利用できない場合は、テブナン並列終端を使用する方法があります。この終端は、伝送ライ

ンの特性インピーダンス (通常は 50Ω) に等しい並列等価抵抗 (RPEQ) を持つ分圧回路で構成されま

す。分圧点の電圧が VTT となるようにします。図 3-5 に示したテブナン並列終端は、2.5V の VCCOを電源として 2 つの 100Ω 抵抗で構成され、VTT が 1.25V、並列等価抵抗 (RPEQ) が 50Ω となって

います。

ただし並列終端は消費電力が大きく、この点で直列終端やインピーダンス制御ドライバーよりも不

利になります。トポロジ間のトレードオフを比較して、インターフェイスに適な終端トポグラフィ

を判断してください。

表 3-1 に、単方向ポイントツーポイントトポグラフィで使用できる I/O インターフェイスの種類

を示します。


図 3-5 : テブナン並列終端

表 3-1 : 単方向ポイントツーポイントトポグラフィで使用できる I/O インターフェイスの種類

LVTTL

LVCMOS

LVDCI

SSTL Class I

HSTL Class I

UG483_c3_05_031711

RPT = 2 x Z0 = 100Ω

RPT = 2 x Z0 = 100Ω

VCCO = 2.5V

Parallel Equivalent Resistance

VTTEQ = 1.25V

RPEQ = ( 1100Ω

1100Ω

+ )–1 = 50Ω

Z0 = 50Ω

RO = 25Ω




UG483 (v1.10) 2014 年 11 月 12 日


LVTTL と LVCMOS では、標準的な終端方法は規定されていません。ドライバー側の直列終端、ま

たはレシーバー側の並列終端のいずれを使用してもかまいません。

LVDCI では、インピーダンス制御ドライバーによる終端を使用するのが一般的です。レシーバー

側には終端は必要ありません。

I/O 規格ごとに終端方法に対する要件が異なる場合があります。I/O 規格によっては、仕様で終端ト

ポロジを厳密に規定しているものがあります。厳密な要件がなく、単に終端トポロジの例を示して

いるだけの規格も存在します。具体的な終端要件を規定している規格の例が HSTL です。 HSTLClass I は、レシーバー側の並列終端を推奨する単方向 I/O 規格です。 HSTL Class I では終端電圧

VTT は電源電圧 VCC の半分と定義され、終端をまったく使用しないか、別の終端方法を使用する

かは、設計者が選択できます。システム設計においてこれらの選択を設計者が行えることには、多

くの利点があります。レシーバー側でのシグナルインテグリティが適切かどうかは、シミュレー

ションや計測による確認が必要です。

SSTL 規格は終端トポロジに厳密な要件を規定しない傾向にあります。これに対して、 JEDEC の仕

様は主として一般的に使用されるトポグラフィを終端方法の例として示しています。『7 シリーズ

FPGA SelectIO リソースユーザーガイド』 (UG471) の「SelectIO リソース」の章には、 SSTL 規格をはじめとする各 I/O 規格の終端方法の例が記載されており、使用する I/O 規格を検討する際に

使用できます。 HSTL と同様に、レシーバー側のシグナルインテグリティが適切かどうかは、シ

ミュレーションや測定による確認が必要です。

単方向マルチドロップトポグラフィ

このトポグラフィはさらに複雑で、 1 つのドライバーで複数のレシーバーを駆動します。各レシー

バーは、スタブを経由して伝送ラインに負荷として接続されます。このような場合、シグナルイン

テグリティの観点からは、 1 本の長い伝送ラインの片方の端にドライバー、もう一方の端に並列終

端を配置し、その間に短いスタブでレシーバーをメインのトレースに接続するというトポグラフィ

が適です。このようなトポグラフィを、一般にフライバイマルチドロップトポグラフィと呼び

ます。

このトポグラフィには注意すべき点が 2 つあります。 1 つは、伝送ラインの片方の端に並列終端を

1 つだけ使用するという点です。ドライバー側の直列終端やインピーダンス制御ドライバーを使用

しないでください。このトポグラフィで使用できる終端は、並列終端のみです。もう 1 つの注意す

べき点は、各レシーバーを接続するスタブの長さです。これらのスタブは遅延時間が信号の立ち上

がり時間に比べて十分に短縮されるように短くする必要があります。一般的な信号立ち上がり時間

が 600ps の場合、スタブの長さは 700ps/4 = 150ps、すなわち 0.9 インチ (22.86mm) 以内でなけれ

ばなりません。スタブがこれより長いと、信号が伝送ラインを移動する際のインピーダンスの不整

合性が大きくなり、反射も大きくなります。このようなインピーダンスの不整合性はシグナルイン

テグリティを劣化させます。負荷の数が増え、スタブが長くなると、十分なシグナルインテグリ

ティが維持できなくなります。

スター型トポグラフィは推奨していません。このトポグラフィで高いシグナルインテグリティを維

持するにはさまざまな設計上の制約を満たす必要がありますが、これについてはこの文書では説明

を割愛します。

「単方向ポイントツーポイントトポグラフィ」でも述べたとおり、並列抵抗終端の値は、終端する

伝送ラインの特性インピーダンスと同じであるのが理想的です。パフォーマンスがもよいのは

VTT が信号電圧の半分のときですが、この電圧を利用できない場合は前のセクションで説明したテ

ブナン並列終端の使用を推奨します。






図 3-6 に示したテブナン並列終端は、 VCCO を電源として 2 つの 100Ω 抵抗で構成され、 VTT がVCCO/2、並列等価抵抗が 50Ω となっています。この図に示したトポグラフィでは、 1 つのドライ

バー (LVCMOS ドライバー ) と 4 つのレシーバーを使用しています。この図では、ドライバーが左

側にあり、 50Ω 伝送ラインの中間にそれぞれ間隔を置いてレシーバーが接続され、 100Ω 抵抗を 2 つ使用したテブナン並列終端が右側にあります。

メインの伝送ラインは可能な限り短くします。トレースのインピーダンスを正確に維持し、クロス

トーク源を避けていれば、ほとんどの I/O 規格で 20 インチ以上の長さを使用できます。メインの

伝送ラインに対してレシーバーを等間隔に接続する必要はなく、間隔は任意に決めることができま

す。レシーバーにおける信号の遅延量は、メインの伝送ラインへの接続位置によって異なりますが、

信号の立ち上がり時間はどの位置でも同じです。

メインの伝送ラインと各レシーバーを接続するスタブの長さも可能な限り短くします。これらのス

タブを長くすると、レシーバーが受け取る波形の品質が劣化します。各レシーバーでのシグナルインテグリティはシミュレーションや計測による確認が必要です。

表 3-2 に、単方向マルチドロップトポグラフィで使用できる I/O インターフェイスの種類を示し

ます。

LVTTL と LVCMOS では、標準的な終端方法は規定されていません。長い伝送ラインの端に並列

終端を使用する方法が、適切な終端方法です。


図 3-6 : 基本的なマルチドロップトポグラフィ

OutputMain Transmission Line

Input 4

2 x Z0 = 100Ω

2 x Z0 = 100Ω

VCCO

Input 2

length < 8m

m

Z0 = 50ΩZ0 = 50ΩZ0 = 50ΩZ0 = 50Ω

Input 3

length < 8m

m

Z0 =

50Ω

Z0 =

50Ω

Z0 =

50Ω

Z0 =

50Ω

Input 1

length < 8m

m

UG483_c3_06_031711

表 3-2 : 単方向マルチドロップ I/O トポグラフィで使用できる I/O インターフェイスの種類

LVTTL

LVCMOS

HSTL

SSTL




UG483 (v1.10) 2014 年 11 月 12 日


双方向のトポグラフィと終端

双方向トポグラフィは、ポイントツーポイントとマルチポイントの 2 種類に大別できます。ポイ

ントツーポイントは 2 つのトランシーバー (ドライバーとレシーバーが 1 本のデバイスピンを共

用したもの) で構成され、 3 つ以上のトランシーバーで構成されるものをマルチポイントと呼びま

す。トポグラフィがポイントツーポイントかマルチドロップかによってインターフェイスの特性

が異なり、適な終端方法も異なってきます。

双方向ポイントツーポイントトポグラフィ

双方向トポグラフィでも単純なのがポイントツーポイント型です。これは、 2 つのトランシー

バーを 1 本の伝送ラインで接続した構成です。双方向インターフェイスはどちらの方向でも同じ動

作が要求されるため、トポグラフィの対称性が重視されます。非対称のトポグラフィでも良好なシ

グナルインテグリティを確保できないわけではありませんが、トポグラフィを対称にした方がその

作業ははるかに容易になります。したがって、リンクの片側に終端を使用した場合は、同じ終端を

リンクの反対側にも使用します。双方向インターフェイスでは直列終端 (図 3-8) はほとんど使用し

ません。これは、入力信号が受信側トランシーバーの直列抵抗によって減衰するためです。ほぼ例

外なく、並列終端 (図 3-7) の方が両方のレシーバーでの信号レベルははるかに良好となります。イ

ンピーダンス制御ドライバー (ウィーク LVCMOS ドライバーによる大まかな制御、または LVDCIや HSLVDCI による適応型制御を含む) でも良好な結果が得られることが、図 3-9、図 3-10、図 3-11(低駆動能力の LVCMOS ドライバーで実装) からわかります。これら終端に適な抵抗の値、 VTT電圧レベル、 VRN/VRP 基準抵抗値は IBIS シミュレーションで決定してください。


図 3-7 : 双方向ポイントツーポイントトポグラフィの並列終端


図 3-8 : 双方向ポイントツーポイントトポグラフィの直列終端 - 推奨されていない

UG483_c3_07_031711

VTTVTT

Z0 = 50Ω

RP = Z0 = 50ΩRP = Z0 = 50ΩRO = 25Ω

RO = 25Ω

UG483_c3_08_031711

RS = Z0 – R0 = 25ΩRS = Z0 – R0 = 25ΩZ0 = 50Ω

RO = 25Ω

RO = 25Ω





一般に、並列抵抗終端 (RP) の値は、終端する伝送ラインの特性インピーダンス (Z0) と同じ値にな

ります。DDR2 メモリインターフェイスなど、一部のインターフェイスではデータのアイを開くた

めに 50Ω ではなく 75Ω の終端抵抗を使用します。この場合、アイの振幅は大きくなりますが、イ

ンピーダンスの不連続によってやや信号が反射するというトレードオフがあります。インピーダン

ス制御ドライバーは、ドライバーの出力インピーダンス (RO) と終端する伝送ラインの特性イン

ピーダンス (Z0) が同じになるように調整します。

伝送ラインの特性インピーダンスが 50Ω でドライバーの出力インピーダンスが 25Ω の場合、 50Ωの並列終端を使用します (図 3-7)。 DCI またはウィーク LVCMOS ドライバーを使用したインピー

ダンス制御ドライバーの場合は、出力インピーダンス (RO) が 50Ω となるように調整します。イン

ピーダンス制御ドライバーの使用例として、 LVDCI_15 があります。この I/O 規格があるバンクの

VRN および VRP ピンに 50Ω の高精度外部抵抗を接続することで、そのバンクの出力インピーダ

ンスが 50Ω に制御されます。 50Ω のテブナン等価分割終端回路を構成するために VRN と VRP ピンに 100Ω の抵抗が既に必要なうえ、さらに同じバンクで 50Ω のインピーダンス制御ドライバーが

必要な場合は、 LVDCI_DIV2_15 のような DIV2 バージョンのドライバーを使用します (図 3-9 と


図 3-9 : 双方向ポイントツーポイントトポグラフィの DCI インピーダンス制御ドライバー


図 3-10 : 双方向ポイントツーポイントトポグラフィの HSLVDCI インピーダンス制御

ドライバー


図 3-11 : 双方向ポイントツーポイントトポグラフィの「ウィークドライバー」

UG483_c3_09_032411

LVDCI_15

LVDCI_15

Z0 = 50Ω

RO = RVRN = RVRP ≈ Z0 = 50Ω

RO = RVRN = RVRP ≈ Z0 = 50Ω

UG483_c3_10_032411

LVDCI_DIV2_15

LVDCI_DIV2_15

VREF

VREF

Z0 = 50Ω

RO = 0.5 x RVRN = 0.5 x RVRP ≈ Z0 = 50Ω

RO = 0.5 x RVRN = 0.5 x RVRP ≈ Z

UG483_c3_11_031711

LVCMOS (DRIVE = 6, SLEW = FAST)

Z0 = 50Ω

RO ≈ Z0 = 50Ω

LVCMOS_6F

RO ≈ Z0 = 50Ω




UG483 (v1.10) 2014 年 11 月 12 日


図 3-10)。駆動能力 6mA ～ 8mA のウィーク LVCMOS ドライバーは、出力インピーダンスがほぼ

50Ω となります (図 3-11)。

並列終端のパフォーマンスは、VTT (並列終端抵抗に接続された電圧源) が信号電圧の半分のときに

もよくなります。これは、一般的にこの電圧がデータアイの中心電圧となるためです。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理想値は 1.25V です。この電圧が利用できない場合は、テブナ

ン並列終端を使用する方法があります。この終端は、伝送ラインの特性インピーダンス (通常は

50Ω) に等しい並列抵抗を持つ分圧回路で構成されます。分圧点の電圧が VTT となるようにします。

図 3-12 に示したテブナン並列終端は、 2.5V の VCCO を電源として 2 つの 100Ω 抵抗で構成され、

VTT が 1.25V、並列等価抵抗 (RPEQ) が 50Ω となっています。

ただし並列終端は消費電力が大きく、この点で直列終端やインピーダンス制御ドライバーよりも不

利になります。トポロジ間のトレードオフを比較して、インターフェイスに適な終端トポグラフィ

を判断してください。

表 3-3 に、双方向ポイントツーポイントトポグラフィで使用できる I/O インターフェイスの種類

を示します。


図 3-12 : 双方向ポイントツーポイントトポグラフィのテブナン並列終端

UG483_c3_12_031711

RPT = 2 x Z0 = 100Ω RPT = 2 x Z0 = 100Ω

RPT = 2 x Z0 = 100ΩRPT = 2 x Z0 = 100Ω

VCCO = 2.5V

VTTEQ = 1.25V

VCCO = 2.5V

Z0 = 50Ω

RO = 25Ω

RO = 25Ω

表 3-3 : 双方向ポイントツーポイント I/O トポグラフィで使用できる I/O インターフェイスの

種類

LVTTL

LVCMOS

LVDCI

HSLVDCI

SSTL15

SSTL15 DCI

SSTL18 CLASS II

SSTL18 CLASS II DCI

HSTL CLASS II

HSTL CLASS II DCI





LVTTL と LVCMOS では、標準的な終端方法は規定されていません。双方向インターフェイスで

は直列終端は推奨されませんが、並列終端やウィークドライバーはどちらも使用可能です。

LVDCI と HSLVDCI では、インピーダンス制御ドライバーによる終端を使用するのが一般的です。

HSTL Class II では、両方のトランシーバーに並列終端を使用するよう規定されています。終端電

圧 VTT は電源電圧 VCCO の半分と定義されています。終端をまったく使用しないか、別の終端方

法を使用するかは、設計者が選択できます。レシーバー側でのシグナルインテグリティが適切かど

うかは、シミュレーションや計測による確認が必要です。

SSTL の JEDEC 仕様には直列終端と並列終端の両方の例が記載されています。終端電圧 VTT は電

源電圧 VCCO の半分と定義されています。仕様書にはドライバー側での直列終端の例が示されてい

ますが、その目的はドライバーと伝送ラインのインピーダンスを一致させることにある点に注意が

必要です。7 シリーズ FPGA の SSTL ドライバーは約 40 ～ 50Ω の出力インピーダンスを目標に設

計されているため、外部をソースとする直列終端を使用せずにより優れたシグナルインテグリティ

が得られます。可能であれば、トライステートの DCI I/O 規格 (T_DCI) の適用から検討すること

を推奨します。この規格では、出力バッファーがトライステートの場合のみ、内部の並列終端抵抗

が接続されます。 7 シリーズデバイスで使用する I/O 規格、駆動能力、インターフェイスに含まれ

るほかのデバイス (通常 DRAM IC) のオンダイ終端 (ODT) のオプション、終端トポロジは、十分

なシミュレーションと測定に基づいて設計者が慎重に選定する必要があります。使用可能な I/O 規格とオプションの詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照

してください。

双方向マルチポイントトポグラフィ

このトポグラフィはさらに複雑で、マルチポイントバスの任意のトランシーバーから残りすべての

トランシーバーに送信を行います。マルチポイントトポグラフィでは非常に遅い信号立ち上がり時

間 (10ns ～ 50ns) しかサポートされないため、一般には非常に低いクロックレートでの動作となり

ます。このトポグラフィは、利点よりも欠点の方が大きいため、一部の限られた用途でしか使用さ

れません。このトポグラフィで良好なシグナルインテグリティを確保するための設計上の制約につ

いては、この文書では説明を割愛します。





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第 4 章

PCB 材料とトレース

PCB 材料やケーブルの種類など、使用する伝送媒体によってシステム性能は大きく左右されます。

どのような伝送媒体でも GHz の高周波では損失が大きくなりますが、この章では、信号劣化を抑

えて個々のアプリケーションで大限の性能を引き出すためのガイドラインを紹介します。

目的の帯域幅

信号のエッジには、高調波と呼ばれる周波数成分が含まれます。高調波は信号の周波数の整数倍の

周波数を持ち、式 4-1 で求められる周波数までは大きな振幅があります。

f ≈ 0.35 / T 式 4-1

ここで、

f = 周波数 (GHz)T = 信号の立ち上がり時間 (Tr) または立ち下がり時間 (Tf) の小さい方 (ns)

PCB の誘電損失は周波数によって変化するため、 PCB の全損失を求めるには、まず目的の帯域幅

を決定しておく必要があります。これは、動作周波数を下限とし、式 4-1 で求められる周波数を上

限とする帯域幅となります。たとえば 10Gb/s の信号で立ち上がり時間が 10ps の場合、考慮すべき

帯域幅は 10GHz ～ 35GHz となります。

誘電損失

誘電体中で失われる信号エネルギーの量は、材料の特性によって異なります。材料の特性を表すパ

ラメーターには、比誘電率 εr (または誘電率) や誘電正接があります。ライン速度が GHz の高周波

領域では、表皮効果もエネルギーの損失に大きな影響を与えます。

比誘電率

比誘電率とは、誘電体が導体の容量に与える影響を表したものです。比誘電率が高いほど信号は低

速にトレースを移動し、そのトレース形状のインピーダンスは低くなります。基本的には、 εr の値

は小さいほどよいといえます。

どのような材料でも比誘電率は周波数によって変化しますが、FR4 では εr の値は周波数によって特

に大きく変化します。 εr はインピーダンスに直接影響するため、 FR4 では周波数が高くなるとト

レースのインピーダンスも大きくなります。このようなインピーダンスの増加は 1.125Gb/s ではそ

れほど目立ちませんが、 10Gb/s では大きな問題になります。




UG483 (v1.10) 2014 年 11 月 12 日

第 4 章 : PCB 材料とトレース

誘電正接

誘電正接は、電磁エネルギーが伝送ラインを伝搬する際にどれだけ誘電体中で失われるかを表した

ものです。誘電正接が小さいほど信号劣化は少なくなり、より多くのエネルギーが受信側へ到達し

ます。

周波数が高いほどエネルギー損失の度合いも大きくなるため、信号エッジの高調波成分は、周波数

の高いものほど劣化が顕著になります。これは、立ち上がりおよび立ち下がり時間の劣化という形

で現れます。

表皮効果と抵抗損失

表皮効果とは、電流が導体の表面近くのみを流れるようになることをいいます。これは、高周波信

号では磁界の発生によって電流が導体の中心から外周方向へ押しやられるのが主な原因です。

表面付近の電流密度が高くなると、電流が流れる有効断面積が減少します。導体の有効断面積が小

さくなると、抵抗が大きくなります。表皮効果は高周波で特に顕著なため、データレートが上昇す

ると抵抗損失が大きくなります。

抵抗損失も誘電正接と同様の影響を信号に与えます。も周波数の高いものから順に高次の高調波

成分の振幅が小さくなるため、立ち上がりおよび立ち下がり時間が長くなります。10Gb/s の信号の

場合、 FR4 では基本周波数にもやや劣化が生じます。

たとえば幅 8mil のトレースの場合、1MHz 時の抵抗は約 0.06Ω/インチですが、10Gb/s 時の抵抗は

1Ω/インチを超えることもあります。トレース長が 10 インチで電圧幅が 1.6V の場合、高調波の損

失や誘電損失は別にして、基本周波数の抵抗損失だけで 160mV の電圧降下が生じます。

基板材料の選択

基板材料は、個々のアプリケーションで性能とコストのバランスが適となるように選択する必要

があります。

PCB 基板材料としても一般的な FR4 で良好なシステム性能を得るには、システムデザインに十

分な注意が必要です。トレース長が長い場合やデータレートが高い場合は、誘電損失の少ないより

高価な基板材料を使用する必要があります。

Nelco などの基板は誘電損失が少なく GHz 領域での信号劣化も非常に少ないため、 PCB の大帯

域幅が拡大します。 3.125Gb/s の場合、 FR4 よりも Nelco の方が電圧幅のマージンが大きく、ト

レース長を長くできるという利点があります。10Gb/s の信号を扱う場合は、高速トレースの長さが

きわめて短い場合を除き、 Nelco など誘電損失の少ない基板が必要となります。

使用する基板材料は、高速トレースの全長とシグナリングレートによって決定します。

HSPICE シミュレーションでは、誘電率や誘電正接など PCB 基板材料のさまざまなパラメーター

を変化させて What-if 分析を行い、各種基板材料を評価できます。このシミュレーションでアイパターンの品質への影響を判定し、より高価な材料を使用すべきかどうかを決定します。銅箔の厚さ

など、その他のパラメーターの影響もシミュレーションで検討できます。




トレース

トレース

トレースの形状

すべてのトレースで、その特性インピーダンスはスタックアップの形状とトレースの形状に左右さ

れます。差動トレースの場合は、密結合ペア間の誘導性および容量性結合もトレースの特性インピー

ダンスに影響を与えます。

トレースのインピーダンスは、トレースとその近くの導体との誘導性および容量性結合によって決

定します。これらの導体としては、プレーン、ビア、パッド、コネクタ、ほかのトレース (差動ペ

アのトレースを含む) などがあります。基板の特性、導体の特性、鎖交磁束の面積、近くにある導

体との距離によって結合の大きさが決定し、これによって終的なインピーダンスが決定します。

これらの複雑な相互作用を解決してトレースの終的なインピーダンスを計算するには、 2Dフィールドソルバーが必要です。既存のトレース形状を検証するツールとしても、 2D フィールド

ソルバーは役立ちます。

トレースの幅を広くすると電流の流れる断面積が大きくなり、高速インターフェイスにおける抵抗損

失が小さくなります。スペースの制約の範囲内で可能な限り幅の広いトレースを使用してください。

トレース幅の許容値は絶対項で表現されるため、トレースの幅を広くするとトレースの製造ばらつき

の割合を小限に抑えることができ、伝送ラインのインピーダンスをより厳密に制御できます。

また、マイクロストリップよりもストリップラインを使用した方がよいこともあります。これは、

トレースの両側が基準プレーンでシールドされ、放射が抑えられるためです。マイクロストリップ

は上層または下層に配線されるため、基準プレーンでシールドされるのは片側のみで、もう片

側は環境に露出しています。

善の結果を求めるなら、 2D または 3D フィールドソルバーを用いて検証してください。

高速トランシーバーにおけるトレースの特性インピーダンスデザイン

トランシーバーは差動信号を使用するため、トレース構成としては差動エッジ結合ストリップライ

ンや差動マイクロストリップを用います。一部のバックプレーンでは差動ブロードサイド結合スト

リップラインの構成をとることもありますが、 P ビアと N ビアが非対称でコモンモードの不完全

性が生じるため、動作速度が 10Gb/s の場合は推奨できません。

一部の例外を除き、チャネル内の伝送ラインには 50Ω の特性インピーダンス (Z0) を使用します。

一般に、トレースの幅と間隔の比 (W/S 比) が 0.4 (たとえばトレース幅 8mil で間隔 20mil) より大

きいと、 P 信号と N 信号の結合がトレースのインピーダンスに影響します。この場合、差動トレー

スの奇モードインピーダンス (Z0O) を 50Ω となるように設計する必要があります。差動インピー

ダンス (ZDIFF) は ZDIFF = 2xZ0O なので、 100Ω となります。

また、 Z0O が 50Ω の場合に W/S 比を 0.8 以上とするとトレース同士の強い結合が生じ、より幅が

狭く損失の大きいトレースを使用しなくてはならないため、W/S 比を 0.8 未満に抑える必要があり

ます。つまり、 Z0O が 50Ω の場合は 60Ω 以下の偶モードインピーダンス (Z0E) が推奨されます。

図 4-1 から図 4-4 に、差動構造の断面図の例を示します。




UG483 (v1.10) 2014 年 11 月 12 日


一流の PCB メーカーはインピーダンス制御の重要性を十分に理解しており、 50Ω の Z0O を得られ

るようにライン幅の微調整にも対応しています。 PCB メーカーからは、個々の PCB レイアウトに

必要なパラメーターも提供されます。一部のパラメーターは、例に示したガイドラインから計算ま

たはシミュレーションで求めることができます。通常は Z0O の許容値を ±10% とすることで十分な

性能が得られます。許容値をこれよりも小さくするとチャネルの性能は向上しますが、コストも増

加します。


図 4-1 : 差動エッジ結合対称型ストリップライン


図 4-2 : 差動エッジ結合オフセット (非対称型) ストリップライン


図 4-3 : 対称型ブロードサイド結合ストリップライン


図 4-4 : 差動マイクロストリップ

UG483_c4_01_031711

h

h

w wsEr

td=2h+t

h

h

w ws

Er

t

td=3h+2t

h orthogonal lines

UG483_c4_02_031711

t

t

Er

h

h w

2hd=4h+2t

UG483_c4_03_031711

w wst

Er

Er = 1

h

UG483_c4_04_031711




トレース

トレース配線

高速シリアル差動トレースは特に重要なトレースなので、これらが適なパスとなるように優先的

に配線します。これにより、トレースの曲げやビアが小限ですむため、インピーダンスの不整合

の可能性を小化できます。トレースはできる限り短くまっすぐに配線し、層間接続も少なくする

必要があります。ビアの影響について 68 ページの「差動ビア」で説明します。

高速トレースは、ほかのトレースやノイズ源となる可能性があるものの近くに配線しないよう注意

します。隣接する信号層のトレースは直角に交わるようにして、クロストークを小限に抑えます。

上部または下部のストリップライン層は、ビアスタブを小にするために可能な限りストリッ

プラインを使用してください。スタックアップを使用する予定がある場合は、これらの層をできる

限り基板の上層および下層近くに配置する必要があります。

デザイン上の制約により、BGA から配線を引き出したり、ビアとコネクタランチまたは SMT パッ

ドを接続するためにマイクロストリップが必要となることがあります。このような場合は、マイク

ロストリップトレースをできる限り短くする必要があります。

トレースの曲げ角は 90° ではなく、 45° としてください。 90° で曲げると、トレースの有効幅が変化

し、導体面積の増加分と基準プレーンの容量性結合によってインピーダンスの不整合性が生じます。

差動ペアの 2 本のトレースは、長さを短縮してスキューを抑える必要があります。スキューはコモ

ンモードの不一致の原因となり、この結果、差動電圧幅が小さくなってしまいます。

プレーン分割

信号の基準プレーンには、ノイズの多い電源プレーンではなくグランドプレーンを使用するように

します。トレース配線の下でプレーンが分割されているとインピーダンスの不整合性が生じるため、

基準プレーンはトレースの長さ全体にわたって連続している必要があります。プレーンを分割する

と、その部分でトレースと基準プレーンの結合が急激に変化するため、トレースのインピーダンス

も変化します。

リターン電流

トレース配線の直下にプレーン分割があると、リターン電流にも問題が生じます。 55 ページの「誘

電損失」で説明したように、高速信号は表皮効果によりトレースの表面付近を流れます。同時に、

リターン電流もカップリングした基準プレーンの表面付近を流れます。

トレースと基準プレーンのカップリングにより、リターン電流は信号の伝送ラインとなっているト

レースの近くを流れようとします。しかしプレーンに分割があると、その部分でリターン電流はト

レースと並行したパスを流れることができなくなり、別の経路が必要となります。

プレーン分割があると電流のリターンパスが適でなくなり、電流ループ面積が大きくなるため、

プレーン分割部分でトレースのインダクタンスが増大し、トレースのインピーダンスが変化します。

損失性伝送ラインのシミュレーション

回路シミュレータには周波数領域のものや時間領域のものなどさまざまな種類があり、それぞれモ

デルの実装方法も異なるため、モデルが実際の損失を正確に反映しているかどうかを確認すること

が重要です。モデルと公表されている既知の構成を比較するのも 1 つの方法です。




UG483 (v1.10) 2014 年 11 月 12 日


ケーブル

ケーブルは、導体と誘電体の物理寸法がケーブルの長さ全体で一定しているため、インピーダンス

が制御された伝送ラインといえます。高品質のケーブルはこれらの寸法にほとんどばらつきがな

く、高周波でも損失が少なく広い帯域幅が得られます。

コネクタ

高周波アプリケーションの場合、ケーブルに接続されたコネクタは、寄生インダクタンス、寄生容

量、クロストークの少ないものでなければなりません。

導体間のスキュー

ケーブルを選択する際は、ケーブル内の導体間のスキューの仕様を確認する必要があります。導体

の長さが一致していない場合、コモンモードにスキューが発生し、アイパターンの高さに直接影

響を及ぼします。




第 5 章

高速信号トランジションを考慮したデザイン

チャネル内では、どのトランジションもリンク性能への影響を小限に抑えるように設計する必要

があります。この章では、伝送ライン終端のインターフェイスについて説明します。

伝送ラインには、その全長にわたって特定の特性インピーダンスが定義されています。しかし、伝

送ラインと接続される 3 次元構造物の場合、信号パス全体にわたるインピーダンスを定義したり一

定に保ったりすることは容易ではありません。伝送ラインの特性インピーダンスのみの場合 2Dフィールドソルバーで十分ですが、 10Gb/s の信号がこれら構造物を通過する際の信号から見たイ

ンピーダンスを計算するには、 3D フィールドソルバーなどのソフトウェアツールが必要です。

この章では、PCB 設計者がこれらのチャネルを設計する際の参考となるように、解析結果や例を紹

介します。この章で取り上げられていないケースについては、さらにシミュレーションと解析が必

要となることがあります。

過剰容量とインダクタンス

多くの場合、差動信号のトランジションでは容量が過剰になります。 P と N のパスが互いに結合し

て、大きな容量を形成するためです。多くのトランジションが、広い周波数帯域にわたって集中容

量と同じ周波数応答を示します。

デザイン上、インダクタンスを大きくすると過剰容量を打ち消すことができますが、密度や物理的

な制約がある場合はこの方法は使用できません。ブラインドビアを使用する、はんだボールのピッ

チを大きくする、ビアパッドを小さくするなどの方法で容量を抑えることはできますが、実際のデ

ザインでこれらの方法が利用できるとは限りません。

シミュレーションまたは計測による TDR (時間領域反射測定) 法を利用すると、トランジションに

おける過剰な容量やインダクタンスを特定できます。

TDR (時間領域反射測定) 法TDR 法による計測では、インターコネクトにステップ入力を印加します。階段波形の電圧がイン

ターコネクトを進む際に過剰な容量やインダクタンスがある場合に、反射信号を観察することでそ

の位置と大きさを知ることができます。

分路 (シャント ) 容量 (図 5-1) があるとインピーダンスが瞬間的に低下し、直列インダクタンス (図 5-2) があると反対方向にインピーダンス不整合が発生します。Td は伝送ラインの前半 (左側) の伝搬遅延です。インピーダンス不整合による反射波が TDR ポートに戻るまでには 2*Td の時間が

かかります。伝送ラインにおける信号の伝搬速度がかかっていれば、チャネル内で過剰容量やイン

ダクタンスのある位置を計算で求められます。




UG483 (v1.10) 2014 年 11 月 12 日

第 5 章 : 高速信号トランジションを考慮したデザイン

この過剰容量 (C) またはインダクタンス (L) の大きさは、トランジションの TDR 応答を正規化し

た面積を積分することで、TDR 波形から求めることもできます。次に、容量とインダクタンスを求

める式をそれぞれ示します。

式 5-1

式 5-2


図 5-1 : 分路容量がある場合の TDR 波形


図 5-2 : 直列インダクタンスがある場合の TDR 波形

Td

2Td

C 50Ω

UG483_c5_01_031711

50Ω

UG483_c5_02_031711

C 2Z0-----–

Vtdr t( ) Vstep–

Vstep--------------------------------- dt

t1

t2

=

L 2Z0

Vtdr t( ) Vstep–

Vstep--------------------------------- dt

t1

t2

=




BGA パッケージ

図 5-3 に、正規化後の TDR 面積の積分を示します。

これらの式で求めた結果は立ち上がり時間のばらつきの影響を受けず、両端に接続されている伝送

ラインがほぼ 50Ω であれば、シミュレーションによる TDR 測定にも有効です。ただし、実際の計

測精度は Z0 に大きく依存します。

BGA パッケージ

BGA パッケージ内の各信号パスは、シグナルインテグリティが適になるよう注意深く設計され

ています。シングルエンド I/O をサポートするトレース設計は、公称 50Ω のトレースインピーダ

ンスを目標としています。これに対し、高速 SERDES I/O 向けのトレースは、公称 100Ω の差動イ

ンピーダンスが得られるように設計されています。信号パスの設計では、はんだボールや基板ビア

などの不連続点を適化し、これらがシグナルインテグリティに与える影響を小限に抑えるため

に特に注意が払われています。このために、パッケージ性能のモデル化および測定には、 3 次元の

全波電磁界ソルバーやベクターネットワークアナライザーを使用しています。

SMT パッド

トランスミッターとレシーバーの間に AC カップリングが必要なアプリケーションでは、チャネル

に SMT パッドを挿入してカップリングキャパシタを実装します。標準の SMT パッドには、近接

した基準プレーンとの間でプレート容量が発生するため、容量が過剰になります。図 5-4 は、厚さ

3mil の FR4 誘電体の上で 5mil 幅のトレース (Z0 = 50Ω) を 28mil 幅の 0402 SMT パッドに接続し

たトランジションの例を示したものです。


図 5-3 : 正規化後の TDR 面積の積分

t2

Shaded area goes into the integral for Equation 13-2 UG483_c5_03_031711

t1




UG483 (v1.10) 2014 年 11 月 12 日


上記の寸法で 2D フィールドソルバーを使用すると、5mil トレースは Z0 が 50Ω となります。0402パッドの Z0 は 16Ω です。インピーダンスが 50Ω を下回っているのは、パッドの容量が非常に大き

くインダクタンスが非常に小さいためです。このトランジションの性能を適化するには、 2 つの

方法があります。

1 つは、トレースとパッドの幅を同じにして、グランドプレーンをスタックアップの下層に移動す

ることによってトランジションの Z0 を 50Ω に維持するという方法です。この方法は特別な解析は

不要ですが、 SMT キャパシタ本体のフリンジ容量によって誤差が生じる場合があります。ただし

トレースの幅が 28mil となるため、トレース密度の点では不利になります。

もう 1 つは、図 5-5 に示したように、パッド直下のグランドプレーンを取り除き、パッドとグラン

ドプレーン間のプレート容量によって生じる過剰な容量を大幅に除去するという方法です。この方

法は初の方法に比べトレース密度を高くできますが、 3D フィールドソルバーによる解析や計測

が必要で、所望の性能を得るには PCB のデザインを繰り返す必要があります。

2D フィールドソルバーの例を見ると、パッドフットプリント直下のグランドプレーンを除去する

ことによって 50Ω に近い値を達成できることがわかります。次に 3D フィールドソルバーを使用

してこの結果を検証し、さらに精度を高めます。

図 5-6 は、 2D シミュレーションの場合とまったく同様にグランドプレーンを除去した様子を示し

ています。HFSS による周波数領域解析でも、この手法によってリターンロスが 20dB (10 倍) 改善

されることがわかります。


図 5-4 : 2D フィールドソルバーによる 5mil トレースと 28mil パッドの解析


図 5-5 : トランジションの最適化

Line- 5.2 mils wide over 3 mil FR4 Dielectric- L = 288 nH/m- C = 116 pF/m- Zo = 50Ω

5 Mil Trace

Pad- 28 mils wide over 3 mil FR4- L = 98 nH/m- C = 404 pF/m- Zo = 16Ω

28 Mil Pad

UG483_c5_04_031711

- L = 241 nH/m- C = 89 pF/m- Zo = 52Ω

28 Mil Pad

UG483_c5_05_031711




SMT パッド

図 5-7 は、 0402 パッド構造のリターンロスを線形スケールで比較したものです。


図 5-6 : パッド下部を除去したモデル (Ansoft HFSS)


図 5-7 : 0402 パッド構造のリターンロスの比較

UG483_c5_06_031711

Z

Y

X

0

-20

-40

-60

0 2 4 6

Frequency, GHz

8

Cleared Planes

Uncleared Planes

10

dB(S

(3,3

))dB

(S(1

,1))

UG483_c5_07_031711




UG483 (v1.10) 2014 年 11 月 12 日


図 5-8 に見られるように、約 -40dB/decade の傾きは集中キャパシタの周波数応答とほぼ同じです。

次に、 HFSS でモデル化された同じトランジションのシミュレーションによる計測結果を使用し、

このトランジションの時間領域の性能を計測します。そのために、先ほどの周波数領域解析の S パラメーターの結果に対して TDR を実行します。

図 5-9 と図 5-10 に示した赤い曲線は SMT パッド直下のグランドプレーンを除去していない場合

の波形で、容量性の降下が顕著に見られます。青い曲線はグランドプレーンを除去した場合の波形

で、過剰容量が大幅に低減していることがわかります。この改善の大きさは、式 5-1 と式 5-2 で計

算できます。


図 5-8 : 対数 (周波数) スケールでの 0402 パッド構造のリターンロスの比較


図 5-9 : 0402 パッド構造の TDR 結果の比較

0

-20

-40

-60

1E8 1E9

Frequency, Hz

+40dB/Decade RL Slope Shows a Good Fit to Lumped Capacitance

1E10

dB(S

(3,3

))dB

(S(1

,1))

UG483_c5_08_031711

0

100

200

300

400

500

600

0.0 0.5 1.0 1.5

Time, ns

2.0 2.5 3.0

Vtd

rPla

neC

lear

ed, m

VV

tdrP

lane

Not

Cle

ared

, mV

UG483_c5_09_031711




SMT パッド

図 5-11 と図 5-12 に示すように、 SMT パッド直下のグランドプレーンを除去することによって

SMT パッドのトランジション性能は大きく改善されます。過剰な容量は 1/15 に低減し、リターン

ロスは 20dB 向上します。


図 5-10 : 0402 パッド構造の TDR 結果の比較


図 5-11 : 840fF の過剰容量 (グランドプレーン除去前)

0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.000.55 1.05

350

400

450

500

300

550

Time, ns

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG483_c5_10_031711

550

500

450

400

350

300

0.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

Time, ns

m1

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG483_c5_11_031711

m2




UG483 (v1.10) 2014 年 11 月 12 日


差動ビア

差動ビアはも一般的なトランジションで、信号ペアは上層のストリップラインまたは上層のマ

イクロストリップから下層のストリップラインまたは下層のマイクロストリップへ接続する際に

必ずトランジションが発生します。

図 5-13 に、GSSG (Ground-Signal-Signal-Ground) タイプの差動ビアを示します。グランドビアは

スタックアップの各グランドプレーンに接続されていますが、信号層は信号の入口と出口の層にし

かパッドがありません。


図 5-12 : 57fF の過剰容量 (グランドプレーン除去前)

550

500

450

400

350

300

0.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

Time, ns

m1

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG483_c5_12_031711

m2


図 5-13 : 差動ビアのサンプルデザイン

UG483_c5_13_031711

Via Diameter = 12 mils (0.012 inches)

Pad Diameter = 22 mils

Annular Ring = 5 mils

GSSG Via Pitch = 40 mils

Oblong Antipads = ~55 mils x 95 mils,

aligned with ground pads




差動ビア

GSSG ビアの主な利点は、信号のリターン電流が信号ビア近くのグランドビアを流れるため、過剰

なインダクタンスを抑制できることです。信号パスも差動信号の P と N で対称になっており、この

ことが P/N の不均衡によるコモンモードの悪影響を抑える上で大きな意味を持っています。

長円形の大きなアンチパッドにより、ビア本体と周囲のプレーンエッジ間に発生する過剰なフリン

ジ容量が抑えられます。未使用のパッドは削除しています。

図 5-13 は、 80mil 基板の差動ビアサンプルデザインです。デザインを開始する際は、まずこの寸

法を使用するとよいでしょう。ここに示した寸法は、それぞれの値の比を一定に維持しさえすれば、

密度の制約の有無によって拡大または縮小できます。比を維持して拡大/縮小すると、差動ビアのイ

ンピーダンス性能を維持したまま個々のアプリケーションに合わせて全体のサイズを調整できま

す。終的な寸法は、製造性と密度の制約によって決定します。

実際の厚さに合わせてビア長を 80mil の場合の値から微調整することはできますが、ビア長とほか

の寸法の比が変わるとビアのインピーダンスが変化してしまいます。このような場合を含め、差動

ビアの構成については 3D フィールドソルバーを用いてモデルのシミュレーションを行い、目標の

性能が満たされていることを確認するのが理想的です。

一般的な原則として、 P と N のパスはトランジション部分で等長配線とする必要があります。信号

は可能な限りビアの全長を通るようにして、ビアスタブを可能な限り残さないようにします。

図 5-15 は、コモンモード応答 (SCC11) と差動応答 (SDD11) の場合で S パラメーターのリターン

ロスを比較した解析結果です。


図 5-14 : 16 層 PCB のピン L11 および L6 からの差動 GSSG ビア

UG483_c5_14_031711

From Pin L11, Exiting at Lower Layer From Pin L6, Exiting at Middle Layer




UG483 (v1.10) 2014 年 11 月 12 日


図 5-15 のグラフを見ると、コモンモード応答のリターンロスの方が 20dB 大きいことがわかりま

す。このように差動応答に比べてコモンモード応答の方が損失が大きいため、トランジションに入

る前に P/N のスキューを可能な限り小さくすることが非常に重要となります。ごく大まかな経験則

として、 1GHz では 40dB のリターンロスが生じ、その結果 60fF の過剰容量が発生します。過剰

容量の応答は極値が 1 つなので、単純な外挿法を利用できます。たとえばリターンロスを 34dB にシフトすると、過剰容量は 2 倍になります。GSSG ビアは性能特性に優れているため、ビアスタブ

が長くなっても差動ビアの容量は大で 2 倍にしかなりません。

P/N クロスオーバービア

一部のトランシーバーには、トランスミッターとレシーバーの信号ペアの極性を個別に切り替える

機能があります。この機能によって P/N 信号をボードレベルで交差させる必要がなくなるため、シ

グナルインテグリティが大幅に向上します。トランシーバーの極性切り替え機能がある場合はそれ

を利用し、 P/N クロスオーバービアは使用しないでください。

SMA コネクタ

適切に設計された SMA コネクタを使用するとデバッグ時間が短縮され、高性能チャネルを手戻り

作業なしに 1 回で正しく設計できます。 SMA コネクタを 10Gb/s で使用して良好な性能を得るに

は、目標の性能を満たすようにシミュレーション、デザイン、製造を行う必要があります。個々の

基板でコネクタが十分な性能を発揮できるよう、デザインサービスを提供しているベンダーもあり

ます。指定どおりの性能を達成するには、コネクタと基板の嵌合プロセスを十分に管理するための

アセンブリガイドラインが不可欠です。

ザイリンクスでは、 Rosenberger 社などコネクタメーカー数社の高精度 SMA コネクタを採用して

います。これらの製品は性能が優れていることはもちろん、上記の条件をすべて満たしています。


図 5-15 : L11 および L6 からの GSSG ビアで差動モードとコモンモードのリターンロスを

比較したシミュレーション結果

UG483_c5_15_031711

1E91E8 1E10

-60

-40

-20

-80

0

Frequency, Hz

dB(S

cc11

_L11

)dB

(Scc

11_L

6)dB

(Sdd

11_L

11)

dB(S

dd11

_L6)




バックプレーンコネクタ

バックプレーンコネクタ

バックプレーンコネクタには、シグナルインテグリティに関して次のような問題があります。

• P/N 信号のスキュー

• クロストーク

• コネクタピンによるスタブ

コネクタメーカーによっては、自社製コネクタの S パラメーター、モデル、レイアウトガイドラ

インだけでなく、デザインサポート、セミナー、トレーニングを提供しています。

マイクロストリップ/ストリップラインの曲げ角度

PCB 上でトレースを曲げた部分もトランジションとなります。差動トレースを 90° で曲げると、外

側のトレースの方が長くなり、 P/N の不均衡が生じます。 1 本のトレースの内部でも、信号の電流

はコーナーの内周に沿って流れようとするため、トレースを曲げた部分での実際の遅延はさらに小

さくなります。

P と N のパスのスキューを小にするには、マイクロストリップやストリップラインを 90° に曲げ

るのではなく、 45° ずつ 2 回に分けて曲げるマイターベンドとします。等長配線には、ジョグアウ

トを追加する方法もあります。図 5-16 に、このような方法でトレースを曲げた例を示します。

トレースを 90° で曲げると、トレースの幅が 41% 広くなるために容量が増加します。45° で曲げる

と、容量の増加を 8% に抑えられます。これに加え、プレーンを深さ 30mil まで除去すると過剰容

量をさらに抑えることができます。プレーンを除去した場合、トレースを広くしなくても 50Ω を維

持できました。

45° のマイターベンドにジョグアウトとプレーンの除去を組み合わせてシミュレーションしたとこ

ろ、過剰容量が低減し、 P/N の長さと位相の不一致が大きく改善されています。ジョグアウトなし

の場合は、P/N の長さに 16mil の不一致が生じます。FR4 材料の場合、16mil の不一致により 5GHzで 4.8°、すなわち 10Gb/s で 2.68ps (0.0268UI) の位相のずれが生じます。

図 5-17 から図 5-19 に示すとおり、ジョグアウトを使用すると位相のずれは 0.75°、ジョグアウト

とプレーン除去を併用すると 0.3° にまで抑えることができます。ジョグアウトとプレーン除去を両

方使用してシミュレーションしたところ、この構造物の過剰容量は 65fF にまで低減されています。


図 5-16 : トレースを 90° 曲げる場合のサンプルデザイン

Two45°

Turns

Plane Cut-Outs Jog-Out

UG483_c5_16_031711




UG483 (v1.10) 2014 年 11 月 12 日


2 つのラインが分離しており、あまり強く結合していないため、ラインを広くして特性インピーダ

ンスの増加を抑えようとするケースがよく見られます。しかし、ラインを広くしていない状態でも

コーナーとジョグアウトを含めた部分はまだ容量が過剰なため、結合していないジョグアウトの部

分を広くすることは避ける必要があります。


図 5-17 : 45° で曲げてジョグアウトを併用した場合の TDR シミュレーション結果


図 5-18 : 45° で曲げてジョグアウトを併用した場合のリターンロスシミュレーション結果

2.5

2.0

1.5

1.0

0.5

0.0

-0.5

0.0 0.2 0.4 0.6

Time, ns

0.8 1.0

vtdr

_dut

p, V

vtdr

_dut

n, V

vtdr

_dut

n2, V

vtdr

_dut

p2, V

UG483_c5_17_031711

-10

-20

-30

-40

-50

-60

1E8 1E9

Frequency, Hz1E10 5E10

dB(S

dd11

x)dB

(Sdd

11)

UG483_c5_18_031711




マイクロストリップ/ストリップラインの曲げ角度

図 5-20 に示すように、広いトレースではカーブした配線も効果的です。


図 5-19 : 45° で曲げてジョグアウトを併用した場合の位相応答シミュレーション結果


図 5-20 : 45° で曲げてジョグアウトを併用した場合としない場合の TDR 実測結果

-75

-76

-77

4.95 Frequency, GHz 5.00

Pha

se(S

(4,2

))P

hase

(S(3

,1))

Pha

se(S

(8,6

))P

hase

(S(7

,5))

UG483_c5_19_031711

UG483_c5_20_031711

No Jog-outs

No Jog-outs

With Jog-outs

With Jog-outs

Turns & Jog-outsTurns

Skew

50 mV, 200 ps Per Div.

10 mV, 100 ps Per Div.




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7 シリーズ FPGA PCB デザイン ガイド ( G483)...7 シリーズ FPGA PCB デザイン ガイド japan.xilinx.com UG483 (v1.10) 2014 年 11 月 12 日2014 年 5 月 13 日 1.9

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