7 シリーズ FPGA メモリリソースユーザーガイド (UG473) · 7 シリーズ FPGA メモリリソース japan.xilinx.com UG473 (v1.11) 2014 年 11 月 12 日 The information

7 シリーズ FPGA メモリリソース

ユーザーガイド

UG473 (v1.11) 2014 年 11 月 12 日

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UG473 (v1.11) 2014 年 11 月 12 日 japan.xilinx.com 7 シリーズ FPGA メモリリソース

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 1 日 1.0 初版

2011 年 3 月 28 日 1.1 2 ページの免責条項と著作権表示を更新。

表 2-1 の値、表 2-3 の記述、表 2-4 の値を更新。「ALMOST EMPTY フラグ」、「FULLフラグ」、「ALMOST FULL フラグ」の説明を変更。表 2-7 と表 2-8 の値を更新。図 2-6を変更。59 ページのクロックイベント 2 とクロックイベント 4 の説明を変更。「ケー

ス 3 : フルの FIFO からの読み出し」を図 2-8 を含め更新。

2011 年 4 月 14 日 1.2 「7 シリーズ FPGA と前世代の FPGA のブロック RAM および FIFO の相違点」を追

加。表 1-2 : 「7 シリーズデバイスのブロック RAM リソース」を追加。「読み出し幅

- READ_WIDTH_[A|B]」および「書き込み幅 - WRITE_WIDTH_[A|B]」の有効な

値を明記。「ブロック RAM のロケーション制約」の例を更新。表 1-18 のパラメー

ター名を更新。

「同期 FIFO」の概要でフラグの動作を明記。「FIFO ALMOST FULL/EMPTY フラグ

のオフセット範囲」の変更、表 2-8 の注記 1 の追加、式 2-1 の削除、式 2-2 を変更し

て新たに式 2-1 として更新。

「WEBWE[7:0]」のポート接続の指示を更新。

2011 年 10 月 18 日 1.3 「スタックドシリコンインターコネクト (SSI)」を追加。表 1-2 に Artix-7 および Virtex-7 ファミリを追加し、注記を更新。

2011 年 11 月 18 日 1.4 「Virtex-6 FPGA からの変更点」の 2 番目の箇条書きを更新。

2012 年 1 月 30 日 1.5 表 1-2 で、 XC7A8、 XC7A15、 XC7A30T、および XC7A50T を削除、 XC7K420T および XC7VX550T のデバイスあたりの 36Kb ブロック RAM の数を更新、注記 1 で「GTP/GTX クワッド」に変更。

「Simple Dual-Port (SDP) ブロック RAM」を更新。

2012 年 7 月 4 日 1.6 「Virtex-6 FPGA からの変更点」の 5 番目と 6 番目箇条書きを更新。

表 1-2 に Virtex-7 デバイスを追加。表 1-6 の RAMB36E1、 RAMB18E1、および FIFO18E1 の説明を更新。

表 2-3 の WREN の説明を更新。表 2-9 の TRCCK_RST/TRCKC_RST を TRREC_RST/TRREM_RST に置き換え。

2012 年 10 月 2 日 1.7 表 1-2 から XC7A350T、 XC7V1500T、および XC7VH290T を削除。

2013 年 8 月 7 日 1.8 表 1-2 に 3 つのデバイスを追加。

2013 年 10 月 2 日 1.9 2 ページの免責条項と著作権表示を更新。「バイトライトイネーブル」を更新。

2014 年 1 月 30 日 1.10 「概要」の後の箇条書きを更新。図 1-6 および図 3-2 を更新。

2014 年 5 月 9 日 1.10.1 表 1-7 および表 1-8 の誤植を訂正。

2014 年 11 月 12 日 1.11 表 1-2 に XC7A15T デバイスを追加。


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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについて内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 シリーズ FPGA と前世代の FPGA のブロック RAM および FIFO の相違点 . . . . . . . . . . . . . . . . 9

Virtex-6 FPGA からの変更点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9Spartan-6 FPGA からの変更点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

第 1 章 : ブロック RAM リソース概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11ブロック RAM の説明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13同期デュアルポートおよびシングルポート RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

データフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16書き込みモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16

WRITE_FIRST または透過モード (デフォルト ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17READ_FIRST または書き込み前読み出しモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17NO_CHANGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17

競合の回避 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18非同期クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18同期クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18

7 シリーズデバイスのブロック RAM のその他の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19出力レジスタ (オプション) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19個別に選択可能な読み出しポートと書き込みポートの幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19Simple Dual-Port (SDP) ブロック RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19カスケード接続が可能なブロック RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21バイトライトイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21ブロック RAM の ECC (誤り訂正符号) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22未使用ブロック RAM のパワーゲーティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

ブロック RAM のライブラリプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23ブロック RAM のポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

クロック - CLKARDCLK、 CLKBWRCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26イネーブル - ENARDEN、 ENBWREN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27バイトライトイネーブル - WEA、 WEBWE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27レジスタイネーブル - REGCEA、 REGCE、 REGCEB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27セット / リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

RSTREGARSTREG、 RSTREGB、 RSTRAMARSTRAM、 RSTRAMB . . . . . . . . . . .27アドレスバス - ADDRARDADDR、 ADDRBWRADDR . . . . . . . . . . . . . . . . . . . . . . . . . . . .27データ入力バス - DIADI、 DIPADIP、 DIBDI、 DIPBDIP . . . . . . . . . . . . . . . . . . . . . . . . . . .29データ出力バス - DOADO、 DOPADOP、 DOBDO、 DOPBDOP . . . . . . . . . . . . . . . . . . . . .29カスケード入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30

CASCADEINA、 CASCADEINB、 CASCADEOUTA、 CASCADEOUTB . . . . . . . . .30制御ピンの反転 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30未使用の入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30

ブロック RAM のアドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31ブロック RAM の属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

メモリ内容の初期化 - INIT_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31パリティメモリ内容の初期化 - INITP_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32

目次


6 japan.xilinx.com 7 シリーズ FPGA メモリリソース

UG473 (v1.11) 2014 年 11 月 12 日

出力ラッチの初期化 - INIT (INIT_A または INIT_B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32出力ラッチ/レジスタの同期セット / リセット (SRVAL_[A|B]) . . . . . . . . . . . . . . . . . . . . . . . . .33リセットまたは CE の優先度 - RSTREG_PRIORITY_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . .33オプションの出力レジスタ切り替え - DO[A|B]_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33拡張モードアドレス - RAM_EXTENSION_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34読み出し幅 - READ_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34書き込み幅 - WRITE_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34モード選択 - RAM_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34書き込みモード - WRITE_MODE_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34RDADDR_COLLISION_HWCONFIG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34SIM_COLLISION_CHECK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34INIT_FILE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35SIM_DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

ブロック RAM のロケーション制約. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35VHDL または Verilog コードでのブロック RAM の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35RAMB18E1 および RAMB36E1 プリミティブの設計上のその他の注意事項 . . . . . . . . . . . . . . . . 35

出力レジスタ (オプション) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35独立した読み出しポートと書き込みポートの幅を選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36RAMB18E1 および RAMB36E1 のポートマッピング設計規則 . . . . . . . . . . . . . . . . . . . . . . .36カスケード接続可能なブロック RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36バイトライトイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37

ブロック RAM のアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38大規模な RAM 構造の作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38レジスタモードでのブロック RAM の RSTREG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38

ブロック RAM のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40ブロック RAM のタイミングパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40ブロック RAM のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41

クロックイベント 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41クロックイベント 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42クロックイベント 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42クロックイベント 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

ブロック RAM のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42スタックドシリコンインターコネクト (SSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

第 2 章 : ビルトイン FIFO のサポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45デュアルクロック FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45同期 FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

同期 FIFO インプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47FIFO アーキテクチャの概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48FIFO プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48FIFO ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49FIFO の動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51

標準モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51FWFT (First Word Fall Through) モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51

ステータスフラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51EMPTY フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52ALMOST EMPTY フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52READ ERROR フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52FULL フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53WRITE ERROR フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53ALMOST FULL フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

FIFO の属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53FIFO ALMOST FULL/EMPTY フラグのオフセット範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . .55



VHDL および Verilog の FIFO テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56FIFO のタイミングモデルとパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

FIFO のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58ケース 1 : 空の FIFO への書き込み. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58ケース 2 : フルまたはほぼフルの FIFO への書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . .60ケース 3 : フルの FIFO からの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61ケース 4 : 空またはほぼ空の FIFO からの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62ケース 5 : すべてのフラグをリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64ケース 6 : デュアルクロック FIFO に対する読み出しと書き込みの同時実行 . . . . . . . .64

FIFO のアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65FIFO のカスケード接続によるワード数の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65FIFO の並列接続によるビット数の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

ブロック RAM と FIFO の有効な組み合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

第 3 章 : ビルトイン誤り訂正概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69ECC の動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70ブロック RAM ECC アーキテクチャの概略図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

ブロック RAM および FIFO ECC プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72ブロック RAM および FIFO ECC のポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73ブロック RAM および FIFO ECC の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76ECC モードの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

標準モードの ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80属性での設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80標準 ECC 書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80標準 ECC 読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

エンコード専用 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81属性での設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81エンコード専用 ECC での書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81エンコード専用 ECC での読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

デコード専用 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82属性での設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82デコード専用 ECC でのシングルビットエラーの挿入 . . . . . . . . . . . . . . . . . . . . . . . . . .82デコード専用 ECC でのダブルビットエラーの挿入. . . . . . . . . . . . . . . . . . . . . . . . . . . .82

ECC タイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83標準 ECC の書き込みタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83標準 ECC の読み出しタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83

DO_REG = 0 の場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83DO_REG = 1 の場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84

エンコード専用 ECC の書き込みタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84エンコード専用 ECC の読み出しタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84デコード専用 ECC の書き込みタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84デコード専用 ECC の読み出しタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84

ブロック RAM ECC モードのタイミングパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8564 ビットワード用 8 ビットパリティの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86ブロック RAM ECC の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86



UG473 (v1.11) 2014 年 11 月 12 日



このユーザーガイドについて

ザイリンクス 7 シリーズ FPGA には、 3 つの FPGA ファミリがあります。これらはすべても低

い消費電力を達成するよう設計されており、適な電力、性能、コストの実現に向けて、標準デザ

インをファミリ間で拡張させることが可能です。 Artix®-7 ファミリは、量産アプリケーション向け

に開発され、も低いコストと消費電力を実現するよう適化されています。 Virtex®-7 ファミリ

は、高のシステム性能と容量を提供するように適化されています。 Kintex®-7 ファミリは、対

コスト性能にも優れた新しいクラスの FPGA です。このユーザーガイドは、 7 シリーズ FPGAのブロック RAM について説明した技術的なリファレンスです。ブロック RAM は、効率的なデー

タの格納やバッファーに活用し、高性能なステートマシンまたは FIFO バッファー、大規模シフト

レジスタ、大規模なルックアップテーブル、 ROM などに使用されます。

この『7 シリーズ FPGA メモリリソースユーザーガイド』を含む、 7 シリーズ FPGA に関するす

べての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/support/documentation/7_series) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「ブロック RAM リソース」

• 第 2 章「ビルトイン FIFO のサポート」

• 第 3 章「ビルトイン誤り訂正」

7 シリーズ FPGA と前世代の FPGA のブロック RAM および FIFO の相違点

Virtex-6 FPGA からの変更点

• 競合の回避とアドレスの衝突の規則が緩和されました。

• SDP モードの WRITE_FIRST モードは、消費電力を抑えるために自動的に NO_CHANGE モー

ドにマッピングされます。

• ブロック RAM の内容の初期化およびリードバック動作が、新しいパワーゲーティング機能の

インプリメンテーションに伴い変更されています。

• 新しい外部電源 VCCBRAM からブロック RAM メモリセルに電力が供給されます。

• 7 シリーズ FPGA では、FIFO リセットの要件が簡略化されています。FIFO リセットのアサー

トが、書き込みクロックおよび読み出しクロックと同期するようになりました。ただし、リセッ

トのディアサートは非同期のままです。


http://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/silicon_devices/fpga/num-7-series.html

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG473&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312513%3B%26%2312514%3B%26%2312522%3B%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.11&docPage=9


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このユーザーガイドについて

• FIFO フラグのレイテンシは全体的に Virtex-6 FPGA でのレイテンシと異なります (表 2-4 参照)。

• RDCLK と WRCLK が異なる場合に、7 シリーズ FPGA の ALMOST_FULL_OFFSET の式が変

更されました。この場合、すべてのケースで表 2-8 の値に従うため、ALMOST_EMPTY_OFFSETの式は削除されます。

Spartan-6 FPGA からの変更点

• Virtex-6 ファミリと同様に、 7 シリーズ FPGA は 36Kb および 18Kb の両ブロック RAM コン

フィギュレーションをサポートします (Spartan®-6 FPGA の 18Kb/9Kb に対して、ネイティブ

で 36Kb/18Kb)。

• Virtex-6 ファミリには含まれず、 Virtex-6 ファミリで利用可能となっている次の主な機能が、

7 シリーズ FPGA のインプリメンテーションに含まれています。

• 専用の内蔵 FIFO

• 誤り訂正機能 (ECC)

• ブロック RAM の直接カスケード接続

• 出力ラッチおよびレジスタの個別リセット制御

• データ出力の非同期セット / リセット

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

japan.xilinx.com/support/documentation/index

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

japan.xilinx.com/support


http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support



第 1 章

ブロック RAM リソース

概要

7 シリーズ FPGA のブロック RAM は 2 つの独立した 18Kb RAM または 1 つの 36Kb RAM とし

て構成可能で、いずれも大 36Kb のデータを格納できます。 36Kb の各ブロック RAM は、 SDP(Simple Dual-Port) モードでは 64Kx1 (隣接する 36Kb ブロック RAM とカスケード接続)、32Kx1、16Kx2、 8Kx4、 4Kx9、 2Kx18、 1Kx36、 512x72 として構成できます。 18Kb の各ブロック RAMは、 SDP モードでは 16Kx1、 8Kx2、 4Kx4、 2Kx9、 1Kx18、 512x36 として構成できます。

Virtex®-6 FPGA のブロック RAM と同様に、書き込みと読み出しはクロックに同期して行われま

す。また、 2 つのポートは対称でそれぞれ完全に独立しており、保存したデータのみを共有します。

各ポートは、設定可能な幅のいずれかに指定でき、もう一方のポートからは独立しています。さら

に、 1 つのポートの読み出しポートと書き込みポートには別々の幅を設定可能です。メモリ内容は、

コンフィギュレーションビットストリームで初期化またはクリアできます。書き込み実行中のデー

タ出力は、以前の出力をそのまま維持するか、書き込まれているデータを出力するか、上書きされ

る以前のデータを出力するかを設定できます。

7 シリーズ FPGA のブロック RAM には次の特長があります。

• ブロックごとのメモリ格納機能により、各ブロック RAM に大で 36Kb のデータを格納でき

ます。

• 2 つの独立した 18Kb ブロックまたは 1 つの 36Kb ブロック RAM をサポートします。

• 各 36Kb ブロック RAM は SDP モードに設定でき、データ幅を 2 倍の 72 ビットにできます。

18Kb ブロック RAM もこのモードに設定でき、データ幅を 2 倍の 36 ビットにできます。こ

こで、 SDP モードとは、読み出し専用ポートと書き込み専用ポートが 1 つずつあり、それぞれ

が独立したクロックで動作しているものと定義します。

• SDP モードのブロック RAM では、一方のデータポートを固定幅とし、もう一方を可変幅に

できます。

• 2 つの隣接したブロック RAM を組み合わせることで、外部ロジックを使用せずに 1 つの 64Kx1メモリを作成できます。

• 36Kb ブロック RAM または 36Kb FIFO は 64 ビットの ECC (誤り訂正符号) ブロックを備え

ています。エンコード /デコード機能が別々に使用可能です。 ECC モードでエラー挿入機能が

使用できます。

• 初期値に対する、出力の同期セット / リセットは、ブロック RAM 出力のラッチおよびレジスタ

モードの両方で使用できます。

• 同期セットピンと同期リセットピンを分離することにより、オプションの出力レジスタのセッ

ト / リセットとブロック RAM の出力ラッチ段階を個別に制御できます。

• ブロック RAM を同期 FIFO として構成すると、フラグのレイテンシは安定します。

• 7 シリーズの FPGA では、 FULL フラグにレイテンシなくアサートできます。




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第 1 章 : ブロック RAM リソース

• 18、 36、 72 ビット幅のブロック RAM ポートには、バイトごとに個別の書き込みイネーブル

を含めることができます。これは、マイクロプロセッサとインターフェイスする際に頻繁に使

用される機能です

• 各ブロック RAM には、ビルトインデュアルクロック FIFO メモリとして動作するためのアド

レスシーケンス処理および制御回路がオプションで含まれています。 7 シリーズアーキテク

チャでは、 FIFO は 18Kb または 36Kb メモリとして構成できます。

• すべての入力はポートクロックに同期して取り込まれ、Setup-to-Clock タイミング仕様に従い

ます。

• すべての出力は、書き込みイネーブル (WE) ピンの状態によって、読み出しまたは書き込み中

に読み出しになります。これらの出力は、 Clock-to-Out 時間に有効になります。書き込み中の

読み出しの出力には、 3 つの動作モード、 WRITE_FIRST、 READ_FIRST、 NO_CHANGE があります。

• 書き込みには、クロックエッジが 1 つ必要です。

• 読み出しには、クロックエッジが 1 つ必要です。

• すべての出力ポートは、オプションでラッチまたはレジスタ付きです。別の読み出し /書き込み

を実行するまでは、出力ポートの値は一定です。デフォルトでは、ブロック RAM 出力はラッ

チモードです。

• 出力データパスにはオプションの内部パイプラインレジスタがあります。レジスタモードの

使用を強く推奨します。これにより、高クロックレートでの動作が可能になりますが、 1 クロックサイクルのレイテンシが追加されます。

7 シリーズのブロック RAM には次のような使用規則があります。

• ECC デコーダーの有効時 (EN_ECC_READ = TRUE)、同期セット / リセット (RSTRAM) ポー

トは使用できません。

• ブロック RAM の同期出力レジスタ (オプション) は、DO_REG = 1 のときに RSTREG を使用

してセットまたはリセット (SRVAL) されます。RSTREG と REGCE のどちらが優先されるか

は、 RSTREG_PRIORITY 属性で指定します。同期出力ラッチは DO_REG = 0 または 1 のと

きに RSTRAM を使用してセットまたはリセット (SRVAL) されます。

• ブロック RAM のアドレスピンおよび書き込みイネーブルピンのセットアップタイムは違反

しないようにします。アドレスセットアップタイムに違反すると、書き込みイネーブルが Lowであっても、ブロック RAM のデータ内容が破損します。

• ブロック RAM のレジスタモードが RSTREG で、 RSTREG_PRIORITY = REGCE の場合、

出力 DO レジスタ値をリセットするには、 REGCE = 1 とする必要があります。このモードで

は、ブロック RAM アレイデータ出力ラッチはリセットされません。ブロック RAM のラッチ

モード SRTRAM の場合、出力 DO ラッチ値をリセットするにはブロック RAM はイネーブル

(EN = 1) になっている必要があります。

• ブロック RAM プリミティブには RAMB36E1 と RAMB18E1 の 2 つがあります。ブロック RAM のモードは、RAM_MODE 属性で SDP モードまたは TDP (True Dual-Port) モードのい

ずれかに設定します。

• 特定のブロック RAM プリミティブを使用すると、読み出しおよび書き込みポートに異なる幅

が選択可能です。パリティビットはポート幅が x9、 x18、 x36 の場合のみ利用できます。読み

出し幅が x1、 x2、 x4 のときは使用しないでください。読み出し幅が x1、 x2、または x4 の場

合、有効な書き込み幅は x1、 x2、 x4、 x8、 x16、 x32 です。同様に、書き込み幅が x1、 x2、ま

たは x4 の場合、プリミティブの属性は 1、 2、 4、 9、 18、あるいは 36 に設定されますが、実

際に使用可能な読み出し幅はそれぞれ x1、 x2、 x4、 x8、 x16、または x32 となります。表 1-1に、ポート幅の組み合わせを示します。




ブロック RAM の説明

• RAMB36E1 の A15 ピンは、カスケード接続にのみ使用してください。それ以外では、A15 ピンは接続しないか、 High に固定してください。

• 非同期リセットによって EN 信号が非同期にアサートまたはディアサートされると、 EN 信号

のセットアップ/ホールドタイム違反となることがあります。その場合、初の読み出しまた

は書き込み動作の結果が想定した値になりません。 EN の非同期のアサートまたはディアサー

トが回避できない場合、非同期の RESET のアサートおよびディアサート中は EN のディア

サートを維持するか、 EN がアサートされてから有効なデータサイクルが発生するまで読み出

しサイクルまたは書き込みサイクルを挿入します。PLL 信号または MMCM LOCKED 信号が

失われるか、フリーランニングクロックが停止した場合、直ちに EN をディアサートします。

ブロック RAM の説明

7 シリーズデバイスには、分散 RAM メモリおよび高速 SelectIO™ メモリインターフェイスだけ

でなく、多数の 36Kb ブロック RAM が備わっています。各 36Kb ブロック RAM には、独立して

制御される 2 つの 18Kb RAM があります。ブロック RAM はカラムに配置され、ブロック RAMリソースの総数は 7 シリーズデバイスによって異なります (表 1-2 参照)。6Kb ブロックをカスケー

ド接続すると、タイミング遅延を小限に抑えて、ビット数とワード数の多いメモリをインプリメ

ントできます。

表 1-1 : パリティビットの使用法

プリミティブ設定

有効な読み出し幅有効な書き込み幅読み出し幅書き込み幅

RAMB18E1 1、 2、 4 9、 18 設定幅と同一 8、 16

RAMB18E1 9、 18 1、 2、 4 8、 16 設定幅と同一

RAMB18E1 1、 2、 4 1、 2、 4 設定幅と同一設定幅と同一

RAMB18E1 9、 18 9、 18 設定幅と同一設定幅と同一

RAMB36E1 1、 2、 4 9、 18、 36 設定幅と同一 8、 16、 32

RAMB36E1 9、 18、 36 1、 2、 4 8、 16、 32 設定幅と同一



注記 :

1. 一方のポート幅が 9 より小さく、もう一方が 9 以上の場合、パリティビット DIP/DOP は使用しないでください。

表 1-2 : 7 シリーズデバイスのブロック RAM リソース

デバイスデバイスあたりの 36Kb ブロック

RAM の総数

デバイスあたりの 36Kb ブロック RAM カラム数

カラムあたりの 36Kb ブロック RAM ブロック数

XC7A15T 25 3 30(1)(2)(4)

XC7A35T 50 3 30(1)(2)(4)

XC7A50T 75 3 30(1)(2)

XC7A75T 105 4 40(1)(2)(4)

XC7A100T 135 4 40(1)(2)

XC7A200T 365 9 50(2)(3)




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デュアルポートまたはシングルポートのエンベデッド RAM モジュール、ROM モジュール、同期

FIFO、データ幅コンバーターは、 CORE Generator™ のブロックメモリモジュールを使用してイ

ンプリメントできます。デュアルクロック FIFO は、CORE Generator の FIFO Generator モジュー

ルを使用して作成できます。同期または非同期 (デュアルクロック ) FIFO のインプリメントには、

専用のハードウェアリソースが使用されるため、 FIFO 制御ロジックに追加の CLB リソースを使

用する必要はありません。

XC7K70T 135 4 40(1)(2)

XC7K160T 325 7 50(1)(2)

XC7K325T 445 7 70(1)(2)

XC7K355T 715 12 60(2)

XC7K410T 795 12 70(1)(2)

XC7K420T 835 12 80(2)(4)

XC7K480T 955 12 80(2)

XC7V585T 795 9 90(2)

XC7V2000T 1,292 11 120(2)(5)(6)

XC7VX330T 750 11 70(7)

XC7VX415T 880 15 60(7)

XC7VX485T 1,030 15 70(2)

XC7VX550T 1,180 15 100(4)(7)

XC7VX690T 1,470 15 100(7)

XC7VX980T 1,500 17 90(7)

XC7VX1140T 1,880 16 120(5)(6)(7)

XC7VH580T 940 16 60(7)

XC7VH870T 1,410 16 90(7)

注記 :

1. (デバイスの) 右側のカラムには複数の GTP/GTX クワッドがあり、このカラムの各 GTP/GTX は 10 のブロック RAM ブロックを占有します。

2. カラムには PCI Express® 用 Gen1/Gen2 インターフェイスブロックが複数あり、各インターフェイスブロックは 5 つのブロック RAM ブロックを占有します。ブロック RAM ブロックは、複数の PCI Express 用インターフェイスブロックにまたがってカスケード接続できません。

3. 中央に位置する 4 つのブロック RAM カラムには複数の GTP クワッドがあり、これらのカラムの各 GTP クワッドは 10 のブロック RAM ブロックを占有します。

4. ブロック RAM ブロックの総数はツールで制限されます。

5. デバイスの左側にあるブロック RAM カラムでは、SLR (Super Logic Region) あたりのブロック RAM ブロックの数が 2 つ少なくなっています。

6. 各 SLR にはカラムあたり 30 の 36Kb ブロック RAM ブロックがあります。

7. カラムには PCI Express 用 Gen3 インターフェイスブロックが複数あり、各インターフェイスブロックは 10 個のブロック RAM ブロックを占有します。ブロック RAM ブロックは、複数の PCI Express 用インターフェイスブロックにまたがってカスケード接続できません。

表 1-2 : 7 シリーズデバイスのブロック RAM リソース (続き)

デバイスデバイスあたりの 36Kb ブロック

RAM の総数

デバイスあたりの 36Kb ブロック RAM カラム数

カラムあたりの 36Kb ブロック RAM ブロック数




同期デュアルポートおよびシングルポート RAM


データフロー

36Kb の TDP ブロック RAM は、36Kb の記憶領域と完全に独立した 2 つのアクセスポート (A および B) で構成されています。同様に、各 18Kb ブロック RAM のデュアルポートメモリは、18Kbの記憶領域と完全に独立した 2 つのアクセスポート (A および B) で構成されています。構造は完

全に対称で、両ポートは交換可能です。図 1-1 に RAMB36 の TDP のデータフローを示します。

表 1-3 にポートの機能とその説明を示します。

データの書き込み/読み出しは、どちらか一方のポートまたは両方のポートで実行できます。書き込

みは、それぞれクロックに同期して行われ、各ポートには、アドレス、データ入力、データ出力、

クロック、クロックイネーブル、書き込みイネーブルが含まれます。読み出しおよび書き込みは同

期で実行されます。そのため、 1 つのクロックエッジが必要です。

両方のポートで同じアドレスにアクセスした際に、その調整を行う専用モニターはありません。

2 つのクロックのタイミングは、ユーザーの責任で調整してください。同じアドレスに同時に書き

込みを実行した場合、物理的な破損はありませんが、書き込まれたデータは不確定になります。

X-Ref Target - Figure 1-1

図 1-1 : RAMB36 の TDP データフロー

DOPA

DIPA

ADDRA

WEA

ENA

CASCADEOUTB

RSTRAMA

CLKA

RSTREGA

REGCEA

REGCEB

DIPB

ADDRB

WEB

ENB

RSTRAMB

RSTREGB

CLKB

36-Kbit Block RAM

UG473_c1_01_052610

DOPB

DOB

DOA

DIA

DIB

36 KbMemory

Array

Port A

32

4

32

4

16

4

32

4

164

32

4

Port B

CASCADEOUTA

CASCADEINBCASCADEINA




UG473 (v1.11) 2014 年 11 月 12 日


読み出し

ラッチモードの読み出しは、クロックエッジに同期して行われます。読み出しアドレスが読み出

しポートに取り込まれてから、 RAM アクセス時間の後に、格納されたデータが出力ラッチに読み

込まれます。出力レジスタを使用した場合は、読み出しのレイテンシが 1 クロックサイクル増加し

ます。

書き込み

書き込みは、クロックエッジに同期して行われます。書き込みアドレスは書き込みポートに取り込

まれ、入力データがメモリに格納されます。

書き込みモード

書き込みクロックエッジ後の出力ラッチのデータは、WRITE_FIRST、READ_FIRST、NO_CHANGEの 3 つの書き込みモードのいずれを設定するかで決定します。このモードは、コンフィギュレー

ションで設定します。各ポートに対して別々の書き込みモードを設定でき、デフォルトのモードは

WRITE_FIRST です。 WRITE_FIRST では新たなデータが書き込まれると同時に、その新規デー

タが出力バスに送信され、 READ_FIRST ではあらかじめ保存されているデータが出力されます。

NO_CHANGE では、前回の読み出し処理の出力がそのまま送信されます。

表 1-3 : TDP モードでのポートの機能および説明

ポート名説明

DI[A|B] データ入力バス

DIP[A|B](1) データ入力パリティバスで、追加データ入力に使用できます。

ADDR[A|B] アドレスバス

WE[A|B] バイトライトイネーブル

EN[A|B] 非アクティブの場合、ブロック RAM にデータは書き込まれず、出

力バスが以前の状態に保持されます。

RSTREG[A|B] 出力レジスタの同期セット / リセット (DO_REG = 1)。REGCE より

も優先するかどうかは、 RSTREG_PRIORITY 属性で設定します。

RSTRAM[A|B] 出力データラッチの同期セット / リセット

CLK[A|B] クロック入力

DO[A|B] データ出力バス

DOP[A|B](1) データ出力パリティバスで、追加データ出力に使用できます。

REGCE[A|B] 出力レジスタクロックイネーブル

CASCADEIN[A|B] 64Kx1 モードのカスケード入力

CASCADEOUT[A|B] 64Kx1 モードのカスケード出力

注記 :

1. データパリティピンの詳細は、「データ入力バス - DIADI、 DIPADIP、 DIBDI、 DIPBDIP」を参照してください。

2. ブロック RAM プリミティブのポート名とポート機能名は異なることがあります。





WRITE_FIRST または透過モード (デフォルト )

図 1-2 に示すように、WRITE_FIRST モードでは入力データをメモリに書き込むと同時にデータ出

力にも格納されます (透過書き込み)。ここに示す波形は、オプションの出力パイプラインレジスタ

を使用しないラッチモードの場合です。

READ_FIRST または書き込み前読み出しモード

READ_FIRST モードでは、書き込み先アドレスに格納されていたデータが出力ラッチに送信され、

それと同時に入力データがメモリに格納されます (書き込み前に読み込み)。図 1-3 の波形は、オプ

ションの出力パイプラインレジスタを使用しないラッチモードの場合を示しています。

NO_CHANGE モード

NO_CHANGE モードでは、書き込み中、出力ラッチは変化しません。図 1-4 に示すように、デー

タ出力には後に読み込まれたデータがそのまま維持され、同じポートでの書き込みに影響されま

せん。ここに示す波形は、オプションの出力パイプラインレジスタを使用しないラッチモードの

場合です。このモードがも消費電力を削減できます。また、 SDP モードのブロック RAM では

WRITE_FIRST モードの動作と同じになるため使用できません。


図 1-2 : WRITE_FIRST モードでの波形

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) 1111 2222 MEM(dd)

ReadWriteMEM(bb)=1111

WriteMEM(cc)=2222

UG473_c1_02_052610


図 1-3 : READ_FIRST モードでの波形

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) old MEM(bb) old MEM(cc) MEM(dd)


WriteMEM(cc)=2222

UG473_c1_03_052610




UG473 (v1.11) 2014 年 11 月 12 日


競合の回避

7 シリーズ FPGA のブロック RAM メモリは、両方のポートが任意のメモリ位置に随時アクセスで

きる TDP RAM です。ただし、 2 つのポートから同じメモリ位置へアクセスする際には制限があり

ます。このようなアクセスには基本的に、両ポートで共通のクロックを使用している場合 (同期ク

ロック ) と、両ポートのクロック周波数または位相が異なる場合 (非同期クロック ) という 2 つの場

合が考えられます。

非同期クロック

一般的には、クロックは非同期であることが多く、両クロックのアクティブエッジが同時に発生す

ることはありません。

• 両ポートで読み出しを実行する場合、タイミングに制約はありません。

• 1 つのポートで書き込みを実行中に、もう 1 つのポートで同じメモリ位置に対して読み出しま

たは書き込みは実行できません。したがって、READ_FIRST モードでは、格納されていたデー

タが読み出されるかが不確定であるため、完全な非同期アプリケーションでは TDP、 SDP どちらのモードでも使用できません。非同期クロックによって 1 つのポートアドレスに対して同

時に読み出し /書き込み動作が発生する可能性がある場合は、 WRITE_FIRST モードを推奨し

ます。これに違反すると、シミュレーションモデルでエラーが発生します。この制限を無視す

ると、読み出しまたは書き込み動作の結果が予測できなくなります。ただし、デバイスが物理

的に破損することはありません。読み出しと書き込みを実行すると、書き込み位置に有効なデー

タが格納されます。

同期クロック

同期クロックは、両ポートのクロックのエッジが同時にアクティブになるという特殊な状況です。

• 同期クロックとは、両方のクロック入力ピンが同じクロックで駆動されるものと定義します。

• 両ポートで読み出しを実行する場合、タイミングに制約はありません。

• 1 つのポートで書き込みを実行中に、もう 1 つのポートを使用して同じメモリ位置に書き込み

はできません。ただし、両ポートで書き込むデータが同一の場合は例外です。

• 1 つのポートで書き込みを実行中、書き込みポートが READ_FIRST モードであれば、もう 1 つのポートで同じメモリ位置からデータを正しく読み出すことができます。その場合、両ポート

の DATA_OUT は書き込み前に格納されていたデータになります。


図 1-4 : NO_CHANGE モードでの波形

CLK

WE

DI

ADDR

DO

EN

Disable Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) MEM(dd)


WriteMEM(cc)=2222

UG473_c1_04_052610




7 シリーズデバイスのブロック RAM のその他の機能

書き込みポートが WRITE_FIRST または NO_CHANGE モードの場合は、読み出しポートの

DATA_OUT が無効 (不確定) になります。読み出しポートのモード設定は、この動作には影響

を与えません。


出力レジスタ (オプション)オプションの出力レジスタを使用すると、パイプライン処理における CLB フリップフロップへの

配線遅延が削減され、デザインのパフォーマンスが向上します。これらの出力レジスタには、独立

したクロックおよびクロックイネーブルの入力が供給されるため、入力レジスタの動作から独立し

た値が保持できます。図 1-5 にオプションの出力レジスタを示します。

個別に選択可能な読み出しポートと書き込みポートの幅

各ブロック RAM ポートでは、データ幅とアドレス幅 (アスペクト比) を制御できます。 7 シリーズ

FPGA の TDP モードのブロック RAM ではこの機能が拡張され、各ポートでの読み出しおよび書

き込みに異なるデータ幅を設定できるようになっています。たとえば、ポート A が 36 ビットの読

み出し幅と 9 ビットの書き込み幅を持ち、ポート B が 18 ビットの読み出し幅と 36 ビットの書き

込み幅を持つよう設定可能です。詳細は、31 ページの「ブロック RAM の属性」を参照してください。

読み出しポートと書き込みポートの幅が異なっていて、 WRITE_FIRST モードが設定されている場

合、有効なすべての書き込みバイトに対して、 DO には有効な新規データが現れます。有効となって

いないすべてのバイトに対しては、メモリに保存された以前のデータが DO ポートに出力されます。

読み出しポートと書き込みポートの幅を個別に設定できることにより、ブロック RAM に CAM(Content Addressable Memory) を効率的にインプリメントできます。このオプションは、 7 シリーズ

FPGA のブロック RAM を TDP モードとした場合、すべてのポートサイズとモードで使用可能です。

Simple Dual-Port (SDP) ブロック RAM18Kb ブロックおよび 36Kb ブロックはそれぞれ、 SDP RAM モードとしても構成できます。この

モードでは、ブロック RAM のポート幅が 2 倍になり、18Kb ブロック RAM では 36 ビット、36Kbブロック RAM では 72 ビットとなります。SDP モードのブロック RAM は、ポート A を読み出し


図 1-5 : ブロック RAM の論理図 (1 ポートのみ表示)

Register

OptionalInverter

Latches Register

Address

DI

WEEN

CLK

WriteStrobe

ReadStrobe

QD QD

DO

Control Engine

Configurable OptionsUG473_c1_05_052610

MemoryArray

(common toboth ports)

LatchEnable




UG473 (v1.11) 2014 年 11 月 12 日


ポート、ポート B を書き込みポートとし、読み出しと書き込みを同時に独立して実行できます。読

み出しポートと書き込みポートが同じデータ位置に同時にアクセスすると、TDP モードのポート競

合と同様に競合が発生します。 SDP モードのブロック RAM では、コンフィギュレーションポー

トからのリードバックがサポートされています。 7 シリーズ FPGA はこれらのモードを SDP (READ_FIRST、 WRITE_FIRST) でサポートします。図 1-6 に、 SDP モードにおける RAMB36の SDP データフローを示します。


図 1-6 : RAMB36 の SDP データフロー

表 1-4 : SDP モードでのポートの機能および説明

ポート名説明

DO データ出力バス

DOP データ出力パリティバス

DI データ入力バス

DIP データ入力パリティバス

RDADDR 読み出しデータアドレスバス

RDCLK 読み出しデータクロック

RDEN 読み出しポートイネーブル

REGCE 出力レジスタクロックイネーブル

SBITERR シングルビットエラーステータス

DBITERR ダブルビットエラーステータス

ECCPARITY ECC エンコーダー出力バス

SSR 出力レジスタまたはラッチの同期セット / リセット

WE バイトライトイネーブル

WRADDR 書き込みデータアドレスバス

WRCLK 書き込みデータクロック

WREN 書き込みポートイネーブル

注記 :

1. ブロック RAM プリミティブのポート名とポート機能名は異なることがあります。

36 Kb Memory Array

DO

RDEN

RDADDR

RDCLK

REGCE

DIP

WRADDR

WE

WRCLK

WREN

DI

UG473_c1_06_011414

64

8

8

15

15

64

DOP8

SSR





カスケード接続が可能なブロック RAM7 シリーズのブロック RAM アーキテクチャでは、 2 つの 32Kx1 RAM を組み合わせて 1 つの

64Kx1 RAM を作成できます。この際に、ローカルインターコネクトや追加の CLB ロジックの使

用は不要です。隣接する 2 つのブロック RAM をカスケード接続すると、64Kx1 ブロック RAM を作成できます。ただし、ブロック RAM を 2 つカスケード接続して、ブロック RAM のワード数を

増やすことができるのは、 64Kx1 モードのみです。カスケード接続可能なブロック RAM について

は、「RAMB18E1 および RAMB36E1 プリミティブの設計上のその他の注意事項」で詳しく説明し

ています。これ以外の方法によるビット数とワード数の拡張については、「大規模な RAM 構造の

作成」を参照してください。図 1-7 に、カスケードモードでポートを接続したブロック RAM を示

します。

バイトライトイネーブル

ブロック RAM にはバイトライトイネーブル機能があり、 8 ビット (1 バイト ) 単位で入力データ

を書き込むことができます。TDP モードの RAMB36E1 には、4 つの独立したバイトライトイネー

ブル入力があります。また、 SDP モードのブロック RAM (RAMB36E1) には、 8 つの独立したバ

イトライトイネーブル入力があります。表 1-5 に、36Kb および 18Kb ブロック RAM で利用でき

るバイトライトイネーブルの数を示します。各バイトライトイネーブルは、 1 バイトの入力デー

タと 1 パリティビットに対応しています。データ幅のコンフィギュレーションにかかわらず、すべ

てのバイトライトイネーブル入力を駆動する必要があります。この機能は、ブロック RAM を使

用してマイクロプロセッサと通信する場合に有用です。バイトライトイネーブル機能は、デュア

ルクロック FIFO や ECC モードでは使用できません。バイトライトイネーブルの詳細は、

「RAMB18E1 および RAMB36E1 プリミティブの設計上のその他の注意事項」を参照してくださ

い。図 1-8 に、 RAMB36E1 のバイトライトイネーブルのタイミング図を示します。


図 1-7 : カスケード接続可能なブロック RAM

DONot Used

DI DI

CASCADEINConnect to logic High or Low

CASCADEOUT(No Connect)

A[14:0]

WE

DO

A15A15

A[14:0]

DO

DI DI

A[14:0]

WE

DO

D Q

D Q

D Q

D Q

D Q

D Q

D Q

D Q

A15A15

A[14:0]

WE[3:0]

WE[3:0]

Interconnect Block RAM

RAM_EXTENSION = UPPER(0)

RAM_EXTENSION = LOWER(1)

01

0

1

0

1

01

UG473_c1_07_040411

CASCADEIN of Top

CASCADEOUT of Bottom

OptionalOutput FF

OptionalOutput FF




UG473 (v1.11) 2014 年 11 月 12 日


RAMB36E1 で 36 ビット幅または 18 ビット幅のデータパスを設定すると、データワード内で指

定したバイト位置への書き込みを任意のポートで制御できます。READ_FIRST モードの場合、DOバスにはアドレス指定したワード全体が書き込み前の内容で現れます。 WRITE_FIRST の場合は、

DO には新たに書き込まれた有効なバイトと未書き込みバイトのメモリの初期内容の組み合わせが

出力されます。

ブロック RAM の ECC (誤り訂正符号)36Kb ブロック RAM でのブロック RAM および FIFO インプリメンテーションでは、 64 ビットの

ECC (誤り訂正符号) を備えることができます。この機能を使用すると、ブロック RAM の読み出し

データのシングルビットおよびダブルビットエラーが検出できます。シングルビットエラーは出

力データで修正されます。

未使用ブロック RAM のパワーゲーティング

7 シリーズデバイスは、未使用またはインスタンシエートされていないブロック RAM の電源を

18Kb 単位で細かく切断します。デザイン内でインスタンシエートされていないすべての 18K ブロックに対してパワーゲーディングを有効にすることで、消費電力を削減できます。パワーゲー

ティングを用いた 18K ブロックは、コンフィギュレーション中に初期化されず、コンフィギュレー

ションインターフェイスからリードバックできません。従来の FPGA ファミリとは異なり、コン

フィギュレーションおよびリードバックには有効なビットストリームが必要です。空白のビットス

トリームは使用できません。インスタンシエートされていないブロック RAM へのアクセスは、内

部動作を無効にすることによって避けることができます。

表 1-5 : 使用可能なバイトライトイネーブル

プリミティブ大ビット幅バイトライトイネーブル数

RAMB36E1 TDP モード 36 4

RAMB36E1 SDP モード 72 8

RAMB18E1 TDP モード 18 2

RAMB18E1 SDP モード 36 4


図 1-8 : バイトライト動作の波形 (x36 WRITE_FIRST)

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222

1111 0011

XXXX

aa bb bb cc

0000 MEM(aa) 1111 1122 MEM(cc)


Byte WriteMEM(bb)=1122

UG473_c1_08_052610




ブロック RAM のライブラリプリミティブ


7 シリーズ FPGA のブロック RAM のライブラリプリミティブ、 RAMB18E1 および RAMB36E1はすべてのブロック RAM コンフィギュレーションの基本構築ブロックです。その他のブロック

RAM のプリミティブおよびマクロは、このプリミティブを基にしています。ブロック RAM の属性

によっては、1 つのプリミティブでのみ設定できます (パイプラインレジスタ、カスケードなど)。詳

細は、「ブロック RAM の属性」を参照してください。

9 ビット幅 (8+1)、 18 ビット幅 (16+2)、 36 ビット幅 (32+4) のコンフィギュレーションでは、入力

および出力データバスは 2 つのバスで表されます。各バイトに関連付けられている 9 番目のビット

にはパリティビット (誤り訂正ビット ) を保存するか、追加のデータビットとして使用できます。

この 9 番目のビットには、特定の機能はありません。パリティビット用に別のバスを使用した方が

良いデザインもありますが、たいていの場合は、通常のデータバスとパリティバスを一緒にして、

9 ビット、 18 ビット、または 36 ビットバスを使用しても問題ありません。読み出し /書き込み、お

よび保存はパリティビットを含めてすべてのビットで同様に行われます。

図 1-9 に、 36Kb の TDP のブロック RAM プリミティブ (RAMB36) の I/O ポートを示します。

表 1-6 にプリミティブの一覧を示します。


図 1-9 : ブロック RAM ポート信号 (RAMB36E1)

DOPADOP

DOPBDOP

DIADI

DIPADIPADDRARDADDR

WEAENARDEN

RSTREGARSTREG

CLKARDCLK

DOADO

DOBDO

RSTRAMARSTRAM

REGCEAREGCE

DIBDIDIPBDIP

ADDRBWRADDR

WEBWEENBWREN

RSTREGBRSTRAMB

REGCEB

CLKBWRCLK

UG473_c1_09_052610

32

4

16

4

32

4

32

4

32

4

16

8

CASCADEOUTA CASCADEOUTB

CASCADEINA CASCADEINB




UG473 (v1.11) 2014 年 11 月 12 日


表 1-7 と表 1-8 に、表 1-6 で示したプリミティブの各ポート名と説明を示します。ECC ポートにつ

いては、第 3 章「ビルトイン誤り訂正」で説明します。

表 1-6 : 7 シリーズ FPGA のブロック RAM および FIFO プリミティブ

プリミティブ説明

RAMB36E1 TDP モードでは、 x1、 x2、 x4、 x9、 x18、 x36 のポート幅をサポートします。

SDP モードでは、読み出し /書き込みポート幅は x64 または x72 で、もう一方のポート幅は x1、x2、x4、x9、 x18、 x36、 x72 です。

ECC モードでは、 64 ビット ECC エンコード /デコードをサポートします。

RAMB18E1 TDP モードでは、 x1、 x2、 x4、 x9、 x18 のポート幅をサポートします。

SDP モードでは、読み出し /書き込みポート幅は x32 または x36 で、もう一方のポート幅は x1、x2、x4、x9、 x18、 x36 です。

FIFO36E1 FIFO36 モードでは、 x4、 x9、 x18、 x36 のポート幅をサポートします。

FIFO36_72 モードでは、ポート幅は x72 です (オプションで ECC をサポート )。

FIFO18E1 FIFO18 モードでは、 x4、 x9、 x18 のポート幅をサポートします。

FIFO18_36 モードでは、ポート幅は x36 です。

表 1-7 : RAMB36E1 のポート名と説明

ポート名説明

DIADI[31:0] ポート A データ入力。アドレスは ADDRARDADDR で指定します。 SDP モードでのポート名

マッピングは、表 1-13 を参照してください。

DIPADIP[3:0] ポート A データパリティ入力。アドレスは ADDRARDADDR で指定します。 SDP モードでの

ポート名マッピングは、表 1-13 を参照してください。

DIBDI[31:0] ポート B データ入力。アドレスは ADDRBWRADDR で指定します。 SDP モードでのポート名


DIPBDIP[3:0] ポート B データパリティ入力。アドレスは ADDRBWRADDR で指定します。 SDP モードでの


ADDRARDADDR[15:0] ポート A アドレス入力バス。 RAM_MODE = SDP の場合、 RDADDR バスとなります。

ADDRBWRADDR[15:0] ポート B アドレス入力バス。 RAM_MODE = SDP の場合、 WRADDR バスとなります。

WEA[3:0] ポート A バイトライトイネーブル。 RAM_MODE = SDP の場合は使用しません。

WEBWE[7:0] ポート B バイトライトイネーブル。 RAM_MODE = SDP の場合、バイトライトイネーブルと

なります。

ENARDEN ポート A イネーブル。 RAM_MODE = SDP の場合、 RDEN となります。

ENBWREN ポート B イネーブル。 RAM_MODE = SDP の場合、 WREN となります。

RSTREGARSTREG 同期出力レジスタのセット / リセット。 SRVAL_A (DOA_REG = 1) で初期化します。 REGCE よりも優先するかどうかは RSTREG_PRIORITY_A で設定します。RAM_MODE ＝ SDP の場合、

RSTREG となります。

RSTREGB 同期出力レジスタのセット / リセット。 SRVAL_B (DOB_REG = 1) で初期化します。 REGCE よりも優先するかどうかは、 RSTREG_PRIORITY_B で設定します。





RSTRAMARSTRAM 同期出力ラッチのセット / リセット。SRVAL_A (DOA_REG = 0) で初期化します。RAM_MODE= SDP の場合、 RSTRAM となります。

RSTRAMB 同期出力ラッチのセット / リセット。 SRVAL_B (DOB_REG = 0) で初期化します。

CLKARDCLK ポート A クロック入力。 RAM_MODE = SDP の場合、 RDCLK となります。

CLKBWRCLK ポート B クロック入力。 RAM_MODE = SDP の場合、 WRCLK となります。

REGCEAREGCE ポート A 出力レジスタクロックイネーブル (DOA_REG = 1)。 RAM_MODE = SDP の場合、

REGCE となります。

REGCEB ポート B 出力レジスタクロックイネーブル (DOB_REG = 1)。

CASCADEINA ポート A カスケード入力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEINB ポート B カスケード入力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEOUTA ポート A カスケード出力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEOUTB ポート B カスケード出力。 RAM_MODE = TDP の場合のみ使用します。

DOADO[31:0] ポート A データ出力バス。アドレスは ADDRARDADDR で指定します。 SDP モードでのポー

ト名マッピングは、表 1-13 を参照してください。

DOPADOP[3:0] ポート A パリティ出力バス。アドレスは ADDRARDADDR で指定します。SDP モードでのポー


DOBDO[31:0] ポート B データ出力バス。アドレスは ADDRBWRADDR で指定します。 SDP モードでのポー


DOPBDOP[3:0] ポート B パリティ出力バス。アドレスは ADDRBWRADDR で指定します。SDP モードでのポー


表 1-8 : RAMB18E1 のポート名と説明

ポート名説明

DIADI[15:0] ポート A データ入力。アドレスは ADDRARDADDR で指定します。 SDP モードでのポート名


DIPADIP[1:0] ポート A データパリティ入力。アドレスは ADDRARDADDR で指定します。 SDP モードでの




DIPBDIP[1:0] ポート B データパリティ入力。アドレスは ADDRBWRADDR で指定します。SDP モードでの


ADDRARDADDR[13:0] ポート A アドレス入力バス。 RAM_MODE = SDP の場合、 RDADDR バスとなります。

ADDRBWRADDR[13:0] ポート B アドレス入力バス。 RAM_MODE = SDP の場合、 WRADDR バスとなります。

WEA[1:0] ポート A バイトライトイネーブル。 RAM_MODE = SDP の場合は使用しません。

WEBWE[3:0] ポート B バイトライトイネーブル (WEBWE [1:0])。 RAM_MODE = SDP の場合、バイトライトイネーブルとなります。

ENARDEN ポート A イネーブル。 RAM_MODE = SDP の場合、 RDEN となります。

表 1-7 : RAMB36E1 のポート名と説明 (続き)

ポート名説明




UG473 (v1.11) 2014 年 11 月 12 日


ブロック RAM のポート信号

ブロック RAM の各ポートは、同じ 36Kb メモリセルのセットにアクセスしますが、動作はそれぞ

れ独立しています。

クロック - CLKARDCLK、 CLKBWRCLK各ポートは、それぞれのクロックピンに完全に同期します。すべてのポートの入力ピンにはセット

アップタイムがあり、 CLK ピンを基準とします。また、出力データバスの Clock-to-Out も CLKピンを基準とします。クロックの極性は設定変更可能で、デフォルトでは立ち上がりエッジとなっ

ています。 SDP モードでは、 CLKA ポートが RDCLK となり、 CLKB ポートが WRCLK となり

ます。

ENBWREN ポート B イネーブル。 RAM_MODE = SDP の場合、 WREN となります。

RSTREGARSTREG 同期出力レジスタのセット / リセット。 SRVAL_A (DOA_REG = 1) で初期化します。 REGCE よりも優先するかどうかは RSTREG_PRIORITY_A で設定します。RAM_MODE ＝ SDP の場合、

RSTREG となります。

RSTREGB 同期出力レジスタのセット / リセット。 SRVAL_B (DOB_REG = 1) で初期化します。 REGCE よりも優先するかどうかは、 RSTREG_PRIORITY_B で設定します。

RSTRAMARSTRAM 同期出力ラッチのセット / リセット。SRVAL_A (DOA_REG = 0) で初期化します。RAM_MODE= SDP の場合、 RSTRAM となります。

RSTRAMB 同期出力ラッチのセット / リセット。 SRVAL_B (DOB_REG = 0) で初期化します。



REGCEAREGCE ポート A 出力レジスタクロックイネーブル (DOA_REG = 1)。 RAM_MODE = SDP の場合、


REGCEB ポート B 出力レジスタクロックイネーブル (DOB_REG = 1)。





DOBDO[15:0] ポート B データ出力バス。アドレスは ADDRBWRADDR で指定します。 SDP モードでのポー


DOPBDOP[1:0] ポート B パリティ出力バス。アドレスは ADDRBWRADDR で指定します。SDP モードでのポー


表 1-8 : RAMB18E1 のポート名と説明 (続き)

ポート名説明





イネーブル - ENARDEN、 ENBWRENイネーブルピンは、ポートの読み出し、書き込み、およびセット / リセット機能を制御します。ポー

トのイネーブルピンが非アクティブのとき、出力ピンは前の状態を維持し、データはメモリセル

に書き込まれません。イネーブルの極性は設定変更可能で、デフォルトではアクティブ High となっ

ています。 SDP モードでは、 ENA ポートが RDEN となり、 ENB ポートが WREN となります。

バイトライトイネーブル - WEA、 WEBWEデータ入力バスの内容を指定したメモリ位置に書き込むには、クロックの立ち上がりエッジ前の

セットアップタイム中に EN と WE の両方がアクティブになる必要があります。データが出力ラッ

チに読み込まれるかどうかは、書き込みモード (WRITE_FIRST、 READ_FIRST、 NO_CHANGE)の設定によって決まります。 WE が非アクティブで、 EN がアクティブの場合は読み出し処理が行

われ、書き込みモードの設定にかかわらず、アドレスバスで指定されたメモリセルの内容がデー

タ出力バスに送信されます。書き込みイネーブルピンの極性は変更できず、常にアクティブ Highです。 SDP モードでは、 WEBWE[7:0] ポートがバイトライトイネーブルとなります。 TDP モー

ドでは、WEA[3:0] と WEB[3:0] がそれぞれポート A とポート B のバイトライトイネーブルとな

ります。

レジスタイネーブル - REGCEA、 REGCE、 REGCEBレジスタイネーブルピン (REGCE) は、オプションの出力レジスタを制御します。 RAM がレジス

タモードの場合、REGCE = 1 と指定すると、クロックエッジで出力がレジスタに取り込まれます。

REGCE の極性は変更できず、常にアクティブ High です。 SDP モードでは、 REGCEA ポートが


セット /リセット

RSTREGARSTREG、 RSTREGB、 RSTRAMARSTRAM、 RSTRAMB

ラッチモードでは、 RSTRAM ピンによってデータ出力ラッチに SRVAL の値が同期で格納されま

す。詳細は、 31 ページの「ブロック RAM の属性」を参照してください。オプションの出力レジス

タが有効の場合 (DO_REG = 1)、RSTREG 信号によってデータ出力レジスタに SRVAL の値が同期

的に格納されます。 RSTREG と REGCE のどちらを優先するかは、 RSTREG_PRIORITY 属性で

指定します。データ出力ラッチまたは出力レジスタは、パリティビットを含め同期で 0 または 1 にアサートされます。各ポートには、それぞれ 36 ビットの SRVAL[A|B] 属性が指定されます。この

初期化によって RAM メモリセルが変化することはなく、もう 1 つのポートでの書き込みにも影響

を与えません。どちらの信号も極性は設定変更可能で、デフォルトではアクティブ High となって

います。SDP モードでは、RSTREGA ポートが RSTREG となり、RSTRAMA ポートが RSTRAMとなります。

アドレスバス - ADDRARDADDR、 ADDRBWRADDRアドレスバスは、読み出しまたは書き込みを実行するメモリセルを選択します。SDP モードでは、

ADDRA ポートが RDADDR となり、ADDRB ポートが WRADDR となります。表 1-9、表 1-10、表 1-11、表 1-12 に示すように、 RAMB18E1 または RAMB36E1 のアドレスバス幅は、ポートの

データビット幅によって決まります。




UG473 (v1.11) 2014 年 11 月 12 日


表 1-9 : RAMB18E1 のポート比 (TDP モード )

ポートのデータ幅ポートのアドレス幅ワード数 ADDR バスDI バス

DO バス

DIP バス

DOP バス

1 14 16,384 [13:0] [0] NA

2 13 8,192 [13:1] [1:0] NA

4 12 4,096 [13:2] [3:0] NA

9 11 2,048 [13:3] [7:0] [0]

18 10 1,024 [13:4] [15:0] [1:0]

表 1-10 : RAMB18E1 のポート比 (SDP モード )

ポートの

データ幅(1)もう一方の

ポート幅

ポートの

アドレス幅ワード数 ADDR バス

DI バス

DO バス

DIP バス

DOP バス

32 1 14 16,384 [13:0] [0] NA

32 2 13 8,192 [13:1] [1:0] NA

32 4 12 4,096 [13:2] [3:0] NA

36 9 11 2,048 [13:3] [7:0] [0]

36 18 10 1,024 [13:4] [15:0] [1:0]

36 36 9 512 [13:5] [31:0] [3:0]

注記 :

1. 読み出しまたは書き込みポートの幅は x32 または x36 で固定です。

表 1-11 : RAMB36E1 のポート比 (TDP モード )

ポートのデータ幅ポートのアドレス幅ワード数 ADDR バスDI バス

DO バス

DIP バス

DOP バス

1 15 32,768 [14:0] [0] NA

2 14 16,384 [14:1] [1:0] NA

4 13 8,192 [14:2] [3:0] NA

9 12 4,096 [14:3] [7:0] [0]

18 11 2,048 [14:4] [15:0] [1:0]

36 10 1,024 [14:5] [31:0] [3:0]

1 (カスケード ) 16 65536 [15:0] [0] NA

表 1-12 : RAMB36E1 のポート比 (SDP モード )

ポートの


ポート幅

ポートの


DI バス

DO バス

DIP バス

DOP バス

64 1 15 32,768 [14:0] [0] NA

64 2 14 16,384 [14:1] [1:0] NA

64 4 13 8,192 [14:2] [3:0] NA

72 9 12 4,096 [14:3] [7:0] [0]

72 18 11 2,048 [14:4] [15:0] [1:0]





RAMB36E1 を使用するカスケード接続可能なブロック RAM の場合、データ幅は 1 ビットで、ア

ドレスバス幅は 16 ビット [15:0] になります。アドレスビット 15 は、カスケード接続可能なブロッ

ク RAM でのみ使用されます。それ以外のブロック RAM では High に接続してください。

データおよびアドレスピンのマッピングについては、「RAMB18E1 および RAMB36E1 プリミティ

ブの設計上のその他の注意事項」で詳しく説明します。

表 1-13 に SDP モードにおけるポート名のマッピングを示します。 SDP モードにおけるデータフローについては、 20 ページの図 1-6 に示しています。

データ入力バス - DIADI、 DIPADIP、 DIBDI、 DIPBDIPデータ入力バスは、 RAM に書き込むデータ値を供給します。通常のデータ入力バス (DI) とパリ

ティデータ入力バス (DIP) (使用可能な場合) の幅を合計したものがポート幅になります。たとえ

ば、表 1-9 ～表 1-12 に示すように、 36 ビットのポートデータ幅は DI[31:0] と DIP[3:0] で表され

ます。 SDP モードでのポート名マッピングは、表 1-13 を参照してください。

データ出力バス - DOADO、 DOPADOP、 DOBDO、 DOPBDOP読み出しでは、後のアクティブなクロックエッジでアドレスバスにより指定されたメモリセル

の内容が、データ出力バスに送信されます。WRITE_FIRST または READ_FIRST モードの書き込

みでは、書き込み中の値または書き込み前に保存されていた値がデータ出力バスに送信されます。

NO_CHANGE モードの書き込みでは、データ出力バスは変化しません。表 1-9 ～表 1-12 に示す

ように、通常のデータ出力バス (DO) とパリティデータ出力バス (DOP) (使用可能な場合) の幅を

合計したものがポート幅になります。 SDP モードでのポート名マッピングは、表 1-13 を参照して

ください。

72 36 10 1,024 [14:5] [31:0] [3:0]

72 72 9 512 [14:6] [63:0] [7:0]

注記 :

1. 読み出しまたは書き込みポートの幅は x64 または x72 で固定です。

表 1-12 : RAMB36E1 のポート比 (SDP モード ) (続き)

ポートの


ポート幅

ポートの


DI バス

DO バス

DIP バス

DOP バス

表 1-13 : SDP モードにおけるポート名のマッピング

SDP モード時の RAMB18E1 SDP モード時の RAMB36E1

X36 モード (幅 = 36) X18 モード (幅 18) X72 モード (幅 = 72) X36 モード (幅 36)

DI[15:0] = DIADI[15:0] DI[15:0] = DIBDI[15:0] DI[31:0] = DIADI[31:0] DI[31:0] = DIBDI[31:0]

DIP[1:0] = DIPADI[1:0] DIP[1:0] = DIPBDIP[1:0] DIP[3:0] = DIPADI[3:0] DIP[3:0] = DIPBDIP[3:0]

DI[31:16] = DIBDI[15:0] DI[63:32] = DIBDI[31:0]

DIP[3:2] = DIPBDIP[1:0] DIP[7:4] = DIPBDIP[3:0]

DO[15:0] = DOADO[15:0] DO[15:0] = DOADO[15:0] DO[31:0] = DOADO[31:0] DO[31:0] = DOADO[31:0]

DOP[1:0] = DOPADOP[1:0] DOP[1:0] = DOPADOP[1:0] DOP[3:0] = DOPADOP[3:0] DOP[3:0] = DOPADOP[3:0]

DO[31:16] = DOBDO[15:0] DO[63:32] = DOBDO[31:0]

DOP[3:2] = DOPBDOP[1:0] DOP[7:4] = DOPBDOP[3:0]




UG473 (v1.11) 2014 年 11 月 12 日


カスケード入力

CASCADEINA、 CASCADEINB、 CASCADEOUTA、 CASCADEOUTB

CASCADEIN/CASCADEOUT ピンは 2 つのブロック RAM を接続して 64Kx1 モードとする場合

に使用します (図 1-10 参照)。 UPPER に設定したブロック RAM の CASCADEIN ピンは、対応す

るポートの LOWER ブロックの CASCADEOUT ピンに接続されます。カスケードモードを使用

しない場合、このピンを接続する必要はありません。詳細は、「カスケード接続が可能なブロック

RAM」を参照してください。カスケード接続を利用できるのは、 TDP モードの場合のみです。

制御ピンの反転

各ポートの 8 つの制御ピン (CLK、 EN、 RSTREG、 RSTRAM) は個別に反転できます。 EN、

RSTREG、RSTRAM 制御信号はアクティブ High またはアクティブ Low のどちらにでも設定でき

(デフォルトはアクティブ High)、アクティブクロックは立ち上がりエッジにも立ち下がりエッジに

も設定できます (デフォルトは立ち上がりエッジ)。反転に、追加のロジックリソースは必要ありま

せん。

GSR

7 シリーズデバイスのグローバルセット / リセット (GSR) 信号は、デバイスのコンフィギュレー

ション完了時にアクティブになる非同期のグローバル信号です。GSR を使用すると、7 シリーズデバイスの初期状態をいつでも復元できます。 GSR により、出力ラッチは INIT (SDP モードの場合)または INIT_A および INIT_B の値 (TDP モードの場合) に初期化されます。詳細は、「ブロック

RAM の属性」を参照してください。内部メモリの内容には影響しません。 GSR はグローバル信号

なので、ファンクションレベル (ブロック RAM プリミティブ) の入力ピンはありません。 GSR をアサートしている間は、書き込みが正しく実行されないことがあります。

未使用の入力

未使用のデータ入力は Low に接続してください。また、未使用のアドレス入力は High に接続して

ください。


図 1-10 : カスケード接続した 2 つの RAMB36E1

UG473_c1_10_040411

UpperRAMB36E1

LowerRAMB36E1

CASCADEINA CASCADEINB

CASCADEOUTA CASCADEOUTB

1 1




ブロック RAM のアドレスマップ

ブロック RAM のアドレスマップ

各ポートは、 RAMB18E1 か RAMB36E1 かによって異なるアドレス指定方法を使用し、同じ

18,432 個または 36,864 個のメモリセルにアクセスします。特定のポート幅での物理的な RAM の位置は、次の式によって決定されます (2 つのポートが異なる比率の場合のみ参照)。

END = ((ADDR + 1) Width) -1

START = ADDR Width

表 1-14 に、各ポート幅の下位のアドレスマッピングを示します。

ブロック RAM の属性

すべての属性のコード例は、「VHDL または Verilog コードでのブロック RAM の初期化」に記載

されています。これらの属性の使用については、「RAMB18E1 および RAMB36E1 プリミティブの

設計上のその他の注意事項」で詳細に説明しています。

メモリ内容の初期化 - INIT_xxメモリ内容は、コンフィギュレーションビットストリームで初期化またはクリアできます。旧世代

の Virtex デバイスでは、空白のビットストリームを使用してメモリ内容の初期化またはリードバッ

クが可能でした。 7 シリーズデバイスは、パワーゲーティング機能のため、標準でブロック RAMの初期化またはリードバックに有効なビットストリームが必要です。インスタンシエートされてい

ないパワーゲーティングされたブロック RAM の初期化またはリードバックは、 22 ページの「未

使用ブロック RAM のパワーゲーティング」を参照してください。

INIT_xx 属性では、初のメモリ内容を定義します。ブロック RAM メモリは、デフォルトでは、

デバイスのコンフィギュレーションシーケンス中にすべて 0 に初期化されます。RAMB18E1 では

INIT_00 ～ INIT_3F の 64 個の初期化属性を使用し、RAMB36E1 では INIT_00 ～ INIT_7F の 128個の初期化属性を使用して、通常のメモリ内容を指定します。各 INIT_xx は、 16 進数で表した 64桁のビットベクターです。一部の内容だけを初期化することも可能です。この場合、初期値を指定

した部分以外は自動的に 0 になります。

各 INIT_xx 属性のビット位置は、次の式で決まります。 16 進数 (xx) を 10 進数に変換した値を yyとすると、 INIT_xx は次のメモリセルに対応します。

• 開始セル [(yy + 1) 256] – 1

• 終了セル (yy) 256

表 1-14 : ポートのアドレスマッピング

ポート

幅

パリティ

位置データ位置

1 N.A. 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

2 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

4 7 6 5 4 3 2 1 0

8 + 1 3 2 1 0 3 2 1 0

16 + 2 1 0 1 0

32 + 4 0 0




UG473 (v1.11) 2014 年 11 月 12 日


たとえば、 INIT_1F 属性は次のように変換されます。

• yy = 16 進数 (xx) 1F を 10 進数に変換した値 = 31

• 開始セル [(31+1) 256] – 1 = 8191

• 終了セル 31 256 = 7936

表 1-15 に例を示します。

パリティメモリ内容の初期化 - INITP_xxINITP_xx 属性は、DIP/DOP バス (パリティビット ) に対応するメモリセルの内容を初期化します。

デフォルトでは、これらのメモリセルもすべて 0 に初期化されます。初期化属性で、パリティビッ

トのメモリ内容を指定します。 RAMB18E1 では、 INITP_00 ～ INITP_07 の 8 つの初期化属性を

使用します。 RAMB36E1 では、 INITP_00 ～ INITP_0F の 16 の初期化属性を使用します。各

INITP_xx は、 16 進数で表した 64 桁のビットベクターで、 INIT_xx 属性と同様に機能します。特

定の INITP_xx 属性で初期化するビット位置も、同じ式で計算されます。

出力ラッチの初期化 - INIT (INIT_A または INIT_B)INIT (シングルポート ) または INIT_A および INIT_B (デュアルポート ) 属性は、コンフィギュ

レーション後の出力ラッチまたは出力レジスタの値を指定します。表 1-16 に示すように、 INIT (または INIT_A と INIT_B) 属性の幅は、ポート幅に等しくなっています。これらの属性は 16 進数の

ビットベクターで、デフォルト値は 0 です。カスケードモードの場合、上部および下部のブロッ

ク RAM は同じ値で初期化する必要があります。

表 1-15 : ブロック RAM の初期化属性

属性メモリ位置

開始位置終了位置

INIT_00 255 0

INIT_01 511 256

INIT_02 767 512

… … …

INIT_0E 3839 3584

INIT_0F 4095 3840

INIT_10 4351 4096

… … …

INIT_1F 8191 7936

INIT_20 8447 8192

… … …

INIT_2F 12287 12032

INIT_30 12543 12288

… … …

INIT_3F 16383 16128

… … …

INIT_7F 32767 32512




ブロック RAM の属性

出力ラッチ/レジスタの同期セット /リセット (SRVAL_[A|B])SRVAL (シングルポート ) または SRVAL_A および SRVAL_B (デュアルポート ) 属性は、

RSTRAM/RSTREG 入力をアサートした際の出力ラッチの値を定義します。表 1-16 に示すように、

SRVAL (または SRVAL_A と SRVAL_B) 属性の幅は、ポート幅に等しくなっています。これらの

属性は 16 進数のビットベクターで、デフォルト値は 0 です。オプションの出力レジスタ属性が指

定されている場合は、この属性によって出力レジスタの値が設定されます。レジスタを使用しない

場合は、ラッチの値が SRVAL に指定されます。表 1-16 と表 1-17 に、SRVAL および INIT のビッ

ト位置と、ブロック RAM プリミティブおよび SDP マクロの DO 出力とのマッピング関係を示し

ます。

リセットまたは CE の優先度 - RSTREG_PRIORITY_[A|B]この属性は、 DO_REG = 1 の場合に RSTREZG をアサートしたときに RSTREG と REGCE のど

ちらが優先されるかを指定します。有効な値は RSTREG または REGCE です。

オプションの出力レジスタ切り替え - DO[A|B]_REGブロック RAM の A/B 出力でのパイプラインレジスタ数を設定します。指定可能な値は 0 (デフォ

ルト ) か 1 です。

表 1-16 : RAMB18E1 および RAMB36E1 の SRVAL および INIT のマッピング (ポート A およびポート B)

ポート幅SRVAL/INIT_(A/B)

の幅

SRVAL/INIT_(A/B) と DO のマッピング SRVAL/INIT_(A/B) と DOP のマッピング

DOADO/DOBDO (SRVAL/INIT)_(A/B) DOP(A/B)/DOP SRVAL/INIT_(A/B)

1 [0] [0] [0] N/A N/A

2 [1:0] [1:0] [1:0] N/A N/A

4 [3:0] [3:0] [3:0] N/A N/A

9 [8:0] [7:0] [7:0] [0] [8]

18 [17:0] [15:0] [15:0] [1:0] [17:16]

36 (RAMB36E1 の場合のみ)

[35:0] [31:0] [31:0] [3:0] [35:32]

表 1-17 : RAMB18E1 および RAMB36E1 の SDP マクロ

ポート幅 SRVAL/INIT の幅SRVAL/INIT と DO のマッピング SRVAL/INIT と DOP のマッピング

DO SRVAL/INIT DOP SRVAL/INIT

36 RAMB18E1 SDP マクロ

[35:0] [31:0] [33:18]/[15:0] [3:0] [35:34]/[17:16]

72 RAMB36E1 SDP マクロ

[71:0] [63:0] [67:36]/[31:0] [7:0] [71:68]/[35:32]




UG473 (v1.11) 2014 年 11 月 12 日


拡張モードアドレス - RAM_EXTENSION_[A|B]カスケードモードを使用する場合に、ブロック RAM の A ポートと B ポートを上位アドレス

(UPPER) にするか、下位アドレス (LOWER) にするかを指定します。詳細は、「カスケード接続が

可能なブロック RAM」を参照してください。カスケードモードを使用しない場合、デフォルト値

は NONE です。

読み出し幅 - READ_WIDTH_[A|B]ブロック RAM の A/B 読み出しポートの幅を指定します。有効な値は、 0 (デフォルト )、 1、 2、 4、9、 18、 36、および SDP モードで RAMB36E1 ポート A を使用する場合は 72 です。

書き込み幅 - WRITE_WIDTH_[A|B]ブロック RAM の A/B 書き込みポートの幅を指定します。有効な値は、 0 (デフォルト )、 1、 2、 4、9、 18、 36、および SDP モードで RAMB36E1 ポート A を使用する場合は 72 です。

モード選択 - RAM_MODETDP モードまたは SDP モードを選択します。有効な値は、 TDP (デフォルト ) または SDP です。

書き込みモード - WRITE_MODE_[A|B]A/B 入力ポートの書き込みモードを指定します。有効な値は、 WRITE_FIRST (デフォルト )、READ_FIRST、および NO_CHANGE です。書き込みモードの詳細は、「書き込みモード」を参照

してください。

RDADDR_COLLISION_HWCONFIG

この属性によって、SDP または TDP モードでのアドレス重複 (衝突) の可能性とパフォーマンスの

トレードオフが可能となります。アドレス重複は、 SDP ブロック RAM が READ_FIRST に、また

は TDP モードのブロック RAM でいずれかのポートが READ_FIRST モードに設定された場合に、

同期または非同期のクロックアプリケーションで発生する可能性があります。RAMB36E1 の場合、

アドレス重複は、両ポートの A14 ～ A8 が同一クロックサイクルで同じであり、かつ両ポートが

有効である場合と定義されます。 RAMB18E1 の場合、アドレス重複は、両ポートの A13 ～ A7 が同一クロックサイクルで同じであり、かつ両ポートが有効である場合と定義されます。

アドレス重複が起こり得ない場合、この属性を PERFORMANCE モードに設定することで、ブロッ

ク RAM 全体のパフォーマンスを改善できます。それ以外の場合は、 DELAYED_WRITE (デフォ

ルト ) に設定してください。 PERFORMANCE モードでアドレスの衝突が発生した場合には、メモ

リセルの内容が破損することがあります。

注記 : アドレス重複の条件は、18 ページの「競合の回避」で説明したアドレスの衝突とは異なります。

SIM_COLLISION_CHECK

シミュレーションモデルでの動作および衝突を確認するレベルを指定します。有効な値は、 ALL、GENERATE_X_ONLY、 NONE、および WARNING_ONLY で、デフォルト値は ALL です。




ブロック RAM のロケーション制約

INIT_FILE

オプションの、初期内容の RAM 初期化ファイルを指します。値は、デフォルトで NONE、または

STRING (ファイル名) です。ファイル形式の詳細は、 ISE ツールの資料を参照してください。

SIM_DEVICE

シミュレーションでのターゲットデバイスのファミリを指定します。有効な値は、デフォルトで

NONE、またはファミリ名 (VIRTEX5、 VIRTEX6 (デフォルト )、 7_SERIES) の付いた STRINGです。

ブロック RAM のロケーション制約

ブロック RAM のインスタンスに LOC プロパティを指定すると、配置を制約できます。ブロック

RAM の配置位置の表記方法は、 CLB 位置の表記方法とは異なり、 LOC プロパティを別のアレイ

でも使用できます。

LOC プロパティは、次の形式で使用します。

LOC = RAMB36_X#Y#

RAMB36_X0Y0 は、デバイスの左下にあるブロック RAM の位置を表します。 RAMB36E1 をRAMB36_X#Y# に制約すると、FIFO にも同じ位置が使用されるため、FIFO36_X#Y# に制約でき

なくなります。

2 つの RAMB18E1 は、同じ RAMB36E1 に配置できます。

inst ”my_ramb18_2” LOC = RAMB36_X0Y0inst "my_ramb18_1" LOC = RAMB36_X0Y0

さらに、 FIFO18 および RAMB18 を 1 つずつ、同じ RAMB36E1 に配置できます。

inst “my_ramb18” LOC = RAMB36_X0Y0inst "my_fifo18" LOC = RAMB36_X0Y0

VHDL または Verilog コードでのブロック RAM の初期化

ブロック RAM メモリの属性および内容は、インスタンシエートされたコンポーネント内で

genericmap (VHDL) または defparam (Verilog) を使用して、合成およびシミュレーション用に

VHDL または Verilog コードで初期化できます。 generic map または defparam の値を変更すると、

シミュレーション動作とインプリメンテーション結果に影響を与えます。推論されたブロック

RAM も初期化可能です。『7 シリーズ FPGA ライブラリガイド』には、 RAMB36E1 プリミティ

ブをインスタンシエートするためのコードが記載されています。

RAMB18E1 および RAMB36E1 プリミティブの設計上のその他の注意事項

7 シリーズ FPGA のブロック RAM ソリューションに、 RAMB18E1 および RAMB36E1 プリミ

ティブは不可欠です。

出力レジスタ (オプション)オプションの出力レジスタは、 RAMB18E1 および RAMB36E1 の A|B 出力ポートのいずれか、ま

たは両方に使用できます。使用ポートは DO[A|B]_REG 属性を使用して指定します。独立した 2 つのクロックイネーブルピンは REGCE[A|B] です。ポート [A|B] でオプションの出力レジスタを使




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用する場合、ポート [A|B] の同期セット / リセット (RSTREG および RSTRAM) ピンをアサートす

ると、属性 SRVAL で指定された値がレジスタを介して出力されます。図 1-5 にオプションの出力

レジスタを示します。

独立した読み出しポートと書き込みポートの幅を選択

デュアルポートモードで使用しているブロック RAM でポート幅を指定するには、READ_WIDTH_[A|B] および WRITE_WIDTH_[A|B] 属性を使用する必要があります。この場合、次の規則に従っ

てください。

• シングルポートブロック RAM を設計する場合、ペアになっている書き込みポートと読み出

しポートそれぞれの幅を設定する必要があります (READ_WIDTH_A と WRITE_WIDTH_Aなど)。

• デュアルポートブロック RAM の場合、すべてのポート幅を設定する必要があります。

• これらの属性を使用する場合、両方の書き込みポートまたは両方の読み出しポートが 0 に設定さ

れていると、 ISE でデザインがインプリメントされません。 SDP モードでは、ポートの一方は固

定幅で、もう一方が可変幅となります。 RAMB18E1 のデータポート幅は大 36、 RAMB36E1のデータポート幅は大 72 です。

RAMB18E1 および RAMB36E1 のポートマッピング設計規則

7 シリーズ FPGA のブロック RAM は、さまざまなポート幅とサイズに構成できます。構成によっ

ては、一部のデータピンとアドレスピンが未使用となります。表 1-9 ～表 1-12 に、各構成で使用

するピンを示しています。これらの表の情報とあわせ、次の規則にも基づく RAMB のポート接続

を決定してください。

• RAMB36E1 を使用していて、DI[A|B] ピンの幅が 32 ビット未満の場合、(32 – DI_BIT_WIDTH)の数のロジック 0 を DI[A|B] の上位ビットに連結します。

• DIP[A|B] ピンの幅が 4 ビット未満の場合、 (4 – DIP_BIT_WIDTH) の数のロジック 0 を DI[A|B]の上位ビットに連結します。 DIP[A|B] を使用していない場合は、未接続のままにできます。

• DO[A|B] ピンの幅は 32 ビットの必要があります。ただし、 (DO_BIT_WIDTH – 1) から 0 までのピンでのみデータが有効です。

• DOP[A|B] ピンの幅は 4 ビットの必要があります。ただし、(DOP_BIT_WIDTH – 1) から 0 までのピンでのみデータが有効です。 DOP[A|B] を使用していない場合は、未接続のままにでき

ます。

• ADDR[A|B] ピンの幅は 16 ビットの必要があります。ただし、カスケード接続できないブロッ

ク RAM では、ピン 14 から (15 – アドレス幅) までのみアドレスが有効です。ピン 15 を含む

残りのピンは、 High に接続する必要があります。アドレス幅は、 28 ページの表 1-9 に記載さ

れています。

カスケード接続可能なブロック RAMカスケード接続可能なブロック RAM の機能を使用する場合は、次の規則に従います。

• RAMB36E1 プリミティブを 2 つインスタンシエートします。

• RAM_EXTENSION_A および RAM_EXTENSION_B 属性を使用して、 1 つの RAMB36E1を UPPER に、もう 1 つの RAMB36E1 を LOWER に設定します。




RAMB18E1 および RAMB36E1 プリミティブの設計上のその他の注意事項

• UPPER に設定した RAMB36E1 の CASCADEINA および CASCADEINB ポートを、LOWERに設定した RAMB36E1 の CASCADEOUTA および CASCADEOUTB ポートに接続します。

UPPER に設定した RAMB36E1 の CASCADEOUT ポートは接続する必要はありません。

LOWER に設定した RAMB36E1 の CASCADEIN ポートは、ロジック High または Low のい

ずれかに接続します。

• LOWER に設定した RAMB36E1 のデータ出力ポートは使用しません。これらのピンは未接続

とします。

• 2 つの RAMB36E1 にロケーション制約を適用する場合は、これらを隣接して配置します。ロ

ケーション制約を適用しない場合は、 ISE により RAMB36E1 が自動的に配置されます。

• アドレスピン ADDR[A|B] の幅は 16 ビットの必要があります。読み出しポートと書き込み

ポートの幅は、いずれも 1 ビットにします。

• 属性 DO_REG = 1 と設定すると、オプションの出力レジスタが使用できます。

カスケード可能なブロック RAM は、 21 ページの図 1-7 に示してあります。

バイトライトイネーブル

バイトライトイネーブル機能を使用する場合は、次の規則に従います。

• RAMB36E1 の場合

• x72 SDP モードでは、書き込みポート用に WEBWE<7:0> を使用して 8 つの WE 入力を

接続します。 WEA<3:0> は使用しません。

• x36 モードでは、ポート A 用に WEA[3:0] を使用して 4 つの WE 入力を接続し、ポート

B 用に WEBWE<3:0> を使用して 4 つの WE 入力を接続します。 WEBWE<7:4> は使用

しません。

• x18 モードでは、ポート A 用に WEA[1:0] を使用して 2 つのユーザー WE 入力を接続し、

ポート B 用に WEBWE<1:0> を使用して 2 つの WE 入力を接続します。WEA<3:2> およ

び WEBWE<7:2> は使用しません。

• x9 またはそれ以下のポート幅モードでは、ポート A 用に WEA[0] を使用して 1 つのユー

ザー WE 入力を接続し、ポート B 用に WEBWE<0> を使用して 1 つの WE 入力を接続し

ます。 WEA<3:1> および WEBWE<7:1> は使用しません。

• RAMB18E1 の場合

• x36 SDP モードでは、書き込みポート用に WEBWE<3:0> を使用して 4 つの WE 入力を

接続します。 WEA<1:0> は使用しません。

• x18 モードでは、ポート A 用に WEA[1:0] を使用して 2 つの WE 入力を接続し、ポート

B 用に WEBWE<1:0> を使用して 2 つの WE 入力を接続します。 WEBWE<3:4> は使用

しません。

• x9 またはそれ以下のポート幅モードでは、ポート A 用に WEA[0] を使用して 1 つのユー

ザー WE 入力を接続し、ポート B 用に WEBWE<0> を使用して 1 つの WE 入力を接続し

ます。 WEA<1> および WEBWE<3:1> は使用しません。




UG473 (v1.11) 2014 年 11 月 12 日


ブロック RAM のアプリケーション

大規模な RAM 構造の作成

ブロック RAM のカラムは (64Kx1 のカスケード接続だけでなく ) 特別な方法で配線されており、36Kb ブロック RAM を使用して小の配線遅延でビット数とワード数を拡張したブロックを作成

できます。また、通常の配線リソースを使用した場合よりも少ないタイミング遅延で、ビット数お

よびワード数の多い RAM 構造を実現できます。

合成推論、または CORE Generator では、複数のブロック RAM インスタンスを使用して、ビット

数およびワード数の多いメモリ構造を簡単に生成できます。このツールは、 VHDL または Verilogのインスタンシエーションテンプレート、シミュレーションモデル、およびデザインに含まれる

EDIF ファイルを出力します。

レジスタモードでのブロック RAM の RSTREGブロック RAM の RSTREG をレジスタモードで使用すると、出力レジスタをブロック RAM から

完全に独立したパイプラインレジスタとして制御できます。図 1-11 では、ブロック RAM の読み

出しおよび書き込みは、レジスタイネーブルまたはセット / リセットとは独立して実行されます。レ

ジスタモードでは、 RSTREG によって DO が SRVAL に設定され、ブロック RAM から DBRAMへのデータ読み出しが可能です。 DBRAM のデータは、次のクロックサイクルで DO に出力でき

ます。図 1-12 ～図 1-14 のタイミング図は、その他のモードでの RSTREG の例を示しています。


図 1-11 : レジスタモードでのブロック RAM の RSTREG

Block RAM

OutputRegister

RSTRAM

DO

RAMENEN

REGCE

RSTREG

RSTRAM

DIDBRAM

UG473_c1_11_040411




ブロック RAM のアプリケーション


図 1-12 : RSTREG モードでのブロック RAM のリセット動作


図 1-13 : REGCE モードでのブロック RAM のリセット動作


図 1-14 : ラッチモードでのブロック RAM のリセット動作

DBRAM

CLK REGCLK

RAMEN

REGCE

RSTRAM

RSTREG

DO D0 SRVAL(1REG) D1 SRVAL(2REG) SRVAL(1LAT)

D1 D3D0 SRVAL(1LAT)

UG473_c1_12_040411

DBRAM

CLK REGCLK

RAMEN

REGCE

RSTRAM

RSTREG

DO D0 SRVAL(1REG) D1 SRVAL(1LAT)

D1 D3D0 SRVAL(1LAT)

UG473_c1_13_040411

DBRAM = DO

CLK

RAMEN

RSTLAT

D1 D3D0 SRVAL(1LAT)

UG473_c1_14_040411

RSTLAT needs RAMEN = 1to reset the output of the latch




UG473 (v1.11) 2014 年 11 月 12 日


ブロック RAM のタイミングモデル

ここでは、7 シリーズデバイスのブロック RAM に関連するタイミングパラメーターについて説明

します (図 1-15 参照)。『7 シリーズ FPGA データシート』のスイッチ特性のセクションや、ザイリ

ンクスツールの Timing Analyzer (TRCE) から出力されるレポートも参考にしてください。

ブロック RAM のタイミングパラメーター

表 1-18 に、 7 シリーズ FPGA のブロック RAM のタイミングパラメーターを示します。

表 1-18 : ブロック RAM のタイミングパラメーター

パラメーター機能制御信号説明

クロック (CLK) に対するセットアップとホールド

TRxCK_x = セットアップタイム (クロックエッジ前) および TRCKx_x = ホールドタイム (クロックエッジ後)

TRCCK_ADDR

アドレス入力 ADDR

クロック前に、ブロック RAM の ADDR 入力でアドレス信号が安定し

ていなければならない時間(1)

TRCKC_ADDRクロック後に、ブロック RAM の ADDR 入力でアドレス信号が安定し

ていなければならない時間(1)

TRDCK_DI

データ入力 DI

クロック前に、ブロック RAM の DI 入力でデータが安定していなけれ

ばならない時間

TRCKD_DIクロック後に、ブロック RAM の DI 入力でデータが安定していなけれ

ばならない時間

TRCCK_RDEN

イネーブル EN

クロック前に、ブロック RAM の EN 入力でイネーブル信号が安定して

いなければならない時間

TRCKC_RDENクロック後に、ブロック RAM の EN 入力でイネーブル信号が安定して

いなければならない時間

TRCCK_RSTREGTRCCK_RSTRAM 同期セット /

リセット

RSTREGRSTRAM

クロック前に、ブロック RAM の RST 入力で同期セット / リセット信号

が安定していなければならない時間

TRCKC_RSTREGTRCKC_RSTRAM

クロック後に、ブロック RAM の RST 入力で同期セット / リセット信号

が安定していなければならない時間

TRCCK_WEA書き込み

イネーブルWE

クロック前に、ブロック RAM の WE 入力で書き込みイネーブル信号が

安定していなければならない時間

TRCKC_WEAクロック後に、ブロック RAM の WE 入力で書き込みイネーブル信号が

安定していなければならない時間

TRCCK_REGCE 出力レジスタイネーブル

(オプション)

REGCE

クロック前に、ブロック RAM の REGCE 入力でレジスタイネーブル

信号が安定していなければならない時間

TRCKC_REGCEクロック後に、ブロック RAM の REGCE 入力でレジスタイネーブル

信号が安定していなければならない時間

Clock-to-Out 遅延

TRCKO_DO

(ラッチモード )クロックから

出力まで

CLK to DO

クロック後に、ブロック RAM の DO 出力で出力データが安定するまで

の時間 (出力レジスタを使用しない場合)TRCKO_DO_REG

(レジスタモード )クロックから

出力まで

CLK to DO

クロック後に、ブロック RAM の DO 出力で出力データが安定するまで

の時間 (出力レジスタを使用した場合)

注記 :

1. WE が非アクティブでも EN がアクティブの場合は、セットアップ/ホールドタイムの間 ADDR 入力が安定している必要があります。この要件に違反すると、ブロック RAM でデータが破損する可能性があります。 ADDR タイミングが指定した要件を満たさない場合、 EN を非アクティブ (無効) にする必要があります。





ブロック RAM のタイミング特性

図 1-15 のタイミング図は、オプションの出力レジスタを使用しない WRITE_FIRST モードのシン

グルポートブロック RAM の場合を示しています。 READ_FIRST モードと NO_CHANGE モー

ドのタイミングは、WRITE_FIRST モードと類似しています。オプションの出力レジスタを使用す

ると、 DO ピンのレイテンシが 1 クロックサイクル追加されます。ここに示す波形は、オプション

の出力パイプラインレジスタを使用しないラッチモードの場合です。

0 の時点では、ブロック RAM は無効で EN (イネーブル) は Low です。

クロックイベント 1

読み出し

読み出しでは、 ADDR 入力で指定したアドレス位置のメモリ内容は変更されません。

• クロックイベント 1 より TRCCK_ADDR 時間前に、ブロック RAM の ADDR 入力でアドレス

00 が有効になります。

• クロックイベント 1 より TRCCK_EN 時間前に、ブロック RAM の EN 入力でイネーブルが

High になり、メモリからの読み出しを実行できるようになります。

• クロックイベント 1 より TRCKO_DO 時間後に、ブロック RAM の DO ピンでアドレス 00 のメモリ内容が安定します。

• EN がアサートされている場合は常に、すべてのアドレス変更が指定のセットアップおよびホー

ルド仕様を満たす必要があります。非同期でのアドレス変更は、メモリ内容およびブロック

RAM の機能に予期しない影響を与える可能性があります。


図 1-15 : ブロック RAM のタイミング図

ADDR

DI

DO

EN

RST

WE

CLK

00

DDDD

TRCCK_ADDR

TRDCK_DI

TRCKO_DO

MEM (00)TRCCK_EN

TRCCK_WE

Disabled DisabledRead Write Read Reset

Note 1: Write Mode = WRITE_FIRST

Note 2: SRVAL = 0101

0F 7E 8F 20

CCCC BBBB AAAA 0000

CCCC(1) MEM (7E) 0101(2)

UG473_c1_15_052610

1 2 3 54

TRCCK_RST




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書き込み

書き込みでは、書き込みイネーブル (WE) が High になると、 ADDR 入力のアドレスで指定された位

置のメモリ内容が DI ピンの値に置き換えられ、すぐに出力ラッチに反映されます (WRITE_FIRSTモード )。

• クロックイベント 2 より TRCCK_ADDR 時間前に、ブロック RAM の ADDR 入力でアドレス

0F が有効になります。

• クロックイベント 2 より TRDCK_DI 時間前に、ブロック RAM の DI 入力でデータ CCCC が有

効になります。

• クロックイベント 2 より TRCCK_WE 時間前に、ブロック RAM の WE で書き込みイネーブル

が有効になります。

• クロックイベント 2 より TRCKO_DO 時間後に、ブロック RAM の DO 出力でデータ CCCC が有効になります。


RST (同期セット /リセット )

RSTRAM を実行すると、初期化パラメーターの値 SRVAL がブロック RAM の出力ラッチに読み

込まれます。 RSTRAM はメモリの内容を変更しません。また、 ADDR および DI 入力の影響も受

けません。

• クロックイベント 4 より TRCCK_RST 時間前に、ブロック RAM の RSTRAM 入力で同期セッ

ト / リセット信号が有効 (High) になります。

• クロックイベント 4 より TRCKO_DO 時間後に、ブロック RAM の DO 出力で SRVAL の 0101が有効になります。


無効化

イネーブル信号 EN をディアサートすると、書き込み、読み出し、または RST が実行できなくな

ります。無効にしても、メモリの内容および出力ラッチの値は変わりません。

• クロックイベント 5 より TRCCK_EN 時間前に、ブロック RAM の EN 入力でイネーブル信号

が無効 (Low) になります。

• クロックイベント 5 以降は、ブロック RAM の DO 出力のデータは変化しません。


図 1-16 に、ブロック RAM のインプリメンテーションに関連した遅延パスを示します。この例は、

オンチップ/オフチップでも単純なパスです (パスはデザインによって大幅に異なる)。このタイミ

ングモデルは、ブロック RAM のタイミングパラメーターを使用する方法と場所を示しています。

• NET = 可変インターコネクト遅延

• TIOPI = パッドから IOB の I 出力までの遅延

• TIOOP = IOB の O 入力からパッドまでの遅延

• TBCCKO_O = BUFGCTRL 遅延




スタックドシリコンインターコネクト (SSI)

スタックドシリコンインターコネクト (SSI)ブロック RAM ブロックは、インターポーザー全域をまたいで (SLR 境界) カスケード接続できま

せん。スタックドシリコンインターコネクト (SSI) テクノロジの詳細は、『ザイリンクスのスタッ

クドシリコンインターコネクトテクノロジで飛躍的な FPGA 容量、帯域幅、電力効率を実現』

(WP380) を参照してください。


図 1-16 : ブロック RAM のタイミングモデル

Block RAM

UG473_c1_16_052610

FPGA

[TIOPI + NET] + TRCCK_WENWrite Enable[TIOPI + NET] + TRCCK_ENEnable

[TIOPI + NET] + TRCCK_ADDRAddress

[TIOPI + NET] + TRDCK_DIData

[TBCCKO_O + NET]

Clock[TIOPI + NET]

BUFGCTRL

TRCKO_DO + [NET + TIOOP]Data

[TIOPI + NET] + TRCCK_RSTSynchronous

Set/Reset

DO

DI

ADDR

WE

EN

RSTREG

CLK

[TIOPI + NET] + TRCCK_RST RSTRAM


http://japan.xilinx.com/support/documentation/white_papers/j_wp380_Stacked_Silicon_Interconnect_Technology.pdf



UG473 (v1.11) 2014 年 11 月 12 日





第 2 章

ビルトイン FIFO のサポート

概要

FPGA デザインでは多くの場合、ブロック RAM を使用して FIFO をインプリメントします。 7 シ

リーズアーキテクチャでは、ブロック RAM の専用ロジックを使用して同期またはデュアルクロッ

ク (非同期) FIFO をインプリメントできます。これにより、カウンター、コンパレータ、ステータ

スフラグ生成などに別途 CLB ロジックを使用する必要がなくなり、 1 つのブロック RAM リソー

スだけで FIFO を実現できます。この FIFO では、標準モードと FWFT (First Word Fall Through)モードがサポートされます。

7 シリーズアーキテクチャでは、 FIFO は 18Kb または 36Kb メモリとして構成できます。 18Kbモードでは、4Kx4、2Kx9、1Kx18 および 512x36 のコンフィギュレーションがサポートされ、36Kbモードの FIFO では、 8Kx4、 4Kx9、 2Kx18、 1Kx36 および 512x72 のコンフィギュレーションが

サポートされます。

ブロック RAM は、共通または別々の読み出し/書き込みクロックを使用した FIFO (First-In/First-Out)メモリとして構成できます。ブロック RAM のポート A は FIFO 読み出しポートとして、ポート B はFIFO 書き込みポートとして使用します。データは、読み出しクロックの立ち上がりエッジで FIFO から読み出され、書き込みクロックの立ち上がりエッジで FIFO に書き込まれます。 FIFO モードでは、

外部の CLB ロジックを使用しない限り、読み出しポートと書き込みポートの幅を別々に選択できま

せん。

デュアルクロック FIFOデュアルクロック FIFO は、単純なユーザーインターフェイスを提供します。デザインは、フリー

ランニングの書き込みクロックと読み出しクロックで動作します。これら 2 つのクロック周波数は、

仕様の範囲内であれば同一であっても異なっていてもかまいません。 2 つの周波数の間にまったく

関係がなくても、グリッチ、メタステーブルなどの問題は発生しません。

書き込みはクロックに同期して行われ、 WRCLK の立ち上がりエッジのセットアップタイム前に

WREN がアクティブであれば、 DI のデータワードが FIFO に書き込まれます。

読み出しもクロックに同期して行われ、 RDCLK の立ち上がりエッジのセットアップタイム前に

RDEN がアクティブであれば、 DO に次のデータワードが読み出されます。

データフローは自動的に制御されるため、ブロック RAM のアドレス指定シーケンスを考慮する必

要はありません。ただし、アプリケーションで必要な場合は、 WRCOUNT や RDCOUNT を取得

できます。




UG473 (v1.11) 2014 年 11 月 12 日

第 2 章 : ビルトイン FIFO のサポート

ただし、 FULL および EMPTY フラグを確認して、 FULL が High になったら書き込みを停止し、

EMPTY が High になったら読み出しを停止する必要があります。これに違反して、 FULL が Highのときに WREN がアクティブであると WRERR フラグがアサートされ、 EMPTY が High のとき

に RDEN がアクティブであると RDERR フラグがアサートされます。いずれの違反でも FIFO の内容は保持され、アドレスカウンターも有効な状態に保持されます。

FIFO がフルまたは空の状態に近づくと、プログラム可能な ALMOSTFULL および ALMOSTEMPTYフラグがアサートされて事前に警告が出力されます。これらのフラグの値は、コンフィギュレーショ

ン時に、 FIFO のアドレス範囲内の (ほぼ) 任意の位置に設定できます。

標準モードと FWFT モードでは、FIFO が空になった後の初のワードの読み出し動作が異なります。

• 標準モードの場合、RDEN をアサートすると空の FIFO に書き込まれた初のワードが DO に出力されます。つまり、明示的に FIFO からデータを読み出す必要があります。

• FWFT モードの場合、空の FIFO に書き込まれた初のワードは、RDEN をアサートしなくて

も自動的に DO に出力されます。 RDEN をアサートすると次のデータワードが DO に出力さ

れます。

• 標準モードと FWFT モードの違いは、FIFO が空になった後の初のデータワードの読み出し

動作のみです。

次の場合、 EN_SYN = FALSE と設定します。

• クロックが非同期のとき

• 2 つのクロック周波数が同一であるが、位相が異なるとき

• 一方のクロックの周波数がもう一方の倍数になっているとき

同期 FIFO7 シリーズ FPGA で同期 FIFO を使用する場合、 EN_SYN 属性を TRUE に設定することでフラグ

のアサートまたはディアサート時のクロックサイクルレイテンシをなくすことができます。

EN_SYN 属性を TRUE に設定した非同期 FIFO としてビルトイン FIFO を使用すると、初の書

き込み後のフラグの動作が予測できなくなります。この場合、ザイリンクスではリセットあるいは

リセットの立ち下がりエッジのみを RDCLK または WRCLK に同期させることを推奨していま

す。 EN_SYN が FALSE に設定されているときは、この同期化は必要ありません。

FWFT (First-Word Fall-Through) モードは、デュアルクロック FIFO (EN_SYN = FALSE) でのみ

サポートされています。表 2-1 に FIFO の容量をモード別に示します。

表 2-1 : FIFO の容量

標準モード FWFT モード

18Kb FIFO 36Kb FIFO 18Kb FIFO 36Kb FIFO

4k エントリ (4 ビットごと ) 8k エントリ (4 ビットごと ) 4k+1 エントリ (4 ビットごと ) 8k+1 エントリ (4 ビットごと )



512 エントリ (36 ビットごと ) 1k エントリ (36 ビットごと ) 512+1 エントリ (36 ビットごと ) 1k+1 エントリ (36 ビットごと )

512 エントリ (72 ビットごと ) 512+1 エントリ (72 ビットごと )




同期 FIFO

同期 FIFO インプリメンテーション

表 2-2 に、同期 FIFO の各種インプリメンテーションを示します。また、図 2-1 にそれぞれのタイ

ミングの違いを示します。

表 2-2 : 同期 FIFO インプリメンテーションの比較

同期 FIFO インプリメンテーション長所短所

EN_SYN = TRUE、 DO_REG = 0 フラグが不確定にならない。データ出力遅延 (Clock-to-Out) が長くなる。

EN_SYN = TRUE、 DO_REG = 1 データ出力遅延 (Clock-to-Out) が短くなり、フラグが不確定になら

ない。

データレイテンシが 1 クロックサイクル増

加する。データ出力パイプラインレジスタが

1 つ追加された同期 FIFO と同じ動作となる。

EN_SYN = FALSE、 DO_REG = 1

RDCLK = WRCLK

データ出力遅延 (Clock-to-Out) が短くなる。

立ち下がりエッジのフラグが不確定になる。

FULL および EMPTY の立ち上がりエッジは

保証される。


図 2-1 : 同期 FIFO のデータタイミング図

UG473_c2_01_052610

rdclk

rden

DOEN_SYN = TRUE

DO_REG = 0

DOEN_SYN = TRUE

DO_REG = 1

DOEN_SYN = FALSE

DO_REG = 1

TCKO_LAT

TCKO_REG

TCKO_REG




UG473 (v1.11) 2014 年 11 月 12 日


FIFO アーキテクチャの概略図

図 2-2 に 7 シリーズ FPGA FIFO アーキテクチャの概略図を示します。読み出しポインター、書き

込みポインター、ステータスフラグロジックは FIFO 専用です。

FIFO プリミティブ

図 2-3 に FIFO36_72 モードの FIFO36E1 を示します。


図 2-2 : ブロック RAM の FIFO の概略図

BlockRAM

WRCOUNT RDCOUNT

WRCLK

WREN

RDCLK

DO/DOPDIN/DINP

RDEN

RST

Status FlagLogic

FU

LLE

MP

TY

ALM

OS

TF

ULL

ALM

OS

TE

MP

TY

RD

ER

RW

RE

RR

waddr raddr

oe

mem

_ren

mem

_wen

Write Pointer

ReadPointer

UG473_c2_02_052610


図 2-3 : FIFO36

DOP[7:0]

DI[63:0]

DIP[7:0]

RDEN

RST

RDCLK

WRENWRCLK

DO[63:0]

RDCOUNT[12:0]WRCOUNT[12:0]

EMPTYFULL

ALMOSTEMPTY

ALMOSTFULL

WRERR

RDERR

FIFO36

UG473_c2_03_052610

RSTREG

REGCE




FIFO ポートの説明

図 2-4 に FIFO18_36 モードの FIFO18E1 を示します。

FIFO ポートの説明

表 2-3 に FIFO I/O ポートの名前と説明を示します。


図 2-4 : FIFO18

DOP[3:0]

DI[31:0]

DIP[3:0]

RDEN

RST

RDCLK

WRENWRCLK

RSTREG

REGCE

DO[31:0]

RDCOUNT[11:0]WRCOUNT[11:0]

EMPTYFULL

ALMOSTEMPTY

ALMOSTFULL

WRERR

RDERR

FIFO18

UG473_c2_04_052610

表 2-3 : FIFO I/O ポートの名前と説明

ポート名方向説明

DI 入力データ入力。

DIP 入力パリティビット入力。

WREN 入力書き込みイネーブル。WREN = 1 の場合、データがメモリに書

き込まれます。WREN = 0 の場合、書き込みは無効になります。

WREN および RDEN は、リセットサイクル前からサイクルが

終了するまでの間 Low に保持しておく必要があります。さら

に、タイミングを保証するためにリセットをディアサートした

後は、WRCLK および RDCLK の 2 サイクル間 Low に保持し

ます。

WRCLK 入力書き込み用クロック。

RDEN 入力読み出しイネーブル。 RDEN = 1 の場合、データが出力レジス

タに読み出されます。 RDEN = 0 の場合、読み出しは無効にな

ります。 WREN および RDEN は、リセットをアサートする前

からリセットサイクルが終了するまでの間 Low に保持してお

く必要があります。

RDCLK 入力読み出し用クロック。

RST 入力すべての FIFO 機能、フラグ、ポインターの非同期リセット。

RST は、読み出しおよび書き込みの 5 クロックサイクル間ア

サートする必要があります。 7 シリーズ FPGA ブロック RAMは、以前の FPGA アーキテクチャにはない、リセット機能を簡

略化できるシンクロナイザーを備えています。




UG473 (v1.11) 2014 年 11 月 12 日


RSTREG 入力出力レジスタの同期セット / リセット。EN_SYNC = TRUE かつ

DO_REG = 1 の場合にのみ使用します。RSTREG_PRIORITYは常に RSTREG に設定されます。

REGCE 入力出力レジスタクロックイネーブル。 EN_SYNC = TRUE かつ

DO_REG = 1 の場合にのみ使用します。 RSTREG が REGCEよりも優先されます。

DO 出力 RDCLK に同期したデータ出力。

DOP 出力 RDCLK に同期したパリティビット出力。

FULL 出力 FIFO メモリのすべてのエントリがフルになったことを示しま

す。これ以上書き込みは実行されません。 WRCLK に同期し

ます。

ALMOSTFULL 出力 FIFO メモリのほぼすべてのエントリがフルになったことを示

します。FIFO で利用可能なエントリの数が ALMOST_FULL_OFFSET 値未満です。WRCLK に同期します。このフラグのオ

フセット値はユーザーが設定できます。フラグをディアサート

する際のクロックレイテンシは、表 2-4 を参照してください。

EMPTY 出力 FIFO が空であることを示します。これ以上読み出しは実行さ

れません。 RDCLK に同期します。

ALMOSTEMPTY 出力 FIFO のほぼすべての有効エントリが読み出されたことを示し

ます。FIFO のエントリ数が ALMOST_EMPTY_OFFSET 値未

満です。 RDCLK に同期します。このフラグのオフセット値は

ユーザーが設定できます。フラグをディアサートする際のク

ロックレイテンシは、表 2-4 を参照してください。

RDCOUNT 出力 FIFO データ読み出しポインター。RDCLK に同期します。読み

出しポインターの値が大値に達すると、ラップアラウンドし

ます。

WRCOUNT 出力 FIFO データ書き込みポインター。 WRCLK に同期します。書

き込みポインターの値が大値に達すると、ラップアラウンド

します。

WRERR 出力 FIFO がフルの場合に書き込みを実行すると、エラーフラグが

生成されます。 WRCLK に同期します。

RDERR 出力 FIFO が空の場合に読み出しを実行すると、エラーフラグが生

成されます。 RDCLK に同期します。

表 2-3 : FIFO I/O ポートの名前と説明 (続き)

ポート名方向説明




FIFO の動作

FIFO の動作

リセット

7 シリーズ FPGA には、リセットシンクロナイザー回路が導入されています。すべての読み出しお

よび書き込みアドレスカウンターをリセットしてフラグを初期化するには、電源投入後に RST を5 サイクル間アサートする必要があります。リセットでは、メモリや出力レジスタはクリアされま

せん。 RST を High にすると、 EMPTY と ALMOSTEMPTY が 1 にセットされ、 FULL と ALMOSTFULL が 0 にリセットされます。すべての内部ステートを正しい値にリセットするには、

RST を少なくとも RDCLK/WRCLK の 5 サイクル間 High に保持する必要があります。リセット

の間は、 RDEN および WREN をディアサートし、 Low に固定する必要があります。

動作モード

FIFO 機能には 2 つの動作モードがあります。これら動作モードの違いは、空の FIFO に初のワー

ドを書き込んだ直後の出力動作のみで、それ以外は共通です。

標準モード

空の FIFO に初のワードが書き込まれると、RDCLK に同期して EMPTY フラグがディアサート

されます。 EMPTY が Low になり、 RDEN が High になった後、初のワードが RDCLK の立ち

上がりエッジで DO に出力されます。

FWFT (First Word Fall Through) モード

空の FIFO に初のワードが書き込まれると、RDEN がアサートされる前にそのワードが自動的に

DO に出力されます。以降の読み出しでは、 EMPTY が Low かつ RDEN が High になっている必

要があります。図 2-5 に標準モードと FWFT モードの違いを示します。

ステータスフラグ

表 2-4 に、デュアルクロック FIFO の各フラグのアサート /ディアサートに要するクロックサイク

ル数を示します。同期 FIFO の場合、フラグのアサートまたはディアサート時のクロックサイクル

レイテンシはありません。クロックは非同期なので、シミュレーションモデルには表に記載されて

いるディアサート時のレイテンシサイクルのみが反映されます。


図 2-5 : 読み出しサイクルのタイミング (標準モードと FWFT モード )

RDCLK

RDEN

EMPTY

DO (Standard)

DO (FWFT)

Previous Data

W1 W2 W3

W1 W2 W3

UG473_c2_05_052610




UG473 (v1.11) 2014 年 11 月 12 日


EMPTY フラグ

EMPTY フラグは RDCLK に同期しており、 FIFO の後のエントリが読み出されるとアサートさ

れます。 FIFO キューに有効なエントリがなくなると、読み出しポインターが停止します。 EMPTYフラグは、 FIFO に新しいデータが書き込まれてから RDCLK (標準モードの場合) の 3 サイクルま

たは RDCLK (FWFT モードの場合) の 4 サイクル後にディアサートされます。

EMPTY フラグは、読み出しクロックドメインで使用されます。 EMPTY の立ち上がりエッジは

RDCLK に同期しています。空の状態は、 WRCLK によって通常 RDCLK に非同期で終了します。

したがって、 EMPTY の立ち下がりエッジは、 RDCLK タイムドメインに移動させる必要がありま

す。これら 2 つのクロックは位相関係が不明なため、複数のフリップフロップをカスケード接続し、

移動によるグリッチやメタステーブルの問題の発生を回避する必要があります。結果、 EMPTY の立ち下がりエッジは、空の FIFO への初の書き込みが行われてから RDCLK の数サイクル分だけ

遅れます。この遅延により、 FIFO が空になった後でパフォーマンスは若干落ちますが、あらゆる

状況下で正しい動作が保証されるようになります。

ALMOST EMPTY フラグ

FIFO のエントリ数が ALMOST_EMPTY_OFFSET 値で指定された数以下になると、 ALMOSTEMPTY フラグがセットされます。これにより、 ALMOST EMPTY フラグがアサートされて読み

出しを停止するよう警告します。 FIFO のエントリ数が ALMOST_EMPTY_OFFSET 値よりも大

きくなると、このフラグがディアサートされます。アサートとディアサートは RDCLK に同期して

行われます。フラグのレイテンシは、表 2-4 を参照してください。

READ ERROR フラグ

EMPTY フラグがアサートされた後で読み出しを実行しようとしても読み出しアドレスポイン

ターはインクリメントせず、READ ERROR フラグがアサートされます。このフラグは、RDEN または EMPTY が Low になるとディアサートされます。また、 RDCLK に同期しています。

表 2-4 : デュアルクロック FIFO フラグのアサートおよびディアサート時のレイテンシ

ステータスフラグ

クロックサイクルレイテンシ(1)

アサートディアサート

標準 FWFT 標準 FWFT

EMPTY(2) 0 0 3 4

FULL(2) 0 0 3 3

ALMOST EMPTY(3) 1 1 4 4

ALMOST FULL(3) 1 1 4 4

READ ERROR 0 0 0 0

WRITE ERROR 0 0 0 0

注記 :

1. レイテンシは RDCLK または WRCLK を基準にした値です。

2. 読み出しクロックエッジと書き込みクロックエッジ間のオフセットによっては、EMPTY フラグと FULL フラグがディアサートされるタイミングが 1 クロックサイクル遅れることがあります。

3. 読み出しクロックエッジと書き込みクロックエッジ間のオフセットによっては、 ALMOST EMPTY フラグと ALMOST FULL フラグがディアサートされるタイミングが 1 クロックサイクル遅れることがあります。




FIFO の属性

FULL フラグ

FULL フラグは WRCLK に同期しており、FIFO キューに空きエントリがなくなるとアサートされ

ます。 FIFO がフルになると、書き込みポインターが停止します。このフラグのアサート後に読み

出しを 1 回実行すると、 WRCLK の 3 サイクル後にディアサートされます。

WRITE ERROR フラグ

FULL フラグがアサートされた後で書き込みを実行しようとしても書き込みアドレスポインター

はインクリメントせず、 WRITE ERROR フラグがアサートされます。このフラグは、 WREN また

は FULL が Low になるとディアサートされます。このフラグは WRCLK に同期します。

ALMOST FULL フラグ

FIFO の空きスペース数が ALMOST_FULL_OFFSET 値で指定された数以下になると、 ALMOSTFULL フラグがアサートされます。これにより、 ALMOST FULL フラグがアサートされて書き込

みを停止するよう警告します。 FIFO の空きスペース数が ALMOST_FULL_OFFSET 値よりも大

きくなると、このフラグがディアサートされます。アサートとディアサートは WRCLK に同期し

て行われます。フラグのレイテンシは、表 2-4 を参照してください。

FIFO の属性

表 2-5 に FIFO18 と FIFO36 の属性を示します。デュアルクロック FIFO のサイズは、DATA_WIDTH属性で設定できます。属性の設定例は、「VHDL および Verilog の FIFO テンプレート」を参照してく

ださい。

表 2-5 : FIFO18E1 および FIFO36E1 の属性

属性名タイプ値デフォルト説明

ALMOST_FULL_OFFSET 13 ビット

の 16 進数

表 2-8 を参照フルの状態とほぼフルの状態の差を設定

します。 16 進数で設定します。

ALMOST_EMPTY_OFFSET 13 ビット

の 16 進数

表 2-8 を参照空の状態とほぼ空の状態の差を設定しま

す。 16 進数で設定します。

FIRST_WORD_FALL_THROUGH ブール型 FALSE、TRUE

FALSE TRUE に設定すると、 RDEN をアサート

しなくても空の FIFO に書き込まれた

初のワードが出力されます。

DO_REG 1 ビットバイナリ

0、 1 1 デュアルクロック (非同期) FIFO では必

ず 1 に設定します。

同期 FIFO では、フラグとデータを標準

の同期 FIFO で動作させるために 0 に設定

する必要があります。 1 に設定すると、同

期 FIFO の出力にパイプラインレジスタ

が 1 つ追加されます。このため、データ

には、 1 クロックサイクルのレイテンシ

がありますが、 Clock-to-Out タイミング

は改善されます。

DATA_WIDTH 整数 4、 9、 18、 36、 72 4 FIFO のデータ幅を指定します。




UG473 (v1.11) 2014 年 11 月 12 日


表 2-6 に、SRVAL および INIT のビット位置と FIFO プリミティブの DO 出力のマッピング関係を

示します。

FIFO_MODE 文字列 FIFO36、FIFO36_72

FIFO36 FIFO36 のモードを選択します。

FIFO18、FIFO18_36

FIFO18 FIFO18 のモードを選択します。

EN_SYN ブール型 FALSE、TRUE

FALSE TRUE に設定すると、WRCLK と RDCLKが同期します。

TRUE に設定した場合は、 FWFT を FALSE に設定する必要があります。

FALSE に設定した場合は、 DO_REG = 1 に設定する必要があります。

SRVAL(1) 16 進数 FIFO18E1 では任

意の 36 ビット値、

FIFO36E1 では任

意の 72 ビット値

00h RSTREG がアサートされたときの FIFO 出力の値を制御します。 DO_REG = 1 かつ EN_SYN = TRUE で、 RSTREG がア

クティブな信号に接続されている場合の

みサポートされます。

INIT(1) 16 進数 FIFO18E1 では任

意の 36 ビット値、

FIFO36E1 では任

意の 72 ビット値

00h DO_REG = 1 かつ EN_SYN = TRUE の場

合、コンフィギュレーション後の出力の

初期値を示します。

注記 :

1. 表 2-6 に、 SRVAL および INIT のビット位置と FIFO プリミティブの DO 出力のマッピング関係を示します。

表 2-5 : FIFO18E1 および FIFO36E1 の属性 (続き)


表 2-6 : FIFO18E1/FIFO36E1 における SRVAL/INIT のマッピング

ポート幅 SRVAL/INITSRVAL/INIT と DO のマッピング SRVAL/INIT と DOP のマッピング

DO SRVAL/INIT DOP SRVAL/INIT

4 [3:0] [3:0] [3:0] NA NA

9 [8:0] [7:0] [7:0] [0] [8]

18 [17:0] [15:0] [15:0] [1:0] [17:16]

36 (FIFO36E1 の場合) [35:0] [31:0] [31:0] [3:0] [35:32]

36 (FIFO18_36 の場合) [35:0] [31:0] [33:18]、 [15:0] [3:0] [35:34]、 [17:16]

72 (FIFO36_72 の場合) [71:0] [63:0] [67:36]、 [31:0] [7:0] [71:68]、 [35:32]




FIFO の属性

FIFO ALMOST FULL/EMPTY フラグのオフセット範囲

表 2-7 に FIFO のデータ容量を示します。表 2-8 に ALMOST EMPTY と ALMOST FULL のオフ

セット範囲を示します。

ALMOST FULL と ALMOST EMPTY のオフセット値は、通常 10 未満の小さい値に設定され、FIFOの限界値に近づいていることを警告します。一般に FIFO の容量が問題になることはほとんどないた

め、ALMOST FULL フラグは多くのアプリケーションで警告としてだけでなく、書き込みを停止す

るための信号として使用されます。

表 2-7 : FIFO のデータ容量

データ幅ブロック RAM

FIFO 容量

FIFO18 モード FIFO36 モード標準 FWFT

x4 8192 8192 8193

x4 x9 4096 4096 4097

x9 x18 2048 2048 2049

x18 x36 1024 1024 1025

x36 x72 512 512 513

注記 :

1. ALMOST_EMPTY_OFFSET および ALMOST_FULL_OFFSET の値は、必ず FIFO 全体の深さよりも小

さい値にする必要があります。

表 2-8 : FIFO ALMOST FULL/EMPTY フラグのオフセット範囲(1)

データ幅ALMOST_EMPTY_OFFSET

ALMOST_FULL_OFFSET標準 FWFT

FIFO18 モード FIFO36 モード小大小大小大

デュアルクロック (非同期) - EN_SYN = FALSE

x4 5 8186 6 8187 4 8185

x4 x9 5 4090 6 4091 4 4089

x9 x18 5 2042 6 2043 4 2041

x18 x36 5 1018 6 1019 4 1017

x36 x72 5 506 6 507 4 505

同期モード - EN_SYN = TRUE

x4 1 8190 N/A N/A 1 8190

x4 x9 1 4094 N/A N/A 1 4094

x9 x18 1 2046 N/A N/A 1 2046

x18 x36 1 1022 N/A N/A 1 1022

x36 x72 1 510 N/A N/A 1 510

注記 :

1. この表の範囲は、 RDCLK と WRCLK が同じ周波数の場合に適用されます。




UG473 (v1.11) 2014 年 11 月 12 日


同様に、 ALMOST EMPTY フラグを読み出し停止のために使用できますが、その場合 FIFO には

後のエントリが読み出されないまま残ります。したがって、 ALMOST EMPTY 信号は無視して

EMPTY がアサートされるまで読み出しを継続できます。

ALMOST FULL と ALMOST EMPTY のオフセットは、動作を中断できないブロック転送アプリ

ケーションにおいて、データブロック全体を書き込み/読み出しできるかどうかを判定する目的で

も使用できます。デザインツールでオフセット範囲を設定する際は、 16 進数で指定してください。

RDCLK 周波数が WRCLK 周波数と異なる場合、追加の ALMOST_FULL_OFFSET 制約値が必要で

す。これらが大きく異なる場合は、表 2-8 に示した大値ではなく、別の ALMOST_FULL_OFFSET大値が適用されます。この場合、式 2-1 の計算で ALMOST_FULL_OFFSET の大値を決定します。

式 2-1

たとえば、容量 4K の FIFO (FIFO36x9) を使用する場合、WRCLK = 500MHz で RDCLK = 8MHzなら、大 ALMOST_FULL_OFFSET = 4096 – (roundup(4 x 500/8)) + 6 = 3840 となります。

VHDL および Verilog の FIFO テンプレート

VHDL および Verilog テンプレートは、『7 シリーズ FPGA ライブラリガイド』に記載されています。

FIFO のタイミングモデルとパラメーター

表 2-9 に FIFO のパラメーターを示します。

Maximum ALMOST_FULL_OFFSET FIFO_DEPTH roundup 4 WRCLK_FREQRDCLK_FREQ-----------------------------------------

6+–=

表 2-9 : FIFO のタイミングパラメーター



TRXCK = セットアップタイム (クロックエッジ前)TRCKX = ホールドタイム (クロックエッジ後)

TRDCK_DI/TRCKD_DI

(1)データ入力 DI WRCLK の前後で D1 が安定していなければならない時間

TRCCK_RDEN/TRCKC_RDEN

読み出しイネーブル RDEN RDCLK の前後で RDEN が安定していなければならない

時間

TRCCK_WREN/TRCKC_WREN

書き込みイネーブル WREN WRCLK の前後で WREN が安定していなければならない

時間

TRREC_RST/TRREM_RST

非同期リセット RST RDCLK/WRCLK の前後で RST がディアサートされてい

なければならない時間

TRCCK_REGCE/TRCKC_REGCE

出力レジスタイネーブル (オプション)

REGCE RDCLK の前後で REGCE ピンの信号が安定していなけれ

ばならない時間。同期 FIFO で DO_REG = 1 の場合のみ該

当します。

TRCCK_RSTREG/TRCKC_RSTREG

同期セットまたは

リセット

RSTREG RDCLK の前後で RSTREG ピンのセット / リセット信号が

安定していなければならない時間。同期 FIFO で DO_REG= 1 の場合のみ該当します。





Clock-to-Out 遅延

TRCKO_DO(2) クロックからデータ出力

まで

DO RDCLK の後に FIFO の DO 出力で出力データが安定する

までの時間。 DO_REG = 0 に設定した同期 FIFO の場合と

デュアルクロックモードの場合で異なります。

TRCKO_DO_REG(2) クロックからデータ出力

まで

DO RDCLK の後に FIFO の DO 出力で出力データが安定する

までの時間。 DO_REG = 1 に設定した同期 FIFO の場合と

デュアルクロックモードの場合に同じです。

TRCKO_AEMPTY(3) クロックから ALMOST

EMPTY 出力まで

AEMPTY RDCLK の後に FIFO の ALMOSTEMPTY 出力で ALMOST EMPTY 信号が安定するまでの時間

TRCKO_AFULL(3) クロックから ALMOST

FULL 出力まで

AFULL WRCLK の後に FIFO の ALMOSTFULL 出力で ALMOST FULL 信号が安定するまでの時間

TRCKO_EMPTY(3) クロックから EMPTY

出力まで

EMPTY RDCLK の後に FIFO の EMPTY 出力で EMPTY 信号が安

定するまでの時間

TRCKO_FULL(3) クロックから FULL 出力

まで

FULL WRCLK の後に FIFO の FULL 出力で FULL 信号が安定

するまでの時間

TRCKO_RDERR(3) クロックから READ

ERROR 出力まで

RDERR RDCLK の後に FIFO の RDERR 出力で READ ERROR 信号が安定するまでの時間

TRCKO_WRERR(3) クロックから WRITE

ERROR 出力まで

WRERR WRCLK の後に FIFO の WRERR 出力で WRITE ERROR信号が安定するまでの時間

TRCKO_RDCOUNT(4) クロックから読み出し

ポインター出力まで

RDCOUNT RDCLK の後に FIFO の RDCOUNT 出力で読み出しポイ

ンター信号が安定するまでの時間

TRCKO_WRCOUNT(4) クロックから書き込み


WRCOUNT WRCLK の後に FIFO の WRCOUNT 出力で書き込みポイ

ンター信号が安定するまでの時間

Reset-to-Out

TRCO_AEMPTY リセットから ALMOST EMPTY 出力まで

AEMPTY リセット後に FIFO の ALMOSTEMPTY 出力で ALMOST EMPTY 信号が安定するまでの時間

TRCO_AFULL リセットから ALMOST FULL 出力まで

AFULL リセット後に FIFO の ALMOSTFULL 出力で ALMOST FULL 信号が安定するまでの時間

TRCO_EMPTY リセットから EMPTY 出力まで

EMPTY リセット後に FIFO の EMPTY 出力で EMPTY 信号が安定

するまでの時間

TRCO_FULL リセットから FULL 出力

まで

FULL リセット後に FIFO の FULL 出力で FULL 信号が安定する

までの時間

TRCO_RDERR リセットから READ ERROR 出力まで

RDERR リセット後に FIFO の RDERR 出力で READ ERROR 信号が安定するまでの時間

TRCO_WRERR リセットから WRITE ERROR 出力まで

WRERR リセット後に FIFO の WRERR 出力で WRITE ERROR 信号が安定するまでの時間

TRCO_RDCOUNT リセットから読み出し


RDCOUNT リセット後に FIFO の RDCOUNT 出力で読み出しポイン

ター信号が安定するまでの時間

表 2-9 : FIFO のタイミングパラメーター (続き)





UG473 (v1.11) 2014 年 11 月 12 日


FIFO のタイミング特性

FIFO の各種タイミングパラメーターについて説明します。また、 FIFO の機能についてもさらに

詳しく説明します。次の 6 つのケースでの動作をタイミング図で示します。

• ケース 1 : 空の FIFO への書き込み

• ケース 2 : フルまたはほぼフルの FIFO への書き込み

• ケース 3 : フルの FIFO からの読み出し

• ケース 4 : 空またはほぼ空の FIFO からの読み出し

• ケース 5 : すべてのフラグをリセット

• ケース 6 : デュアルクロック FIFO に対する読み出しと書き込みの同時実行

ケース 1 : 空の FIFO への書き込み

図 2-6 は、完全に空の FIFO に対して書き込み操作を行った場合のタイミングを示しています。

TRCO_WRCOUNT リセットから書き込み


WRCOUNT リセット後に FIFO の WRCOUNT 出力で書き込みポイン

ター信号が安定するまでの時間

注記 :

1. TRCDCK_DI にはパリティ入力が含まれます。

2. TRCKO_DO にはパリティ出力 (TRCKO_DOP) が含まれます。

3. 7 シリーズ FPGA では、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR は TRCKO_FLAGS に含まれています。

4. 7 シリーズ FPGA では、 TRCKO_RDCOUNT および TRCKO_WRCOUNT は TRCKO_POINTERS に含まれています。

表 2-9 : FIFO のタイミングパラメーター (続き)



図 2-6 : 空の FIFO への書き込み (FWFT モード )

UG473_c2_06_031411

00

1 42 3

01 02 03 04

00

05 06

WRCLK

WREN

DI

RDCLK

RDEN

DO

EMPTY

AEMPTY

TRCCK_WREN

TRDCK_DI TRDCK_DI

TRCKO_DO

TRCKO_EMPTY

TRCKO_AEMPTY





クロックイベント 1 および 3 : 書き込みと EMPTY 信号のディアサート

空の FIFO に書き込みを実行すると、初のアドレスにある FIFO の内容が DI ピンのデータ値に置

き換わります。その RDCLK の 3 サイクル後 (FWFT モードの場合は RDCLK の 4 サイクル後)、EMPTY ピンがディアサートされ、 FIFO が空でなくなったことが示されます。また、内部読み出し

でデータが出力レジスタにプリロードされるたびに RDCOUNT が 1 つずつインクリメントします。

図 2-6 に示したタイミング図は、FWFT モードの場合です。クロックイベント 1 は書き込みクロッ

クを基準としており、クロックイベント 3 は読み出しクロックを基準としています。クロックイベント 3 は、クロックイベント 1 から RDCLK の 4 サイクル分後に発生します。

• クロックイベント 1 (WRCLK) より TFDCK_DI 時間前に、FIFO の DI 入力でデータ 00 が有効

になります。

• クロックイベント 1 (WRCLK) より TFCCK_WREN 時間前に、FIFO の WREN 入力で書き込み

イネーブルが有効になります。

• クロックイベント 3 (RDCLK) より TFCKO_DO 時間後に、 FIFO の DO 出力でデータ 00 が有

効になります。標準モードでは、データ 00 は FIFO の DO 出力ピンには現れません。

• クロックイベント 3 (RDCLK) より TFCKO_EMPTY 時間後に、 EMPTY がディアサートされま

す。標準モードでは、クロックイベント 3 より RDCLK の 1 サイクル分前に EMPTY がディ

アサートされます。

WRCLK と RDCLK の立ち上がりエッジが近接していると、 EMPTY 信号が RDCLK の 1 周期後

にディアサートされることがあります。

クロックイベント 2 および 4 : 書き込みと ALMOST EMPTY 信号のディアサート

FIFO に 3 つ目のデータが書き込まれてから RDCLK の 4 サイクル後に ALMOST EMPTY 信号が

ディアサートされ、 FIFO がほぼ空の状態でなくなったことが示されます。

図 2-6 に示したタイミング図は、FWFT モードの場合です。クロックイベント 2 は書き込みクロッ

クを基準としており、クロックイベント 4 は読み出しクロックを基準としています。クロックイベント 4 は、クロックイベント 2 から RDCLK の 4 サイクル分後に発生します。


になります。

• FIFO の WREN 入力では、書き込みイネーブルがアサートされたままとなります。

• クロックイベント 4 では読み出しが実行されていないため、FIFO の DO 出力ピンのデータは

00 のままです。標準モードの場合、データ 00 が FIFO の DO 出力ピンに現れることはありま

せん。

• クロックイベント 4 (RDCLK) より TFCKO_AEMPTY 時間後に、 AEMPTY ピンで ALMOSTEMPTY がディアサートされます。 AEMPTY がディアサートされるタイミングは、標準モー

ドでも FWFT モードでも同じです。

WRCLK と RDCLK の立ち上がりエッジが近接していると、 AEMPTY 信号が RDCLK の 1 周期

後にディアサートされることがあります。




UG473 (v1.11) 2014 年 11 月 12 日


ケース 2 : フルまたはほぼフルの FIFO への書き込み

図 2-7 は、ほぼ完全にフルの FIFO に対して書き込み操作を行った場合のタイミングを示していま

す。このタイミング図は標準モードと FWFT モードで共通です。

クロックイベント 1 : 書き込みと ALMOST FULL 信号のアサート

ほぼフルの FIFO に書き込みを実行すると、 ALMOST FULL 信号がアサートされます。


になります。



• クロックイベント 1 (WRCLK) よりクロックの 1 サイクルと TFCKO_AFULL 時間後に、 FIFOの AFULL 出力ピンで ALMOST FULL がアサートされます。

クロックイベント 2 : 書き込みと FULL 信号のアサート

FIFO がフルになると、 FULL 信号ピンがアサートされます。


になります。


• クロックイベント 2 (WRCLK) より TFCKO_FULL 時間後に、FIFO の FULL 出力ピンで FULLがアサートされます。

フルの FIFO に対して読み出しと書き込みを続けて実行した場合、読み出しと書き込みのタイミン

グによっては書き込みが行われない場合があります。正確な動作はシミュレーションモデルを確認



図 2-7 : フルまたはほぼフルの FIFO への書き込み

UG473_c2_07_070110

00 01 02 03 04 05 06

WRCLK

WREN

DI

RDCLK

RDEN

FULL

AFULL

WRERR

1 42 3

TRDCK_DI TRDCK_DITRDCK_DI

TRCKO_AFULL

TRCKO_WERR

TRCKO_FULL

TRCCK_WREN

TRCKO_WERR

TRCCK_WREN





クロックイベント 3 : 書き込みと WRITE ERROR 信号のアサート

FIFO がフルの状態で、FIFO に送信したデータが書き込まれなかった場合、WRERR ピンがアサー

トされます。


になります。


• クロックイベント 3 (WRCLK) より TFCKO_WRERR 時間後に、 FIFO の WRERR 出力ピンで

WRITE ERROR がアサートされます。データ 05 は FIFO には書き込まれません。

クロックイベント 4 : 書き込みと WRITE ERROR 信号のディアサート

フルの状態の FIFO への書き込みを中止すると、 WRERR ピンがディアサートされます。


イネーブルがディアサートされます。

• クロックイベント 4 (WRCLK) より TFCKO_WRERR 時間後に、 FIFO の WRERR 出力ピンで

WRITE ERROR がディアサートされます。

WRITE ERROR 信号は、書き込みクロックの立ち上がりエッジごとにアサート /ディアサートされま

す。 WREN と FULL の両方が TRUE の間は、 WRITE ERROR はアサートされたままとなります。

ケース 3 : フルの FIFO からの読み出し

図 2-8 は、完全にフルの状態の FIFO に対して読み出し操作を行った場合のタイミングを示してい

ます。

クロックイベント 1 および 2 : 読み出しと FULL 信号のディアサート

フルの FIFO から読み出しを実行すると、初のアドレスにある FIFO の内容が FIFO の DO 出力

でアサートされます。初の読み出し後、 FULL を WRCLK の 3 サイクル間ディアサートします。

これは、 Virtex-6 FPGA の機能とは異なる動作です。

図 2-8 に示したタイミング図は、標準モードと FWFT モードで共通です。クロックイベント 1 は読み出しクロックを基準としています。クロックイベント 2 は、クロックイベント 1 の WRCLKの 3 サイクル分後に発生します。


図 2-8 : フルの FIFO からの読み出し

UG473_c2_08_032111

1 42

020100 03 04 05 06

3

WRCLK

WREN

RDCLK

RDEN

DO

FULL

AFULL

TRCCK_RDEN

TRCKO_DO

TRCKO_AFULLTRCKO_FULL




UG473 (v1.11) 2014 年 11 月 12 日


• クロックイベント 1 (RDCLK) より TFCCK_RDEN 時間前に、 FIFO の RDEN 入力で読み出し




• クロックイベント 2 (WRCLK) より TFCKO_FULL 時間後に、 FULL がディアサートされます。

RDCLK と WRCLK の立ち上がりエッジが近接していると、 FULL 信号が WRCLK の 1 周期後に

ディアサートされることがあります。

クロックイベント 3 および 4 : 読み出しと ALMOST FULL 信号のディアサート

FIFO から 4 つ目のデータを読み出してから WRCLK の 4 サイクル分後に AFULL ピンがディア

サートされ、 FIFO がほぼフルの状態でなくなったことが示されます。

図 2-8 に示したタイミング図は、標準モードと FWFT モードで共通です。クロックイベント 3 は読み出しクロックを基準としており、クロックイベント 4 は書き込みクロックを基準としていま

す。 ALMOST_FULL_OFFSET は小値 4 に設定されます。クロックイベント 4 は、クロックイベント 3 から WRCLK の 4 サイクル分後に発生します。

• FIFO の RDEN 入力では、読み出しイネーブルがアサートされたままとなります。

• クロックイベント 4 (RDCLK) より TRCKO_AFULL 時間後に、AFULL ピンで ALMOST FULLがディアサートされます。

RDCLK の立ち上がりエッジと WRCLK の立ち上がりエッジの間には、 AFULL を確実にディア

サートするための小時間の要件があります。この要件を満たしていないと、AFULL のディアサー

トに WRCLK の 1 サイクル余分にかかることがあります。

ケース 4 : 空またはほぼ空の FIFO からの読み出し

図 2-9 は、ほぼ完全に空の FIFO に対して読み出し操作を行った場合のタイミングを示しています。

このタイミング図は、標準モードを表したものです。 FWFT モードでは、これよりも読み出しク

ロックの 1 サイクル分前に DO にデータが現れます。


図 2-9 : 空またはほぼ空の FIFO からの読み出し (標準モード )

UG473_c2_09_070110

1 42

020100 03 04

3

WRCLK

WREN

RDCLK

RDEN

DO

EMPTY

AEMPTY

RDERR

TRCCK_RDEN

TRCKO_AEMPTY

TRCKO_DO TRCKO_DO

TRCKO_EMPTY

TRCCK_RDEN

TRCKO_RDERR

TRCKO_RDERR





クロックイベント 1 : 読み出しと ALMOST EMPTY 信号のアサート

ほぼ空の FIFO から読み出しを実行すると、 ALMOST EMPTY 信号がアサートされます。





• クロックイベント 1 (RDCLK) よりクロックの 1 サイクルと TFCKO_AEMPTY 時間後に、FIFOの AEMPTY 出力ピンで ALMOST EMPTY がアサートされます。

クロックイベント 2 : 読み出しと EMPTY 信号のアサート

FIFO が空になると EMPTY 信号ピンがアサートされます。


• クロックイベント 2 (RDCLK) より TFCKO_DO 時間後に、FIFO の DO 出力でデータ 04 ( 後

のデータ) が有効になります。

• クロックイベント 2 (RDCLK) より TFCKO_EMPTY 時間後に、 FIFO の EMPTY 出力ピンで

EMPTY がアサートされます。

空の FIFO に対して書き込みと読み出しを続けて実行した場合、読み出しと書き込みのタイミング

によっては、読み出しが行われない場合があります。正確な動作はシミュレーションモデルを確認


クロックイベント 3 : 読み出しと READ ERROR 信号のアサート

FIFO が空の状態で、読み出すことができるデータがない場合は RDERR ピンがアサートされます。


• クロックイベント 3 (RDCLK) より TFCKO_RDERR 時間後に、 FIFO の RDERR 出力ピンで

READ ERROR がアサートされます。

• FIFO の DO ピンに出力されるデータは 04 のまま変わりません。

クロックイベント 4 : 読み出しと READ ERROR 信号のディアサート

空の状態の FIFO からの読み出しを中止すると、 RDERR ピンがディアサートされます。


イネーブルがディアサートされます。

• クロックイベント 4 (RDCLK) より TFCKO_RDERR 時間後に、 FIFO の RDERR 出力ピンで READ ERROR がディアサートされます。

READ ERROR 信号は、読み出しクロックの立ち上がりエッジごとにアサート /ディアサートされ

ます。 RDEN と EMPTY の両方が TRUE の間は、この信号はアサートされたままとなります。




UG473 (v1.11) 2014 年 11 月 12 日


ケース 5 : すべてのフラグをリセット

図 2-10 にすべてのフラグがリセットされるタイミングを示します。

リセット信号がアサートされると、すべてのフラグがリセットされます。

• リセット (RST) の TFCO_EMPTY 時間後に、 FIFO の EMPTY 出力ピンで EMPTY がアサート

されます。

• リセット (RST) の TFCO_AEMPTY 時間後に、FIFO の AEMPTY 出力ピンで ALMOST EMPTYがアサートされます。

• リセット (RST) の TFCO_FULL 時間後に、 FIFO の FULL 出力ピンで FULL がディアサートさ

れます。

• リセット (RST) の TFCO_AFULL 時間後に、 FIFO の AFULL 出力ピンで ALMOST FULL がディアサートされます。

リセットは、すべてのフラグをリセットするための非同期信号です。すべての内部ステートとフラ

グを正しい値にリセットするには、リセット信号を RDCLK/WRCLK の 3 サイクル間 High に保持

する必要があります。

ケース 6 : デュアルクロック FIFO に対する読み出しと書き込みの同時実行

非同期 FIFO の場合、 FIFO がステータスフラグをアサートしている状態で読み出しと書き込みを

同時に実行すると、結果は不定となります。フラグをアサートするかしないかは FIFO ロジックが

判断しますが、ツールのシミュレーションモデルにこの動作は反映されないため、不一致が起こる

可能性があります。 RDCLK および WRCLK に共通のクロックを使用している場合は、 FIFO を同

期モード (EN_SYN = TRUE) で使用してください。


図 2-10 : すべてのフラグをリセット

UG473_c2_10_070110

WRCLK

RST

RDCLK

EMPTY

AEMPTY

FULL

AFULL

TRCO_EMPTY

TRCO_AEMPTY

TRCO_FULL

TRCO_AFULL




FIFO のアプリケーション

FIFO のアプリケーション

7 シリーズ FPGA の FIFO ブロックより大きなサイズの FIFO を実装するには、次の 2 つの方法が

あります。

• 2 つ以上の FIFO をカスケード接続してワード数の大きい FIFO を構築する

• 2 つ以上の FIFO を並列接続してビット数の大きい FIFO を構築する

FIFO のカスケード接続によるワード数の拡張

図 2-11 に、 N 個の FIFO36 をカスケード接続してワード数を拡張する方法を示します。ここでは、

初から N – 1 番目までの FIFO をすべて FWFT モードに設定し、外部リソースを使用してこれら

FIFO を接続しています。このアプリケーションのデータレイテンシは、各 FIFO のレイテンシの

総和となります。大周波数はフィードバックパスの制限を受けます。また、NOR ゲートは、CLBロジックを使用してインプリメントします。

• N は 2 以上の数とします。 N＝2 の場合、図の中央に示した FIFO は必要ありません。

• WRCLK が RDCLK より高速な場合は、 INTCLK = WRCLK です。

• WRCLK と RDCLK が同じ速度または RDCLK が高速な場合は、 INTCLK = RDCLK です。

• ALMOSTEMPTY のしきい値は N 番目の FIFO で設定し、ALMOSTFULL のしきい値は初

の FIFO で設定します。


図 2-11 : 複数の FIFO のカスケード接続によるワード数拡張の例

UG473_c2_11_052610

DO<3:0>

ALMOSTEMPTY

EMPTY

ALMOSTEMPTY

EMPTY

ALMOSTFULL

FULLRDCLK

WRCLK

DI<3:0> DO<3:0>

RDEN

WREN

DI<3:0>

RDENRDCLK

WREN

WRCLK

RDCLKWRCLK

DI<3:0> DO<3:0>

FULLRDEN

WREN

INTCLK

N x 8K x 4 FIFO

EMPTY

FIFO 1

FWFTMode

RDCLKWRCLK

DI<3:0> DO<3:0>

RDEN

WREN EMPTY

FULL

FIFO 2 ... (N–1)

FWFTMode

FIFO N

ALMOSTFULL

FULL




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FIFO の並列接続によるビット数の拡張

図 2-12 に示すように、 7 シリーズ FPGA の FIFO36 は並列に接続するとデザインのビット数を拡

張できます。AND/OR ゲートのインプリメントには CLB ロジックが使用されます。すべての FIFOの FULL 信号を OR 接続して出力 FULL 信号を作成し、EMPTY 信号はすべての FIFO の EMPTY信号を OR 接続して出力 EMPTY 信号を作成します。大周波数はロジックゲートのフィードバッ

クパスの制限を受けます。


図 2-12 : FIFO の並列接続によるビット数拡張の例

RDCLK

WRCLK

DIN[71:0]

RDEN

WREN

RDCLK

WRCLK

DIN[71:0]DOUT[71:0]

EMPTYRDEN

WREN

FULL

DOUT[71:0]

EMPTY

FULL

DIN[71:0]

DIN[143:72]

DOUT[71:0]

DOUT[143:72]

RDEN

WREN

WRCLK

RDCLK

512 x 144 FIFO

FIFO #1

FIFO #2

FULL

EMPTY

UG473_c2_12_052610




ブロック RAM と FIFO の有効な組み合わせ

ブロック RAM と FIFO の有効な組み合わせ

1 つの RAMB36 プリミティブでは、図 2-13 に示したブロック RAM と FIFO の組み合わせがサ

ポートされます。ブロック RAM と FIFO プリミティブを同じ位置に配置する場合は、必ず FIFOを下位ポートに配置してください。


図 2-13 : ブロック RAM と FIFO の有効な組み合わせ

UG473_c2_13_052610

RAMB18E1TDP or

SDP Mode

RAMB18E1TDP or

SDP Mode

RAMB18E1TDP or

SDP Mode

RAMB18E1TDP or

SDP Mode

FIFO18E1FIFO18 Mode

FIFO18E1FIFO18_36 Mode




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第 3 章

ビルトイン誤り訂正

概要

SDP (シンプルデュアルポート ) ブロック RAM は、72 ビット幅の RAM に追加の 8 ビットを使用

し、ハミングコードの誤り訂正機能を備える 512x64 RAM として構成できます。このエラーはユー

ザーから透過的に実行されます。

8 つの保護ビット (ECCPARITY) は書き込み動作ごとに生成され、 64 ビットのデータと共にメモリ

に格納されます。この ECCPARITY ビットは、読み出し中にシングルビットエラーの訂正や、ダ

ブルビットエラーの検出 (訂正は行わない) に使用されます。また、ECCPARITY ビットは、WRCLKの立ち上がりエッジでメモリへ書き込まれ、FPGA ロジックへ出力されます。ECCPARITY 出力ビッ

トに利用可能な、オプションの出力レジスタはありません。

1 回の読み出し動作で 72 ビットのデータ (64 ビットのデータと 8 ビットのパリティ ) がメモリから

読み出され、 ECC デコーダーに入ります。 ECC デコーダーは、読み出しの結果 (エラーなし、シン

グルビットエラーの訂正、ダブルビットエラーの検出) を示す 2 種類のステータス出力 (SBITERRおよび DBITERR) を生成します。標準 ECC モードでは、読み出し動作によって DO の出力データ

は訂正されますが、メモリアレイ内のエラーは修正されません。 FMAX を向上させるため、データ

出力 (DO)、 SBITERR および DBITERR 属性で制御されるオプションのレジスタが使用できます。

この ECC コンフィギュレーションオプションは、SDP モードの 36Kb ブロック RAM (RAMB36E1)または 36Kb FIFO (FIFO36E1) で使用可能です。 RAMB36E1 には、エラーを挿入する機能があり

ます。RAMB36E1 には、現在読み出し中のデータが格納されているアドレスを読み出すリードバッ

ク機能があります。この機能を利用すると、ビットエラーを訂正したり、今後のアクセスに備えて

そのアドレスの内容を無効にすることも容易です。 FIFO36E1 は標準 ECC モードをサポートして

おり、エラー挿入機能も利用できます。 FIFO36E1 は ECC エンコード専用モードをサポートして

おらず、読み出し中のアドレス位置の出力にも対応していません。

7 シリーズ FPGA のブロック RAM の ECC は、 SDP モードと同じように READ_FIRST および WRITE_FIRST の両モードをサポートします。




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第 3 章 : ビルトイン誤り訂正

ECC の動作モード

標準 ECC モード (EN_ECC_READ = TRUE、 EN_ECC_WRITE = TRUE) では、エンコーダーとデ

コーダーの両方が使用できます。 1 回の書き込みで 64 ビットのデータと ECC で生成された 8 ビッ

トのパリティがメモリに格納されます。外部パリティビットは無視されます。また読み出しでは、

デコードされた 72 ビットのデータおよびパリティが読み出されます。

SDP モードの RAMB36E1 では、エンコーダーとデコーダーに別々にアクセスして外部でも使用で

きます。エンコーダーを個別に使用するには、 DI ポートからデータを送信して ECCPARITY 出力

ポートをサンプルします。デコーダーを個別に使用するには、エンコーダーを無効にしてデータを

ブロック RAM に書き込み、ブロック RAM から訂正済みデータとステータスビットを読み出しま

す。詳細は、「ブロック RAM (RAMB36E1) の属性」を参照してください。

デコード専用の ECC モードでデコーダーを使用するには、EN_ECC_WRITE = FALSE、EN_ECC_READ = TRUE と設定してください。

エンコーダーは、次の 2 つの方法で使用できます。

• 標準の ECC モードでエンコーダーを使用するには、 EN_ECC_WRITE = TRUE、 EN_ECC_READ = TRUE と設定します。このモードは ECC パリティをサポートしていません。

• エンコード専用モードで ECC を使用するには、EN_ECC_WRITE = TRUE、EN_ECC_READ= FALSE と設定します。このモードは ECC パリティをサポートします。

ECC モードを使用する場合のブロック RAM の機能は次のようになります。

• ブロック RAM ポートのアドレス、クロック、イネーブル入力は独立していますが、1 つのポー

トが書き込み専用ポートに、もう 1 つのポートが読み出し専用ポートになります (SDP)。

• DO は、誤り訂正後の読み出しデータを表します。

• DO の値は、次のアクティブな読み出しまで有効なまま保持されます。

• 異なる読み出し /書き込みアドレスの同期デコードおよびエンコードは有効ですが、同じ読み出

し /書き込みアドレスの同期デコードおよびエンコードは無効です。

• ECC コンフィギュレーションの場合、ブロック RAM は READ_FIRST または WRITE_FIRSTモードのいずれかとなります。詳細は、第 1 章の「競合の回避」を参照してください。




ブロック RAM ECC アーキテクチャの概略図

ブロック RAM ECC アーキテクチャの概略図

図 3-1 に、 ECC モード時における 7 シリーズ FPGA のブロック RAM の概略図を示します。


図 3-1 : ブロック RAM ECC の概略図

wraddr 9

Data In

EN_ECC_WRITE

EN_ECC_READ

EN_ECC_READ

DataOut

ParityOut

rdaddr 9

Block RAM512 x 72

64-bitECC

Encode64

64

64

DI[63:0]

DO[63:0]

0

1

Decodeand

Correct

64

64

RDADDR[8:0]

WRADDR[8:0]

8

DOP[7:0]

RDADDRECC[8:0]

8ECCPARITY[7:0]

1INJECTDBITERR

1INJECTSBITERR

8

8

DIP[7:0] 8

UG473_c3_01_052610

8

0

1

0

1

81

0

1

0

11

DO_REG

0

164

Q D

DBITERR

DO_REG

0

11

Q D

SBITERR

DO_REG

0

11

Q D

DO_REG

0

18

9

Q D

DO_REG

0

1 Q D




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ブロック RAM および FIFO ECC プリミティブ

図 3-2 にブロック RAM (RAMB36E1) ECC プリミティブを示します。SDP モードの RAMB36E1のみ、 ECC をサポートします。


図 3-2 : SDP モードの RAMB36E1 : ブロック RAM ECC

SBITERR

DI[31:0]

WRADDR[8:0]

RDADDR[8:0]

WRCLK

DIP[3:0]

DI[63:32]

DIP[7:4]

ECCPARITY[7:0]ECCPARITY

DBITERR

SBITERR

DBITERR

RDADDRECC[8:0]RDADDRECC

DO[31:0]

DOP[3:0]

DO[63:32]

DOP[7:4]

WREN

RDENREGCE

RDCLK

UG473_c3_02_011414

RAMB36E1

INJECTSBITERRINJECTDBITERR

INJECTSBITERRINJECTDBITERR

DOPADOP

DOPBDOP

DIADI

DIPADIP (Decode Only)ADDRARDADDR

WEAENARDEN

RSTREGARSTREG

CLKARDCLK

DOADO

DOBDO

RSTRAMARSTRAM

REGCEAREGCE

DIBDIDIPBDIP

ADDRBWRADDR

WEBWEENBWREN

RSTREGB

RSTRAMB

REGCEB

CLKBWRCLK

32

4

9

4

32

4

32

4

32

4

9

8

8

9

CASCADEOUTA(NC)

CASCADEOUTB(NC)

CASCADEINA(NC)

CASCADEINB(NC)

(Standard or Encode Only)




ブロック RAM および FIFO ECC のポート

図 3-3 に FIFO36E1 ECC プリミティブを示します。 FIFO36_72 は標準 ECC モードのみサポート

し、 RDADDRECC 出力はサポートされません。


表 3-1 にブロック RAM ECC の各 I/O ポート名を示し、説明します。


図 3-3 : FIFO36_72 モード : FIFO ECC

SBITERR

DI[63:0]

RST

WRCLK

DIP[7:0]ECCPARITY[7:0]

DBITERR

DO[63:0]

DOP[7:0]

WREN

RDEN

RDCLK

INJECTSBITERR

INJECTDBITERR

UG473_c3_03_052610

FIFO36E1

EMPTY

FULL

ALMOSTEMPTY

ALMOSTFULL

RDERR

WRERR

RDCOUNT[8:0]

WRCOUNT[8:0]

表 3-1 : RAMB36E1 のポート (ECC ポートを含む) の名前と説明

ポート名信号の説明

DIADI[31:0] ECC モードのポート A データ入力。アドレスは ADDRBWRADDR で指定します。 SDP モー

ドでのポート名マッピングは、表 1-13 を参照してください。

DIPADIP[3:0] ECC モードのポート A データパリティ入力。アドレスは ADDRBWRADDR で指定します。

SDP モードでのポート名マッピングは、表 1-13 を参照してください。



DIPBDIP[3:0] ポート B データパリティ入力。アドレスは ADDRBWRADDR で指定します。SDP モードでの


ADDRARDADDR[15:0] ポート A アドレス入力バス。RAM_MODE = SDP の場合、RDADDR バスとなります。ECC モー

ドでは、ビット [14:6] が使用されます。

ADDRBWRADDR[15:0] ポート B アドレス入力バス。 RAM_MODE = SDP の場合、 WRADDR バスとなります。 ECC モードでは、ビット [14:6] が使用されます。

WEA[3:0] ポート A バイトライトイネーブル。RAM_MODE = SDP の場合は使用しません。ECC モード

では、 WEA を GND に接続してください。

WEBWE[7:0] ポート B バイトライトイネーブル (WEBWE [3:0])。 RAM_MODE = SDP の場合、バイトライ

トイネーブルとなります。 ECC モードでは、このポートをロジック High に接続してください。

ENARDEN ポート A イネーブル。 RAM_MODE = SDP あるいは ECC の場合、 RDEN となります。

ENBWREN ポート B イネーブル。 RAM_MODE = SDP あるいは ECC の場合、 WREN となります。




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RSTREGARSTREG 同期出力レジスタのセット / リセット。SRVAL_A (DO_REG = 1) で初期化します。REGCE より

も優先するかどうかは RSTREG_PRIORITY_A で設定します。 RAM_MODE ＝ SDP の場合、

RSTREG となります。 ECC モードでは、 GND に接続してください。

RSTREGB 同期出力レジスタのセット / リセット。SRVAL_B (DO_REG = 1) で初期化します。REGCE より

も優先するかどうかは、RSTREG_PRIORITY_B で設定します。SDP (ECC) モードでは、GNDに接続してください。

RSTRAMARSTRAM 同期出力ラッチのセット / リセット。 SRVAL_A (DO_REG = 0) で初期化します。 RAM_MODE= SDP の場合、 RSTRAM となります。 ECC モードでは、 GND に接続してください。

RSTRAMB 同期出力ラッチのセット / リセット。SRVAL_B (DO_REG = 0) で初期化します。SDP (ECC) モー

ドでは、 REGCEB を GND に接続してください。



REGCEAREGCE ポート A 出力レジスタクロックイネーブル (DO_REG = 1)。 RAM_MODE ＝ SDP の場合、


REGCEB ポート B 出力レジスタクロックイネーブル (DO_REG = 1)。ECC モードでは、GND に接続し

てください。

CASCADEINA ポート A カスケード入力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEINB ポート B カスケード入力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEOUTA ポート A カスケード出力。 RAM_MODE = TDP の場合のみ使用します。

CASCADEOUTB ポート B カスケード出力。 RAM_MODE = TDP の場合のみ使用します。





DOBDO[31:0] ポート B データ出力バス。アドレスは ADDRARDADDR で指定します。 SDP モードでのポー


DOPBDOP[3:0] ポート B パリティ出力バス。アドレスは ADDRARDADDR で指定します。SDP モードでのポー


ECC ポート名 (RAM_MODE = TDP の場合は使用しない)

INJECTSBERR ECC を使用する場合に、シングルビットエラーを挿入します。書き込み中にアサートされると、

ブロック RAM の特定のビット位置にシングルビットエラーが生成されます。このビット位置

を読み出すと、ブロック RAM の ECC ロジックによってエラーが訂正されます。シングルビッ

トエラーはビット位置 DI[30] に生成されます。

INJECTDBERR ECC を使用する場合に、ダブルビットエラーを挿入します。書き込み中にアサートされると、

ブロック RAM の特定のビット位置にダブルビットエラーが生成されます。このビット位置を

読み出すと、ブロック RAM の ECC ロジックによってダブルビットエラーが示されます。

INJECTSBERR と INJECTDBERR が同時にアサートされた場合は、ダブルビットエラーが挿

入されます。ダブルビットエラーはビット位置 DI[30] と DI[62] に生成されます。

ECCPARITY[7:0] ECC エンコーダー出力バスは、エンコード専用モードで使用されます。

SBITERR ECC シングルビットエラーの出力ステータス。

DBITERR ECC ダブルビットエラーの出力ステータス。

表 3-1 : RAMB36E1 のポート (ECC ポートを含む) の名前と説明 (続き)






表 3-2 に FIFO ECC I/O ポート名と説明を示します。

RDADDRECC[8:0] ECC 読み出しアドレス。現在読み出し中のデータへのアドレスポインター。データとそのアド

レスが同じクロックサイクルで出力されます。

注記 :

1. ブロック RAM の ECC ロジックにインプリメントされたハミングコードは、エラー検出なし、DO でのシングルビットエラーの検出と訂正 (メモリ内容は訂正されない)、ダブルビットエラーの検出 (訂正はされない) という 3 つの状態のいずれかを検出します。この状態は、 SBITERR および DBITERR によって示されます。

表 3-1 : RAMB36E1 のポート (ECC ポートを含む) の名前と説明 (続き)


表 3-2 : FIFO ECC ポートの名前と説明

ポート名方向信号の説明

DI[63:0] 入力データ入力バス。

DIP[7:0] 入力データ入力パリティバス。標準モードの場合は使用しません。

WREN 入力書き込みイネーブル。WREN = 1 の場合、データがメモリに書き込まれます。WREN = 0 の場合、書き込みは無効になります。

RDEN 入力読み出しイネーブル。RDEN = 1 の場合、データがメモリから読み出されます。RDEN =0 の場合、読み出しは無効になります。

RSTREG 入力ブロック RAM ECC プリミティブの使用時はサポートされません。常に GND に接続し

ます。

RSTRAM 入力ブロック RAM ECC プリミティブの使用時はサポートされません。常に GND に接続し

ます。

RST 入力 FIFO カウンターおよびフラグの非同期リセット。クロックの 3 サイクル間、リセットを

アサートする必要があります。リセットは DO や ECC の信号には影響を与えません。

WRCLK 入力書き込み用クロック。

RDCLK 入力読み出し用クロック。

INJECTSBITERR 入力書き込み中にアサートされると、ブロック RAM の特定のビット位置にシングルビット

エラーが生成されます。このビット位置を読み出すと、ブロック RAM の ECC ロジック

によってエラーが訂正されます。シングルビットエラーはビット位置 DI[30] に生成さ

れます。

INJECTDBITERR 入力書き込み中にアサートされると、ブロック RAM の特定のビット位置にダブルビットエラーが生成されます。このビット位置を読み出すと、ブロック RAM の ECC ロジックに

よってダブルビットエラーが示されます。INJECTSBERR と INJECTDBERR が同時に

アサートされた場合は、ダブルビットエラーが挿入されます。ダブルビットエラーは

ビット位置 DI[30] と DI[62] に生成されます。

DO[63:0] 出力データ出力バス。

DOP[7:0] 出力データ出力パリティバス。

SBITERR(1) 出力シングルビットエラーステータス。

DBITERR(1) 出力ダブルビットエラーステータス。

ECCPARITY[7:0] 出力サポートされていません。

FULL 出力 FIFO FULL フラグ。

ALMOSTFULL 出力 FIFO ALMOST FULL フラグ。

EMPTY 出力 FIFO EMPTY フラグ。

ALMOSTEMPTY 出力 FIFO ALMOST EMPTY フラグ。




UG473 (v1.11) 2014 年 11 月 12 日


ブロック RAM および FIFO ECC の属性

RAMB36E1 プリミティブでは、デコードおよび訂正ロジックのビルトインレジスタに加え、

DO_REG 属性で制御されるオプションのパイプラインレジスタが使用できます。このレジスタを

使用するとレイテンシがクロックの 1 サイクル分追加されますが、パフォーマンスは向上します。

表 3-3 と表 3-4 にブロック RAM および FIFO ECC の属性を示します。

RDCOUNT 出力 FIFO データ読み出しポインター。

WRCOUNT 出力 FIFO データ書き込みポインター。

WRERR 出力 FIFO がフルの場合に書き込みを実行すると、エラーフラグが生成されます。

RDERR 出力 FIFO が空の場合に読み出しを実行すると、エラーフラグが生成されます。

注記 :

1. FIFO の ECC ロジックにインプリメントされたハミングコードは、エラー検出なし、 DO でのシングルビットエラーの検出と訂正 (メモリ内容は訂正されない)、ダブルビットエラーの検出 (訂正はされない) という 3 つの状態のいずれかを検出します。この状態は、SBITERR および DBITERR によって示されます。

表 3-2 : FIFO ECC ポートの名前と説明 (続き)

ポート名方向信号の説明

表 3-3 : ブロック RAM (RAMB36E1) の属性


EN_ECC_WRITE ブール型 TRUE、 FALSE FALSE ECC エンコーダーを有効にするには TRUEに設定します。

EN_ECC_READ ブール型 TRUE、 FALSE FALSE ECC デコーダーを有効にするには TRUE に設定します。

DO_REG 1 ビットバイナリ 0、 1 0 レジスタモードまたはラッチモードを有効

にします。

表 3-4 : FIFO (FIFO36E1) の属性


EN_ECC_WRITE ブール型TRUE、FALSE

FALSE ECC エンコーダーを有効にするには TRUE に設定します。

EN_ECC_READ ブール型TRUE、FALSE

FALSE ECC デコーダーを有効にするには TRUE に設定します。

DO_REG 1 ビットバイナリ

0、 1 1

レジスタモードまたはラッチモードを有

効にします。デュアルクロックおよび同

期 FIFO の詳細は、表 2-5 を参照してく

ださい。

EN_SYN ブール型TRUE、FALSE

FALSE

TRUE に設定すると、 WRCLK と RDCLK が同期します。

TRUE に設定した場合は、 FWFT を FALSE に設定する必要があります。

FALSE に設定した場合は、DO_REG = 1 に設定する必要があります。

ALMOST_EMPTY_OFFSET 9 ビット

の 16 進数表 2-8 を参照表 2-8 を参照

空の状態とほぼ空の状態の差を設定しま

す。 16 進数で設定します。




ECC モードの動作


ECC の動作モードには、標準、エンコード専用、デコード専用の 3 つがあります。標準 ECC モー

ドではエンコーダーとデコーダーの両方が使用されます。

図 3-4 ～図 3-9 に、ブロック RAM と FIFO の各 ECC モードの動作を示します。ブロック RAM のWRADDR および RDADDR アドレス入力はユーザーが入力します。 FIFO の WRADDR および

RDADDR アドレスは、書き込みカウンターと読み出しカウンターによって内部で生成されます。

ALMOST_FULL_OFFSET 9 ビット

の 16 進数表 2-8 を参照表 2-8 を参照

フルの状態とほぼフルの状態の差を設定

します。 16 進数で設定します。

FIRST_WORD_FALL_THROUGH ブール型TRUE、FALSE

FALSE

TRUE に設定すると、 RDEN をアサート

しなくても空の FIFO に書き込んだ初

のワードが FIFO36_72 モードの出力に

現れます。 EN_SYN = FALSE の場合の

み有効です。

表 3-4 : FIFO (FIFO36E1) の属性 (続き)



図 3-4 : ECC 書き込み動作

WREN

WRCLK

WRADDR[8:0]

DI[63:0]

DIP[7:0](Decode Only Mode)

ECCPARITY[7:0]

a

T1W T2W T3W T4W

b c d

A B C D

PC PDPBPA

PC PDPBPA

UG473_c3_04_071610

TRCCK_EN

TRCCK_ADDR

TRDCK_DI_ECC

TRCKO_PARITY_ECC




UG473 (v1.11) 2014 年 11 月 12 日



図 3-5 : ECC 読み出し動作

RDEN

RDADDR[8:0]

RDCLK

DO[63:0] (Latch Mode)

DOP[7:0] (Latch Mode)

SBITERR(Register Mode)

DBITERR (Register Mode)

a b c d

A B C

ECCRDADDR (Latch Mode)

a b c

ECCRDADDR (Register Mode)

a b c

PBPA PC

DO[63:0] (Register Mode)

DOP[7:0] (Register Mode)

A B C

PBPA PC

TRCCK_EN

TRCCK_ADDR

TRCKO_DO (Register Mode)

TRCKO_DO (Latch Mode)

TRCKO_ECC_SBITERR (Latch Mode)

TRCKO_ECC_DBITERR (Latch Mode)

Single Bit Error

Double Bit Error

UG473_c3_05_070110

T1R T2R T3R T4R

TRCKO_RDADDR_ECC

TRCKO_ECC_SBITERR (Register Mode)

TRCKO_ECC_DBITERR (Register Mode)

TRCKO_RDADDR_ECC_REG

SBITERR(Latch Mode)

DBITERR(Latch Mode)

Single Bit Error

Double Bit Error


図 3-6 : 1 回のダブルビットエラー挿入 (レジスタモード )

DIN

WriteCycle

ReadCycle

WRCLK

WREN

WRADDR

INJSBITERR

INJDBITERR

RDCLK

RDADDR

RDEN

DOUT

SBITERR

DBITERR

A B C D

UG473_c3_06_100610

E F

0 1 2 3 4 5

1 2 3

A Bx C

SBITERR Corrected DataDBITERR Not Corrected Data


TRCKO_DO_REG

TRCKO_SBIT_ECC

TRCKO_DBIT_ECC

TRDCK_DI_ECC

TRDCK_INJERR_ECC





図 3-8 について説明します。

1. データ (DOUT) およびその対応アドレス (ECCRDADDR) はその位相で使用できます。


図 3-7 : 1 回のダブルビットエラー挿入 (ラッチモード )


図 3-8 : ECCRDADDR のタイミング (レジスタモード )

DIN

WriteCycle

ReadCycle

WRCLK

WREN

WRADDR

INJSBITERR

INJDBITERR

RDCLK

RDADDR

RDEN

DOUT

SBITERR

DBITERR

A B C D

UG473_c3_07_070110

E F

0 1 2 3 4 5

1 2 3

A Bx C

SBITERR Corrected DataDBITERR Not Corrected Data

RDADDR

RDCLK

RDEN/REGCE

DOUT

SBITERR

DBITERR

1 2 3 4

A Bx C D

UG473_c3_08_052610

ECCRDADDR

5 6

1 2 3 4 5

E

SBITERR Corrected Data DBITERR Not Corrected Data




UG473 (v1.11) 2014 年 11 月 12 日


図 3-9 について説明します。

1. データ (DOUT) およびその対応アドレス (ECCRDADDR) はその位相で使用できます。

標準モードの ECC

属性での設定

EN_ECC_READ = TRUEEN_ECC_WRITE = TRUE

標準 ECC 書き込み

この書き込みは、図 3-4 に示しています。

T1W の時点で、 DI[63:0] = A がメモリ位置 a に書き込まれます。これに対応する 8 ビットの ECCパリティ PA (16 進数) が内部で生成され、 64 ビットのデータに追加されてメモリに書き込まれま

す。この書き込み直後に、パリティ値 PA が出力 ECCPARITY[7:0] に現れます。 ECC パリティは

内部で生成されるため、DIP[7:0] ピンは使用しません。標準 ECC モードは ECC パリティをサポー

トしていません。

同様に、 T2W および T3W の時点で、 DI[63:0] = B および C がそれぞれに対応するパリティビッ

ト PB (16 進数) および PC (16 進数) と共にメモリ位置 b と c に書き込まれます。 T2W と T3W の直後に PB および PC がそれぞれ出力 ECCPARITY[7:0] に現れます。

標準 ECC 読み出し

この書き込みは、図 3-5 に示しています。

T1R の時点で、メモリ位置 a にある 64 ビットのデータ A と 8 ビットのパリティ PA (16 進数) で構成される 72 ビットのメモリ内容が読み出され、内部でデコードされます。エラーがなければ、

データとパリティがそのまま DO[63:0] と DOP[7:0] に出力されます。データまたはパリティにシ

ングルビットエラーがある場合、このエラーが訂正されて SBITERR が High になります。データ

およびパリティにダブルビットエラーがある場合は、エラーは訂正されません。データとパリティ

はそのまま出力され、 DBITERR が High となります。


図 3-9 : ECCRDADDR のタイミング (ラッチモード )

RDADDR

RDCLK

RDEN/REGCE

DOUT

SBITERR

DBITERR

1 2 3 4

A Bx C D

UG473_c3_09_052610

ECCRDADDR

5 6

1 2 3 4 5

E

SBITERR Corrected Data DBITERR Not Corrected Data

6

F





属性 DO_REG を 0 に設定すると、 T1R の直後に DO[63:0] = A、 DOP[7:0] = PA となります。同

様に、 T2R および T3R の時点で、アドレス b および c にあるメモリ内容が読み出され、 DO[63:0]と DOP[7:0] でデコードされます。データセット A でシングルビットまたはダブルビットエラー

が検知されると、 SBITERR/DBITERR 出力が T1R 後に切り替わります。図 3-7 は、ラッチモー

ドの場合に、クロックエッジ T1R の後にデータ A でシングルビットエラー (SBITERR) が検出さ

れ、クロックエッジ T2R の後にデータ B でダブルビットエラー (DBITERR) が検出された様子

を示しています。

属性 DO_REG を 1 に設定すると、 T2R の直後に DO[63:0] = A、 DOP[7:0] = PA となります。同

様に、 T3R および T4R の時点で、アドレス b および c にあるメモリ内容が読み出され、 DO[63:0]と DOP[7:0] でデコードされます。データセット A でシングルビットまたはダブルビットエラー

が検知されると、SBITERR/DBITERR 出力が T2R 後に切り替わります。図 3-6 は、レジスタモー

ドの場合に、クロックエッジ T2R の後にデータ A でシングルビットエラー (SBITERR) が検出さ

れ、クロックエッジ T3R の後にデータ B でダブルビットエラー (DBITERR) が検出された様子

を示しています。

ECC モードでは、エンコード専用ポートとデコード専用ポートが互いに独立して動作します。

エンコード専用 ECC

属性での設定

EN_ECC_READ = FALSEEN_ECC_WRITE = TRUE

エンコード専用 ECC での書き込み

T1W の時点で、 DI[63:0] = A がメモリ位置 a に書き込まれます。これに対応する 8 ビットの ECCパリティ PA (16 進数) が内部で生成され、 64 ビットのデータに追加されてメモリに書き込まれま

す。この書き込み直後に、パリティ値 PA が出力 ECCPARITY[7:0] に現れます。 ECC パリティは

内部で生成されるため、 DIP[7:0] ピンは使用しません。

同様に、 T2W および T3W の時点で、 DI[63:0] = B および C がそれぞれに対応するパリティビッ

ト PB (16 進数) および PC (16 進数) と共にメモリ位置 b と c に書き込まれます。 T2W と T3W の直後に PB および PC がそれぞれ出力 ECCPARITY[7:0] に現れます。

エンコード専用 ECC での読み出し

エンコード専用モード ECC の場合、読み出しは通常のブロック RAM と同様です。 64 ビットの

データが DO[63:0] に現れ、 8 ビットのパリティが DOP[7:0] に現れます。シングルビットエラー

は訂正されず、エラーフラグの SBITERR および DBITERR がアサートされることはありません。




UG473 (v1.11) 2014 年 11 月 12 日


デコード専用 ECC

属性での設定

EN_ECC_READ = TRUEEN_ECC_WRITE = FALSE

デコード専用の ECC では、ECC デコーダーのみが有効で、ECC エンコーダーは無効です。デコー

ド専用モードは、 ECC デコーダーの機能テスト用にシングルビットまたはダブルビットのエラー

を挿入するために使用します。 ECC パリティビットは DIP[7:0] を使用し、外部から与える必要が

あります。

デコード専用 ECC でのシングルビットエラーの挿入

• T1W、 T2W、 T3W の時点で、シングルビットエラーのある DI[63:0] = A、 B、 C とそれぞれ

に対応する ECC パリティビット DIP[7:0] = PA (16 進数)、 PB (16 進数)、 PC (16 進数) がメ

モリ位置 a、 b、 c に書き込まれます。

• T1R、T2R、T3R の時点で、アドレス a、b、c の内容が読み出され、必要に応じて訂正されます。

• ラッチモードの場合 : T1R、 T2R、 T3R の直後に DO[63:0] = A、 B、 C および DOP[7:0] =PA、 PB、 PC が出力されます。

• レジスタモードの場合 : T2R、 T3R、 T4R の直後に DO[63:0] = A、 B、 C および DOP[7:0] =PA、 PB、 PC が出力されます。

• SBITERR には、 DO/DOP データに応じたステータスが出力されます。

ECC デコーダーはパリティビットにあるシングルビットエラーも訂正します。

デコード専用 ECC でのダブルビットエラーの挿入

• T1W、 T2W、 T3W の時点で、ダブルビットエラーのある DI[63:0] = A、 B、 C とそれぞれに

対応する ECC パリティビット DIP[7:0] = PA (16 進数)、PB (16 進数)、PC (16 進数) がメモリ

位置 a、 b、 c に書き込まれます。

• T1R、 T2R、 T3R の時点で、アドレス a、 b、 c にあった元々の内容が読み出されて、ダブル

ビットエラーが検出されます。

• ラッチモードの場合 : T1R、 T2R、 T3R の直後に DO[63:0] = A、 B、 C (ダブルビットエラー

あり ) および DOP[7:0] = PA、 PB、 PC が出力されます。

• レジスタモードの場合 : T2R、 T3R、 T4R の直後に DO[63:0] = A、 B、 C (ダブルビットエラーあり ) および DOP[7:0] = PA、 PB、 PC が出力されます。

• DBITERR には、 DO/DOP データに応じたステータスが出力されます。

また、 ECC デコーダーはパリティビットで発生したダブルビットエラーや、データビットとそ

れに対応するパリティビットの両方で発生したシングルビットエラーも検出します。




ECC タイミング特性

ECC タイミング特性

図 3-4 ～図 3-7 には、 ECC のタイミングパラメーターも示しています。

書き込みクロックと読み出しクロックは互いに独立しているため、図 3-4 に示した書き込みタイミ

ングはすべて WRCLK を基準としています。同様に、図 3-5 に示した読み出しタイミングはすべ

て RDCLK を基準としています。

標準 ECC の書き込みタイミング

詳細は、図 3-4 を参照してください。

• T1W より TRCCK_EN 時間前に、ブロック RAM の WREN 入力で書き込みイネーブルが有


• T1W より TRCCK_ADDR 時間前に、ブロック RAM の WRADDR[8:0] 入力で書き込みアド

レス a が有効になります。 FIFO では WRADDR 入力は不要です。

• T1W より TRDCK_DI_ECC (標準 ECC) 時間前に、ブロック RAM の DI[63:0] 入力で書き込

みデータ A (16 進数) が有効になります。

• T1W より TRCKO_ECC_PARITY (標準 ECC) 時間後に、ブロック RAM の ECCPARITY[7:0]出力ピンで ECC パリティデータ PA (16 進数) が有効になります。

標準 ECC の読み出しタイミング詳細は、図 3-5 を参照してください。

• T1R より TRCCK_EN 時間前に、ブロック RAM の RDEN 入力で読み出しイネーブルが有効

になります。

• T1R より TRCCK_ADDR 時間前に、ブロック RAM の RDADDR[8:0] 入力で読み出しアドレ

ス a が有効になります。 FIFO では RDADDR 入力は不要です。

DO_REG = 0 の場合

• T1R より TRCKO_DO (ラッチモード ) 時間後に、ブロック RAM の DO[63:0] 出力ピン

でデータ A (16 進数) が有効になります。

• T1R より TRCKO_DOP (ラッチモード ) 時間後に、ブロック RAM の DOP[7:0] 出力ピン

でデータ PA (16 進数) が有効になります。

• T1R より TRCKO_ECC_SBITERR (ラッチモード ) 時間後に、データセット A でシング

ルビットエラーが検出および訂正されると SBITERR がアサートされます。

• T2R より TRCKO_ECC_DBITERR (ラッチモード ) 時間後に、データセット B でダブル

ビットエラーが検出されると DBITERR がアサートされます。




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DO_REG = 1 の場合

• T2R より TRCKO_DO (レジスタモード ) 時間後に、ブロック RAM の DO[63:0] 出力ピ

ンでデータ A (16 進数) が有効になります。

• T2R より TRCKO_DOP (レジスタモード ) 時間後に、ブロック RAM の DOP[7:0] 出力ピ

ンでデータ PA (16 進数) が有効になります。

• T2R より TRCKO_ECCR_SBITERR (レジスタモード ) 時間後に、データセット A でシ

ングルビットエラーが検出および訂正されると SBITERR がアサートされます。

• T3R より TRCKO_ECCR_DBITERR (レジスタモード ) 時間後に、データセット B でダ

ブルビットエラーが検出されると DBITERR がアサートされます。

エンコード専用 ECC の書き込みタイミング

詳細は、図 3-4 を参照してください。

• WREN および WRADDR のセットアップ/ホールドタイムは、標準 ECC と同様です。

• T1W より TRDCK_DI_ECC (エンコード専用 ECC) 時間前に、ブロック RAM の DI[63:0] 入力で書き込みデータ A (16 進数) が有効になります。

• T1W より TRCKO_ECC_PARITY (エンコード専用 ECC) 時間後に、ブロック RAM の ECCPARITY[7:0] 出力ピンで ECC パリティデータ PA (16 進数) が有効になります。

エンコード専用 ECC の読み出しタイミング

• エンコード専用 ECC の読み出しタイミングは、通常のブロック RAM の読み出しタイミング

と同様です。

デコード専用 ECC の書き込みタイミング

• デコード専用 ECC の書き込みタイミングは、通常のブロック RAM の書き込みタイミングと

同様です。

デコード専用 ECC の読み出しタイミング

• デコード専用 ECC の読み出しタイミングは、標準 ECC の読み出しタイミングと同様です。




ブロック RAM ECC モードのタイミングパラメーター

ブロック RAM ECC モードのタイミングパラメーター

表 3-5 に、7 シリーズ FPGA のブロック RAM ECC モードのタイミングパラメーターを示します。

表 3-5 : ブロック RAM ECC モードのタイミングパラメーター



TRxCK_x = セットアップタイム (クロックエッジ前) および TRCKx_x = ホールドタイム (クロックエッジ後)

TRDCK_DI_ECC

(標準 ECC モード )データ入力(1) DI

クロック前に、ブロック RAM の DI 入力でデータが安

定していなければならない時間。標準 ECC モード。

TRCKD_DI_ECC

(標準 ECC モード )クロック後に、ブロック RAM の DI 入力でデータが安

定していなければならない時間。標準 ECC モード。

TRDCK_DI_ECCW

(エンコード専用 ECC モード )

データ入力(1) DI

クロック前に、ブロック RAM の DI 入力でデータが安

定していなければならない時間。エンコード専用 ECCモード。

TRCKD_DI_ECCW


クロック後に、ブロック RAM の DI 入力でデータが安

定していなければならない時間。エンコード専用 ECCモード。

TRDCK_DI_ECC_FIFO ECC モードでの FIFO への

データ入力

DI

クロック前に、 ECC モードの FIFO の DI 入力でデータ

が安定していなければならない時間。

TRCKD_DI_ECC_FIFOクロック後に、 ECC モードの FIFO の DI 入力でデータ

が安定していなければならない時間。

TRDCK_INJERR_ECCビットエラー

挿入の入力

INJECTSBERRINJECTDBERR

クロック前に、ECC モードの FIFO の INJECT[S/D]BERR入力でデータが安定していなければならない時間。

TRCKD_INJERR_ECCクロック後に、ECC モードの FIFO の INJECT[S/D]BERR入力でデータが安定していなければならない時間。

Clock to Out 遅延

TRCKO_DO_ECC

(ラッチモード )クロックから

出力まで(2)CLK to DO クロック後に、ブロック RAM の DO 出力で出力データ

が安定するまでの時間 (出力レジスタを使用しない場合)

TRCKO_DO_ECC_REG

(レジスタモード )クロックから

出力まで(2)CLK to DO クロック後に、ブロック RAM の DO 出力で出力データ

が安定するまでの時間 (出力レジスタを使用した場合)

Clock to ECC 遅延

TRCKO_RDADDR_ECC

(ラッチモード )

クロックから

読み出しアドレス

出力まで

RDADDRRDCLK 後に、ブロック RAM の RDADDR 出力で読み

出しアドレス信号が安定するまでの時間 (出力レジスタ

を使用しない場合)。


(レジスタモード )

クロックから

読み出しアドレス

出力まで

RDADDRRDCLK 後に、ブロック RAM の RDADDR 出力で読み

出しアドレス信号が安定するまでの時間 (出力レジスタ

を使用した場合)。




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64 ビットワード用 8 ビットパリティの作成

ブロック RAM の外部ロジック (多数の XOR 回路など) を使用すると、64 ビットワード用の 8 ビッ

トパリティが作成できます。ただし、エンコード専用 ECC モードの場合は、任意の 64 ビットワー

ドを別のブロック RAM に書き込むことにより、追加ロジックを使用せずに 8 ビットのパリティが

自動的に作成されます。エンコードされた 8 ビットの ECC パリティデータはただちに使用可能と

なり、 72 ビットワード全体を読み出すことができます。

ブロック RAM ECC の VHDL および Verilog テンプレート

VHDL および Verilog テンプレートは、『7 シリーズライブラリガイド』に記載されています。

TRCKO_PARITY_ECC


クロックから ECC パリティ出力まで

ECCPARITY WRCLK 後に、ブロック RAM の ECCPARITY 出力で

ECC パリティ信号が安定するまでの時間 (エンコード専

用モード )。

TRCKO_SBIT_ECC


クロックから ECC シングルビットエラー出力まで

SBITERR RDCLK 後に、ブロック RAM の SBITERR 出力でシン

グルビットエラー信号が安定するまでの時間 (出力レ

ジスタを使用しない場合)。

TRCKO_SBIT_ECC_REG


クロックから ECC シングルビットエラー出力まで

SBITERR RDCLK 後に、ブロック RAM の SBITERR 出力でシン

グルビットエラー信号が安定するまでの時間 (出力レ

ジスタを使用した場合)。

TRCKO_DBIT_ECC


クロックから ECC ダブルビットエラー出力まで

DBITERR RDCLK 後に、ブロック RAM の DBITERR 出力でダ

ブルビットエラー信号が安定するまでの時間 (出力レ

ジスタを使用しない場合)。

TRCKO_DBIT_ECC_REG


クロックから ECC ダブルビットエラー出力まで

DBITERR RDCLK 後に、ブロック RAM の DBITERR 出力でダ

ブルビットエラー信号が安定するまでの時間 (出力レ

ジスタを使用した場合)。

注記 :

1. TRDCK_DI_ECC/TRCKD_DI_ECC にはパリティ入力 TRDCK_DIP_ECC/TRCKD_DIP_ECC が含まれます。

2. TRCKO_DO_ECC および TRCKO_DO_ECC_REG にはパリティ出力が含まれます。

表 3-5 : ブロック RAM ECC モードのタイミングパラメーター (続き)




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