Altera Cyclone II Juliano Medeiros Coimbra [email protected] UNIVERSIDADE ESTADUAL DE CAMPINAS MO801 – Tópicos em Arquitetura e Hardware Prof

Altera Cyclone™ IIJuliano Medeiros Coimbra

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UNIVERSIDADE ESTADUAL DE CAMPINASMO801 – Tópicos em Arquitetura e Hardware

Prof. Rodolfo Jardim de Azevedo

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IntroduçãoProduzida para rápida disponibilidade e baixo custo

Baseada no feedback dos clientes da Altera

Trabalha com o software Quartus II (link no site da disciplina)

Possui kits de desenvolvimento de hardware para aumentar a velocidade de produção

Capacidade de expansão dos periféricos

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IntroduçãoOferece 60% a mais de desempenho e ½ do consumo de energia

Soluções de baixo custo em processamento embutido (processador Nios II)

Solução de baixo custo para DSP:Mais de 150 multiplicadores 18x18;

Mais de 1.1Mbit de memória embutida.

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Bidimensional baseada em linhas e colunas

Interconexões entre blocos lógicos vetoriais (LABs), blocos de memória e multiplicadores

Rede global de clock com mais de 4 PLLs (Phased Locked Loops)

Blocos de memória M4K (dual-port, 260 MHz)

Blocos de multiplicadores (250MHz)

3 registradores por elemento de I/O (IOE), que são localizados na periferia do dispositivo

Suporte para vários padrões de I/O, com entrada máxima de 805 Mbps e saída máxima de 640 Mbps

Arquitetura

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Interface com dispositivos de memórias DDR, DDR2, SDR, SDRAM e QDRII SRAM (acima de 167 MHz)

Arquitetura

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Diagrama da Cyclone II EP2C20

Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2

Elementos Lógicos (LE)

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O Quartus II automaticamente ajusta o LE para o melhor modo de operação

Modo NORMAL: apropriado para funções gerais da lógica e funções de combinações (combinational functions)

Modo ARITMÉTICO: ideal para implementar contadores, somadores, acumuladores e comparadores

LE – modos de operação

7

LE – modo normal

8Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2

LE – modo aritmético

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Blocos Lógicos Vetoriais (LAB)

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Cada LAB possui:16 LEs;

Sinais de controle;

Cadeias de carry dos LEs;

Cadeias de registradores;

Interconexões locais

Blocos Lógicos Vetoriais (LAB)


LAB – sinais de controle

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Dois clocks

Dois clock enables

Dois clears assíncronos

Um clear síncrono

Um load síncrono

Um máximo de sete sinais de controle de uma só vez

Interconexões MultiTrackTecnologia DirectDrive™

Entre linhas

Entre colunas

Rotas do dispositivo

Em todas o Quartus II oferece melhoria de desempenho e utilização

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Clock Global e PLLs

Mais de 16 redes de clock global

Mais de 4 PLLs

Seleção dinâmica da origem do clock

Enable e Disable dinâmicos

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Clock Global e PLLs


Clock Global e PLLs


Pinos de clock dedicadosSe não forem utilizados para alimentar a rede global de clock, podem ser usados com outro propósito, tomando o cuidado de não utilizar um registrador de I/O, mas sim algum registrador do LE

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DPCLK[] e CDPCLK[]Nos modelos menores existem apenas os DPCLK[]

Nos modelos maiores da FPGA existem os CDPCLK[] (que passam por um multiplexador antes de chegarem no bloco de controle de clock - atraso) e os DPCLK[] que vão direto para o bloco de controleQuartus II: Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations

São pontos de entrada para sinais PCI e DQS, que fazem interface com memórias externas

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Rede de clock globalPodem enviar sinais para o máximo de recursos que a FPGA pode gerenciar sem exceder seu limite de dissipação de energia (fan-out), ou seja, praticamente todos os recursos podem ter esse sinal como uma entrada

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Bloco de controle de clock

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Phase Locked Loops (PLLs)

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Dividem ou multiplicam o clock

Deslocam o clock

Pode ter escolha manual do clock

Memória M4KOrganizadas em colunas

Os registradores de saída podem ser ignorados, mas os de entrada não

4608 bits de RAM

Buffer FIFO

Bits de paridade

Desempenho esperado: 250MHz

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Memória M4KByte Enable


M4K: modos de operaçãoSingle-port

Simple dual-port #(with mixed width)

True dual-port #(with mixed width)

Embedded shift register

ROM

FIFO Buffers

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M4K: clocksIndependent

Input/Output

Read/Write

Single

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M4K: interfaces


Blocos de multiplicadores

Desenvolvidos para funções de intenso DSP, como:

FIT (finite impulse response)

FFT (fast Fourier transform)

DCT (discrete cosine transform)

Trabalha como:Um multiplicador de 18 bits

Mais de dois multiplicadores independentes de 9 bits

Desempenho esperado: 250 MHz

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Multiplicadores: conexões


Estrutura de I/O

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Buffer bidirecional com 3 registradores de saída para transferência de dados bidirecional


Estrutura de I/O

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Interface de tensão múltipla: a FPGA pode se ligar a outros dispositivos com tensões diferentes

Pinos de I/O possuem utilizam os padrões de energia LVPECL, LVDS, HSTL ou SSTL


Sinais através do bloco de I/O


I/O: interfaces com memórias externas

167 MHz / 333 Mbps para DDR e DDR2 SDRAM

167 MHz / 667 Mbps para QDR II SRAM

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Configuração e teste

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Configuração e testeA FPGA possui circuitos JTAG BST que satisfazem os padrões da IEEE (1149.1)

Os dispositivos de JTAG também monitoram a operação da lógica, aceitando vários comandos JTAG

Também aceita AS e PS

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Hot-SocketingA placa que contém a FPGA pode ser removida durante o funcionamento do resto do barramento, sem causar efeitos indesejados

Suporte para qualquer seqüência de ativação de dispositivos

Sem ruídos no barramento durante a inserção da placa

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Bibliografia


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