altpllメガファンクションユーザガイド...Altera Corporation v 2007 年3 月 altpll メガファンクション・ユーザガイドこのユーザガイドについて

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altpll メガファンクションユーザガイド

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Quartus II バージョン : 7.0ドキュメント・バージョン : 6.0ドキュメント・デート : 2007 年 3月

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Altera Corporationaltpllメガファンクション・ユーザガイド 2007年 3月

UG-ALTPLL-6.0

Altera Corporation iiialtpllメガファンクション・ユーザガイド

目次

このユーザガイドについて改訂履歴 ......................................................................................................................................................................................................... v参考資料 ......................................................................................................................................................................................................... vアルテラへのお問い合わせ ............................................................................................................................................................. vi表記規則 ........................................................................................................................................................................................................ vi

第１章このメガファンクションについてサポートされるデバイス・ファミリ .................................................................................................. 1–1はじめに .................................................................................................................................................. 1–1機能 .......................................................................................................................................................... 1–1クロック・ドメイン転送 ................................................................................................................. 1–5非同期転送 ................................................................................................................................... 1–5ClockBoost機能 .......................................................................................................................... 1–6LVDSモード ................................................................................................................................ 1–8

概要 .......................................................................................................................................................... 1–9Stratix IIIおよび Cyclone III PLLの新機能の説明 ..................................................................... 1–9ダイナミック・リコンフィギュレーション ........................................................................... 1–9PLLタイプ ................................................................................................................................. 1–10LVDSクロック .......................................................................................................................... 1–10クロック・スイッチオーバ ..................................................................................................... 1–10

ポストスケール・カウンタのカスケード接続と PLLのカスケード接続 ............................................................................................................................... 1–11一般的なアプリケーション ........................................................................................................... 1–12

第２章使用法システムおよびソフトウェア条件 ...................................................................................................... 2–1MegaWizard Plug-In Managerのカスタマイズ ............................................................................... 2–1MegaWizard Plug-In Manager ............................................................................................................ 2–1

altpll Megafunctionのページ説明（Stratix IIIおよび Cyclone IIIデバイスを除く） .......................................................................... 2–2altpll Megafunctionページの説明（Stratix IIIおよび Cyclone IIIデバイスのみ） ............................................................................ 2–18

HDLコードからのメガファンクションの推測 .............................................................................. 2–32HDLコードでのメガファンクションのインスタンス化 .............................................................. 2–33コンパイル後のメガファンクションの識別 .................................................................................... 2–33タイミング解析 .................................................................................................................................... 2–33シミュレーション ................................................................................................................................ 2–35

Stratix IIおよび Stratix II GXデバイスの外部フィードバック・ボード遅延のシミュレーション ................................................................................................... 2–36Quartus IIのシミュレーション ................................................................................................... 2–37EDAシミュレーション ................................................................................................................. 2–38

iv Altera Corporationaltpllメガファンクション・ユーザガイド

目次

レポート ................................................................................................................................................ 2–38ロック信号をゲートするクロック・サイクルの計算 ......................................................... 2–41

SignalTap IIエンベデッド・ロジック・アナライザ ..................................................................... 2–41デザイン例 ............................................................................................................................................ 2–42デザイン・ファイル ....................................................................................................................... 2–42例 1 :差動クロック ......................................................................................................................... 2–42

166 MHzの差動 SSTL外部クロックの生成 ......................................................................... 2–42ddr_clkデザインの実装 ........................................................................................................... 2–50機能の結果—Quartusでの ddr_clkデザインのシミュレーション ................................. 2–51機能の結果—ModelSim-Alteraでの ddr_clkデザインのシミュレーション ..................................................................................................................... 2–52

例 2 :クロック信号の生成 ............................................................................................................. 2–54133 MHz、200 MHz、および 200 MHzタイム・シフトされたクロックの生成 ......................................................................................................................... 2–54shift_clkデザインの実装 ......................................................................................................... 2–64機能の結果—Quartusでの shift_clkデザインのシミュレーション ................................ 2–65ModelSim-Alteraでの shift_clkデザインのシミュレーション ......................................... 2–66

まとめ .................................................................................................................................................... 2–68

第３章仕様ポートおよびパラメータ ...................................................................................................................... 3–1

Altera Corporation v2007年 3月 altpllメガファンクション・ユーザガイド

このユーザガイドについて

改訂履歴以下の表に、このユーザガイドの改訂履歴を示します。

参考資料本ユーザガイドは以下のドキュメントを参照しています。

■ 「AN 409: altlvdsメガファンクション」および「外部 PLLオプションを使用した Stratix IIデバイスのデザイン例」

■ 「altlvdsメガファンクション・ユーザガイド」■ 「altpll_reconfig Megafunction User Guide」■ 「Stratix IIIデバイス・ハンドブック」の「Stratix IIIデバイスのクロック・ネットワークおよび PLL」の章

■ 「Cyclone IIIデバイス・ハンドブック」の「Cyclone IIIデバイスのクロック・ネットワークおよび PLL」の章

■ 「ALTMEMPHYメガファンクション・ユーザガイド」■ 「Stratix IIIデバイス・ハンドブック」■ 「Stratix IIデバイス・ハンドブック」■ 「Stratix II GXデバイス・ハンドブック」■ 「Stratixデバイス・ハンドブック」■ 「Stratix GXデバイス・ハンドブック」■ 「Cyclone IIIデバイス・ハンドブック」■ 「Cyclone IIデバイス・ハンドブック」■ 「Cycloneデバイス・ハンドブック」■ 「HardCopyシリーズ・ハンドブック」■ 「Quartus IIハンドブック Volume 3」の「Timing Analysis」セクション■ 「Quartus IIハンドブック Volume 1」の「合成」セクション

日付 & ドキュメント・バージョン

変更内容概要

2007年 3月v6.0

ソフトウェア・バージョン 7.0のための更新。● Cyclone IIIデバイスのサポートを追加。● 参考資料の項を追加。

Cyclone IIIデバイスのサポート情報を追加。

2006年 12月v5.0

● Stratix® IIIデバイスの関連情報の追加、ドキュメントの編成、追記、およびQuartus 6.1の GUIの変更を反映して更新。

—

2006年 5月v4.0

● ドキュメントの編成、追記、およびQuartus 6.0の GUIの変更を反映して更新。

—

2004年 12月v3.0

● ドキュメントの編成および GUIの変更を反映して更新。

—

http://www.altera.co.jp/literature/an/an409_j.pdf

http://www.altera.co.jp/literature/ug/ug_ip_lvds_io_j.pdf

http://www.altera.co.jp/literature/ug/ug_altpll_reconfig_j.pdf

http://www.altera.co.jp/literature/lit-stx3.jsp

http://www.altera.com/literature/hb/stx3/stx3_siii51006.pdf

http://www.altera.com/literature/hb/stx3/stx3_siii51006.pdf

http://www.altera.co.jp/literature/hb/stx3/stx3_siii51006_j.pdf

http://www.altera.co.jp/literature/hb/stx3/stx3_siii51006_j.pdf

http://www.altera.co.jp/literature/lit-cyc3.jsp

http://www.altera.co.jp/literature/hb/cyc3/cyc3_ciii51006_j.pdf

http://www.altera.co.jp/literature/hb/cyc3/cyc3_ciii51006_j.pdf

http://www.altera.co.jp/literature/ug/ug_altmemphy_j.pdf



http://www.altera.co.jp/literature/lit-s2gx.jsp

http://www.altera.co.jp/literature/lit-stx.jsp

http://www.altera.co.jp/literature/lit-sgx.jsp

http://www.altera.co.jp/literature/lit-qts.jsp


http://www.altera.co.jp/literature/lit-cyc.jsp

http://www.altera.co.jp/literature/lit-hrd.jsp


http://www.altera.co.jp/literature/hb/qts/qts_qii5v3_02.pdf

http://www.altera.co.jp/literature/hb/qts/qts_qii5v1_03.pdf


vi Altera Corporationaltpllメガファンクション・ユーザガイド 2007年 3月

アルテラへのお問い合わせ

■ 「Quartus IIハンドブックの Volume 1」■ 「Quartus IIハンドブック volume 3」の「SignalTap IIエンベデッド・ロジック・アナライザを使用したデザインのデバッグ」の章

アルテラへのお問い合わせ

アルテラ製品に関する最新情報は、アルテラのウェブサイト、www.altera.co.jp をご覧ください。テクニカル・サポートについては、www.altera.co.jp/mysupportにアクセスしてください。また、アルテラの販売代理店にもお問い合わせいただけます。

表記規則本書では、以下の表記規則を使用しています。

書体意味太字かつ文頭が大文字コマンド名、ダイアログ・ボックス・タイトル、チェックボックス・オプショ

ン、およびダイアログ・ボックス・オプションは、太字かつ文頭が大文字で表記されています。例 : Save Asダイアログ・ボックス

太字外部タイミング・パラメータ、ディレクトリ名、プロジェクト名、ディスク・ドライブ名、ファイル名、ファイルの拡張子、およびソフトウェア・ユーティリティ名は、太字で表記されています。例 : fMAX, \qdesignsディレクトリ、d: ドライブ、chiptrip.gdfファイル

斜体かつ文頭が大文字資料のタイトルは、斜体かつ文頭が大文字で表記されています。例 : AN 75: High-Speed Board Design

斜体内部タイミング・パラメータおよび変数は、斜体で表記されています。例 : tPIA, n + 1

変数は、山括弧（< >）で囲み、斜体で表記されています。例 : <ファイル名 >、<プロジェクト名 >.pofファイル

文頭が大文字キーボード・キーおよびメニュー名は、文頭が大文字で表記されています。例 : Deleteキー、Optionsメニュー

「小見出しタイトル」資料内の小見出しおよびオンライン・ヘルプ・トピックのタイトルは、鉤括弧で囲んでいます。例 : 「表記規則」

Courier フォント信号およびポート名は、Courierフォントで表記されています。例 : data1、tdi、input。アクティブ Low信号は、サフィックス nで表示されています（例 : resetn）。

表示されているとおりに入力する必要があるものは、Courierフォントで表記されています（例 : c:\qdesigns\tutorial\chiptrip.gdf）。また、Reportファイルのような実際のファイル、ファイルの構成要素（例 : AHDLキーワードの SUBDESIGN）、ロジック・ファンクション名（例 : TRI）もCourierフォントで表記されています。

1.、2.、3.およびa.、b.、c.など

手順など項目の順序が重要なものは、番号が付けられリスト形式で表記されています。

■ ● • 箇条書きの黒点などは、項目の順序が重要ではないものに付いています。チェックマークは、1ステップしかない手順を表します。

http://www.altera.co.jp

http://www.altera.co.jp

http://www.altera.co.jp/mysupport










http://www.altera.co.jp/literature/quartus2/lit-qts-synthesis.jsp

http://www.altera.com/literature/lit-qts.jsp

http://www.altera.co.jp/literature/hb/qts/qts_qii53009_j.pdf

http://www.altera.co.jp/literature/hb/qts/qts_qii53009_j.pdf

Altera Corporation viialtpllメガファンクション・ユーザガイド

このユーザガイドについて

指差しマークは、要注意箇所を表しています。CAUTIONマークは、特別な配慮および理解が必要であり、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。

注意マークは、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。矢印は、Enterキーを押すことを示しています。

足跡マークは、詳細情報の参照先を示しています。

書体意味

viii Altera Corporationaltpllメガファンクション・ユーザガイド 2007年 3月

表記規則

Altera Corporation 1–12007年 3月 altpllメガファンクション・ユーザガイド

1. このメガファンクションについて

サポートされるデバイス・ファミリ

altpll メガファンクションは、以下のターゲットのアルテラ・デバイス・ファミリをサポートしています。

■ Stratix® III ■ Stratix II■ Stratix II GX■ Stratix■ Stratix GX■ Cyclone® III■ Cyclone II■ Cyclone■ HardCopy® II■ HardCopy Stratix

はじめにデザインの複雑化に伴って、ベンダ固有の IP（Intellectual Property）ブロックの使用が一般的なデザイン手法となりました。アルテラは、アルテラ・デバイス・アーキテクチャ用に最適化されたパラメータ化が可能なメガファンクションを提供しています。独自のロジック・コード作成の代わりにメガファンクションを使用することで、デザインの作業時間を有効活用できます。アルテラが提供するファンクションは、より効果的なロジックの合成およびデバイスの実装を提供します。パラメータを設定して、メガファンクションのサイズを調整することができます。

機能 Altpllメガファンクションは、Stratixおよび Cycloneデバイス・シリーズの PLL（Phase-Locked Loop）をコンフィギュレーションします。表 1–1に、altpllメガファンクションの主要機能を示します。各デバイス・ファミリがすべての機能をサポートしているとは限りません。どの機能がサポートされているかについて詳しくは、使用するデバイスのデバイス・ハンドブックを参照してください。

1–2 Altera Corporationaltpllメガファンクション・ユーザガイド 2007年 3月

機能

表 1–1. altpllメガファンクションの機能（１ /４）

機能ポート /パラメータ説明

PLLイネーブル入力 pllena このオプションでは、PLL にアクティブ High 信号が追加されます。PLL がディセーブルされている場合、その PLLはクロック信号を出力しません。

非同期リセット areset このオプションでは、PLL に非同期リセットが追加されます。アクティブ Highの入力がイネーブルされると、PLLをリセットします。

LVDSモード enable0enable1sclkout0sclkout1

LVDSは高速差動データの送受信に使用されます。LVDSはオフチップの高速シリアル信号からオンチップの低速パラレル信号にデータを変換します。

LVDSレシーバは、1つの入力ピン・ペアから高速差動シリアル・データ・ストリームを取得し、それを低速パラレル・ストリームに変換するように設計されています。LVDS トランスミッタは、コアからパラレル・データ・ストリームを取得し、それを 1 つの高速出力ピン・ペアを通じてシリアル伝送ストリームに変換するように設計されています。

両方の回路とも、シリアル・データに高速クロックを供給し、パレレル・データに低速クロックを供給するための PLLを必要とします。レシーバとトランスミッタは同じ PLLを共用するか、別々の PLLを使用することができます。

このオプションはaltlvdsメガファンクションと一緒に使用した場合にのみ有効であることに注意してください。このオプションは、LVDS TX/RXモジュールを生成せず、これらのモジュール用のクロック方式として使用されるにすぎません。

LVDSについて詳しくは、「LVDS Megafunction User Guide」を参照してください。altpll メガファンクションを使用して、PLLをLVDSモードでセットアップするためのオプションがあります。このオプションは、Stratix II、Stratix II GX、およびHardCopy IIデバイスのみに使用できます。


このメガファンクションについて

動作モード OPERATION_MODE Stratixシリーズ PLLは、クロック・パスにおけるオンチップとオフチップの両方で遅延を補正できます。すべてのCycloneシリーズ PLLは、オンチップ遅延を補正することができます。以下のモードを指定することができます。● ノーマル・モード—PLL入力ピンをレジスタ・クロックに揃えます。

● ソース・シンクロナス・モード—どの IOE入力レジスタのクロック・ポートおよびデータ・ポートでも、同時に到着するデータとクロックについて同じ位相関係を維持します。

● ゼロ遅延バッファ・モード—PLL入力ピンを PLL出力ピンに揃えます。

● 外部フィードバック・モード—PLL入力ピンを PLLフィードバック・ピンに揃えます。 (1)

● 非補償モード—ジッタ性能を提供しますが、PLL入力ピンを揃えません。 (2)

Stratixシリーズの PLLは複数の出力を持つことができるため、どの出力クロックをフィードバックに使用するかを指定する必要があります。 (3)

altpll メガファンクションの動作モードについて詳しくは、表 3–3を参照してください。

ダイナミック・コンフィギュレーション・オプション

SCAN_CHAIN Stratixシリーズ PLLは、スキャン・チェインを使用してダイナミックにリコンフィギュレーションできます。スキャン・チェインには、必要な PLL 機能に応じて、ロングとショートの 2つのオプションのいずれかを使用できます。ロング・チェイン（10 カウンタ幅）を使用した場合、6 個すべてのコアと 4 つの外部クロックのコンフィギュレーションが可能です。ショート・チェイン（6カウンタ幅）は、コンフィギュレーションを 6 個のコア・クロックに制限します。 (4)

帯域幅 BANDWIDTH_TYPE このオプションにより、PLL の帯域幅を指定することができます。デフォルトではこのオプションは、auto に設定されます。帯域幅は、3つの所定のプリセット（LOW、MEDIUM、または HIGH）を使用するか、あるいは custom設定を使用して手動で指定することができます。

スペクトラム拡散 DOWN_SPREAD、SPREAD_FREQUENCY

このオプションは電磁妨害（EMI）放射の低減を補助するために使用されます。出力周波数は、ターゲット周波数よりも下降拡散率分だけ低くなります。正確な周波数仕様については、特定のデバイス・ハンドブックの PLLの章を参照してください。

表 1–1. altpllメガファンクションの機能（２ /４）



機能

クロック・スイッチオーバ・オプション

clkswitch、clkloss、clkbad

enhanced PLL内のクロック・スイッチオーバ回路は、2つの入力クロックを切り換えることができます。この機能をアクティブにするには、inclock1ポートをイネーブルし、PLL が入力クロックを切り換えるイベントを指定する必要があります。クロックが不良になる（clkbad）か PLL のロックが失われると（clkloss）、自動的に入力クロックを切り換えるように PLLを設定できます。また、clkswitchポートを作成することも可能です。clkswitchポートをトグルすると、PLL は指定された入力クロック・サイクル数が経過した後で入力クロックを切り換えます。 (5)

クロック逓倍係数 CLK[]_MULTIPLY_BY このオプションは出力クロックの逓倍係数を設定します。altpll ウィザードは PLL が使用する実際の設定値を表示します。

クロック分周係数 CLK[]_DIVIDE_BY このオプションは出力クロックの分周係数を設定します。altpll ウィザードは PLL が使用する実際の設定値を表示します。

クロック位相シフト CLK[]_PHASE_SHIFT このオプションは出力クロックの位相シフトを設定します。altpll ウィザードは PLL が使用する実際の設定値を表示します。

クロック・デューティ・サイクル

CLK[]_DUTY_CYCLE このオプションは出力クロックのデューティ・サイクルを設定します。出力クロックは、周期の指定されたパーセンテージの間 Highになります。可能なデューティ・サイクルは入力周波数に依存します。altpll ウィザードは PLL が使用する実際の設定値を表示します。

表 1–1. altpllメガファンクションの機能（３ /４）




altpll メガファンクションのポートおよびパラメータについて詳しくは、第 3章　仕様を参照してください。

クロック・ドメイン転送

複数のドメインにまたがるデータ転送の場合、PLLクロックを使用する際にデザイン上の配慮が必要になります。

非同期転送

非同期のレジスタ間転送（例えば、50 MHzから 33 MHzへ）の場合は、適切な非同期デザイン手法を使用して、1 つのクロック・ドメインから別のクロック・ドメインにデータを転送します。例えば、DC FIFOバッファをデータ転送に使用できます（図 1-1）。

クロック・イネーブル

clkena[] 各クロック出力ポートはイネーブルを持つことができます。クロックがディセーブルされると、電圧制御発振器（VCO）は動作し続けますが、クロック出力信号は生成されません。 (6)

表 1–1の注 :(1) Cycloneシリーズ・デバイスはこの機能をサポートしていません。(2) 補正された出力クロック e[3..0] は、Stratix II および Cyclone II デバイスには適用されません（これらのデバ

イスにはc[]出力しかありません）。その他のデバイスについては、特定のデバイス・ハンドブックを参照してください。(3) Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、ソース・シンクロナス・モード

もサポートしています。(4) この機能は、ロング・チェインとショート・チェインを区別する、Stratix、Stratix GX、および HardCopy Stratix

enhanced PLL でサポートされています。ただし、スキャン・チェイン機能は、すべてのデバイス・ファミリに適用できるとは限りません。Stratix IIおよび Stratix II GX PLLでは、fast PLLと enhanced PLLの両方が通常のダイナミック・リコンフィギュレーションをサポートします。Stratix IIIデバイスでは、トップ /ボトム PLL およびレフト / ライト PLL の両方が、通常のダイナミック・リコンフィギュレーションとダイナミック・フェーズ・リコンフィギュレーションの両方をサポートします。Cyclone III デバイスは 1 つのタイプの PLL のみをサポートします。これらの Cyclone III PLLは、両方のタイプのダイナミック・リコンフィギュレーションをサポートします。詳しくは、関連するデバイス・ハンドブックの PLLの章を参照してください。

(5) Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、マニュアル・スイッチオーバもサポートします。詳しくは、指定されたデバイス・ハンドブックの PLLの章を参照してください。

(6) Stratix III、Stratix II、Cyclone III、Cyclone II、および HardCopy II デバイスは、この機能をサポートしていません。クロック・イネーブル機能は、altclkctrlメガファンクションを使用するときに実現できます。

表 1–1. altpllメガファンクションの機能（４ /４）



機能

図1-1. DCFIFOを使用した、非同期クロック・ドメイン間のインタフェース

ClockBoost機能

レジスタ間転送でシフトしたクロックとシフトしていないクロックを使用する場合は、fMAXを低くしないと、ホールド・タイム違反が起こる可能性があります。これは、シフトの方向と大きさ（180°を超える正のシフトはすべて、負のシフトとみなすことができる）、およびディスティネーション・レジスタまたはソース・レジスタのクロックがシフトされているか否かに依存します。

表 1–2に、enhanced PLLおよびfast PLLで使用可能な主要機能を示します。

PLL Used forClockBoost Feature

DC FIFO

33-MHz Data

wreq

33 MHz

rdreq

50 MHz

DATA

WRREQ

WRCLK

RDREQ (ACK)

RDCLK

Q 50-MHz Data

表 1–2. PLLの主な特長（１ /３）

特長

Stratix II PLL Stratix PLLCyclone II

PLL Cyclone PLLenhanced PLL fast PLL enhanced

PLL fast PLL

クロックの逓倍と分周 (1)

m

カウンタ

m

PLLあたりのクロック出力数

6 (2) 4 10 3 3 (3) 3

PLLあたりの内部クロック出力数

6 4 6 3 (4) 3 2

PLLあたりの専用外部クロック出力数（PLL#_OUT）

3本の差動/6本のシングル・エンド

(5) 4本の差動/8本のシングル・エンド (6)

(5) 1本のシングル・エンドまたは

差動

1 (7)

n post-scale counter×( )÷ mpost-scale------------------------------ n post-scale counter×( )÷



PLLあたりのフィードバック・クロック入力数

1本のシングル・エンド

または差動

— 1本のシングル・エンドまたは差動

(8)

— — —

位相シフト (9) 最小 125 psの増分量

最小 125 psの増分量

最小156.25 psの増分量




アドバンスト・コントロール信号（pllena、areset、pfdena）

√ √ √ √ √ √

プログラマブル・デューティ・サイクル

√ √ √ √ √ √

ゲート付きロック √ √ — — √ —

自動クロック・スイッチオーバ

√ — √ — — —

マニュアル・クロック・スイッチオーバ

√ √ √ — √ —

プログラマブル帯域幅

√ √ √ — — —

PLLリコンフィギュレーション

√ √ √ — — —

リコンフィギュレーション可能な帯域幅

√ √ — — — —

表 1–2. PLLの主な特長（２ /３）

特長



PLL fast PLL


機能

LVDSモード

LVDS は高速差動データの送受信に使用されます。LVDS はオフチップの高速シリアル信号からオンチップの低速パラレル信号にデータを変換します。

LVDSレシーバは、1つの入力ピン・ペアからの高速差動シリアル・データ・ストリームを取得し、それを低速パラレル・ストリームに変換します。LVDS トランスミッタは、コアからパラレル・データ・ストリームを取得し、それを 1つの高速出力ピン・ペアを通じてシリアル伝送ストリームに変換します。両方の回路とも、シリアル・データに高速クロックを供給し、パレレル・データに低速クロックを供給するための PLLを必要とします。レシーバとトランスミッタは同じ PLL を共用するか、別々の PLLを使用することができます。

スペクトラム拡散クロッキング

√ — √ — — —

表 1–2の注 :(1) m、n、およびポストスケール・カウンタ値については、該当するデバイス・ファミリ・ハンドブックの PLL の

章を参照してください。(2) PLL出力カウンタは、内部クロック・ネットワークまたは専用外部クロック出力ピンをドライブできます。(3) Cyclone II PLLは 3つの出力カウンタを備えており、これらはグローバル・クロック・ネットワークをドライブ

します。これらの出力カウンタのうちの 1つ（c2）は、専用外部クロック出力ピン（シングル・エンドまたは差動）をドライブできます。このカウンタ出力は、外部クロック出力と内部グローバル・クロック・ネットワークを同時にドライブできます。

(4) PLL 7、8、9、および 10 には、PLL ごとに 2 つの出力ポートがあります。PLL1、2、3、および 4 には、PLL ごとに 3つの出力ポートがあります。Stratix GXデバイスの PLL 3、4、9、および 10は汎用ではありません。

(5) fast PLL の PLL クロック出力は、外部クロック出力として使用される任意の I/O ピンにドライブできます。高速差動 I/Oピンの場合、デバイスはデータ・チャネルを使用してトランスミッタ出力クロック（txclkout）を生成します。

(6) すべての Stratix および Stratix GX デバイスには、それぞれが 8 つのシングル・エンド出力または 4 つの差動出力を持つ 2 つの enhanced PLL があります。EP1S80、EP1S60、EP1S40、および EP1SGX40 デバイスの追加enhanced PLL（PLL 11および 12）（F780パッケージでは PLL 11および 12はサポートされていない）は、それぞれ 1つのシングル・エンド出力を備えています。

(7) 100 ピン薄型クワッド・フラット・パック（TQFP）パッケージの EP1C3 デバイスは、PLL LVDS 入力または外部クロック出力のサポートを備えていません。144ピン TQFPパッケージの EP1C6 PLL2は、外部クロック出力をサポートしません。

(8) PLL5および 6でのみサポートされているフィードバック・クロックです。(9) 最小位相シフトの増分は、VCO 周期 ÷ 8 で算出されます。VCO の範囲については、該当するデバイス・

ファミリ・ハンドブックの関連する章を参照してください。

表 1–2. PLLの主な特長（３ /３）

特長



PLL fast PLL



このオプションは altlvds メガファンクションと一緒に使用した場合にのみ有効です。このオプションは、LVDSトランスミッタ /レシーバ・モジュールを生成せず、これらのモジュール用のクロック方式として使用されるにすぎません。

altlvdsメガファンクションについて詳しくは、「AN 409: Design ExampleUsing the altlvds Megafunction & the External PLL Option in Stratix IIDevices Design Example」を参照してください。

LVDSについて詳しくは、「altlvds Megafunction User Guide」を参照してください。altpll メガファンクションを使用して、PLL を LVDS モードでセットアップするためのオプションがあります。このオプションは、HardCopy II、Stratix II、および Stratix II GXデバイスのみに使用できます。

概要 altpllメガファンクションは、アルテラ・デバイスの PLLを簡単にコンフィギュレーションします。PLL はクロック管理に使用されます。Stratix III、Stratix II、Stratix GX、および Stratix デバイスは、2 つのタイプの PLL を備えています。Cyclone III、Cyclone II、および Cycloneデバイスは、1 つのタイプの PLL を備えています。1–6ページの表 1–2に、enhanced PLLおよび fast PLLで使用可能な機能を示します。

Stratix IIIおよび Cyclone III PLLの新機能の説明

Stratix III PLLおよび Cyclone III PLLは、Stratix II PLLおよび Cyclone IIPLLの再設計バージョンです。Stratix III PLLおよび Cyclone III PLLの主要な新機能を以下に説明します。

ダイナミック・リコンフィギュレーション

Stratix III PLLまたは Cyclone III PLLをリコンフィギュレーションする方法は、2 とおりあります。位相だけをリコンフィギュレーションするか、または位相設定を除くすべての内部 PLL設定をリコンフィギュレーションするかです。

位相リコンフィギュレーションは、Stratix III および Cyclone III デバイスでの新機能であり、内部 PLL のすべての設定をリコンフィギュレーションするよりもはるかにシンプルなユーザ・インタフェースを備えています。


概要

Stratix III または Cyclone III デバイスでの PLL のリコンフィギュレーションについて詳しくは、「altpll_reconfigメガファンクション・ユーザガイド」および「Stratix IIIデバイス・ハンドブック」または「Cyclone IIIデバイス・ハンドブック」の「クロック・ネットワークおよび PLL」の章を参照してください。

PLLタイプ

2つの Stratix III PLLのタイプはほぼ同じです。アナログ部は同じで（すなわち、帯域幅のコンフィギュレーション、VCO の範囲などが同じ）、デジタル部が若干異なります（例えば、トップ / ボトム PLL にはレフト /ライト PLLよりも多くのカウンタがある）。

Cyclone III デバイスは、Cyclone II デバイスと同様に、1 つのタイプのPLLのみ備えています。

PLLタイプについて詳しくは、「Stratix IIIデバイス・ハンドブック」または「Cyclone IIIデバイス・ハンドブック」の「クロック・ネットワークおよび PLL」の章を参照してください。

LVDSクロック

Stratix III デバイスでは、Stratix II デバイスの場合と異なり、LVDSCLKおよび LOADEN パスは通常のカウンタ出力から直接ドライブされます。これに対し Stratix IIデバイスでは、PLLからの特別な sclkout[]出力と enable[]出力が使用されていました。

LVDSクロックについて詳しくは、「Stratix IIIデバイス・ハンドブック」の「Stratix IIIデバイスのクロック・ネットワークおよび PLL」の章を参照してください。

クロック・スイッチオーバ

Stratix IIIデバイスは、Stratix IIデバイスと同様、マニュアル・スイッチオーバとマニュアル・オーバライド機能付き自動スイッチオーバをサポートします。ただし、Stratix III のスイッチオーバは、Stratix II のスイッチオーバよりもシンプルで対称的です。

Stratix IIデバイスでは、スイッチオーバ・カウンタもロック喪失スイッチオーバもありません。自動スイッチオーバは一度だけ行われ、プライマリ・クロックからセカンダリ・クロックへの切り換えが発生します。PLLをプライマリ・クロックに戻すには、ユーザの介入が必要です。



Stratix III および Cyclone III デバイスでは、コア・リソースおよびロック喪失時の切り換えに使用されるコア・ロジックを使って、カウンタを作成することができます。切り換えはシンメトリックです。すなわち、1つの入力でクロックが失われた場合、PLL は他の入力に切り換わり、この切り換えを無限に続けます。それでも、自動スイッチオーバ・モードでスイッチオーバ回路を手動で無効にすることができます。

また、CLKBADや ACTIVECLKなどのステータス信号は、少なくとも 1つの正常な入力クロックが存在するときにのみ動作します。ステータス信号が適切であるためには、各入力クロックの周波数が他のクロック入力の周波数の 2倍以内でなければなりません。この制限事項は、Stratix IIIおよび Cyclone III PLLに適用されます。

Stratix IIIおよび Cyclone IIIデバイスの PLLにおけるクロック・スイッチオーバについて詳しくは、「Stratix III デバイス・ハンドブック」または「Cyclone IIIデバイス・ハンドブック」の「クロック・ネットワークおよび PLL」の章を参照してください。

ポストスケール・カウンタのカスケード接続と PLLのカスケード接続

Stratix III および Cyclone III のどちらのデバイスの PLL も、ポストスケール・カウンタのカスケード接続をサポートします。Stratix IIおよびStratix II GX PLL にはこの機能がありますが、Cyclone II PLL にはありません。ポストスケール・カウンタのカスケード接続は、コンフィギュレーション・ファイルに基づいて、Quartus II によって自動的に実装されます。

Stratix IIIおよび Cyclone IIIデバイスは両方とも PLLのカスケード接続をサポートします。Cyclone IIおよび Cycloneデバイスはこの機能をサポートしません。

Stratix IIIおよび Cyclone IIIデバイスの PLLにおけるポストスケール・カウンタのカスケード接続およびPLLのカスケード接続について詳しくは、「Stratix IIIデバイス・ハンドブック」または「Cyclone IIIデバイス・ハンドブック」の「クロック・ネットワークおよび PLL」の章を参照してください。


概要

一般的なアプリケーション

altpllメガファンクションは、さまざまな PLLのコンフィギュレーションを実装するために使用されます。PLLはデザイン要件を満たすために使用されます。PLLは、クロック信号の生成と変更、デザイン内の各種デバイスへのクロック信号の分配、デバイス間のクロック・スキューの低減、および内部クロック信号の生成にも使用されます。

Stratix IIIおよび Cyclone III PLLは、リコンフィギュレーション可能なPLLを使用してダイナミック・データ・パスを実装する（ALTMEMPHYメガファンクションによる）ため、DDRインタフェースでは非常に役立ちます。

詳細は、「ALTMEMPHYメガファンクション・ユーザガイド」を参照してください。

各種デバイスにおける PLL の機能について詳しくは、Stratix III、Stratix II、Stratix II GX、Stratix、Stratix GX、Cyclone III、Cyclone II、Cyclone、および HardCopy シリーズ・デバイス・ハンドブックの該当する章を参照してください。


2. 使用法

システムおよびソフトウェア条件

この項の説明では、以下のソフトウェアが要求されます。

■ オペレーション・システム・サポート情報は、以下を参照してください。

www.altera.co.jp/support/software/os_support/oss-index.html

■ Quartus® IIソフトウェア・バージョン 7.0以降

MegaWizard Plug-In Managerのカスタマイズ

MegaWizard® Plug-In Managerは、デザイン・ファイルでインスタンス化することができるカスタム・メガファンクション・バリエーションを収めたデザイン・ファイルを作成または変更します。MegaWizard Plug-In Managerは、altpllメガファンクションのオプションを指定できるウィザードを提供します。このウィザードを使用して、デザインに altpll メガファンクションの機能を設定できます。

MegaWizard Plug-In Managerは、以下のいずれかの方法で開始します。

■ ToolsメニューのMegaWizard Plug-In Managerをクリックします。■ Block Editorを実行しているときに、Editメニューの Insert Symbol

as Blockをクリック、または Block Editorを右クリックして、Insertをポイントし、Symbol as Block をクリックします。Symbol ダイアログ・ボックスのMegaWizard Plug-In Managerをクリックします。

■ コマンド・プロンプトで次のコマンドを入力して、MegaWizardPlug-In Managerのスタンドアロン・バージョンを起動する :qmegawiz ↵

MegaWizard Plug-In Manager

MegaWizard Plug-In Managerを使用して、デザインで altpllメガファンクションをインスタンス化します。altpll メガファンクションの特定の機能は、Stratix®シリーズ PLLでのみ使用できます。これらの追加機能はすべて enhanced PLL に適用され、fast PLLに適用されるのは一部の機能のみです。fast PLLをターゲットにする場合、MegaWizard Plug-InManager では、enhanced PLL にのみ使用可能なオプションを選択することはできません。同様に、Stratix IIIのトップ /ボトム PLLまたはレフト / ライト PLL をターゲットにする場合も、MegaWizard Plug-InManager で他の PLL にのみ使用できるオプションを選択することはできません。

www.altera.co.jp/support/software/os_support/oss-index.html



Cycloneデバイス・シリーズの各ファミリは、1種類の PLLのみサポートします。ただし、使用できる機能はファミリによって異なります。例えば、Cyclone III PLL（Stratix III PLL と同様）は、ダイナミック・リコンフィギュレーションをサポートしますが、Cyclone II PLLではサポートしていません。

コンパイル時、Quartus IIコンパイラは使用可能な PLLおよび PLLまたはクロック入力ロケーション・アサインメントに対して使用される altpllパラメータをチェックします。Assignment Organizer でメガファンクションを特定の PLL に割り当てていないか、またはクロック入力ロケーション・アサインメントを作成している場合、コンパイラはそれを自動的に enhanced PLL（Use Fast PLL オプションがオンになっている場合は fastPLL）として割り当てます。

配置に使用できる enhanced PLLがない場合に enhanced PLL機能を指定すると、コンパイラはエラー・メッセージを表示します。また、（enhancedPLL機能で指定した）altpllメガファンクションを fast PLLに割り当てた場合も、コンパイラはエラーを返します。

この項では、altpll MegaWizard Plug-In Manager のページで提供されているオプションについて説明します。表 2–1～ 2–5に、enhanced PLLおよび fast PLLに適用される機能または設定を示します。これらの表を fastPLLおよびenhanced PLL機能のハードウェア記述とともに使用して、PLLの最適な設定を決定します。

altpll Megafunctionのページ説明（Stratix IIIおよび Cyclone IIIデバイスを除く）

この項では、altpll MegaWizard Plug-In Manager の個々のページで提供されているオプションについて説明します。このサブセクションは、Stratix IIIデバイスおよび Cyclone IIIデバイス以外のすべてのデバイスを対象としています。

メガファンクション・ウィザードのページ 2a では、I/O カテゴリからaltpll メガファンクションを選択し、デバイスおよび作成する出力ファイルの種類（Verilog HDL、VHDL、または AHDL）を選択し、出力ファイル名を入力することができます（図 2-1）。このメガファンクションでは、クリア・ボックス・ネットリストの生成をイネーブルするためのオプションはありません。


使用法

図 2-1. MegaWizard Plug-In Manager:altpll [ページ 2a]

altpll MegaWizard Plug-In Manager（図 2-2）のページ 3 では、使用するデバイス、スピード・グレード（使用できるスピード・グレードは選択するデバイスごとに異なる）、クロック入力周波数（MHzまたは秒）、PLLのモード（fast、enhanced、または自動）、およびその動作モードを指定します。

Set up PLL in LVDS modeオプションは、Stratix II、Stratix II GX、または HardCopy II デバイスを選択した場合にのみ使用することができます。このページでは、使用するデータ・レートも指定できます。



図 2-2. MegaWizard Plug-In Manager:altpll [ページ 3/18]

altpll ウィザードのページ 3 では、Documentation ボタンを使用して、Generate Sample WaveformsまたはQuartus II Megafunction Referenceオプションのいずれかを選択し、シミュレーション波形のサンプルを生成します。これにより、Quartus II Helpも表示されます。

表 2–1に、altpllウィザードのページ 3の機能と設定を示します。


使用法

表 2–1. altpll MegaWizard Plug-In Managerのページ 3のオプション（１ /２）

機能説明enhanced

PLLfastPLL

Which device family will you be using?

使用するアルテラのデバイス・ファミリを選択します。

√ √

Which device speed grade will you be using?

最高スピードのデバイスを使用していない場合は、スピード・グレードを指定します。値が低いほど、スピード・グレードは速くなります。

√ √

Which PLL type will you be using?

メガファンクションで fast PLL、enhanced PLL、または自動で選択された PLL のいずれを使用するかを示します。

√ √

What is the frequency of the inclock0 input?

PLLのinclock0入力の入力周波数を示します。 √ √

Use the feedback path inside the PLL

使用する OPERATION_MODEを示します。● Normal mode—PLLフィードバック・パスは、グローバルまたはリージョナル・クロック・ネットワークから供給され、そのクロック・タイプおよび特定の PLL出力用レジスタへのクロック遅延を最小化します。補正する PLL出力を指定できます。

● Source-Synchronous mode—データとクロックが同時に入力ピンに到達した場合、いかなる IOE入力レジスタのクロック・ポートおよびデータ・ポートにおいても、同じ位相関係を維持することが保証されます。

● Zero Delay Buffer mode—PLLフィードバック・パスは、専用 PLL外部出力ピンに限定されます。オフチップでドライブされるクロック・ポートは、クロック入力と外部クロック出力の間の遅延が最小になるようにクロック入力に対して位相調整されます。 (1)

● No Compensation mode—PLLフィードバック・パスは、PLLループに限定され、外部ソースまたはクロック・ネットワークからは供給されません。このモードではクロック・ネットワークは補正されませんが、クロックのジッタは最小限に抑えられます。

√ √ (1)

Create an ‘fbin’ input for an external feedback (External Feedback Mode)

External Feedback mode—PLLは、PLLへの fBIN

フィードバック入力を補正します。入力クロック・ピントとフィードバック・クロック・ピンの間の遅延が最小化されます。

√ —



Which output clock is to be compensated?

補正する PLLの出力ポートを指定します。NORMALモードでは、C[5..0]を選択することができます。ZERO DELAY BUFFER またはEXTERNAL FEEDBACKモードでは、E[4..0]を選択できます。 (2)

√ —

Set up PLL in LVDS mode このモードを使用するかどうかを示します。このオプションをチェックすると、PLLから LVDSトランスミッタ / レシーバに必要なクロック信号を供給することができます。このオプションは、Stratix II、Stratix II GX、または HardCopy® IIを選択した場合にのみ表示されます。PLL の種類は fast、動作モードは Normal Mode になり、2つの新しい出力ポート sclkout0/1 とenable0/1が表示されます。

— √

Data Rate このオプションを使用するかどうかを示します。このオプションは、Setup PLL in LVDSモードがイネーブルされている場合にのみ表示されます。VCO周波数はデータ・レートと 1対1で対応するため、ここに入力する値は、vco_multiply_byおよび vco_divide_byパラメータを設定するために使用する必要があります。例えば、入力周波数が 100 Mhzでデータ・レートが 200 Mbpsの場合、vco_multiply_by=2、vco_divide_by=1になります。

— √

表 2–1の注 :(1) fast PLLはゼロ遅延バッファ・モードをサポートしません。(2) 補正された出力クロック e[3..0] を、Stratix II および Cyclone II デバイスに適用することはできません（これらの

デバイスには c[ ]出力しかありません）。

表 2–1. altpll MegaWizard Plug-In Managerのページ 3のオプション（２ /２）


PLLfastPLL


使用法

altpllウィザードのページ 4では、enhanced PLLでダイナミック・リコンフィギュレーションをイネーブルし、LOCK出力オプションを設定することができます（図 2-3）。

図 2-3. MegaWizard Plug-In Manager: altpll [ページ 4/18]

表 2–2に、altpllウィザードのページ 4のオプションと設定を示します。



表 2–2. altpll MegaWizard Plug-In Managerページ 4のオプション（１ /２）


PLLfast PLL

Create optional inputs for dynamic reconfiguration

このオプションは、このインスタンス化—scanclk、scanaclr、および scandata のすべての PLL リコンフィギュレーション・ポートをイネーブルします。

√ —

Which scan chain type will you be using?

このオプションでは、PLLリコンフィギュレーションで使用する PLLを指定することができます。● Long chain—PLLリコンフィギュレーションで PLL 5および PLL 6を使用することを指定します。PLL 5および PLL 6は 6つのロジック・アレイ出力と 4つの外部クロック出力を備えているため、リコンフィギュレーション・チェインもそれに応じて長くなります。

● Short chain—PLLリコンフィギュレーションでPLL 11および PLL 12を使用することを指定します。PLL 11および PLL 12には専用外部クロック出力カウンタがなく、6つのロジック・アレイ出力のみ備えているため、短いリコンフィギュレーション・チェイン PLLと見なされます。

√ √

Create a 'pllena' input to selectively enable the PLL

このオプションは、このPLLインスタンスのpllenaポートを作成します。表 3–1 の pllena ポートの説明を参照してください。

√ √

Create an 'areset' input to asynchronously reset the PLL

このオプションは、このPLLインスタンスのaresetポートを作成します。表 3–1 の areset ポートの説明を参照してください。

√ √

Create an 'pfdena' input to selectively enable the phase/frequency detector

このオプションは、このPLLインスタンスのpfdenaポートを作成します。表 3–1 の pfdena ポートの説明を参照してください。

√ √

Create 'locked' output このオプションは、示されている PLL ロックの locked出力ポートを作成します。表 3–2 の locked ポートの説明を参照してください。

√ √


使用法

Hold 'locked' output low このオプションでは、PLLがロックを開始した後、ロックされた出力を保持するサイクル数（最大 1048575）を指定できます。

√ √

Create output file using advanced parameters このオプションの使用は推奨されません。

このオプションは、PLLコンフィギュレーションの詳細を正確に把握しておく必要のあるユーザ向けのものです。ウィザードでアドバンスト・パラメータを指定した後、コンパイラでそれを変更することはできないため、ウィザードとの併用を意図していません。このオプションを使用したデザインは、より適切な設定を行ったり、ウィザードがデザインに対応していないことを検出した設定を変更するなどの改良されたアルゴリズムがもたらすメリットを得ることができません。このオプションは、パラメータについて十分理解し、それらを最適に設定できる上級 PLLユーザ向けです。

このオプションをオンにすると、メガファンクションで生成された出力ファイルにPLLで使用するすべての初期カウンタ値が含まれます。PLLパラメータ計算が抑制されている間、これらの値をModelSim機能シミュレーションで使用します。このオプションは、シミュレーションの実行前に、デバイス・ファミリ、スピード・グレード、および PLLタイプが正しく指定されている場合にのみ使用します。これらの設定はデバイス・ファミリ固有のものであり、PLLを他のスピード・グレードやデバイス・ファミリに移行することはできません。

Stratix IIデバイスにはさまざまなカウンタ・サイズがあり、遅延エレメントはなく、Stratixデバイスとは異なるループ・フィルタおよびチャージ・ポンプ・パラメータのセットを備えています。そのため、Stratixデバイスで使用可能なパラメータの一部は、Stratix IIデバイス・デザインでサポートされない場合があります。ただし、PLLを使用する場合、アドバンスト・パラメータを指定する必要のあるケースはほとんどないため、大多数のユーザはこの制限による影響を受けることはありません。

√ √

表 2–2. altpll MegaWizard Plug-In Managerページ 4のオプション（２ /２）


PLLfast PLL



altpllウィザードのページ 5 では、使用するプログラマブル帯域幅およびスペクトラム拡散機能を利用するかどうか指定します（図 2-4）。

図 2-4. MegaWizard Plug-In Manager:altpll [ページ 5/18]

表 2–3に、altpllウィザードのページ 5の機能および設定を示します。


使用法

表 2–3. altpll MegaWizard Plug-In Managerページ 5のオプション


PLL fast PLL

How would you like to specify the bandwidth?

● Auto—帯域幅はコンパイラによって選択されます。● Preset—PLLの帯域幅を Low、Medium、Highの中から選択します。Low（低）帯域幅オプションを使用すると、PLLのジッタ除去は向上しますが、ロック時間が遅くなります。High（広）帯域幅オプションを使用すると、ロック時間は高速になりますが、より多くのジッタに追従します。Medium（中）オプションは前の 2つのオプションの中間です。コンパイラは、PLLの他の設定に応じて、帯域幅を最小、最大、またはその中間に設定します。

● Custom—カスタム帯域幅の値を指定します。コンパイラは指定した設定を達成しようと試みます。しかし、コンパイラがこれらの設定を達成できない場合は、最も近い値が使用されます。コンパイラはレポート・ファイルに帯域幅設定を提供します。

帯域幅が Auto に設定されている場合、プログラマブル帯域幅機能はスペクトラム拡散機能と併用することでのみ使用できます。

√ √

Use spread spectrum featureand● Set down spread to● Set modulation

frequency to

スペクトラム拡散をイネーブルします。ダウン拡散率は0.4～ 0.6%の間で設定することができます。変調周波数は 150～ 500 kHzの範囲で設定できます。帯域幅が Autoに設定されている場合、スペクトラム拡散機能はプログラマブル帯域幅機能と併用することでのみ使用できます。

√ —



altpllウィザードのページ 6では、クロック・スイッチオーバのオプションおよび設定を指定します（図 2-5）。




使用法



PLLfast PLL

Create an 'inclock1' input for a second input clock

ウィザードの最初のページで指定した inclock0 の他に、2 番目の入力クロック inclock1 を PLL に追加します。2 番目の入力 inclock1 の周波数は、inclock0 の周波数と同じである必要はありません。どちらの入力（inclock0 または inclock1）を PLL のプライマリ入力にするか指定できます。

√ √

Perform input clock switch when the primary clock goes bad

1 つのクロックで問題が発生した場合に、入力クロックを切り換えるよう PLLをプログラムします。

√ —

Create a 'clkswitch' input to dynamically control the switching between input clocks

PLL の入力クロックを手動で切り換えるためのコントロール入力を作成します。 (1)

√ —

Create an 'activeclock' output to indicate the input clock being used

PLL の現在のソースである入力を示す activeclock 出力ポートを作成します。表 3–2の 'activeclock'ポートについての説明を参照してください。

√ —

Create a 'clkloss' output(2) PLL へのソース入力が失われたタイミングを示すclkloss出力ポートを作成します。表 3–2の 'clkloss'ポートの説明を参照してください。 (3)

√ —

Create a 'clkbad' output foreach input clock (2)

clkbad1と clkbad0の 2つの clkbad出力を作成します。表 3–2の clkbadポートの説明を参照してください。 (3)

√ —

表 2–4の注 :(1) マニュアルおよび自動でのクロック・スイッチオーバの実行について詳しくは、「Stratix II ハンドブック Volume 1」

の「Stratix IIデバイスの PLL」の章を参照してください。(2) この機能は、Stratix IIおよび Stratixデバイスにのみ適用されます。(3) Stratix IIおよび Cyclone IIデバイスは、マニュアル・スイッチオーバもサポートします。詳細については、「Stratix IIデバイス・ハンドブック Volume 1」の「Stratix IIデバイスの PLL」の章を参照してください。



ページ 7～ 16では、各 PLL出力ポート（c0～ c5、および e0～ e3）の逓倍値、分周値、デューティ・サイクル、位相シフト、およびタイム・シフトを指定します。各ページには、1つの PLL出力ポートの設定が示されます（図 2-6）。



使用法

表 2–5に、altpllウィザードのページ7～16の機能および設定を示します。

表 2–5. altpll MegaWizard Plug-In Managerページ 7～16のオプション（１ /２）


PLLfast PLL

Clock multiplication factor この PLL出力のクロック逓倍を指定します。 √ √

Clock division factor この PLL出力のクロック分周を指定します。 √ √

Clock phase shift クロック出力のプログラマブル位相シフトを設定します。位相シフトの精度（単位°）を求めるための式は、45°/（ポストスケール・カウンタ値）です。最大ステップ・サイズは 45 です。出力カウンタ・ポートの逓倍および分周比を使用して、より小さなステップを設定することができます。例えば、ポストスケール・カウンタ g0が 2の場合、最小位相シフト・ステップは 22.5°です。

ウィザードには、各 PLL出力のクロック位相シフト設定を行うためのupボタンまたはdownボタンが表示されます。これらの upボタンおよび downボタンは、デフォルトのmおよびウィザードで特定の周波数および逓倍に対して選択し、ポストスケール・ディバイダで使用できる位相シフト設定を循環します。例えば、x1 で 125 MHz を入力した場合、downボタンを押すと位相シフトが 15° ずつ（15、30、45.. など）増分されます。異なる粒度のシフトを得るには、位相シフトフィールドにボタンではなく手動で値を入力します。この例では、7.5×を入力するとウィザードはこれを検証し、m = 6、g0 = 6を使用します。10を入力すると、ウィザードは、m = 5、g0 = 5 を使用して、9° を入力することが可能かどうか検証します。

√ √

Clock duty cycle クロック出力のクロック・デューティ・サイクルを指定します。up ボタンおよび down ボタンを使用して、可能なすべての設定を循環します。

√ √

Enter output clock frequency

希望の出力周波数を指定します。Quartus II ソフトウェアで、適切な逓倍 /分周係数を決定します。

√ √

Create sclkout0/enable0 このオプションは、PLLに sclkout0/1と enable0/1の 2つの新しい出力ポートを維持させるか、または維持させないかを切り換えます。このオプションは、PLLが LVDSモードの場合に有効です。

— √



fast PLLは最大 3つの内部出力をサポートします。enhanced PLL 5および 6は、6つの内部出力（c0～ c5）をサポートします。

この情報は Stratix シリーズ・デバイス固有のものです。enhanced PLL11と 12は、外部出力クロック・カウンタを持たないチェインの短い PLLです。ただし、PLL 11と 12は、6つのすべての内部出力（c0～ c5）および c0 カウンタの 1つからドライブされる 1つの外部出力をサポートします。Quartus II ソフトウェアで PLL 11 と 12 の c0 出力からの専用PLL11_OUTピンまたは PLL12_OUTピンを使用させるには、以下の手順に従ってください。

1. altpll ウィザードのページ 7 では、必要なクロック設定へのクロック c0出力をコンフィギュレーションします。この同じ設定は、PLL11または 12のいずれかで使用できる 1つの外部出力にも適用されます。

2. 図 2-7 に示すように、Mirror these settings on external clock e0 オプションをオンにします。e0出力が、c0設定を反映する PLLインスタンスに表示されます。

3. e0をデザインの出力ピンに接続します。

これにより、Quartus IIソフトウェアで e0出力により PLL11_OUTまたは PLL12_OUT出力ピンがドライブされます。

PLL11_OUTまたはPLL12_OUTピンは、Stratix GXおよびStratixデバイスにのみ適用できます。

Enable sclkout phase shift edit

このオプションは、Create sclkout0/enable0オプションがイネーブルされている場合にのみ表示されます。このオプションがイネーブルされている場合、ユーザは特定のsclkout 出力の位相シフトを指定することができます。このオプションは、PLLが LVDSモードの場合に有効です。

— √

sclkout phase shift このオプションは、Enable sclkout 位相シフト編集オプションがイネーブルされている場合にのみ表示されます。このオプションでは、ユーザは位相シフトを度、ns、またはpsのいずれかの単位で手動で入力することができます。このオプションは、PLLがLVDSモードの場合に有効です。

— √

表 2–5. altpll MegaWizard Plug-In Managerページ 7～16のオプション（２ /２）


PLLfast PLL


使用法


PLLは Stratixシリーズ・デバイスの専用回路に実装されます。



altpll Megafunctionページの説明（Stratix IIIおよび Cyclone IIIデバイスのみ）

この項では、altpll MegaWizard Plug-In Managerの個々のページで提供されているオプションについて説明します。この項は、Stratix IIIおよびCyclone IIIデバイスのみを対象としています。

メガファンクション・ウィザードのページ 2a では、I/O カテゴリからaltpll メガファンクションを選択し、デバイス、作成する出力ファイルの種類（Verilog HDL、VHDL、または AHDL）、および出力ファイル名を選択することができます（図 2-8）。このメガファンクションでは、クリア・ボックス・ネットリストの生成を可能にするためのオプションはありません。

図 2-8. MegaWizard Plug-In Manager: altpll [ページ 2a]


使用法

altpll MegaWizard Plug-In Manager（図 2-9）のページ 3 では、デバイス・ファミリ、スピード・グレード、（使用できるスピード・グレードは選択するデバイスごとに異なる）クロック入力周波数（MHzまたは秒）、PLL のモード（left_right、top_bottom または自動）、およびその動作モードを指定します。

Stratix IIIでは PLLの出力は SERDESに直接接続され、また Cyclone IIIでは SERDES 回路は LE に実装されているため、Set up PLL in LVDSmodeオプションは使用できません。したがって、追加の LVDS-固有のポートを備えた特殊モードを作成する必要はなく、データ・レートは使用できません。




altpll ウィザードのページ 3 では、右上の Documentation ボタンから、このユーザ・ガイドおよび関連資料にアクセスしたり、Quartus II Helpシステムを起動したり、サンプル波形を生成することができます。

表 2–6に、altpllウィザードのページ 3の機能と設定を示します。

表 2–6. altpll MegaWizard Plug-In Managerページ 3のオプション（１ /３）

機能説明トップ /ボトムレフト /ライト Cyclone III

Which device familywill you be using?

使用するアルテラのデバイス・ファミリを選択します。

Stratix III Stratix III Cyclone III

Which device speed grade will you be using?

最高スピードのデバイスを使用していない場合は、スピード・グレードを指定します。値が低いほど、スピード・グレードは速くなります。

「Stratix IIIハンドブック」の「Stratix IIIデバイスの DC &スイッチング特性」の章を参照してください。

「Stratix IIIハンドブック」の「Stratix IIIデバイスの DC &スイッチング特性」の章を参照してください。

「Cyclone IIIハンドブック」の「Cyclone IIIデバイスの DC &スイッチング特性」の章を参照してください。

What is the frequency of the inclock0 input?

PLLの inclock0入力の入力周波数を示します。

入力周波数範囲については、「Stratix IIIハンドブック」の「Stratix IIIデバイスの DC &スイッチング特性」の章を参照してください。

入力周波数範囲については、「Stratix IIIハンドブック」の「Stratix IIIデバイスの DC &スイッチング特性」の章を参照してください。

入力周波数範囲については、「Cyclone IIIハンドブック」の「Cyclone IIIデバイスの DC &スイッチング特性」の章を参照してください。

Set up PLL in LVDSmode

このオプションは、Stratix IIIおよび Cyclone III デバイスでは使用できません。

— — —

Which PLL type willyou be using?

Stratix IIIデバイスの場合、メガファンクションでトップ /ボトム PLL、レフト /ライトPLL、または自動的に選択された PLL のいずれを使用するか選択します。Cyclone III デバイスの場合、使用可能なオプションは自動的に選択された PLL だけです。

Top/Bottom PLLオプションを選択しなければなりません。

Left/Right PLLオプションを選択しなければなりません。

—


使用法

Use the feedback path inside the PLL

使用するOPERATION_MODE を指定します。● Normal mode—PLLフィードバック・パスは、グローバルまたはリージョナル・クロック・ネットワークから供給され、そのクロック・タイプおよび特定の PLL出力用レジスタへのクロック遅延を最小化します。補正する PLL出力を指定できます。

● Source-Synchronous mode—データとクロックが同時に入力ピンに到達した場合、いかなるIOE入力レジスタのクロック・ポートおよびデータ・ポートにおいても、同じ位相関係を維持することが保証されます。

● Zero Delay Buffer mode—PLLフィードバック・パスは、専用PLL外部出力ピンに限定されます。オフチップでドライブされるクロック・ポートは、クロック入力と外部クロック出力の間の遅延が最小になるようにクロック入力に対して位相調整されます。

● No Compensation mode—PLLフィードバック・パスは、PLLループに限定されます。外部ソースまたはクロック・ネットワークからは供給されません。このモードではクロック・ネットワークは補正されませんが、クロックのジッタは最小限に抑えられます。

ここで指定される補正モードはすべてこのタイプのPLLで使用できます。



表 2–6. altpll MegaWizard Plug-In Managerページ 3のオプション（２ /３）




Create an 'fbin' input for an external feedback (External Feedback Mode)

External Feedback mode—PLLは PLLへの fBINフィードバック入力を補正します。入力クロック・ピントとフィードバック・クロック・ピンの間の遅延が最小化されます。

このオプションはこのタイプのPLLで使用できます。

このオプションは、シングル・エンド I/O規格専用である点を除いて、このタイプのPLLで使用できます。

—

Which output clock will be compensated for?

補正する PLLの出力ポートを指定します。

Normal、Source Synchronous、および Zero-Delay Buffer modeこれ以外のモードは補正されません。

Normal modeのみです。これ以外のモードは補正されません。

Normal、Source Synchronous、および Zero-Delay Buffer modeこれ以外のモードは補正されません。

表 2–6. altpll MegaWizard Plug-In Managerページ 3のオプション（３ /３）



使用法

altpll ウィザードのページ 4 では、調整可能な設定により、ダイナミック・リコンフィギュレーションおよびダイナミック・フェーズ・リコンフィギュレーションをイネーブルし、オプションの非同期リセットの入力および位相 /周波数検出器を作成したり、locked出力オプションおよびアドバンスト PLL パラメータをアクティブにすることができます（図 2-10）。




表 2–7に、altpllウィザードのページ 4のオプションと設定を示します。

表 2–7. altpll MegaWizard Plug-In Managerページ 4のオプション（１ /３）

機能説明トップ /ボトム

レフト /ライト

Cyclone III

Create optional inputs for dynamic reconfiguration

このオプションは、以下に示すこのインスタンス化のすべての PLLリコンフィギュレーション・ポートをイネーブルします。入力ポート（scanclk、scandata、scanclkenaおよび configupdate）および出力ポート（scandataoutおよびscandone）

このタイプのPLLで使用可能です。



Create optional inputs for dynamic phase reconfiguration

このオプションは、以下に示すこのインスタンス化のすべての PLLフェーズ・リコンフィギュレーション・ポートをイネーブルします。入力ポート（phasecounterselect[3..0]、phaseupdown、phasestepおよびscanclk）および出力ポート（phasedone）




Create an 'pllena' input to selectively enable the PLL

このオプションは、この PLL インスタンスの pllena ポートを作成します。3–2ページの表 3–1の pllenaポートについての説明を参照してください。

Stratix IIIデバイスでは使用できません。

Stratix IIIデバイスでは使用できません。


Create an 'areset' input to asynchronously reset the PLL

このオプションは、この PLL インスタンスの areset ポートを作成します。3–2ページの表 3–1の aresetポートについての説明を参照してください。




Create an 'pfdena' input to selectively enable the phase/frequency detector

このオプションは、この PLL インスタンスの pfdena ポートを作成します。3–2ページの表 3–1の pfdenaポートについての説明を参照してください。





使用法

Create output file or files using 'Advanced' PLL parameters

このオプションの使用は推奨されません。

このオプションは、PLL コンフィギュレーションの詳細を正確に把握しておく必要のあるユーザ向けのものです。ウィザードでアドバンスト・パラメータを指定した後、コンパイラでそれを変更することはできないため、ウィザードとの併用を意図していません。このオプションを使用したデザインは、より適切な設定を行ったり、ウィザードがデザインに対応していないことを検出した設定を変更するなどの改良されたアルゴリズムがもたらすメリットを得ることができません。このオプションは、パラメータについて十分理解し、それらを最適に設定できる上級 PLLユーザ向けです。

このオプションをオンにすると、メガファンクションで生成された出力ファイルに PLLで使用するすべての初期カウンタ値が含まれます。PLLパラメータ計算が抑制されている間、これらの値を ModelSim 機能シミュレーションで使用します。このオプションは、シミュレーションの実行前に、デバイス・ファミリ、スピード・グレード、およびPLLタイプが正しく指定されている場合にのみ使用します。これらの設定はデバイス・ファミリ固有のものであり、PLL を他のスピード・グレードやデバイス・ファミリに移行することはできません。

Stratix IIIデバイスにはさまざまなカウンタ・サイズがあり、遅延エレメントはなく、Stratixデバイスとは異なるループ・フィルタおよびチャージ・ポンプ・パラメータのセットを備えています。そのため、Stratixデバイスで使用可能なパラメータの一部は、Stratix III デバイス・デザインでサポートされない場合があります。ただし、PLLを使用する場合、アドバンスト・パラメータを指定する必要のあるケースはほとんどないため、大多数のユーザはこの制限による影響を受けることはありません。




表 2–7. altpll MegaWizard Plug-In Managerページ 4のオプション（２ /３）



Cyclone III



altpllウィザードのページ 5では、Stratix IIIデバイスで使用するプログラマブル帯域幅を指定します。Stratix IIIデバイスでは、スペクトラム拡散をカスタマイズする機能は提供されません（図 2-11）。Cyclone III デバイスの場合、このMegaWizardページは表示されません。Cyclone IIIデバイスではバンド幅オプションおよびスペクトラム拡散オプションは使用できないためです。

Create 'locked' output

このオプションは、この PLL インスタンスの locked ポートを作成します。3–4ページの表 3–2の lockedポートについての説明を参照してください。




Enable self-reset on loss of lock

このオプションはロック・カウンタをイネーブルします。




表 2–7. altpll MegaWizard Plug-In Managerページ 4のオプション（３ /３）



Cyclone III


使用法

図 2-11. MegaWizard Plug-In Manager: altpll [ページ 5/18]（Stratix IIIデバイスの場合）




表 2–8. altpll MegaWizard Plug-In Managerページ 5のオプション（Stratix IIIデバイスの場合）

機能説明トップ /ボトムレフト /ライトHow would you like to specify the bandwidth setting?

● Auto—帯域幅はコンパイラによって選択されます。

● Preset—値は、Low、Medium、またはHighです。● Low—PLLのジッタ除去は向上しますが、ロック時間が遅くなります。

● Medium—他の 2つのオプションの中間です。コンパイラは、PLLの他の設定に応じて、帯域幅を最小、最大、またはその中間に設定します。

● High—ロック時間はより高速になりますが、より多くのジッタに追従します。




使用法

altpllウィザードのページ 6では、クロック・スイッチオーバのオプションおよび設定を指定することができます（図 2-12）。Cyclone III デバイスを指定した場合、このページはページ 5と表示されます。

図 2-12. MegaWizard Plug-In Manager: altpll [ ページ 6/18]（Stratix III の場合）、[ ページ 5/12]（Cycloneの場合）







Cyclone III

Create an 'inclock1'input for a secondinput clock

ウィザードの最初のページで指定したinclock0 の他に、2 番目の入力クロックinclock1を PLLに追加します。2番目の入力 inclock1の周波数は、inclock0の周波数と同じである必要はありません。

使用されるステータス信号は、入力クロック周波数が互いの2倍以内に収まっている場合にのみ有効です。




Input clock switch 入力クロックの切り換えをカスタマイズするオプションは次の 2つです。● Create a ‘clkswitch’ input to manually

select between the input clocks—マニュアル・スイッチオーバで使用します。

● Allow PLL to automatically control the switching between input clocks—自動スイッチオーバをイネーブルします。また、マニュアル・オーバライド用のclkswitch入力を作成することもできます。




Create an 'activeclock' output to indicate the input clock being used

PLLの現在のソースである入力を示すactiveclock 出力ポートを作成します。3–4ページの表 3–2の「activeclock」ポートについての説明を参照してください。




Create a 'clkbad' output for each input clock

clkbad0と clkbad1の 2つの clkbad出力を作成します。3–4ページの表 3–2のclkbadポートの説明を参照してください。





使用法

Stratix IIIデバイスのページ 7～ 16、Cyclone IIIデバイスのページ 6～ 10では、各 PLL出力ポートの逓倍値、分周値、デューティ・サイクル、位相シフト、およびタイム・シフトを指定します。使用可能な出力ポートは、Stratix IIIデバイスの場合は c0～ c9、Cyclone IIIデバイスの場合はc0～ c4です。各ページには、1つの PLL出力ポートの設定が示されます（図 2-13）。

図 2-13. MegaWizard Plug-In Manager: altpll [ページ 7/18]（Stratix IIIの場合）


HDLコードからのメガファンクションの推測

表 2–10に、altpllウィザードのページ 7～ 16（またはページ 6～ 10）の機能および設定を示します。

HDLコードからのメガファンクションの推測

Quartus II 合成機能などの合成ツールは、特定のタイプの HDL コードを認識し、メガファンクションが最適な結果をもたらす場合は、適切なメガファンクションを自動的に推測します。しかし、altpll を推測することはできず、デザインでインスタンス化する必要があります。メガファンクションのインスタンス化について詳しくは、「HDLコードでのメガファンクションのインスタンス化」を参照してください。

表 2–10. altpll MegaWizard Plug-In Managerページ 7～ 18のオプション



Cyclone III

Enter output clock frequency

2–15ページの表 2–5 を基準として使用します。

このオプションが設定可能な場合は、10の出力クロックを使用できます。

このオプションが設定可能な場合は、7つの出力クロックを使用できます。


Clock multiplication/ division factor

2–15ページの表 2–5 を基準として使用します。


このオプションが設定可能な場合、7つの出力クロックを使用できます。


Clock phase Shift 2–15ページの表 2–5 を基準として使用します。




Clock duty cycle 2–15ページの表 2–5 を基準として使用します。





使用法

HDLコードでのメガファンクションのインスタンス化

MegaWizard Plug-In Manager を使用してメガファンクションをセットアップおよびパラメータ化する場合、メガファンクションをインスタンス化する VHDL または Verilog HDL ラッパー・ファイルが作成されます（ブラック・ボックス手法）。一部のメガファンクションでは、Synplifyや Precision RTL Synthesisなどの EDA合成ツールを使用して完全に合成可能なネットリストを作成し、結果の品質を向上させることができます（クリア・ボックス手法）。

クリア・ボックス手法とブラック・ボックス手法については、「Quartus IIハンドブック Volume 1」の「合成」セクションで説明しています。

コンパイル後のメガファンクションの識別

Quartus II ソフトウェアでのコンパイル中に、解析とエラボレーションが実行され、デザインの構造が構築されます。コンパイル階層を展開しメガファンクションを名前で検索して、Project Navigatorウィンドウでメガファンクションを見つけることができます。

メガファンクション内（Node Finderを使用して）またはHierarchyボックスでノード名を検索し、メガファンクションを参照して位置を特定することができます。

タイミング解析

ロジック・アレイをドライブする各 PLLクロック出力のレジスタ間タイミングは、スラック付きでレポートされます。レポートのタイミング解析セクションでは、実際のポイント間遅延、必要なセットアップ関係、および各クロックで最もクリティカルなパスのリストを表示することができます。それぞれのパスには、スラックと fMAX の両方が提供されます。List Pathを実行して、各種タイミング・パラメータ（マイクロパラメータ、tCOおよび tSUなど）を表示します。

PLL を使用したデザインのタイミング解析時には、プロジェクト・クロック設定が PLL入力クロック周波数およびデューティ・サイクル設定に優先します。

以下の要件および条件に注意してください。

■ コンパイル時のワーニングは、プロジェクトのクロック設定が PLLのクロック設定よりも優先されることをレポートしています。

■ プロジェクトのクロック設定は、タイミング・ドリブン・コンパイルに対する PLLのクロック設定よりも優先されます。タイミング・ドリブン・コンパイルをオンにしてデザインをコンパイルすると、デザインが過度に抑制されるため、Fitterで fMAX性能を向上させることができます。例えば、PLL が 150 MHz クロックを出力するよう設定されている場合は、プロジェクトのクロック設定を 170 MHzに設定できるため、Fitterは 170 MHzのデザイン性能を達成しようと試みます。


タイミング解析

■ コンパイラは PLL のロック周波数範囲をチェックします。プロジェクトのクロック設定で指定された周波数がロック周波数範囲外の場合、PLLのクロック設定は無効にはなりません。

■ PLLのクロック設定が無効になると、タイミング要件のみ変更され、PLLの各クロック出力の逓倍/分周および位相遅延は変化しません。MegaWizard Plug-In Managerは、altpllパラメータを決定するのにプロジェクトのクロック設定を使用しません。

■ デフォルトの必須 fMAX設定により、PLLのクロック設定が無効になることはありません。個別クロック設定でのみ、PLLのクロック設定が無効になります。

PLLのクロック設定の無効化は、デバイスをコンフィギュレーションし、PLLパラメータに指定されたものとは異なる入力クロックをPLLに供給するときにタイミング要件が満たされているかどうか確認する場合に有用です。したがって、この機能により、タイミング解析のための PLL入力クロック周波数設定を無効にすることができ、デザインを再合成したり再フィットする必要がなくなります。以下の手順でを実行することにより、PLL入力周波数設定が無効になり、タイミング解析が再生成されます。

1. Assignmentsメニューの Timing Analysis Settingsをクリックします。

2. Timing Analysis Settingsから、Classic Timing Analyzer Settingsを展開し、Individual Clocksをクリックします。

3. Individual Clocksダイアログ・ボックスの New...をクリックします。

4. New Clock Settings ダイアログ・ボックスに、新しいクロック設定の名前を入力します。

5. 絶対クロックのタイミング要件を指定する場合は、以下のステップに従ってください。

a. Relationship to other clock settingsから、Independent of otherclock settingsを選択します。

b. Required fMAX ボックスに、必要なクロック信号の周波数を入力し、リストから時間単位を選択します。

c. Duty Cycleボックスに、クロックの必要なデューティ・サイクルを入力します。

Cyclone PLLは、デューティ・サイクルが 40～ 60%の入力クロックを受け入れます。


使用法

d. OKをクリックします。

6. OKをクリックして、Settingsダイアログ・ボックスを閉じます。

7. Assignmentsメニューの Assignment Editorをクリックします。

8. スプレッドシートで、Assignment Nameカラムの空白のセルをダブルクリックし、Clock Settings までスクロールしてこれを選択します。

9. Toカラムの空白のロウをダブルクリックしてから矢印をクリックし、Node Finderをクリックして外部フィードバック入力ピンを検索します。

10. Node Finder ダイアログ・ボックスの List ボタンをクリックして、入力 PLLの名前を見つけます。

11. OKをクリックします。

12. Assignment Editorスプレッドシートで、先に作成したクロック設定と同じロウにある Valueセルをダブルクリックします。

13. Processing メニューの Start をポイントして Start Classic TimingAnalyzerをクリックします。

シミュレーション

Quartus II Simulation ツールは、シミュレーションを実行するための使いやすい統合ソリューションを提供します。シミュレーション・オプションについては、以下の項で説明しています。

altpll メガファンクションは、動作およびタイミング・シミュレーションをサポートします。シミュレーションは、すべてのコントロール信号およびクロック出力をサポートします。表 2–11に、altpllメガファンクションのシミュレーション・サポートを示します。

表 2–11. altpllシミュレーション・サポート（１ /２）

機能シミュレーション・サポート

ロック広帯域幅条件に対してのみモデル化されます。PLLはシミュレーションで 2～ 10サイクルでロックまたは再ロックします。これは必ずしも実際のロック時間を反映しているわけではありません。実際のロック時間は低い帯域幅設定では数千サイクルを必要とする場合があります。

プログラマブル帯域幅モデル化されない。PLLリコンフィギュレーション

PLLパラメータの実行時の変更をシミュレーションできます。m または n を変更する場合の再ロックは、ロック機能と同様に広い帯域幅に対してのみモデル化されます。


シミュレーション

Stratix IIおよびStratix II GXデバイスの外部フィードバック・ボード遅延のシミュレーション

このオプションは、Stratix IIおよび Stratix II GXデバイスでのみ使用可能です。これらのデバイスの機能およびタイミング・モデルは、外部フィードバックのシミュレーションをサポートしていません。外部フィードバック入力ピン（fbin）で PLL External Feedback Board Delayオプションを設定し、以下の手順を実行して外部フィードバック・モードをシミュレーションします。

1. Quartus II ソフトウェアで、既存のプロジェクトを開くか新規プロジェクトを作成します。

2. Assignmentsメニューの Assignment Editorをクリックします。

3. Categoryバーで、Timingの下にあるOther Timingをクリックします。

外部フィードバックモデル化される (1)。

PFD イネーブルモデル化される。位相周波数検出器（PFD）がディセーブルされている場合、VCOの有限周波数ドリフトはモデル化されません。

クロック・スイッチオーバ手動および自動切り換えおよびコントロール信号がモデル化されます。ロックが外れたクロックの周波数ドリフトおよび周波数オーバシュート（セカンダリ・クロックまたは切り換わったクロックの再ロック）はモデル化されません。

周波数入力変更シミュレーションで PLLの入力周波数が変更される場合、モデルは（fIN × m）/n）が VCOの範囲内にあるかどうかチェックし、広帯域幅に対してコンフィギュレーションされた場合と同様にロックします。

スペクトラム拡散シミュレーションでは周波数変調はモデル化されません。ジッタシミュレーションではジッタはモデル化されません。 (2)

pllena モデル化される。この信号が Lowにドライブされると、PLLはロックを失い、PLLクロック出力はロジック Lowにドライブされます。

areset モデル化される。この信号が High にドライブされると、PLL はロックを失い、PLLクロック出力はロジック Lowにドライブされます。PLLクロック出力の周波数オーバシュートはモデル化されません。

表 2–11の注 :(1) 外部フィードバック・シミュレーションについて詳しくは、「Stratix II および Stratix II GX デバイスの外部フィード

バック・ボード遅延のシミュレーション」を参照してください。(2) Quartus IIシミュレータでは、ジッタはモデル化されませんが、TimeQuestとクラシック・タイミング・アナラ

イザでは、クロックまたはクロック間の転送のセットアップおよびホールド・チェックを行うときに、（ジッタに関連した）クロックのセットアップまたはホールドに対するばらつきの期待値を特定することができます。詳細については、「Quartus IIハンドブック」の「タイミング解析」の章を参照してください。

表 2–11. altpllシミュレーション・サポート（２ /２）

機能シミュレーション・サポート


使用法

4. スプレッドシートで、Toセルの空白のロウをダブルクリックして、ピン名を入力するか矢印をクリックして Node Finderを使用し、外部フィードバック入力ピンを検索します。

5. Assignment Nameセルをダブルクリックして、PLL External FeedbackBoard Delayを選択します。

6. Valueセルをダブルクリックして、信号が外部クロック出力ピンからボード上のトレースを通って、外部フィードバック入力ピンに伝播するのに要する時間を入力します。

altpll動作モデルを使用して、Stratix IIおよび Stratix II GXの enhancedPLLおよび fast PLLをシミュレーションすることができます。Stratix IIおよび Stratix II GXデバイスの動作モデル・インスタンス化は、デザイン・エンティティと同じガイドラインおよび制限に従う必要があります。altpll動作モデルおよびタイミング・モデルは、ジッタをシミュレーションしません。

altpllの動作モデルは、 \quartus\eda\sim_libディレクトリにあります。altera_mf.vhdファイルには、VHDL動作モデルが含まれており、Stratix II/Stratix II GX altpllに使用することができます。altera_mf.vファイルには、Verilog HDL動作モデルが含まれており、Stratix II altpll動作シミュレーションに使用することができます。動作モデルはパラメータのエラー・チェックを実行しません。そのため、有効な値のみ指定する必要があります。

モデルのシミュレーションを成功させるには、VHDLシミュレータの分解能をピコ秒（ps）に設定する必要があります。分解能が大きいと計算が切り下げられ、誤った逓倍または分周値になります。

Quartus IIのシミュレーション

Quartusシミュレータでは、機能とタイミングの2種類のシミュレーションを実行することができます。

Quartus II プログラムの機能シミュレーションでは、FPGA のタイミング遅延を考慮することなく、デザインの論理動作を検証することができます。このシミュレーションは、RTLコードのみを使用して実行されます。機能シミュレーションを実行するときは、合成前の段階で存在する信号のみを追加します。これらの信号は、Node Finder のレジスタ、合成前、デザイン・エントリ、またはピン・フィルタで検索することができます。メガファンクションのトップレベル・ポートは、これら 3つのフィルタを使用して検出されます。


レポート

これに対して、Quartus II ソフトウェアのタイミング・シミュレーションでは、アノテーションされたタイミング情報を使用してデザインの動作を検証します。このシミュレーションは、配置配線後のネットリストを使用して実行されます。タイミング・シミュレーションを実行するときは、配置配線後に存在する信号のみ追加します。これらの信号は、NodeFinderの Post-Compilationフィルタを使用して検索されます。合成および配置配線中、RTL 信号の名前が変更されます。したがって、Post-Compilation フィルタを使用して、メガファンクションのインスタンスから信号を検出するのが困難な場合があります。ただし、合成および配置配線段階で信号名を保持する場合は、合成属性keepまたはpreserveを使用する必要があります。これらは Verilogおよび VHDLの合成属性であり、解析および合成時に特定のワイヤ、レジスタ、またはノードの状態を維持するよう指示します。これらの合成属性を使用して、組み合わせロジック・ノードを維持すれば、シミュレーション中にノードを観察することができます。

これらの属性の詳細は、「Quartus II ハンドブック Volume 1」に記載されています。

EDAシミュレーション

使用するシミュレーション・ツールに応じて、「Quartus IIハンドブックVolume 3」の「シミュレーション」セクションの該当する章を参照してください。「Quartus IIハンドブック」の章では、メガファンクションを含む機能およびゲート・レベルのタイミング・シミュレーションの実行方法、および必要なファイルとこれらのファイルが配置されているディレクトリの詳細について説明しています。

Verilog HDL シミュレーションの動作シミュレーション・モデルは、以下の場所にあります。<Quartus_install_directory>/eda/lib/altera_mf.v

VHDLシミュレーションの動作シミュレーション・モデルは、以下の場所にあります。<Quartus_install_directory>/eda/lib/altera_mf.vhd.

レポートコンパイル情報のメッセージは、要求された逓倍および分周係数、および位相シフトに問題がなかったかどうかを表示します。無効な逓倍または分周係数を入力すると、コンパイルは失敗し、Quartus II ソフトウェアはエラー・メッセージとともに、代わりの逓倍または分周係数を表示します。無効な位相シフト値を入力した場合、コンパイルは続行され、最良の代替値を示す情報メッセージが表示され、ソフトウェアはそれを使用して処理を継続します。


使用法

Compilation Reportの Resourceセクションは 2つの PLLレポートを提供し、Quartus II ソフトウェアは PLL Summary および PLL Usage レポートを提供します。PLL Summaryは、各 PLLインスタンス・パラメータに関する情報を提供します。表 2–12に、PLL Summaryに示されるパラメータを記載します。PLL Summary はカラム・ベースで、各カラムに 1つの PLLが表示されます。

表 2–12. Reportファイルの PLL Summary（１ /２）

パラメータ定義PLL type PLLが、enhanced PLL、fast PLLあるいはトップ /ボトム PLLのいずれである

かを示します。Scan chain 長いリコンフィギュレーション・チェイン（PLL 5または 6—Stratixデバイスの

み）または短いリコンフィギュレーション・チェイン（PLL 11または 12—Stratixデバイスのみ）のいずれであるかを示します。

PLL mode フィードバック・モードを示します。Feedback source fbinにボード・レベルで接続する外部出力を示します。Compensate clock 補正する必要があるクロック出力ポート（内部または外部）を示します。Switchover on loss of clock オンまたはオフSwitchover counter スイッチオーバ遅延カウンタの値を示します。Primary clock inclk0 または inclk1 のいずれの入力がスイッチオーバのためのプライマ

リ・クロックかを示します。Input frequency 0 inclk0のクロック入力周波数。

Input frequency 1 inclk1のクロック入力周波数。

Nominal VCO frequency VCO周波数、または（入力周波数 × m）/nを示します。Freq min lock m/n の現在の組み合わせが有効な VCO ロックを提供する最小入力周波数を示

します。Freq max lock m と n の現在の組み合わせが有効な VCO ロックを提供する最小入力周波数を

示します。Clock Offset クロック・オフセット値を示します。M VCO Tap mカウンタの VCOタップ値を示します。M Initial mカウンタがスタートするまでの初期 VCOサイクル数を示します。M value mカウンタ値N value nカウンタ値M counter delay すべての PLL出力に対して負のシフトを提供する mカウンタの時間遅延設定。N counter delay すべての PLL出力に対し正のシフトを提供する nカウンタの時間遅延設定。M2 value m2カウンタ値（スペクトラム拡散変調用）N2 value n2カウンタ値（スペクトラム拡散変調用）


レポート

PLL Usageレポートには、各 PLLの出力の詳細な情報が示されます。このレポートは、PLLの出力ポート別に分類されています。各ロウは、デザインで使用される異なる PLL出力ポートを表します。表 2–13に、PLLUsageレポートに示されるパラメータを記載します。Reportファイルでは、この情報は表 2–13 に示すカラム形式ではなくロウ形式で示されます。

SS counter スペクトラム拡散カウンタの設定（SSの変調の周波数を制御）Downspread ダウン拡散の設定。Spread frequency 拡散周波数（入力周波数÷ SSカウンタ）Charge pump current チャージ・ポンプの現在の設定Loop filter resistance ループ・フィルタ抵抗値Loop filter capacitance ループ・フィルタ・キャパシタンス値Freq zero 周波数ドメインでループ・フィルタがゼロになる位置Bandwidth この PLLの帯域幅Freq pole 周波数ドメインのループ・フィルタの極の位置Enable 0 counter fast PLLの RXLOADENまたは TXLOADEN用（汎用モードでは適用されない）。

Enable 1 counter fast PLLの RXLOADENまたは TXLOADEN用（汎用モードでは適用されない）。

Real time reconfigurable オンまたはオフScan chain MIF file PLLカウンタの初期コンフィギュレーションで .mifファイルを指定します。Preserve counter order オンまたはオフPLL location PLLの位置Inclk0 signal PLLの inclk0ポートをドライブするピンの名前

Inclk1 signal PLLの inclk1ポートをドライブするピンの名前

表 2–12. Reportファイルの PLL Summary（２ /２）

パラメータ定義

表 2–13. Reportファイルの PLL Usage Summary（１ /２）

パラメータ定義Name 現在のインスタンス化に対する出力クロック・ポート名Output clock このロウのパラメータ情報が適用される PLL出力（c0～ c5、e0～ e3など）

を示します。Mult 全体の逓倍比Div 全体の分周比Output Frequency このロウの出力クロックの出力周波数Phase Shift 達成された位相シフト（ユーザが入力した値と異なる場合がある）。


使用法

ロック信号をゲートするクロック・サイクルの計算

ロック信号をゲートするのに必要なサイクル数を計算しなければならない場合があります。

ゲート・ロック回路は入力クロックでクロックされます。PLL の最大ロック時間については、デザインで使用するデバイス・ハンドブックの該当する章で説明しています。PLLの最大ロック時間を確保し、入力クロックの周期で分周する必要があります。結果は、ロック信号をゲートするのに必要なクロック・サイクル数になります。

SignalTap IIエンベデッド・ロジック・アナライザ

SignalTap IIエンベデッド・ロジック・アナライザは、デザイン内のすべてのアルテラ・メガファンクションをデバッグする非侵入手法を提供します。SignalTap II エンベデッド・ロジック・アナライザにより、システムをフル・スピードで実行しながら、デザイン内のアルテラ・メガファンクションの最上位ポートのサンプル・データをキャプチャおよび解析することができます。

アルテラ・メガファンクションからの信号をモニタするには、最初にQuartus II ソフトウェアで SignalTap II エンベデッド・ロジック・アナライザをコンフィギュレーションし、次にアナライザを Quartus IIプロジェクトの一部として含める必要があります。次に、Quartus II ソフトウェアは、アナライザを選択したデバイスのデザインにシームレスに埋め込みます。

SignalTap II エンベデッド・ロジック・アナライザの使用方法について詳しくは、「Quartus IIハンドブック Volume 3」の「SignalTap IIエンベデッド・ロジック・アナライザを使用したデザインのデバッグ」の章を参照してください。

Delay このクロック出力全体の遅延設定Duty Cycle このクロック出力のデューティ・サイクルCounter このクロック出力に使用するポストスケール・カウンタCounter Delay 出力カウンタの遅延（全体の遅延は mおよび n遅延の組み合わせ）Counter Value ポストスケール・カウンタ値High/Low カウンタ値を構成する Highおよび Lowタイム・カウント Highおよび Lowカ

ウントの比率は、デューティ・サイクルに正比例します。Initial このポストスケール・カウンタの初期値（位相シフトの粗い粒度を達成する）。VCO Tap VCOタップの範囲は 0～ 7です（VCO期間の 1/8単位で位相シフトの微細な

粒度を実現）。

表 2–13. Reportファイルの PLL Usage Summary（２ /２）

パラメータ定義


デザイン例

デザイン例この項では、altpllメガファンクションを使用して enhanced PLLから外部差動クロックを生成し（2–50ページの図 2-20 を参照）、また内部クロック信号を生成および変更する（2–63ページの図 2-29を参照）2つのデザイン例を示します。

これらの例では、Quartus IIソフトウェアで MegaWizard Plug-InManagerを使用しています。MegaWizardの各ページについて詳細に説明します。デザイン例が完成すると、それらをプロジェクト全体に取り込むことができます。

デザイン・ファイル

デザイン・ファイル例は、このユーザ・ガイドの「Quartus II プロジェクト」の項およびアルテラ・ウェブサイト（www.altera.co.jp）の「ユーザガイド」のセクションで入手できます。

例 1 :差動クロック

この項では、altpllメガファンクションを使用して enhanced PLLから外部差動クロックを生成するデザイン例を示します。デザイン仕様を満たすためにクロック信号を生成および変更する必要がよくあります。ダブル・データ・レート（DDR）メモリにインタフェースする場合は、外部デバイスに対して差動 SSTL クロック信号を生成する必要があります。DDR DIMMには、差動 SSTLクロックの 3つのペアが必要です。Stratixデバイスの enhanced PLL を使用して、これらのクロック信号を生成することができます。

この例では、次の動作を行います。

■ altpllメガファンクションおよびMegaWizard Plug-In Managerを使用して、33.33 MHzの入力クロックから 166 MHzの差動 SSTL外部クロック（ddr_clk）出力を生成。

■ EP1S10F780デバイスをプロジェクトに割り当て、プロジェクトをコンパイルして DDR_CLKデザインを実装。

■ DDR_CLKデザインのシミュレーション

166 MHzの差動 SSTL外部クロックの生成

1. Quartus IIソフトウェアで、プロジェクト・ファイル \ddr_clk\ddr_clk.qpfを開きます。

2. トップレベル \ddr_clk\ddr_clk.bdfを開きます。この例では、このプロジェクトを完成させます。


使用法

3. ブロック・デザイン（.bdf）ファイルの空白エリアでダブルクリックして、Symbolウィンドウ内でMegaWizard Plug-In Managerをクリックするか、Tools メニューの MegaWizard Plug-In Managerをクリックします。

4. What action do you want to perform? で、Create a new custommegafunctionをクリックします。Nextをクリックします。ページ2aが表示されます。

5. ウィザードのページ 2a で、I/O フォルダを展開し、ALTPLL を選択します。

6. Which device family will you be using?から Stratixを選択します。

7. Which type of output file do you want to create?で、AHDLを選択します。

図 2-14に、これらのパラメータを設定した後のページ 2aを示します。



デザイン例

8. What name do you want for the output file? に、出力ファイル名ddr_pllを入力します。

9. Nextをクリックします。ページ 3が表示されます。

10. ページ 3 で、General セクションの What is the frequency of theinclock0 input?に 33.33を入力し、MHzを選択します。

11. PLL typeで、Select the PLL type automaticallyをクリックします。

12. Operation modeで、Create an 'fbin' input for an external feedback(External Feedback Mode)を選択します。

13. Operation mode の Which output clock will have a board-levelconnection?で、ドロップ・ダウン・メニューから e0を選択します。

図 2-15に、これらのパラメータを設定した後のページ3を示します。


使用法



15. Dynamic configurationセクションでは、デフォルト設定のままにします。

16. Optional inputs セクションで、Create an ‘pllena’ input to selectivelyenable the PLL、Create an ‘areset’ input to asynchronously reset thePLL、およびCreate an ‘pfdena’ input to selectively enable the phase/frequency detectorをオンにします。

17. Lock outputセクションで、Create ‘locked’ outputをオンにします。

18. 残りのオプションは、デフォルト設定のままにします。


デザイン例

図 2-16に、これらの選択を行った後のページ 4を示します。


19. Output Clocksタブをクリックします。ページ 7が表示されます。

20. ページ 7で、extclk e0をクリックします。ページ 13が表示されます。

21. Use this clockをオンにします。

22. Enter output clock parametersの Clock multiplication factorボックスに 5を入力します。

23. Clock division factorボックスに 1を入力します。


使用法

24. Clock duty cycle (%)に 50.00を入力します。

図 2-17に、これらの設定を行った後のページ 13を示します。



26. ページ 14の extclk e1で、21～ 24のステップを繰り返します。

27. Nextをクリックします。


29. Nextをクリックします。



デザイン例

31. Next をクリックします。ページ 17 が表示されます（図 2-18）。このページに入力する必要はありません。



33. ページ 18 で、バリエーション・ファイル（.tdf）、PinPlanner ポート PPF ファイル（.ppf）、ADHL インクルード・ファイル（.inc）、Quartus II シンボル・ファイル（.bsf）、およびサマリ・ファイル（.htmlと.jpg）のサンプル波形がオンになっていることを確認します。



使用法


34. Finishをクリックします。ddr_pllモジュールが構築されます。

35. .bdf ファイルの Symbol ダイアログ・ボックスで、OK をクリックします。

36. ポインタを移動して ddr_pll シンボルを ddr_clk.bdf ファイルの入力ポートと出力ポートの間に配置し、入力と出力をシンボルに接続します。クリックしてシンボルを配置します。

図 2-20に示すように、これでデザイン・ファイルが完成しました。


デザイン例

図 2-20. altpll ddr_pllデザイン回路

37. Fileメニューの Save Project をクリックして、デザインを保存します。

ddr_clkデザインの実装

このステップでは、プロジェクトに EP1S10F780デバイスを割り当てて、プロジェクトをコンパイルします。

1. Assignmentsメニューの Settingsをクリックします。Settingsダイアログ・ボックスが表示されます。

2. Categoryリストの Device をクリックします。Family フィールドで、Stratixが選択されていることを確認します。

3. Target deviceセクションの Available devicesで、EP1S10F780C5を選択します。


5. Processingメニューの Start Compilationをクリックします。

6. Full Compilation was successful メッセージ・ボックスが表示されたら、OKをクリックします。

7. Stratixデバイスでモジュールがどのように実装されているかを表示するには、Assignmentsメニューの Timing Closure Floorplanをクリックします。

ここでは、ddr_clkデザインが実装されています。


使用法

機能の結果—Quartusでの ddr_clkデザインのシミュレーション

この項では、デザインをシミュレーションして結果を検証します。以下の手順を実行して、Quartus IIシミュレータをセットアップします。

1. ProcessingメニューのGenerate Functional Simulation Netlistをクリックします。

2. Functional Simulation Netlist Generation was successfulメッセージ・ボックスが表示されたら、OKをクリックします。

3. Assignmentsメニューの Settingsをクリックします。

4. Categoryリストの Simulator Settingsをクリックします。

5. Simulation modeリストから、Functionalを選択します。

6. Simulation inputフィールドで、シミュレーション入力ファイルddr_pll.vwfを参照して選択します。

7. Simulation periodで、Run simulation until all vector stimuli areusedを選択します。


9. Startをクリックするか、Processingメニューの Start Simulationをクリックします。

10. Simulator was successfulメッセージ・ボックスが表示されたら、OKをクリックします。

11. Simulation Reportウィンドウで、シミュレーション出力波形の結果を検証します。図 2-21に、予測されるシミュレーション結果を示します。


デザイン例

図 2-21. ddr_clkデザインの機能波形

機能の結果—ModelSim-Alteraでの ddr_clkデザインのシミュレーション

この章では、ModelSim でデザインをシミュレーションして、両方のシミュレータの結果を比較します。この ModelSimデザイン例は、ModelSim-Altera（Verilog）バージョンに対応しています。

このユーザガイドは、デザイン例を使用する前にModelSim-Altera の使用方法を十分に理解しているユーザを対象としています。ModelSim-Altera をよく知らない場合は、アルテラ・ウェブサイトのModelSim-Alteraのサポート・ページを参照してください。インストール、使用方法、トラブルシューティングなど、さまざまなトピックへのリンクを提供しています。

以下の手順を実行して、ModelSim-Altera シミュレータをセットアップします。

1. DDR_CLK_msim.zipを PC上の作業ディレクトリに解凍します。

2. ファイルを解凍したフォルダを見つけ、DDR_CLK.doファイルをテキスト・エディタで開きます。

3. 1行目の <insert_directory_path_here>を適切なライブラリ・ファイルのディレクトリ・パスに置き換えます。例 : C:/Modeltech_ae/altera/verilog/stratix

4. Fileメニューの Saveをクリックします。


使用法

5. ModelSim-Alteraを起動します。

6. Fileメニューの Change Directoryをクリックします。

7. ファイルを解凍したフォルダを選択します。OKをクリックします。

8. Toolsメニューの Execute Macroをクリックします。

9. DDR_CLK.do を選択して、Open をクリックします。これはシミュレーションに必要なすべての設定を自動的に行うための ModelSim用スクリプト・ファイルです。

10. Waveform Viewerウィンドウに表示される結果を検証します。Quartus IIシミュレータで、信号の配列を変更したり、冗長信号を取り除いたり、結果に合わせて基数を変更する必要がある場合もあります。図 2-22に、予測されるModelSimでのシミュレーション結果を示します。

図 2-22. ModelSimでのシミュレーション結果


デザイン例

例 2 :クロック信号の生成

この項では、altpll メガファンクションを使用して内部クロック信号を生成および変更するデザイン例を示します。この例は 100 MHz の外部クロック信号から 3つの内部クロック信号を生成します。

この例では、次の動作を行います。

■ altpllメガファンクションおよびMegaWizard Plug-In Managerを使用して、100 MHz の外部入力クロックから 1.00 ns だけタイム・シフトされる 133 MHz、200 MHz、および 200 MHzクロックを生成。

■ EP1S10F780デバイスをプロジェクトに割り当て、プロジェクトをコンパイルして shift_clkデザインを実装。

■ shift_clkデザインのシミュレーション

133 MHz、200 MHz、および 200 MHzタイム・シフトされたクロックの生成

1. Quartus IIソフトウェアで、プロジェクト・ファイル shift_clk.qpfを開きます。

2. トップレベル shift_clk.qpf を開きます。この例では、このプロジェクトを完成させます。

3. ブロック・デザイン（.bdf）ファイルの空白エリアでダブルクリックして、Symbol ダイアログ・ボックスの MegaWizard Plug-InManager をクリックするか、Tools メニューの MegaWizard Plug-In Managerをクリックします。

MegaWizard Plug-In Managerのページ 1が表示されます。

4. MegaWizard Plug-In Manager のページ 1 の What action do youwant to perform?セクションで、Create a new custom megafunctionvariationをクリックし、Nextをクリックします。ページ 2aが表示されます。

5. ウィザードのページ 2aで、I/Oフォルダを展開し、ALTPLLをクリックします。

6. Which type of output file do you want to create? で、AHDL オプションが選択されていることを確認します。


使用法

図 2-23に、これらの選択を行った後のページ 2aを示します。


7. 出力ファイル shift_pllの名称。


以下のステップを実行して、100 MHz の外部入力クロックを指定します。

9. GeneralセクションのWhat is the frequency of the inclock0 input?に 100を入力し、MHzを選択します。このセクションのその他のオプションはデフォルトのままにしておきます。

10. PLL typeセクションのWhich PLL type will you be using?で、Selectthe PLL type automaticallyをクリックします。

11. Operation mode セクションで、Use the feedback inside the PLLおよび In Normal Modeオプションがオンになっていることを確認します。


デザイン例

12. Which output clock will be compensated for?から c0を選択します。




14. Dynamic configuration セクションで、Create optional inputs fordynamic reconfigurationがオフになっていることを確認します。

15. Optional inputsセクションで、以下を実行します。

a. Create an ‘pllena’ input to selectively enable the PLLをオンにします。


使用法

b. Create an ‘areset’ input to asynchronously reset the PLL.をオンにします。

c. Create an ‘pfdena’ input to selectively enable the phase/frequencydetectorをオフにします。

16. Lock outputセクションで、Create ‘locked’ outputをオンにします。

17. Advanced PLL parametersは、デフォルトのままにしておきます。




デザイン例

以下のステップを実行して、133 MHzの内部クロック（c0）を指定します。

18. Output Clocksタブをクリックして、PLLのすべての出力クロックのコンフィギュレーションにアクセスします。ページ 7が表示されます。

19. Core Output Clockで、Use this clockをオンにします。

20. Clock Tap Settingsセクションで、以下を実行します。

a. Enter output clock frequency:をオフにします。

b. Enter output clock parameters:をオンにします。

c. Clock multiplication factorに 4を入力します。

d. Clock division factorに 3を入力します。

e. Clock phase shiftに 0を入力し、degを選択します。

f. Clock duty cycle (%)に 50.00を入力します。

21. その他のオプションは、デフォルトのままにしておきます。



使用法



以下のステップを実行して、200 MHzの内部クロック（c1）を指定します。







デザイン例


e. Clock phase shiftに 0.00を入力し、nsを選択します。



26. 図 2-27に、これらの選択を行った後のページ 8を示します。



以下のステップを実行して、1.00 ナノ秒の遅延を持つ 200 MHz の内部クロック（c2）を指定します。


使用法







e. Clock phase shiftに 1.00を入力し、degを選択します。





デザイン例


31. Finishをクリックします。shift_pllモジュールが構築されます。

32. Symbolダイアログ・ボックスのOKをクリックします。

33. ポインタを移動させて shift_pllシンボルを shift_clk.bdfの入力ポートと出力ポートの間に配置します。クリックしてシンボルを配置します。図 2-29に示すように、これでデザイン・ファイルが完成しました。

34. Fileメニューの Save Projectをクリックして、デザインを保存します。


使用法

図 2-29. altpll shift_pllデザイン回路


デザイン例

shift_clkデザインの実装

このセクションでは、プロジェクトに EP1S10F780C5デバイスを割り当てて、プロジェクトをコンパイルします。

1. Assignmentsメニューの Settingsをクリックします。

2. CategoryリストのDeviceをクリックします。

3. Target deviceセクションのAvailable devicesリストで、EP1S10F780C5を選択します。

4. その他のオプションは、すべてデフォルトのままにしておきます。


6. Startをクリックするか、Processingメニューの Start Simulationをクリックします。

7. Save changes to shift_clk? プロンプトが表示され場合は、 Yes をクリックして変更を保存します。

8. Full Compilation was successful メッセージ・ボックスが表示されたら、OKをクリックします。

9. Stratixデバイスに実装されたモジュールを確認するには、Assignmentsメニューの Timing Closure Floorplanをクリックします。


使用法

機能の結果—Quartusでの shift_clkデザインのシミュレーション

この項では、デザインをシミュレーションして結果を検証します。以下の手順を実行して、Quartus IIシミュレータをセットアップします。

1. Processing メニューの Simulator Toolをクリックして、Simulator Tool ダイアログ・ボックスを開きます（図 2-30）。

図 2-30. Simulator Toolダイアログ・ボックス

2. Simulation modeで、Functionalを選択します。

3. Simulation inputフィールドで、シミュレーション入力ファイルshift_clk.vwfを参照して選択します。

4. Simulation period セクションで、Run simulation until all vectorstimuli are usedを選択します。

5. Simulation optionsセクションで、Automatically add pins to simulationoutput waveforms をオンにします。このセクションのその他のオプションはチェックしません。

6. Generate Functional Simulation Netlist ボタンをクリックします。


デザイン例

7. Functional Simulation Netlist Generation was successfulメッセージ・ボックスが表示されたら、OKをクリックします。

8. Startをクリックします。

9. Simulation was successful メッセージ・ボックスが表示されたら、OKをクリックします。

10. シミュレーション出力波形の結果を検証するには、Reportをクリックします。図 2-31に、予測されるシミュレーション結果を示します。

図 2-31. shift_clkデザインの機能波形

ModelSim-Alteraでの shift_clkデザインのシミュレーション

この項では、ModelSim でデザインをシミュレーションして、両方のシミュレータの結果を比較します。この ModelSim デザイン例は、ModelSim-Altera（Verilog）バージョンに対応しています。

このユーザガイドは、デザイン例を使用する前に ModelSim-Alteraの使用方法を十分に理解しているユーザを対象としています。ModelSim-Alteraをよく知らない場合は、アルテラ・ウェブサイトのModelSim-Alteraのサポート・ページを参照してください。インストール、使用方法、トラブルシューティングなど、さまざまなトピックへのリンクを提供しています。

以下の手順を実行して、ModelSim-Altera シミュレータをセットアップします。


使用法

1. shift_clk_msim.zipファイルを PC上の作業ディレクトリに解凍します。

2. ファイルを解凍したフォルダを参照して選択し、shift_clk.doファイルをテキスト・エディタで開きます。

3. shift_clk.doファイルの 1行目の <insert_directory_path_here>を適切なライブラリ・ファイルのディレクトリ・パスに置き換えます。例 : C:/Modeltech_ae/altera/verilog/stratix

4. Fileメニューの Saveをクリックします。

5. ModelSim-Alteraを起動します。

6. Fileメニューの Change Directoryをクリックします。

7. ファイルを解凍したフォルダを選択します。OKをクリックします。

8. Toolsメニューの Execute Macroをクリックします。

9. shift_clk.doを選択して、Openをクリックします。これはシミュレーションに必要なすべての設定を自動的に行うための ModelSim用スクリプト・ファイルです。

10. Waveform Viewerウィンドウで結果を検証します。

Quartus II シミュレータで、信号の配列を変更したり、冗長信号を取り除いたり、結果に合わせて基数を変更する必要がある場合もあります。図 2-32に、予測されるModelSimでのシミュレーション結果を示します。


まとめ

図 2-32. ModelSimでのシミュレーション結果

まとめ Quartus II ソフトウェアは、加算器やカウンタなどの単純な演算ユニットから、最新 PLL（Phase-Locked Loop）ブロック、乗算器、およびメモリ構造までのパラメータ化可能なメガファンクションを提供します。これらのメガファンクションはアルテラ・デバイスに対して性能が最適化されており、コーディング・プロセスを自動化し貴重なデザイン時間を節約するので、より効率的なロジック合成およびデバイス実装を可能にします。これらの機能はデザインの実装時に使用しなければなりません。これによって、一貫してデザイン目標を達成することができます。


3. 仕様

ポートおよびパラメータ

Quartus® IIソフトウェアは、PLL機能をサポートする altpllメガファンクションを提供します。この章では、altpll メガファンクションのポートとパラメータについて説明します。

パラメータの詳細は、MegaWizard® Plug-In Managerインタフェースを使用しないで、メガファンクションをデザイン内で直接パラメータ化されたインスタンスとして使用するユーザにのみ関係しています。これらのパラメータの詳細は、MegaWizard Plug-In Manager インタフェースのユーザには見えません。この項に示すオプションでは、アプリケーションに応じて altpll メガファンクションをカスタマイズするために、各デバイスに提供されるすべてのポートおよびパラメータについて説明しています。

このメガファンクションのポートおよびパラメータの最新情報については、最新バージョンの Quartus II ソフトウェアの Help を参照してください。

表 3–1では入力ポート、表 3–2では出力ポート、表 3–3では altpllメガファンクションのパラメータについてそれぞれ説明しています。



表 3–1に、altpllメガファンクションの入力ポートを示します。

表 3–1. altpllメガファンクション入力ポート（１ /３）

ポート名必要性

説明注記

Stratix IIIまたは

Cyclone IIIデバイスのサポート

inclk[] √ PLLをドライブするクロック・ポート。

入力ポート [3..0]。複数の inclk[]信号を指定する場合は、clkselect 信号で使用するクロックを指定します。inclk[0]ポートを接続する必要があります。切り換えが必要な場合は、他のクロック入力を接続します。クロック・ピンおよび PLLからのクロック出力でこのポートをドライブできます。

√

fbin — PLLの外部フィードバック入力ポート。

OPERATION_MODEパラメータがEXTERNAL_FEEDBACK モードに設定されている場合は、fbin ポートを指定しなければなりません。フィードバック・ループを完結するには、ボード・レベルで PLLの fbinピンと外部クロック出力ピンを接続する必要があります。

Stratix IIIデバイスでは、fboutピンから専用 extclkピンに信号が供給され、ボードの接続を通じて fbin ピンに信号が供給されます。fbinピンは、bidir I/Oを模倣するために、ゼロ遅延バッファ（ZDB）モードでも接続する必要があります。

Cyclone III デバイスでは、ZDB モードを使用できないため、このピンは不要です。

√

pllena — PLLイネーブル信号。 pllena ポートが High のとき、PLL は信号をドライブ・アウトします。pllena ポートが Lowのとき、PLLは信号をドライブ・アウトせず、ロックを失います。pllena ポートは、イネーブル・ピンとリセット・ピンの組み合わせとして機能します。このピンが再びアサートされたら、PLL は再ロックしなければなりません。デバイスには 1 本のイネーブル・ピンしかありません。デバイス上の 1 個の PLLがこのイネーブル・ピンを使用する場合、同じデバイス上のすべての PLLが同じイネーブル・ピンを使用しなければなりません。

—


仕様

clkswitch — 入力クロック・ポートを切り換えます。

clkswitch ポートは、inclk0 ポートとinclk1 ポートの両方が接続されている場合にのみ接続できます。

√

areset — すべてのカウンタを初期値にリセットします。

このポートは、GATE_LOCK_COUNTER パラメータを含むすべてのカウンタを初期値にリセットします。PLL はデバイスをコンフィギュレーションした後でプログラムできます。

√

pfdena — 位相周波数検出器（PFD）をイネーブルします。

VCOピンは動作を継続できます。PFDがディセーブルされたときは、PLL は入力クロックに関係なく動作を継続します。出力クロック周波数は一定時間変化しないため、信頼性の高い入力クロックが存在しないときは、pfdena ポートをシャットダウンまたはクリーンアップ機能として使用できます。

√

clkena[] — PLLへの clk[]ポートをイネーブルします。

clkena[] ポートは、Stratix III、Stratix II、Cyclone III、および Cyclone II デバイスには適用されません。

—

extclkena[] — PLLへの extclk[]ポートをイネーブルします。

extclkena[]ポートは、Stratix III、Stratix II、Cyclone III、および Cyclone IIデバイスには適用されません。

—

configupdate — ダイナミック・フル PLLリコンフィギュレーション。

— √

scanclk — シリアル・スキャン・チェインのクロック信号。

— √

scanclkena — シリアル・スキャン・チェインのクロック・イネーブル。

scanclkena ポートは、Stratix III デバイスと Cyclone IIIデバイスでのみ使用可能です。

√

scanaclr — リアルタイム・プログラミング・スキャン・チェインまたはシリアル・スキャン・チェインの非同期クリア。

— —

scandata — シリアル・スキャン・チェインのデータを格納します。

— √

表 3–1. altpllメガファンクション入力ポート（２ /３）


説明注記





表 3–2 に、altpllメガファンクションの出力ポートを示します。

scanread — コントロール信号を読み出します。

scanread ポートは、シリアル・スキャン・チェインでscandataポートから入力を読み出す必要があるかどうか判断します。

—

scanwrite — コントロール信号を書き込みます。

scanwrite ポートは、リアルタイム・プログラミング・スキャン・チェインで PLLに書き込む必要があるかどうか判断します。

—

phaseupdown — ダイナミック位相調整をUpまたはDownに指定します。

Stratix III および Cyclone III デバイスでのみ使用可能です。

√

phasestep — ダイナミック位相シフトを指定します。


√

phasecounterselect[]

— カウンタ選択を指定します。


√

表 3–1. altpllメガファンクション入力ポート（３ /３）


説明注記



表 3–2. altpllメガファンクション出力ポート（１ /３）

ポート名

必要性

説明注記



clk[] √ PLLのクロック出力。出力ポート [WIDTH_CLOCK-1..0]です。 √

extclk[] — 専用ピンに供給されるクロック出力。

Stratix III、Stratix II、Cyclone III、およびCyclone IIデバイスでは使用できません。

—

clkbad[] — High にする信号を指定します。

inclk0がトグルを停止すると、clkbad0信号がHighになります。inclk1がトグルを停止すると、clkbad1信号が Highになります。

√

activeclock — PLL をドライブするクロックを指定します。

この信号が Lowの場合、inclk0が PLLをドライブします。この信号が Highの場合、inclk1が PLLをドライブします。

√


仕様

clkloss — クロック・スイッチオーバ回路を開始するタイミングを指定します。

クロック・スイッチオーバ回路は、プライマリ基準クロックが正しくトグルしていないとき、または clkswitch 入力ポートで指定する場合に始動します。この信号は、Stratix III および Cyclone IIIデバイスでは使用されません。

—

locked — PLLの状態を示します。 PLLがロックされると、信号は VCCになります。PLL がロックされていないとき、信号はGND になります。locked ポートは、PLL がロックしている間、Highまたは Lowパルスを出力できます。

√

scandataout — シリアル・スキャン・チェインのデータ出力です。

scandataout 出力を使用して、リコンフィギュレーションを終了させるタイミングを決定できます。リコンフィギュレーションが終了すると、最後の出力がクリアされます。

√

fbout — 模倣回路への出力を指定して、fbin ポートに供給します。

このポートには、Mカウンタから信号が供給され、出力 MUX をドライブします。フィードバック・パスが接続されていない場合、コンパイラはfboutをfbinに自動的に接続します。また、他のクロック・ネットワーク同様、使用するリソース・タイプを指定するためにclkbufを追加します。このポートは Cyclone III デバイスでは不要です。このポートは PLL の指定された動作モードが外部フィードバック・モードの場合にのみ使用できます。

√

enable0 — パルス出力ポートをイネーブルします。

このポートは altpllメガファンクションがLVDSモードのときにのみ使用できます。

—

enable1 — パルス出力ポートをイネーブルします。


—

sclkout0 — シリアルクロック出力ポート。


—

sclkout1 — シリアルクロック出力ポート。


—

vcooverrange

— VCO周波数が適正なVCO範囲を超えたかどうかを指定します。

— —

表 3–2. altpllメガファンクション出力ポート（２ /３）


説明注記





vcounderrange

— VCO周波数が適正なVCO範囲を満たしていないかどうかを指定します。

— —

phasedone — ダイナミック位相コンフィギュレーションが完了するかどうかを指定します。

— √

scandone — リコンフィギュレーションを完了するタイミングを決定する出力信号です。

scandone 信号は、scanchain write が開始されるとHighになり、PLLがリコンフィギュレーションを完了するとLowになります。

√

表 3–2. altpllメガファンクション出力ポート（３ /３）


説明注記




仕様

表 3–3 に、altpllメガファンクションのパラメータを示します。

表 3–3. altpllメガファンクションパラメータ（１ /９）

パラメータタイプ

必要性

注記

OPERATION_MODE 文字列 √ PLLの動作を指定します。値は、EXTERNAL_FEEDBACK、NO_COMPENSATION、NORMAL、ZERO_DELAY_BUFFER、およびSOURCE_SYNCHRONOUS です。省略した場合、デフォルトはNORMALです。● NO_COMPENSATIONモードでは、PLLはクロックを入力に揃えません。これによりジッタ性能が向上します。

● SOURCE_SYNCHRONOUSモードでは、ピンから I/O入力レジスタまでのクロック遅延は、ピンから I/O入力レジスタまでのデータ遅延と同じです。

● SOURCE_SYNCHRONOUSモードは、Cyclone IIおよびStratix IIデバイスで使用できます。これにより、ピンからI/O入力レジスタまでのクロック遅延は、ピンから I/O入力レジスタまでのデータ遅延と等しくなります。

● NORMALモードでは、PLLは COMPENSATE_CLOCKパラメータで指定するクロック出力によって使用される内部クロック・ネットワークの遅延を補正します。PLLを外部クロック出力ピンのドライブにも使用する場合、対応する出力ピンの位相シフトが行われます。

● ZERO_DELAY_BUFFERモードでは、PLLから外部クロック出力ピンに信号を供給し、そのピンで発生する遅延を補正しなければなりません。このピンで観測される信号は、入力クロックに同期します。PLLを内部クロックネットワークのドライブにも使用する場合、そのネットワークの対応する位相シフトが行われます。

● EXTERNAL_FEEDBACKモードでは、fbin入力ポートを入力ピンに接続し、この入力ピンと FEEDBACK_SOURCEパラメータで指定される外部クロック出力ピンをボード・レベルで接続する必要があります。fbinポートは入力クロックにアラインメントされます。fbinポートの最大入力遅延アサインメントを使用して、外部ボード遅延を指定できます。

PLL_TYPE 文字列 — インスタンス化する PLL のタイプを指定します。値は、AUTO、ENHANCED、FAST、TOP/BOTTOM および LEFT/RIGHT です。省略した場合、デフォルトは AUTOです。



COMPENSATE_CLOCK 文字列 — 補正する必要がある出力クロック・ポートを指定します。OPERATION_MODEパラメータがNORMALに指定されている場合、値は CLK[]、GCLK[]、LCLK[]、または LVDSCLK[]です。● OPERATION_MODEパラメータが ZERO_DELAY_BUFFERに指定されている場合、値は EXTCLK[]です。

● OPERATION_MODEパラメータがSOURCE_SYNCHRONOUSに指定されている場合、値は CLK[]、LCLK[]、GCLK[]、または LVDSCLK[]です。このクロックは基準クロックに対してオフセットできないため、この関係は温度と周波数が変化する場合でも厳密に維持されます。

● OPERATION_MODEパラメータが NORMALに指定されている場合、値は CLK[]、LCLK[]、GCLK[]、またはLVDSCLK[]です。

● NORMALモードでは、デフォルトは CLK0です。● ZERO_DELAY_BUFFERモードでは、デフォルトは EXTCLK0です。例えば、OPERATION_MODEパラメータが NORMALに指定されているときに CLK0が指定されている場合、コンパイラの補正に GCLK[]、LCLK[]、または LVDSCLK[]のいずれが選択されるかは、CLK0配線に基づきます。

SCAN_CHAIN 文字列 — スキャン・チェインの長さを指定します。値は、LONG またはSHORTです。省略した場合、デフォルトは LONGです。LONGを指定した場合、スキャン・チェインの長さは 10カウンタになります。SHORTを指定した場合、スキャン・チェインの長さは 6カウンタになります。

PRIMARY_CLOCK 文字列 — PLLのプライマリ基準クロックを指定します。値は、INCLK0または INCLK1です。省略した場合、デフォルトは INCLK0です。クロック切り換え方式を使用して、クロックを切り換えることができます。自動クロック・スイッチオーバの定義はデバイス・ファミリごとに異なります。該当するデバイス・ハンドブックの関連PLLの章を参照してください。

INCLK0_INPUT_FREQUENCY

整数 √ inclk0クロックの入力周波数を指定します。コンパイラはclk0ポートの周波数を使用してPLLパラメータを計算しますが、clk1ポートの位相シフトの解析とレポートも行います。

INCLK1_INPUT_FREQUENCY

整数 — inclk1クロックの入力周波数を指定します。コンパイラはclk0ポートの周波数を使用してPLLパラメータを計算しますが、clk1ポートの位相シフトの解析とレポートも行います。

GATE_LOCK_SIGNAL 文字列 — 最初のパワーアップ時に発振しないように、20ビット・プログラマブル・カウンタを使用して lockedポートを内部でゲートするかどうか指定します。値は NO と YES です。省略した場合、デフォルトは NOです。

表 3–3. altpllメガファンクションパラメータ（２ /９）


必要性

注記


仕様

GATE_LOCK_COUNTER 整数 — locked 出力ポートをゲートする 20ビットのカウンタの値をlocked ポートに送る前に指定します。このパラメータは他のEDAシミュレータでのシミュレーションに必要です。

LOCK_HIGH 整数 — locked ポートが High になるために、出力クロックがロック状態になっていなければならない 1/2クロック・サイクル数を指定します。このパラメータは他の EDAシミュレータでのシミュレーションに必要です。

Stratix IIIおよび Cyclone IIIデバイスでのみ使用可能です。

LOCK_LOW 整数 — Locked ポートが Low になるために、出力クロックがロック外れ状態になっていなければならない 1/2クロック・サイクル数を指定します。このパラメータは他の EDA シミュレータでのシミュレーションに必要です。

Stratix IIIおよび Cyclone IIIデバイスでのみ使用可能です。

SWITCH_OVER_ON_LOSSCLK

文字列 — ロック喪失状態でクロック・スイッチ・オーバを開始するかどうかを指定します。値は、ON または OFF です。省略した場合、値は OFFになります。

SWITCH_OVER_COUNTER 文字列 — スイッチオーバ状態の後、入力クロックを切り換えるタイミングをクロック・サイクル数で指定します。値の範囲は、0 ～ 31 です。省略した場合、値は 0になります。

SWITCH_OVER_TYPE 文字列 — スイッチオーバ・タイプを指定します。省略した場合、値は AUTOになります。

ENABLE_SWITCH_OVER_COUNTER

文字列 — SWITCH_OVER_COUNTERパラメータを使用するかどうかを指定します。値は、ONまたは OFFです。省略した場合、値は OFFになります。

FEEDBACK_SOURCE 文字列 — fbin ポートにボード・レベルで接続するクロック出力を指定します。OPERATION_MODEパラメータが EXTERNAL_FEEDBACKに指定されている場合、FEEDBACK_SOURCE パラメータが使用されます。値は EXTCLK[]です。省略した場合、値は EXTCLK0になります。

BANDWIDTH 整数 — PLLの帯域幅をメガヘルツ（MHz）で指定します。このパラメータを指定しない場合、コンパイラは他の PLL 設定を満足するBANDWIDTHパラメータの値を自動的に決定します。

表 3–3. altpllメガファンクションパラメータ（３ /９）


必要性

注記



BANDWIDTH_TYPE 文字列 — BANDWIDTH の帯域幅のタイプを指定します。値は、AUTO、CUSTOM、HIGH、LOW、または MEDIUMです。省略した場合、デフォルトは AUTO です。Low（低）帯域幅オプションを選択した場合、PLL のジッタ除去は向上しますがロック時間が遅くなります。High（広）帯域幅オプションを選択した場合、ロック時間は高速になりますが、より多くのジッタに追従します。Medium（中）オプションは前の 2つのオプションの中間です。

SPREAD_FREQUENCY 文字列 — スペクトラム拡散の変調周波数をピコ秒（ps）で指定します。

DOWN_SPREAD 文字列 — ダウン・スペクトラム拡散の割合を指定します。値の範囲は、0～ 0.5です。

INVALID_LOCK_MULTIPLIER

整数 — lockedピンが Lowになるために、クロック出力ポートがロック外れ状態になっていなければならないスケーリング・ファクタを1/2クロック・サイクル数で指定します。

VALID_LOCK_MULTIPLIER

整数 — locked ピンが High になるために、クロック出力ポートがロックしなければならないスケーリング・ファクタを 1/2 クロック・サイクル数で指定します。

C[]_HIGH 整数 — パラメータ [9..0]。対応する C[9..0] カウンタの High 期間カウントを指定します。省略した場合、デフォルトは 1です。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

C[]_LOW 整数 — パラメータ [9..0]。対応する C[9..0]カウンタの Low期間カウントを指定します。省略した場合、デフォルトは 1です。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

C[]_INITIAL 整数 — パラメータ [9..0]。対応する C[9..0]カウンタの初期値を指定します。省略した場合、デフォルトは 1です。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

C[]_PH 整数 — パラメータ [9..0]。C[9..0] カウンタの位相タップを指定します。省略した場合、デフォルトは 0です。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

C[]_MODE 文字列 — パラメータ [9..0]。対応する C[9..0]カウンタのモードを指定します。値は、BYPASS、ODD、および EVEN です。省略した場合、デフォルトは BYPASSです。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

C[]_TEST_SOURCE 整数 — パラメータ [9..0]。対応する C[9..0]カウンタのテスト・ソースを指定します。省略した場合、デフォルトは 0です。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

表 3–3. altpllメガファンクションパラメータ（４ /９）


必要性

注記


仕様

C[]_USE_CASC_IN 文字列 — パラメータ[9..0]。対応するC[9..0]カウンタに対しカスケード入力を使用するかどうかを指定します。値は、ON および OFFです。省略した場合、デフォルトは OFFです。カウンタ C[9..5]は、Cyclone IIIデバイスでは使用できません。

CLK[]_OUTPUT_FREQUENCY

整数 — パラメータ [2..0]。対応する CLK[2..0]ポートの出力周波数を指定します。対応する clk[2..0] ポートを使用しない場合、このパラメータは無視されます。逓倍係数または分周係数を指定しない場合、このパラメータは使用できません。省略した場合、デフォルトは 0です。

CLK[]_MULTIPLY_BY 整数 — パラメータ [9..0]。対応する CLK[9..0]ポートの VCO周波数の整数逓倍係数を指定します。値は、0 以上でなければなりません。このパラメータは、対応する clk[9..0]ポートを使用する場合にのみ指定できますが、対応する clk[9..0]ポートに対して Clock Settingsアサインメントを指定する場合は必要ありません。省略した場合、デフォルトは 0です。パラメータ CLK[9..5]_MULTIPLY_BY は、Cyclone III デバイスでは使用できません。

CLK[]_DIVIDE_BY 整数 — 対応する CLK[5..0]ポートの VCO周波数の整数分周係数を指定します。値は、0 以上でなければなりません。このパラメータは、対応する clk[5..0]ポートを使用する場合にのみ指定できますが、対応する clk[5..0]ポートに対して Clock Settingsアサインメントを指定する場合は必要ありません。省略した場合、デフォルトは 0です。パラメータ CLK[9..5]_DIVIDE_BY は、Cyclone III デバイスでは使用できません。

CLK[]_PHASE_SHIFT 整数 — 対応する clk[9..0]ポートの位相シフトをピコ秒（ps）で指定します。省略した場合、デフォルトは 0です。パラメータ CLK[9..5]_PHASE_SHIFT は、Cyclone III デバイスでは使用できません。

CLK[]_TIME_DELAY 文字列 — 対応する clk[5..0]ポートに適用する遅延値をピコ秒（ps）で指定します。このパラメータは、対応する clk[5..0]ポートにのみ影響を与え、対応するCLK[5..0]_PHASE_SHIFTパラメータには関係ないため、2 つのポートは同時に使用できます。単位を指定しない場合、デフォルトはピコ秒（ps）です。

適正な遅延値の範囲は、–3 ns～ 6 nsで、0.25 nsずつ増分できます。リアルタイム・プログラミング・インタフェースを介してPLLを再プログラムする場合を除いて、これらの値をパラメータとして使用してはなりません。

表 3–3. altpllメガファンクションパラメータ（５ /９）


必要性

注記



CLK[]_DUTY_CYCLE 整数 — High の時間の割合を入力して、対応する clk[9..0] ポートのデューティ・サイクルを指定しますパラメータ CLK[9..5]_DUTY_CYCLE は、Cyclone III デバイスでは使用できません。省略した場合、デフォルトは 50です。

CLK[]_USE_EVEN_COUNTER_MODE

文字列 — 対応する CLK[9..0]ポートで、偶数カウンタ・モードを使用してクロック出力を強制的に実装するかどうかを指定します。省略した場合、デフォルトは OFFです。注 : クロック出力の幅は、デバイスごとに異なります。該当するデバイス・ハンドブックの PLLの章を参照してください。

CLK[]_USE_EVEN_COUNTER_VALUE

文字列 — 対応する CLK[9..0] ポートで偶数カウンタ値を使用して、クロック出力を強制的に実装するかどうかを指定します。省略した場合、デフォルトは OFFです。注 : クロック出力ポートはデバイスごとに異なります。該当するデバイス・ハンドブックの PLLの章を参照してください。

EXTCLK[]_MULTIPLY_BY

整数 — 入力クロック周波数を基準にした対応する extclk[3..0]ポートの整数逓倍係数を指定します。値は、0 以上でなければなりません。このパラメータは、対応する clk[3..0]ポートを使用する場合にのみ指定できますが、対応する clk[3..0]ポートに対して Clock Settingsアサインメントを指定する場合は必要ありません。省略した場合、デフォルトは 1です。

このパラメータは Stratix IIデバイスでは使用できません。

EXTCLK[]_DIVIDE_BY 整数 — 入力クロック周波数を基準にした対応する extclk[3..0]ポートの整数分周係数を指定します。値は、0 以上でなければなりません。このパラメータは、対応する clk[3..0]ポートを使用する場合にのみ指定できますが、対応する clk[3..0]ポートに対して Clock Settingsアサインメントを指定する場合は必要ありません。省略した場合、デフォルトは 1です。


EXTCLK[]_PHASE_SHIFT

整数 — 対応する extclk[3..0]ポートの位相シフトを指定します。このパラメータは Stratix IIデバイスでは使用できません。

表 3–3. altpllメガファンクションパラメータ（６ /９）


必要性

注記


仕様

EXTCLK[]_TIME_DELAY 文字列 — 対応する clk[3..0]ポートに適用する遅延値をピコ秒（ps）で指定します。EXTCLK[3..0]_TIME_DELAY パラメータは、対応する clk[3..0]ポートにのみ影響を与え、EXTCLK[3..0]_PHASE_SHIFT パラメータには関係ないため、2 つのポートは同時に使用できます。単位を指定しない場合、ピコ秒（ps）が設定されます。

適正な範囲は、–3 ～ 6 nsで、0.25 nsずつ増分できます。リアルタイム・プログラミング・インタフェースを介して PLLを再プログラムする場合を除いて、通常これらの値をパラメータとして使用してはなりません。


EXTCLK[]_DUTY_CYCLE 整数 — 対応する extclk[3..0]ポートのデューティ・サイクルを指定します。省略した場合、デフォルトは 50です。


VCO_FREQUENCY_CONTROL

文字列 — VCOピンの周波数制御値を指定します。値は、AUTO、MANUAL_FREQUENCY、および MANUAL_PHASE です。省略した場合、デフォルトは AUTOです。

AUTO—VCO_MULTIPLY_BY値および VCO_DIVIDE_BY値は無視され、VCO周波数が自動的に設定されます。

MANUAL_FREQUENCY—VCO 周波数を入力周波数の倍数として指定します。

MANUAL_PHASE—VCO周波数を位相シフトの段階値としてします。

VCO_MULTIPLY_BY 整数 — VCOピンの整数逓倍係数を指定します。省略した場合、デフォルトは 0です。

VCO_DIVIDE_BY 整数 — VCOピンの整数分周係数を指定します。省略した場合、デフォルトは 0 です。VCO_FREQUENCY_CONTROL が MANUAL_PHASEに設定されている場合、VCO周波数を位相シフトの段階値、すなわち VCO周期の 1/8として指定します。

VCO_POST_SCALE 整数 — VCO 動作範囲を指定します。VCO ポストスケール・ディバイダ値は、1または 2です。省略した場合、デフォルトは 1です。

VCO_PHASE_SHIFT_STEP

整数 — VCOピンの位相シフトを指定します。省略した場合、デフォルトは 0です。

表 3–3. altpllメガファンクションパラメータ（７ /９）


必要性

注記



WIDTH_CLOCK 整数 — クロックの幅を指定します。値は、Stratix III デバイスでは 10、Cyclone III デバイスでは 5、そしてサポートされているその他すべてのデバイス・ファミリでは 6 です。省略した場合、デフォルトの 6です。Stratix III および Cyclone III デバイスのデザインでは、正しい幅を反映させるためにクリア・ボックスと非クリア・ボックスの実装に WIDTH_CLOCKパラメータが必要です。

SELF_RESET_ON_LOSS_LOCK

文字列 — ゲート・ロック・カウンタを指定します。省略した場合、デフォルトは OFFです。

SELF_RESET_ON_GATED_LOSS_LOCK

文字列 — ゲート・ロック・カウンタを指定します。省略した場合、デフォルトは OFFです。

SKIP_VCO 文字列 — 省略した場合、デフォルトは OFFです。

PFD_MIN 整数 — PFDピンの最小値を指定します。

PFD_MAX 整数 — PFDピンの最大値を指定します。

M_INITIAL 整数 — M カウンタの初期値を指定します。PLL の内部パラメータへのダイレクト・アクセスを提供します。M_INITIAL パラメータを指定する場合は、すべてのアドバンスト・パラメータを使用する必要があります。省略した場合、デフォルトは 1です。

M 整数 — M カウンタの係数を指定します。PLL の内部パラメータへのダイレクト・アクセスを提供します。M パラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～ 512です。省略した場合、デフォルトは 0です。

M_PH 整数 — Mカウンタの位相タップを指定します。値の範囲は、0～ 7です。省略した場合、デフォルトは 0です。

M_TIME_DELAY 整数 — M_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは0です。

このパラメータは、Cyclone IIおよび Stratix IIデバイスでは使用できません。

N_TIME_DELAY 整数 — N_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは0です。

このパラメータは、Cyclone IIおよび Stratix IIデバイスでは使用できません。

QUALITY_CONF_DONE 文字列 — 省略した場合、デフォルトは OFFです。

表 3–3. altpllメガファンクションパラメータ（８ /９）


必要性

注記


仕様

表 3–4 に、altpll メガファンクションのアドバンスト・パラメータを示します。アドバンスト・パラメータはデバイス全体を制御します。これらのパラメータをMegaWizard Plug-In Managerから使用することはできません。

altpll メガファンクションのアドバンスト・パラメータを、MegaWizard Plug-In Managerで設定されているaltpllメガファンクションの他のパラメータと一緒に使用しないでください。OPERATION_MODEは、常に必須パラメータです。

altpll メガファンクションのアドバンスト・パラメータの使用について詳しくは、お問い合わせください。

SCLKOUT[]_PHASE_SHIFT

整数 — パラメータ [1..0]。対応する sclkout[1..0] 出力ポートの位相シフトをピコ秒（ps）で指定します。最大位相値は 1 VCO周期の 7/8です。VCO位相タップは対応する clk[1..0]出力ポートと共用され、1 VCO周期より短い同じ位相量を持たなければなりません。LVDS モードでは、このパラメータのデフォルト値は0です。

CLK[]_COUNTER 文字列 — パラメータ [9..0]。対応する clk[9..0]ポートのカウンタを指定します。値は、G0G1、G2、G3、L0、または L1です。省略した場合、デフォルトは L0です。このパラメータは、Cyclone IIおよび Stratix IIデバイスでは使用できません。カウンタ CLK[9..5]_COUNTERは、Cyclone IIIデバイスでは使用できません。

表 3–3の注 :(1) デバイス固有のクロックおよび PLL情報については、アルテラ・ウェブサイトの資料セクションの該当す

るデバイス・ハンドブックを参照してください。

表 3–3. altpllメガファンクションパラメータ（９ /９）


必要性

注記

表 3–4. アドバンスト altpllメガファンクションパラメータ（１ /８）


必要性

注記

VCO_MIN 文字列 — VCOピンの最小値を指定します。これらはシミュレーション・パラメータです。

VCO_MAX 文字列 — VCOピンの最大値を指定します。これらはシミュレーション・パラメータです。



VCO_CENTER 文字列 — VCOピンの中間値を指定します。これらはシミュレーション・パラメータです。

PFD_MIN 文字列 — PFDピンの最小値を指定します。

PFD_MAX 文字列 — PFDピンの最大値を指定します。

M_INITIAL 整数 — Mカウンタの初期値を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。M_INITIALパラメータを指定する場合は、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～ 512

です。省略した場合、デフォルトは 1です。注 : デバイス固有のクロックおよび PLL 情報については、アルテラ・ウェブサイトの資料セクションの該当するデバイス・ハンドブックを参照してください。

M 整数 — M カウンタの係数を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。 M パラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～ 512です。省略した場合、デフォルトは 0です。

N 整数 — Nカウンタの係数を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。Nパラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～ 512です。

M2 整数 — M カウンタのスペクトラム拡散係数を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。M2 パラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～512です。

N2 整数 — Nカウンタのスペクトラム拡散係数を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。N2 パラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～512です。

SS 整数 — スペクトラム拡散カウンタの係数を指定します。PLLの内部パラメータへのダイレクト・アクセスを提供します。SSパラメータを指定する場合、すべてのアドバンスト・パラメータを使用する必要があります。値の範囲は、1～32768です。

E0_HIGH 整数 — E0_HIGHカウンタのHigh期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

表 3–4. アドバンスト altpllメガファンクションパラメータ（２ /８）


必要性

注記


仕様

E0_LOW 整数 — E0_LOW カウンタの Low 期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

E0_INITIAL 整数 — E0_INITIAL カウンタの初期値を指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

E0_MODE 文字列 — E0_MODEカウンタのモードを指定します。値は、BYPASS、ODD、または EVEN です。省略した場合、デフォルトはBYPASSです。

E0_PH 整数 — E0_PHカウンタの位相タップを指定します。値の範囲は、0～ 7です。省略した場合、デフォルトは 0です。

E0_TIME_DELAY 整数 — E0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは 0です。










表 3–4. アドバンスト altpllメガファンクションパラメータ（３ /８）


必要性

注記











E3_TIME_DELAY 整数 — E3_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 ns です。省略した場合、デフォルトは 0です。

G0_HIGH 整数 — G0_HIGHカウンタのHigh期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

G0_LOW 整数 — G0_LOW カウンタの Low 期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

G0_INITIAL 整数 — G0_INITIAL カウンタの初期値を指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

G0_MODE 文字列 — G0_MODEカウンタのモードを指定します。値は、BYPASS、ODD、または EVEN です。省略した場合、デフォルトはBYPASSです。

G0_PH 整数 — G0_PHカウンタの位相タップを指定します。値の範囲は、0～ 7です。省略した場合、デフォルトは 0です。

表 3–4. アドバンスト altpllメガファンクションパラメータ（４ /８）


必要性

注記


仕様

G0_TIME_DELAY 整数 — G0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは 0です。






G1_TIME_DELAY 整数 — G1_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 ns です。省略した場合、デフォルトは 0です。






G2_TIME_DELAY 整数 — G2_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは 0です。

表 3–4. アドバンスト altpllメガファンクションパラメータ（５ /８）


必要性

注記




G3_LOW 整数 — E0_LOW カウンタの Low 期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。




G3_TIME_DELAY 整数 — G3_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 ns です。省略した場合、デフォルトは 0です。

L0_HIGH 整数 — L0_HIGHカウンタのHigh期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

L0_LOW 整数 — L0_LOW カウンタの Low 期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

L0_INITIAL 整数 — L0_INITIALカウンタの初期値を指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは1です。

L0_MODE 文字列 — L0_MODEカウンタのモードを指定します。値は、BYPASS、ODD または EVEN です。省略した場合、デフォルトはBYPASSです。

L0_PH 整数 — L0_PHカウンタの位相タップを指定します。値の範囲は、0～ 7です。省略した場合、デフォルトは 0です。

L0_TIME_DELAY 整数 — L0_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは 0です。

L1_HIGH 整数 — L1_HIGHカウンタのHigh期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

表 3–4. アドバンスト altpllメガファンクションパラメータ（６ /８）


必要性

注記


仕様

L1_LOW 整数 — L1_LOW カウンタの Low 期間カウントを指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

L1_INITIAL 整数 — L1_INITIAL カウンタの初期値を指定します。値の範囲は、1～ 512です。省略した場合、デフォルトは 1です。

L1_MODE 文字列 — L1_MODEカウンタのモードを指定します。値は、BYPASS、ODD、または EVEN です。省略した場合、デフォルトはBYPASSです。

L1_PH 整数 — L1_PHカウンタの位相タップを指定します。値の範囲は、0～ 7です。省略した場合、デフォルトは 0です。

L1_TIME_DELAY 整数 — L1_TIME_DELAY カウンタの時間遅延をナノ秒（ns）で指定します。値の範囲は、0 ns ～ 3 nsです。省略した場合、デフォルトは 0です。

EXTCLK[]_COUNTER 文字列 — 対応するextclk[3..0]ポートの外部カウンタを指定します。値は、E0、E1、E2、または E3 です。省略した場合、デフォルトは E[]です。このパラメータは、Stratix (extclk[3..0])、Straitx GX (extclk[3..0])、および Cyclone (extclk[0])デバイスで使用できます。

CLK[]_COUNTER 文字列 — パラメータ [9..0]。対応する clk[9..0]ポートのカウンタを指定します。値は、G0G1、G2、G3、L0、またはL1です。省略した場合、デフォルトは L0です。このパラメータは、Cyclone IIおよび Stratix IIデバイスでは使用できません。カウンタ CLK[9..5]_COUNTERは、Cyclone IIIデバイスでは使用できません。

ENABLE[]_COUNTER 文字列 — 対応する enable[1..0] ポートのカウンタを指定します。値は、L0または L1です。

CHARGE_PUMP_CURRENT 整数 — チャージ・ポンプ電流の値をマイクロアンペア（µA）で指定します。サポートされているチャージ・ポンプ電流値の範囲ついては、該当するデバイス・ハンドブックの「DC & スイッチング特性」の章を参照してください。

LOOP_FILTER_C 整数 — ループ・コンデンサの値を pF で指定します。値の範囲は5 ～ 20 pFです。コンパイラですべての値を達成することはできません。省略した場合、デフォルト値は 10です。

LOOP_FILTER_R 整数 — ループ抵抗の値をキロオーム（K）で指定します。値の範囲は、1 K ～ 20 Kです。コンパイラですべての値を達成することはできません。

表 3–4. アドバンスト altpllメガファンクションパラメータ（７ /８）


必要性

注記



INTENDED_DEVICE_FAMILY 文字列 — このパラメータはモデリングおよび動作シミュレーションに使用されます。このパラメータの値を計算するために、MegaWizard Plug-In Manager で altpllメガファンクションを作成します。

SCLKOUT0_PHASE_SHIFT 整数 — sclkout出力の位相シフトをピコ秒（ps）で指定します。sclkout[0] 出力では位相の実装に VCO 位相タップしか使用できないので、適正な最大位相値は 1 VCO 周期の7/8になります。VCO 位相タップは対応する clk[0]出力と共用されるため、両方の &dlq;微細 “位相（1 VCO周期未満の位相量）は同じでなければなりません。LVDSモードでは、このパラメータのデフォルト値は 0です。

SCLKOUT1_PHASE_SHIFT 整数 — sclkout出力の位相シフトをピコ秒（ps）で指定します。sclkout[1] 出力では位相の実装に VCO 位相タップしか使用できないので、適正な最大位相値は 1 VCO 周期の7/8になります。VCO 位相タップは対応する clk[1]出力と共用されるため、両方の「微細」位相（1 VCO周期未満の位相量）は同じでなければなりません。LVDSモードでは、このパラメータのデフォルトの位相は 0です。

表 3–4. アドバンスト altpllメガファンクションパラメータ（８ /８）


必要性

注記

Documents

altpllメガファンクション ユーザガイド...Altera Corporation v 2007 年3 月 altpll メガファンクション・ユーザガイド このユーザ ガイドについて

altpllメガファンクションユーザガイド...Altera Corporation v 2007 年3 月 altpll メガファンクション・ユーザガイドこのユーザガイドについて