Analiza i optimiranje naprednih tranzistora s efektom polja – … · 2010. 4. 6. · ab initio modeliranje. S upotrebom novih materijala (npr. SiGe, GaAs, CNT, grafen) i pojavom

1 KVALIFIKACIJSKI DOKTORSKI ISPIT, TRAVANJ 2010.

Analiza i optimiranje naprednih tranzistora s efektom polja – pregled područja i dosadašnjih rezultata

Mirko Poljak, dipl.ing.

Zavod za elektroniku, mikroelektroniku, računalne i inteligentne sustave

Fakultet elektrotehnike i računarstva – Sveučilište u Zagrebu, Unska 3, 10000 Zagreb, Hrvatska Tel.: +385 (0)1 6129564, fax: +385 (0)1 6129653, e-mail: [email protected]

Sažetak—Poluvodičku industriju o čekuje mnogo teških izazova pri implementaciji CMOS tehnologije od 16 nm-ske generacije nadalje. Dosadašnja pravila skaliranja MOS tranzistora nisu više upotrebljiva, a klasični fizikalni opis ponašanja tranzistora nije više valjan. Za sub-16 nm elektroničke elemente razmatraju se nove arhitekture, novi materijali, te upotreba u potpunosti drugačije paradigme poput spintronike. Presudnu ulogu za predviñanje rada, fizikalnih efekata te električkih karakteristika novih tranzistora s efektom polja imaju 3D simulacije i numeričko modeliranje. Osim pregleda trenutnog stanja područja CMOS VLSI tehnologije, u ovom radu su opisani dosadašnji rezultati u 3D analizi i optimiranju FinFET-a, kao najizglednijeg nasljednika klasičnog MOSFET-a u CMOS-u, te kvantno-mehaničkom modeliranju pokretljivosti, kao najvažnijeg transportnog parametra, u niskodimenzionalnim strukturama. Ključne riječi—CMOS, VLSI tehnologija, 3D numeričke simulacije, kvantno-mehaničko modeliranje, pokretljivost, MOSFET, FinFET, spintronika, SpinFET, ugljikove nanocijevi, CNTFET, grafenske nanotrake, GNRFET

I. UVOD

OLUVODIČKA industrija je svoj nagli razvoj u proteklih šezdeset godina započela izumom bipolarnog tranzistora

1947. godine, dok u povijesti nezabilježeni ekonomski rast industrije (od 1 milijarde USD u 1970. do preko 250 milijardi USD u 2007. godini) duguje unipolarnoj tehnologiji u siliciju, odnosno komplementarnoj metal-oksid-poluvodič (engl. complementary metal-oxide-semiconductor, CMOS) tehno-logiji [1,2]. Proces skaliranja CMOS elektroničkih elemenata otvorio je vrata eri integracije vrlo visoke gustoće (engl. very-large scale integration, VLSI). Rast VLSI industrije se temelji na kontinuiranom smanjivanju (skaliranju) dimenzija tranzistora u cilju ostvarivanja većih gustoća pakiranja elektroničkih elemenata na čipu, viših brzina rada sklopova i manje disipacije snage po čipu. Razvoj poluvodičke tehnologije prati poznatov Mooreov zakon koji tvrdi da se broj tranzistora na čipu udvostručuje svake dvije godine [3]. Od početka 80-ih godina prošlog stoljeća do danas duljina kanala MOSFET-a smanjena je s 1,5 µm na 45 nm, radni takt procesora se povećao sa 6 MHz na 3 GHz, broj tranzisora se povećao s oko 130.000 u Intelovim 286 procesorima na preko 800.000.000 u Intelovim Quad-Core Xeon procesorima [4]. Zahvaljujući VLSI tehnologiji došlo je do naglog razvoja potrošačke elektronike, od mobilnih telefona do prenosivih osobnih računala.

Meñutim, sa skaliranjem su se pojavili mnogi fizikalni efekti koji degradiraju električke karakteristike tranzistora.

Prije svega, riječ je o efektu kratkog kanala (engl. short-channel effect, SCE), odnosno smanjenje napona praga sa smanjenjem duljine kanala koji je posljedica gubitka kontrole upravljačke elektrode nad elektrostatskim prilikama u kanalu [1,2]. Fizikalno, SCE je uzrokovan sniženjem barijere električkim poljem sa strane odvoda (engl. drain-induced barrier lowering, DIBL), vidi u [1]. Ultra-skalirani tranzistori imaju visokodopirana n- i p-područja zbog regulacije SCE. Nažalost, to izaziva pojavu curenja pn-spojeva koje dodatno može biti pojačano utjecajem polja upravljačke elektrode (engl. gate-induced drain leakage, GIDL), detaljnije u [1]. Uz to, visoka koncentracija primjesa smanjuje pokretljivost nosilaca [1,2] zbog pojačanog raspršenja nosilaca na atomima primjesa. Moderni skalirani MOS tranzistori imaju iznimno tanke slojeve dielektrika ispod upravljačke elektrode (manje od 5 nm). U ovom slučaju postoji struja curenja dielektrika zbog kvantnog tuneliranja elektrona što uzrokuje nedozvoljenu potrošnju energije čak i u neaktivnom stanju [1]. U tranzistorima dimenzija ispod 50 nm dolazi i do problema diskretnih primjesa. Naime, više se ne može govoriti o nekoj odreñenoj koncentraciji atoma primjesa u kanalu i području uvoda i odvoda, nego o konačnom broju stohastički rasporeñenih atoma. Slučajni razmještaj primjesa uzrokuje goleme varijacije u električkom ponašanju elementa [1,5].

Prema Meñunardnom planu razvoja poluvodičke tehnologije (engl. International technology roadmap for semiconductors, ITRS), vidi [6], rješenja navedenih problema mogu se svrstati u dvije grupe: kratkoročna (za duljine upravljačke elektrode do 16 nm, do 2018. godine) i dugoročna (za duljine upravljačke elektrode manje od 16 nm, nakon 2018. godine). U kratkoročna spada prelazak na potpuno osiromašene tranzistore s ultra-tankim tijelom na waferu silicija-na-izolatoru (engl. fully-depleted ultra-thin body silicon-on-insulator, FD UTB SOI) oko 2013. godine i tranzistore s višestrukom upravljačkom elektrodom (engl. multiple-gate MOSFET, MuGFET) oko 2015. godine. Obe strukture su otpornije na efekte skaliranja i pokazuju značajno bolje električke karakteristike od klasičnog MOSFET-a [7-11]. U dugoročna rješenja spadaju promjena strukture kanala u poluvodičku nanožicu (engl. nanowire, NW) te promjena materijala u kanalu tranzistora. Prvu grupu novih materijala čine germanij (Ge), silicij-germanij (SiGe) i III-V materijali (poput galij-arsenida, GaAs) koji imaju veće pokretljivosti nosilaca nego silicij. Drugu grupu materijala za zamjenu silicijskog kanala čine ugljikove nanocijevi (engl. carbon nanotubes, CNT) te grafen i grafenske nanotrake (engl. graphene nanoribbons, GNR). Uvoñenje ugljikovih alotropa u CMOS tehnologiju označava kraj CMOS ere nakon koje slijedi post-CMOS era. Nju odlikuju nekonvencionalni

P

M. POLJAK: ANALIZA I OPTIMIRANJE NAPREDNIH TRANZISTORA 2

nabojski elektronički elementi, o čemu će biti više riječi kasnije, te ne-nabojski elementi [6].

S razvojem poluvodičke tehnologije i proizvodnjom naprednih tranzistorskih struktura eksponencijalno rastu i troškovi proizvodnje. Zbog toga je s vremenom sve više rasla važnost modeliranja i numeričkih simulacija koje, uz dobre modele, jedine mogu dati pouzdano predviñanje električkih karakteristika i opisati fizikalne efekte u naprednim strukturama. Simulacijama se smanjuju troškovi eksperimentalnog istraživanja te vrijeme do plasiranja proizvoda na tržište. Postoji mnogo pristupa modeliranju fizikalnih pojava i simulaciji elektroničkih elemenata [12]: kompaktno, analitičko, poluklasično modeliranje na temelju drift-difuzijske teorije, Monte Carlo modeliranje, puno kvantno-mehaničko modeliranje temeljeno na efektivnim masama ili potpunim disperzijskim relacijama za slobodne nosioce te, kao najznačajnije i najkompleksnije, atomističko ili ab initio modeliranje. S upotrebom novih materijala (npr. SiGe, GaAs, CNT, grafen) i pojavom novih paradigmi (npr. tranzistor temeljen na spinu elektrona) fizikalna slika rada elektroničkih elementa postaje sve kompleksnija, pa stoga i njihovo modeliranje i simulacija postaju kompleksniji i važniji nego ikad prije.

Diverzifikacijom primjena CMOS tehnologije pojavile su se i različite grupe CMOS tranzistora za pojedine namjene. Tranzistori visokih performansi (engl. high-performance, HP) koriste se u čipovima visoke kompleksnosti, visokih performansi i velike disipacije snage, npr. u osobnim računalima i serverima. Mobilne primjene s visokim performansama, poput prenosivih računala, koriste tranzistore s niskom potrošnjom u aktivnom stanju (engl. low operating power, LOP). U ovom slučaju naglasak je na reduciranju aktivne potrošnje jer su zahtijevni prenosivi ureñaji većinom u dinamičkom režimu. Tranzistori s niskom potrošnjom u neaktivnom stanju (engl. low standby power, LSTP) koriste se u čipovima niskih performansi i niske cijene, uglavnom za potrošačku elektroniku koja koristi baterije niskog kapaciteta, poput mobilnih telefona. Za svaku od navedenih familija vrijede posebna pravila skaliranja i optimiranja. Trenutna LSTP generacija je jednu generaciju iza trenutne LOP generacije, a trenutna LOP generacija jednu generaciju iza trenutne 45 nm-ske HP generacije. Ovime se osigurava i smanjenje cijene potrošačkih elektroničkih ureñaja.

I I. N EKLASIČNI MATERIJALI I TEHNIKE

ZA CMOS

Već na 90-nm-skom čvoru MOS tranzistori su zahtijevali debljinu SiO2 od samo 1,2 nm da bi se SCE držali pod kontrolom [13]. Meñutim, tako tanak dielektrik u naprednijim generacijama (kraćim kanalima i tanjim dielektricima) uzrokuje golemu struju curenja upravljačke elektrode (engl. gate leakage, IG) i neprihvatljivu disipaciju snage. Stoga se kao dielektrici ispod upravljačke elektrode koriste materijali s velikom relativnom dielektričnom konstantom, κ (engl. high-κ, HK), gdje se pod velikom podrazumijeva veća od relativne dielektrične konstante SiO2 koja iznosi 3,9. Korištenje HK materijala omogućava deblji dielektrik (što smanjuje tuneliranje i disipaciju snage) bez gubitka ukupnog kapaciteta upravljačke elektrode koji odreñuje struju tranzistora u aktivnom stanju (engl. on-state current, ION) [13,14]. Različiti HK materijali su bili istraživani za primjene u CMOS

elementima; neki od njih su lantan(III)-oksid (La2O3), aluminij(III)-oksid (Al2O3), titanij-oksid (TiO2), vidi npr. pregled u [15]. U Intelovim čipovima zadnje generacije koriste se oksidi hafnija (Hf) kojima je κ u rasponu 16-24, što znači da mogu biti 4-6 puta deblji nego SiO2 uz isti kapacitet upravljačke elektrode [14]. Optimalni HK materijali, temeljeni na hafniju, nisu ujedno i HK materijali s najvećom ostvarivom dielektričnom konstantom. Naime, širina zabranjenog pojasa dielektrika je manja u materijalima čija je dielektrična konstanta veća [16]. Pošto tuneliranje ovisi i o visini i o debljini barijere, postoji grupa optimalnih materijala, uglavnom oksidi hafnija i cirkonija [17]. Uz ove razloge, za uključivanje nekog HK dielektrika u CMOS proces važna je još i termička stabilnost, jednostavnost procesiranja, nizak nivo defekata na spoju sa silicijem, itd.

Korištenje HK materijala za dielektrik upravljačke elektrode zahtijeva korištenje metalnih upravljačkih elektroda. Naime, zbog stvaranja dipola na meñupovršini polisilicija i metalnog HK oksida, dolazi do deformacije Fermijeve razine koja uzrokuje neprihvatljivo visoke iznose napona praga [18,19]. Za ovu pojavu su odgovorne meñupovršinske veze Si-Hf za slučaj hafnij-oksida (HfO2) i Si-O-Al veze za slučaj Al2O3 [20]. Velika prednost polisilicija je mogućnost modulacije izlaznog rada (engl. workfunction) implantacijom primjesa [1,2], a ta je mogućnost korištenjem metalnih upravljačkih elektroda izgubljena. Dakle, da bi se dobile tehnološki prihvatljive vrijednosti izlaznog rada za p-tip i n-tip MOS tranzistora, u CMOS proces treba integrirati dva različita materijala, što je vrlo zahtijevno. U čipovima zadnje generacije najvjerojatnije se koriste metali temeljeni na titaniju, i to titanij-nitrid (TiN) za p-MOS te titanij-aluminij-nitrid (TiAlN) za n-MOS [14,21]. UTB tranzistori omogućuju korištenje samo jednog materijala za upravljačku elektrodu s izlaznim radom u sredini zabranjenog pojasa silicija (engl. mid-gap workfunction), oko 4,6 eV. Metalne upravljačke elektrode su takoñer riješile i problem osiromašenja polisilicijske elektrode (engl. poly-depletion) što je smanjilo električku debljinu dielektrika za oko 0,4 nm [17]. Ovo, pak, povećava ukupni kapacitet upravljačke elektrode i smanjuje fluktuacije napona praga.

Do danas su se najveće promjene u klasičnom CMOS procesu dogodile u upravljačkom stogu tranzistora (engl. gate-stack). Meñutim, istražuju se i novi materijali za kanal MOSFET-a. Germanij i III-V poluvodiči imaju visoke iznose pokretljivosti nosilaca te mogu ostvariti veće struje u aktivnom stanju. Na ukupno poboljšanje struje utječe i mnogo manja efektivna masa gustoće stanja u ovim materijalima u odnosu na silicij, što uzrokuje generaciju manjeg inverzijskog naboja za isto električko polje [17]. Glavni nedostaci ovih materijala su loš elektrostatski integritet (uzrokovan većom dielektričnom konstantom) te velika struja curenja uzrokovano tuneliranjem (engl. band-to-band tunneling, BTBT) u eksponencijalnom režimu rada (engl. subthreshold). O BTBT mehanizmu više u [1]. BTBT mehanizam često povećava struju curenja u neaktivnom stanju (engl. off-state current, IOFF). CMOS sklopovi zahtijevaju simetrične karakteristike n-MOS i p-MOS tranzistora pa razlike u pokretljivosti izmeñu elektrona i šupljina moraju biti kompenzirane podešavanjem širina tranzistora. Šupljinska pokretljivost u germaniju i III-V materijalima je mnogo manja od elektronske što zahtijeva povećanje širine p-MOS tranzistora na neprihvatljive dimenzije.


Posljednjih je godina intenzivirano istraživanje mogućnosti dobivanja većih pokretljivosti nosilaca bez mijenjanja materijala u kanalu. Kvantno-mehanička slika transporta nosilaca kroz kristalnu rešetku silicija predviña promjenu pokretljivosti elektrona i šupljina ako se deformira kristalna rešetka [22]. U čipovima zadnje generacije koristi se tehnika stresa (engl. stress) materijala kako bi se naprezanjem (engl. strain) postigla željena deformacija silicijske kristalne rešetke [17,23,24]. Naprezanje silicijskog kanala postiže se posredno koristeći druge materijale koji prirodno naprežu silicij kao što su npr. nitridni spojevi te SiGe. Nitridni zaustavni sloj jetkanja kontakata (engl. contact etch stop layer, CESL) se koristi za uniaksijalno tenzilno naprezanje u smjeru kanala [25]. Uniaksijalno kompresivno naprezanje se može dobiti korištenjem SiGe slojeva ispod kanala [26] ili SiGe područjima uvoda i odvoda [27]. Uz ove postoje i druge vrste naprezanja te tehnike kojima se naprezanje ostvaruje, detaljnije o tome u [17]. Uz tehnike naprezanja, za konačni rezultat poboljšanja pokretljivosti koristi se i rotacija wafera kako bi se dobio optimalni smjer kanala. Kombinacije pojedinih metoda ovise o namjeni CMOS čipa. Tranzistori za HP primjene koriste tenzilni CESL za n-MOS te kompresivni CESL ili SiGe S/D za p-MOS [17]. S druge strane, rotacija wafera za 45° (poboljšani p-MOS zbog korištenja <100> orijentiranog kanala) te tenzilni CESL (poboljšani n-MOS) je standardni postupak za 65 nm i 45 nm LOP/LSTP CMOS tehnologiju [17]. Očekuje se da će tehnike naprezanja biti važne čak i za tranzistore s balističkim transportom nosilaca, uglavnom zbog povoljnog djelovanja naprezanja kristalne rešetke na efektivne mase nosilaca [28], iako važnost same pokretljivosti gubi na značaju u balističkom transportu.

I I I. N APREDNE TRANZISTORSKE STRUKTURE S EFEKTOM POLJA

A. FET-ovi u poluvodičkim materijalima

UTB SOI MOSFET. Nakon konvencionalnog volumnog MOSFET-a, u CMOS tehnologiju kao nasljednik dolazi slabo dopirani UTB SOI MOSFET [6,17]. Niska koncentracija primjesa u kanalu je presudna za više iznose pokretljivosti nosilaca te za niže struje curenja pn-spojeva. Zbog ultra-tankog tijela, ovaj tranzistor ima poboljšanu otpornost na SCE, ali je i napon praga neprihvaljivo nizak zbog male količine osiromašenog naboja u kanalu. Ovo zahtijeva korištenje metalnih upravljačkih elektroda s izlaznim radom u sredini zabranjenog pojasa silicija. Takoñer, tanko tijelo znači i plitke pn-spojeve područja uvoda i odvoda što povećava otpor tih područja. Danas se značajni napori ulažu u istraživanje nedifuzivnih tehnika aktivacije primjesa koje se mogu podijeliti u dvije skupine: kratkotrajno ali visokotemperaturno te dugotrajno ali niskotemperaturno napuštanje primjesa [29]. U oba slučaja ne dolazi do znatnije difuzije primjesa, u prvom slučaju zbog kratkog trajanja, a u drugom zbog preniske temperature. Debljina donjeg sloja oksida (engl. bottom-oxide, BOX) treba biti što manja radi smanjenja utjecaja polja sa strane odvoda. Naime, potencijal odvoda penetrira donji oksidni sloj i utječe na elektrostatske prilike u kanalu čime upravljačka elektroda gubi dio kontrole nad kanalom. S druge strane, BOX mora bit dovoljno debeo da se silicij ispod BOX-a ne bi osiromašio. Ovaj osiromašeni sloj se tada ponaša kao dielektrik i efektivno povećava debljinu BOX sloja. Dakle,

može postojati fizički tanak sloj oksida koji je električki debeo. Uvećano kapacitivno vezanje u SOI MOSFET-ovima u odnosu na klasične MOSFET-ove može smanjiti brzinu sklopa izvedenu u ovoj tehnologiji [1]. Da bi se to izbjeglo, povećava se struja ION smanjenjem napona praga uz isti napon napajanja [10,17]. Ovo je moguće zbog dobre otpornosti na SCE, odnosno niskog iznosa inverznog nagiba (engl. subthreshold swing, S) i malog iznosa DIBL-a.

SON FET. Poseban oblik MOSFET-ova s ukopanim dieletrikom je FET u tehnologiji silicija-ni-na-čemu (engl. silicon-on-nothing FET, SONFET), vidi [30,31]. Debljina silicijskog filma i ukopanog dielektrika se definiraju epitaksijom na standardnom waferu što omogućuje nanometarsku rezoluciju [30]. Ukopani dielektrik nije kontinuiran na čitavom waferu, kao što je slučaj kod SOI MOSFET-a, nego se proteže samo ispod upravljačke elektrode i rastavnika. Uz dobru rezoluciju procesa što se tiče debljine slojeva, očita prednost je i smanjen serijski otpor uvoda i odvoda [32]. Kao pomoćni sloj ispod kanala koristi se SiGe radi očuvanja monokristalne strukture od volumena silicija do

Sl. 1. (a) 3D ilustracija SOI FinFET strukture. Presjek strukture duž upravljačke elektrode pikazan je za FinFET s (b) dvostrukom i (c) trostrukom upravljačkom elektrodom. Preuzeto iz [87].

Sl. 2. (Gore-lijevo) Prikaz finova s nitridnim kapicama i konačne strukture s polisilicijskom upravljačkom elektrodom. (Gore-desno) Presjek FinFET-a s označenom visinom fina. (Dolje) Slike prikazuju FinFET-ove s dvije različite širine fina. Preuzeto iz [37].


silicijskog kanala. SiGe sloj se selektivno jetka, a prostor ispod kanala može ostati prazan (po čemu je tehnologija i dobila ime), a može se i napuniti dielektrikom da se dobiju UTB SOI strukture [30].

MuG FET. Tranzistori s više upravljačkih elektroda dolaze u mnogo varijanti. Osnovna je lateralni MOSFET s dvostrukom upravljačkom elektrodom (engl. double-gate MOSFET) koja je teško izvediva zbog teškoća s poravnavanjem dviju upravljačkih elektroda jedne iznad druge [33]. Danas je većina MuGFET-ova temeljena na poluvodičkim nanožicama (engl. nanowire FET, NW FET) i postoji mnogo sličnih izvedbi tranzistora koje se razlikuju po obliku upravljačke elektrode (npr. Ω-gate MOSFET, Π-gate MOSFET), a izvode se bilo na standardnom bilo na SOI waferu [11]. Veći broj upravljačkih elektroda omogućuje povećanje elektrostatskog integriteta [11,17] i još bolje suzbijanje SCE nego SOI MOSFET-ovi. MuGFET-ovi se takoñer mogu skalirati na manje dimenzije od SOI MOSFET-ova jer za istu duljinu kanala MOSFET s višestrukom upravljačkom elektrodom smije imati deblje tijelo. Ovime se smanjuju zahtjevi na kompleksnost procesa. Meñu MuGFET-ovima najperspektivniji rješenje je FinFET zbog kompatibilosti sa standardnim CMOS procesom i relativne jednostavnosti proizvodnje iako je riječ o potpuno 3D strukturi, vidi sliku 1. FinFET je samopodesivi MOSFET s vertikalnim tijelom koje se dobije jetkanjem silicija u oblik peraje (engl. fin), odnosno u oblik nanožice ili nanozida [34-36]. Ova struktura može imati dvije ili tri upravljačke elektrode, ovisno o tome ostavlja li se ili uklanja nitridni (ili oksidni) maskirajući sloj korišten za jetkanje tijela tranzistora. Do sada demonstrirane mogućnosti skaliranja FinFET-a obuhvaćaju skaliranje duljine kanala FinFET-a do 10 nm [36], i debljine tijela do samo 1,9 nm [37,38], vidi sliku 2. Tranzistori s višestrukim upravljačkim elektrodama imaju ultra-tanko tijelo pa za njih vrijede slična razmatranja kao i za UTB SOI tranzistore. Meñutim, ovu grupu tranzistora treba promatrati kao 3D strukture zbog posebnih fizikalnih efekata koji proizlaze iz takve arhitekture. Dakle, za točno elektrostatsko ponašanje FinFET-ova i drugih 3D MuGFET-ova treba koristiti 3D simulatore, dok 1D i 2D modeliranje i simulacije mogu biti korištene za analizu nekih specifičnih problema [11]. B. FET-ovi temeljeni na alotropima ugljika

CNT FET. Ugljikove nanocijevi su cilindrične strukture dobivene motanjem jednoatomskog sloja grafita (grafenskog sloja). Mogu se sastojati od samo jednog (engl. single-wall nanotubes, SWNT) ili više koncentričnih cilindara (engl. multi-wall nanotubes, MWNT). CNT-ovi mogu imati metalna ili poluvodička svojstva, a to ovisi o kiralitetu i promjeru nanocijevi [39]. Različiti kiraliteti se dobiju motanjem sloja grafena pod različitim kutovima. Dodatna promjena svojstava CNT-ova može se dobiti različitim promjerima nanocijevi [39]. Iako je poznat omjer metalnih i poluvodičkih nanocijevi koji se dobije nekim od kemijskih postupaka prozvodnje (u teoriji, u slučajnoj nakupini nanocijevi trećina CNT-ova ima metalna svojstva), do danas nije poznat pouzdan i jednostavan proces kojim bi se nanocijevi razdvojile u metalnu i poluvodičku grupu iz iste nakupine s visokim postotkom čistoće [6]. Glavna prednost CNTFET-ova je golema pokretljivost nosilaca [39] i imunitet na SCE zbog mogućnosti implementacije upravljačke elektrode koja u potpunosti

okružuje kanal (engl. gate-all-around, GAA). Meñu glavnim izazovima su nemogućnost kontroliranja zabranjenog pojasa, lokacije i usmjerenja CNT-ova, tipa nosilaca, a depozicija dielektrika je složena kao i ostvarivanje niskootpornih kontakata [6]. Izrañen je kompaktni model koji predviña 10 puta poboljšanu brzinu preklapanja u usporedbi s 32 nm-skim CMOS tranzistorima što je daleko od predviñenog poboljšanja od 50 puta [40]. Eksperimentalno su demonstrirani CNTFET-ovi s projiciranom frekvencijom jediničnog pojačanja od 30 GHz [41], te CNTFET-ovi s kašnjenjem od 5 ps [42].

GNR FET. Grafen pruža mogućnost visokih pokretljivosti nosilaca, kao u CNT-ovima, uz mogućnost korištenja standardnih CMOS tehnika za strukturiranje grafenskih slojeva i slojeva grafenskih nanotraka [6]. Glavnina istraživanja grafena temelji se na procesu eksfolijacija, samo manji dio na epitaksijalnom rastu grafena. Iznosi pokretljivosti nosilaca značajno variraju ovisno o strukturi GNRFET-ova. Pokretljivosti do oko 10.000 cm2/Vs su dobivene za strukture sa SiO2 kao dielektrikom i donjom upravljačkom elektrodom (engl. back-gated CNTFET), vidi [43]. Za sličnu strukturu, ali s gornjom upravljačkom elektrodom (engl. top-gated CNTFET) dobiju se značajno manje pokretljivosti: 530 cm2/Vs za elektrone i 710 cm2/Vs za šupljine [44]. GNRFET s dvostrukom upravljačkom elektrodom i dva različita dielektrika, Al2O3 i SiO2, pokazuje pokretljivost elektrona od čak 8.600 cm2/Vs [45]. Do sada izvedeni GNRFET-ovi su relativno velike strukture; najmanjih duljina GNR-ova do oko 10 µm i širina do oko 250 nm. Najveća mana dosad demonstriranih GNRFET-ova je iznimno nizak omjer ION/IOFF, u rangu 2,5 – 7 [6], što je posljedica nultog zabranjenog pojasa. Zabranjeni pojas se može proširiti slaganjem grafenskih traka jednih na druge, debljine do oko 5 nm, i lokalnim djelovanjem električkog polja [46-48]. Unatoč tome, omjer ION/IOFF ostaje malen [49] i ova činjenica predstavlja najveću zapreku upotrebi GNRFET-ova u budućim aplikacijama u logičkim sklopovima koje zahtijevaju omjer ION/IOFF veći od 103. C. Nove paradigme za nabojske FET-ove

Tunelski FET. Brzina izmjene aktivnog i neaktivnog stanja konvencionalnog tranzistora odreñena je inverznim nagibom u eksponencijalnom području. Najmanja moguća vrijednost nagiba iznosi 60 mV/dek što je odreñeno difuzijskim transportom nosilaca i termičkom injekcijom nosilaca iz uvoda u kanal [1]. Tunelski FET (engl. tunnel FET) je reverzno polarizirana p-i-n dioda s upravljačkom elektrodom [50,51]. Struja ovog tranzistora proizlazi iz kvantno-mehaničkog tuneliranja izmeñu valentnog i vodljivog pojasa (i obrnuto) u kanalu. Svaka tunelska struja eksponencijalno ovisi o širini i visini barijere što nudi mogućnost brze promjene izmeñu aktivnog i neaktivnog stanja tranzistora s naponom na upravljačkoj elektrodi. Tunelski FET može ostvariti inverzne nagibe i manje od 60 mV/dek (u nekoj točki), ali u dosadašnjim eksperimentalnim rezultatima prosječni nagib i dalje ostaje iznad 60 mV/dek [6]. Iako je omjer ION/IOFF jako velik, kao izazov i dalje ostaje ostvarenje prihvatljivog iznosa struje ION što se treba ostvariti optimiranjem pn-spojeva te istraživanjem mogućnosti upotrebe drugih materijala s manjim zabranjenim pojasom (Ge, SiGe, III-V, CNT, grafen), vidi npr. [52-54].

Spinski tranzistor. Grupa tranzistora koji princip rada temelje na magnetizaciji i spinu, karakteristici elektrona koji


se u klasičnoj elektronici može zanemariti, nazivaju se spinski tranzistori i mogu se svrstati u dvije grupe: spinski FET (engl. spin FET) i spinski MOSFET (engl. spin MOSFET). Kod oba elementa uvod i odvod su sačinjeni od feromagnetskog materijala. U spinskom FET-u efekt sklopke se dobije defaziranjem spin-polariziranih elektrona u kanalu. Spinski MOSFET koristi različitost magnetizacije uvoda i odvoda za dobivanje efekta sklopke. Datta-Dasov spinski FET [55] koristi Rashbaovu spin-orbit interakciju (engl. spin-orbit interaction, s-o) za induciranje precesije spina nosilaca u kanalu (koji su spin-polarizirani), dok uvod i odvod imaju fiksnu magnetizaciju, vidi sliku 3. Ovaj tranzistor zahtijeva materijal kanala s izraženom s-o interakcijom te tankim tijelom radi ostvarenja dvodimenzionalnog elektronskog plina (engl. 2-dimensional electron gas, 2DEG). Rashbaova (2DEG) s-o interakcija je fundamentalno različita od Dresselhouseove (volumne) s-o interakcije u tome što je ova prva upravljiva naponom upravljačke elektrode. Iako Datta-Dasov spinski FET ima jedinstvene izlazne karakteristike, uključujući oscilirajuće strujno-naponske karakteritike i negativni diferencijalni izlazni otpor, duljina upravljačke elektrode se ne može skalirati i visoki omjeri ION/IOFF nisu izgledni [56]. Hall-Flatteov spinski FET [57] je struktura slična prethodno opisanoj uz razliku da ima izoliranu upravljačku elektrodu i upravljivu s-o interakciju. Spinski MOSFET [58] ima silicijski kanal s vrlo slabom s-o interakcijom pa je izlazna struja modulirana magnetizacijskom konfiguracijom uvoda i odvoda. Gašenje i neaktivno stanje tranzistora ostvaruje se naponski, naponom upravljačke elektrode. Pošto spinski MOSFET ne zahtijeva precesiju spina nosilaca, on se može skalirati baš kao i konvencionalni MOSFET. Dokazan je koherentni transport spina od preko 350 µm u siliciju [59], ali spinski MOSFET još nije eksperimentalno realiziran. Najveći i najvažniji izazov jest dobiti visok postotak injektiranih spin-polariziranih elektrona iz half-metalnog (engl. half-metal) – nije isto što i polumetal (engl. semi-metal) – uvoda u silicijski kanal. Najvažnije prednosti spinskog tranzistora su brzina izmjene aktivnog i neaktivnog stanja, moguća memorijska svojstva, te moguća realizacija prvog kombiniranog logičko-memorijskog elektroničkog elementa koji nudi novu funkcionalnost.

IV. DOSADAŠNJI REZULTATI

A. 3D i 2D simulacije FinFET strukture

FinFET je izgledan kandidat za zamjenu klasičnog MOSFET-a u nekoj od budućih generacija CMOS tehnologije. Iz ovoga slijedi potreba detaljnog istraživanja karakteristika FinFET-ova ovisno o waferu na kojem se izvodi (klasični volumni ili SOI wafer), skaliranju dimenzija strukture (ovisnost karakteritika o duljini kanala, te visini i širini fina), upotrebi novih materijala u upravljačkom stogu i/ili kanalu (HK dielektrici, metalne upravljačke elektrode, itd.). Pošto je FinFET 3D struktura, za kvalitativno i kvantitativno točnu fizikalnu sliku potrebne su 3D simulacije. Do sada su u kandidatovom znanstvenom radu korišteni 3D simulatori tvrtke Synopsys, standardni u poluvodičkoj industriji, Taurus Davinci [60] i Taurus Device [61]. Ova dva simulatora su slični po raspoloživim modelima, ali potpuno različiti u sintaksi. Maksimalni dopušteni broj čvorova strukture za simulaciju iznosi 100.000 i taj broj je redovito u cijelosti iskorišten za simulaciju FinFET-ova. Simulacije su dugotrajne

što zbog golemog broja čvorova što zbog spore konvergencije zbog složene strukture FinFET-ova.

FinFET se većinom izvodi na SOI podlogama (engl. SOI FinFET) zbog jednostavnosti procesa i kontrole visine fina [34,35], dok je FinFET na standardnim waferima (engl. bulk or body-tied FinFET) privukao pozornost zbog kompatibilnosti sa standardnim waferima [36]. SOI FinFET-ovi imaju neke nedostatke poput više cijene wafera, veće gustoće defekata, problem odvoda topline, itd., kad se usporede s bulk-FinFET-ovima. Stoga je korisno, barem s ekonomske strane, optimirati bulk-FinFET za postizanje karakteristika kao kod SOI FinFET-ova. Poljak et al. [62-64] proučavali su 45 nm-ski FinFET visine fina od 50 nm debljine tijela 16 nm do 36 nm, izveden na standardnom i na SOI waferu. Prikazana je osjetljivost električkih parametara bulk-FinFET-a na neporavnatost pn-spojeva uvoda i odvoda s dnom fina, dane su optimalne dimenzije za suzbijanje curenja te je istražen efekt kutova (engl. corner effect). Bulk-FinFET može imati svojstva jednaka ili bolja od SOI FinFET-ova ako su pn-spojevi plići od dna fina (za više od 10 nm), a kanal slabo dopiran (manje od 1016 cm−3). Na ovaj se način ostvaruje i zaustavljanje prohvata bez implantacije dodatnih područja što pojednostavljuje proces. Neki od rezultata iz [64] prikazani su na slici 4.

U radu [65] istražen je utjecaj skaliranja duljine kanala, ekstenzija i debljine tijela, te serijskog otpora uvoda i odvoda na karakteritike FinFET-ova. Simulirane su strukture s duljinom kanala od 30 nm do 170 nm, te debljine tijela od 3 nm do 30 nm. Omjer debljine tijela i duljine kanala treba biti 1/3 za dobar imunitet na SCE [17]. Meñutim, u tom je radu dokazano da se taj zahtjev može značajno relaksirati (na 0,38 i na 0,5 za debljine tijela od 30 nm i 10 nm, respektivno) uz optimiranje serijskih otpora. Nadalje, ukazano je na razlike izmeñu FinFET-ova n- i p-tipa s obzirom na utjecaj serijskog otpora; p-FinFET-ovi su otporniji od n-FinFET-ova ako je tijelo ultra-tanko (< 5 nm). Rezultati u ovom radu dokazali su da je optimiranje serijskih otpora jedan od glavnih zadataka optimiranja FinFET strukture.

Poljak et al. [66] su proveli istraživanje 45 nm-skih bulk-FinFET-ova s HK dielektrikom (HfO2) i metalnom upravljačkom elektrodom (TiN), kraće HK-MG FinFET, te ih usporedili s FinFET-ovima sa standardnim SiO2-polisilicij upravljačkim stogom. Provedena je DC i AC analiza te simulacija tuneliranja kroz dielektrik za dobivanje struje curenja upravljačke elektrode IG. HK-MG FinFET je pokazao

Sl. 3. Shematski prikaz Datta-Dasovog spinskog FET-a. Uvod i odvod su spinski injektor i spinski detektor, respektivno, i čine ih feromagnetski materijali s paralelnim magnetskim momentima. Spinska struja je modulirana precesijom spina koja je uzrokovana s-o interakcijom. Preuzeto iz [90].


značajno poboljšanje DC karakteritika (DIBL jednak 29 mV/V, S iznosa 91 mV/dek, ION jednak 2670 µA/µm, IG od samo 0,02 A/cm2), ali nauštrb maksimalne intrinzične frekvencije – samo 365 GHz kad se usporedi sa standardnim FinFET-om čija je intrinzična frekvencija 1167 GHz. Debljina HK dielektrika je identificirana kao predmet nužne optimizacije za svaku generaciju CMOS tehnologije.

U radu [67] je istražena mogućnost uvoñenja FinFET-ova kao zamjene za klasične MOSFET-ove u stariju 0,18 µm-sku CMOS generaciju. Osim poboljšane imunosti na SCE i boljih električkih karakteristika, FinFET nudi i manju zauzetu površinu wafera (engl. device footprint) po mikrometru električke širine kanala, kad se usporedi s klasičnim MOSFET-om. Upotreba FinFET-ova bi, dakle, mogla smanjiti ukupnu površinu čipa izrañenog u 0,18 µm-skoj tehnologiji. U radu je predložen tehnološki proces za dobivanje FinFET-ova koristeći samo standardne CMOS korake. Prikazane su

ovisnosti napona praga tranzistora, struje voñenja i curenja, inverznog nagiba i strmine o dimenzijama FinFET-a i koncentraciji primjesa u tijelu. Izloženi rezultati opravdavaju mogućnost korištenja FinFET-ova zbog superiornih struja voñenja te omjera ION/IOFF u usporedbi s klasičnim MOSFET-ovima istih dimenzija i tehnoloških parametara.

Poljak et al. [68] su identificirali efekt kutova kao glavu prepreku implementaciji FinFET-ova s tri upravljačke elektrode u starijim CMOS generacijama, poput 0,18 µm-ske. Efekt kutova stvara parazitne MOSFET-ove što uzrokuje deformaciju strujno-naponskih karakteristika (engl. kink effect); mijenja se napon praga i inverzni nagib što katastrofalno djeluje na potrošnju snage i brzinu izmjene aktivnog i neaktivnog stanja. Predložena je metoda rješenja ovog problema implantacijom kutova fina kojom se parazitni elementi mogu isključiti [69]. Ova implantacija koristi već postojeću masku za jetkanje fina (nitridni sloj debljine 50 nm)

(a)

(b)

(c)

(d)

(e)

Sl. 4. Usporedba SOI i bulk-FinFET-ova s različitim geometrijskim parametrima. Prikazane su (a) prijenosne i (b) izlazne strujno-naponske karakteristike. Rasipanje vrijednosti (c) inverznog nagiba i (d) DIBL-a ovisno o debljini fina i neporavnatosti pn-spojeva. (e) Dokaz transporta većine nosilaca u kutovima FinFET strukture. Preuzeto iz [64].

(a) (b)

(c)

Sl. 5. (a) Raspodjela primjesa dobivena predloženom metodom implantacije kuteva. (b) 3D prikaz raspodjele struje u idealiziranim (gornji red) i realističnim FinFET-ovima (donji red). Na desnoj strani je vidljvo gašenje parazitnih tranzistora u kutovima. (c) Poboljšanje prijenosne karakteristike dobiveno implantacijom kuteva. Preuzeto iz [69].


te ne zahtijeva rotaciju ili pomak wafera. Simulirani su FinFET-ovi s idealnim i zaobljenim kutovima. Dobiveno je da je optimalna koncentracija primjesa u podlozi 1,1–1,2·1018 cm−3, a vršna vrijednost implantiranog područja 3–5·1018 cm−3 za dobivanje napona praga od oko 0,5 V i struje od oko 300 µA uz uklonjene deformacije strujno-naponskih karakteristika [69]. Glavni rezultati iz [69] prikazani su na slici 5.

Dosad opisani rezultati odnose se na optimiranje geometrije i materijala u FinFET-ovima za dobivanje dobrog elektrostatskog ponašanja strukture, odnosno optimalnih električkih karakteristika. Drugu grupu optimizacijskih problema čini poboljšanje transporta nosilaca u kanalu tranzistora, a glavni transportni parametar je pokretljivost.

Poljak et al. [70] su proveli 2D analizu glavnog transportnog presjeka FinFET strukture koristeći kvazi-2D kvantno-mehaničku simulaciju. Proučen je utjecaj debljine tijela FinFET-ova i kvantnih efekata na distribuciju elektrona i šupljina u kanalu, napon praga, svojstva tranzistora u zasićenju, te je izvršena ekstrakcija efektivne pokretljivosti nosilaca i usporeñena s klasičnim slučajem bez uključenih kvantnih efekata, odnosno za slučaj nerješavanja Schrödingerove jednadžbe za nosioce u kanalu. Ispitane su posljedice volumne inverzije [11,71]. Pokretljivost dobivena kvantnom simulacijom veća je od one dobivene klasičnom simulacijom, do 120%. Ovo povećanje pripisano je odmaku nosioca (zbog oblika valne funkcije u potencijalnoj jami izmeñu upravljačkih elektroda) od meñupovršine Si-SiO2 što smanjuje površinsko raspršenje koje je dominantno na visokim električkim poljima. Rad je demonstrirao poboljšanje pokretljivosti nosilaca u FinFET-ovima bez promjene materijala, samo projektiranjem debljine tijela.

Svi dostupni komercijalni simulatori imaju mogućnost uključenja 1D kvantno-mehaničkog modeliranja u smjeru okomitom na meñupovršinu Si-SiO2. Meñutim, modeli su baždareni na klasičnim MOSFET-ovima s (100) orijentacijom aktivne površine. Za sve druge strukture, uključujući FinFET, modeli nisu upotrebljivi za kvantitativnu analizu, a za sve ostale orijentacije aktivne površine, modeli dostupni u komercijalnim simulatorima nisu upotrebljivi čak ni za kvalitativnu usporedbu. Stoga je nužno fizikalno modeliranje (engl. physics-based modeling) transporta nosilaca u vlastitoj režiji.

B. Kvantno-mehaničko modeliranje pokretljivosti elektrona

Pokretljivost slobodnih nosilaca u kanalu MOSFET-a je jedan od najvažnijih parametara koji odreñuje električke karakteristike tranzistora [1]. Pokretljivost ostaje važan parametar čak i u slučaju većinskog balističkog transporta nosilaca koji se javlja u elementima s duljinom kanala manjom od 10 nm [28]. Utjecaj ekstremnog skaliranja tijela do debljina ispod 10 nm u UTB SOI MOSFET-ovima i MuGFET-ovima na pokretljivosti elektrona i šupljina se intenzivno istražuje posljednjih godina, vidi na primjer [72,73]. Postoje eksperimentalni podaci za UTB SOI strukture na (100) i (110) površini [74,75], te za UTB FinFET-ove s različitim orijentacijama aktivnih površina [37,76]. Meñutim, nedostaje sustavno istraživanje ponašanja pokretljivosti sa skaliranjem debljine silicijskog tijela, i to za sve glavne orijentacije aktivne površine elementa, odnosno za (100), (110) i (111) wafere, i za MOSFET-ove s jednom ili više upravljačkih elektroda. Da bi se dobila točna fizikalna slika na skali od 1 nm do 20 nm,

modeliranje pokretljivosti mora biti potpuno kvantno-mehaničko te samokonzistentno s rješenjem Poissonove jednadžbe za elektrostatiku u kanalu tranzistora.

Pokretljivost je proporcionalna srednjem vremenu života nosilaca koje se dobije iz spektara frekvencije raspršenja [12]. Postoji nekoliko mehanizama raspršenja nosilaca u poluvodičkim strukturama. U klasične mehanizme spadaju fononsko (uzrokovano vibracijama kristalne rešetke), Coulombovo (uzokovano raspršenjima na neutralnim ili ioniziranim atomima primjesa, te na nabijenim defektima) te površinsko raspršenje (zbog hrapavosti meñupovršine Si-SiO2), vidi [12] za dealjan opis. Mehanizmi koji se javljaju u naprednim strukturama su površinsko optičko fononsko raspršenje [77] te raspršenje zbog fluktuacija u debljini tijela tranzistora [78]. Meñu svim navedenim mehanizmima, fononsko raspršenje je dominantno na sobnoj temperaturi te na srednjim i viskim električnim poljima u kanalu. Za razliku od ostalih mehanizama, fononsko raspršenje je jedini intrinzičan, odnosno tehnološki neovisan mehanizam.

Proračun raspršenja elektrona je izveden pod aproksimacijom vremena relaksacije momenta (engl. momentum relaxation time approximation, MRTA) za dvodimenzionalni elektronski plin, za detaljan izvod vidi [12]. Akustički i optički fononi, odnosno raspršenja unutar i izmeñu energijskih dolova (engl. intra- and intervalley scattering), su uključeni u proračunu. Da bi se našle envelope vlastitih stanja i kvantne energijske razine elektrona u potencijalnoj jami kanala MOSFET-a, potrebno je riješiti sustav Schrödingerove i Poissonove jednadžbe samokonzistentno [79]. Jednodimenzionalna (1D) Schrödingerova jednadžba uz aproksimaciju efektivne mase elektrona glasi:

( ) ( ) ( ) ( )2 2

22v v v vi i i iv

c

dx x x E x

m dxψ φ ψ ψ− − =ℏ

(1)

pri čemu su viψ i v

iE i-ta valna funkcija i i-ta energijska razina

u v-tom energijskom dolu, vcm je efektivna masa elektrona u

smjeru kvantnog ograničenja u v-tom energijskom dolu. Zbog dijamantne kristalne strukture silicij ima šesterostruko degenerirane minimume vodljivog pojasa, a svaki minimum je opisan s dvije efektivne mase, longitudinalnom i transverzalnom [12], vidi sliku 6.a. Ovisno od orijentaciji aktivne površine tranzistora, koja je jednaka smjeru kvantnog ograničenja, Schrödingerova jednadžba mora biti riješena dvaput u slučaju (100) i (110) površina i jednom za (111) površinu, za svaku efektivnu masu u smjeru kvantizacije posebno, vidi sliku 6.b-d. Na ovaj se način dobiju dvije grupe energijskih razina, primarna i sekundarna (engl. primed and unprimed ladder). Poissonova jednadžba, s uključenom elektronskom distribucijom koja je dobivena iz Schrödingerove jednadžbe, glasi:

( ) ( ) ( )2

2

2v v

depl i iv iSi

d ex N x N x

dxφ ψ

ε = − −

∑∑ (2)

gdje je viN površinska gustoća nosilaca u i-toj energijskoj

razini u v-tom energijskom dolu. Ona se dobije iz Fermi-Diracove raspodjele za 2DEG [12,79]:

2

ln 1 expv v v

v d d B F ii

B

n m k T E EN

k Tπ −

= + ℏ

(3)

pri čemu je vdn degeneracija enegijskog dola, vdm je efektivna

masa fustoće stanja v-tog energijskog dola, a EF je elektronska Fermijeva razina.


Za raspršenje elektrona iz i-te u j-tu energijsku razinu unutar v-tog energijskog dola, koristeći opis deformacijskim potencijalom uzrokovanog akustičkim fononima, vrijedi izraz [12,80]:

2

,,, 3 2

1 v vv vd d B ac

i j i jvi j s

n m k TDF

vτ ρ→→

Γ = =intraintra

ℏ (4)

gdje je Dac akustički deformacijski potencijal (koji se koristi kao parametar za prilagoñavanje modela eksperimentalnim podacima, kako je objašnjeno u [80]), ρ je gustoća silicija, vs je brzina zvuka u siliciju, kB je Boltzmannova konstanta a T je termodinamička temperatura. Veličina označena s ,

vi jF je

faktor preklapanja (engl. form factor) izmeñu polaznog stanja i i konačnog stanja j u v-tom energijskom dolu, i računa se pomoću izraza:

( ) ( )2 2

,v v v

i j i jF x x dxψ ψ+∞

−∞

= ∫ (5)

Ukupni spektar frekvencije raspršenja mehanizmom akustičkih fonona unutar istog energijskog dola u i-toj kvantnoj energijskoj razini u v-tom energijskom dolu dobije se sumiranjem doprinosa v

i j→Γ svih energijskih stanja za sve

dopuštene promjene stanja raspršenjem:

( ) ( ) ( ),, ,

1 1vi jv v

ji i j

E E E Eϑτ τ →

Γ = = −∑intraintra intra

(6)

gdje je ( )jE Eϑ − step-funkcija. Step-funkcija u izrazu (6) je

posljedica gustoće stanja za 2DEG. Frekvencija raspršenja za elektrone koji posredstvom

fononskog djelovanja prelaze iz jednog energijskog dola u drugi, odnosno za raspršenje iz i-te energijske razine u izvorišnom energijskom dolu vs u j-tu razinu odredišnog dola vd, vrijedi izraz [12,80]:

( )

( )( ) ( )

( ) ( )( ) ( )

,,

2

,

1

1

1

11

1

vs vdi j vs vd

i j

vs vd vd vs vdd d O vs vd

i jj O

OO j O

OO j O

n m DF

E

f E EN E E E

f E

f E EN E E E

f E

τ

ρ

ϑ

ϑ

→→ →

→

→ ↔→

Γ = =

× ×

− + × − − + −

− − + + − + −

∑

interinter

ℏ (7)

pri čemu je vs vddn → degeneracija procesa raspršenja, vd

dm je

efektivna masa gustoće stanja u odredišnom energijskom dolu,

DO, EO i NO su deformacijski potencijal, energija i okupacijski broj optičkog fonona, a f je Fermijeva funkcija. Fononski okupacijski broj dobije se koristeći [12]:

( )1

exp 1O

B

O Ek T

N =−

(8)

Faktor preklapanja za ovaj tip fononskog raspršenja, izmeñu polaznog stanja i u izvorišnom dolu vs i konačnog stanja j u odredišnom dolu vd, definira se kao:

( ) ( )2 2

,vs vd vs vd

i j i jF x x dxψ ψ+∞

→

−∞

= ∫ (9)

Ukupni spektar frekvencije raspršenja meñu energijskim dolovima za elektrone unutar i-te energijske razine u v-tom energijskom dolu dobije se sumiranjem doprinosa svih kvantnih stanja ,vs vd

i j→

→Γinter za koje je prijelaz raspršenjem

dopušten:

( ) ( ) ( ),, ,

,

1 1v vsv

i v vs vdvd ji i j

E E Eτ τ

=

→→

Γ = = ∑interinter inter

(10)

Postoje dva tipa raspršenja elektrona izmeñu dvaju energijskih dolova: g-tip, kad se raspršenje dogaña po istoj osi, i f-tip, kad raspršenje nije na istoj osi u k-prostoru, vidi sliku 6.e. U ovim proračunima su oba procesa uključena u proračune, kao i ispravne degeneracije prelazaka.

Pokretljivost ograničena fononskim raspršenjem, za elektrone u i-toj kvantnoj razini unutar v-tog energijskog dola, dobije se iz vremena relaksacije koje uključuje oba opisana mehanizma koristeći Mathiessenovo pravilo [80]:

, ,

1 1 1v v vi i iτ τ τ

= +intra inter

(11)

i usrednjavanjem dobivenog vremena po energiji Fermijevom funkcijom:

( ) ( )( )

( )( )i

i

vi i

Evi

vs i

E

e E E E df dE dE

m E E df dE dE

τµ

∞

∞

− −

=− −

∫

∫ (12)

gdje je vsm je efektivna vodljiva masa v-tog dola. Ukupna

pokretljivost tranzistora uključuje doprinose svih elektrona iz svih energijskih dolova i dobije se otežavajući pojedine pokretljivosti zauzetošću tih stanja:

v vi i

v iTOT v

iv i

N

N=∑∑

∑∑

µµ (13)

Sl. 6. Minimumi vodljivog pojasa u siliciju su šesterostruko degenerirani kako je prikazano na slici (a). Pogled na sferoide iz (b) (100), (c) (110) i (d) (111) smjera. Tranzistori s (100) i (110) orijentacijom aktivne površine imaju dvije grupe energijskih razina, dok (111) tranzistori imaju jednu. Različiti tipovi fononskog raspršenja ilustrirani su na slici (e).


Parametri potrebni za proračun jednadžbi (1)-(13) su preuzeti iz [79,80], dok je iznos parametra Dac korišten za prilagoñavanje modela eksperimentalnim podacima za različite aktivne površine.

MATLAB je korišten za implementaciju teorijskog opisa i razvoj kvantno-mehaničkog simulatora pokretljivosti. Kôd koristi metodu konačnih diferencija za diskretizaciju Schrödingerove i Poissonove jednadžbe na uniformnoj mreži. Rješavajući sustav jednadžbi (1)-(3), proces iterira dok se ne postigne konvergencija (ε < 0.001). Zatim se obavlja proračun ukupne pokretljivosti koristeći izraze (4)-(13). Tražene veličine ovise o efektivnom električnom polju koje je definirano kao:

( )eff depl invSi

eE N Nη

ε= + (14)

pri čemu su Ndepl i Ninv površinska gustoća osiromašenog i inverzijskog naboja, respektivno, a η je parametar koji je jednak ½ za elektrone na (100) površini te ⅓ za elektrone na (110) i (111) aktivnim površinama [81]. Trajanje simulacije ovisi o broju traženih vlastitih vrijednosti Hamiltonijana u izrazu (1) koji pak ovisi o broju točaka strukture. Trajanje simulacije se eksponencijalno povećava bilo povećanjem dimenzija strukture, bilo povećanjem efektivnog polja za koji se računa pokretljivost. Osim proračuna vlastitih vrijednosti, trajanje simulacija značajno se produžuje i zbog obrade golemog broja faktora preklapanja i pojedinačnih spektara raspršenja. Sustav Schrödingerove i Poissonove jednadžbe konvergira kroz 3-5 iteracija za debljine tijela od 2 nm na niskim poljima, ali i do 60 iteracija je potrebno za strukture od 20 nm na poljima od približno 1 MV/cm.

(a) (b) (c)

Sl. 7. Ovisnost fononske i totalne pokretljivosti o debljini tijela u SOI MOSFET-ovima s jednom upravljačkom elektrodom s (100), (b) (110) i (c) (111) aktivnom površinom [87].

(a) (b) (c)

Sl. 8. Ovisnost fononske i totalne pokretljivosti o debljini tijela u MOSFET-ovima s dvije upravljačke elektrode s (a) (100), (b) (110) i (c) (111) aktivnim površinama [87].

Sl. 9. Distribucije elektrona u tranzistorima s debljinom tijela TSi od 5 nm do 15 nm [87].

(a)

(b)

(c)

Sl. 10. Ovisnost elektronske pokretljivosti o visini i debljini fina u FinFET-ovima s tri upravljačke elektrode i (a) (100)/[100], (b) (100)/[110] i(c) (110)/[111] konfiguracijama. Eeff = 0.3 MV/cm [87].


Esseni et al. [72] su sustavno prikazali ponašanje fononske pokretljivosti sa skaliranjem debljine tijela za MOSFET-ove s jednom i dvije upravljačke elektrode na (100) površini. Takoñer, postavili su temelje za modeliranje raspršenja elektrona na fluktuacijama u debljini tijela. Sverdlov et al. [73] su izradili Monte Carlo simulator za proučavanje pokretljivosti na (100) i (110) površini u MOSFET-ovima s jednom upravljačkom elektrodom. Yamamura et al. [82], Omura et al. [83] i Poljak et al. [84,85] su nezavisno istražili ponašanje elektronske pokretljivosti u (111) orijentiranim MOSFET-ovima s dvije elektrode, s time da su Poljak et al. u [85] objasnili i fizikalne mehanizme koji stoje iza pojave lokalnoga maksimuma elektronske pokretljivosti pri skaliranju debljine tijela. Važnost (111) površine dolazi od FinFET-ova izvedenih na (110) waferima mokrim kristalografskim jetkanjem kojim se dobiju savršeno okomite bočne strane, atomske glatkoće, i orijentirane u (111) smjeru [37,38], vidi sliku 2. Poljak et al. [86] su sustavno prikazali ponašanje elektronske pokretljivosti u klasičnim MOSFET-ovima, UTB SOI MOSFET-ovima te MOSFET-ovima s dvije upravljačke elektrode za (100), (110) i (111) orijentaciju aktivne površine, za debljine tijela do 2 nm. Demonstrirani su efekti pojave lokalnog maksimuma pokretljivosti u (100) i (111) UTB tranzistorima, s jednom ili dvije upravljačke elektrode, te su objašnjeni proučavanjem faktora preklapanja i efekata repopulacije elektrona meñu pojedinim energijskim grupama. U radu [87] koncept opisan u ovom podpoglavlju primjenjen je na FinFET-ove s (100)/[100], (100)/[110] i (110)/[111] orijentacijama, pri čemu prva oznaka označuje tip wafera, a druga orijentaciju bokova FinFET-a. Demonstrirana je prigodnost (100)/[110] FinFET-ova za strukturu silicijske nanožice, a (110)/[111] FinFET-ova za optimalno iskorištavanje površine čipa. Ovo slijedi iz činjenice da je optimalna geometrija (110)/[111] FinFET-ova ona gdje je omjer visine i debljine fina jako velik (engl. high aspect ratio). Neki rezultati iz [87] prikazani su na slikama 7-10. C. Mogućnost simulacije i modeliranja CNTFET-ova, GNR FET-ova i SpinFET-ova

Do danas ne postoje komercijalni simulatori FET-ova temeljenih na alotropima ugljika (CNTFET i GNRFET) ni simulatori spinskih tranzistora pa ih je potrebno izraditi u vlastitoj režiji. Guo et al. [88] su implementirali atomističko modeliranje CNT-ova za balistički (ili gotovo balistički) transport u CNTFET-ovima. Koristili su kvantni transport temeljen na Büttiker-Landauovoj teoriji koji je samokonzistentno riješen s 3D Poissonovom jednadžbom. Kvantno-mehaničko modeliranje ostvareno je korištenjem Greenove funkcije (engl. non-equilibrium Green's function, NEGF). Uz ovu, predloženi su i drugi, poluklasični, pristupi poput Monte Carlo pristupa uz korištenje analitičkih energijskih pojaseva i disperzijskih relacija te Wentzel-Kramers-Brillouinove metode za tuneliranje. Koristeći iste numeričke motode, Fiori et al. [89] su modelirali transport u GNRFET-ovima. Dosad demonstrirani rezultati korisni su samo za kvalitativnu analizu i odreñivanje generalnog smjera optimiranja CNT i GNR FET-ova. Modeliranje novih mehanizama raspršenja, poput raspršenja nosilaca na hrapavosti ruba nanotrake (engl. line-edge roughness, LER) u GNRFET-ovima, te mehanizama tuneliranja i voñenja na granici metal-CNT u CNTFET-ovima i dalje predstavlja izazov. Spinski FET-ovi [90] se mogu simulirati upotrebom

klasičnog drift-difuzijskog modela odvojenim promatranjem spin-↑ i spin-↓ elektrona, zatim upotrebom poluklasičnih modela koji uključuju rješavanje Schrödingerove jednadžbe u tankim filmovima spinskog MOSFET-a, te upotrebom Monte Carlo metode za spin-polarizirane elektrone. Glavni problem simulacije spinskih tranzistora predstavljaju transportni parametri ovisni o spinu koji nisu dovoljni istraženi.

V. ZAKLJUČAK

U ovom je radu dan pregled razvoja CMOS tehnologije s posebnim naglaskom na nove strukture, materijale, tehnike i paradigme, te je predstavljen dosadašnji znanstveni dopirinos kandidata ovome području. Opisane su prednosti i nedostaci korištenja novih materijala u kanalu tranzistora (Ge, SiGe, III-V poluvodiči), opisane su tehnike naprezanja te moderni upravljački stog (HK dielektrik i metalne upravljačke elektrode) CMOS elemenata najnovije 45 nm-ske generacije. Predstavljene su napredne tranzistorske strukture; UTB SOI MOSFET je kratkoročno, a FinFET dugoročno rješenje problema skaliranja CMOS elemenata. FinFET je struktura koja pokazuje visoke performanse i imunost na SCE, a odlikuje ju jednostavnost izvedbe i kompatibilnost sa standardnim CMOS procesom. Opisani su i novi tranzistori s efektom polja za post-CMOS eru, poput FET-ova s ugljikovim nanocijevima (CNTFET) i grafenskim nanotrakama (GNRFET). Predstavljeni su tunelski FET i spinski tranzistor kao nove paradigme nabojskog FET-a. SpinFET je posebno zanimljiva struktura zbog mogućnosti integracije logičkog i memorijskog elementa u jedan što otvara mogućnost novih funkcionalnosti sklopova. Dosadašnji kandidatovi rezultati iskorišteni su za prikaz područja 3D simulacija i kvantno-mehaničkog modeliranja transporta nosilaca u naprednim tranzistorima s efektom polja.

Iz pregleda područja prikazanog u ovom radu, te dosadašnjih rezultata znanstveno-istraživačkog rada kandidata, značajni izvorni znanstveni doprinos je moguć postizanjem sljedećih ciljeva:

(1) odreñivanje ponašanja šupljinske pokretljivosti sa skaliranjem dimenzija silicijskih FinFET-ova fizikalnim kvantno-mehaničkim ili Monte Carlo modeliranjem,

(2) odreñivanje ponašanja slobodnih nosilaca sa skaliranjem dimenzija FinFET-ova s germanijskim, SiGe ili III-V kanalom, fizikalnim kvantno-mehaničkim ili Monte Carlo modeliranjem,

(3) odreñivanje ponašanja slobodnih nosilaca sa skaliranjem dimenzija FinFET-ova sa silicijskim, germanijskim, SiGe ili III-V kanalom, uključujući efekte naprezanja, fizikalnim kvantno-mehaničkim ili Monte Carlo modeliranjem,

(4) korištenjem saznanja iz ostvarenja ciljeva (1)-(3) i 3D električkih simulacija FinFET-ova, odrediti optimalnu strukturu i materijale za pojedine CMOS generacije nakon 16 nm-skog čvora.

Znanstveni doprinos značajan na svjetskoj razini moguć je ostvarenjem:

(5) pouzdanog (teorijskog i numeričkog) modela za transport slobodnih nosilaca u GNRFET-ovima, bilo kojom od metoda,


(6) fabrikacije spinskog MOSFET-a, (7) pouzdanog (teorijskog i numeričkog) modela spinskog

FET-a ili MOSFET-a, bilo kojom od metoda.

REFERENCE

[1] Y. Taur i T. H. Ning, Fundamentals of modern VLSI devices, Cambridge University Press, Cambridge, UK, 1998.

[2] P. Biljanović, Poluvodički elektronički elementi, Školska knjiga, Zagreb, 2001.

[3] G. E. Moore, "Cramming more components onto integrated circuits", Electronics, Vol. 38, No. 8, pp. 1-4, 1965.

[4] Grupa autora, "60 years of the transistor: 1947-2007", Intel Corporation, s Interneta: http://www.intel.com/technology/timeline.pdf

[5] P. Dollfus, A. Bournel, S. Galdin, S. Barraud i P. Hesto, "Effect of discrete impurities on electron transport in ultrashort MOSFET using 3D MC simulation", IEEE Trans. Electron Dev., Vol. 51, No. 5, pp. 749-756, 2004.

[6] Grupa autora, International technology roadmap for semiconductors, 2009 Edition, s Interneta: http://www.itrs.net/reports.html

[7] D. Dufourt i J. L. Pelloie, "SOI design challenges", Microelectronics Reliability, Vol. 43, pp. 1361-1367, 2003.

[8] F. Allibert, T. Ernst, J. Pretet, N. Hefyene, C. Perret, A. Zaslavsky i S. Cristoloveanu, "From SOI materials to innovative devices", Solid-State Electronics, Vol. 45, pp. 559-566, 2001.

[9] C. Fenouillet-Beranger, T. Skotnicki, S. Monfray, N. Carriere i F. Boeuf, "Requirements for ultra-thin-film devices and new materials for the CMOS roadmap", Solid-State Electronics, Vol. 48, pp. 961-967, 2004.

[10] T. Skotnicki, F. Boeuf, R. Cerutti, S. Monfray, C. Fenouillet-Beranger, M. Muller i A. Pouydebasque, "New materials and device architectures for the end-of-roadmap CMOS nodes", Materials Science and Engineering B, Vol. 124-125, pp. 3-7, 2005.

[11] J.-P. Colinge (Ed.), FinFETs and Other Multi-Gate Transistors, Springer, New York, USA, 2008.

[12] M. Lundstrom, Fundamentals of Carrier Transport, 2. izdanje, Cambridge University Press, Cambridge, UK, 2000.

[13] R. Chau, "Gate dielectric scaling for high-performance CMOS: from SiO2/PolySi to High-k/Metal-Gate", Intel Corporation, 2003., s Interneta: http://www.intel.com/technology/silicon/IWGI_2003_Robert_Chau_Intel.pdf

[14] R. Chau, S. Datta, M. Doczy, B. Doyle, J. Kavalieros i M. Metz, "High-k/metal-gate stack and its MOSFET characte-ristics", IEEE Electron Dev. Lett., Vol. 25, No. 6, pp. 408-410, 2004.

[15] G. D. Wilk, R. M. Wallace i J. M. Anthony, "High-k gate dielectrics: Current status and materials properties considerations", J. Appl. Phys., Vol. 89, No. 10, 5243, 2001.

[16] J. Robertson, E. Raissi, J. P. Maria i A. I. Kingon, "Band alignments of high K dielectrics on Si and Pt", Proc. Mater. Res. Soc. Symp., Vol. 592, pp. 87, 1999.

[17] T. Skotnicki, C. Fenouillet-Beranger, C. Gallon, F. Boeuf, S. Monfray, F. Payet, A. Pouydebasque, M. Szczap, A. Farcy, F. Arnaud, S. Clerc, M. Sellier, A. Cathignol, J.-P. Schoellkopf, E. Perea, R. Ferrant i H. Mingam, "Innovative materials, devices and CMOS technologies for low-power mobile multimedia", IEEE Trans. Electron Dev., Vol. 55, No. 1, pp. 96-130, 2008.

[18] C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White i P. Tobin, "Fermi level pinning at the PolySi/metal oxide interface", VLSI Symp. Tech. Dig., pp. 9-10, 2003.

[19] C.C. Hobbs, L.R.C. Fonseca, A. Knizhnik, V. Dhandapani, S.B. Samavedam, W.J. Taylor, J.M. Grant, L.G. Dip, D.H. Triyoso, R.I. Hegde, D.C. Gilmer, R. Garcia, D. Roan, M.L. Lovejoy, R.S. Rai, E.A. Hebert, Hsing-Huang Tseng, S.G.H. Anderson, B.E. White, P.J. Tobin, "Fermi-level pinning at the polysilicon/metal oxide interface - Part I," IEEE Trans. Electron Dev., Vol. 51, No. 6, pp. 971- 977, 2004.

[20] Eidem, "Fermi-level pinning at the polysilicon/metal-oxide interface - Part II," IEEE Trans. Electron Dev., Vol. 51, No. 6, pp. 978- 984, 2004.

[21] R. Chau, J. Brask, S. Datta, G. Dewey, M. Doczy, B. Doyle, J.Kavalieros, B. Jin, M. Metz, A. Majumdar i M. Radosavljevic, "Application of high-k gate dielectrics and metal gate electrodes to enable silicon and non-silicon logic nanotechnology", Microelectronic Engineering, Vol. 80, pp. 1-6, 2005.

[22] P.Y. Yu i M. Cardona, Fundamentals of Semiconductors, 2. izdanje, Springer-Verlag, Berlin, 1999.

[23] S.E. Thompson, M. Armstrong, C. Auth, S. Cea, R. Chau, G. Glass, T. Hoffman, J. Klaus, M. Zhiyong, B. Mcintyre, A. Murthy, B. Obradovic, L. Shifren, S. Sivakumar, S. Tyagi, T. Ghani, K. Mistry, M. Bohr, Y. El-Mansy, "A logic nanotechnology featuring strained-silicon," IEEE Electron Dev. Lett., Vol. 25, No. 4, pp. 191- 193, 2004.

[24] S.E. Thompson, M. Armstrong, C. Auth, M. Alavi, M. Buehler, R. Chau, S. Cea, T. Ghani, G. Glass, T. Hoffman, C.-H. Jan, C. Kenyon, J. Klaus, K. Kuhn, M. Zhiyong, B. Mcintyre, K. Mistry, A. Murthy, B. Obradovic, R. Nagisetty, P. Nguyen, S. Sivakumar, R. Shaheed, L. Shifren, B. Tufts, S. Tyagi, M. Bohr, Y. El-Mansy, "A 90-nm logic technology featuring strained-silicon," IEEE Trans. Electron Dev., Vol. 51, No. 11, pp. 1790- 1797, 2004.

[25] A. Shimizu, K. Hachimine, N. Ohki, H. Ohta, M. Koguchi, Y. Nonaka, H. Sato i F. Ootsuka, "Local mechanical-stress control (LMC): A new technique for CMOS-performance enhancement", IEDM Tech. Dig., pp. 433-436, 2001.

[26] D. Chanemougame, S. Monfray, F. Boeuf, A. Talbot, N. Loubet, F. Payet, V. Fiori, S. Orain, F. Leverd, D. Delille, B. Duriez, A. Souifi, D. Dutartre i T. Skotnicki, "Performance boost of scaled Si PMOS through novel SiGe stressor for HP CMOS", VLSI Symp. Tech. Dig., pp. 180-181, 2005.

[27] T. Ghani, M. Armstrong, C. Auth, M. Bost, P. Charvat, G. Glass, T. Hoffmann, K. Johnson, C. Kenyon, J. Klaus, B. McIntyre, K. Mistry, A. Murthy, J. Sandford, M. Silberstein, S. Sivakumar, P. Smith, K. Zawadzki, S. Thompson i M. Bohr, "A 90 nm high volume manufacturing logic technology featuring novel 45 nm gate length strained silicon CMOS transistors", IEDM Tech. Dig., pp. 978-980, 2003.

[28] M. Lundstrom i J. Guo, Nanoscale Transistors – Device Physics, Modeling and Simulation, Springer, New York, USA, 2006.

[29] D. Lenoble, "Advanced junction fabrication challenges at the 45 nm node", Edition 30 – Wafer processing, pp. 114-130, Fabtech White Paper, dostupno na Internetu: www.fabtech.org

[30] M. Jurczak, T. Skotnicki, M. Paoli, B. Tormen, J. Martins, J. L. Regolini, D. Dutartre, P. Ribot, D. Lenoble, R. Pantel i S. Monfray, "Silicon-on-nothing (SON) – an innovative process for advanced CMOS", IEEE Trans. Electron Dev., Vol. 47, No. 11, pp. 2179-2187, 200.

[31] L. Hoellt, J. Schulze, I. Eisele, T. Suligoj, V. Jovanović, P. E. Thompson, "First sub-30nm vertical silicon-on-nothing MOSFET", Proc. MIPRO, pp. 90-95, 2008.

[32] J. Pretet, S. Monfray, S. Cristoloveanu i T. Skotnicki, "Silicon-on-nothing MOSFETs: performance, short-channel effects and backgate coupling", IEEE Trans. Electron Dev., Vol. 51, No. 2, pp. 240-245, 2004.

[33] H.S.P. Wong, K.K. Chan, Y. Taur, "Self-aligned (top and bottom) double-gate MOSFET with a 25 nm thick silicon channel", IEDM Tech. Dig., pp. 427-430, 1997.


[34] D. Hisamoto, W.C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, K. Anderson, T.-J. King, J. Bokor i C. Hu, "FinFET – a self-aligned double-gate MOSFET scalable to 20 nm", IEEE Trans. Electron Dev., Vol. 47, No. 12, pp. 2320-2325, 2000.

[35] Y. Bin, L. Chang, S. Ahmed, W. Haihong, S. Bell, C.-Y. Yang, C. Tabery, C. Ho, Q. Xiang, T.-J. King, J. Bokor, C. Hu, M.-R. Lin, D. Kyser, "FinFET scaling to 10 nm gate length", IEDM Tech. Dig., pp. 251-254, 2002.

[36] T.-S. Park, E. Yoon, J.-H. Lee, "A 40 nm body-tied FinFET (OMEGA MOSFET) using bulk Si wafer", Physica E: Low-dimensional Systems and Nanostructures, Vol. 19, No. 1-2, pp. 6-12, 2003.

[37] V. Jovanović, L.K. Nanver, T. Suligoj, M. Poljak, "Bulk-Si FinFET Technology for Ultra-High Aspect-Ratio Devices", Proc. ESSDERC, pp. 241-244, 2009.

[38] V. Jovanović, M. Poljak, T. Suligoj, Y. Civale, L.K. Nanver, "1.9 nm Wide Ultra-High Aspect-Ratio Bulk-Si FinFETs", Dev. Res. Conf. Dig., pp. 261-262, 2009.

[39] R. Waser (urednik), Nanoelectronics and Information Technology, 2. izdanje, Wiley-VCH, Weinheim, SR Njemačka 2005.

[40] J. Deng, A. Lin, G. C. Wan, i H.-S. P. Wong, “Carbon nanotube transistor compact model for circuit design and performance optimization,” ACM Journal on Emerging Technologies in Computing Systems,Vol. 4, Article 7, 2008.

[41] A. Le Louarn, F. Kapche, J.-M. Bethoux, H. Happy, G. Dambrine V. Derycke, P. Chenevier, N. Izard, M. F. Goffman, i J.-P. Bourgoin, “Intrinsic current gain cutoff frequency of 30 GHz with carbon nanotube transistors,” Appl. Phys. Lett., No. 90, p. 233108, 2007.

[42] J. Svensson, Y. Tarakanov, D.S. Lee, J. M. Kinaret, Y. W. Park, i E. E. B. Campbell, “A carbon nanotube gated carbon nanotube transistor with 5 ps gate delay,” Nanotechnology, No. 19, p. 325201, 2008.

[43] K.S. Novoselov, A.K. Geim, S.V. Morozov, D. Jiang, Y. Zhang, S.V. Dubonos, I.V. Grigorieva i A.A. Firsov, “Electric field effect in atomically thin carbon films,” Science, Vol. 306, pp. 666-669, 2004.

[44] M.C. Lemme, T.J. Echtermeyer, M. Baus i H. Kurz, "A Graphene Field-Effect Device," IEEE Electron Dev. Lett., Vol. 28, No. 4, pp. 282-284, 2007.

[45] S. Kim, J. Nah, I. Jo, D. Shahrjerdi, L. Colombo, Z. Yao, E. Tutuc i S. K. Banerjee, “Realization of a high mobility dual-gated graphene field-effect transistor with Al2O3 dielectric”, App. Phys. Lett., Vol. 94, p. 062107, 2009.

[46] E. V. Castro, K. S. Novoselov, S. V. Morozov, N. M. R. Peres, J. M. B. Lopes dos Santos, J. Nilsson, F. Guinea, A. K. Geim, i A. H. Castro Neto, “Biased bilayer graphene: Semiconductor with a gap tunable by the electric field effect,” Phys. Rev. Lett., Vol. 99, No. 21, p. 216 802, 2007.

[47] T. Ohta, A. Bostwick, T. Seyller, K. Horn, i E. Rotenberg, “Controlling the electronic structure of bilayer graphene,” Science, Vol. 313, No. 5789, pp. 951–954, 2006.

[48] J. B. Oostinga, H. B. Heersche, X. Liu, i A. F. Morpurgo, “Gateinduced insulating state in bilayer graphene devices,” Nat. Mater., Vol. 7, No. 2, pp. 151–157, 2008.

[49] G. Fiori, G. Iannaccone, "On the Possibility of Tunable-Gap Bilayer Graphene FET", IEEE Electron Dev. Lett., Vol. 30, No. 3, pp. 261-264, 2009.

[50] T. Baba, “Proposal for Surface Tunnel Transistors,” Jpn. J. Appl. Phys., Vol. 31, pp. L455-L457, 1992.

[51] Q. Zhang, W. Zhao i A. Seabaugh, “Low-subthreshold-swing tunnel transistors,” IEEE Electron Dev. Lett., Vol. 27, No. 4, pp. 297–300, 2006.

[52] K.K. Bhuwalka, J. Schulze i I. Eisele, "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE Trans. Electron Dev., Vol. 52, No. 7, pp. 1541-1547, 2005.

[53] C. Le Royer i F. Mayer, "Exhaustive experimental study of tunnel field effect transistors (TFETs): From materials to architecture", Proc. ULIS, pp. 53-56, 2009.

[54] G. Fiori i G. Iannaccone, "Ultralow-Voltage Bilayer Graphene Tunnel FET", IEEE Electron Dev. Lett., Vol. 30, No. 10, pp. 1096-1098, 2009.

[55] S. Datta i B. Das, "Electronic analog of the electro-optic modulator", Appl. Phys. Lett., No. 56, p. 665, 1990.

[56] S. Bandyopadhyay i M. Cahay, "Re-examination of some spintronic field effect transistor concepts", Appl. Phys. Lett., No. 85, p. 1433, 2004.

[57] K. C. Hall i M. E. Flatté, "Performance of a spin-based insulated gate field effect transistor", Appl. Phys. Lett., No. 88, p. 162503, 2006.

[58] S. Sugahara i M. Tanaka, "A spin metal-oxide-semiconductor field-effect transistor using half-metallic-ferromagnet contacts for the source and drain", Appl. Phys. Lett., No. 84, p. 2307, 2004.

[59] B. Huang, D. J. Monsma i I. Appelbaum, "Coherent spin transport through a 350 micron thick silicon wafer", Phys. Rev. Lett., No. 99, p. 177209, 2007.

[60] Taurus Davinci User Guide, ver. W-2007.10, Synopsys Inc. [61] Taurus Device User Guide, ver. W-2007.10, Synopsys Inc. [62] M. Poljak, V. Jovanović, T. Suligoj, "Technological constraints

of bulk FinFET structure in comparison with SOI FinFET", Proc. ISDRS, p. WP9-06-06, 2007.

[63] M. Poljak, V. Jovanović, T. Suligoj, "SOI vs. bulk FinFET: body doping and corner effects influence on device characteristics", Proc. MELECON, p. 425-430, 2008.

[64] M. Poljak, V. Jovanović, T. Suligoj, "Improving bulk FinFET DC performance in comparison to SOI FinFET", Microelectronic Engineering, Vol. 86, No. 10, pp. 2078-2085, 2009.

[65] A. Šakić, M. Poljak, V. Jovanović, T. Suligoj, "Influence of scaling and source/drain series resistance on the characteristics of ultra-thin body FinFETs", Proc. MIPRO, pp. 84-89, 2008.

[66] M. Poljak, V. Jovanović, T. Suligoj, "Properties of bulk FinFET with high-κ gate dielectric and metal gate electrode", Proc. MIPRO, pp. 73-78, 2008.

[67] V. Jovanović, M. Poljak, T. Suligoj, "FinFET considerations for 0.18 µm technology", Proc. MIDEM, pp. 91-96, 2009.

[68] M. Poljak, V. Jovanović, T. Suligoj, "Suppression of corner effects in triple-gate bulk FinFETs", Proc. EUROCON, pp. 1-6, 2009.

[69] M. Poljak, V. Jovanović, T. Suligoj, "Suppression of corner effects in wide-channel triple-gate bulk FinFETs", Microelectronic Enginering, Vol. 87, No. 2, pp. 192-199, 2010.

[70] M. Poljak, V. Jovanović, T. Suligoj, "Quantum confinement and scaling effects in ultra-thin body double-gate FinFETs", Proc. MIPRO, pp. 95-100, 2009.

[71] F. Balestra, S. Cristoloveanu, M. Benachir, J. Brini i T. Elewa, "Double-gate silicon-on-insulator transistor with volume inversion: a new device with greatly enhanced performance", IEEE Eletron Dev. Lett., Vol. 8, No. 9, pp. 410-, 1987.

[72] D. Esseni, A. Abramo, L. Selmi, E. Sangiorgi, "Physically based modeling of low field electron mobility in ultrathin single- and double-gate SOI n-MOSFETs", IEEE Trans. Electron Dev., Vol. 50, No. 12, pp. 2445-2455, 2003.

[73] V. Sverdlov, E. Ungersboeck, H. Kosina, S. Selberherr, "Volume inversion mobility in SOI MOSFETs for different thin body orientations", Solid-State Electronics, Vol. 51, pp. 299-305, 2007.

[74] K. Uchida, J. Koga, S. Takagi, "Experimental study on carrier transport mechanisms in double- and single-gate ultrathin-body MOSFETs: Coulomb scattering, volume inversion and δTSOI-induced scattering", IEDM Tech. Dig., pp. 805-808, 2003.

[75] G. Tsutsui, M. Saitoh, T. Saraya, T. Nagumo i T. Hiramoto, "Mobility enhancement due to volume inversion in (110)-oriented ultra-thin body double-gate MOSFETs with body thickness less than 5 nm", IEDM Tech. Dig., pp. 729-732, 2005.


[76] T. Rudenko, N. Collaert, S. De Gendt, V. Kilchytska, M. Jurczak, D. Flandre, "Effective mobility in FinFET structures with HfO2 and SiON gate dielectrics and TaN gate electrode", Microelectronic Engineering, Vol. 80, No., pp. 386-389, 2005.

[77] M. V. Fischetti, D. A. Neumayer i E. A. Cartier, “Effective electron mobility in Si inversion layers in metal-oxide-semiconductor systems with a high-K insulator: The role of remote phonon scattering”, J. Appl. Phys., Vol. 90, No. 9, pp. 4587–4608, 2001.

[78] A. Gold, “Electronic transport properties of a two-dimensional electron gas in a silicon quantum-well structure at low temperature”, Phys. Rev. B, Vol. 35, pp. 723–733, 1987.

[79] F. Stern, "Self-consistent results for n-type Si inversion layers", Phys. Rev. B, Vol. 5, pp. 4891-4899, 1972.

[80] S. Takagi, J.L. Hoyt, J.J. Welser, J.F. Gibbons, "Comparative study of phonon-limited mobility of two-dimensional electrons in strained and unstrained Si metal-oxide-semiconductor field-effect transistors", J. App. Phys., Vol. 80, pp. 1567-1577, 1996.

[81] S. Takagi, A. Toriumi, M. Iwase, H. Tango, "On the universality of inversion layer mobility in Si MOSFETs: Part II – Effects of surface orientation", IEEE Trans. Electron Dev., Vol. 41, pp. 2363-2368, 1994.

[82] T. Yamamura, S. Sato, Y. Omura, "Features of phonon-limited electron mobility behavior of double-gate field-effect transistor with 111 Si surface channel", App. Phys. Lett., No. 90, p. 104103, 2007.

[83] Y. Omura, T. Yamamura, S. Sato, "Low-temperature behaviors of phonon-limited electron mobility of sub-10-nm-thick silicon-on-insulator metal–oxide–semiconductor field-effect transistor

with (001) and (111) Si surface channels", Jap. J. App. Phys., No. 48, p. 071204, 2009.

[84] M. Poljak, V. Jovanović, T. Suligoj, "Optimum body thickness of (111)-oriented ultra-thin body double-gate MOSFETs with respect to quantum-calculated phonon-limited mobility", Proc. ISDRS, p. TP-403, 2009.

[85] M. Poljak, V. Jovanović, T. Suligoj, "Physical mechanisms of phonon-limited electron mobility behavior in (100) and (111) oriented double-gate MOSFETs with sub-15 nm body thickness", Solid-State Electronics, 2010. (poslano na recenziju)

[86] M. Poljak, V. Jovanović, T. Suligoj, "Quantum-mechanical modeling of phonon-limited electron mobility in bulk MOSFETs, ultrathin-body SOI MOSFETs and double-gate MOSFETs for different orientations", MIPRO, 2010. (poslano na recenziju)

[87] M. Poljak, V. Jovanović, T. Suligoj, "Orientation-dependent electron mobility behavior with downscaling of fin-width in double- and triple-gate SOI FinFETs", Proc. ULIS, 2010.

[88] J. Guo, Carbon nanotube electronics: Modeling, physics and applications, PhD thesis, Purdue University, SAD, 2004.

[89] G. Fiori, G. Iannaccone, "Simulation of graphene nanoribbon field effect transistors", IEEE Electron Dev. Lett., Vol. 28., No. 8., pp. 760-763, 2007.

[90] J. Fabian, A. Matos-Abiague, C. Ertler, P. Stano, I. Žutić, "Semiconductor spintronics", Acta Phys. Slovaca, No. 57, pp. 565-907, 2007.

Documents

Analiza i optimiranje naprednih tranzistora s efektom polja – … · 2010. 4. 6. · ab initio modeliranje. S upotrebom novih materijala (npr. SiGe, GaAs, CNT, grafen) i pojavom