ArriaVGZ デバイスでのトランシーバ・コンフィギュ … 802.3ap-2007仕様は、1Gbpsおよび10 Gbps速度のマルチ・データ・レートをサポートするた

6Arria V GZデバイスでのトランシーバ・コンフィギュレーション

2013.05.06

AV53008 署名フィードバック

Arria® V GZデバイスは、専用トランシーバ・フィジカル・コーディング・サブレイヤ（PCS）とフィジカル・メディア・アタッチメント（PMA）回路を備えています。

プロトコルを実装するには、表6-12に示されているPHY IPを使用します。

Arria V GZデバイスは、以下の通信プロトコルをサポートしています：

• 10GBASE-Rおよび10GBASE-KR• Interlaken• PCI Express®（PCIe®）—Gen1、Gen2、およびGen3• CPRIおよびOBSAI—確定的レイテンシ・プロトコル• XAUI

他の通信プロトコルやユーザー定義プロトコルのサポートは、以下のPHY IPでイネーブルできます：

• さまざまなPCSオプション間でリコンフィギュレーション可能なスタンダードPCSおよび10GPCSのハードウェア・オプションを使用するネイティブPHY IP

• カスタム・データパスでスタンダードPCSを使用するカスタムPHY IP• 低レイテンシ・データパス・コンフィギュレーションでスタンダードPCSまたは10G PCSを使用する低レイテンシPHY IP

関連情報

• Arria V Eデバイスの機能

• アルテラ・トランシーバPHY IPコアのユーザー・ガイド

• Arria V Device Handbook: Known IssuesArria Vデバイス・ハンドブックで更新される章を示します。

10GBASE-Rおよび10GBASE-KRArria V GZトランシーバを使用して、10GBASE-Rは、光学ルータ、サーバ、スイッチなどの光学モジュールLANアプリケーションで使用されて、10GBASE-KRは、ブレード・サーバなどの電気的バックプレーン・アプリケーションで使用されます。

ISO9001:2008登録済

© 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIXwords and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other wordsand logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html.Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves theright to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the applicationor use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised toobtain the latest version of device specifications before relying on any published information and before placing orders for products or services.

www.altera.com

101 Innovation Drive, San Jose, CA 95134

https://www.altera.com/servlets/subscriptions/alert?id=AV53008

mailto:[email protected]?subject=�� (AV53008 2013.05.06): Arria V GZ��&body=��

http://www.altera.com/literature/hb/arria-v/uf_01004.pdf

http://www.altera.com/literature/ug/xcvr_user_guide.pdf

http://www.altera.com/support/kdb/solutions/rd10262011_653.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



10GBASE-Rは、IEEE 802.3-2008仕様の49項で定義されている10ギガビット・イーサネット・リンクの特別な物理層の実装です。10GBASE-R PHYはXGMIIインタフェースを使用してIEEE802.3メディア・アクセス・コントロール（MAC）とリコンシリエーション・サブレイヤ（RS）に接続します。IEEE 802.3-2008仕様では、XGMIIインタフェースでは10 Gbpsのデータ・レート、64B/66Bエンコードでは10.3125 Gbpsのシリアル回線速度をそれぞれサポートするために、10GBASE- Rにそれぞれリンクが必要です。

図 6-1: IEEE802.3 MACとRSに対する10GBASE-R PHYの接続

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSIReferenceModelLayers

Higher Layers

LANCSMA/CDLAYERS

LLC (Logical Link Control) or other MAC Client

MAC Control (Optional)

Media Access Control (MAC)

Reconciliation

XGMII 32-bit data, 4-bit control (DDR @ 156.25 MHz)

10GBASE-R PCS

Serial PMA

MDI

PMD

10.3125 Gbps

10GBASE-RPHY

Medium

10GBASE-LR, -SR, -ER, or -lRM

MegaWizard™ Plug-In Managerで、InterfacesメニューのEthernetの10GBASE-R PHY IPコアをインスタンス化することで10GBASE-Rリンクを実装できます。

注:

IEEE 802.3ap-2007仕様は、1Gbpsおよび10 Gbps速度のマルチ・データ・レートをサポートするために、バックプレーンにもそれぞれリンクが必要です。10GBASE-KRおよび1000BASE-KXは、IEEE802.3ap-2007仕様のそれぞれ72項と70項で定義されている10ギガビットおよび1ギガビット・イーサネット・リンク用の電気的バックプレーンの物理層の実装です。10Gbpsバックプレーン・イーサネットの10GBASE-KR実装では、XGMIIインタフェースを使用して、パートナ・リンクとのHCD（Highest Common Denominator）テクノロジに対する64B/66B PCSエンコーディング、オプショナルFEC（Forward Error Correction）および自動ネゴシエーション（AN）のサポートがあるリコンシリエーション・サブレイヤ（RS）と接続します。オプショナルFEC、LT、およびANのロジックは、コア・ファブリックに実装されます。1 Gbpsバックプレーン・イーサネットの1000BASE-KX実装では、GMIIインタフェースを使用して、パートナ・リンクとのHCDテクノロジに対する8B/10BPCSエンコーディングおよび自動ネゴシエーションのサポートがあるリコンシリエーション・サブレイヤ（RS）と接続します。

Arria V GZデバイスでのトランシーバ・コンフィギュレーションAltera Corporation

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AV5300810GBASE-Rおよび10GBASE-KR6-2 2013.05.06

mailto:[email protected]?subject=�� Arria V GZ �� (AV53008 2013.05.06)&body=��

図 6-2: IEEE802.3 MACとRSに対する10GBASE-KR PHYの接続

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSIReferenceModelLayers

Higher Layers

LANCSMA/CDLAYERS

LLC (Logical Link Control) or other MAC Client



Reconciliation

XGMII

MDI

PMDPMA

8B/10B PCS

AN

PHY

Medium

10GBASE-KX4

XGMII

MDI

PMDPMAFEC

64B/66B PCS

AN

Medium

10GBASE-KR

GMII

MDI

PMDPMA

8B/10B PCS

AN

Medium

1000BASE-KX

MegaWizard Plug-In Managerで、InterfacesメニューのEthernetの1G/10GbEおよび10GBASE-KR PHYIPコアをインスタンス化することで、1000BASE-KXサポートのある10GBASE-KRリンクを実装できます。

注:

1G/10GbEおよび10GBASE-KR PHY IPコアを使用するためにはアルテラ・ライセンスが必要です。このコアは、10ギガビットおよび1ギガビット・イーサネットのデータ・レート間での10GBASE-Rと1000BASE-Xのリンク、および自動ネゴシエーションをサポートしています。

関連情報


• 10-GbpsイーサネットMAC MegaCoreファンクションのユーザー・ガイド

10GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション

以下の図は、10GBASE-Rおよび10GBASE-KRのコンフィギュレーションでイネーブルされるトランシーバ・ブロックおよび設定を示しています。

Altera CorporationArria V GZデバイスでのトランシーバ・コンフィギュレーション


6-310GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーションAV530082013.05.06


http://www/literature/ug/10Gbps_MAC.pdf


10GBASE-R

図 6-3: 10GBASE-Rデータパス・コンフィギュレーション

「Disabled」と示されているブロックは使用されませんが、レイテンシが発生します。「Bypassed」と示されているブロックは使用されず、レイテンシは発生しません。

Lane Data Rate

Number of Bonded Channels

PCS-PMA Interface Width

Gear Box

Block Synchronizer

Disparity Generator/Checker

Scrambler, Descrambler (Mode)

64B/66B Encoder/Decoder

BER Monitor

CRC32 Generator, Checker

Frame Generator, Synchronizer

RX FIFO (Mode)

TX FIFO (Mode)

FPGA Fabric-to-TransceiverInterface Width

FPGA Fabric-to-TransceiverInterface Frequency

TX/RX 10G PCS Latency (Parallel Clock Cycles)

Transceiver PHY IP

40-Bit

10.3125 Gbps

10GBASE-R PHY IP

None

Enabled (66:40 Ratio)

Enabled(Self Synchronous Mode)

Bypassed

Bypassed

Bypassed

Enabled(Clock Compensation Mode)

Enabled(Phase Compensation Mode)

156.25 MHz

64-bit Data8-bit Control

Enabled

Enabled

Enabled

TX: 8-12RX: 15-34



AV5300810GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション6-4 2013.05.06


図 6-4: 10GBASE-Rコンフィギュレーションでのトランシーバ・チャネル・データパス

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

Parallel Clock (Recovered) (257.8125 MHz)xgmii_rx_clk(156.25MHz)

rx_coreclkin

Parallel Clock (257.8125 MHz)

xgmii_tx_clk(156.25MHz)(from core)

FPGAFabric

TX FIFO

RXFIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

CRC3

2Ch

ecker

64B/66

BEn

code

ran

dTXSM

64B/66

BDe

code

ran

dRXSM

Scramb

lerDe

-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

Disparity

Gene

rator

TXGe

arBo

x

RXGe

arBo

x

Seria

lizer

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data

Parallel ClockSerial ClockParallel and Serial Clock

BERMonitor

Div 40

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)Serial Clock

(From the ×1 Clock Lines)

Central/ Local Clock Divider

Parallel and Serial Clocks(Only from the Central Clock Divider)

CMU PLL

64-Bit Data8-Bit Control



6666 40

4066

InputReferenceClock

64-BitData8-Bit

Control

fPLL



6-510GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーションAV530082013.05.06


10GBASE-KR

図 6-5: 10GBASE-R/KRおよび1000Base-X/KXのデータパス・コンフィギュレーション

Lane Data Rate



Gear Box

Block Synchronizer




BER Monitor



RX FIFO (Mode)

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - XGMII Clock

TX/RX 10G PCS Latency(Parallel Clock Cycles)

Link

40-Bit

10.3125 Gbps

10GBASE-R/KR

Transceiver PHY IP

None


Enabled(Self Synchronous Mode)

Bypassed

Bypassed

Bypassed

Enabled(Clock Compensation Mode)


156.25 MHz


Enabled

Enabled

Enabled

TX: 8-12RX: 15-34

10-Bit

1.25 Gbps

1000BASE-X/KX

1G/10Gbe and 10GBASE-KR

None

Bypassed

Bypassed

Enabled

Disabled

Enabled



125.00 MHz


Enabled

Disabled

Automatic SynchronizationState Machine (7-Bit Comma,

10-Bit/K28.5/)

TX: 5-6RX: 20-24

Lane Data Rate


PCS Datapath 10G PCS Standard PCS PCS Datapath


TX Bitslip

Word Aligner (Pattern Length)

Run Length Violation Checker

Deskew FIFO


Byte Serializer, Deserializer

Byte Ordering

RX FIFO (Mode)

Rate Match FIFO

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - GMII Clock

TX/RX Standard PCS Latency(Parallel Clock Cycles)

Link

Transceiver PHY IP



AV5300810GBASE-Rおよび10GBASE-KRのトランシーバ・データパス・コンフィギュレーション6-6 2013.05.06


図 6-6: 10GBASE-R/KRおよび1000BASE-X/KXコンフィギュレーションでのトランシーバ・チャネル・データパス

Receiver PMA

Deseria

lizer

CDR

rx_seria

l_data

Transmitter PMA

Seria

lizer

tx_seria

l_data

Transmitter 10G PCS

TX FIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

64B/66

BEn

code

ran

dTXSM

Scramb

ler

Disparity

Gene

rator

TXGe

arBo

xan

dBitslip

Receiver 10G PCS

RX FIFO

xgmii_r

x_clk

(156

.25MH

z)

CRC3

2Ch

ecker

64B/66

BDe

code

ran

dRXSM

De-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

RXGe

arBo

x

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO

Receiver Standard PCS

Deskew

FIFO

WordA

ligne

r

Transmitter Standard PCS

FPGAFabric

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip

/2

40

10

/2


Clock Divider





CMU PLL,ATX PLL,

or both PLLs

10G InputReference Clock

1G InputReference Clock

tx_coreclkin_lg

rx_coreclkin_lg

rx_clkout_lg

rx_recovered_clk

tx_clkout_lg

40

10

66

66

64-bit data8-bit control

8-bit data andGMII controls

64-bit data8-bit control

8-bit data andGMII status

tx_clkout_10g

xgmii_tx_clk(156.25 MHz)from Core

tx_coreclkin_10g

BERMonitorrx_coreclkin_l0g

fractionalPLL

10GBASE-Rおよび10GBASE-KRのサポートされている機能以下の機能は、10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランシーバでサポートされています。

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのMAC/RSに対する64ビット・シングル・データ・レート（SDR）インタフェース

IEEE 802.3-2008仕様の46項は、10GBASE-Rおよび10GBASE-KR PCSとイーサネットMAC/RSの間のXGMIIインタフェースを定義します。XGMIIインタフェースは、156.25 MHzインタフェース・クロックの正負両方のエッジ（ダブル・データ・レート– DDR）でMAC/RSおよびPCSの間でクロックされる32ビット・データおよび4ビット幅のコントロール文字を定義します。



6-710GBASE-Rおよび10GBASE-KRのサポートされている機能AV530082013.05.06


トランシーバは、IEEE 802.3-2008仕様で定義されているようにMAC/RSに対するXGMIIインタフェースをサポートしていません。その代わり、MAC/RSとPCSの間の64ビット・データおよび8ビット・コントロールSDRインタフェースをサポートしています。

図 6-7: 10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのXGMIIインタフェース（DDR）とArria V GZ トランシーバ・インタフェース（SDR）

D0TXD/RXD[31:0] D1 D2 D3 D4 D5 D6

C0TXC/RXC[3:0] C1 C2 C3 C4 C5 C6

{D1, D0} {D3, D2} {D5, D4}

{C1, C0}

TXD/RXD[63:0]

Interface Clock (156.25) MHz

Interface Clock (156.25) MHz

Transceiver Interface (SDR)

XGMII Transfer (DDR)

TXC/RXC[7:0] {C3, C2} {C5, C4}

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでの64B/66Bエンコーディング/デコーディング

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランシーバは、IEEE802.3-2008仕様の49項で指定されているように、64B/66Bエンコーディング/デコーディングをサポートします。64B/66Bエンコーダは、トランスミッタFIFOから64ビット・データと8ビット・コントロール・コードを受信して、それらを66ビットのエンコードされたデータに変換します。66ビットのエンコードされたデータには、2つのオーバーヘッド同期ヘッダ・ビットが含まれています。レシーバPCSはこれらのビットを使用してブロック同期およびビット・エラー・レート（BER）をモニタします。

64B/66Bエンコーディングは、受信データへのロックを維持するために、レシーバのクロック・データ・リカバリ（CDR）に十分な遷移がシリアル・データ・ストリームにあることを確認します。

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのトランスミッタおよびレシーバ・ステート・マシン

10GBASE- Rおよび10GBASE-KRコンフィギュレーションでのトランシーバは、IEEE802.3- 2008仕様の図49-14および図49-15に示すトランスミッタおよびレシーバ状態図を実装しています。

トランスミッタ状態図は、10GBASE-Rおよび10GBASE-KR PCSの規則に従って生データをエンコーディングすることに加え、リセット時にローカル・フォールト（LBLOCK_T）を送信するだけでなく、10GBASE-R PCSの規則に違反した場合にエラー・コード（EBLOCK_T）を送信するなどの機能を実行します。

レシーバ状態図は、10GBASE-Rおよび10GBASE-KR PCSの規則に従って受信データをデコーディングすることに加え、リセット時にMAC/ RSにローカル・フォールト（LBLOCK_R）を送信したり、10GBASE-R PCSの規則に違反した場合にエラー・コード（EBLOCK_R）を代入したりするなどの機能を実行します。



AV5300810GBASE-Rおよび10GBASE-KRのサポートされている機能6-8 2013.05.06


10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのブロック・シンクロナイザ

レシーバPCSのブロック・シンクロナイザは、レシーバが受信データ・ストリームへのロックを達成したときを判断します。ブロック・シンクロナイザは、IEEE 802.3-2008仕様の図49-12で示すロック状態図を実装しています。

ブロック・シンクロナイザは、ブロック同期を達成したかどうかを示すステータス信号を提供します。

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでの自己同期スクランブル/でスクランブル

トランスミッタ/レシーバPCSのスクランブラ/デスクランブラ・ブロックは、IEEE 802.3-2008仕様の49項に示されている自己同期スクランブラ/デスクランブラの多項式1 + x39 + x58を実装しています。スクランブラ/デスクランブラ・ブロックは自己同期であり、初期化シードを必要としません。各66ビット・データ・ブロック内に2つの同期ヘッダ・ビットがなければ、ペイロード全体がスクランブルまたはデスクランブルされます。

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのBERモニタ

レシーバPCSのBERモニタ・ブロックは、IEEE 802.3-2008仕様の図49-13に示されているBERモニタ状態図を実装しています。BERモニタは、BERスレッショルドに違反したときを示すステータス信号をMACに提供します。

10GBASE-Rコアおよび1G/10GbEと10GBASE-KR PHY IPコア（10GBASE-KRモード）は、125 μsウィンドウ内に16個の同期ヘッダ・エラーを受信したときにHigh BERを示すステータス・フラグを提供します。

10GBASE-Rおよび10GBASE-KRコンフィギュレーションでのクロック補正

レシーバPCSデータパスのレシーバFIFOは、リモート・トランスミッタとローカル・レシーバの間の最大±100 ppmの差を補正します。レシーバFIFOは、ppm差に応じてアイドル（/I/）挿入およびアイドル（/I/）またはオーダ・セット（/O/）の削除によって、差を補正します。

• アイドル挿入—レシーバFIFOは、8個の/I/コードに続いて/I/または/O/を挿入して、クロック・レート・ディスパリティを補正します。

• アイドル（/I/）またはシーケンス・オーダ・セット（/O/）削除—レシーバFIFOは、4個の/I/コードまたはオーダ・セット（/O/）のどちらか一方を削除して、クロック・レート・ディスパリティを補正します。レシーバFIFOは、以下のIEEE802.3-2008の検出規則を実装しています：

• 現在のワードの上位4バイトが終端/T/コントロール文字を含んでいない場合、現在のワードの下位4個の/I/コードを削除します。

• レシーバFIFOが2個の連続した/O/オーダ・セットを受信する場合、1個の/O/オーダ・セットを削除します。

10GBASE-KRおよび1000BASE-KXのリンク・トレーニング

IEEE 802.3ap-2007仕様の72項で定義されているリンク・トレーニング・ファンクションは、コア・ファブリックに実装されています。1G/10GbEおよび10GBASE-KRのPHY IPリンク・トレーニング・ロジックには、トレーニング・フレーム・ジェネレータ、PRBS11ジェネレータ、コントロール・チャネルcodec、ローカル・デバイス（LD）トランシーバ送信PMAプリエンファシス係数ステータス・レポーティング、リンク・パートナ（LP）送信PMAプリエンファシス係数アップデート・リクエスト、およびレシーバ・リンク・トレーニング・ステータスが含まれています。



6-910GBASE-Rおよび10GBASE-KRのサポートされている機能AV530082013.05.06


Arria V GZチャネルは、プリタップ、メイン・タップ、およびファースト・ポストタップの3つのPMA送信ドライバ・プリエンファシス・タップを採用しています。これらのタップは、10GBASE-KRPHY動作の72項、セクション72.7.1.10のトランスミッタ出力波形で必要となり定義されています。

10GBASE-KRおよび1000BASE-KXの自動ネゴシエーション

IEEE 802.3ap-2007仕様の73項で定義されている自動ネゴシエーション・ファンクションは、コア・ファブリックに実装される必要があります。1G/10GbEおよび10GBASE-KRのPHY IPの自動ネゴシエーション・ロジックには、DME（Differential Manchester Encoding）ページcodec、ANページ・ロックおよびシンクロナイザ、および送信、受信、アービトレーションの各ロジック・ステート・マシンが含まれています。

10GBASE-KRのFEC（Forward Error Correction）

IEEE 802.3ap-2007仕様の74項で定義されているFECファンクションは、コア・ファブリックに実装される必要があります。Arria V GZデバイスでは、ハードPCSはFEC機能を必要とするアプリケーションをサポートしていません。FECサポートがある10GBASE-KRリンクを実装するには、PCS機能とFECロジックの全体がコア・ファブリック、およびネイティブPHY IPを使用して低レイテンシ・コンフィギュレーションでコンフィギュレーションされたトランシーバに実装される必要があります。

関連情報

ネイティブPHY IPコンフィギュレーション6-85ページの

1000BASE-Xおよび1000BASE-KXのトランシーバ・データパス以下の図は、1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのトランシーバ・データパスとクロック周波数を示しています。

図 6-8: 1000BASE-Xおよび1000BASE-KXのデータパス・コンフィギュレーション

RX

Phase

Com

pensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10B

Decoder

RateMatch

FIFO

Receiver Standard PCS Receiver PMA

Deskew

FIFO

WordAligner

Deserializer

CDR

Transmitter Standard PCS Transmitter PMA

Serializer

tx_serial_data

rx_serial_data

FPGAFabric

TXPhase

Com

pensation

FIFO

Byte

Seria

lizer

8B/10B

Encoder

TXBitS

lip

/2

/2

Parallel Clock

Serial Clock

Parallel and Serial Clock

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)

(125 MHz)

(125 MHz)

Serial Clock(From the ×1 Clock Lines)



CMU PLL

tx_coreclkin_1g

rx_coreclkin_1g

rx_clkout_1g

tx_clkout_1g



AV530081000BASE-Xおよび1000BASE-KXのトランシーバ・データパス6-10 2013.05.06


1000BASE-Xおよび1000BASE-KXのサポートされている機能以下の機能は、1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのトランシーバでサポートされています。

1000BASE-Xおよび1000BASE-KXコンフィギュレーションでの8B/10Bエンコーダ

1000BASE-Xおよび1000BASE-KXモードでは、8B/10Bエンコーダは、トランスミッタ・フェーズ補正FIFOから8ビット・データと1ビットのコントロール識別子をクロック・インし、10ビットのエンコードされたデータを生成します。10ビットのエンコードされたデータは、シリアライザに供給されます。

1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのアイドル・オーダ・セット生成

IEEE 802.3仕様では、GMIIがアイドルのときは常に1000BASE-Xおよび1000BASE-KX PHYがアイドル・オーダ・セット（/I/）を連続的に繰り返し送信することが要求されます。これによって、送信するアクティブ・データがないときは常にビットとワードの同期がレシーバによって維持されます。

1000BASE-Xおよび1000BASE-KXの機能モードでは、/K28.5/カンマの後に続くどの/Dx.y/も、現在のランニング・ディスパリティに基づいて、トランスミッタによって/D5.6/（/I1/オーダ・セット）または/D16.2/（/I2/オーダ・セット）に置き換えられます。ただし、/K28.5/の後に続くデータが、/D21.5/（/C1/オーダ・セット）または/D2.2/（/C2/）オーダ・セットの場合を除きます。/K28.5/の前のランニング・ディスパリティが正の場合は、/I1/オーダ・セットが生成されます。ランニング・ディスパリティが負の場合は、/I2/オーダ・セットが生成されます。/I1/の最後のディスパリティは、/I1/の最初のディスパリティと反対です。/I2/の最後のディスパリティは、最初のランニング・ディスパリティ（アイドル・コードの直前にあるもの）と同じです。これにより、アイドル・オーダ・セットの最後は負のランニング・ディスパリティになります。/K28.5/の後に続く/Kx.y/は置き換えられません。

/D14.3/、/D24.0/、および/D15.8/は、/D5.6/または/D16.2/によって置き換えられることに注意してください（/I1/、/I2/オーダ・セットの場合）。/D21.5/（/C1/オーダ・セットの一部）は置き換えられません。

注:

図 6-9: 自動オーダ・セット生成の例

K28.5 D14.3 K28.5 D24.0 K28.5 D15.8 K28.5 D21.5tx_datain [ ]

clock

Dx.y

Dx.y K28.5 D5.6 K28.5 D16.2 K28.5 D16.2 K28.5tx_dataout

Ordered Set

D21.5

/I1/ /I2/ /I2/ /C2/

1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのリセット状態

tx_digitalresetがデアサートされた後、1000BASE-Xおよび1000BASE-KXトランスミッタは、tx_datainポートにユーザー・データを送信する前に、3つの/K28.5/カンマ・コード・グループを送信します。これは、レシーバでの同期ステート・マシン動作に影響する可能性があります。



6-111000BASE-Xおよび1000BASE-KXのサポートされている機能AV530082013.05.06


同期シーケンスの送信をいつ開始したかに応じて、自動的に送信された3つの/K28.5/コード・グループの最後のものと、同期シーケンスの最初の/K28.5/コード・グループとの間に偶数個または奇数個の/Dx.y/コード・グループが送信されることになります。これら2つの/K28.5/コード・グループの間に偶数個の/Dx.y/コード・グループを受信した場合、同期シーケンスの最初の/K28.5/コード・グループは、奇数のコード・グループ境界から始まります（rx_even = FALSE）。IEEE802.3準拠の1000BASE-Xまたは1000BASE-KX同期ステート・マシンは、これをエラー状態として扱い、同期の喪失状態に入ります。

以下の図は、最後に自動送信されたの/K28.5/とユーザーが最初に送信した/K28.5/の間の/Dx.y/が偶数個ある例を示しています。サイクルn + 3において奇数のコード・グループで受信されたユーザー送信の最初の/K28.5/コード・グループによって、レシーバの同期ステート・マシンは同期の喪失状態になります。サイクルn + 3およびn + 4の最初の同期オーダ・セット/K28.5/Dx.y/は無視され、同期に成功するには更に3つのオーダ・セットが必要です。

図 6-10: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのリセット状態の例

clock

tx_dataout

tx_digitalreset

K28.5 K28.5 K28.5K28.5xxx Dx.y Dx.y K28.5 K28.5 K28.5Dx.y Dx.y Dx.y

n n + 1 n + 2 n + 3 n + 4

1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチFIFO

1000BASE-Xおよび1000BASE-KXモードでは、レート・マッチFIFOは、アップストリーム・トランスミッタおよびローカル・レシーバの基準クロック間の最大±100 ppm（計200 ppm）までの差を補正できます。1000BASE-Xおよび1000BASE-KXプロトコルでは、トランスミッタはIEEE 802.3仕様で規定される規則にしたがって、パケット間ギャップ時にアイドル・オーダ・セット/I1/（/K28.5/D5.6/）および/I2/（/K28.5/D16.2/）を送信する必要があります。

レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンがrx_syncstatus信号をHighにドライブすることにより同期の達成を示した後に開始されます。レート・マッチャは、レート・マッチFIFOのオーバーフローまたはアンダーランを防止するためにシンボルを1個だけ削除することが必要な場合でも、/I2/オーダ・セットの両方のシンボル（/K28.5/および/D16.2/）を削除または挿入します。レート・マッチャは、レート・マッチ動作を実行するのに必要な数の/I2/オーダ・セットを挿入または削除できます。

以下の図は、3個のシンボルを削除する必要がある場合のレート・マッチFIFO削除の例を示しています。レート・マッチFIFOは、/I2/オーダ・セットだけを削除することができるため、2個の/I2/オーダ・セットを削除（4個のシンボルを削除）します。



AV530081000BASE-Xおよび1000BASE-KXのサポートされている機能6-12 2013.05.06


図 6-11: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチ削除の例

datain

dataout

rx_rmfifodatadeleted

First /I2/ Skip Ordered Set

Dx.y K28.5K28.5

Second /I2/ Skip Ordered Set

/I2/ SKIP Symbol Deleted

D16.2 D16.2 K28.5 D16.2 Dx.y

Third /I2/ Skip Ordered Set

Dx.y K28.5 D16.2 Dx.y

以下の図は、1個のシンボルを挿入する必要がある場合のレート・マッチFIFO挿入の例を示しています。レート・マッチFIFOは、/I2/オーダ・セットだけを挿入することができるため、1個の/I2/オーダ・セットを挿入（2個のシンボルを挿入）します。

図 6-12: 1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのレート・マッチ挿入の例

datain

dataout

rx_rmfifodatainserted

First /I2/ Ordered Set

Dx.y K28.5K28.5

Second /I2/ Ordered Set

D16.2 D16.2

Dx.y K28.5 D16.2 D16.2 Dx.yK28.5 D16.2 K28.5

rx_rmfifodatadeletedおよびrx_rmfifodatainsertedの2つのレジスタ・ビットは、レート・マッチFIFOの削除および挿入のイベントを示します。rx_rmfifodatadeletedおよびrx_rmfifodatainsertedの両方のステータス・フラグは、各/I2/オーダ・セットが削除および挿入されたときにHighにラッチされます。

1000BASE-Xおよび1000BASE-KXコンフィギュレーションでのワード・アライナ

1000BASE-Xおよび1000BASE-KX機能モードでのワード・アライナは、自動同期ステート・マシン・モードにコンフィギュレーションされます。Quartus IIソフトウェアは、同期ステート・マシンを自動的にコンフィギュレーションして、レシーバが3つ連続した同期オーダ・セットを受信したときに同期を示します。同期オーダ・セットは、/K28.5/コード・グループとそれに続く奇数個の有効な/Dx.y/コード・グループです。レシーバが同期を達成する最も迅速な方法は、3つの連続する{/K28.5/, /Dx.y/}オーダ・セットを受信することです。

レシーバの同期は、各チャネルのrx_syncstatusポート上で示されます。rx_syncstatusポートがHighのときはレーンが同期していることを示し、rx_syncstatusポートがLowのときはレーンが同期に失敗したことを示します。レシーバは、3つ未満の有効なコード・グループによって分離された4つの無効なコード・グループを検出したとき、またはリセットされたときに、同期を失います。



6-131000BASE-Xおよび1000BASE-KXのサポートされている機能AV530082013.05.06


1000BASE-Xおよび1000BASE-KXコンフィギュレーションでの同期ステート・マシン・パラメータ

表6-1: 1000BASE-Xまたは1000BASE-KXモードでの同期ステート・マシンのパラメータ

設定同期ステート・マシンのパラメータ

3受信後同期が達成される有効な{/K28.5/, /Dx,y/}オーダ・セット数

4受信後同期が失われるエラー数

4受信後エラー・カウントを1減少させる、連続する正常コード・グループ数

10GBASE-R、10GBASE-KR、1000BASE-X、および1000BASE-KXコンフィギュレーションでのトランシーバ・クロッキング

トランシーバ・バンクのCMU PLLまたは補助トランスミッタ（ATX）PLLは、10GBASE-R、10GBASE-KR、1000BASE-X、および1000BASE-KXチャネルのパラレル・クロック用のトランスミッタ・シリアルおよびフラクショナルPLLを生成します。以下の表に、コンフィギュレーションの詳細について示します。

表6-2: 10GBASE-R、10GBASE-KR、および1000BASE-KXコンフィギュレーションでの入力基準クロック周波数およびインタフェース・スピードの仕様

FPGAファブリック-トランシーバ・イン

タフェース周波数

（MHz）

FPGAファブリック-トランシーバ・イン

タフェース幅

基準クロック周波数

（MHz）PHYタイプPHYの IPタイプ

156.2564ビット・データ、8ビット・コントロール

644.53125、322.265625

10GBASE-R10GBASE-R PHY IP


644.53125、322.265625

10GBASE-Rおよび10GBASE-KR

1G/10GbEおよび10GBASE-KR PHY IP

1258ビット・データ、gmii_tx_enおよびgmii_tx_errコントロール

125, 62.51000BASE-Xおよび1000BASE-KX

1G/10GbEおよび10GBASE-KR PHY IP

InterlakenInterlakenはスケール化可能であり、10から100 Gbps以上の伝送速度を可能にするチップ間インタコネクト・プロトコルです。



AV530081000BASE-Xおよび1000BASE-KXコンフィギュレーションでの同期ステート・マシン・パラメータ6-14 2013.05.06


Arria V GZデバイスは、Interlakenコンフィギュレーションでレーンごとに最大12.5 Gbpsの送信速度をサポートしています。InterlakenコンフィギュレーションでのPCSブロックはすべて、InterlakenProtocol Definitionのレビジョン1.2に準拠しています。

MegaWizard Plug-In Managerで、InterfacesメニューのInterlakenのInterlaken PHY IPをインスタンス化することで、Interlakenリンクを実装できます。

関連情報

アルテラ・トランシーバPHY IPコアのユーザー・ガイドのInterlakenPHY IPコアの章を参照してください。



6-15InterlakenAV530082013.05.06




トランシーバ・データパス・コンフィギュレーション図 6-13: Interlakenデータパス・コンフィギュレーション

「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。

Transceiver PHY IP

Lane Data Rate

Number of Channels


Gear Box

Block Synchronizer




BER Monitor


Frame Generator, Synchronizer (Interlaken)

TX FIFO, RX FIFO (Mode)



TX/RX 10G PCS Latency (Parallel Clock Cycles)

40-Bit

Interlaken PHY IP

3.125 - 12.5 Gbps

1-24


Enabled(Frame Synchronous Mode)

Enabled

Bypassed

Enabled

Enabled(Elastic Buffer Mode)

TX: 7-28RX: 14-21

78.125 - 312.5 MHz

64-bit Data1-bit Control/Data

FIFO flow control signals

Enabled

Enabled

Bypassed



AV53008トランシーバ・データパス・コンフィギュレーション6-16 2013.05.06


図 6-14: Interlakenコンフィギュレーションでのトランシーバ・チャネル・データパス

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

Descram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

ox

RX

GearB

ox

64-Bit Data

64-Bit Data

Parallel Clock (Recovered - Lane Data Rate/40)

Parallel Clock (Lane Data Rate/40)

40

Serializer

Deserializer

CDR

tx_serial_data

rx_serial_data

1-BitControl

TX FIFOControls and Status (1)

RX FIFOControls and Status (2), (3)

1-Bit Control40

tx_clkout/tx_user_clkout

rx_clkout/rx_user_clkout

tx_coreclkin

rx_coreclkin

Clock Divider




Notes:(1) TX FIFO Control and Status (transmit backpressure and datavalid, synchronization done)(2) RX FIFO Control (receive FIFO read enable and datavalid)(3) RX FIFO Status (receive FIFO overflow and partially empty)

Parallel ClockSerial ClockParallel and Serial Clocks

CMU PLL

サポートされている機能Interlakenプロトコルは、数多くのフレーミング・レイヤ・ファンクションをサポートしています。それらのファンクションは、Interlaken Protocol Definitionのレビジョン1.2で定義されています。

表6-3: Interlakenコンフィギュレーションでサポートされている機能

サポートの有無機能

有メタフレーム生成およびペイロード挿入

有ブロック同期（ワード・アラインメント）およびメタフレーム同期（フレーム同期）

有64B/67Bフレーミング

有±96ビットのディスパリティ・メンテナンス

有フレーム同期スクランブリングとデスクランブリング

有診断ワードの生成

有フレーミング・レイヤのコントロール・ワード転送



6-17サポートされている機能AV530082013.05.06


サポートの有無機能

有CRC-32の生成とレーン・データ・インテグリティのチェック

有マルチ・レーン・デスキュー・アラインメント

使用可送受信FIFOバックプレッシャの制御およびハンドシェイク

ブロック・シンクロナイザ

レシーバPCSのブロック・シンクロナイザは、64B/67Bワード境界をロックして、それを維持します。このブロックは、データ・ストリーム内の有効な同期ヘッダ・ビットを検索し、連続した64個のリーガル同期パターンを見つけるとロックします。64B/67Bワード境界をロックすると、ブロック・シンクロナイザは無効な同期ヘッダ・ビットを継続的にモニタしてフラグを立てます。連続した64個のワード境界の中に無効な同期ヘッダ・ビットが16個以上見つかった場合、ブロック・シンクロナイザはロック・ステートをデアサートして、有効な同期ヘッダ・ビットを再度検索します。

ブロック・シンクロナイザは、Interlaken Protocol Definition v1.2の図13に示されているフロー図を実装しており、FPGAファブリックにワード・ロック・ステータスを提供します。

64B/67Bフレーム・ジェネレータ

Interlaken Protocol Definition v1.2で説明しているように、送信フレーム・ジェネレータは64B/67Bエンコーディングを実装しています。Interlakenのメタフレーム・ジェネレータは、フレーミング・レイヤ・コントロール・ワード、フレーム・シンクロナイザ、スクランブラ・ステート、スキップ・ワード、および診断ワードを同期して生成し、トランスミッタ・データをメタフレームのペイロードにマップします。メタフレームの長さは5から最大8191までプログラム可能で、8バイト・ワードです。

トランスミッタとレシーバの両方で、同じ値のメータフレームの長さがプログラムされていることを確認してください。

注:

フレーム・シンクロナイザ

レシーバ・フレーム・シンクロナイザはメタフレームの境界を区別して、同期、スクランブラ・ステート、スキップ、および診断の各フレーミング・レイヤ・コントロール・ワードを検索します。4連続で同期ワードが特定されると、フレーム・シンクロナイザはフレームをロックした状態になります。後続のメタフレームは、同期ワードとスクランブラ・ステート・ワードが有効であることをチェックされます。4連続の無効な同期ワード、または3連続のミスマッチ・スクランブラ・ステート・ワードが受信されると、フレーム・シンクロナイザはフレームのロックを失います。また、このときフレーム・シンクロナイザは、FPGAファブリックにレシーバ・メタフレームのロック・ステータスを提供します。

ランニング・ディスパリティ

ディスパリティ・ジェネレータは、± 96ビット境界のランニング・ディスパリティを維持するために、送信された各ワード内のビットのセンスを反転させます。Interlaken Protocol Definition Revision1.2の表4に説明しているように、ビット位置66にフレーミング・ビットを供給します。フレーミング・ビットは、そのワードのビット[63:0]が反転されているかどうかを識別するために、ディスパリティ・チェッカをイネーブルします。



AV53008サポートされている機能6-18 2013.05.06


フレーム同期スクランブル/デスクランブル

トランスミッタ/レシーバPCSのスクランブラ/デスクランブラ・ブロックは、Interlaken ProtocolDefinition Revision 1.2に基づいてクランブラ/デスクランブラ多項式 x58 + x39 + 1を実装します。同期ワードやスクランブラ・ステート・ワードだけでなく、64B/67Bフレーミング・ビットもスクランブル/デスクランブルされません。InterlakenのPHY IPコアは、ランダムな線形フィードバック・シフト・レジスタ（LFSR）の初期シード値をレーンごとに自動的にプログラムします。

Interlaken Protocol Definition Revision 1.2の図1に示すステート・フローで説明しているように、レシーバPCSは、スクランブラをメータ・フレームに同期させます。

フレーム・シンクロナイザは、Avalon®Memory-Mapped Management Interfaceを使用している場合、エラーおよびパフォーマンス監視ポートの全セットをFPGAファブリックのインタフェースおよびレジスタ・ステータス・ビットに対して機能させます。レシーバ・レディ・ポート、フレーム・ロック・ステータス、およびCRC（Cyclic Redundancy Check）-32エラー検出ポートは、FPGAファブリックに使用可能です。Avalon Memory-Mapped Management Interfaceは、ワード境界ロック、フレーム・ロック・ステータス、同期ワード・エラー検出、スクランブラ・ミスマッチ・エラー、およびCRC-32エラー検出ステータス・レジスタ・ビットを使用して追加機能を提供します。

スキップ・ワードの挿入

フレーム・ジェネレータは、スクランブラ・ステート・ワードに続くすべてのメタフレームを使用して修正必須ロケーション・スキップ・ワードを生成し、トランスミッタFIFOキャパシティ・ステートに基づいて追加のスキップ・ワードを生成します。

スキップ・ワードの削除

フレーム・シンクロナイザは、スキップ・ワードを削除しません。その代わり、フレーム・シンクロナイザは受信するスキップ・ワードをMACレイヤに転送して、MACがデスキュー・アラインメントを維持・実行できるようにします。

診断ワードの生成とレーン・データ・インテグリティのチェック（CRC-32）

CRC-32ジェネレータは、各メタフレーム用にCRCを計算して、そのメタフレームの診断ワードにそれを追加します。FPGAファブリックには、オプショナルなCRC-32エラー・フラグも提供されます。

フレーミング・レイヤのコントロール・ワード転送

4つのメタフレーム・フレーミング・レイヤ・コントロール・ワード、つまり同期、スクランブラ・ステート、スキップ、および診断の各ワードは削除されませんが、MACレイヤに転送されます。この動作によって、MACレイヤはマルチレーン・デスキュー・アラインメントをFPGAファブリック内でできるようになります。

マルチ・レーン・デスキュー・アラインメント

Interlaken PHY IPは、マルチ・レーン・デスキュー・アラインメントをサポートしていません。コア・ファブリックにマルチ・レーン・デスキュー・ステート・マシンを実装するか、またはFPGAファブリック内にAltera Interlaken MegaCore®ファンクションを実装する必要があります。





送受信FIFOコントロールおよびステータス

Interlaken PCSは、送受信FIFOをエラスティック・バッファ・モードにコンフィギュレーションします。このモードの動作では、レーン同期信号、バックプレッシャおよびFIFOコントロール信号、およびステータス・ポート信号がハンドシェイク用としてMACレイヤに提供されます。

トランシーバ・マルチ・レーン結合および送信スキューソフト結合IPは、トランシーバでのInterlaken結合で使用されます。各レーンのトランシーバ・クロッキングは、非結合としてコンフィギュレーションされます。マルチ・レーン・デザインでは、各バンクの送信PLLから等距離にある専用PLL基準クロック・ピンを選択する必要があります。レーン間スキューを最小限に抑えるために、レーン・ボード・トレースを厳密に一致させる必要があります。

関連情報

• 各機能に関連するInterlaken PHY IPコントロールおよびステータス信号について詳しくは、アルテラ・トランシーバPHY IPコアのユーザー・ガイドのInterlaken PHY IPコアの章を参照してください。

• Interlaken MegaCoreファンクションのユーザー・ガイド

トランシーバ・クロッキングここでは、Interlakenプロトコルでのトランシーバ・クロッキングについて説明します。



AV53008トランシーバ・クロッキング6-20 2013.05.06




http://www.altera.com/literature/ug/ug_interlaken.pdf


図 6-15: 4レーンInterlakenコンフィギュレーションで使用可能なクロッキング・リソース

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider

Central Clock Divider

Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider

Receiver PCS (Master)

Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

Local Clock Divider

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR(2)

InputReferenceClock

Deserializer CDR

InputReferenceClock

To Transmitter Channel






Deserializer CDR

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS

CMU PLLは、トランシーバ・バンク内の最大5個のInterlakenレーンにクロックを提供することがあります。ATX PLLが使用されている場合、PLLはトランシーバ・バンク内のInterlakenレーンを最大6個までクロックできます。

ATX PLLをイネーブルするには、Interlaken PHY IPのPLL typeパラメータでATX PLLを選択する必要があります。

注:



6-21トランシーバ・クロッキングAV530082013.05.06


PCI Express（PCIe）—Gen1、Gen2、およびGen3PCIe仕様（バージョン3.0）で、Gen1（2.5 Gbps）、Gen2（5 Gbps）、およびGen3（8 Gbps）のシグナリング・レートでのPCIe準拠の物理層デバイスの実装について詳細が提供されています。

デバイスはPCIeハードIPブロックを内蔵しており、これを使用してPCIeプロトコル・スタックのPHY-MAC層、データ・リンク層、およびトランザクション層を実装することができます。最大4個のPCIeハードIPブロックがArria V GZデバイス内にあります。PCIeハードIPブロックをイネーブルしている場合、トランシーバはハードIPブロックと接続します。その他の場合、トランシーバはPIPEインタフェースを介して直接接続しています。そして、コア・ファブリックからSoft-IPMACレイヤ、データ・リンク・レイヤ、およびトランザクション・レイヤをPIPEインタフェースに実装する必要があります。

以下の方法でトランシーバをPCIe機能コンフィギュレーションにコンフィギュレーションできます。

• PCI Express用Arria V GZハードIP• PCI Express用PHY IPコア（PIPE）

以下の表は、PCIe機能コンフィギュレーションでのトランシーバでサポートされている2つの方法を示しています。

表6-4: トランシーバのサポート

PCI Express用PHY IPコア（PIPE）PCI Express用Arria V GZハードIPサポートの種類

有有Gen1、Gen2、およびGen3のデータ・レート

—有MAC、データ・リンク、およびトランザクション・レイヤ

Gen1およびGen2用PIPE 2.0

Gen1/Gen2サポートのあるGen3用PIPE 3.0類似のサポート

PIPE 3.0を介したハードIP類似のサポート

トランシーバ・インタフェース

MegaWizard Plug-In Managerで、Interfacesメニューの PCI ExpressでPHY IP Core for PCI Express (PIPE)をインスタンス化することで、PCI Express（PIPE）コンフィギュレーション用のPHY IPコアを実装できます。

Arria V GZトランシーバは、x1、x2、x4、およびx8レーンのコンフィギュレーションをサポートしています。PCIe x1コンフィギュレーションでは、各チャネルのPCSおよびPMAブロックは個別にクロックされてリセットされます。PCIex2、x4、およびx8コンフィギュレーションでは、2レーン、4レーン、および8レーンのPCIeリンク用のチャネル結合をサポートしています。結合チャネル・コンフィギュレーションでは、すべての結合チャネルのPCSとPMAブロックは、共通のクロックおよびリセット信号を共有します。



AV53008PCI Express（PCIe）—Gen1、Gen2、およびGen36-22 2013.05.06


関連情報

• PCI Express用Arria VハードIPのユーザー・ガイド

• アルテラ・トランシーバPHY IPコアのユーザー・ガイドのPCI Express用PHY IPコア（PIPE）の章を参照してください。

トランシーバ・データパス・コンフィギュレーションPCI Express用のトランシーバ・データパスは、Gen3がイネーブルされているかどうかに応じて異なります。



6-23トランシーバ・データパス・コンフィギュレーションAV530082013.05.06

http://www.altera.com/literature/ug/ug_a5_pcie.pdf




図 6-16: PCIe Gen1およびGen2のPIPEデータパス・コンフィギュレーション

このトランシーバ・データパス・コンフィギュレーションは、Gen3がイネーブルされていないときのコンフィギュレーション用です。

Bonded Data Rate


PMA-PCS Interface Width

Word Aligner (Pattern)

Rate Match FIFO


PCIe hard IP

Byte Serializer/Deserializer

PCS-PIPE 2.0 Interface Width


Reference Clock

10-Bit

AutomaticSynchronizationState Machine(/K28.5/K28.5-/)

Enabled

IP PHY IP Core for PCI Express (PIPE)

x1, x2, x4, x8 x1, x2, x4, x8

10-Bit


Enabled

Enabled Enabled

Disabled Disabled

EnabledDisabled

8-Bit 16-Bit

Enabled

16-Bit

PCS-PIPE 2.0 InterfaceFrequency 250 MHz 125 MHz

5 / 22 4-4.5 /14-14.5

4-4.5 /14-14.5

250 MHz

2.5 Gpbs for Gen1 5.0 Gbps for Gen2

100/125 MHz 100/125 MHz





図 6-17: PCI Expressデータパス・コンフィギュレーションでのPCIe Gen1、Gen2、およびGen3のハードIPおよびPHY IPコア

このトランシーバ・データパス・コンフィギュレーションは、Gen3がイネーブルされているときのコンフィギュレーション用です。

Bonded Data Rate


PMA-PCS Interface Width

Word Aligner (Pattern)



Scrambler/Descrambler


Hard IP Avalon ST Interface Width (2)

Hard IP Avalon STInterface Width (2)

Reference Clock

Gear Box and Block Synchronizer

Reset Controller (1)

64-Bit, 128-Bit,256-Bit64-Bit, 128-Bit 64-Bit, 128-Bit

125 MHz, 250 MHz125 MHz, 250 MHz 125 MHz, 250 MHz

10-Bit


Enabled

Disabled

IP Hard IP for PCI Express andPHY IP Core for PCI Express with Gen3 enabled

x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8

10-Bit


Enabled

Disabled Disabled

Disabled Disabled

Enabled Enabled

2.5 Gpbs for Gen1 5.0 Gbps for Gen2

100/125 MHz 100/125 MHz

32-Bit

Disabled

Enabled

Disabled Disabled Enabled

Enabled

Disabled

8.0 Gbps for Gen3

100/125 MHz

Hard Hard Soft

PIPE 3.0-like Width 32-Bit 32-Bit32-Bit


1.5-2.25 /6.5-7.25

1.5-2.25 /6.5-7.25

1.5-2.25 /6.5-7.25

トランシーバ・チャネルのデータパス

以下の図は、Gen3ディセーブル時のPIPEコンフィギュレーションを使用したPCIe Gen1/Gen2コンフィギュレーション用の、Arria V GZのトランスミッタおよびレシーバのチャネル・データパスです。このコンフィギュレーションでは、トランシーバはPIPE 2.0準拠のインタフェースに接続します。



6-25トランシーバ・データパス・コンフィギュレーションAV530082013.05.06


図 6-18: Gen3ディセーブル時のPIPEコンフィギュレーションでのPCIe Gen1/Gen2用のトランシーバ・チャネルのデータパス

RXPh

ase

Comp

ensation

FIFO

TXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

Byte

Seria

lizer

8B/10

BDe

code

r

8B/10

BEn

code

r

TXBit

Slip

Rate

Match

FIFO


Deskew

FIFO

WordA

ligne

r

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data


Seria

lizer

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

以下の図は、32ビットPIPE 3.0類似インタフェースとPCI Expressベース仕様バージョン3.0イネーブル時のPCIe Gen1/Gen2/Gen3コンフィギュレーション用の、Arria V GZのトランスミッタおよびレシーバのチャネル・データパスです。

図 6-19: PCIe Gen1/Gen2/Gen3コンフィギュレーションでのトランシーバ・チャネルのデータパス


Receiver PMAReceiver Gen3 PCS


Transmitter Gen3 PCS Transmitter PMA

RXPh

ase

Comp

ensation

FIFO

TXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

Byte

Seria

lizer

8B/10

BDe

code

r

8B/10

BEn

code

r

TXBit

Slip

Rate

Match

FIFO

Deskew

FIFO

WordA

ligne

r

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data

Seria

lizer

Scramb

ler

Gear

Box

Descramb

ler

128B

/130B

Decode

r

128B

/130B

Encode

r

Rate

Match

FIFO

Block

Synchron

izaer

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

関連情報

Arria Vデバイスでのトランシーバ・アーキテクチャ

PCIeコンフィギュレーションでサポートされている機能PCIeコンフィギュレーションでサポートされている機能は、2.5 Gbps、5 Gbps、および8 Gbpsデータ・レートのコンフィギュレーションとは異なっています。



AV53008PCIeコンフィギュレーションでサポートされている機能6-26 2013.05.06

http://www.altera.com/literature/hb/arria-v/av_53001.pdf


表6-5: PCIeコンフィギュレーションでサポートされている機能

Gen3

（8 Gbps）

Gen2

（5 Gbps）

Gen1

（2.5 Gbps）

機能

使用可使用可使用可x1、x2、x4、x8リンク・コンフィギュレーション

使用可使用可使用可PCIe準拠同期ステート・マシン

使用可使用可使用可±300 ppm（合計600 ppm）のクロック・レート補正

——使用可8ビットFPGAファブリック-トランシーバ・インタフェース（PIPE 2.0）

—使用可使用可16ビットFPGAファブリック-トランシーバ・インタフェース（PIPE 2.0）

使用可——32ビットFPGAファブリック-トランシーバ・インタフェース（PIPE 3.0類似）

使用可使用可使用可64ビットのハードIP Avalon-STインタフェース幅（ハードIPのみ）

使用可使用可使用可128ビットのハードIP Avalon-STインタフェース幅（ハードIPのみ）

使用可使用可—256ビットのハードIP Avalon-STインタフェース幅（ハードIPのみ）

使用可使用可使用可トランスミッタ・ドライバ電気的アイドル

使用可使用可使用可レシーバ検出

—使用可使用可8B/10Bエンコーダ/デコーダ・ディスパリティ制御。

使用可——128B/130Bエンコーダ/デコーダ

使用可使用可使用可パワー・ステート管理

使用可使用可使用可レシーバPIPEステータス・エンコーディング（pipe_rxstatus[2:0]）

—使用可—2.5 Gbpsと5 Gbps間でのシグナリング・レートのダイナミックな切り替え

使用可——2.5 Gbps、5 Gbpsおよび8 Gbps間でのシグナリング・レートのダイナミックな切り替え

使用可使用可—差動出力電圧制御用のダイナミックなトランスミッタ・マージン

使用可使用可—-3.5dBと-6dBのダイナミックなトランスミッタ・バッファ・ディエンファシス

使用可——ダイナミックなGen3トランシーバ・プリエンファシス、ディエンファシス、およびイコライゼーション



6-27PCIeコンフィギュレーションでサポートされている機能AV530082013.05.06


PIPE 2.0インタフェース

PCIe PIPEコンフィギュレーションでは、各チャネルがPIPEインタフェース・ブロックを備えています。このブロックは、PHY-MACレイヤおよびトランシーバ・チャネルPCSとPMAブロックの間でデータ、コントロールおよびステータス信号を転送します。PIPEコンフィギュレーションは、PIPE 2.0仕様に準拠しています。PIPEコンフィギュレーションを使用する場合、FPGAファブリックのソフトIPを使用してPHY-MACレイヤを実装する必要があります。

PIPEインタフェース・ブロックは、PHY-MACレイヤとトランシーバ間でのデータ、コントロールおよびステータス信号の転送に加えて、PCIe準拠の物理層デバイスに要求される以下の機能を実装しています。

• トランスミッタ・バッファを強制的に電気的アイドル状態にします• レシーバ検出シーケンスを開始します• 8B/10Bエンコーダ/デコーダを制御します• 128B/130Bエンコーダ/デコーダを制御します• PCIeパワー・ステートを管理します• さまざまなPHYファンクションの完了を表示します• PCI Express（PIPE）仕様に規定されている通り、pipestatus[2:0]信号にレシーバ・ステータスおよびエラー状態をエンコードします

トランシーバ・データパスのクロッキングは、非結合（×1）コンフィギュレーションと結合（×4および×8）コンフィギュレーションで異なります。

Gen1（2.5 Gbps）とGen2（5 Gbps）の信号レート間のダイナミックな切り替え

PIPEコンフィギュレーションでは、PIPE MegaWizard Plug-In Managerは、PCIe仕様で指定されているRATE信号と同じ機能を持つ入力信号（pipe_rate）を提供します。この入力信号（pipe_rate）がLowからHighに遷移すると、データ・レートがGen1からGen2に切り替わります。この入力信号がHighからLowに遷移すると、データ・レートがGen2からGen1に切り替わります。16ビット幅のトランシーバ・インタフェースを一定に保ちながらトランシーバ・データパス・クロック周波数を250 MHzと500 MHzの間で変更することによりシグナリング・レートがGen1とGen2の間で切り替わります。

トランスミッタの電気的アイドルの生成

Arria V GZデバイスのPIPEインタフェース・ブロックは、電気的アイドル信号がアサートされると、チャネルのトランスミッタ・バッファを電気的アイドル状態にします。電気的アイドル中、トランスミッタ・バッファの差動および共通のコンフィギュレーション出力電圧レベルは、PCIeGen1およびGen2のデータ・レート両方でPCIeベース仕様2.0に準拠しています。

PCIe仕様では、特定のパワー・ステートのときにトランスミッタ・ドライバが電気的アイドル状態になることが必要です。さまざまなパワー・ステートで必要となる入力信号レベルについて詳しくは、「パワー・ステート管理」を参照してください。

パワー・ステート管理

PCIe仕様では、物理層デバイスが消費電力を最小限にするためにサポートする必要のある4種類のパワー・ステート（P0、P0s、P1、およびP2）が定義されています。





• P0は通常動作状態で、この場合、パケット・データはPCI Express（PIPE）リンク上で転送されます。

• P0s、P1、およびP2は低パワー・ステートで、物理層は消費電力を最小化するためにPHY-MAC層の指示に従って、このステートに遷移しなければなりません。

Arria V GZトランシーバのPIPEインタフェースは、PIPEコンフィギュレーションでコンフィギュレーションされた各トランシーバ・チャネルについて、入力ポートが設けられています。

P0パワー・ステートから低パワー・ステート（P0s、P1、およびP2）に遷移する場合、PCIe仕様により、物理層デバイスが省電力手段の実装を必要とします。Arria V GZトランシーバ

注:

は、低パワー・ステートでトランスミッタ・バッファを電気的アイドルにすること以外の省電力手段を実装していません。

準拠パターンの送信サポートに対する8B/10Bエンコーダの使用

リンク・トレーニングおよびステータス・ステート・マシン（LTSSM）がPolling.Complianceサブステートになると、PCIeのトランスミッタは準拠パターンを送信します。Polling.Complianceサブステートは、トランスミッタがPCIeの電圧とタイミングの仕様に電気的に準拠しているかどうか評価するために使用されます。

レシーバ電気的アイドル・インタフェース

PCIeプロトコルでは、アナログ回路を使用して電気的アイドル状態を検出する代わりに、レシーバで電気的アイドル状態を推測することができます。

すべてのPIPEコンフィギュレーション（×1、×4、および×8）では、各レシーバ・チャネルPCSのオプションとして、PCIeベース仕様2.0に規定されている電気的アイドル・インタフェースの条件を実装するように設計された電気的アイドル・インタフェース・モジュールが用意されています。

レシーバ・ステータス

PCIe仕様では、PHYが3ビットのステータス信号（pipe_rxstatus[2:0]）上にレシーバ・ステータスをエンコードすることを必要とします。このステータス信号は、PHY-MACレイヤによってその動作で使用されます。PIPEインタフェース・ブロックは、トランシーバ・チャネルPCSとPMAブロックからステータス信号を受信し、FPGAファブリックへのpipe_rxstatus[2:0]信号上にステータスをエンコードします。pipe_rxstatus[2:0]信号上へのステータス信号のエンコードは、PCIe仕様に準拠しています。

レシーバ検出

Arria V GZトランシーバのPIPEインタフェース・ブロックは、LTSSMの検出ステートのときにPCIeプロトコルで必要なレシーバ検出の動作に入力信号（pipe_txdetectrx_loopback）を提供します。pipe_txdetectrx_loopback信号がP1パワー・ステートにアサートされると、PCIeインタフェース・ブロックはそのチャネルのトランスミッタ・ドライバにコマンド信号を送信し、レシーバ検出シーケンスを開始します。P1パワー・ステートでは、トランスミッタ・バッファは常に電気的アイドル状態である必要があります。レシーバ検出回路は、このコマンド信号を受信した後、トランスミッタ・バッファの出力にステップ電圧を生成します。アクティブなレシーバ（PCIe入力インピーダンス要求に適合するもの）が遠端に存在している場合、トレース上のステップ電圧の時定数は、レシーバが存在しない場合のステップ電圧の時定数よりも大きくなります。レシーバ検出回路は、トレース上に現れるステップ電圧の時定数を監視し、レシーバが



6-29PCIeコンフィギュレーションでサポートされている機能AV530082013.05.06


検出されたかどうかを判断します。レシーバ検出回路の動作には125 MHzのクロックが必要で、これはfixedclkポートにドライブする必要があります。

レシーバ検出回路を確実に動作させるためにはトランシーバ・オンチップ終端を使用する必要があり、また、シリアル・リンク上のAC結合コンデンサおよびシステムで使用しているレシーバの終端値がPCIeベース仕様2.0に準拠していなければなりません。

注:

PIPEコアは、1ビットのPHYステータス信号（pipe_phystatus）および3ビットのレシーバ・ステータス信号（pipe_rxstatus[2:0]）を使用して、レシーバが検出されたかどうか、PIPE2.0仕様に基づいて表示します。

Gen1およびGen2のレート・マッチFIFO

PCIeプロトコルに準拠して、Arria V GZレシーバ・チャネルはレート・マッチFIFOを備えており、アップストリーム・トランスミッタ・クロックとローカル・レシーバ・クロック間のわずかなクロック周波数の差を最大±300 ppmまで補正できます。

PCIeのリバース・パラレル・ループバック

PCIeリバース・パラレル・ループバックは、Gen1、Gen2およびGen3のデータ・レートのPCIe機能コンフィギュレーションのみで使用可能です。受信したシリアル・データは、レシーバCDR、デシリアライザ、ワード・アライナ、およびレート・マッチFIFOバッファを通り、その後、トランスミッタ・シリアライザにループバックされ、トランスミッタ・バッファを通って送り出されます。受信データは、ポートを通じてFPGAファブリックでも使用できます。このループバック・モードは、PCIe仕様2.0に準拠しています。Arria V GZデバイスは、このループバック・モードをイネーブルするための入力信号を提供します。

これは、PIPEコンフィギュレーションでサポートされている唯一のループバック・オプションです。

注:

図 6-20: PCIeリバース・パラレル・ループバック・モードのデータパス

灰色で示されているブロックはInactiveです。

RXPhase

Com

pensation

FIFO

TXPhase

Com

pensation

FIFO

ByteOrdering

ByteDeserializer

ByteSerializer

8B/10B

Decoder

8B10BEncoder

RateMatch

FIFO


DeskewFIFO

WordAligner

Deserializer

CDR

Transmitter Standard PCS Transmitter PMASerializer

Reverse ParallelLoopback Path

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

関連情報

• アルテラ・トランシーバPHY IPコアのユーザー・ガイドのPCI Express用PHY IPコアの章を参照してください。

• ArriaVデバイスでのトランシーバ・アーキテクチャの章の「スタンダードPCSアーキテクチャ」の項を参照してください。









• Gen1とGen2のデータ・レート間の切り替えにおけるパワー・ステート要件について詳しくは、PCIeベース仕様2.0を参照してください。

PCIe Gen3でサポートされている機能PCIe Gen3ハードPCSは、Gen3ベース仕様をサポートしています。PCIe Gen3の動作は、Arria V GZのPCI Express IP用ハードIPまたはPCI Express用PHY IPを使用して実装できます。

Arria V GZのPCI Express用ハードIPでは、PCIe Baseベース仕様のバージョン3.0またはPCI Expressベース仕様のバージョン2.1を選択することで、Gen1、Gen2、Gen3動作用の32ビット幅PIPE 3.0類似インタフェースがイネーブルされます。

PCI Express用PHY IPコアでは、Gen3を選択することによって32ビット幅PIPE 3.0類似インタフェースがイネーブルされて、Gen1またはGen2を選択することによってGen1およびGen2動作用の16ビット/8ビット幅PIPE 2.0インタフェースがイネーブルされます。

ブロック同期（ワード・アライナ）

ブロック・シンクロナイザは、CDRから受信するシリアル・データを130ビット・ワード境界にアラインメントします。ブロック・シンクロナイザは、Electrical IDLE Exitシーケンス・オーダ・セット（EIEOS）またはLast FTS OSおよびSKPオーダ・セットを検索して識別することでワード境界を区別し、受信するシリアル・データ・ストリームからワード境界を正しく識別します。ブロック・シンクロナイザは、ワード長の違いのため、SKPオーダ・セットの受信に続く新たなブロック境界に再アラインメントし続けます。

Gen3レート・マッチFIFO

PCIeプロトコル要件に対応してソースと終端装置の間での最大±300 ppmのクロック周波数の差を補正するために、レシーバ・チャネルはレート・マッチFIFOを備えています。レート・マッチFIFOは、4つのSKP文字を追加/削除して、FIFOが空またはフルにならないように維持します。レート・マッチFIFOはブロック・シンクロナイザでskip_found信号をモニタします。レート・マッチFIFOがほぼフルになると、FIFOは4つのSKP文字を削除します。レート・マッチFIFOが空に近づくと、FIFOは次に使用可能なSKPオーダ・セットの最初にSKP文字を挿入します。

128B/130Bエンコーダ/デコーダ

PCIe Gen1およびGen2とは異なり、PCIe Gen3のエンコーダ/デコーダは8B/10Bエンコーディングを使用しません。PCIeGen3のエンコーダ/デコーダは、2ビットの同期ヘッダと128ビットのデータ・ワードを使用します。PCSエンコーダは、その2つの同期ヘッダ・ビットをデータのすべての128ビットに追加して、オーダ・セット・パケットおよびTS1/TS2オーダ・セットの最初のシンボルを除くデータ・パケットのスクランブルをイネーブルします。エンコーダ/デコーダは、処理中のペイロードがオーダ・セットなのかデータ・パケットなのかに応じて、スクランブルを継続的にイネーブルまたはディセーブルします。Electrical IDLE Exitオーダ・セットまたはFast Trainingシーケンス・オーダ・セットが受信されると、スクランブラは最初のシード値にリセットされます。エンコーダ/デコーダは、データ・ストリームでオーダ・セットおよび同期ヘッダ・ビットの違反もモニタします。

Gen3ギア・ボックス

PCIe 3.0ベース仕様では、SKPオーダ・セットを除いたブロック・サイズが130ビット必要になります。SKPオーダ・セットは、66、98、130、162、または194ビットの長さです。128B/130Bエン



6-31PCIe Gen3でサポートされている機能AV530082013.05.06

http://www.pcisig.com/specifications/pciexpress/base2/

http://www.pcisig.com/specifications/pciexpress/base2/


コーダと可変長SKP文字で生成されたデータの130ビット・ブロックは、PMAシリアライザが受け取れる32ビットのパラレル・データ・セグメントにリオーダされる必要があります。トランシーバはギア・ボックスを採用しており、130ビット・データ・ワードとGen3用に修正された32ビットのシリアライゼーションPMAファクタ間のこの小数ビットの差を調整します。

スクランブラ/デスクランブラ

スクランブルおよびデスクランブルは、PCIeGen3の動作中に使用されて、レシーバが復元クロックを正しく再生成する上で充分な遷移を保証します。2ビットの同期ヘッダ・ビット、およびTS1/TS2オーダ・セットの最初のシンボルは決してスクランブルされません。

PIPE 3.0類似Gen3インタフェース

PCIe Gen3は、トランシーバに追加された新しい機能です。PCSはPCI Express 3.0ベース仕様をサポートしています。PIPEインタフェースは、32ビット幅のPIPE 3.0類似インタフェースに拡張されています。PIPEインタフェースは、電気的アイドル、レシーバ検出、および速度ネゴシエーションとコントロールなどのPHYファンクションを制御します。つまり、Gen3 PIPE 3.0類似インタフェース・ブロックは、次の動作を実行します：

• Gen1、Gen2、Gen3の速度間でのダイナミックなクロック選択• Gen3の自動速度ネゴシエーション（ASN）• 128B/130Bエンコーダ/デコーダの制御• Gen3電気的アイドルのEntryおよびExitの検出/CDRコントロール・ブロック• Gen3およびGen2/Gen1 PCSデータ・レートのダイナミックな自動速度ネゴシエーション• トランシーバPMAデータ・レートおよびPLLのダイナミックな切り替え

自動速度ネゴシエーション・ブロック

PCIe Gen3モードは、Gen1（2.5 Gbps）、Gen2（5.0 Gbps）およびGen3（8.0 Gbps）のシグナリング・データ・レートの間でのASN（自動速度ネゴシエーション）をイネーブルします。シグナリング・レートの切り替えは、修正された32ビット幅のPIPE 3.0類似インタフェースを使用して、周波数スケーリングとPMAおよびPCSブロックのコンフィギュレーションを通して行われます。

PMAは、グリッチ・フリー方法によって、Gen1、Gen2、およびGen3のデータ・レート間でクロックを切り替えます。非結合x1チャネルでは、ASNモジュールはそのチャネルでの速度ネゴシエーションを容易にします。結合x2、x4、およびx8チャネルでは、ASNモジュールは、レート切り替えを制御するマスタ・チャネルを選択します。マスタ・チャネルは、速度変更リクエストを他のPMAおよびPCSチャネルに分配します。

表6-6: PIPE Gen3の32ビットPCSクロック・レート

Gen3Gen2Gen1PCIe Gen3機能モードのイネーブル時

8G5G2.5Gレーン・データ・レート

250 MHz500 MHz250 MHzPCSのクロック周波数

250 MHz125 MHz62.5 MHzFPGAコアIPのクロック周波数

32ビット32ビット32ビットPIPEインタフェース幅

100100Rate[1:0]



AV53008PCIe Gen3でサポートされている機能6-32 2013.05.06


ルート・ポートのリンク・コントロール・レジスタのビット5に1を書き込むことによって、ハードIPからのPIPEレート信号が変更され、PCIe Gen3の速度ネゴシエーション・プロセスが開始します。ASNはPCSをリセットにし、クロック・パスをダイナミックにシャットダウンして、現時点でのアクティブ状態のPCS（スタンダードPCSまたはGen3 PCS）を停止します。Gen3との間での切り替えが必要な場合、ASNはマルチプレクサでの適切なPCSクロック・パスとデータパス選択を自動的に選択します。そしてASNブロックは、PMAブロックにリクエストを送信してデータ・レート変更を切り替えて、レート変更が済んだことを確認する信号が発行されるのを待機します。PMAがレート変更を完了してその確認信号をASNブロックに送信すると、ASNはクロック・パスをイネーブルして新しいPCSブロックを使用し、PCSをリセット状態から戻します。このプロセスが問題なく完了すると、ASNブロックからハードIPブロックに対してpipe_phystatus信号がアサートされます。

PCI Express用PHY IPコアのコンフィギュレーションでは、コアIPはpipe_rate[1:0]に値を設定してトランシーバ・データレート切り替えシーケンスを開始する必要があります。

注:

トランスミッタの電気的アイドルの生成

PCIe用ハードIPのハードIPブロックまたはPCIe用PHY IPコアのユーザー・コアIPの制御下でのPIPE3.0類似インタフェースは、低パワー・ステートおよびASNプロセス中に、トランスミッタを電気的アイドルにする可能性があります。トランスミッタが電気的アイドルになる前に、ハードIPは電気的アイドル・オーダ・セット（EIOS）をPHYに送信します。Gen1およびGen2では、オーダ・セット・フォーマットはCOM、IDL、IDL、IDLです。Gen3では、値0x66のある16シンボルから構成されています。

電気的アイドル中、差動モードおよび共通モードの電圧レベルはPCIeベース仕様3.0に準拠しています。

レシーバの電気的アイドル・インタフェース

ASNプロセス中またはその期間中にアクティブなリンクがない場合、レシーバPHYによって推定電気的アイドル状態が検出されます。これらの状態は、PCI Expressベース仕様のRev 3.0の表4-11に基づいて指定されます。

Gen3パワー・ステート管理

PCIeベース仕様は、PHYレイヤ・デバイス用に低パワー・ステートを定義しており、消費電力を最小限に抑えます。Gen3PCSは、トランスミッタ・ドライバを低パワー・ステートの電気的アイドル・ステートにしている場合を除いて、これらの省電力手段を実装してしていません。P2低パワー・ステートでは、トランシーバはPIPEブロック・クロックをディセーブルしません。

CDRコントロール・ブロック

CDRコントロール・ブロックは、割り当てられた時間内にビットとシンボル・アラインメントおよびデスキューを得るようにPMA DCRを制御し、他のPCSブロック用にステータス信号を生成します。PCIeベース仕様では、L0sパワー・ステートになるまでの時間として、Gen1シグナリング・レートでは最大4 ms、Gen2では最大2 ms、Gen3では最大4 msであることが求められます。トランシーバは改良されたCDRコントロール・ブロックを備えており、Gen3の速度への出入力時にCDRが新しいマルチプライヤ/ディバイダの設定に再ロックする必要のある場合に、速いクロック・タイムに対応できるようになっています。



6-33PCIe Gen3でサポートされている機能AV530082013.05.06


トランシーバ・クロッキングおよびチャネル配置のガイドラインこの項では、Gen1とGen2のハードIPおよびPIPEのコンフィギュレーションでのトランシーバ・クロッキングについて説明します。ここでのチャネル配置のガイドラインは、Gen1とGen2のPIPEコンフィギュレーションについてのみ記載されています。Gen1およびGen2のハードIPコンフィギュレーションでのチャネル配置のガイドラインは含まれていません。

PCIe Gen1およびGen2でのトランシーバ・クロッキングPIPE ×1コンフィギュレーション

データ・チャネルとは異なるチャネルのCMU PLLによって、高速シリアル・クロックが提供されます。データ・チャネルのローカル・クロック・ディバイダ・ブロックは、この高速クロックからパラレル・クロックを生成して、データ・チャネルのPMAとPCSに両方のクロックを分配します。

図 6-21: Gen1/Gen2 PIPE x1コンフィギュレーションでのトランシーバ・クロッキング

FPGAFabric

Transmitter PMA

Seria

lizer

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip


/2

tx_coreclkin

PCIehard

IP

PIPE

Interfa

ce

Receiver PMA

Deseria

lizer

CDR

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO


Deskew

FIFO

WordA

ligne

r

InputReferenceClock

RecoveredClocks

/2

Clock Divider


Parallel Clock (Recovered)

rx_coreclkin

rx_clkout

tx_clkout

Parallel Clock (from the clock divider)

Central/Local Clock Divider


CMU PLL

Parallel and Serial Clocks(To the ×6 clock lines) (1)

Serial Clock(From the ×1 Clock Lines)

PIPE ×2コンフィギュレーション

PIPE x2結合コンフィギュレーションでは、PCS内でのクロッキングは各レシーバ・チャネルごとに独立しています。クロッキングはトランスミッタ・チャネルのみで結合されていて、コントロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus IIソフトウェアは、送信CMU PLLとマスタ・チャネルをトランシーバ・バンクのチャネル1またはチャネル4のどちらか一方に自動的に配置します。



AV53008トランシーバ・クロッキングおよびチャネル配置のガイドライン6-34 2013.05.06


図 6-22: Gen1/Gen2 PIPE x2コンフィギュレーションでのトランスミッタ・クロッキング

Transmitter PMATransmitter PCS

Serializer

Clock Divider

Local Clock Divider

Low-Speed Parallel ClockHigh-Speed Serial Clock


Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider


Transmitter PMATransmitter PCS (Master)

Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines

Parallel ClockSerial Clock

Note:(1) Serial clock and parallel clock from the x6 clock lines.

Parallel and Serial Clocks

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5


PIPE x4結合コンフィギュレーションでは、PCS内でのクロッキングは各レシーバ・チャネルごとに独立しています。クロッキングはトランスミッタ・チャネルのみで結合されていて、コントロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus IIソフトウェアは、送信CMU PLLとマスタ・チャネルをトランシーバ・バンクのチャネル1またはチャネル4のどちらか一方に自動的に配置します。



6-35トランシーバ・クロッキングおよびチャネル配置のガイドラインAV530082013.05.06


図 6-23: Gen1/Gen2 PIPE x4コンフィギュレーションでのトランスミッタ・クロッキング


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5






図 6-24: Gen1/Gen2 PIPE x4コンフィギュレーションでのレシーバ・クロッキング

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider


Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider


Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR(2)

InputReferenceClock

Deserializer CDR

InputReferenceClock







Deserializer CDR

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS



x8PCIe結合コンフィギュレーションでは、クロッキングはレシーバ・チャネルごとに独立しています。クロッキングとコントロール信号は、トランスミッタ・チャネルのみで結合しています。





図 6-25: Gen1/Gen2 PIPE x8コンフィギュレーションでのトランシーバ・クロッキング


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Line ×N Clock Line Top

×6 Clock Line


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×1 Clock Line


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


Serializer

Clock Divider

Local Clock Divider


×N Clock Line Top


Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×1 Clock Line

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch4

Ch2

Ch3

Ch4

Ch5Transceiver Bank A

Transceiver Bank B

FPGAFabric

PIPE

INTE

RFAC

EPIPE

INTE

RFAC

E

Ch0

Ch1

Ch2

Ch3

Ch1

Ch5

Gen1、Gen2、およびGen3 PIPEコンフィギュレーションでのトランシーバのチャネル配置のガイドライン

ここでのチャネル配置のガイドラインは、Gen1、Gen2、Gen3のx1、x2、x4、およびx8 PIPEコンフィギュレーションについてのみ記載されています。Gen1、Gen2、およびGen3のハードIPコンフィギュレーションでのチャネル配置のガイドラインは含まれていません。

注:





次の表は、x1、x2、x4、およびx8結合コンフィギュレーションでのPIPEチャネルの物理的な配置を示しています。Quartus® IIソフトウェアは、データ・チャネルとは異なるチャネルのCMU PLLを自動的に配置します。

表6-7: PIPEコンフィギュレーションのチャネル配置

Quartus IIソフトウェアでの配置は、このようにチャネルの使用量が高い結果、デザインと異なる場合があります。

Gen3でのCMUおよびATXPLL使用時のチャネル使

用量

Gen1およびGen2でのATXPLL使用時のチャネル使

用量

Gen1およびGen2でのCMU PLL使用時のチャネ

ル使用量

データ・チャネ

ルの配置

コンフィギュ

レーション

212任意のチャネル

x1

323連続のチャネル

x2


x4


x8

Gen1、Gen2、およびGen3のPIPEコンフィギュレーションでのチャネル配置

PIPE x1コンフィギュレーションでは、チャネルはトランスミッタPLLのあるトランシーバ・バンク内のどこにでも配置できます。Gen1およびGen2コンフィギュレーションでは、AXT PLLまたはCMU PLLのどちらか一方をトランスミッタPLLとして選択できます。Gen3コンフィギュレーションでは、Gen1およびGen2のデータレートではCMU PLL、Gen3のデータレートではATX PLLがそれぞれ使用されます。

Gen1、Gen2、およびGen3のx2とx4 PIPEコンフィギュレーションでのチャネル配置

次の2つの図は、PIPE x2 and x4コンフィギュレーションでのチャネル配置の例です。PIPE x2またはx4コンフィギュレーションでは、2個または4個のチャネルは連続している必要があり、同じトランシーバ・バンクの中にある必要があります。しかし、ロジカル・レーン1がマスタ・チャネルに配置されている限りそれらのチャネルはどのような順序で配置されていても構いません。Gen1およびGen2コンフィギュレーションでは、ATX PLLまたはCMU PLLをトランスミッタPLLとして選択できます。Gen3コンフィギュレーションでは、Gen1およびGen2のデータレートではCMUPLLが使用されて、Gen3のデータレートではATX PLLが使用されます。CMU PLLとATX PLL（あるいはそのどちらか一方）は、マスタ・チャネルとして同一のトランシーバ・バンク内になければなりません。

図の中で、青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色影付きのチャネルはデータ・チャネルです。Quartus IIソフトウェアは、トランシーバ・バンク内の以下のうち1つを自動的に選択します：

• チャネル1またはチャネル4のどちらか一方のCMU PLL• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタPLLとしてATX PLLが選択されている場合、上位または下位のATX PLL





Gen3のチャネル配置では、CMU PLLとATX PLLの両方がマスタ・チャネルとして同一のトランシーバ・バンクにある必要があります。

図 6-26: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x2のGen1、Gen2、およびGen3のチャネル配置の例

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank

PCI Express PHY (PIPE) ×2


×1 ×6/xN

Ch5

CMU PLL

Master

Master

Ch3

Ch4

Ch2

Ch1

Ch0

Device

Logical Lane 1

Logical Lane 1

ATXPLL 1

ATXPLL 0

×1 ×6/xN

ATXPLL 1

ATXPLL 0





図 6-27: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x4のGen1、Gen2、およびGen3のチャネル配置の例

青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色のチャネルはデータ・チャネルです。Quartus IIソフトウェアは、トランシーバ・バンク内のチャネル1またはチャネル4のどちらか一方のCMU PLLを自動的に選択します。Gen3のチャネル配置では、マスタ・チャネルとして同一トランシーバ・バンク内に追加のATX PLLを必要とします。

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank



Ch5

CMU PLL

Master Logical Lane 1

Master

Ch3

Ch4

Ch2

Ch1

Ch0

Device

Logical Lane 1

×1 ×6/xN

ATXPLL 1

ATXPLL 0

×1 ×6/xN

ATXPLL 1

ATXPLL 0

Gen1、Gen2、およびGen3のx8 PIPEコンフィギュレーションでのチャネル配置

PIPE x8コンフィギュレーションでは、8個のチャネルが連続的に配置されている必要がありますが、ロジカル・レーン0がマスタ・チャネルに配置されている限りそれらのチャネルはどのような順序でも構いません。

Quartus IIソフトウェアは、トランシーバ・バンク内の以下のうち1つを自動的に選択します：

• チャネル1またはチャネル4のどちらか一方のCMU PLL• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタPLLとしてATX PLLが選択されている場合、上位または下位のATX PLL





Gen1およびGen2コンフィギュレーションでは、ATX PLLまたはCMU PLLのどちらか一方をトランスミッタPLLとして選択できます。Gen3コンフィギュレーションでは、Gen1およびGen2のデータレートではCMU PLLが使用されて、Gen3のデータレートではATX PLLが使用されます。CMU PLLとATX PLL（あるいはそのどちらか一方）は、マスタ・チャネルとして同一のトランシーバ・バンク内になければなりません。

図 6-28: ATX PLL、CMU PLL、またはその両方の使用時のPIPE x8のGen1、Gen2、Gen3のチャネル配置の例

青色影付きのチャネルは、高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色影付きのチャネルはデータ・チャネルです。Gen3のチャネル配置では、CMU PLLとATX PLLの両方がマスタ・チャネルとして同一のトランシーバ・バンク内になければなりません。

Transceiver Bank

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank

PCI ExpressPHY (PIPE) ×8

Master

Master

Ch5

CMU PLL

Ch3

Ch4

Ch2

Ch1

Ch0

Ch5

Ch3

Ch4

Ch2

Ch1

Ch0

Device Device

Logical Lane 0

Logical Lane 0

×1

ATXPLL 1

ATXPLL 0

×1 ×6/xN ×1

×1

×6/xN

ATXPLL 1

ATXPLL 0

ATXPLL 1

ATXPLL 0

ATXPLL 1

ATXPLL 0

関連情報

PCI Express用ハードIPを使用するPCIeハードIPコンフィギュレーションでのチャネル配置のガイドラインについて詳しくは、Arria VのPCI Express用ハードIPのユーザー・ガイドを参照してください。

PIPEコンフィギュレーションでの高度なチャネル配置のガイドラインPIPEコンフィギュレーションでの高度なチャネル配置のオプションは、Quartus Settings File（QSF）アサインメントを通してイネーブルされます。QSFアサインメントによって、マスタ・チャネル・アサインメントをオーバーライドできるようになります。QSFアサインメントを使用することによって、デフォルトのQuartus IIロジカル・レーン・アサインメントの代わりに、マスタ・チャネルを任意のロジカル・チャネル数に割り当てることができます。また、PIPEチャネル配置は、ハードIPコンフィギュレーションのチャネル配置と互換性のあるようにすることもできます。



AV53008PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン6-42 2013.05.06





次の図において、青色影付きのチャネルは高速シリアル・クロックを生成する送信CMU PLLを提供します。灰色影付きのチャネルはデータ・チャネルです。緑色影付きのATX PLLは、Gen1およびGen2コンフィギュレーションではCMU PLLに置換できます。Gen3のチャネル配置は、Gen1/Gen2のデータレートではCMU PLL、Gen3のデータレートではATX PLLがそれぞれマスタ・チャネルとして同一のトランシーバ・バンクに配置されることを必要とします。Quartus IIソフトウェアは、トランシーバ・バンク内のチャネル1またはチャネル4のどちらか一方のCMU PLL、および上位または下位ATX PLL（あるいはCMU PLLとATX PLLのどちらか一方）を自動的に選択します。

PIPE x2のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置図 6-29: CMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x2のGen1、Gen2、Gen3の高度なチャネル配置

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device Transceiver Bank

Transceiver Bank

Master

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Master



Logical Lane 0 (via QSF Assignment)




6-43PIPEコンフィギュレーションでの高度なチャネル配置のガイドラインAV530082013.05.06


PIPE x4のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置図 6-30: 同一トランシーバ・バンク内のCMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x4のGen1、Gen2、およびGen3の高度なチャネル配置

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

Master

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

MasterPCI Express PHY (PIPE) ×4Logical Lane 2 (via QSF Assignment)

PCI Express PHY (PIPE) ×4Logical Lane 2 (via QSF Assignment)

図 6-31: 2つのトランシーバ・バンクにまたがるCMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x4のGen1、Gen2、およびGen3の高度なチャネル配置–例1

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master







図 6-32: 2つのトランシーバ・バンクにまたがるCMU PLLとATX PLL（またはどちらか一方）使用時のPIPE x4のGen1、Gen2、およびGen3の高度なチャネル配置–例2

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master



CMU PLL

PIPE x8のGen1、Gen2、およびGen3コンフィギュレーションでの高度なチャネル配置

連続したデータ・チャネル・アサインメントの間にマスタ・チャネルがあるPCIex8の高度なチャネル配置では、マスタ・チャネルをデータ・チャネル間に配置できるようにするための2番目のQSFアサインメントが必要となります。

ハードIPと互換性のあるPCIe x8のチャネル配置では、マスタ・チャネルは下位トランシーバ・バンクのロジカル・チャネル4に割り当てられる必要があり、連続したデータ・チャネルの間にマスタ・チャネルを配置するためにチャネルを予約する2番目のQSFアサインメントが必要となります。





図 6-33: ハードIPx8のチャネル配置と互換性のあるPIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master/CMU PLLPCI Express PHY (PIPE) ×8

Logical Lane 0

Logical Lane 1

Logical Lane 2Logical Lane 3

QSF Assignment Master Channel = 4QSF Assignment Reserve Channel = true

Logical Lane 4

Logical Lane 5Logical Lane 6

Logical Lane 7

図 6-34: ハードIPx8のチャネル配置と互換性のないPIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master/CMU PLL


Logical Lane 0

Logical Lane 1

Logical Lane 2

Logical Lane 3

QSF Assignment Master Channel = 4QSF Assignment Reserve Channel = true

Logical Lane 4Logical Lane 5Logical Lane 6

Logical Lane 7

次の図は、マスタ・チャネルQSFアサインメントのみ必要な、PIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置





図 6-35: PIPE x8のGen1、Gen2、およびGen3の高度なチャネル配置–例1

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master




ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master








ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master



PCIe Gen3でのトランシーバ・クロッキングこの項では、PCIe Gen3ハードIPおよびPIPEの両方のコンフィギュレーションでのトランシーバ・クロッキング・トポロジについて説明します。

PCIe x1、x2、x4、およびx8のGen3モードでは、トランシーバ・バンクのトランシーバ物理チャネル1または4からのチャネルPLL（CMU PLL）、およびトップまたはボトムのどちらか一方のATXPLL、これら両方が使用されて、高速シリアル・クロックを生成してASNをサポートします。CMUPLLはGen1およびGen2のデータ・レートをサポートし、ATX PLLはGen3のデータ・レートをサポートします。Gen1、Gen2、およびGen3のデータ・レート間の迅速な切り替えを可能にするために、マルチプレクサは、Gen1およびGen2のデータ・レートではCMU PLL、Gen3のデータ・レートではATX PLLのフリー・ランニングを選択します。PLLのリコンフィギュレーションは、ASNのサポートに使用されません。



AV53008PCIe Gen3でのトランシーバ・クロッキング6-48 2013.05.06


Gen3 x1コンフィギュレーション図 6-38: Gen1/Gen2/Gen3のPCIe x1ハードIPおよびPIPEのコンフィギュレーションでのトランシーバ・クロッキング

Gen1およびGen2ではCMU PLLを使用し、Gen3ではATX PLLを使用します。


Receiver PMAReceiver Gen3 PCS


Transmitter Gen3 PCS Transmitter PMA

Clock Divider


Central/ Local Clock Divider Parallel and Serial Clocks(To the ×6 clock lines)

CMU PLL (1)

Serial Clock from ATX PLL(From the x1 Clock Lines) (2)


rx_coreclkin

rx_clkout

tx_clkout

tx_coreclkin

/2

RXPhase

Com

pensation

FIFO

TXPhase

Com

pensation

FIFO

ByteOrdering

Byte

Deserializer

ByteSerializer

8B/10B

Decoder

8B/10B

Encoder

TXBit

Slip

Rate

Match

FIFO

DeskewFIFO

WordAligner

Deserializer

CDR

rx_serial_data

tx_serial_data

Serializer

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

Scram

bler

GearB

ox

Deserializer

128B

/130B

Decoder

128B

/130B

Encoder

RateMatch

FIFO

Block

Synchronizaer

64/128/256

64/128/256

32

32

/2

ハードIPコンフィギュレーションのPCIe x1Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル1）およびボトムATX PLLがコンフィギュレーションされて、トランスミッタ・データパス・クロック用に、またレート・マッチングがデータ・チャネルにイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ・サイド用に、高速シリアル・クロックを生成します。PCIex1Gen3実装には2個のトランシーバ・チャネルが必要です。1個はデータ・チャネル用、もう1個はCMU PLL用です。データ・チャネルのローカル・クロック・ディバイダ・クロックは、この高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをデータ・チャネルのPMAとPCSに分配します。

PIPEコンフィギュレーションのPCIe x1Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、トランスミッタ・データパス・クロック用に、またレート・マッチングがデータ・チャネルにイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ・サイド用に、高速シリアル・クロックを生成します。PCIe x1 Gen3実装には2個のトランシーバ・チャネルが必要です。1個はデータ・チャネル用、もう1個はCMU PLL用です。データ・チャネルのローカル・クロック・ディバイダ・クロックは、この高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをデータ・チャネルのPMAとPCSに分配します。



6-49PCIe Gen3でのトランシーバ・クロッキングAV530082013.05.06


Gen3 x2コンフィギュレーション図 6-39: Gen1/Gen2/Gen3のPCIe x2ハードIPおよびPIPEのコンフィギュレーションでのトランスミッタ・クロッキング

ハードIPコンフィギュレーションと異なり、PIPEコンフィギュレーションには、トランシーバ・バンクのトップ4のトランシーバ・チャネルを使用できること、または2つのバンクにまたがる4つのレーンに拡張できること、という追加の柔軟性があります。


Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider


×6 Clock Lines



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5

ATX PLL

ATX PLL


Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider


(1)

(1)

CMU PLL

CMU PLL

ハードIPコンフィギュレーションのPCIe x2Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル4）およびトップATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。2個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x2Gen3の実装には計3個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トラン





シーバ・バンクのチャネル1をマスタ・チャネルとして自動的に選択します。チャネル1は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが2個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。

PIPEコンフィギュレーションのPCIe x2Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。2個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x2 Gen3の実装には計3個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トランシーバ・バンクのチャネル1または4をマスタ・チャネルとして自動的に選択します。チャネル1または4は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが2個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。





Gen3 x4コンフィギュレーション図 6-40: Gen1/Gen2/Gen3のPCIe x4ハードIPおよびPIPEのコンフィギュレーションでのトランスミッタ・クロッキング

ハードIPコンフィギュレーションと異なり、PIPEコンフィギュレーションには、トランシーバ・バンクのトップ4のトランシーバ・チャネルを使用できること、または2つのバンクにまたがる4つのレーンに拡張できること、という追加の柔軟性があります。


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5

ATX PLL

ATX PLL





図 6-41: Gen1/Gen2/Gen3のPCIe x4ハードIPおよびPIPEのコンフィギュレーションでのレシーバ・クロッキング

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider


Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider


Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR(2)

InputReferenceClock

Deserializer CDR

InputReferenceClock







Deserializer CDR

InputReferenceClock

Deserializer CDR

InputReferenceClock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS

ATX PLL

ATX PLL

ハードIPコンフィギュレーションのPCIe x4Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル4）およびトップATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。4個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x4Gen3の実装には計5個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トランシーバ・バンクのチャネル1をマスタ・チャネルとして自動的に選択します。チャネル1は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが4個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブ





ロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。

PIPEコンフィギュレーションのPCIe x4Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル1または4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。4個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x4 Gen3の実装には計5個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トランシーバ・バンクのチャネル1または4をマスタ・チャネルとして自動的に選択します。チャネル1または4は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが4個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。

Gen3 x8コンフィギュレーション

PCIe x8 Gen3では、トランシーバ・バンクのCMU PLL（トランシーバ物理チャネル4）およびトップ/ボトムATX PLLがコンフィギュレーションされて、高速シリアル・クロックを生成します。8個のデータ・チャネルとCMU PLL用の1個のチャネルが含まれるPCIe x8 Gen3の実装には計9個のトランシーバ・チャネルが必要です。Quartus IIソフトウェアは、トランシーバ・バンクのチャネル4をマスタ・チャネルとして自動的に選択します。チャネル4は、すべてのトランスミッタ・データパス・クロッキングを結合して駆動します。レート・マッチングが8個のデータ・チャネルでイネーブルされている場合はレシーバ・データパスのFIFOのレート・マッチャ側も結合して駆動します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルのPMAとPCSに分配します。x8でのマスタ・チャネルはデータ・チャネルではありません。

XAUIMegaWizard Plug-In Managerを使用して、XAUIリンクを実装できます。InterfacesメニューのEthernetで、XAUI PHY IPコアを選択します。XAUI PHY IPコアはソフト・ロジックにXAUI PCSを実装しています。

XAUIは、IEEE 802.3ae-2002仕様で定義されている10ギガビット・イーサネット・リンクの特別な物理層の実装です。XAUI PHYは、XGMIIインタフェースを使用してIEEE802.3 MACおよびリコンシリエーション・サブレイヤ（RS）に接続します。IEEE 802.3ae-2002仕様では、XAUI PHYリンクがXGMIIインタフェースでは10 Gbpsのデータ・レート、PMDインタフェースでは4つのレーンをそれぞれ3.125 Gbpsでサポートすることを必要とします。



AV53008XAUI6-54 2013.05.06


図 6-42: XAUI層とXGMII層

OSIReference

Model Layers

Application

Presentation

Session

Transport

Network

Data Link

Physical

PMA

PMD

Medium

10 Gbps

OptionalXGMIIExtender

Physical Layer Device


Logical Link Control (LLC)

LAN Carrier Sense MultipleAccess/Collision Detect (CSMA/CD)

Layers

Higher Layers

Reconciliation


PCS

10 Gigabit Media Independent Interface

XGMII Extender Sublayer

XGMII Extender Sublayer

10 Gigabit Attachment Unit Interface

10 Gigabit Media Independent Interface

Medium Dependent Interface

関連情報

アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「XAUI PHY IPコア」の章を参照してください。

XAUIコンフィギュレーションでのトランシーバ・データパスXAUI PHY IPコアを使用している場合、XAUI PCSはFPGA内部のソフト・ロジックに実装されます。チャネル配置がソフトPCS実装と互換性があることを確認する必要があります。



6-55XAUIコンフィギュレーションでのトランシーバ・データパスAV530082013.05.06




図 6-43: XAUIデータパス・コンフィギュレーション

Transceiver PHY IP

Lane Data Rate



Word Aligner (Pattern Length) (1)

Deskew FIFO (1)

Rate Match FIFO (1)

Byte SERDES

Byte Ordering (1)

(1) Implemented in soft logic.



10-Bit/K28.5

20-Bit

XAUI PHY IP

3.125 Gbps

×4

Enabled

8B/10B Encoder/Decoder (1)Enabled

156.25 MHz

16-Bit

Disabled

Disabled

Enabled



AV53008XAUIコンフィギュレーションでのトランシーバ・データパス6-56 2013.05.06


図 6-44: XAUIコンフィギュレーションでのトランシーバ・チャネル・データパス

低レイテンシコンフィギュレーションでのスタンダードPCSはこのコンフィギュレーションで使用されます。また、PCSの部分はソフト・ロジックに実装されます。

RXPhase

Com

pensation

FIFO

TXPhase

Com

pensation

FIFO


Deserializer

CDR





Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch0

Transmitter PMA Ch1

Transmitter PMA Ch2

Transmitter PMA Ch3

Serializer

tx_serial_data

rx_serial_data

8B/10B

Decoder

RateMatch

FIFO

DeskewFIFO

WordAlignner

8B/10B

Encoder

16 20 2020

20 2016 20 20 20 20

Soft PCS

Soft PCS

Soft PCS

Soft PCS

FPGA Fabric

Channel 3

Channel 2

Channel 1

Channel 0

Byt

eD

eser

ializ

erB

yte

Ser

ializ

er

サポートされている機能Arria V GZトランシーバは、XAUIコンフィギュレーションでは以下の機能をサポートしています：

MAC/RSに対する64ビットのSDRインタフェース

IEEE 802.3-2008使用の46項は、XAUI PCSとイーサネットMAC/RSの間のXGMIIインタフェースを定義します。この仕様では、156.25 MHzインタフェース・クロックの正負両方のエッジ（DDR）で4つのXAUIレーンがそれぞれ8ビット・データと1ビット幅のコントロール・コードを転送することを必要とします。

XAUIコンフィギュレーションでのArria V GZトランシーバは、IEEE 802.3-2008仕様で定義されているようにMAC/RSに対するXGMIIインタフェースをサポートしていません。その代わり、156.25MHzインタフェース・クロックの正のエッジ（SDR）のみにおいて、4つのXAUIレーンそれぞれが16ビット・データと2ビット・コントロール・コードを転送できるようにします。





図 6-45: Arria V GZ デバイスでのXGMII仕様の実装

Lane 0

Interface Clock (156.25 MHz)

8-bit

Interface Clock (156.25 MHz)

XGMII Transfer (DDR)

Lane 1

Lane 0

Lane 1

D0

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

Lane 2

Lane 3

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

D1 D2 D3

D0 D1 D2 D3

Lane 2

Lane 3

D0 D1 D2 D3

D0 D1 D2 D3

16-bit

8B/10Bエンコーディング/デコーディング

XAUIコンフィギュレーションでは、IEEE802.3-2008仕様の48項で指定されているように、4つのレーンはそれぞれ独立した8B/10Bエンコーダ/デコーダをサポートします。8B/10Bエンコーディングでは、シリアル・データ・ストリームでの連続した1と0が最大5個までに制限されており、DCバランスだけでなく、レシーバCDRが受信データへのロックを維持するのに充分な遷移も確保されます。

XAUI PHYのIPコアは、ランニング・ディスパリティだけでなく8B/10Bコード・グループのエラーを示すためにステータス信号を提供します。

トランスミッタおよびレシーバ・ステート・マシン

XAUIコンフィギュレーションでは、Arria V GZトランシーバは、IEEE802.3-2008仕様の図48-6および図48-9に示されているトランスミッタとレシーバの状態図を実装します。

トランスミッタ状態図は、10GBASE-X PCSに従ってXGMIIデータをPCSコード・グループにエンコーディングすることに加え、アイドル||I||オーダ・セットを同期||K||、アラインメント||A||、スキップ||R||の各オーダ・セットに変換するなどの機能を実行します。

レシーバ状態図は、10GBASE-X PCSに従ってPCSコード・グループをXGMIIデータにデコーディングすることに加え、同期||K||、アラインメント||A||、スキップ||R||の各オーダ・セットをアイドル||I||オーダ・セットに変換するなどの機能を実行します。



AV53008サポートされている機能6-58 2013.05.06


同期化

4つのXAUIレーンそれぞれのレシーバPCSのワード・アライナ・ブロックは、IEEE802.3-2008仕様の図48-7に示されているレシーバ同期状態図を実装します。

XAUI PHYのIPコアは、ワード・アライナが有効なワード境界に同期しているかどうかを示すレーンごとのステータス信号を提供します。

デスキュー

レシーバPCSのチャネル・アライナ・ブロックは、IEEE 802.3-2008仕様の図48-8に示すレシーバ・デスキュー状態図を実装します。

レーン・アライナは、4つそれぞれのXAUIレーンのワード・アライナ・ブロックが同期の成功を有効なワード境界に示した後にだけ、デスキューのプロセスを開始します。

XAUI PHYのIPコアは、レシーバPCSでのレーン・デスキューが成功したことを示すステータス信号を提供します。

クロック補正

レシーバPCSデータパスのレート・マッチFIFOは、リモート・トランスミッタとローカル・レシーバの間の最大±100 ppmの差を補正します。FIFOは、ppm差に応じてスキップ||R||カラムを挿入または削除することによって差を補正します。

クロック補正は、以下の動作後に開始されます。

• 4つすべてのXAUIレーンのワード・アライナが、有効なワード境界に同期の成功を示す• チャネル・アライナがレーン・デスキューの成功を示す

レート・マッチFIFOは、クロック・レートを補正するためにSkip ||R||カラムの挿入または削除を示すステータス信号を提供します。





トランシーバ・クロッキングおよびチャネル配置のガイドライン

トランシーバ・クロッキング図 6-46: XAUIコンフィギュレーションでのトランシーバ・クロッキング図

トランシーバ・バンクにCMU PLLとしてコンフィギュレーションされている2つのチャネルPLLのうち1つは、4個のXAUIチャネル用にトランスミッタ・シリアル・クロックとパラレル・クロックを生成します。x6クロック・ラインは、4個のチャネルそれぞれのPMAとPCSにトランスミッタ・クロックを伝送します。

RXPhase

Com

pensation

FIFO

TXPhase

Com

pensation

FIFO


Deserializer

CDR





Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch 0




Serializer

tx_serial_data

rx_serial_data

Parallel Clock

Parallel Clock(Recovered)

8B/10B

Decoder

RateMatch

FIFO

DeskewFIFO

WordAlignner

8B/10B

Encoder

Soft PCS

Soft PCS

Soft PCS

Soft PCS

FPGA Fabric

Channel 3

Channel 2

Channel 1

Channel 0

16

16

20

20

20

20

xgmii_tx_clk

xgmii_rx_clkParallel Clock(Recovered) from Channel 0

Parallel Clock

Clock Divider





CMU PLL

Byt

eS

eria

lizer

Byt

eD

eser

ializ

er

/2

/2

表6-8: XAUIコンフィギュレーションでの入力基準クロック周波数およびインタフェース速度の仕様

FPGAファブリック-トランシーバ・インタフェース周波数（MHz）

FPGAファブリック-トランシーバ・インタフェース幅

基準クロック周波数（MHz）


156.25

トランシーバのチャネル配置のガイドライン

XAUIコンフィギュレーションでのソフトPCS実装では、4個すべてのチャネルは連続的に配置される必要があります。チャネルは1つのバンクに配置されることも2つのバンクにまたがることも可能です。





図 6-47: XAUIコンフィギュレーションでのチャネル配置のガイドライン

XAUIリンクを駆動するためにCMU PLLまたはATX PLLのどちらか一方を使用する場合、可能な2つのチャネル配置のうち1つを使用します。Quartus IIソフトウェアは、XAUI PCSをソフト・ロジックに実装します。

XCVR Channel 5

XCVR Channel 4

XCVR Channel 3

XCVR Channel 2

XCVR Channel 1

XCVR Channel 0

XCVR Channel 5

XCVR Channel 4

CMU PLL

XCVR Channel 2

XCVR Channel 3

XCVR Channel 0

XCVR Channel 5

XCVR Channel 4

XCVR Channel 3

XCVR Channel 2

CMU PLL

Bank 0

Bank 0

Bank 1 XCVR Channel 0

Placement 1 Placement 2

関連情報

AssignmentEditorを使用してQSFアサインメント・ワークアラウンドを実装するには、アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「XAUI PHY IP Core」の章を参照してください。

CPRIおよびOBSAI—確定的レイテンシ・プロトコルArria V GZデバイスは、CPRI（Common Public Radio Interface）やOBSAI RP3（OBSAI Reference Point3）などの高速シリアル・インタフェースで使用可能な確定的レイテンシのオプションを備えています。CPRIおよびOBSAI RP3の両方のプロトコルは、これらのプロトコルを実装するリンクで許容される範囲の厳しい制約をレイテンシ・バリエーションの量に課します。

トランシーバ・データパス・コンフィギュレーションArria V GZデバイスは、確定的レイテンシ・データパス・コンフィギュレーションで使用可能なさまざまなオプションを備えています。



6-61CPRIおよびOBSAI—確定的レイテンシ・プロトコルAV530082013.05.06




図 6-48: 確定的レイテンシ・データパス・コンフィギュレーション


Tx Bit Slip


Rate Match FIFO



Latency (TX/RX)

FPGA Fabric-to-TransceiverInterface Frequency (MHz)

Optional

Disabled Enabled

Enabled

16-Bit16-Bit

Disabled Enabled

20-Bit

Disabled

15 -247.5

15 -247.5

30 -245

30 -245

20-Bit 40-Bit

Bypass

Data Rate (Gbps)

30 -450

30 -450

60 -450

60 -450

10-Bit 8-Bit

0.6 -4.50

0.6 -4.50

0.6 -9.00

0.6 -9.00

0.6 -4.90

0.6 -4.90

0.6 -9.90

0.6 -9.90

32-Bit

3.0/8.0 3.0/9.0 2.0/6.0 2.0/6.5 3.0/8.0 3.0/9.0 2.0/6.0 2.0/6.5

Number of Non-Bonded and Bonded Channels 1 to 32 (1), (2), (3)

Deterministic Latency StateMachine or Manual TX Bit Slip





図 6-49: 確定的レイテンシ・モードでのトランシーバ・データパス

Byt

eD

eser

ializ

er

Byte Serializer

8B/1

0BD

ecod

er

8B/10B Encoder

Rat

eM

atch

FIF

O

Receiver Channel PCS Receiver ChannelPMA

Des

kew

FIF

O

Wor

dA

ligne

r

rx_d

atai

n

Des

eria

lizer

CD

R

Transmitter Channel PCS Transmitter ChannelPMA

tx_d

atao

ut

Ser

ializ

er

wrclk wrclkrdclk rdclk

PC

Ieha

rdIP

FPGAFabric

PIP

EIn

terf

ace

Transmitter Channel Datapath

Receiver Channel Datapath

TX PhaseCompensation

FIFO

Byt

eO

rder

ing

RX

Pha

seC

ompe

nsat

ion

FIF

O

Registerモードでのフェーズ補正FIFOレシーバのフェーズ補正FIFOを通してレイテンシの不確定性を排除するためには、レシーバとトランスミッタのフェーズ補正FIFOを常にラッチされたモードにしておく必要があります。ラッチされたモードでは、フェーズ補正FIFOはレジスタとして動作し、それによってレイテンシの不確定性が低減されます。ラッチされたモードのフェーズ補正FIFOを介したレイテンシは1クロック・サイクル分です。

以下のオプションが提供されています。

• Single Widthモードではチャネル幅が8ビットのとき8B/10Bエンコーダをイネーブル状態、またはチャネル幅が10ビットのとき8B/10Bをディセーブル状態

• Double Widthモードではチャネル幅が16ビットのとき8B/10Bエンコーダをイネーブル状態、またはチャネル幅が20ビットのとき8B/10Bをディセーブル状態

チャネルPLLフィードバック確定的レイテンシの機能モードを実装するには、低速パラレル・クロックとチャネルPLL入力基準クロックの間のフェーズ関係が確定的である必要があります。フィードバック・パスがイネー

ブルされて、低速パラレル・クロックとチャネルPLL入力基準クロックの間の（フェーズの）確定的関係が確認されます。

トランシーバを通して確定的レイテンシを達成させるには、チャネルPLLに対する基準クロックが低速パラレル・クロックと同じである必要があります。例えば、CPRIプロトコルで1.2288 Gbpsのデータ・レートを実装する必要がある場合、レイテンシのバリエーションに厳しい条件が課されるため、122.88 MHzの基準クロックを選択してチャネルPLLからのフィードバック・パスを使用できるようにする必要があります。このフィードバック・パスは、レイテンシのバリエーションを低減します。

このオプションを選択すると、低速パラレル・クロックと同じ周波数の入力基準クロックがチャネルPLLに提供されます。

CPRIおよびOBSAICPRIやOBSAIなどのプロトコルを実装するには、確定的レイテンシ機能モードを使用します。



6-63Registerモードでのフェーズ補正FIFOAV530082013.05.06


CPRIインタフェースは、REC（Radio Equipment Control）とRE（Radio Equipment）の間のデジタル・ポイント・ツー・ポイント・インタフェースを定義して、RECとREの共存、またはREのリモート配置のどちらか一方を可能にします。

図 6-50: CPRIトポロジ

ほとんどの場合、CPRIリンクはチェイン・コンフィギュレーションにおいてRECとREのモジュール間または2つのREモジュール間です。

RECRadio Equipment

Control

RE

RE

RE

Ring

RE

RE

RE

ChainRE

Point-to-Point

RE

RE

RE

Tree and Branch

RECからの高速シリアル・データのデスティネーションが（いくつかのREを経由せずに）1つ目のREである場合、シングル・ホップ接続となります。デスティネーションのREに到達するまでにRECからのシリアル・データが複数のREを通過する必要がある場合、マルチ・ホップ接続となります。

主要ベース・ステーションから離れて位置しているRFトランシーバには、システム全体の遅延を伴う複雑さがあります。CPRI仕様では、ケーブル遅延を正確に見積もるために、シングル・ホップ接続とマルチ・ホップ接続で往復遅延の測定精度が±16.276ns以内であることが必要です。

シングル・ホップ・システムでは、往復遅延の許容範囲は最大±16.276nsです。しかし、マルチ・ホップ・システムでは、遅延の許容範囲は接続のホップ数で除算した値で、通常は±16.276 ns/（ホップ数）に等しくなりますが、必ずしもホップ数で除算した値になるわけではありません。

CPRIリンクでの確定的レイテンシは、呼び出し位置の高精度なトライアンギュレーションを可能にします。

OBSAIはいくつかのOEMで構築されており、共通のモジュールをベース・トランシーバ・ステーション（BTS）にコンフィギュレーションまたは接続する上で使用する仕様一式を開発します。

BTSには4つの主要モジュールがあります：

• 無線周波数（RF）• ベースバンド• コントロール• トランスポート

通常のBTSでは、無線周波数モジュール（RFM）は、ポータブル・デバイスを使用して信号を受信し、信号をデジタル・データに変換します。ベースバンド・モジュールは、エンコードされた信号を処理して、トランスポート・モジュールを使用して地上波ネットワークに送信する前にベースバンドに戻します。コントロール・モジュールは、これら3つのファンクション間の調整を担当します。



AV53008CPRIおよびOBSAI6-64 2013.05.06


図 6-51: OBSAI BTSアーキテクチャの例

Transport Module BasebandModule

RF Module

System Software

RP2 (1)RP3 (1)

SwitchInterface

ControlModuleControl

& Clock

Power System

(1) RP = Reference Point

Clock and Sync

RP1 (1)

ProprietaryModule(s)

RFMBB

確定的レイテンシのオプションを使用すれば、CPRIデータ・レートを以下のモードに実装できます：

• Single Widthモード—8/10ビット・チャネル幅を使用• Double Widthモード—16/20ビット・チャネル幅を使用

表6-9: サポートされているシリアル・データ・レートでのチャネル幅オプションの例

チャネル幅（FPGA-PCSファブリック）シリアル・データ・

レート（Mbps）Double WidthSingle Width

32ビット16ビット16ビット8ビット

——使用可使用可614.4

使用可使用可使用可使用可1228.8

使用可使用可使用可—2457.6

使用可使用可使用可—3072

使用可———4915.2

使用可———6144

使用可———9830.41 2

1Arria V GZのスタンダードPCSは、確定的レイテンシ・コンフィギュレーションでは最大9.9 Gbpsまで、カスタムおよび低レイテンシ・コンフィギュレーションでは最大9.8 Gbpsまでのデータレートをサポートできます。

2C3およびI3Lのスピード・グレードのみに適用可能です。



6-65CPRIおよびOBSAIAV530082013.05.06


関連情報

詳しくは、アルテラ・トランシーバPHY IPコアのユーザー・ガイドの確定的レイテンシPHY IPコアの章を参照してください。

トランシーバ・コンフィギュレーションArria V GZトランシーバは、スタンダードPCSおよび10G PCSの両方のコンフィギュレーションを提供します。これらのコンフィギュレーションによって、プロトコルの条件に基づいてブロック

をイネーブルしたりディセーブルしたりできるようになります。この柔軟性により、カスタム

IP、低レイテンシIP、ネイティブPHYIPを通してさまざまなプロトコルの実装が可能になります。

スタンダードPCSコンフィギュレーション—カスタム・データパスカスタム・データパスでスタンダードPCSをイネーブルするには、カスタムPHYIPを使用します。MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるCustom PHY IPをインスタンス化することでカスタムPHYリンクを実装できます。カスタム・データパス・コンフィギュレーションを定義するには、使用するブロックと適切なデータ幅を選択します。

カスタム・データパスは、以下のブロックで構成されています：

• 8B/10Bエンコーダおよびデコーダ• ワード・アライナ• デスキューFIFO• レート・マッチFIFO（クロック・レート補正FIFO）• バイト・オーダリング・ブロック• フェーズ補正FIFO• バイト・シリアライザおよびデシリアライザ• 送信ビット・スリップ



AV53008トランシーバ・コンフィギュレーション6-66 2013.05.06




図 6-52: スタンダードPCSのカスタム・データパスおよびクロッキング

RX

Phase

Com

pensation

FIFO

ByteOrdering

Byte

Deserializer

8B/10B

Decoder

RateMatch

FIFO


DeskewFIFO

WordAligner

Deserializer

CDR


Serializer

tx_serial_data

rx_serial_data

FPGAFabric

TXPhase

Com

pensation

FIFO

ByteSerializer

8B/10B

Encoder

TXBitSlip

/2

/2

Parallel Clock

Serial Clock


Clock Divider





CMU PLL

tx_coreclkin

rx_coreclkin

rx_clkout

tx_clkout

FPGAファブリック-トランシーバ・インタフェース幅とPMA-PCSインタフェース幅（シリアライゼーション・ファクタ）に基づいて、カスタム・データパスを2つのコンフィギュレーションに分割できます：

• カスタム8/10ビット幅—PCS-PMAインタフェース幅は、より低いデータ・レートでは8ビットまたは10ビット・モードです。

• カスタム16/20ビット幅—PCS-PMAインタフェース幅は、より高いデータ・レートでは16ビットまたは20ビット・モードです。

表6-10: PCS-PMAインタフェース幅およびサポートされているデータ・レート

サポートされているデータ・レートのPMA範囲PCS-PMAインタフェース幅

600 Mbps～ 4.24 Gbpsカスタム8ビット幅


600 Mbps 7.84 Gbpsカスタム16ビット幅




6-67スタンダードPCSコンフィギュレーション—カスタム・データパスAV530082013.05.06


図 6-53: スタンダードPCSのカスタム8ビットPMA-PCSインタフェース幅

Tx Bit Slip



Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 75 -

47037.5 -265

0.6 -3.76

0.6 -4.24

Disabled Enabled

Manual Alignment or Bit Slip

8-Bit 16-Bit

OptionalDisabled

Disabled

Disabled

Optional

Number of Non-Bonded and Bonded Channels 1 to 32 (1), (2)



AV53008スタンダードPCSコンフィギュレーション—カスタム・データパス6-68 2013.05.06



Tx Bit Slip



Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 60 -

47030 -265

0.6 -4.70

0.6 -4.70

0.6 -5.30

Disabled Enabled

10-Bit 20-Bit

OptionalDisabled

Disabled

DisabledOptional

60 -470

Disabled

8-Bit

Disabled

Enabled

Disabled Optional


Manual Alignment, AutomaticSynchronization StateMachine (3) , or Bit Slip







Tx Bit Slip


Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 37.5 -

45037.5 -245

0.6 -7.20

0.6 -7.84

Disabled Enabled

16-Bit 32-Bit

DisabledDisabled

Disabled

Optional

Disabled


Manual Alignmentor Bit Slip



AV53008スタンダードPCSコンフィギュレーション—カスタム・データパス6-70 2013.05.06




Tx Bit Slip


Rate Match FIFO


Byte Ordering



Disabled

Disabled Enabled

Enabled

32-Bit16-Bit

Disabled

Optional

30 -450

30 -450

Disabled Enabled

20-Bit

Disabled

Disabled

15 -245

15 -245

15 -245

15 -245

40-Bit

Disabled

40-Bit

Enabled Disabled

Optional

Data Rate (Gbps) (4) 0.6 -9.00

0.6 -9.00

32-Bit

Enabled

0.6 -9.80

0.6 -9.80


Manual Alignment, AutomaticSynchronization StateMachine (3) , or Bit Slip

関連情報

• ArriaVデバイスの章のトランシーバ・アーキテクチャの「PCSアーキテクチャ」の項を参照してください。

• 特定のスピード・グレードでの最大データ・レートについて詳しくは、ArriaVデバイス・データシートを参照してください。

• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「カスタムPHY IPコア」の章を参照してください。











スタンダードPCSコンフィギュレーション—低レイテンシのデータパス低レイテンシ・データパスは、多くのスタンダードPCSをバイパスして、FPGA内により多くのデザイン・コントロールを可能にします。低レイテンシ・データパスでスタンダードPCSをイネーブルするには、低レイテンシPHY IPを使用します。

MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるLow Latency PHY IPをインスタンス化することによって低レイテンシPHYリンクを実装できます。Generalタブの低レイテンシGUIで、Datapath typeフィールドのStandardを選択します。

スタンダードPCSは、以下のブロックのみ含まれている低レイテンシ・データパスで使用できます：

• フェーズ補正FIFO• バイト・シリアライザおよびデシリアライザ

図 6-57: スタンダードPCSの低レイテンシ・データパス

RXPhase

Com

pensation

FIFO

TXPhase

Com

pensation

FIFO

ByteOrdering

Byte

Deserializer

Byte Serializer

8B/10B

Decoder

8B/10B Encoder TXBitSlip

RateMatch

FIFO


DeskewFIFO

WordAligner

Deserializer

CDR


Serializer

tx_serial_data

rx_serial_data

FPGAFabric

FPGAファブリック-トランシーバ・インタフェース幅とPMA-PCSインタフェース幅（シリアライゼーション・ファクタ）に基づいて、低レイテンシ・データパスを2つのコンフィギュレーションに分割できます：

• 低レイテンシ8/10ビット幅—PCS-PMAインタフェース幅は、より低いデータ・レートでは8ビットまたは10ビット・モードです。

• 低レイテンシ16/20ビット幅—PCS-PMAインタフェース幅は、より高いデータ・レートでは16ビットまたは20ビット・モードです。

表6-11: PCS-PMAインタフェース幅およびデータ・レート

サポートされているデータ・レートのPMA範囲低レイテンシPHYのIPコア

600 Mbps～ 4.24 Gbps低レイテンシ8ビット幅






AV53008スタンダードPCSコンフィギュレーション—低レイテンシのデータパス6-72 2013.05.06


低レイテンシ・データパスでは、TXおよびRXのフェーズ補正FIFOは常にイネーブルされます。ターゲットのデータ・レートに応じて、バイト・シリアライザ・ブロックおよびバイト・デシリアライザ・ブロックをバイパスすることができます。

図 6-58: スタンダードPCSの低レイテンシ8ビットPMA-PCSインタフェース幅

スタンダードPCSの低レイテンシ8ビットPMA-PCSインタフェース幅で使用可能なオプションを示します。「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。

Number of Non-Bonded and Bonded Channels



Rate Match FIFO

TX Bit Slip

Byte Serializer/Deserializer (3)

Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 75-

47037.5-265

0.6-3.76

0.6-4.24

Disabled Enabled

8-Bit 16-Bit

1 to 32 (1), (2)

Bypassed

Bypassed

Bypassed

Optional

Bypassed Bypassed



6-73スタンダードPCSコンフィギュレーション—低レイテンシのデータパスAV530082013.05.06






Rate Match FIFO


Data Rate (Gbps)

Byte Ordering




60-470

30-265

0.6-4.70

0.6-5.30

Disabled Enabled

10-Bit 20-Bit

Bypassed

Bypassed

Bypassed

Bypassed Bypassed

1 to 32 (1), (2)









Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 37.5-

45037.5-245

0.6-7.20

0.6-7.84

Disabled Enabled

16-Bit 32-Bit

Bypassed

Bypassed

Bypassed

Bypassed Bypassed




6-75スタンダードPCSコンフィギュレーション—低レイテンシのデータパスAV530082013.05.06






Rate Match FIFO


Data Rate (Gbps)

Byte Ordering



Bypassed

Bypassed

30 -450

15 -245

0.6 -9.00

0.6 -9.80

Disabled Enabled

20-Bit 40-Bit

Bypassed Bypassed

Bypassed

1 to 32 (1), (2)Number of Non-Bonded and Bonded Channels

関連情報

• ArriaVデバイスの章のトランシーバ・アーキテクチャの「PCSアーキテクチャ」の項を参照してください。

• 特定のスピード・グレードでの最大データ・レートについて詳しくは、ArriaVデバイス・データシートを参照してください。

• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「低レイテンシPHY IPコア」の章を参照してください。











トランシーバのチャネル配置のガイドライン非結合コンフィギュレーションおよび結合コンフィギュレーションで、CMU PLLまたはATX PLLを使用できます。

Arria V GZデバイスによって、CMU PLLを使用している場合に最大5個、ATX PLLを使用している場合に最大6個のそれぞれのチャネル配置が同じトランシーバ・バンク内で可能となります：

• スタンダードPCSデータパス・コンフィギュレーションのカスタムPHY IP• 低レイテンシ・データパス・コンフィギュレーションでのスタンダードPCSまたは10GPCS（同一データ・レート）の低レイテンシPHY IP

図 6-62: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでのスタンダードPCSおよび10G PCSの非結合チャネル配置のガイドライン

すべてのチャネルにトランスミッタおよびレシーバが含まれていることを前提とします。

Custom/Low Latency Configuration Ch4 (1)






Custom/Low Latency Configuration Ch1 (1)CMU PLL

×1 TransmitterClock Line

Custom/Low Latency Configuration Ch0 (1) Custom/Low Latency Configuration Ch0 (1)

CMU PLL

×1 TransmitterClock Line










ATX PLL

ATX PLL

Custom/Low Latency Configuration Ch0 (1) Custom/Low Latency Configuration Ch0 (1)



Arria V GZデバイスでは、同一のトランシーバ・バンク内での結合コンフィギュレーションで、CMU PLLを使用している場合には最大4個、ATX PLLを使用している場合には最大6個のチャネルの配置が可能です。

• スタンダードPCSデータパス・コンフィギュレーションでのカスタムPHY IP• 低レイテンシ・データパス・コンフィギュレーションでのスタンダードPCSまたは10GPCS（同一データ・レート）の低レイテンシPHY IP

xN結合の方法では、ロジカル・レーン0は、トランシーバ・バンクのトランシーバ物理チャネル1または4に配置される必要があります。PLLフィードバック補正の結合方法にはロジカル・レーン0のアサインメント要件がなく、複数のトランシーバ・バンクが必要なときに使用されなければなりません。しかし、PLLフィードバック補正の結合では、トランシーバ・バンクごとに1つのPLLを使用する必要があります。



6-77トランシーバのチャネル配置のガイドラインAV530082013.05.06


図 6-63: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでのスタンダードPCSと10G PCSの結合チャネル配置のガイドライン

Custom/Low Latency Configuration Ch4






Custom/Low Latency Configuration Ch1CMU PLL

×N TransmitterClock Line


CMU PLL

×N TransmitterClock Line









ATX PLL

LogicalLane 0

LogicalLane 0assignedto eitherCh1 orCh4

LogicalLane 0assignedto eitherCh1 orCh4

LogicalLane 0

ATX PLL

Custom/Low Latency Configuration Ch0 Custom/Low Latency Configuration Ch0



10G PCSコンフィギュレーション低レイテンシPHY IPは、低レイテンシ・データパスでも10G PCSをコンフィギュレーションできます。

MegaWizard Plug-In Managerで、InterfacesメニューのTransceiver PHYにあるLow Latency PHY IPをインスタンス化することによって低レイテンシPHYリンクを実装できます。Generalタブの低レイテンシGUIで、Datapath typeフィールドの10Gを選択します。

10G PCSの低レイテンシPHY IPコアは、32ビット、40ビット、50ビット、64ビット、または66ビットのPCSデータ幅コンフィギュレーションで使用可能です。



AV5300810G PCSコンフィギュレーション6-78 2013.05.06


図 6-64: 10G PCSの低レイテンシ・コンフィギュレーション・データパス

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

FPGAFabric

TX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

De-Scram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

oxandBitslip

RXGearB

oxandBitslip

Serializer

Deserializer

CDR

rx_serial_data

tx_serial_data

Parallel Clock

Serial Clock


BER

Clock Divider





CMU PLL

tx_clkout

rx_clkout

tx_coreclkin

rx_coreclkin



6-7910G PCSコンフィギュレーションAV530082013.05.06


図 6-65: 10G PCSの低レイテンシコンフィギュレーションのオプション

「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。データ・レートおよび周波数の最大値は、最速のスピード・グレード・デバイス用です。

Data Rate (Gbps)

Transceiver PHY IP


PCS-PMA Interface Width (Bits)

Gear Box Ratio

Block Synchronizer

Disparity Generator, Checker

Scrambler, Descrambler


BER Monitor


TX Bit Slip / RX-PMA Bit Slip


TX FIFO, RX FIFO


Data Rate (Gbps)

FPGA Fabric-to-TransceiverInterface Frequency (MHz) (3)

1 to 32 (1), (2)

50-Bit 40-Bit

50:40 40:40

32 40

0.6 - 12.5 Gbps

Low LatencyPHY IP

32-Bit

32:3264:32

0.6 - 10.88 0.6 - 10.69 0.6 -12.5 0.6 -12.5

340 213.8 312.5

Bypassed Bypassed Bypassed







Enabled Enabled Enabled

64-Bit

Optional

0.6 - 10.88

170.0

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Enabled

66-Bit

66:40

0.6 - 12.5

189.4

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Enabled

64

Optional Optional Optional

64:64

Bypassed

Bypassed

Bypassed

Bypassed

Optional

64-Bit

195.4

Bypassed

Bypassed

Bypassed

Enabled

Quartus IIソフトウェアは、低レイテンシのデータパス・コンフィギュレーションの10G PCSがイネーブルされている場合、リンク内で最大32個のレーンの非結合コンフィギュレーションおよび結合コンフィギュレーションの両方をサポートしています。低レイテンシ・モードの10G PCSで複数の非結合チャネルを作成する場合、共通パラレル・クロック（結合レーンまたは結合チャネルのコンフィギュレーションで使用されるクロック）はセントラル・クロック・ディバイダ・ブ



AV5300810G PCSコンフィギュレーション6-80 2013.05.06


ロックによって生成されません。各トランスミッタ・チャネルはチャネルPLLによって生成される高速クロックを使用して、ローカルに分割してパラレル・クロックを生成します。

関連情報

• すべてのスピード・グレードの制約について詳しくは、ArriaVデバイス・データシートの「トランシーバ性能の仕様」の項を参照してください。

• Arria Vデバイスのトランシーバ・クロッキング

• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの低レイテンシPHY IPコアの章を参照してください。

10G PCSデータパスの機能低レイテンシ・モードで10G PCSを実装している場合、さまざまな10G PCSブロックを使用できます。

トランスミッタおよびレシーバのFIFO

FIFOは、フェーズ補正またはラッチされたモードでRXパスにコンフィギュレーションできます。フェーズ補正モードでは、FIFOはFIFOのリード側およびライト側の間のクロックのフェーズ差を補正します。TXおよびRXのFIFOのライト側のクロッキング手法は、ギアボックスがイネーブルされているかどうかということとその比（40:66、40:50、または32:64）に応じて異なります。クロッキング手法はクロッキング6-82ページのに示されています。

図 6-66: RXパスのフェーズ補正FIFO

Transceiver Phase Compensation FIFO FPGA Fabric

Reg

PCFIFO

RegisterModeSelect

rx_clkout

rx_coreclkin

ギアボックス

ギアボックスは、PCSとPMA（フィジカル・メディア・アタッチメント）インタフェースの間のデータパス幅の差を変換します。ギアボックスには、ハンドシェイク・コントロール・ロジックとFIFOが含まれており、データ幅の変換を実装しています。サポートされているギアボックス比について詳しくは、「10G PCSの低レイテンシ・コンフィギュレーションのオプション」の図を参照してください。



6-8110G PCSデータパスの機能AV530082013.05.06







TXビット・スリップ機能

ビット・スリップ機能によって、トランスミッタ側のビットがギアボックスに送信される前にそれらをスリップできます。スリップされるビット数は、FPGAファブリック-トランシーバ・インタフェース幅から1引いた数に等しくなります。例えば、FPGAファブリック-トランシーバ・インタフェース幅が64ビットの場合、スリップできるビット数の最大は63です。つまり、最初のワードからのbit[63]とbit[62:0]が畳み込まれて64ビット・ワードになるようにします（2番目のワードからのbit[62:0]、最初のワードの最下位ビットからのbit[63]）。7ビットの入力コントロール信号は、FPGAファブリックに対して使用可能です。上述した63ビットのシフトは、入力コントロールの値を7'b0011111に設定します。

クロッキング

トランシーバ・データパスのクロッキング手法は、ギアボックス比によって異なります。

ギアボックス比が64:64、40:40、または32:32の場合、ギアボックスが同じ比であるため、TX FIFOとRX FIFOのクロックのリード側およびライト側の間に周波数差は生じません。Quartus IIソフトウェアは、TX FIFOとRX FIFOのリード側およびライト側に対してクロックを自動的に接続します。このコンフィギュレーションでは、TX FIFOからのデータがシリアライザに送信される前の時点ではデータはギアボックスに供給されている途中です。ギアボックスをバイパスしたりディセーブルすることはできません。

図 6-67: 64:64、40:40、または32:32のギア・ボックス比での10G PCSの低レイテンシ・データパス

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

De-Scram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

oxandBitslip

RXGearB

ox

Serializer

Deserializer

CDR

Input ReferenceClock

tx_coreclkin

rx_coreclkin

rx_serial_data

tx_serial_data

Parallel Clock

Serial Clock

Parallel Clock andSerial Clock

Clock Divider





CMU PLL

tx_clkout

rx_clkout

ギアボックス比が64:32の場合、FPGAファブリック・インタフェース幅（64ビット）は、実際には内部トランシーバ・データパス幅の2倍になります。FPGAファブリックのtx_clkoutおよびrx_clkoutを2で分周して、TX FIFOのライト側とRX FIFOのリード側をそれぞれクロックするために使用できます。低レイテンシPHY IPコアのtx_coreclkinとrx_coreclkinを選択して、分割したクロックをそれらのポートに接続します。



AV5300810G PCSデータパスの機能6-82 2013.05.06


図 6-68: 64:32のギア・ボックス比での10G PCSの低レイテンシ・データパス

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMATX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

De-Scram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

oxandBitslip

(64:32)

RXGearB

ox(32:64)

Serializer

Deserializer

CDR

tx_coreclkin

tx_clkout

rx_coreclkin

rx_clkout


3264

rx_serial_data

tx_serial_data

3264

/2

/2

Parallel Clock

Serial ClockParallel Clock and Serial Clock

Clock Divider





CMU PLL

ギアボックス比が66:40の場合、与えられるrx_clkoutパラレル・クロックはCDRからの復元クロックであり、66で分周された出力周波数を持っています。

tx_clkoutパラレル・クロックは、fPLLを供給する送信PLLから生成されて、66で分周された出力周波数を持っています。この送信PLLは、FPGAコアから自動的にインスタンス化されます。


FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

De-Scram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

oxandBitslip

(66:40)

RXGearB

ox(40:66)

Serializer

Deserializer

CDR

tx_coreclkin

tx_clkout

rx_clkout

rx_coreclkin


66

rx_serial_data

tx_serial_data

66

66

66

66

40

40

40

40

66

66

fPLL

Parallel Clock

Serial Clock

Parallel Clock and Serial Clock

Clock Divider


Serial Clock from ATX/CMU PLL(From the ×1 Clock Lines)



CMU PLL

Div 66



6-8310G PCSデータパスの機能AV530082013.05.06


ギアボックス比がFPGAファブリックのインタフェース幅の整数倍ではない場合（例えば50:40）、fPLLをインスタンス化して、適切なクロック周波数をTX FIFOのライト側に提供する必要があります。50:40のギアボックス比では、出力周波数が50で分周されたトランスミッタまたはレーンのデータ・レートに等しくなるように、fPLLの分周係数を設定します。fPLLとCMUまたはATX送信PLLに入力基準クロックを提供するクロック・ソースは、クロック補正やレート・マッチFIFOとは異なり、TX FIFOがフェーズ補正FIFOとして動作するために同一である必要があります。そのため、そのクロックにはリード動作とライト動作の間でppmレベルの差があってはなりません。

レシーバ側では、rx_coreclkinポートをイネーブルして2番目のfPLL出力をrx_coreclkinポートに接続します。RX FIFOはフェーズ補正FIFOとして動作するため、RX FIFOのリード側とライト側ではppmレベルの差がゼロである必要があります。


FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eGenerator

CRC32

Generator

CRC32

Checker

64B/66B

Encoder

andTX

SM

64B/66B

Decoder

andRXSM

Scram

bler

De-Scram

bler

DisparityChecker

Block

Synchronizer

Fram

eSynchronizer

Disparity

Generator

TXGearB

oxandBitslip

(50:40)

RXGearB

ox(40:50)

Serializer

Deserializer

CDR

tx_coreclkin

tx_clkout

rx_clkout

rx_coreclkin


50

rx_serial_data

tx_serial_data

50

50

50

40

40

40

40

50

50

Parallel Clock

Serial Clock

Parallel Clock and Serial Clock

Clock Divider


Serial Clock from ATX/CMU PLL(From the ×1 Clock Lines)



CMU PLL

fPLL

fPLL

coreclkinポートの使用tx_coreclkinおよびrx_coreclkinポートでは、ソース同期リンク用にTXとRXのFIFOの複数チャネルをクロックするために、またはアップストリーム・トランスミッタがすべて同じクロッ

ク・ソースでクロックされている場合、1つのチャネルからtx_clkoutおよびrx_clkoutを使用できます。tx_coreclkinおよびrx_coreclkinポートでは、tx_clkoutおよびrx_clkoutポートとの間で、50で分周した入力周波数の差がppmレベルでそれぞれゼロである必要があります。

関連情報

詳しくは、Arria Vデバイスの章のトランシーバ・クロッキングの「トランスミッタ・データパス・インタフェース・クロックの選択」および「レシーバ・データパス・インタフェース・ク

ロックの選択」の項を参照してください。



AV53008coreclkinポートの使用6-84 2013.05.06





インスタンスの併合同じ10 Gbpsの物理チャネル内の別の10G PCSデータパス・コンフィギュレーションでトランスミッタとレシーバのインスタンスをマージすることができます。

例えば、Quartus IIソフトウェアでは、次の2つのインスタンスを作成し、同じ物理トランシーバ・チャネルに配置することができます。

• 40ビットのFPGAファブリック・インタフェースでのトランスミッタのみインスタンス• 64ビットのFPGAファブリック・インタフェースでのレシーバのみインスタンス

ただし、同じ物理トランシーバ・チャネル内に、別のPCSブロック（10G PCSおよび標準PCS）を使用して、トランスミッタのインスタンスとレシーバのインスタンス（1チャネルのインスタンス）を併合することはできません。

トランシーバのチャネル配置のガイドライン

Arria V GZデバイスでは、同一トランシーバ・バンク内でスタンダードPCSおよび10G PCSを（同一データ・レートで）使用したカスタム・データパス・コンフィギュレーションおよび低レイテンシ・データパス・コンフィギュレーションにおいて、CMU PLLを使用している場合は最大4個または5個のチャネル配置、ATX PLLを使用している場合は最大6個のチャネル配置が可能です。

関連情報

トランシーバのチャネル配置のガイドライン6-77ページの非結合コンフィギュレーションおよび結合コンフィギュレーションで、CMU PLLまたはATX PLLを使用できます。

ネイティブPHY IPコンフィギュレーションネイティブPHY IPは、ハードウェア物理層をほとんど抽象化することなくトランシーバ・ハードウェア機能をフルに提供します。

スタンダードPCSおよび10G PCSのハードウェア両方へのアクセスだけでなくPMAダイレクト・モードは、トランシーバ・インタフェース、パラメータ、およびポートをフルにユーザー制御し

てイネーブルできます。マルチ・データレート・プロトコルでのデザイン、速度ネゴシエーショ

ン、および複数のPCSデータパスをトランシーバ・リンクでネイティブにサポートする上で、スタンダードPCSおよび10G PCSまたはPMAダイレクト・モードをイネーブルします。

トランシーバ・リコンフィギュレーション・コントローラは、スタンダードPCSと10GPCSのデータパス間をダイナミックに切り替えるために使用されます。また、リコンフィギュレーション・

コントローラは、キャリブレーション、リモート・ループバックのイネーブル、PLL基準クロックの切り替え、チャネルPCSとPLLのリコンフィギュレーションと切り替えに必要で、さらに、PMA送信プリエンファシス、レシーバCDR、CTLE、およびDFEのアドバンス設定にダイナミックに調整する上でも必要になります。

PMAダイレクト・モードとのダイナミックな切り替えはサポートされていません。

すべてのハードウェアの組み合わせがリーガルまたはサポートされているわけではないため、有

効なPCSハードウェア設定、パラメータ、そして組み合わせを決定するためには、トランシーバ・ハードウェア、PLL、クロッキング・アーキテクチャに関する予備知識が必要となります。



6-85インスタンスの併合AV530082013.05.06


ネイティブPHY IPでは、すべてのシリアル・トランシーバ・プロトコルがサポートされています。

アルテラは、すべての新しいシリアル・プロトコル・デザインでは、XAUIとPCI Expressを除いてネイティブPHY UPを使用することを推奨しています。ASI、SDI、SRIO、CPRI、GIGE、

注:

Interlaken、SAS、SATA、および他のプロトコル・コンフィギュレーションだけでなく、低レイテンシPHY IP実装と同様に、スタンダードPCSと10G PCSの低レイテンシ・コンフィギュレーションではデフォルトのプリセットが提供されます。ガイダンスでデフォルト・プリ

セットを選択して、その後にカスタム・アプリケーション用にコンフィギュレーションを変

更することも可能です。変更後のプリセットを保存することもできます。

送信CMUまたはATX PLL選択はPHY IPに内蔵しています。また、最大3.125 Gbpsのレーン・データレートではfPLLを送信PLLとして使用することもできます。データレートとジッタ性能のトレードオフ要件をバランスさせるために適切なPLLを選択する必要があります。他のPHY IPとは異なり、ネイティブPHY IPには、ポート・インタフェースに直接アクセスする意図から、AvalonMemory-Mapped（Avalon-MM）インタフェースがありません。そのため、内蔵レジスタがありません。また、リセット・コントローラもネイティブPHY IPには内蔵されていません。アルテラは、リセット・シーケンスを実装してスムーズにPLLを共有したりマージしたりするために、トランシーバPHYリセット・コントローラIPを使用することを推奨しています。

MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるArria Vトランシーバ・ネイティブPHYIPをインスタンス化することで、ネイティブPHYリンクを実装できます。オプションを選択して、有効なカスタム・トランシーバ・コンフィギュレーションを生成します。また

は、ウィンドウ・メニューをダブルクリックしてデフォルト・プリセットを選択します。

関連情報

• x1、xN、およびフィードバック補正クロックの結合要件、制約、利点、および機能について詳しくは、Arria Vデバイスでのトランシーバ・クロッキングを参照してください。

• リコンフィギュレーション・コントローラの機能や特長について詳しくは、Arria Vデバイスでのダイナミック・リコンフィギュレーションを参照してください。

プロトコルおよびトランシーバPHY IPサポート

表6-12: プロトコルおよびPHY IP機能のサポート

リセット・コント

ローラ

Avalon-MMレジスタ・インタフェース

PCSタイプトランシーバIP標準プロトコル

エンベデッド使用可スタンダードおよ

びGen3PCIe用PHY IPコア（PIPE） 3

PCIe Gen3 x1、x2、x4、x8

エンベデッド使用可スタンダードPCIe用PHY IPコア（PIPE）3


3PCI Express用ハードIPはMegaCoreファンクションとしても使用可能です。



AV53008プロトコルおよびトランシーバPHY IPサポート6-86 2013.05.06







ローラ



エンベデッド使用可スタンダードPCIe用PHY IPコア（PIPE）3


エンベデッド使用可10G10GBASE-R10GBASE-R

外部リセットIP使用不可10GネイティブPHY

外部リセットIP使用不可10GネイティブPHY10/40Gイーサネット


び10G1G/10GbEおよび10GBASE-KR

1G/10Gbイーサネット


び10G1G/10GbEおよび10GBASE-KR

1588の1G/10Gbイーサネット

外部リセットIP使用不可10GネイティブPHY1588の10Gイーサネット


び10G1G/10GbEおよび10GBASE-KR10GBASE-KRおよび

1000BASE-X 外部リセットIP使用不可スタンダードおよ

び10GネイティブPHY

エンベデッドまた

は外部リセットIP使用可スタンダードカスタム PHYスタ

ンダード

1000BASE-XおよびSGMIIギガビット・イーサネット

エンベデッド使用可スタンダード・ソ

フトPCSXAUI PHY IPXAUI


は外部リセットIP使用可スタンダードおよ

び10G低レイテンシPHY

SPAUI外部リセットIP使用不可スタンダードおよ



は外部リセットIP使用可スタンダードおよ

び10G低レイテンシPHY

DDR XAUI外部リセットIP使用不可スタンダードおよ


エンベデッド使用可10GInterlaken PHYInterlaken（CEI-6G/11G）外部リセットIP使用不可10GネイティブPHY4

4ソフトPCS結合IPが必要です。



6-87プロトコルおよびトランシーバPHY IPサポートAV530082013.05.06



ローラ




は外部リセットIP使用可10G低レイテンシPHY

OIF SFI-5.2/SFI-5.1経由のOTU-3（40G）



は外部リセットIP使用可スタンダード低レイテンシPHY

OIF SFI-5.1s経由のOTU-2（10G）

外部リセットIP使用不可スタンダードネイティブPHY



OTU-1（2.7G）



は外部リセットIP使用可10G低レイテンシPHYOIF SFI-5.2経由の

SONET/SDHSTS-768/STM-256（40G）



外部リセットIP使用不可スタンダードおよ

び10GネイティブPHYOIF SFI-5.2/SFI-5.1経

由のSONET/SDHSTS-768/STM-256（40G）


は外部リセットIP使用可10G低レイテンシPHYSFP+/SFF-8431/

CEI-11G経由のSONET/SDHSTS-192/STM-64（10G）



は外部リセットIP使用可スタンダード低レイテンシPHYOIF SFI-5.1s/SxI-5/

SFI-4.2経由のSONET/SDHSTS-192/STM-64（10G）



は外部リセットIP使用可スタンダード低レイテンシPHYOIF SFI-5.1s経由の

SONET STS-96（5G）外部リセットIP使用不可スタンダードネイティブPHY


は外部リセットIP使用可スタンダード低レイテンシPHYSFP/TFI-5.1経由の

SONET/SDHSTS-48/STM-16（2.5G）外部リセットIP使用不可スタンダードネイティブPHY



AV53008プロトコルおよびトランシーバPHY IPサポート6-88 2013.05.06



ローラ




は外部リセットIP使用可スタンダード低レイテンシPHYSFP/TFI-5.1経由の

SONET/SDHSTS-12/STM-4（0.622G）外部リセットIP使用不可スタンダードネイティブPHY



ネイティブPHYIntel QPI

外部リセットIP使用不可PMAダイレクトネイティブPHY



10G SDI



は外部リセットIP使用可スタンダードカスタムPHY

SD-SDI/HD-SDI/3G-SDI




10G GPON/EPON




GPON/EPON




10Gファイバ・チャネル




8G/4Gファイバ・チャネル



は外部リセットIP使用可10G低レイテンシPHYFDR/FDR-10

Infiniband x1、x4、x12 外部リセットIP使用不可10GネイティブPHY


は外部リセットIP使用可スタンダードカスタムPHYSDR/DDR/QDR

Infiniband x1、x4、x12 外部リセットIP使用不可スタンダードネイティブPHY



6-89プロトコルおよびトランシーバPHY IPサポートAV530082013.05.06



ローラ



エンベデッド使用可スタンダード確定的PHYCPRI 4.2/OBSAI RP3v4.2 外部リセットIP使用不可スタンダードネイティブPHY



SRIO 2.2/1.35




SATA 3.0/2.0/1.0およびSAS 2.0/1.0




HiGig+/2+




JESD204A



は外部リセットIP使用可スタンダードカスタムPHYASI



SPI 5.1（40G）/SPI4.2（10G）


ネイティブPHYのトランシーバ・データパス・コンフィギュレーション以下の図は、ネイティブPHY IPコンフィギュレーションで使用可能なPMAダイレクト・モードに加えて、トランシーバのスタンダードPCSブロック、10G PCSブロック、およびそれらの設定について示しています。

5Nxマルチ・アラインメント・デスキュー・ステート・マシンがコアに実装されている必要があります。



AV53008ネイティブPHYのトランシーバ・データパス・コンフィギュレーション6-90 2013.05.06


図 6-71: ネイティブPHY IPコンフィギュレーションでのトランシーバ・ブロック

「Disabled」と示されているオプションのPCSブロックは使用されませんが、レイテンシが発生します。「Bypassed」と選択されているオプションのPCSブロックは使用されず、レイテンシが発生しません。

Lane Data Rate



Gear Box

Block Synchronizer




BER Monitor



RX FIFO (Mode)

TX FIFO (Mode)



TX/RX 10G PCS Latency(Parallel Clock Cycles)

Link

32/40/64-bit

0.6 to 12.5 Gbps

10G and Above Protocol

Transceiver PHY IP

1-24 (INLK) 1-32 Others

32:32,64:3240:40, 50:40, 66:40, 67:40

64:64

Required for10GE/40GE/Interlaken

Bypassed for Low Latency

Required for InterlakenBypassed for Low Latency and

10GE/40GE


10GE/40GE


10GE/40GE

Phase Compensation Mode(Low Latency)

Clock Compensation Mode (10GE/40GE)Interlaken ModeRegistered Mode

Phase Compensation Mode(10GE/40GE andLow Latency Mode)Interlaken ModeRegistered Mode

32-bit: 340.0 MHz40-bit: 312.5 MHz50-bit: 213.8 MHz64-bit: 195.3 MHz66-bit: 189.4 MHz67-bit: 186.6 MHz

32-bit40-bit50-bit64-bit66-bit67-bit

Required for10GE/40GE

Bypassed for Low Latencyand Interlaken

Required for10GE/40GE

Bypassed for Low Latencyand Interlaken

Required for10GE/40GE/Interlaken

Bypassed for Low Latency

TX: 8-12 (10GE/40GE)RX: 15-34 (10GE/40GE)TX: 7-28 (Interlaken)RX: 14-21 (Interlaken)

TX: 6-11 (Low Latency)****RX: 6-11 (Low Latency)****

8/10-bit and 16/20-bit

0.6 to 9.9 Gbps

10G and Below Protocol

Native PHY IP

1-32

Optional*Bypassed for Low Latency

Bypassed

OptionalBypassed for Low Latency



Phase Compensation Mode(All Others)

Registered Mode (CPRI/OBSAI andDeterministic Latency)

Phase Compensation Mode(All Others)

Registered Mode (CPRI/OBSAI andDeterministic Latency)

8-bit: 470.0 MHz10-bit: 470.0 MHz16-bit: 265.0 MHz20-bit: 265.0 MHz32-bit: 247.5 MHz40-bit: 247.5 MHz

8-bit10-bit16-bit20-bit32-bit40-bit


Optional

Auto-Sync SM**(7-Bit/10-bit Comma, K28.5)Manual Alignment or Bit SlipBypassed for Low Latency

TX: 5-6 (GE)RX: 20-24 (GE)

TX: 4-6 (SRIO 2.1)RX: 16-19.5 (SRIO 2.1)TX: 2-4 (CPRI/OBSAI)RX: 6-9 (CPRI/OBSAI)TX: 4-6 (Low Latency)RX: 3-5 (Low latency)

Lane Data Rate


PCS Datapath 10G PCS Standard PCS PCS Datapath


TX Bitslip


Run Length Violation Checker

Deskew FIFO


Byte Serializer, Deserializer

Byte Ordering

RX FIFO (Mode)

Rate Match FIFO

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - GMII Clock


Link

Transceiver PHY IP

From 8-bit to 80-bit

0.6 to 12.5 Gbps

All Protocol

1-32

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

8-bit: 250.0 MHz10-bit: 250.0 MHz16-bit: 250.0 MHz20-bit: 250.0 MHz32-bit: 250.0 MHz40-bit: 250.0 MHz64-bit: 195.3 MHz80-bit: 156.25 MHz

8-bit10-bit16-bit20-bit32-bit40-bit64-bit80-bit

0

PMA Direct



6-91ネイティブPHYのトランシーバ・データパス・コンフィギュレーションAV530082013.05.06


図 6-72: ネイティブPHY IPデータパス・コンフィギュレーション

以下の図は、ネイティブPHY IPの実装で使用可能なスタンダードPCSブロックおよび10GPCSブロック、それらに関連するデータパス、PMAダイレクト・データパスを示しています。

Transmitter 10G PCS Transmitter PMA

TX FIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

64B/66

BEn

code

ran

dTXSM

Scramb

ler

Disparity

Gene

rator

TXGe

arBo

xan

dBitslip

Seria

lizer

Receiver 10G PCS Receiver PMA

RX FIFO

CRC3

2Ch

ecker

64B/66

BDe

code

ran

dRXSM

De-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

RXGe

arBo

x

Deseria

lizer

CDR

rx_seria

l_data

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO

Receiver Standard PCSDe

skew

FIFO

WordA

ligne

r


tx_seria

l_data

FPGA Fabric

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip

/2

/2


Clock Divider





tx_std_coreclkin

rx_std_coreclkin

tx_std_clkout

rx_10g_clk33

tx_10g_clkout

tx_10g_coreclkin

tx_10g_control[8:0]

rx_10g_control[9:0]

tx_10g_clkout

Demux

(PMA Direct TransmitterDatapath)

(PMA Direct ReceiverDatapath)

tx_parallel_data[63:0]

tx_pma_parallel_data[79:0]

64

64

9

40

10

rx_10g_coreclkin

rx_10g_clkout

rx_parallel_data[63:0]

rx_pma_parallel_data[79:0]

Div33

CMU PLL,ATX PLL,

or both PLLs

スタンダードPCSの機能スタンダードPCSでは、最も幅広いPCS-PMA幅とFPGAファブリック-トランシーバ・インタフェース幅のコンフィギュレーションで最大 9.9 Gbpsまでのレーン・データレートが可能です。ギガビット・イーサネット、CPRI/OBSAI、SD/HD/3G-SDI、HiGig、Hypertransport、SRIO、JESD204A、SATAおよびSAS、1G/2G/4G/8Gファイバ・チャネル、GPON/EPON、SFI-4.2/SFI-5.1、TFI、SPI-4.2/SPI-5.1、STS-12/12c、STS-48/48c、OTU-0などの10 Gbps未満のレーン・データレートのプロトコルをサポートしている場合、スタンダードPCSが使用されます。



AV53008スタンダードPCSの機能6-92 2013.05.06


スタンダードPCSのレシーバおよびトランスミッタ・ブロックMegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるArria Vトランシーバ・ネイティブPHYIPをインスタンス化することで、ネイティブPHYリンクを実装できます。オプションを選択して、ボックスを確認することでスタンダードPCSをイネーブルします。スタンダードPCSタブは、ブロックごとにパラメータとコンフィギュレーション・オプションと共に表示されます。

以下のブロックは、スタンダードPCSにイネーブルまたはディセーブル可能で、コンフィギュレーションできます。

• ワード・アライナ• デスキューFIFO• レート・マッチFIFO• 8B/10Bエンコーダ/デコーダ• バイト・シリアライザ/デシリアライザ• バイト・オーダリング• 受信フェーズ補正FIFO（ラッチされたモードとしてもコンフィギュレーション可能）• 送信フェーズ補正FIFO（ラッチされたモードとしてもコンフィギュレーション可能）• TXビットスリッパ

関連情報

• Arria Vデバイスでのトランシーバ・アーキテクチャ


10G PCSのサポートされている機能10G PCSは、10/40ギガビット・イーサネット、Interlaken、SPAUI、10G SDI、10Gファイバ・チャネル、Infiniband、10G GPON/EPON、SFI-5.2、STS-192/192c、STS-768/768c、OTU-2/3などの10 Gbps以上のレーン・データレートのプロトコルをサポートします。10G PCSでは、最も幅広いFPGAファブリック-トランシーバ・インタフェース幅のコンフィギュレーションで最大 12.5 Gbpsまでのレーン・データレートが可能です。

10G PCSのレシーバおよびトランスミッタ・ブロックMegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるトランシーバ・ネイティブPHY IPをインスタンス化することで、10G PCSデータパスのネイティブPHYリンクを実装できます。10GPCSオプションを選択すると、ブロックごとのパラメータやコンフィギュレーション・オプションと共に10G PCSタブが表示されます。

以下のブロックは、10G PCSでイネーブルまたはディセーブル可能で、コンフィギュレーションできます。



6-93スタンダードPCSのレシーバおよびトランスミッタ・ブロックAV530082013.05.06




• 送受信FIFO• CRCジェネレータ/チェッカ• メタフレーム・ジェネレータ/シンクロナイザ• 64B/66Bエンコーダ/デコーダ• スクランブラ/デスクランブラ• ディスパリティ・ジェネレータ/チェッカ• ブロック・シンクロナイザ• マルチ・ギアボックス

ハードPCSブロックは、10/40ギガビット・イーサネットとInterlakenをネイティブにサポートしています。他のプロトコルは、適切なギアボックス比の10G PCSの低レイテンシ・データパス・コンフィギュレーションを介してサポートされています。

10/40ギガビット・イーサネット・ブロックのサポートされているコンフィギュレーション：

• クロック補正モードでのレシーバFIFOおよびフェーズ補正モードでの送信FIFO• 64B/66Bエンコーダ/デコーダ• スクランブラ/デスクランブラ• ブロック・シンクロナイザ• 66:40ギアボックス比

1588の10/40ギガビット・イーサネット・ブロックのサポートされるコンフィギュレーション：

• ラッチされたモードでのレシーバおよび送信FIFO• 64B/66Bエンコーダ/デコーダ• スクランブラ/デスクランブラ• ブロック・シンクロナイザ• 66:40ギアボックス比

Interlakenブロックのサポートされるコンフィギュレーション：

• Interlaken Elastic Buffer（Generic）モードでのレシーバおよび送信FIFO• CRC32ジェネレータ/チェッカ• メタフレーム・ジェネレータ/シンクロナイザ• スクランブラ/デスクランブラ• ディスパリティ・ジェネレータ/チェッカ• ブロック・シンクロナイザ• 67:40ギアボックス比

SFI-5.2ブロックのサポートされるコンフィギュレーション：

• フェーズ補正モードでのレシーバおよび送信FIFO• 64:64、40:40、64:32、および32:32のギアボックス比

10G SDIブロックのサポートされるコンフィギュレーション：

• フェーズ補正モードでのレシーバおよび送信FIFO• 50:40ギアボックス比



AV5300810G PCSのレシーバおよびトランスミッタ・ブロック6-94 2013.05.06


他のプロトコル・ブロックのBasicモードでサポートされるコンフィギュレーション

• フェーズ補正モードでのレシーバおよび送信FIFO• 64:64、66:40、40:40、64:32、および32:32のギアボックス比

関連情報

• Arria Vデバイスでのトランシーバ・アーキテクチャ


ネイティブPHY IPのレシーバおよびトランスミッタ・ギアボックスネイティブPHY IPは、多くの10G PCS:PMAギアボックス比をサポートしています。

ユーザーには、コアIPに最も適切なギアボックス比を選択する自由度があります。67:40は、主にInterlakenコンフィギュレーションで使用され、66:40比は10、40、および100ギガビット・イーサネット・コンフィギュレーションで使用され、50:40は10ギガビットSDIアプリケーションで使用されます。他の比は、GPON、EPON、SFI-5.2やOTNなどのさらなるスタンダード通信や通信プロトコルをサポートします。

10G PCSのサポートされるギアボックス比：

• 64:64のPCS:PMA幅• 67:40のPCS:PMA幅• 66:40のPCS:PMA幅• 50:40のPCS:PMA幅• 40:40のPCS:PMA幅• 64:32のPCS:PMA幅• 32:32のPCS:PMA幅



6-95ネイティブPHY IPのレシーバおよびトランスミッタ・ギアボックスAV530082013.05.06




ネイティブPHY IPでの10Gデータパス・コンフィギュレーション

表6-13: 10G PCSのデータパス・コンフィギュレーション

この表は、10/40ギガビット・イーサネット、1588の10/40ギガビット・イーサネット、Interlaken、10GSDI、および他の10Gプロトコルでの10GPCSのデータパス・コンフィギュレーションを示しています。

ネイティブPHY IPトランシーバPHY IP

他の10Gプロトコル（Basicモード）

10G SDISFI-5.2Interlaken1588の10/40GBASE-R

10/40GBASE-R/KR

リンク

0.6 - 12.5 Gbps6

10.692 Gbps0.6 - 12.5 Gbps6

3.125 - 12.5Gbps

10.3125 Gbps10.3125 Gbpsレーン・

データレー

ト

非結合、xN、フィードバッ

ク補正

非結合、

xN、フィードバック補

正

非結合、xN、フィードバッ

ク補正

非結合非結合、


正

非結合、


正

PMAチャネル結合オプ

ション7 8

10G PCS10G PCS10G PCS10G PCS10G PCS10G PCSPCSデータパス

32/40/64ビット

40ビット32/40/64ビット40ビット40ビット40ビットPCS-PMAインタフェース

幅（シリア

ライゼー

ション・

ファクタ）

32:32、64:329

、

40:40、66:409

、 64:64

50:40 932:32、64:329

、

40:40、64:64

67:4066:40 966:40 9ギアボック

ス比

664:32と32:32のギアボックス比は、サポートされる最大のデータレートである 10.88Gbpsになります。

7xN結合では、結合チャネルの数はCMU PLL使用時では最大4個、ATX PLL使用時では最大6個です。与えられるデータ・レートはCMU PLLおよびATX PLLでサポートされます。

87個以上のチャネルを結合する場合、PLLフィードバック補正の結合が必要になります。PLLフィードバック補正の結合では、トランシーバ・バンク毎に1つのPLLが必要で、PLL基準クロック周波数は、シリアライゼーション・ファクタで分割されたレーン・データレートと同じ値を持っている

必要があります。9選択されたギアボックス比によっては内部fPLLの使用が必要な場合があります。



AV53008ネイティブPHY IPでの10Gデータパス・コンフィギュレーション6-96 2013.05.06





10/40GBASE-R/KR

リンク

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

イネーブルイネーブルイネーブルブロック・

シンクロナ

イザ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

イネーブルバイパスバイパスディスパリ

ティ・ジェ

ネレータ、

チェッカ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

イネーブルイネーブルイネーブルスクランブ

ラ、デスク

ランブラ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

バイパスイネーブルイネーブル64B/66Bエンコーダ、デ

コーダ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

バイパスイネーブルイネーブルBERモニタ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

イネーブルバイパスバイパスCRCジェネレータ、

チェッカ

バイパス（低

レイテンシ・

モード）

バイパス

（低レイテ

ンシ・モー

ド）

バイパス（低

レイテンシ・

モード）

イネーブルバイパスバイパスフレーム・

ジェネレー

タ、シンク

ロナイザ

フェーズ補正

モード（低レ

イテンシモー

ド）

フェーズ補

正モード

フェーズ補正

モード

Interlakenモード

ラッチされ

たモード

クロック補

正モード

RX FIFO（モード）



6-97ネイティブPHY IPでの10Gデータパス・コンフィギュレーションAV530082013.05.06





10/40GBASE-R/KR

リンク

フェーズ補正

モード（低レ

イテンシ・

モード）

フェーズ補

正モード

フェーズ補正

モード

Interlakenモード

ラッチされ

たモード

フェーズ補

正モード

TX FIFO（モード）

TX: 6-10（64:32）

TX: 6-11（66:40）

TX: 7-10（64:64、40:40、32:32）

RX: 6-10（64:32）

RX: 6-11（66:40）

RX: 7-10（64:64、40:40、32:32）

TX: 7-11

RX: 6-12

TX: 6-10（64:32）

TX: 7-10（64:64、40:40、32:32）

RX: 6-10（64:32）

RX: 7-10（64:64、40:40、32:32）

TX: 7-28

RX: 14-21

TX: 1-4

RX: 2-5

TX: 8-12

RX: 15-34

TX/RX 10GPCSのレイテンシ（パラ

レル・ク

ロック・サ

イクル）10

32ビット

40ビット

64ビット

66ビット

50ビット32ビット

40ビット

64ビット

67ビット66ビット66ビットFPGAファブリックトラ

ンシーバ・

インタ

フェース幅

10PCSレイテンシの値は、デフォルトでは、FIFOが部分的にフルまたは部分的に空であることが推奨されます。スタンダードPCS8B/10エンコーダ/デコーダが使用されている場合はディセーブルされます。



AV53008ネイティブPHY IPでの10Gデータパス・コンフィギュレーション6-98 2013.05.06





10/40GBASE-R/KR

リンク

32ビット（32:32）：340.0 MHz

40ビット（40:40）：312.5 MHz

64ビット（64:32）：170.0 MHz12

64ビット（64:64）：195.4 MHz

66ビット（66:40）：189.4 MHz11

50ビット：213.8 MHz 11

32ビット（32:32）：340.0 MHz

40ビット（40:40）：312.5 MHz

64ビット（64:32）：170.0 MHz12

64ビット（64:64）：195.4 MHz

67ビット：78.125-312.5MHz 11

66ビット：156.25 MHz

66ビット：156.25 MHz

FPGAファブリック-トランシーバ・

インタ

フェース幅

の最大周波

数

PMAダイレクトのサポートされている機能PMAダイレクトは、QPIのようなトランシーバPCSレイテンシが非常に低いまたはゼロの必要があるプロトコルをサポートするために使用されます。PMAダイレクト・モードでは、最も幅広いFPGAファブリック-トランシーバ・インタフェース幅のコンフィギュレーションのときトランシーバのレーン・データレートは最大 12.5 Gbpsまで可能です。

PMAダイレクト・コンフィギュレーションではPCSブロックがないため、クロック・フェーズ補正はファブリック・コアにデザインされる必要があります。データおよびクロック信号は、トラ

ンシーバPMAに直接接続されます。その結果、FPGAのコア・ファブリック・インタフェースからトランシーバPMAへのタイミングおよびクロック・フェーズの差も補正する必要があります。PMAインタフェース幅は、8ビット、10ビット、16ビット、20ビット、32ビット、40ビット、64ビット、および80ビットから選択できます。FPGAファブリック・インタフェース幅は80ビットに固定されており、それらのPMAインタフェース幅のコンフィギュレーションに適切なポートを選択する必要があります。

12PCSのtx_clkout周波数出力は、SFI-SおよびBasicモードではレーン・データレート/32です。

11PCSのtx_clkout周波数出力は、10G-SDI、Interlaken、およびBasicモードではレーン・データレート/40です。



6-99PMAダイレクトのサポートされている機能AV530082013.05.06


MegaWizard Plug-In Managerで、InterfacesメニューのトランシーバPHYにあるトランシーバ・ネイティブPHY IPをインスタンス化することによって、PMAダイレクト・データパスを持ったネイティブPHYリンクを実装できます。スタンダードPCSまたは10G PCSをイネーブルするオプションを選択してはいけません。スタンダードPCSタブおよび10G PCSタブは表示されず、PMAダイレクト・データパス・コンフィギュレーションが選択されたことが表示されます。

図6-72は、トランシーバのPMAダイレクト・データパスおよびデバイス・チャネルでのクロッキングを示しています。

チャネルおよびPCSデータパスのダイナミックな切り替えリコンフィギュレーション

ネイティブPHY IPは、スタンダードPCSと10G PCS間でのトランシーバ・チャネルのダイナミックな切り替えをサポートするPHY IPのみです。PMAダイレクト・モードとの間のダイナミックな切り替えはサポートされていません。ストリーマ・ベースのリコンフィギュレーションだけでな

く、関連するトランシーバPLL、スタンダードPMA、アドバンス・トランシーバPMA機能のリコンフィギュレーションを介したダイナミックな切り替えのメカニズムは、リコンフィギュレー

ション・コントローラIPによってなされます。

関連情報

• Arria Vデバイスでのダイナミック・リコンフィギュレーション


改訂履歴表6-14: 改訂履歴

変更内容バージョン日付

• ナレッジ・ベースの既知の文書の問題へのリンクを追加。

• 「10GBASE-Rおよび10GBASE-KR」の項に2番目の図を追加。

• 「10GBASE-KRのFEC（Forward ErrorCorrection）」の項を追加。

• 「Gen1、Gen2、およびGen3のPIPEコンフィギュレーションでのトランシーバのチャネル配置

のガイドライン」の項を更新。

• 「PIPEコンフィギュレーションでの高度なチャネル配置のガイドライン」の項を追加。

2013.05.062013年5月

初版2012.11.192012年11月



AV53008チャネルおよびPCSデータパスのダイナミックな切り替えリコンフィギュレーション6-100 2013.05.06




Documents

ArriaVGZ デバイスでのトランシーバ・コン フィギュ … 802.3ap-2007仕様は、1Gbpsおよび10 Gbps速度のマルチ・データ・レートをサポートするた

ArriaVGZ デバイスでのトランシーバ・コンフィギュ … 802.3ap-2007仕様は、1Gbpsおよび10 Gbps速度のマルチ・データ・レートをサポートするた