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Belle II SVD に向けたSOI pixel 検出器の検討

東北大学　小野 善将、小貫良行、山本均高エネ研　新井康夫、坪山透その他 SOIPIX グループ

2011/9/18 1日本物理学会　＠弘前大学　 18aSE_5

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SOI 検出器

SOI 検出器： SOI 基板の Substrate 層をセンサーとして使用

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 2

特徴○ モノリシック型検出器○SOI CMOS による読み出し回路

Sensor

SOI Circuit

BOX(SiO2)

半導体検出器の理想形 !!

・寄生容量の大幅減・物質量減・ラッチアップ耐性・・・・ etc

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高エネルギー実験への応用

崩壊点検出器への応用

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 3

Belle II detector

要求項目 当面の目標 SOI との相性

高速な動作 40MHz 以上 ○

高い位置分解能 ~ 10um ○

物質量少ない Si:100um 以下 ○

放射線耐性 10Mrad 以上 △ （○）

SOI 検出器は崩壊点検出器に相性がいい。

e-

e+

7GeV

4GeV

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Belle II SVD 最内層に向けた開発

目標： Belle II SVD 最内層（ Layer#3 ）に向けて開発。

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現行案Layer#3

DSSD (Double-sided Silicon Strip Detector)DSSD pitch ： φ50um 、 z160umsampling rate : 31.8MHz占有率 : 6.7 (%)センサー厚 : 300um

e-7GeV

e+

4GeVSOI PIXORLayer#3

占有率、ゴースト発生率、物質量などの低下を狙う。SOI PIXOR (SOI Pixel OR)

PIXOR pitch ： φ25um 、 z40umsampling rate : 42.33MHz占有率 : < 0.1 (%)Pixel OR 数 : 16 ORセンサー厚 : 100umtrigger latency ： 5us

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SOI PIXOR の開発

高エネルギー実験向けの SOI 検出器の開発– PIXOR : PIXel OR

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 5

①PIXOR 構造：pixel と strip の中間構造

② バイナリ読み出し形式：Hit の有無を判定→デジタル値で出力

③ カウンタを使ったトリガー判定方式Hit の時間をカウンタで記憶→トリガー

判定PIXOR 構造 バイナリ

化カウンタで待つ

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①PIXOR 構造： Pixel と Strip の特徴

Pixel

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Strip

○ 占有率が低い。○ センサー寄生容量小さい。○ ゴーストなし。× 回路の大きさで位置分解能に制限。

× 占有率が高い。× センサー寄生容量大きい。× ゴースト発生多い。○ 位置分解能がいい。

1 pixel ＝ 1 つの処理回路

1 strip ＝ 有感面積大きい

Pixel端子

Strip端子

有感面積

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小さな DSSD を一面で再現して並べたような構造。

①PIXOR 構造： PIXOR と全体像

センサー端子→ 2 方向 (x,y) に分けて OR をとる。

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 7

Sensor

Pixel 端子

PIXOR 構造（ 4 OR ）

n*n pixel → 2*n の処理回路

１つの Super Pixel 2cm 角まで可

能

１つの RO chip

１ラダーでの配置案（ Belle II SVD Layer#3 ）

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①PIXOR 構造：利点

Pixel に対する利点– ○ 位置分解能の制限がなくなる。

（回路面積： n2→2n ）

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 8

Strip に対する利点– ○ ゴースト発生、占有率の低下。

設計時に Pixel OR の数を変えることで、要求に応じた性能を柔軟に選ぶことができる。

位置分解能、回路面積、占有率、ゴースト発生率、データ量、 S/N 、センサー厚…

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tor Hit → CNT 開始

カウンタ値 0

トリガー信号と一致 → Hit 情報送信

タイミングチャート

③ カウンタを使ったトリガー判定方式

Hit 時刻からカウントダウン→ 0 になった時間にトリガーの有無を判定

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 9

トリガーは trigger latency 時間遅れる、 Hit 情報格納する必要。→ カウンタを使ってトリガーを待つ。

※トリガー信号は　　（イベント時間）＋（ trigger latency ）後に送信

カウンタ初期値 LOAD

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試作： PIXOR1

シンプルな構造をもった試作チップ PIXOR1 を作成する。

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Sensor

アナログ回路

デジタル回路

Hit 判定を選別（バイナリ化）

CLK に同期カウンタの制御

カウンタ（ 1個） トリガー信号と比較、判

定

10 月にサブミット予定。

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まとめと予定

SOI 検出器は半導体検出器の理想形。高エネルギー実験向けの SOI 検出器： PIXOR の開発を始めた。

PIXOR は、「 PIXOR 構造」「バイナリ読み出し」「カウンタによるトリガー判定」の機能を持つ検出器。

シンプルな構造： PIXOR1 を 10 月にサブミット予定。

今後、機能を追加して Belle II SVD 最内層へ最適化を行う。

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tor バックアップ

PIXOR 方式： 2 方向に分ける方法（シミュレーションから）

Belle II SVD のジオメトリパラメータ予想される占有率、最小データ量② バイナリ読み出しと利点trigger latency 時間分待つ方法放射線耐性、センサークロストークへの対策

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PIXOR 方式： 2 方向に分ける方法 (1/2)

ピクセル端子からの信号を 2 方向に分けなくてはいけない。

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 13

1 pixel からの 2 方向に同じ信号波形を出力すること。2 方向の線を互いに絶縁すること。

要求事項

2 方向への分け方↓

(a) 1Pixel に 2 端子 (b) ダイオード分離

(c) ダイオード埋込

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PIXOR 方式： 2 方向に分ける方法 (2/2)

シミュレーションソフトからの結果

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(a) 1Pixel に 2 端子 (b) ダイオード分離

(c) ダイオード埋込

全ての構造を試作して動作チェックの予定。

電離電荷は近い方の pixel 端子にほぼ回収。

(TCAD)

ダイオード間の容量性クロストーク大きめ。

(SPICE)

電荷回収時にアバランシェ？が起きる。

(TCAD)

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Belle II SVD のジオメトリパラメータ

Belle II SVD 最内層のジオメトリパラメータ

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ビーム軸からの半径 ： r=38mmラダー数 ： 8 * 2 = 16枚1 ラダーの有感層 ： 122.88mm*38.4mm

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予想される占有率、最小データ量OR 数を変えた場合の SVD 最内層の占有率の変化とデータ量

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 16

※trigger rate : 30kHz 。※データ量は Hit したアドレス長分。※計算値は DSSD での占有率からの比で計算。※暫定的な値です。

sampling rate OR unit Size RO Line 占有率 総データ量

Pixel 42.33(MHz) 1250 (um2) 32 0.00103(%) 26.3(Mbps)8 OR 42.33(MHz) 8000 (um2) 32 0.00824(%) 26.3(Mbps)16 OR 42.33(MHz) 16000 (um2) 32 0.0165(%) 26.3(Mbps)32 OR 42.33(MHz) 32000 (um2) 32 0.0330(%) 26.3(Mbps)

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② バイナリ読み出しと利点

discriminator で Hit 判定→ Hit したか否かの判定を出力

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利点（アナログ読み出しと比較して…）

○ デジタル値にすることで出力情報量が少なくなる。

○ アナログ回路系の複雑な処理が不要。○ 位置分解能の低下は、 PIXOR 方式で調整可能。

Pre-amp 後Shaper 後Discriminator後

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trigger latency 時間分待つ方法

Trigger 時刻でイベントを選択→ trigger latency 分 Hit情報をためておく必要がある。①latency 時間分のメモリ②Hit した時間を記憶

2011/9/18 日本物理学会　＠弘前大学　 18aSE_5 18

①latency 時間分のメモリ

②Hit した時間を記憶

○ とりこぼしがない× 回路面積大きい

× とりこぼしの可能性○ 回路面積小さい

1CLKシフト

… Hit した

timestamp

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trigger latency 時間分待つ方法

Trigger 時刻でイベントを選択→ trigger latency 分 Hit情報をためておく必要がある。①latency 時間分のメモリ②Hit した時間を記憶

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①latency 時間分のメモリ

②Hit した時間を記憶

○ とりこぼしがない× 回路面積大きい

× とりこぼしの可能性○ 回路面積小さい

1CLKシフト

… Hit した

timestamp

② 、カウンタを使う方式を採用占有率： < 0.1%trigger latency ： 5us （ 212CLK ）→ 1 trigger latencyあたり： 0.2Hit→ 　②の方が格納する情報が少ない。

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放射線耐性、クロストークへの対策

Double SOI 構造– Middle silicon に電圧を加えることで、

• 放射線耐性→ TID効果の補償• クロストーク→センサー・ Tr 間の AC カップリングの遮蔽

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Middle Silicon補償電圧

蓄積したホールを Middle siliconの電圧で相殺させる。

センサー・ Tr 間の容量性カップリングを遮断。

NMOS