Cadence Sigrity 2017 新增功能

．Date： 2017 / 02 / 07

．Author： Mark Wu/Gregory Liao/Eric Chen

．Revision： V1.0

．Version： Sigrity 2017

．備註:

http://www.graser.com.tw

Cadence 發佈 Sigrity 2017 版本，除了效能提升之外，各相關程式

新增功能如下 :

PowerDC - PowerTree 電源迴路的拓撲結構 Speed2000 - 新增 ESD Simulation 的流程 PowerSI - Special void 設定自動化 3DEM - Partial Inductance 及 SPICE 模型的萃取 SystemSI - 新增 PCI-E Gen4 和 P8+ OpenPOWER Compliance Kit XtractIM - XtractIM EPA 的 HTML 報告可與 APD 作交互查詢 T2B - 支援 IBIS 6.1 和 Random Pattern

新功能說明請看內文介紹。

Cadence® SigrityTM 2017 新功能介紹

Common Features

PowerTree Power Tree 是一種由電路圖或 PCB layout 抽出可視覺化的電源迴路的拓撲結構資料的工具。除了

產生 Power Tree 外，裡面所有的元件屬性都可透過手動添加或利用 AMM Model 來帶出。它可以協

助使用者很容易地進行早期電路功耗的評估及後續的自動化環境及條件的設置。 PowerTree可以單獨

執行，或是與整合到 PowerDC、OptimizePI 和 Allegro Sigrity PI。

PowerTree 為 DC 分析目的提供以下功能：

產生一個直觀的由 VRM 到 Sink 端的電源拓撲結構

由電路圖 /PCB 佈局中提取元件屬性

易於修改部的元件資料

自動識別所有電源網以進行分析

輕鬆查找/追踪電路圖中的 ECO 變更

執行 pre-Layout 的直流分析

與 AMM model Library 溝通以便使用模型數據

可儲存/載入重複使用 PowerTree 檔案

Power Tree 元件屬性管理

可預設屬性用於 VRM、接收器和離散組件，並提供提示顯示工具，便於查看組件和網路的詳細資料。

若要更改這些屬性，可以對元件進行編輯更新作業。

PowerTree 與 AMM 整合後，這將會允許使用者自行指定模型以更有效地管理元件屬性。

附加功能

ECO跟踪 - 比較拓樸結構圖，使得查找和追踪特定電路圖中的電源拓樸結構更為容易。

兩個電源拓樸結構圖之間的差異是以圖形化的並且「重複利用屬性」命令將屬性信息傳輸到新電

源拓樸結構中。

從導入和導出到.csv - 電源拓樸結構文件的屬性可以導出為模板複製到.csv文件。此.csv文件可以

導入到另一個電源拓樸結構。

先期功耗估計 - PowerTree 中的 DC 分析功能可以幫助檢測不平衡網絡、不正確的設備選擇和

建模問題，並在 PowerDC 中使用佈局詳細信息進行模擬。

與其他應用程序 Cross-Probe - 支持 PowerTree 和 PowerDC、PowerTree 和 OptimizePI 之

間的 Cross-Probe。

查看 / 隱藏 Decaps - 可以在畫面中查看電源拓樸結構文件中的所有資料。在預設狀況下，它們是

被隱藏起來的。

迴授感應接腳設置 - 感應接腳可以添加到 Power Tree 中。這些接腳可以選擇相同的元件或不同

的元件作為迴授控制，您也可以手動指定接地引腳的所在位置。

模擬設置的自動化（AC和DC）

Power Tree 功能可以整合應用於 PowerDC 和 OptimizePI，以大幅度減少模擬設置時間。 Power

Tree 中的所有元件屬性被傳送到 Workspace 中，而無需執行元件安裝導引程式。 此外並包含被啟

用和分類、取消的 net 資料，這些資料在以往都是需要在 Net Manager 中處理。

Trace Check Enhancements 在 SPEED2000™、 PowerSI®、 Allegro® Sigrity™ SI 和 OrCAD® SigrityTM ERC 中的 ERC – Trace

Impedance / Coupling / Reference Check 檢查流程有新加了以下功能：

ERC Rule 檢查中新增 Differential Phase Rule

在 ERC Rule Check 流程中，新增了檢查差動訊號的新增和累積的線長不匹配計算功能，在最終的報

表中會列出其錯誤的長度 / 座標 / 層面，以方便查詢辨識。

定義 Differential Phase 的 Rule 畫面如下：

整合 Impedance Summary Table 和 Impedance Detailed Table

在先前的版本 Impedance Summary Table 和 Impedance Detailed Table 是分開顯示的，現在兩份

報表已被整合在一起，在一個畫面中提供更完整的 Impedance 訊息。

現在您能更方便地選到訊號，再查看下方的相關的資料，而不用在不同視窗之間切換。

新的整合 Impedance 的顯示效果如下：

SPEED2000

新增 ESD Simulation 的工作流程

在 Sigrity2017 中，Speed2000 新增靜電分析功能，用來檢查放電問題對設計的影響。ESD 可以定義

為兩個帶電物體之間的靜電流，有可能因為接觸、短路或因介電質的損壞而觸發。

例如：1. 通過與敏感設備的人類接觸，人體觸摸對引發放電現象往往會超過 4,000V。

2. USB 纜線因具備供電能力，因此在端口接觸瞬間亦會引發放電現象。

因來自觸摸電子設備或系統的人體的靜電放電可以產生數千伏特電壓和幾安培電流，這個現象可以容

易 IC 內部電路損壞。以下是可能由 ESD 引起的損壞狀況：

1. 設備或系統完全故障

2. 未預測的設備或系統行為

3. 電磁輻射的干擾

在 ESD 模擬工作流程中提供了一個內建用於射入 ESD 電流的 ESD 槍模型電路，該設計符合 IEC

61000-4-2 標準。

電路板的 ESD 防護，加 TVS (Transient Voltage Suppressor) 二極體可幫忙箝制電壓。

ESD 對一般訊號的影響，會造成訊號失真。

ESD effects between power and group planes

The peak voltage is shown between planes.

增強對 Allegro 圖檔的支援

支援 PCB 背鑽結構。

支援當 brd 文件時轉換成 .spd 格式時對背鑽孔結構的解譯和模擬。

支援 Tabs routing 佈線設計轉換成 .spd 格式和模擬。

PowerSI

Special void 設定自動化

Void 的大小唯有極小於欲模擬的訊號波長方可忽略以便加快模擬速度，因此需要有經驗的工程師進行

設定避免模擬偏差。新增的自動化功能可以根據模擬的頻率自動設定 special void，簡化設定難度並

加快模擬速度。

備註：

1. 手動設定各 special void 的功能依舊有效，此設定不會影響那些手動設置的 special void。

2. 舊版的 other hole 更名為 small hole。

改善低頻的準確性

以往在萃取參數時，如果線路中有串並聯被動元件，PowerSI 會一起考慮進來。但是 PCB 分布的眾

多解耦合電容會使電源平面在低頻會有很多共振點，曲線變化很大導致分別由低頻模擬器與高頻模擬

器個別運算的結果結合的曲線 fitting 比較困難。

因此比較好的作法是先萃取未掛載被動元件的線路參數，之後再與被動元件的參數結合在一起。

啟用 Port Generation Analysis Flow 後會在 workflow 出現 Select port generation components。

雙接腳的被動元件的針腳會被替換為自動產生的 port，使用者只需檢查對應關係即可。

線段萃取完畢後與被動元件的參數會自動結合在一起。

支援 Allegro 檔案中的背鑽結構

PowerSI 可以直接支援 Allegro 檔案設定的背鑽結構，無須在 PowerSI 裡面額外設定。

Virtuoso 系統相容性

PowerSI 可在 BNP 或是 Touchstone 檔案寫入 Virturoso 的相關資訊，以便與 Virturoso 設計平台有

更好的連接性。請注意此項功能需要相關的軟體授權檔。

3DEM

支援多接腳被動元件的 SPICE model

支援多接腳被動元件的 SPICE model，workflow 中的 Multi-Terminal Circuits 可以進行相關設定。

Partial Inductance 及 SPICE 模型的萃取

支援 quasi-static solver 萃取的 Partial Inductance，包含電源、訊號甚至接地的走線並輸出成 RLC

SPICE 模型或矩陣形式的電感值的文件檔。

L-matrix

RLC SPICE model

3D 特殊區塊可載入預先設定的材質參數

在 3D 模擬中可對特定區域指定不同的材質，在 Dielectric block 視窗中新增 Material 欄位可載入預

先設定好的材質。

PowerDC

PowerTree and the Integrated Solutions 請參考前面 PowerTree 的介紹

Thermal Flow Enhancements 熱分析流程補強：

強化存檔/載入分析結果的功能，以支援 2D / 3D 應力分佈

添加熱傳遞係數值到簽核報告中

改進散熱器編輯過程，避免在編輯模型後發生重複點擊確定按鈕

強化電源和溫度分布圖形檔案

支援功率圖和溫度圖中的單位（mm 或 m）

支援漏電功率分布

允許在 3DPower Map 文件中沒有設定厚度的圖層

支持在 2D Power Map 文件中支援翻轉設計

允許在配置和 Power Map 文件中使用不同的芯片名稱

使 DieStack 中設定的 Die 名稱作為轉出的溫度檔案名

OptimizePI

PowerTree 整合在 OptimizePI 中

PowerTree 已經整合在 PDN 阻抗檢查工作流程中，並且可以應用於自動化 PDN 分析簽合作業。

支援 AMM、PowerTree 和 OptimizePI 中設置 Target Impedance 規範

增強 PDN 檢查工作流程

新的 GUI 讓我們可以很輕鬆地將 IC 封裝電氣模型合併到 PCB 上。

新的工作流步驟，如下圖所示：

系統的 GUI 設計對 IC 封裝/ PCB 板合併作業提供了引腳對準的圖形顯示介面。

可以在基於 MCP 的架構 IC 上自動創建阻抗觀察模型。

MCP 的檔頭上的電氣模型的信息包含接腳名稱。 在下面的範例中，將對所有的接腳建立阻抗觀測點

同時並以「OB」字串開頭。

新增對工作區使用「Link selected nodes to」指令功能時，可以手動將所選節點鏈接到工作區功能的

物件上建立 VRM 和阻抗觀測點。

支援透過滑鼠右鍵的點選動作可直接對 VRM 直接編輯 VRM 模型的能力。

新增新的「平均」阻抗計算方法

從本版本開始，您可以使用 self-impedance cons，或者可以使用 average 阻抗計算。使用特定的阻抗

觀察命名設定時會自動引用新的計算法則。

PS. 「Stimulus」現在是列為阻抗觀察名稱中的特殊關鍵字。 什麼時候檢測到該關鍵字，將為那些阻

抗觀測點進行計算「平均」阻抗。

工作流程可直接切換，並新增援最佳電容位置評估流程

SystemSI

Common Feature(s) 底下是 SystemSI 在 PBA、SLA、和 System Explorer 中共有的新功能

在 S-parameter 的時域分析中，多加了兩個 options，這些設定可依不同的 block 而定。

可自動考量 Passivity

移除 DC blocking 零件

移除 DC blocking 零件在執行 serial link 分析時，若所萃的 S-parameters 中含有 AC 耦合電容特別有用。

SystemSI - Parallel Bus Analysis

2T / 3T Timing 對DDR的address bus分析新增了2T/3T timing 的設定，以觀察訊號品質跟address bus 的時序關係。

Data Bus Inversion (DBI) 對 DDR4 的 data bus 分析，新增了 Data Bus Inversion (DBI) 功能以查驗 DBI 對 data bus 訊號的效應。

SystemSI - Serial Link Analysis

PCI Express Gen 4 Compliance Kit 現在新增了 PCI Express Gen 4 的 Compliance Kit，Compliance 項目包括 eye mask insertion 和

return losses 等。

P8+ OpenPOWER Compliance Kit

另外也新增了P8+ 的 OpenPOWER 檢查規範，項目包括 DMI、NVLink、PCIe3 和 Xbus 介面，

Channel compliance 的檢查會以 IBM 所訂的 masks 為準。

使用 OpenPOWER 範例

若要使用 OpenPOWER 的範例，因為相關檔案不包含在 Sigrity 2017 安裝包中，請另外下載並放置

到相關路徑中，步驟如下：

1. 登入到 downloads.cadence.com

2. 選 Sigrity2017

3. 下載 Library 項目中的 zip 檔. (此 zip 檔包括 OpenPOWER 的 models)

4. 解壓縮到以下路徑中

<Install directory>\share\library\template\SystemSI\SerialLink\common_files

XtractIM

XtractIM EPA 的 HTML 報告可與 APD 作交互查詢

Sigrity2017 在執行 batch-mode 的 XtractIM Electrical Performance Assessment (EPA) 分析後，產

生的 HTML 可與 Allegro Package Designer (APD) 作 cross-probing。 當您點擊報表內 Per Pin

Resistance (R) 或 Inductance (L) 的 pin node name 程式會自動對應到 APD 中的那個 Pin，以做適當

的修正。

當修改完畢，您可直接從 run batch-mode 的 XtractIM 分析，並建立新的 HTML report。

提供SPEF RC 模型輸出

Standard Parasitic Exchange Format (SPEF) 是 IEEE 用來表現晶片中金屬之間 parasitic data 寄

生資料的標準 ASCII 格式，各金屬之間的寄生 resistance 和 capacitance 可經由 static timing

analysis (STA) 分析算出並記錄成 SPEF 格式。

輸出的 S 參數檔支援 Virtuoso 的 SDP 檔頭宣告

在 Sigrity2017 XtractIM 的 optimized Broadband 分析中，可以選擇輸出的 S 參數檔頭是否要包含

VSDP，此 VSDP 的 S 參數檔頭可支援 Virtuoso Schematic Design Environment (SDE) 線路圖，以

宣告零件和 pin grouping 宣告。

### 此項選擇需有 Virtuoso System Integration license option ###

T2B

支援 IBIS 6.1

Sigrity2017 版的 T2B 作 IBIS 模型轉換時，支援 [Initial_Delay] ，有關 [Initial_Delay] 的訊息請另行參

考 IBIS 6.1 規範的文件。

支援 Random Pattern

新版的 T2B 也支援了對 behavior model 驗證的 random patterns。