CPU 引脚生成系统总线 :ABUS 、DBUS 、 CBUS 联接 ROM 、 RAM 、 I/O 接口形成微型计算机。

Vcc40AD1539A16/S338A17/S437

3635

BHE/S73433323130292827

DEN(S0)

26ALE(QS0)25

2423

READY

22RESET21

A18/S5

A19/S6

1234567891011121314151617181920

MN/MXRD

HLDA(RQ/GT1)

HOLD(RQ/GT0)

WR(LOCK)M/IO(S2)

TESTINTA(QS1

)

DT/R(S1)

AD14

AD13

AD12

AD11

AD10

AD9

AD8

AD7

AD6

AD5

AD4

AD3

AD2

AD1

AD0

GND

NMI

INTRCLK

GND

8086

CPU

2 ． 3 80X86 微处理器的引脚功能

AD0 ~ AD15 地址数据线 T1 ：为地址线， A0~A15 单向输出三态 T2—T4 ：为数据线双向三态，D0 ~ D15

A19/S6~A16/S3 地址状态线，单向三态

一、最小工作模式 电路结构： =1 。MN/MX 8284: CLK 、 READY 、 RESET

锁存器 74LS373 : 地址锁存→ AB收发器 74LS245: 双向收发驱动→ DBCPU 引线直接产生→ CB

最大模式电路

VCC

8086

CPU

74LS

373G

D

D

74LS

245DT/R

G

A B

RAM I/O I/O设备

CB

BHE/S7

DEN DT/R

RDWRIO

A16~A1

9

ALE

AD0~AD1

5

MN/MX

CLK

READY

RESET

M/8284RES AB

DB

÷2SYNC

DQ

CK

振荡器

÷3SYN

C

D QCKFF1 ≥1

D QCKFF2

≥1

≥1

&

&

&

&

AEN1

RES

AEN2

ASYNC

READY

PCLK

CSYNCRDY1

RDY2

X2

X1

EFI

E/C

RESET

CLK

OSC

11

10

18171615141312

123456789

8284

A

AEN1

AEN2

ASYNC

RDY2

RDY1

CSYNC

RES

X2

X1

EFIE/C

READY

PCLK

RESET

OSCCLK

VCC

GND

  8284A 输出：

（ 1 ）时钟信号， CPU 主时钟 CLK、 PCLK （外部时钟用）及 OSC。

内接晶振、外部时钟输入信号

2 路 I/O 输入

准备好信号

（ 3）准备好信号 READY

PWRGOOD

（ 2 ）复位信号 RESET

锁存器 74LS373

三态驱动、 8D 锁存器

G=

1 D 中的数据打入锁存器

0 数据保存

=

0 输出三态打开锁存器中的数据输出到 Q

1 输出高阻态

OE

Vcc

G

2019181716151413

1211

12345678910

373

1Q1D

4D

2D2Q

4Q

3D3Q

GND

OE

8D7Q

8Q

7D6Q

5D

5Q6D

4Q

2D 2Q

4D3Q3D

5D6D

8D7D

5Q

8Q

6Q7Q

OEG

1D 1Q

8 输入端： 1D ～ 8D8 输出端： 1Q ～ 8Q2 个控制端： G 、 OE

373

G

D

D

A16~A19

A0~A19

AD0~AD15

ALE OE

数据收发器 74LS245

三态输出控制

G

A 到 B 驱动有效

B 到 A 驱动有效DT/R

=1

=0

A 之间 B 为高阻态

=0

=1

三态驱动、 8 位双向缓冲、驱动器。

Ａ边　输入： A1～ A8 出端： B1～ B8

Ｂ边　输入： B1～ B8 出端： A1～ A8

1G 2G

A2

A4

A3

A5

A6

A8

A7

A1

B2

B4

B3

B5

B6

B8

B7

B1

DT/RG

245

DT/R

=1 A→B

=0 B→A

数据收发方向控制

返最小模式电路

245

DT/R

G

D0~D15

DEN DT/R

AD0~AD15

A B

二、最大工作模式 电路结构： 控制总线由 8288 总线控制器产生。MN/MX =0

8086

CPU 74LS37

3GD

D

74LS245

DT/R

G

A B

RAM I/O I/O设备

CB

BHE/S7

S0

S1

S2

A16~A1

9 AD0~AD1

5

MN/MX

CLK

READY

RESET

8284RES

VCCGND

MWTC

INTAMRDC

IORCIOWCDT/R

DEN

ALE

CLKS0

S1

S2

8288

AB

DB

Vcc20191817161514131211

12345678910

CLKIOB

8288

S1

S2

S0

DT/RALEAEN

MRDCAMWC

MWTCGND

DENCEN

IORCAIOWCIOWC

MCE/PDEN

INTA

MCE/PDEN

INTA

状态

设码器

命令

信号

发生器

控制

逻辑控制信号

发生器

AMWC

MRDCMWTC

IORCAIOWC

DT/RDEN

ALE

S2

S0

S1

CLK

IOBCENAEN

IOWC

8086输 入信 号

输出命令信号

8288 输出的命令信号 :

0 0 0 中断响应 0 0 1 读 I/O

0 1 0 写 I/O

0 1 1 暂停 1 0 0 取指 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无效

S2 S1 S0

INTA

MRDC

MWTC AMWC

IORC

AIOWCIOWC

MRDC

控 制输 入

输出控制信号

8288 输出的控制信号 :收发方向 :

数据允许信号 : DEN

地址锁存信号 :ALE

DT/R

IOB: 总线工作方式信号=0, 系统总线工作方式

=1,I/O 总线工作方式

8288 的工作状态信号，输入控制 8288 的工作状态

IOB=1 ：外设数据允许信号，控制外设通过 I/O 总线传送数据。

MCE/PDEN:双功能控制信号IOB=0 MCE 输出主控级联允信号，主 8259向从 8259 输出级联地址。

系统总线方式下，多总线同步信号，信号有效 115ns 后进行总线切换。 AEN:CEN ： 8288 片选有效信号，用于多片 8288 协调工作。

CEN

=1 该 8288 允许工作。

=0 该 8288 禁 止工作。

CLK ：定时时钟，通常由系统时钟提供。 MCE/PDEN

INTA

状态

设码器

命令

信号

发生器

控制

逻辑控制信号

发生器

AMWC

MRDCMWTC

IORCAIOWC

DT/RDEN

ALE

S2

S0

S1

CLK

IOBCENAEN

IOWC

最小工作模式 ：

（ 2 ）控制总线由 CPU 引脚直接产生。

（ 3 ）用于构成单处理机小型系统 。

（ 1）MN/MX =1

三、最大最小工作模式比较 ：

最大工作模式 ：

（ 2 ）控制总线由 8288 总线控制器产生。

（ 3 ）用于构成多处理机和数学协处理器大型系统。

（ 1）MN/MX =0 主存 I/O

I/O设备

CPU245

373

DB

AB

CB8288

系统总线

MN/MX

主存 I/O

I/O设备CPU

245

373

DB

AB

CB

系统总线

MN/MX

VCC

P4 集成主板

COM1

、2

8255 并口

声卡游戏接口

USB

MOUSE

键盘

PCI 总线

RAM

CPU 座

主板控制芯片

2 ． 4 80X86 微处理器基本时序 时序：三总线各信号间的定时关系，完成存贮器与I/O 间的读写操作。

8086 的主要时序：总线读写、 I/O 读写、 I/O 中断、启动和复位。

时钟周期 T ： CPU 工作的时间基准。8086 的主时钟周期 4.77MHZ 。

总线周期： 4T 周期完成一个总线操作，即一个操作数的读写操作。

指令周期：完成一条指令的时间，由整数个总线周期构成，长度不等。

空闲周期 TI ：无总线操作时进入空闲周期，插入的个数与指令有关。 前一总线为写： AD0~AD15 输出前次数据。前一总线为读： D0~D15 处于高电阻态。

8086

373

GD

D

CB

BHE/S7

DEN DT/R

RDWRIO

A16~A19

ALEAD0~AD15

CLK

READY

RESET

M/8284

RES

A0~A19

245DIR

G

A B

D0~D15

INTAINTRNMI

HOLDHLDA

RDWR

INTAINTRNMI

HLDAHOLD

M/IO

单向输出读操作有效信号，与 完成存贮器和 I/O读取操作。

M/IORD

=0 ，读 I/O 设备

=0 ，读存贮器

RD

RDM/IO

=0=1

几种基本时序分析：一、读操作

T4T3T2T1

CLK

ALE

A19/S6~A16/S3AD15~AD0

M/IO

RD

DEN

DT/R

T1 ：地址周期

AD0~AD15

A16/S3~A19/S6 ：

ALE ：地址锁存

：收发方向

DT/R

地址信号

373

G

D

D

A16~A19

A0~A19

AD0~AD15

ALE OE

T2 ：数据准备周期

T3 ：数据读取（采样）周期

AD0~AD15 上出现 D0~D15 有效数据信号 , CPU 采样 AD0~AD15 读取数据。

T4 ：结束周期

为下一总线周期作准备，共 4T周期完成了数据的读取。

T4T3T2T1

CLK

ALE

A19/S6~A16/S3AD15~AD0

M/IORD

DEN

DT/R

AD0~AD15 ：浮空转换为无效信号

A16/S3~A19/S6 ： S3~S6 信号

ALE=0 ：锁存结束RD

DT/R

DEN

工作于 B 到 A 为输入状态

245

DT/R

G

D0~D15

DEN DT/R

AD0~AD15

A B

二、写操作 4T 周期完成一个数据的写入。

WR

DT/R

=0 ，读

=1 ，写

RD

T4T3T2T1

CLK

ALE

A19/S6~A16/S3AD15~AD0

M/IOWR

DEN

DT/R

T4T3T2T1

CLK

ALE

A19/S6~A16/S3AD15~AD0

M/IORD

DEN

DT/R

硬件中断： I/O 部件产生的中断。

NMI ：不可屏蔽中断，无中断响应过程，发生中断立即执行。

INTR ：可屏蔽中断，当 IF=1 允许， IF=0 时禁止 。

软件中断：指令中断，实际上为一种过程调用方法。

三、中断及中断操作

中断：打断主程序的正常执行顺序与 I/O 进行数据传送一种方法。

中断类型码：中断服务程序的编号，寻址中断服务程序。

中断操作时序： Ti

T4T3T2T1

CLK

ALE

AD7~AD0

INTA

T4T3T2T1

中断类型码

INTA2 、第二次 =0，外设经 D0~D7 送中断类型码给数据总线， CPU 读取中

断类码，进入中断服务程序。

1 、第一次

=0 ，中断被 CPU 响应，一个总线周期完成INTA

四、系统的复位和启动

有效的复位操作：

内部RESET

T4T3T2T1

CLK

RESET 输入

BUS

1 输入复位操作信号。

2 时钟上升沿启动复位操作。

3 时钟下降沿进入复位状态。

1 、输入 RESET=1＞ 4T 时钟周期

2 、初次加电 RESET=1 ＞ 50ms

复位状态：1 、 AD0~AD15 、 A16/S3~A19/S6 浮空。

2 、 ALE 、 HLDA低电平无效。

3 、其它控制信号先变高再浮空。4 、寄存器状态： AX 、 BX 、 CX 、DX 、 SI 、 DI 、 BP 、 SP 、 FR 、 DS 、 SS 、 ES 、 IP=0 、 CS=FFFFH 。

5 、指令队列变为空。

特别说明：CS ： IP=FFFFH ： 0000H是复位时第一条指令的地址所在。

 五、 80386 总线时序简介 80386 的操作由 P74 8 种总线周期组成。

1   、 如图 P74图 -38 为基本总线周期。

一个总线状态最小为 2 个 CLK2 时钟周期，比 8086快得多。

2   、 图 P75图 -39流水线方式的总线周期，流水线方式与非流水线方式可以用NA# 选取，当 NA# 为低电平时为流水线方式，否则为非流水线方式。

流水线方式：下一个周期的地址信号各总线周期定义信号在当前周期结束前就已经改变为可用。地址可以提前，有效延长了数据存在的可靠性，降低外设的要求。同时也可以减少等待周期。

课后作业：1. P76 2.9 2.10 2.15