Diseo de un circuito integrado conversor Serie Paralelo
y Paralelo-Serie en un proceso CMOS de 0.5 mBarbeito P. ([email protected]), Carr M.([email protected]), Garca Inza M.([email protected])
Seminario de Diseo y Fabricacin de Circuitos Integrados en Tecnologa CMOS,
Departamento de Electrnica Facultad de Ingeniera Universidad de Buenos Aires
SR RABus 8 Bits
Control
Datos Serie
La conversin serie paralelo se efecta mediante la ayuda de unregistro de desplazamiento (SR) tal como se muestra en la figura 1.
El SR a su vez posee unaentrada de clock sincrnico con laseal de datos que permite que losdatos evolucionen en las etapas delSR.
Despus de una seriedeterminada de ciclos de clock, 8 ennuestro caso, un conjunto deregistros leen los valores de los bitsinternos del SR, guardan el estado ypresentan la informacin de maneraparalela.
En el caso del conversorparalelo serie los datos seintroducen de manera paralela al SRcomo se muestra en la figura 2.Para que esto sea posible, cadaetapa debe poseer un control paraefectuar la precarga de la.
En la actualidad la cantidad de bits por palabra que utilizan loscircuitos electrnicos es cada vez mayor. Intentar acceder a estos datosen forma paralela presenta una serie de dificultades. Por ejemplo alaumentar la cantidad de pines del encapsulado aumenta el costo,aparecen inconvenientes en el ruteo y la velocidad de transferencia seve limitada debido al efecto de crosstalk. Una solucin es transmitir lainformacin en forma serial a travs de un solo pin, lo que permite elevarla velocidad de transmisin, reducir la cantidad de pines necesarios enel encapsulado y por lo tanto aumentar la flexibilidad en cuanto acantidad de bits por palabra.
1. Introduccin.
Figura 1. Conversin Serie-Paralelo
Figura 2. Conversin Paralelo-Serie
informacin en cada bit. Para presentar los datos en la salida, unaseal de clock debe ser suministrada al SR permitiendo as que losdatos circulen por los FF y finalmente sean presentados de maneraserial y sincrnica con el clock suministrado.
La implementacin de ambos circuitos integrados se realizsiguiendo las reglas de diseo del proceso ON Semiconductors AMIC50.5m, utilizando las herramientas CAD del software IC NanometerDesign de Mentor Graphics Corporation.
2. Implementacin.
La celda bsica de ambos circuitos integrados es el FFD cuya
.arquitectura interna est basadaen latches alimentados porseales de clock en contrafase.Para la realizacin del reset seutiliz una compuerta NOR enel lazo de realimentacin de loslatches.
con un DC del 50%. Estadecisin de diseo tieneimpacto directo en lostamaos de los inversoresdestinados a comandar lasseales de reloj de los FF. Lalnea ms comprometida eneste diseo es SRCLK, lacual es cargada por losclocks de todos los FF quepertenecen al SR y cuya.frecuencia de operacin es la mxima en todo el circuito.
Para evitar retardos de propagacin de la seal se busco que las
pistas de polysilicio no superen los 40 cuadrados de longitud.
Mediante el modelo de Elmore [1] obtuvimos un retardo de
propagacin de 60ps. Con el mtodo de parmetros concentrados [2]
obtuvimos un tiempo de retardo de 130ps para las pistas ms largas
(Metal 3). Ambos valores estn dentro de las tolerancias.
Figura 3. Layout fsico de la celda Flip Flop D
El diseo se realiz teniendo en cuenta una frecuencia deoperacin mxima fop=100Mhz. Esto define un perodo de T de 10ns
Figura 4. Entrada y salida del buffer para la seal SRCLK
3. Layouts.
Este trabajo presenta el diseo, fabricacin y posteriorvalidacin de dos mdulos genricos y escalables deconversin serie-paralelo y paralelo-serie en el procesoCMOS ON-Semiconductors AMIC5. La modularidad deldiseo permite una fcil reutilizacin en otros circuitos y/oproyectos que requieran alguna de estas dos conversiones.
Estos bloques sern parte de la librera de componentesde microelectrnica de la Facultad de Ingeniera de laUniversidad de Buenos Aires.
5. Conclusiones.
4. Mediciones
Figura 5. Layout del conversor Serie-Paralelo
Figura 6. Layout del conversor Paralelo-Serie
Figura 7. Palabra de 8 bits en conversor S-P
(1 bit en alto)
Figura 8. Palabra de 8 bits en conversor P-S
(2 bits en alto)
Los bloques se fabricaron en la corrida MOSIS V07G-DJ y se evaluaron en dos bancos de prueba en VHDL yposteriormente se sintetizaron en una FPGA SPARTAN-3 dela firma Xilinx.
El banco de pruebas genera dos seales de reloj unamclk y una segunda lclk cuya frecuencia es 8 veces menory su funcin es en el caso del conversor PS es habilitar losregistros para actualizar la informacin exhibida en lassalidas. Por el contrario, en el SP el lclk tiene la funcin dehabilitar la precarga de datos para poder luego habilitar elregistro de desplazamiento para que los datos circulen. Elbanco de pruebas tambin dispone de una salida de datosque permite evaluar los registros de desplazamientos enforma independiente.
