Conversor Análogo Digital

DEPARTAMENTO DE ELÉCTRICA Y ELECTRÓNICA

CARRERA DE ING. EN ELECTRÓNICA E INSTRUMENTACIÓN

ASIGNATURA: ELECTRÓNICA IIUnidad III

TEMA: TRABAJO DE INVESTIGACION

Responsable: Ing. José Bucheli

Nombre Estudiantes:1) Carrillo Elías2) Chicaiza William3) De La Cruz Nelson4) Naranjo Mauricio5) Patiño Erika

Fecha: 05/ 08/2014

UNIVERSIDAD DE LAS FUERZAS ARMADAS ESPE – EXTENSIÓN LATACUNGACARRERA DE ING. EN ELECTRÓNICA E INSTURMENTACIÓN

CONVERSIÓN POR INTEGRACIÓN

A BiCMOS SiGe Direct-Conversión DBS Satélite TV Tuner con ADCs en chip para la Integración SiP con un demodulador-on-Host CMOS

EXISTENTE DBS RECEPTOR ARQUITECTURAS figura 1.A presenta la partición del sistema más popular de un moderno receptor de TV por satélite IF cero DBS. El front-end directa sintonizador de conversión IC consiste en un LNA continua ganancia variable, mezclador de cuadratura y sintetizador de frecuencia RF (PLL), filtro de paso bajo programables (LPF) y los amplificadores de banda base continuas variables de ganancia (VGA). El back-end demodulador-on-anfitrión digital de IC tiene ADCs de entrada, detector de potencia AGC, demodulador y procesador host MPEG que proporciona las señales de salida de vídeo y audio. Debido a la alta sensibilidad al dispositivo de ruido 1 / f, sintonizadores de cero si se aplican por lo general en los procesos bipolares, mientras que la demodulación IC-on-host se realiza en CMOS digitales en alta submicrónicas para el área y eficiencia energética. Un elemento crucial para la arquitectura de IF cero es el camino de la señal de banda base de compensación de CC que pueden aparecer debido a BAJA, o RF señales de auto-mezcla, o debido a la resistencia de mezclador de I / Q / desajustes actuales y circuitos de banda desajustes dispositivo. El acoplamiento de CA o CC obligatoria compensados bucle cancelación requiere gran valor off-chip de condensadores para minimizar la pérdida de señal por Washington DC.

ELECTRÓNICA II CARRERA DE ING EN ELECTRÓNICA E INSTRUMENTACIÓN

ZERO-IF DBS SINTONIZADOR + ADC IC NIVEL SUPERIOR

El objetivo de este diseño fue la de combinar la ventajas de una arquitectura de cero-IF (simplicidad, menor consumo de energía) con las capacidades de procesamiento de señales digitales CMOS a lograr una solución rentable para la TV vía satélite aplicaciones. La tecnología orientada era un 0.18μm madura Proceso BiCMOS SiGe que ofrece dispositivos bipolares 60GHz fT para el recorrido de la señal de conversión directa y FETs CMOS 0.18μm para los ADC de banda base y aplicación de AGC. Fig.2 presenta el diagrama de nivel superior de la propuesta totalmente integrada sintonizador de cero-IF con ADCs en un chip. El obstáculo principal en el descamación de la IC demodulador-on-anfitrión viene de los pobres escalamiento de sus ADCs front-end que tienen bloques de construcción analógicos. Desde el punto de vista económico, la partición del sistema ideal de un DBS receptor está en un front-end analógico IC y una puramente digital back-end IC. Mover los ADCs dentro del sintonizador IC hace que el demod-on-anfitrión de un diseño puramente digital que se puede implementar en CMOS estándar digital de menor costo. El DBS propuesto partición receptor consta de un sintonizador de front-end + ADC IC que incluye todos los bloques analógicos de la ruta de señal


(LNA, mezcladores, filtros, VGAs, ADCs y lazo de AGC) implementado en un bajo coste del proceso BiCMOS maduros, mientras que el digital de back-end IC que incluye el demodulador y el procesador anfitrión MPEG se llevaron a cabo en un proceso CMOS digital.Otra ventaja de llevar los ADC en el sintonizador IC es que el interfaz de sintonizador-demodulador se convierte en digital y por lo tanto es menos sensible a acoplamiento de ruido. También elimina el análogo filtros de interfaz y por lo tanto reduce los componentes externos contar y costo. La disponibilidad de aguas profundas submicras moderada CMOS FET en los procesos de BiCMOS más maduros (por ejemplo 0.25μm o 0.18μm) permite la implementación de tamaño pequeño a mediano núcleos digitales, sin una gran superficie del troquel y la disipación de energía pena, como es el caso de ECL y CML lógica bipolar. En sintonizadores estándar cero si un área del troquel grande es tomado por el Lazo de AGC que se implementa habitualmente en forma analógica. Diseño actual utiliza un detector de potencia digital colocada tras ADCs y una máquina de estado digital que calcula la ruta de la señal obtener la configuración de un nivel de señal deseada dada. Una gruesa / fina lazo de AGC discreto paso fue implementado para manejar tanto el desvanecimiento dinámico lluvia y deriva de temperatura, y la señal estática trayectoria de cambio de ganancia debido a la ganancia de la antena específica y cable LNB longitud. El cambio a una implementación digital AGC resultó en una gran reducción de la superficie del troquel y un impacto insignificante en la señal el ruido de paso y el rendimiento de linealidad, ya que la ganancia se ajusta con FET de conmutación resistencias (sin necesidad de dispositivos de estado activas).


ZERO-IF DBS SINTONIZADOR + ADC IC DESCRIPCIÓN A. Control de Automático de Ganancia de bucle (AGC) El lazo de AGC es uno de los bloques de los receptores clave de construcción, Que ya la optimización Distribución de Ganancia en el camino de la Señal para lograr sin Compromiso ruido-linealidad. El Nivel de Señal en La Entrada del sintonizador Puede del Variar desde -85 dBm Hasta -10 dBm. Recepción de Señales Con Una Amplia Variación de Nivel Requiere de al Menos 80 dB de Rango de Ganancia. La Mayoría de Los sintonizadores existentes Tienen 90 dB de Rango de Ganancia [4 - 9]. La Asignación de Ganancia Entre la RF y los Caminos SI Depende del punto de toma de control (PTO) del bucle AGC retardado. El último de Ellos es fijado porción el RENDIMIENTO de linealidad del mezclador Máxima Ganancia y LNA, y Tiene 10 dB de software de programación de. En El Presente Diseño PTO =-55dBm, MIENTRAS Que el Rango de Ganancia sí reparte un contradictorio Iguales Entre la RF y caminos (45 dB CADA UNO). La Máxima Ganancia del sintonizador sí Selecciona de tal Manera Que CUANDO la Señal de entrada ¿no está en el Nivel de Sensibilidad de Referencia (-85dBm) la Potencia RMS de la Señal Deseada en la Salida del ADC (Medida Por El detector de Potencia digital) es Menor Que El Nivel de escala Completa ADC en Una CANTIDAD Igual a la Señal de pico con una relación de medios (PAR) Mas el AUMENTO de Nivel debido al desvanecimiento porción lluvia.En aplicaciones reales DBS las Experiencias de Señal recibidas Solo Una MUY PEQUEÑA variación después del bucle AGC ha Bloqueado (individual debido al desvanecimiento porción lluvia y deriva de Temperatura). Dado de Me Señal de


Televisión Por Satélite es modulado en fase Que Tiene Una baja Sensibilidad a las Variaciones de amplitud procedentes de Efectos de desvanecimiento. Preservar la SNR Requiere receptor Evitar el Recorte en el Recorrido de la Señal. Existentes Receptores IF cero DBS utilizan la Resolución Minima de ADC (6 bits) y la Frecuencia de Muestreo (60-a 80 MHz) porción Permitido el demodulador SNR Objetivo, Lo Que RESULTA En Una baja disipación de Potencia. Durante la variation de la Señal Dinámica de la ONU lazo continuo AGC sí utilizó párr Seguir El Nivel de la Señal y proporcionar la Ganancia de camino de la Señal de cut-back, Que evita la Sobrecarga del ADC. Presente sintonizador de IF cero evita el USO DE UN lazo de AGC continua (área grande y la Potencia) porción Tener ADC Adicional margen de Rango Dinámico (5 dB) cubrir el párrafo porción desvanecimiento lluvia pecado Tomar Ninguna Corrección de la Ganancia de AGC.

ZERO-IF DBS SINTONIZADOR + ADC IC DESCRIPCIÓN A. Control automático de ganancia de bucle (AGC) El lazo de AGC es uno de los bloques de construcción clave receptor, ya que optimiza la distribución de ganancia en el camino de la señal a alcanzar un compromiso ruido-linealidad. El nivel de señal en la entrada del sintonizador puede variar de -85 dBm hasta -10 dBm. Recepción señales con una variación de este nivel de ancho requiere por lo menos de 80 dB de ganar rango. La mayoría de los sintonizadores existentes tienen 90 dB de rango de ganancia [4 - 9]. La asignación de ganancia entre la RF y los caminos IF depende del punto de toma de control (PTO) del bucle AGC retardado. El último de ellos es fijado por el rendimiento de linealidad del mezclador y LNA ganancia máxima, y tiene 10 dB de programación de software. En el diseño actual PTO =-55dBm, mientras que el rango de ganancia era uniformemente se reparte entre la RF y FI caminos (45dB cada uno).


LC-VCO SINTETIZADOR DE FRECUENCIA

Lograr un 10 GHz ± 25% bajo de fase del oscilador de ruido en un proceso de 60 GHz es un gran reto debido a la gran demora a través de los dispositivos activos VCO que pueden degradar significativamente el nivel de ruido de fase. Históricamente, el rango de sintonización 2x de la TV vía satélite de banda L se cubrió utilizando un único LC-VCO con off-chip diodos de alta tensión (30 V) varactor [1], o con múltiples LC-VCO haber solapado gamas de sintonía (2 a 6 VCO) [4,6,9]. Un número mayor de VCO trae una menor gama de adaptación y por lo tanto un mejor rendimiento de ruido de fase. La mayoría de los demoduladores DBS existentes requieren un preciso posicionamiento alrededor de DC de la base band señal convertida. El bajo valor de desplazamiento de frecuencia tolerado exige un pequeño LO paso de frecuencia sintetizador (típico 62,5 a 125 kHz). Teniendo en cuenta la división por dos de acción del reloj de I / Q generador, esto impone una frecuencia de referencia-125-a 250KHz para una arquitectura PLL número entero-N. El mantenimiento de una buena PLL La estabilidad requiere un valor de ancho de banda de bucle baja (una décima parte de la frecuencia de referencia) que es generalmente por debajo del ruido óptima Valor de ancho de banda de PLL basado LC-VCO (alrededor de 100 KHz).


Un receptor de televisión vía satélite de bajo costo se realizó mediante la aplicación de una partición del sistema novedoso en el que todos los circuitos de front-end analógico incluyendo los caminos de señal de RF y banda base.



RESUMENPartición de un receptor de televisión por satélite DBS en un sintonizador de front-end de RF a digital que incluye los convertidores ADC de banda base y digital único resultado demodulador-on-host en un bajo costo y un buen aislamiento entre el front-end analógico y el digital de servicios de fondo, al no tener componentes de la interfaz y las cuestiones de acoplamiento de ruidoEl ruido LNA en el chip se redujo mediante el uso de una técnica de cancelación de ruido que rechaza la contribución de ruido de los dispositivos de entrada, eliminando la necesidad de un LNA externo. El área de la matriz se redujo significativamente mediante la sustitución de la solución multi-oscilador utilizado en la actualidad con una sola de alta frecuencia del oscilador de Colpitts seguido de un divisor de frecuencia radiométrica que genera las señales de oscilador local para toda la banda L de TV vía satélite.


CONVERSIÓN POR APROXIMACIONES SUCESIVAS

Circuitos convertidores se han aplicado en la señal sistemas de procesamiento, procesamiento de imágenes y sistemas de comunicación ampliamente. El durativo exponencial aumento de la integración y la velocidad de la operación de dispositivos micro-electrónica promueve el analógico a digital (ADC) y el convertidor de digital a analógico (DAC) para desarrollar en la dirección de la alta densidad de integración, de alto velocidad y baja disipación de potencia. Se ha levantado el problema que la tecnología de reducción de CMOS alcanzará su cima limitación dentro de los diez a quince años, al mismo tiempo [1]. Si quisiéramos continuar obedeciendo la ley de Moore y hacer que el circuitos más barato, más rápido y la disipación de potencia inferior, algunos nuevos dispositivos electrónicos tendrían que ser creado, tal como se transistor de un solo electrón (SET). Estos nuevos dispositivos no son a reemplazar MOS, pero para extender la tecnología por combinada con MOS. En comparación con otros nanodispositivos, SET es un nuevo dispositivo inaccesible debido a sus ventajas de poco tamaño, potencia de funcionamiento baja, alta integración y fácil combinado con MOS [2]. Convertidores El SET híbrido / MOS poseer los méritos de ambos circuitos SET y MOS. Hay dos tipos de circuitos convertidores novedosos que contienen Se proponen los transistores de un solo electrón y transistores MOS. El circuito CDA propuesto y el circuito ADC son tanto mejorado en la base de la SET puro y SET / MOS híbrido circuitos que fueron diseñados por otros grupos de investigación, por lo que poseer los méritos de ambos circuitos SET y MOS. Las precisiones del circuito DAC de 4 bits y el circuito ADC 3 bits son validados por SPICE.

HYBRID SET / MOS DAC CIRCUITO

N bits SET híbrido / MOS DAC Circuit Se propone N bits SET híbrido / circuito MOS DAC de la figura. 1. Se se compone de un bloque de matriz de capacitancia de entrada de señal y una salida bloque de circuito. La relación de los valores de los condensadores es n 2: 2: 2: 2 :: 2 0 1 2 3 ... en la matriz de capacitancia estos condensadores representan el peso de los diferentes bits digitales.


El circuito en el marco de la línea discontinua de la figura 1 es el circuito de salida del DAC. El tipo de agotamiento del transistor NMOS M1 sirve como la carga de la SET. Su puerta está conectada con la fuente, por lo que la tensión VGS = 0. Una puerta de doble puerta SET actúa como extremo de entrada de la señal; la otra puerta es la puerta de control que controla la fase del SET. La puerta de control de SET también tiene la función de compensar la polarización de las cargas surgió por la carga de fondo. Esta estructura de circuito se propuso por el autor en [3], [4]. El uso de la oscilación de Coulomb característica del SET, esta topología, sin embargo, puede producir más de una función de inversor mediante el ajuste de la capacitancia de puerta de control y los parámetros de los dispositivos.El terminal de puerta de entrada SET y el desagüe de NMOS son acortada en el circuito de salida. La corriente de drenaje de la SET oscila periódicamente con el aumento de la tensión de entrada la señal en la puerta de entrada. Si el valor de corriente de salida de la NMOS se establece entre el valor máximo y el mínimo valor de la corriente de oscilación del SET, n 2 discreta tensiones de salida de estabilidad del circuito de salida se pueden obtener cuando cambiamos la señal digital de entrada de n bits de 0000... 0 a 1111... 1. La tensión de salida estable se utiliza como la análoga señal de salida del circuito CDA híbrido.

ANALYSIS AND SIMULATION OF 4-BIT DAC

Circuito híbrido El circuito creado es SET / MOS, que es difíciles de simular mediante el método de simulación de circuitos MOS o el método de simulación de


circuitos SET separado. Por lo tanto el modelo de especias SET que se utiliza en el circuito se obtiene por el modelo de simulación SET doble puerta [5].

Los parámetros de las resistencias y capacitancias se establece como: la resistencia de unión túnel (DSR, R) para ser mayor que el resistencia cuántica (~ 26 kW) para confinar los electrones en el isla; la energía de carga de la capacitancia isla para ser mayor que la energía térmica disponible para evitar de electrones túnel debido a la emisión termoiónica, a saber, CΣ e 2 2> kBT. Dónde CΣ = EC + CD + CG + CG2 es el total la capacitancia de la isla con respecto al suelo, Bk es laconstante de Boltzmann, y T es la temperatura absoluta [6].En comparación con SET pura circuito DAC [7], [8], la propuesta SET híbrido / MOS DAC utiliza menos electrónica componentes, simplifica la estructura del circuito, y mejora la capacidad de carga y el alcance de salida de señal. la disipación de potencia de diseño CAD de 4 bits es 10 2,65 10 - × W, que es inferior a la anterior propuesta SET / MOS DAC [9].

HYBRID SET / MOS ADC CIRCUITO

A. N bits SET híbrido / MOS ADC Circuit. La figura 3 (a) muestra el mapa esquemático de un híbrido de n bits


Circuito ADC SET / MOS, que consiste en un divisor capacitivo y n función simétrica periódica (PSF) con el mismo circuito parámetros [10]. El PSF propuesta se compone de dos circuitos en cascada que se muestran en la figura 3 (b). En el trabajo, el analógica de la señal Vin de entrada se divide por el divisor de señal en n señales de tensión (/ 2, 0,1,2, 1 Vin i = ... n - i). Entonces, las análogas señales se convierten en la salida binaria correspondiente la señal por el PSF con los mismos parámetros del circuito.

La estructura del circuito de primer nivel en el marco de la línea discontinua es el mismo que el circuito de salida de la DAC. El circuito de segundo nivel es CMOS inversor que tiene una alta impedancia de entrada y alta ganancia de tensión. Para lograr la plaza de oscilación de onda señal de salida en el circuito de fibras discontinuas de poliéster, un parámetro importante es la tensión Vds de SET. Al ajustar el parámetro de dispositivo maquillaje el Vds localizar en la gama de CΣ 0, y luego ~ e / hacer el región del bloque de Coulomb y la oscilación de Coulomb iguales cuando el voltaje de la puerta de SET cambia continuamente. La figura 4 muestra la forma de onda de Vin-Vo bajo diferentes temperaturas desde forma de onda que podemos saber que Vo se vuelven más suaves y más suave junto con el aumento de temperatura.


Para superar dependencia de la temperatura y aplicar PSF características, la tensión de salida de Vo está conectado con la entrada del inversor CMOS. Mediante el ajuste del umbral de lógica de voltaje del inversor CMOS, la tensión de salida Vout con un 50% ciclo de trabajo de la señal en forma de onda cuadrada se ha logrado en la figura 5.

ANÁLISIS Y SIMULACIÓN DE 3 BITS ADC

La temperatura de funcionamiento del híbrido SET / dispositivo MOS debe ser elegido con cuidado, esta encarnará adecuadamente la rendimiento de los dispositivos SET y el dispositivo MOS. La operativa temperatura máxima de SET depende del total de la capacitancia de la isla. En la presente tecnología disponible El conjunto se hace funcionar a una temperatura mucho menor que MOS. Para CMOS, se había demostrado que la baja temperatura operativa puede mejorar el rendimiento del MOSFET. Pero, el funcionamiento a baja temperatura necesita equipos de refrigeración, su costo es muy alto, por lo que la operación a baja temperatura no será prestada mucha atención siempre que el rendimiento puede ser mejorado continuamente a temperatura ambiente. Ahora, tenemos que escanear de nuevo la baja tecnología CMOS de temperatura en el región manométrica, porque el rendimiento CMOS está cerca de la límite de trabajo a temperatura ambiente. El rendimiento de los CMOS es 1,5 a 2,0 veces en la baja temperatura que la de CMOS a temperatura ambiente [11]. La relación de entre el aumento del factor de rendimiento CMOS y la temperatura de funcionamiento es se muestra en la figura 6. Tres puntos promulgación diferentes representan el valor de tensión por debajo del umbral de la temperatura diferente [12]. A la temperatura baja, el valor subumbral ser más cragged, el dispositivo es más fácil de ser conmutada. En este caso se ofrece el espacio más grande para el diseño de bajo umbral y circuitos de baja tensión. Así, la temperatura se supone que es

T = 100K en el circuito ADC propuesto.


RESUMEN:Hay dos tipos de circuitos convertidores novedosos que contienen, se proponen los transistores de un solo electrón y transistores MOS. La propuesta digital al convertidor análogo (DAC) del circuito y Convertidor de analógico ha digital (ADC) de circuito están ambos mejoraron en la base de los circuitos híbridos SET / MOS SET pura y que fueron diseñados por otros grupos de investigación, por lo que poseen la méritos de los dos circuitos de SET y MOS. A través del análisis de los parámetros del dispositivo y la temperatura de funcionamiento, se seleccionan los parámetros del circuito. La precisión de la DAC de 4 bits circuito y circuito ADC de 3 bits son validadas por SPICE. En comparación con los circuitos SET puros, no sólo la conducción capacidad, sino también la oscilación de señal de salida se ha mejorado en el convertidor. En comparación con la otra SET / MOS circuito híbrido, el convertidor tiene circuito compacto estructura, una mayor densidad de integración y el agotamiento de una energía más baja. Palabras clave de un solo electrón de transistores; MOS; analógico-digital convertidor;

CONVERTIDOR ANALÓGICO DIGITAL EN PARALELO O "FLASH"

Son los convertidores ADC más rápidos, con velocidades que alcanzan velocidades de GMuestras/segundo, dependiendo de los bits de resolución.En la figura se muestra un convertidor paralelo con 3 bits de salida, En la entrada están las tensiones de referencia Vref aplicadas a un divisor resistivo y la Vin a convertir, a la entrada de 7 comparadores.


Desde el instante que se aplica la Vin, el tiempo de conversión está determinado principalmente por el tiempo de retardo de los comparadores y el tiempo de retardo del decodificador.

En el caso que se muestra, para 3 bits de salida hacen falta 23 resistencias y (23-1) comparadores, y en general para N bits se necesitarán 2Nresistencias y (2N-1) comparadores.

Cuanto mayor la cantidad de bits de salida se requieran, mayor cantidad de componentes, por lo que aumentará el consumo de la fuente de alimentación y la disipación de calor.

RESUMENEs el conversor analógico a digital más rápido ADC, ya que su tiempo de respuesta es inferior a comparación de otros que alcanzan velocidades de GMuestras/segundo, dependiendo de su resolución como hemos estudiado en clases sobre los conversores funciona con comparadores y niveles de referencia estables para que mi salida sea cero o uno dependiendo del circuito integrado y del el número de bits a su salida. Con 8 bits, se requieren 255 comparadores, 256 resistencias y un codificador con 256 entradas. Como vemos su consumo y fabricación sería muy alto pero aun así se fabrican para 4 y 6 bits


PROBLEMAS DE CONVERSIÓNEstos conversores poseen dos señales de entrada llamadas Vref+ y Vref- y determinan el rango en el cual se convertirá una señal de entrada.El dispositivo establece una relación entre su entrada (señal analógica) y su salida (digital) dependiendo de su resolución. Esta resolución se puede saber, siempre y cuando conozcamos el valor máximo que la entrada de información utiliza y la cantidad máxima de la salida en dígitos binarios. A manera de ejemplo, el convertidor análogo digital ADC0804 tiene la capacidad de convertir una muestra analógica de entre 0 y 5 voltios y su resolución será respectivamente:Resolución = valor analógico / (2^8)Resolución = 5 V / 256Resolución = 0.01953v o 19.53mv.Resolución = LSBLo anterior quiere decir que por cada 19.53 milivoltios que aumente el nivel de tensión entre las entradas nomencladas como "Vref+" y "Vref-" que ofician de entrada al conversor, éste aumentará en una unidad su salida (siempre sumando en forma binaria bit a bit). Por ejemplo:Entrada - Salida0 V - 000000000.02 V - 000000010.04 V - 000000101 V - 00110011(5 V-LSB) - 11111111

RESUMEN

Un conversor, (o convertidor) de señal analógica a digital, (o también CAD de "Conversor Analógico Digital", o ADC del inglés "Analog-to-Digital Converter") es un dispositivo electrónico capaz de convertir una señal analógica de voltaje en una señal digital con un valor binario. Se utiliza en equipos electrónicos como computadora, grabadores de sonido y de vídeo, y equipos de telecomunicaciones. La señal analógica, que varía de forma continua en el tiempo, se conecta a la entrada del dispositivo y se somete a un muestreo a una velocidad fija, obteniéndose así una señal digital a la salida del mismo.

En un conversor ADC los problemas de conversión son los inconvenientes comunes que se presentan en el circuito, por ejemplo algún cortocircuito o si es el caso de un circuito integrado daño de algún pin.


PARÁMETROS INVOLUCRADOS EN LA CONVERSIÓN

En la esquina más escondida y oscura de tu estudio reposa el que, sin duda, es el componente más importante de todo sistema musical basado en ordenador. Puedes tener los mejores micrófonos, un preamplificar de ensueño, pastillas de guitarra maravillosas, pero al final todo tiene que pasar por un pequeño trocito de silicio que se encuentra en tu tarjeta y permite que el sonido entre en tu ordenador. Estamos hablando, por supuesto, de los conversores, o mejor dicho de los conversores analógico-digital (A/D).

Los dos parámetros principales involucrados en el proceso de la conversión A/D son la frecuencia de muestreo y la resolución en bit.

Para que una señal analógica pueda ser representada en un sistema digital tiene que ser medida y debe registrarse su valor de la forma más fiel que sea posible. La frecuencia de muestreo indica el número de veces por segundo que se mide la señal analógica; y cuanto más grande sea la resolución en bit, mayor será el número de posibles valores que pueden utilizarse para representar esa señal. La figura 1 muestra una onda analógica senoidal que está siendo digitalizada a una frecuencia de muestreo y resolución muy bajos. Compárala con la figura 2.

En el proceso de conversión analógico - digital, el procesador toma una cantidad de muestras por segundo, y en cada una realiza un análisis de la amplitud alcanzada, como se ve en la imagen. La cantidad de muestras tomadas por segundo (sample rate medido en Hz) y la cantidad de bits que utiliza para medir la amplitud de esa muestra (resolution medida en bits) determina la calidad del audio resultante.


Suponiendo que la muestra dure un segundo, si se hacen siete mediciones la frecuencia de muestreo será de 7hz. El elevado al número de bits que indica la resolución, así que si el sistema tiene una resolución de 2bit, las mediciones pueden tomar exclusivamente cuatro valores

Al alcanzar el primer punto en el que se debe tomar una muestra, el sistema mide la amplitud de la onda en ese instante de tiempo. La amplitud en ese punto se encuentra entre 3 y 4, así que el conversor "redondea" al número entero más próximo que en este caso es 3. La diferencia entre el valor real y el "redondeado" se denomina "error digital" y se percibe como un ruido.


La figura 2 muestra la misma señal analógica muestreada al doble de la frecuencia de muestreo de la figura 1 y con una resolución de 3bit (ocho valores posibles). No te resultara difícil imaginarte que con una resolución de 16bit y una frecuencia de muestreo de 44.1khz (calidad CD), la precisión es tan alta que resulta muy complicado distinguir ente las señales digital y analógica. Como consecuencia de esto, la precisión y fidelidad de la representación digital será mucho mayor, y por lo tanto, la calidad percibida por el oyente aumentará. Así de sencillo.

ERROR DE CUANTIZACIÓN


El lazo cerrado fuerza a que el valor medio de B sea igual a VIN¿B≥V ¿

La tensión <B> es controlada por la densidad de unos y ceros del “BIT DATA STREAM” en C:

A partir de <C> se obtienen en D los N bits de salida mediante el filtro digital y el decimador:

ADC - Sigma DeltaUna resolución de 24 bits implica medir una parte e n 16.777.216 (0,059 ppm)Para alcanzar esta resolución es imprescindible reducir el ruido de cuantización.

El error máximo de cuantización ideal es de ±½ LSB

Considerando una probabilidad uniforme del error:

¿ϵ (t )2≥ sq∫+q2 s

+q2 s

(s∗t)2dt=¿ q2

12→∈RMS=

q√12

¿


Para una señal sinusoidal de amplitud máxima:

V ¿=q2N

2sin (2πf∗t)→V RMS=

q2N

2√2

Resultando la relación señal/ruido de cuantización:

SNR=10 log10(POT ( v )POT (ε ) )=20 log10(V RMS

εRMS )=20 log10 (2N )+20 log10(√ 32 )Para una resolución de N bits:

SNR=6.02N+1.76dB

figura1 :Proceso decuantización

figura2 :Cuantizacióndeuna señal analógica


Figura 3: Error de cuantizaciónResumenLa cuantización es un proceso claramente no lineal, como se muestra en la figura 1. Esto implica que genera distorsiones o errores no lineales. La figura 2 muestra el proceso de la cuantización de una señal analógica. La cuantización se encarga de otorgarle a un rango de la señal una única salida. La diferencia que resulta de restar la señal de entrada a la de salida es el error de cuantización, esto es, la medida en la que ha sido necesario cambiar el valor de una muestra para igualarlo a su nivel de cuantización más próximo.Los valores continuos de la señal son aproximados a 2^n niveles de amplitud cuan tizados donde n corresponde al número de bits disponible. Esto depende de cada sistema. La resolución de la señal por ende tendrá relación con el número de niveles que se tenga para codificar. En el caso del compact disc o CD, se utilizan 16 bits para representar la amplitud. Esto significa que hay 2^{16} = 65536 niveles distintos para representar la amplitud. Esto claramente induce un error en la señal cuantiada, a diferencia de lo que sucede con el muestreo, donde es posible reconstruir la señal original si se muestra a una tasa adecuada.

BIBLIOGRAFIA


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[9]http://www.rodrigocadiz.com/imc/html/Cuantizacion.html

[10]http://laboratorios.fi.uba.ar/lse/curso_intensivo/presentaciones/Clase-ADC-DAC-V4.pdf[11]http://audio-cfp.blogspot.com/2009/03/conversion-analogico-digital-tomado-de.html


http://audio-cfp.blogspot.com/2009/03/conversion-analogico-digital-tomado-de.html

http://audio-cfp.blogspot.com/2009/03/conversion-analogico-digital-tomado-de.html

http://laboratorios.fi.uba.ar/lse/curso_intensivo/presentaciones/Clase-ADC-DAC-V4.pdf

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http://www.rodrigocadiz.com/imc/html/Cuantizacion.html



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