목차 7장조합논리회로 - KOREATECH · 2016-10-31 · §반가산기(Half Adder, HA)-1비트의2개의2진수를더하는논리회로.-2개의입력과출력으로구성

1한국기술교육대학교 전기전자통신공학부

1. 가/감산기

2. 비교기

3. 디코더

4. 인코더

5. 멀티플렉서

6. 디멀티플렉서

7. 코드 변환기

8. 패리티 발생기/검출기

목 차

7장 조합논리회로


조합논리 회로해석• 조합논리회로

• 과거의 입력에 상관없이 현재의 입력 값에 의해 출력이 결정되는 회로

• n개의 입력 변수에 의해 2n개의 입력 2진 조합이 가능

• 조합회로 해석

• 주어진 논리 회로로부터 부울함수와 진리표를 구한 후, 논리 회로의 동작을 해석

• 조합회로 해석 과정

• 입/출력에 대한 변수의 수와 변수명을 결정한다.

• n개의 입력 변수에 대해 2n개의 2진 조합에 대한 각 게이트의 출력 부울 함수를표시한다.

• 진리표에 의해 각 출력함수를 간소화한다.

• 출력 부울 함수와 진리표를 분석하여 논리회로의 동작 해석

조합 논리 회로입력 출력


조합논리 회로 설계

§ 설계하려고 하는 회로의 사양을 분석하고, 분석된 동작을 실행하기위한 함수를 구한다.

§ 조합 논리 회로를 구성하는 논리 회로의 설계 과정.

① 주어진 문제를 분석한다.

② 입력 변수, 출력 변수 그리고 출력의 변수명을 결정

③ 진리표를 작성한 후 진리표로부터 부울 함수를 구한다.

④ 진리표에 의해 카르노 맵 또는 그 외 방법으로 간소화한다.

⑤ 간소화된 부울 함수에 의해 논리 회로를 설계한다.

§ 설계시 목표 사항

• 게이트의 입력을 최소화한다.

• 게이트의 수를 최소화한다.

• 논리회로의 전파지연 시간을 최소화한다.

• 상호 연결되는 수를 최소화한다


1. 가/감산기가산기

• 반가산기와 전가산기

§ 반가산기 (Half Adder, HA)

- 1비트의 2개의 2진수를 더하는 논리회로.

- 2개의 입력과 출력으로 구성.

- 2개 입력은 피연산수 x와 연산수 y 이고, 출력은 두 수를 합한 결과인 합S(sum)과 올림수 C(carry)를 발생하는 회로.

: 피연산수

: 연산수

: 합

올림수

x y C S

0 00 11 01 1

0001

0110

YXCYXYXYXS

×=Å=+=


전가산기(Full Adder, FA)

하위비트에서 발생한 올림수 포함하여 3 입력 비트들의 합을 구하는 조합회로

3개의 입력과 2개의 출력으로 구성됨

입력 - 피연산수 x, 연산수 y,

하위 비트에서 발생한 입력올림수 z

출력 - 합 S(sum), 올림수 C(carry)

: 하위 비트 올림수

: 연산수

: 합

올림수

x y z C S

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0 0

0 1

0 1

1 0

0 1

1 0

1 0

1 1

S = (1,2,4,7) = x'y'z + x'yz'+ xy'z' + xyz= x y z

C = (3,5,6,7) = x'yz + xy'z+ xyz' + xyz = xy + xz + yz = xy + (x y)z

åÅ Å

åÅ

1

1 1 1

1 1

1 1

2개의반가산기와1 OR 게이트로 구현

HA


감산기감산기 구성 방법

방법 1 : 연산수의 보수를 피연산수와 더하여 구하는 방법 (2의보수사용)

방법 2 : 피연산수에서 연산수를 빼서 구하는 방법.

반 감산기 (Half Subtractor, HS) : 2개의 2진수 감산

입력 : 피감수 x, 감수 y 동작 : x - y

출력 : 차 D (difference) , 빌림수 B(Borrow)

x y B D

0 00 11 01 1

0 01 10 10 0

YXB

YXYXYXD

×=

Å=+=


전감산기(Full Subtractor, FS)• 입력 - 피연산수 x, 연산수 y, 빌려준 빌림수 z

• 동작 : x-y-z

• 출력- 차 D, 빌림수 B

x y z B D

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0 0

1 1

1 1

1 0

0 1

0 0

0 0

1 1

D = (1,2,4,7) = x'y'z + x'yz'+ xy'z' + xyz= x y z

B = (1,2,3,7) = x'y'z + x'yz'+ x'yz + xyz = x'y + x'z + yz = x'y + (x y)'z

åÅ Å

åÅ

1 1 1

1

2 HS + 1 ORB K map


이진 병렬 가산기병렬가산기- n개의 FA를 사용하여 n 비트 병렬덧셈 수행

4 비트 병렬가산기

• 4개의 전 가산기 사용

• 하위비트 FA에서 생성되는 올림수 출력은 다음 상위비트 FA의 올림수 입력으로 연결

ß ripple carry adder

예) 4-비트 병렬 가산기의 다음 입력에 의한 각 FA 출력의 합과 캐리는?

FA FA FA FA

x3y3 x2 y2

x1 y1 x0 y0

C0

C1C2C3

C4S3 S2

S1 S0

x y Ci

CO S

x y Ci

CO S

x y Ci

CO S

x y

CO S

1 1 1 1 1 1 00

1 1 10001 1

1 0 1 1

1 1 1 0

1 1 0 0 1

overflow


2진 병렬 가감산기병렬 2진 가산기/감산기

• 2진수의 뺄셈 : 보수법을 이용하여 연산

• 병렬 가산기에 사용하는 경우 : 보수는 y를 NOT 연산한 값과 병렬 가산기의 올림수에 논

리 1을 입력하여 2의 보수를 구한다.

• 4-비트 병렬 가산/감산 논리 회로

S

S2

S1 S0

C4 S3

y2 x2 y1 x1 y0 x0y3 x3

C1C

2C

3 FA FA FA C0FA

S = 0 가산기 x + y

S = 1 감산기 x + y' + 1 ß 2의 보수 뺄셈


v 아랫단에서 윗단으로 전달되는 자리올림수 때문에 병렬가산기는 속도가 매우 느리다는 단점이 있음.

v 이것을 해결하기 위한 방법으로 LAC (Look Ahead Carry) 회로를 가진 캐리예측가산기(carry-look-ahead-adder, CLA)를 사용

v 4비트 가산기 LAC

iiiiiiout CYXYXCC )(1 Å+== +

iiii CPGC +=+1

iii YXG = iii YXP Å=

G: generate, P: propagate

0001 CPGC +=

0010111112 CPPGPGCPGC ++=+=

0012012122

001011222223 )(

CPPPGPPGPG

CPPGPGPGCPGC

+++=

+++=+=

001230123123233

3334

CPPPPGPPPGPPGPG

CPGC

++++=

+=

iiiiii CPCYXS Å=ÅÅ=

고속가산기(high-speed-adder)

XiYi

모든 Ci를 2단논리 SOP로구현 ß 동일한 지연시간


v 캐리예측가산기는 Si, Pi, Gi를 발생시키는 부분전가산기(PFA)와 위의 식 C1, C2, C3, C4 을 발생하는 캐리예측 회로로 구성

캐리예측기를 이용한 4bit 병렬가산기


v 캐리 예측 발생기 IC 74182의 회로

3P3G2P2G1P1G0P0GnC


IC 병렬 가산기

• 7483 : 4 비트 이진 전 가산기, 전원핀 5, 접지핀 12

• 7483A, 74LS83A : 4 비트 이진 전가산기 with LAC

• 74283, 74LS283 : 7483A의 pin을 표준형으로 배치 (with LAC)

• 74HC283 : 고속 CMOS 버전, TTL 양립 (with LAC)

병렬가산기의 cascading 연결

2개 이상의 가산기를 보다 큰 2진수덧셈을 위해 연속연결

8비트 병렬 가산기 회로


ALU ICALU (Arithmetic Logic Unit) – 논리 및 산술연산을 수행

• 74LS382/HC382 ALU

74181 : 96개의 논리 및 산술 연산을 하는 ALU

ALU의 확장 : 2개의 74382를 사용한 8비트 adder


BCD 가산기

두 개의 BCD 수를 더하여 BCD로 결과를 출력하는 회로

두 BCD 합의 최대 결과 : 9(1001) + 9 + 1 (이전단 캐리) = 19

이진 가산기를 이용하여 합의 결과가 9이하이면 그대로 9 이상이면 correction

Binary 덧셈결과와 BCD와의 관계

- BCD 보정이 필요한 경우 :X=1X = S4 + S3S2 + S3S1

이 경우, 이진 합의 결과에0110 (6)을 더하여야 한다.

0 1 1 00 1 1 1+1 1 0 1

1 1 0 10 1 1 0+0 0 1 11


이진가산기를 사용한 BCD 가산기BCD 가산기 구성회로

(1) 두 BCD A3A2A1A0와 B3B2B1B0의 합 S4S3S2S1S0를 위한 4비트 가산기

(2) 보정 캐리 X를 구하기 위한 논리 회로

(3) X = 1일 때 (1)에 0110을 더하여 BCD 결과 ∑3∑2∑1∑0을 생성하는 4비트 가산기

3 디지트 10진수를 덧셈하기

위한 종속연결 BCD 가산기


v 2진 비교기(comparator) : 두 개의 2진수의 크기를 비교하는 회로

q 1비트 비교기

입력 출력

X Y X=Y F1

X≠Y F2

X>Y F3

X<Y F4

0011

0101

1 0 0 1

0 1 1 0

0 0 1 0

0 1 0 0

YXFYXFYXFYXF ==Å=Å= 4321 ,,,

2. 비교기


입력 출력

X Y X=Y X≠Y X>Y X<YX1X2 Y1Y2 F1 F2 F3 F4

00

00 1 0 0 001 0 1 0 110 0 1 0 111 0 1 0 1

01

00 0 1 1 001 1 0 0 010 0 1 0 111 0 1 0 1

10

00 0 1 1 001 0 1 1 010 1 0 0 011 0 1 0 1

11

00 0 1 1 001 0 1 1 010 0 1 1 011 1 0 0 0

2비트 비교기

))(( 22111 YXYXF ÅÅ= )()( 22112 YXYXF Å+Å=

221212113 YXXYYXYXF ++= 212221114 YYXYXXYXF ++=

2비트 비교기 회로


v 비교입력 : A3-A0, B3-B0, 확장 입력 : IA>B, IA<B, IA=B

v 출력 : OA>B, OA<B, OA=B

입 력 출력

A3, B3 A2, B2 A1, B1 A0, B0 IA>B IA<B IA=B OA>B OA<B OA=B

A3>B3 X X X X X X 1 0 0

A3<B3 X X X X X X 0 1 0

A3=B3 A2>B2 X X X X X 1 0 0

A3=B3 A2<B2 X X X X X 0 1 0

A3=B3 A2=B2 A1>B1 X X X X 1 0 0

A3=B3 A2=B2 A1<B1 X X X X 0 1 0

A3=B3 A2=B2 A1=B1 A0>B0 X X X 1 0 0

A3=B3 A2=B2 A1=B1 A0<B0 X X X 0 1 0

A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0

A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0

A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1

A3=B3 A2=B2 A1=B1 A0=B0 0 1 1 0 0 1

A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 0 1

A3=B3 A2=B2 A1=B1 A0=B0 1 1 1 0 0 1

A3=B3 A2=B2 A1=B1 A0=B0 1 1 0 0 0 0

A3=B3 A2=B2 A1=B1 A0=B0 0 0 0 1 1 0

IC 7485 : 4 비트 비교기


IC 7485 비교기 회로

7485를 사용한 12비트 확장회로

OA=B =X3X2X1X0 , Xi = Ai ⊙ Bi

OA>B = A3B3’+X3A2B2’+X3X2A1B1’+X3X2X1A0B0’

OA<B = A3’B3+X3A2’B2+X3X2A1’B1+X3X2X1A0’B0


3. 디코더(Decoder)n개 입력선의 코드화된 2진 정보를 최대 2n개의 출력으로 변환하는 조합회로

일반적인 디코더 회로

• N개의 입력과 M개의 출력: N-to-M, NxM

• N 입력에 대하여 2N개의

입력 조합으로 M ≤ 2N

• 입출력에 버블 à low active

2진 디코더 : 2개의 입력과 4(22)개의 출력으로 구성

• 2X4 디코더 논리 회로

x

y

D0= x y

D1= x y

D2= x y

D3= x y

x y D3 D2 D1 D0

0 0

0 1

1 0

1 1

0 0 0 1

0 0 1 0

0 1 0 0

1 0 0 0


q 인에이블 입력을 갖는 2×4 디코더

v 대부분의 IC 디코더들은 인에이블(enable) 입력이 있어서 회로를 제어

v E=1일 때만 출력 활성화

입력 출력E B A Y3 Y2 Y1 Y00 ´ ´

1 0 0

1 0 1

1 1 0

1 1 1

0

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

인에이블 입력을 갖는2×4 디코더 회로

EBAYAEBY

ABEYABEY

==

==

32

10

인에이블 입력을 갖는2×4 디코더 진리표와 논리식

B A E

Y0

Y1

Y2

Y3

74139

인에이블 입력을 가진 2개의2×4 디코더 IC


3-to-8 decoderbinary-to-octal decoder/converter, 1-of-8 디코더

Enable 입력을 사용한 디코더 확장

• 인에이블 입력으로 디코더의 모든 출력을 활성/비활성화

• 예: 3-to-8 디코더의 3 입력 AND 게이트를 전부

4 입력 AND 게이트로 하고 4번째 입력에 enable 입력,

E를 인가하면, E=1이면 정상 디코더 동작 E=0이면 모든 출력은 0

• enable 입력은 디코더의 확장시 사용

Enable 입력을 가지는

2X4 디코더 2개로 구성된 3X8디코더D4D5D6D7

D0D1D2D3

Decoder B 0123

20

21

Enable

Decoder A 0123

20

21

Enable

xy

Z


74LS138 3-to-8 디코더NAND 출력 -> active low 출력

enable 입력 : E1', E2',(active low), E3 (active high)

디코더가 활성화되려면 : E1'E2'E3 = 001

디코더의 확장

• 4개의 74LS138과 인버터를 사용하여 1-of-32 디코더 구성

• 1-of-32 디코더는 5-to-32 디코더, 즉 5개의 입력 필요

• 74138을 4개 사용, 출력은 8개 x 4 = 32의 출력을 rename

• 74138의 원래입력과 E3E2'E1'를 이용하여

5 입력 A4A3A2A1A0 생성

• 74138의 각 소자(Z1-Z4)는 A4A3에 인가된

신호가 각각 00, 01, 10, 11일 때 차례로

그 디코더를 활성화하고 이때의A2A1A0값에

따라 출력 신호 중 하나만 활성화


2x4 디코더 5개를 이용한 4x16 디코더

2x4디코더C

D

1

0

1

E

0123

2x4디코더A

B

0

1

E

0123

2x4디코더0

1

E

0123

2x4디코더0

1

E

0123

2x4디코더0

1

E

0123

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

4개 입력

16개 출력


BCD to decimal 디코더 : 74424-to-10 디코더, 1-of-10 디코더

Output : low active

BCD 무효입력 à출력이 모두 high (비활성)


• 디코더는 n개의 입력에 대하여 2n개의 AND/NAND 게이트로 구성되는

minterm/maxterm 회로

• 디코더의 외부에 OR 게이트를 추가하면 Sum of minterms 회로 구성

• 조합회로를 구현할 때 출력함수들을 SOM/POM으로 표현

v 3×8 디코더를 이용한 경우

3x8decoder

A

B

C

01234567

m0 =M0=A B Cm1=M1=A B Cm2=M2=A B Cm3=M3=A B Cm4=M4=A B Cm5=M5=A B Cm6=M6=A B Cm7=M7=A B C

3x8decoder

A

B

C

01234567

m0 =M0=A+B+Cm1=M1=A+B+Cm2=M2=A+B+Cm3=M3=A+B+Cm4=M4=A+B+Cm5=M5=A+B+Cm6=M6=A+B+Cm7=M7=A+B+C

3×8 디코더 출력 3×8 디코더 반전출력

디코더를 이용한 조합회로 구현


디코더를 이용한 조합회로 구현예) 부울 함수로부터 3×8 디코더를 사용하여 전가산기(full adder) 회로 구성

전 가산기 – 3자리 이진수의 덧셈기

입력 : x, y, z (캐리입력) 출력 : S(합), C(캐리)

디코더

21

20

3X8

2

7

6

54

3

0

122

x

z

y

S

C

x y z C S

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

0 00 10 11 00 11 01 01 1


åå

==

)7,5,1()5,4,2,1(

2

1

mFmF

åå

==

)7,0()6,5,2(

2

1

mFmF

ÕÕ

==

)4,3,2()5,3,0(

2

1

MFMF

3x8decoder 0

1234567

F1F1

F2F2

m0

m1

m2

m3

m4

m5

m6

m7

A

B

C

ÕÕ

==

)7,5,0()7,2(

2

1

MFMF

3x8 디코더를 이용한 조합회로 구현예


BCD to 7 세그먼트 디코더BCD 코드 입력으로 7 세그먼트 LED에 0~9의 숫자 표시

각 세그먼트의 이름 - a, b, c, d, e, f, g

세그먼트의 공통 단자에 따라

CA (common anode) - active low logic

CC (common cathode) – active high logic

LED 구동 전류 : 세그먼트당 10~40

(예) 전류제한 저항 계산 : 7 세그먼트 LED 형태의 각 세그먼트는 정상적인 밝기에 대해

2.7V, 10에서 동작한다. 세그먼트당 10를 흐르게 하는 전류-제한 저항 값을 구하라.

R = (5 - 2.7)V / 10 mA = 230 Ω

각 세그먼트의 밝기를 일정하게 하려면 각 세그먼트당 저항 연결

CA CC


입력 출력

D C B A

0000000011111111

0000111100001111

0011001100110011

0101010101010101

0100101000xxxxxx

0000011000xxxxxx

0010000000xxxxxx

0100100101xxxxxx

0101110101xxxxxx

0111000100xxxxxx

1100000100xxxxxx

7-세그먼트 디코더 진리표 (CA)

a b c d e f g


카르노 맵 으로 각 출력 구하기

00 01 11 1000

01

11

10

1

1

DCBA

1

x x x x

x x

00 01 11 1000

01

11

10

1 1

DCBA

x x x x

x x

00 01 11 1000

01

11

10

1DC

BA

x x x x

x x

00 01 11 1000

01

11

10

1

1

DCBA

1

x x x x

x x1

00 01 11 1000

01

11

10 1

11

1

DCBA

x x x x

x x

1 1

00 01 11 1000

01

11

10

1DC

BA

x x x x

x x

1

1 1

ACABCDa += )( ABCACBABCb Å=+= ABCc =

CBAABCABCd ++= BCAe += ACDBCBAf ++=


CA형회로도

00 01 11 1000

01

11

10

1DC

BA

x x x x

x x

1

1CBABCDg +=

a b c d e f g


BCD-to-7 segment decoder/driver

• 7446, 7447 – active low output, CA 형, open collector (OC)

• 7448, 7449(OC) - active high output, CC 형

7- Segment Decoder

7446/7447/7448

7447 진리표


7-세그먼트의 LT, RBI, BI/RBO 사용 예

RBI BI/RBO RBI BI/RBO RBI BI/RBO RBI BI/RBO

Rx7 Rx7Rx8

Rx7 Rx7

dot

COM

5V

Common Anode7-Segment

R : 200~300Ω전후

Lamp test

LTLTLTLTLT

A B C D A B C D A B C D A B C D A B C D

210 110 010 -110 -210

RBI BI/RBOa b c d e f ga b c d e f g a b c d e f g a b c d e f g a b c d e f g


4. 인코더(Encoder)최대 M (<= 2N )개의 입력과 N개의 출력으로 구성되며, M개의 입력 중 한 개의 입력이동작하여 그에 대응하는 n 비트의 출력코드를 생성하는 조합회로

일반적인 인코더 M-to-N 인코더, M <= 2N

디코더의 반대 동작

인코더 블록도 예 (10-to-4)

4-to-2 인코더

• 4개의 입력과 2개의 출력으로 구성,

• 4개의 입력에 따라 2진 조합 출력

- 진리표와 논리 회로

encoder0

1

8

9

1

2

4

8

D0

D1

D8

D9

W

X

Z

Y

.

.

.

.

.

.

.

.

X = D2 + D3

D0

D1

D2

Y = D1 + D3D3

입력 출력

D3 D2 D1 D0 X Y

0001

0010

0100

1000

0011

0101

3132 , DDYDDX +=+=


8-to-3 인코더8개의 입력에 대한 3비트의 코드 생성

입력이 low active인 경우의 8-to-3 encoder

D0

D1

D2

D3

D4

D5

D6

D7

X=D4+D5+D6+D7

Y=D2+D3+D6+D7

Z=D1+D3+D5+D7

input : active lowoutput :active highO2= A4'+A5'+A6'+A7'O1= A2'+A3'+A6'+A7'O0= A1'+A3'+A5'+A7'

A0' 입력 floating

다른 모든 입력이 1일 때 A0' 입력에 상관없이 출력 000 <- ambiguity 1인코더에 A3' 와 A5' 입력이 동시에 0일 때 인코더의 출력은?

논리식에 따라 A3' 와 A5'를 포함하는 모든 출력이 1이 되므로 출력은 111이 결과는 입력의 어느 경우에도 맞지 않는 출력이다. <- ambiguity 2


우선순위(Priority) 인코더여러 개의 입력이 동시에 인가되었을 때 우선 순위(priority)를 주어 높은 우선 순위를 가지는입력 값에 대한 코드만 출력 ß ambiguity 2 제거

• 앞의 회로에서 높은 자리에 우선순위를 부여하면 A5'만 유효하게 입력받아 출력은 101

74148, 74LS148, 74HC148 : 8-to-3 priority encoder

• 입력 및 출력은 모두 low active

• GS 출력은 ambiguity 1을 제거 : GS=0 유효출력

• EI와 EO는 확장 연결시 사용

EI=H, 인코딩 입력에 상관없이 출력 코드=111, EO=H

EI=L, 인코딩 입력의 유효 유무에 따라 GS와 EO 결정

• 고순위 입력 인가시에 저순위 입력은 don’t care

74148의 확장 연결 : 16-to-4 priority 인코더


Decimal-to-BCD priority encoder : 7414710진수를 BCD 코드로 변환 : 10개 입력 (9개만 사용), 4개 출력

active low 입력 및 출력

스위치 인코더

• 74147을 이용, 10개의 키보드 입력을 받아 BCD 코드로 변환하는 회로

• 예 : 스위치를 누르면 0 인가, 개방하면 pullup 저항을 통해 1에 연결

• 두개 이상 스위치가 동시에 눌러지면 높은 자리(고순위) 키로 처리

• 출력은 반전하여 정상 BCD로 변환

핀 배치도


q 74158 : 2×1 인코더/멀티플렉서가 4개 내장

입력 출력

Y

1 X 1

0 0

0 1

A

B

진리표

회로도

블럭도

74158 quad 2x1 인코더

BA /G


데이터 선택기(data selector) - 여러 개의 데이터 입력 중 하나를 선택하여 출력

일반적인 MUX : N-to-1, 1 out of N

N개의 입력 중 하나를 선택하기 위한 선택선 : M, N <=2M

2 input MUX : 2-to-1 MUX, (2x1 MUX)

5. 멀티플렉서

데이터 입력 D0, D1

선택입력 S,출력 F = D0S' + D1S

S F

0

1

D0

D1

S

D0

D1F


v 4(=22)개의 입력중의 하나를 선택선 S0와 S1에 입력된 값에 따라서 출력으로 보내주는 조합회로

선택선 출력

S1 S0 F

0011

0101

D0D1D2D3

회로도S0S1

D0

D1

D2

D3

F301201101001 DSSDSSDSSDSSF +++=

4-to1 MUX


v 8(=23)개의 입력중의 하나를 출력으로보내주는 조합논리회로

선택선 출력

S2 S1 S0 F

00001111

00110011

01010101

D0D1D2D3D4D5D6D7

회로도

S0S1

D0

D1

D2

D3

F

S2

D4

D5

D6

D7

701260125012

401230122012

10120012

DSSSDSSSDSSS

DSSSDSSSDSSS

DSSSDSSSF

+++

+++

+=

8-to1 MUX


74151 : 8-to-1 MUX8 to 1 MUX 74151enable input (low enable, E)3개의 선택선 : S2S1S0

정규 및 반전 출력 : Z, Z'

- 2개의 74151을 사용한 16-to-1 MUX 회로S3=0, 위의 74151 동작, S2S1S0 값에 따라 입력 I7 - I0 중 하나를 출력S3=1, 아래 74151 동작, S2S1S0 값에 따라 입력 I15 - I8 중 하나를 출력


74157 : Quad 2-to-1 MUX4 개의 2-to-1 MUX, with low enable

• 두 개의 입력 군(input nibble) 중 하나를 선택,

• 4 비트 데이터(니블) 연결회로에 많이 사용

SELECT = 0 Zi = Xi i = 0 - 3

= 1 Zi = Yi

SELECTx1

x2x3 x0 y3 y2 y1 y0

Z3Z2 Z1

Z0


q 4×1 멀티플렉서 5개를 이용한 16×1 멀티플렉서

4x1MUX

s1 s0

4x1MUX

s1 s0

4x1MUX

s1 s0

4x1MUX

s1 s0

4x1MUX

s1 s0

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

S1S0S3S2

F16개 입력

4개 선택선

MUX 확장


를 8´1 멀티플렉서로 구현하는 경우

v 3개의 선택선을 입력 A, B, C 로 사용

å= )7,5,1,0(),,( mCBAF

A B C F

00001111

00110011

01010101

1(D0)1(D1 )0(D2 )0(D3 )0(D4 )1(D5 )0(D6 )1(D7 )

진리표

8x1MUX

A B C

F

D0

D1

D2

D3

D4

D5

D6

D7

5V

회로도

MUX를 사용한 논리회로 구현

S2S1S0

§ 진리표에서 직접논리기능을 구현하는 데 사용§ 선택 입력은 논리의 입력변수로 사용§ 각 데이터 입력은 진리표를 만족하기 위한 1 또는 0에 연결


MUX를 사용한 논리회로 구현다른 방법 : 3 입력 논리 함수인 경우

à 2(3-1)개의 선택선을 가진 MUX로 구현 가능

§ 4-to-1 MUX 사용으로 3 입력 함수구현가능

§ 예 : Z(C,B,A) = Σm(1,2,7)

- 입력 BA 신호를 선택선 S1S0에 연결 (신호순서주의!)

- 입력 C 신호에 대한 implementation table 작성

• 구현표의 열은 입력선에 인가할 신호의 반전 및 정규열 구성

• 행에는 선택선에 인가할 신호의 이진값 차례로 구성

• 총 2N개의 minterm을 나타낼수 있는 항이 생긴다.

• 이 항에 진리표에서 1이 되는 minterm을 원으로 표시

• 각 열의 단위로 원이 둘 다 (C와 C') 그려지면 1,

원이 둘 다 없으면 0,

• 원이 C' 행에만 있으면 C', C행에만 있으면 C로 표시

- 최종회로

Z= C'B'A+C'BA'+CBA <- 진리표 만족

HW - 전가산기 회로를 4-to-1 MUX로 구현

MUX입력에 인가될 신호값

C B A Z

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

01100001


6. 디멀티플렉서(DeMUX)멀티플렉서의 역동작 – 데이터 분배기

• 하나의 입력정보를 2n개의 출력선 중 하나로 전송하며 특정 출력의 선택은 n개의 선택선에 의해 제어

• 일반적인 디멀티플렉서 : 1-to-N

• N개의 출력으로 분배하기 위한 선택선이 M이라면 N ≤ 2M

• 인에이블을 가진 디코더를 DeMUX로 사용

1-to-8 디멀티플렉서

x

S0

demultiplexer

D0D1D2D3D4D5D6D7

S1S2

- 디코더를 DEMUX로 사용74138 디코더를 DEMUX 사용 예인에이블 E1' 은 데이터 입력 I로 사용, A2,A1,A0 입력은 선택선으로 사용

2×4 디코더 1×4 디멀티플렉서


MUX-DeMUX 응용회로안전감시시스템

많은 문의 개폐가 필요한 곳을 감시하는 공장에서 안전감시의 경우를 고려

각 문은 스위치의 상태에 따라 제어.

감시소에 설치된 원거리 모니터 판의 각 LED에 스위치상태표시

MUX/DEMUX를 이용한 감시시스템

- 8개의 문을 가진 감시 시스템

8개의 문 스위치가 MUX 입력으로

문이 열릴 때 1, 문이 닫힐 때 0

MOD-8 카운터( 000부터 111까지

순차적으로 카운팅)

출력을 MUX와 DEMUX의 선택선에 연결,

DEMUX의 각 출력은 LED에 연결되어

출력이 0일 때 ON

문 6이 개방: I6=1, Z'=0, count=110 일 때 O6'=0 => LED6 ON

문 2가 닫힘: I2=0, Z'=1, count=010 일 때 O2'=1 => LED2 OFF


7. 코드 변환기(code converter)그레이 코드 à이진 코드 변환

• 입력 : 그레이코드 4자리 G3,G2,G1,G0

출력 : 이진코드 4자리 B3,B2,B1,B0

• 진리표 작성

• 논리최소화

• 그레이코드/ 2진수 의 변환과정

1.그레이 코드의 첫번째 비트는 이진코드의 첫 번째 비트

2.결과의 이진코드 비트와 이웃하는 오른쪽의 그레이 코드 비트를 XOR 하면 각각 그레이 코드

3.2번과 같은 방법으로 모든 자리수를 반복

• 그레이코드/2진 변환 회로 2진코드/그레이코드 변환 회로

010121

23233

,,,

GBBGBBGBBGB

Å=Å=Å==

010121

23233

,,,

BBGBBGBBGBG

Å=Å=Å==


BCD 코드의 2421 코드 변환§ 입력 : BCD 코드 4자리 w, x,y,z

출력 : 2421코드 4자리 a, b, c, d

§ 진리표 작성 : 사용하지 않는 입력 6개는 don't care

§ 논리최소화 : 출력 a,b,c,d,에 대한 각 카르노 맵 최소화

§ 논리도 작성

BCD 코드 입력 2421코드 출력

w x y z a b c d

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

z

wxy

c

d

b

a

1 1 1

x x x x

1 1 x xw

y

z

x

1 1

1

x x x x

1 1 x x

1 1

1 1

x x x x

1 x x

1 1 1

x x x x

1 1 x x

a=w+xz+xy

d=zc=w+x'y+xy'z

b=w+xz'+xy


8. 패리티 발생기와 패리티 검출기4비트 데이터에 대한 짝수 패리티 발생기(generator) 회로 설계

• 출력 짝수 패리티비트, PE

• 진리표와 부울식 유도

PE = D3'D2'D1'D0 + D3'D2'D1D0' + D3'D2D1'D0' + D3'D2D1D0

+ D3D2'D1'D0' + D3D2'D1D0 + D3D2D1'D0 + D3D2D1D0'

= D3'D2'(D1'D0 + D1D0') + D3'D2(D1'D0' + D1D0)

+ D3D2'(D1'D0' + D1D0 ) + D3D2(D1'D0 + D1D0')

= D3'D2'(D1⊕D0) + D3'D2(D1⊕D0)' + D3D2'(D1⊕D0)' + D3D2(D1⊕D0)

= (D1⊕D0) (D3'D2'+ D3D2) + (D1⊕D0)'(D3'D2 + D3D2')

= (D1⊕D0)(D3⊕D2)' + (D1⊕D0)'(D3⊕D2) = D1⊕D0⊕D3⊕D2

= ((D3⊕D2)⊕D1)⊕D0 <-- XOR 사용, 3개의 XOR 게이트 사용

= ((D3⊕D2)⊕(D1⊕D0)) <-- better design

D3D2D1D0 PE P0

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

01101001 10010110

1001011001101011

홀수 패리티 발생기

PO= ((D3⊕D2)⊕(D1⊕D0))'

전송시 4비트의 데이터+패리티비트의 5비트를 함께 전송홀수 패리티나 그외 어떤 수

의 추가 비트라도 사용가능

1 1

1 1

1 1

1 1

PE 카르노맵


패리티 검출기(checker)짝수패리티 검출기 진리표 – 5비트 입력 PD3D2D1D0

출력 : if error, CE = 1 , no error CE = 0

부울식 유도

CE = P ⊕D3⊕D2⊕D1⊕D0

ß 4개의 XOR 게이트 사용

Odd 패리티 사용회로

• 4 비트 데이터에 대한 생성기

PO = (D3⊕D2⊕D1⊕D0 )' <= XNOR

• 5비트 검출기 회로

CO = (PO ⊕D3⊕D2⊕D1⊕D0)'

Even function과 Odd function

• 짝함수 - 입력에 포함된 1의 개수가 0을 포함하여 짝수개인 함수

• 홀함수 - 입력에 포함된 1의 개수가 홀수개인 함수

예 : 짝수 패리티 발생기 및 검출기는 홀함수

홀수 패리티 발생기 및 검출기는 짝함수

• 짝함수와 홀함수는 서로 complement 함수이다.

• n 입력 짝함수와 홀함수의 minterm 개수는 각각 2n / 2

P =1 D3D2D1D0

P =0

D3D2D1D0

P =1

CE

P =0

CE

1 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 11 1 0 1 01 1 0 1 11 1 1 0 01 1 1 0 11 1 1 1 01 1 1 1 1

0 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 10 1 0 1 00 1 0 1 10 1 1 0 00 1 1 0 10 1 1 1 00 1 1 1 1

1001011001101001

0110100110010110

1 1

1 1

1 1

1 1

짝함수 카르노맵


8비트 패리티 발생/검출기짝수 패리티 발생회로 홀수 패리티 발생회로

8비트 직렬회로에서의 짝수/홀수 패리티 발생

IC 74280

- 9비트 홀수/짝수 패리티 발생과 검출

I = 0, 패리티 발생기

I = P, 패리티 생성기

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목차 7장조합논리회로 - KOREATECH · 2016-10-31 · §반가산기(Half Adder, HA)-1비트의2개의2진수를더하는논리회로.-2개의입력과출력으로구성