E タイルハード IP ユーザーガイド - Intel...E タイルハードIP ユーザーガイドイーサネットインテルFPGA IP 向けE タイルハードIP および

E タイルハード IP ユーザーガイドイーサネットインテル FPGA IP 向け E タイルハード IP およびE タイル CPRI PHY インテル FPGA IP

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目次

1. E タイルハード IP ユーザーガイドについて................................................................................... 5

2. イーサネットインテル FPGA IP 向け E タイルハード IP コアについて................................................ 62.1. イーサネットインテル FPGA IP 向け E タイルハード IP のサポート機能.....................................82.2. イーサネットインテル FPGA IP 向け E タイルハード IP の概要............................................. 112.3. IP コア・デバイス・ファミリーおよびスピードグレードのサポート............................................... 17

2.3.1. イーサネットインテル FPGA IP 向け E タイルハード IP デバイスファミリーのサポート......172.3.2. イーサネットインテル FPGA IP 向け E タイルハード IP デバイスのスピードグレード........ 18

2.4. IP コアの検証........................................................................................................ 182.4.1. シミュレーション環境................................................................................... 182.4.2. コンパイルのチェック....................................................................................182.4.3. ハードウェアのテスト....................................................................................18

2.5. リソース使用率.......................................................................................................192.6. リリース情報..........................................................................................................202.7. 基本の使い方.........................................................................................................20

2.7.1. インテル FPGA IP コアのインストールとライセンス取得..........................................212.7.2. IP コアのパラメーターおよびオプションの指定......................................................242.7.3. 生成ファイルの構造......................................................................................242.7.4. IP コアのデザインへの統合.............................................................................272.7.5. IP コア・テストベンチ.................................................................................... 372.7.6. フルデザインのコンパイル..............................................................................37

2.8. イーサネットインテル FPGA IP 向け E タイルハード IP のパラメーター...................................382.8.1. パラメーター・エディターのパラメーター..............................................................382.8.2. RTL パラメーター........................................................................................49

2.9. 機能の説明........................................................................................................... 512.9.1. イーサネットインテル FPGA IP 向け E タイルハード IP の MAC................................ 532.9.2. PCS、OTN、FlexE、およびカスタム PCS モード......................................................722.9.3. オートネゴシエーションおよびリンク・トレーニング..................................................762.9.4. TX および RX RS-FEC................................................................................. 762.9.5. PMA ダイレクトモード.................................................................................. 772.9.6. ダイナミック・リコンフィグレーション..................................................................77

2.10. リセット............................................................................................................. 782.10.1. リセットシーケンス.................................................................................... 81

2.11. インターフェイスおよび信号...................................................................................... 812.11.1. ユーザーロジックへの TX MAC インターフェイス..................................................822.11.2. ユーザーロジックへの RX MAC インターフェイス................................................. 872.11.3. ユーザーロジックへの TX PCS インターフェイス.................................................. 902.11.4. ユーザーロジックへの RX PCS インターフェイス.................................................. 932.11.5. FlexE および OTN モードの TX インターフェイス................................................. 962.11.6. FlexE および OTN モードの RX インターフェイス................................................. 982.11.7. ユーザーロジックへの TX カスタム PCS インターフェイス......................................1002.11.8. ユーザーロジックへの RX カスタム PCS インターフェイス......................................1032.11.9. PMA Direct Interface............................................................................. 1052.11.10. Custom Rate Interface.........................................................................1052.11.11. Deterministic Latency Interface............................................................ 106

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2.11.12. 1588 PTP Interface............................................................................. 1072.11.13. イーサネット・リンクおよびトランシーバー信号................................................. 1112.11.14. リコンフィグレーション・インターフェイスおよび信号.......................................... 1122.11.15. その他のステータスとデバッグ信号...............................................................1152.11.16. リセット信号.........................................................................................1172.11.17. クロック..............................................................................................118

2.12. リコンフィグレーションおよびステータスレジスターの説明.................................................1302.12.1. Auto Negotiation および Link Training レジスター.......................................... 1312.12.2. PHY レジスター.......................................................................................1462.12.3. TX MAC レジスター................................................................................. 1702.12.4. RX MAC レジスター................................................................................. 1742.12.5. Pause and Priority- Based Flow Control レジスター...................................... 1772.12.6. TX Statistics Counter レジスター............................................................... 1982.12.7. RX Statistics Counter レジスター...............................................................2032.12.8. 1588 PTP Registers...............................................................................2072.12.9. RS-FEC レジスター..................................................................................2092.12.10. PMA レジスター.................................................................................... 210

3. E タイル CPRI PHY について..............................................................................................2113.1. サポートしている機能............................................................................................. 2113.2. E タイル CPRI PHY インテル FPGA IP の概要................................................................2113.3. E タイル CPRI PHY デバイスファミリーのサポート........................................................... 2133.4. リソース使用率.....................................................................................................2143.5. リリース情報........................................................................................................2143.6. E タイル CPRI PHY インテル FPGA IP コアデバイスのスピードグレードのサポート....................2143.7. 基本の使い方.......................................................................................................214

3.7.1. インテル FPGA IP コアのインストールとライセンス取得........................................2153.7.2. IP コアのパラメーターおよびオプションの指定.................................................... 2183.7.3. 生成ファイルの構造....................................................................................2183.7.4. E タイル CPRI PHY インテル FPGA IP チャネル配置............................................ 2213.7.5. IP コア・テストベンチ.................................................................................. 2213.7.6. フルデザインのコンパイル............................................................................ 222

3.8. パラメーター設定.................................................................................................. 2223.9. 機能の説明..........................................................................................................223

3.9.1. CPRI PHY 機能ブロック..............................................................................2233.10. E タイル CPRI PHY インテル FPGA IP インターフェイス信号.............................................227

3.10.1. クロック信号.......................................................................................... 2273.10.2. TX MII インターフェイス............................................................................2293.10.3. RX MII インターフェイス............................................................................2303.10.4. 64B/66B ラインレートのステータス・インターフェイス..........................................2313.10.5. シリアル I/O ピン.................................................................................... 2313.10.6. リコンフィグレーション・インターフェイス (Avalon-MM).......................................232

3.11. レジスター.........................................................................................................2343.11.1. PHY レジスター.......................................................................................2343.11.2. CPRI PHY レジスター............................................................................... 2383.11.3. PMA レジスター...................................................................................... 2403.11.4. RS-FEC レジスター..................................................................................240

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4. E-Tile Channel Placement Tool.................................................................................... 242

5. E タイルハード IP ユーザーガイド・アーカイブ............................................................................243

6. E タイルハード IP ユーザーガイド改訂履歴..............................................................................244

目次



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1. E タイルハード IP ユーザーガイドについて

このユーザーガイドは、次の IP コアに関する情報で構成されています。

• イーサネットインテル FPGA IP 向け E タイルハード IP

• E タイル CPRI PHY インテル FPGA IP

UG-20160 | 2019.05.17


Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、eASIC、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporation の商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

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2. イーサネットインテル FPGA IP 向け E タイルハード IP コアについて

E タイル FPGA のプロダクション・デバイスには、コンフィグレーション可能かつ強化されたイーサネット用プロトコルスタックが含まれており、IEEE 802.3 High Speed Ethernet Standard および 25Gigabit Ethernet Consortium の 25G/50G Ethernet Specification, Draft 1.6 と互換性があります。

イーサネットインテル FPGA IP 向け E タイルハード IP によって提供されるこのハード IP へのアクセスのイーサネット・データ・レートは、10 Gbps、25 Gbps、および 100 Gbps です。この IP コアは、インテル FPGA IP Library およびインテル Quartus® Prime プロ・エディション IP Catalog で入手可能です。

IP コアには次のバリアントがあり、イーサネット・チャネルと機能の組み合わせはそれぞれ異なります。

• シングル 10GE/25GE チャネル

• 10GE/25GE チャネル 1 つから 4 つ (オプションの Reed-Solomon Forward ErrorCorrection (RS-FEC) 付き)

• 100GE チャネル (オプションの RS-FEC 付き)

• 100GE または 10GE/25GE チャネル 1 つから 4 つ (オプションの RS-FEC および 1588Precision Time Protocol (PTP) 付き)、

• カスタム PCS (オプションの RS-FEC 付き)

100GE または 1 つから 4 つの 10GE/25GE チャネルのバリアント (オプションの RS-FEC および1588 Precision Time Protocol (PTP) 付き) には、100G イーサネット・チャネルと、10G または25G で実行可能なシングル・レーン・チャネル最大 4 つが含まれます。ただし、シングル・レーン・チャネルと 100GE チャネルは、同時に実行できません。

カスタム PCS バリアント (RS-FEC 付き) 以外のすべてのバリアントでは、次のバリアントが選択できます。Media Access Control (MAC) + Physical Coding Sublayer (PCS) のバリエーション、PCS Only のバリエーション、カスタム PCS のバリエーション、Flexible Ethernet (FlexE) 、またはOptical Transport Network (OTN) のバリエーション。

UG-20160 | 2019.05.17


Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、eASIC、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporation の商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

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図 -1: バリアントの選択どのバリアントでも、MAC + PCS のバリエーション、PCS Only のバリエーション、FlexE のバリエーション、OTN のバリエーション、またはカスタム PCS のバリエーションが選択できます。

MAC

Flow

Cont

rol

PCS E

ncod

ing/D

ecod

ing

PCS S

cram

bling

/Des

cram

bling

PCS S

tripp

ing/A

lignm

ent

PMA

1 to 4

10GE

/25G

E Cha

nnels

with

optio

nal R

SFEC

100G

Chan

nels

PMD

IEEE 1

588 P

TP 1-

Step

/2-S

tep

RS-F

EC Tr

ansco

de/D

etra

nsco

de

RS-F

EC (5

28,51

4) En

code

/Dec

ode/

Corre

ct

RS-F

EC (5

44,51

4) En

code

/Dec

ode/

Corre

ct

RS-F

EC St

rippin

g/Al

ignm

ent

Protocol Layers Included Variants

Yes

YesYes

Yes

YesYes Yes

Yes

YesYes

Yes

YesYes

YesYes

Yes Yes Yes

Yes

Yes

YesYes

Yes

YesYes

Yes

Yes Yes

Yes

Single

10GE

/25G

E Cha

nnel

Ethernet IP Layers

MAC + PCS

MAC + PCS + (528,514 RSFEC)

Yes Yes Yes — — — — Yes Yes Yes Yes YesPCS OnlyYes Yes Yes Yes Yes Yes Yes Yes Yes Yes YesMAC + 1588 PTP + PCS + (528,514 RSFEC)

— — Yes — — — — Yes Yes YesOTN— — — — Yes Yes — — — — Yes Yes YesFlexE

Yes Yes Yes Yes Yes Yes Yes YesMAC + PCS + (544,514 RSFEC)

MAC + 1588 PTP + PCS

— — — Yes Yes Yes Yes — Yes Yes Yes Yes — YesPCS + (544,514 RSFEC)— — — — — Yes Yes Yes — Yes Yes Yes Yes YesOTN + (528,514 RSFEC)

— — — Yes Yes Yes Yes Yes — Yes Yes Yes Yes YesPCS + (528,514 RSFEC)

— — — — — Yes Yes — Yes Yes Yes Yes — YesOTN + (544,514 RSFEC)— — — — Yes Yes Yes Yes — Yes Yes Yes YesFlexE + (528,514 RSFEC)— — —FlexE + (544,514 RSFEC) — Yes Yes Yes — Yes Yes Yes Yes — Yes

Yes

Yes YesYes Yes

100G

E or 1

to 4

10GE

/25G

E Cha

nnels

with

op

tiona

l RS-

FEC a

nd PT

P

Yes

Yes

Yes

YesYesYes

Yes

YesYes

Yes

YesYes

(1) 10GデータレートではRSFECをサポートしていません。

Yes

(1) (1) (1)

(2)

(2) 100Gデータレートのみで (544,514)RSFECをサポートしています。

Yes(1) (1)

(1)Yes

(1)

—(2)

Yes(1) (1) (1)

(1)

Yes(1)

(2)—

Yes—

(1) Yes(1) (1)

—

(2)

— —— —

— — — — — — —

— — —

— — — — — — —

— — —

— — —

— — —

—

Custo

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S with

Opt

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RSFE

C

Custom PCS Only

Custom PCS + RSFEC

—

—

—

—

—

— —

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—

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—

—

—

—

—

—

—

—

—

— Yes

—

—

—

—

—

—

—

—

—

Yes

—

—

Yes

—— —

(3)

(3) イーサネット以外のプロトコルの2.5から28 Gbpsのカスタマイズ可能なデータレートPCS。

表 1. IP コア・バリエーション用クライアント・インターフェイス

IP コア・バリエーションクライアント・インターフェイス・タイプ

MAC+PCS Avalon® Streaming (Avalon-ST)

PCS-only Media Independent Interface (MII)

カスタム PCS MII

FlexE PCS66

OTN PCS66

注意: イーサネットインテル FPGA IP 向け E タイルハード IP では、OTN 機能の暫定サポートを提供しています。詳しくは、最寄りのインテル営業担当者にお問い合わせください。もしくは、インテル PremierSupport (IPS) ケースを次のリンクから提出いただけます。https://www.intel.com/content/www/us/en/programmable/my-intel/mal-home.html

イーサネットインテル FPGA IP 向け E タイルハード IP コアでは、さまざまなプロトコル実装をサポートしています。

2. イーサネットインテル FPGA IP 向け E タイルハード IP コアについてUG-20160 | 2019.05.17


7

https://www.intel.com/content/www/us/en/programmable/my-intel/mal-home.htmlhttps://www.intel.com/content/www/us/en/programmable/my-intel/mal-home.htmlmailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

表 2. イーサネット・プロトコル

イーサネット・チャネルプロトコルレーン数およびラインレート

100GE 100GBASE-KR4 4x25.78125 Gbps Non-Return-to-Zero (NRZ) (銅バックプレーン)

100GBASE-CR4 4x25.78125 Gbps NRZ (直接接続銅ケーブル)

CAUI-4 4×25.78125 Gbps NRZ レーン (低損失リンク) : チップ間またはチップ対モジュール

CAUI-2 2x53.125 Gbps PAM4 レーン (低損失リンク) : チップ間、チップ対モジュール、および DAC

25GE 25GBASE-KR 1x25.78125 Gbps レーン (バックプレーン)

25GBASE-CR 1x25.78125 Gbps レーン (直接接続銅ケーブル)

25GBASE-R AUI 1x25.78125 Gbps レーン (外部 PHY モジュールへの低損失接続)

25GBASE-R コンソーシアム・リンク 1x25.78125 Gbps レーン (25G/50G Consortium Specificationに基づく)

10GE 10GBASE-KR 1x10.3125 Gbps レーン (バックプレーン)

10GBASE-CR 1x10.3125 Gbps レーン (直接接続銅ケーブル)

関連情報• IEEE Website

IEEE 802.3-2015 High Speed Ethernet Standardは IEEE のウェブサイトから入手できます。

• 25G Ethernet Consortium

2.1. イーサネットインテル FPGA IP 向け E タイルハード IP のサポート機能

IP コアのデザインは、IEEE ウェブサイト (www.ieee.org) で入手可能な IEEE 802.3-2015 HighSpeed Ethernet Gigabit、および 25 Gigabit Ethernet Consortium から入手可能な 25G/50GEthernet Specification, Draft 1.6 に準拠しています。MAC では、レイテンシー最適化のためにカットスルー・フレーム処理を提供し、また、フル・ワイヤー・ライン速度を 64 バイトのフレーム長で、バックツーバックまたは混合長のトラフィックをパケットを落とさずにサポートします。イーサネットインテルFPGA IP 向け E タイルハード IP のバリエーションはすべて、全二重モードです。

表 3. イーサネットインテル FPGA IP 向け E タイルハード IP の機能

機能説明

PCS ハード IP ロジック。インテル® Stratix® 10 E タイル・トランシーバーとシームレスにインターフェイス接続します。

CAUI 外部インターフェイス。4 つのトランシーバー・レーンで構成されています。25.78125 Gbps で動作します。

CAUI-2 外部インターフェイス。トランシーバー・レーン 2 つを備えています。PAM4 エンコーディングで53.125 Gbps で動作します。

25G AUI 外部インターフェイス。トランシーバー・レーン 1 つを備えています。25.78125 Gbps で動作します。

10G AUI 外部インターフェイス。トランシーバー・レーン 1 つを備えています。10.3125 Gbps で動作します。

continued...




8

http://www.ieee.org/http://www.25gethernet.org/mailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

機能説明

64B/66B エンコーディングに基づいて CAUI-4 リンクをサポートします。データ・ストライピングおよびアラインメント・マーカーで、データを複数のレーンから整列させます。

カスタマイズ可能なデータレート PCS をサポートします。範囲は 2.5 から 28 Gbps で、イーサネット以外のプロトコル用です。

オプションの RS-FEC(528,514) または RS-FEC(544,514) です。25G および 100G バリエーション用です。

10G、25G、および 100G のバリエーションをサポートします。• オートネゴシエーション (AN) の定義は、IEEE Standard 802.3-2915 Clause 73 および 25G

Ethernet Consortium Schedule Draft 1.6の通りです。• リンク・トレーニング (LT) の定義は、IEEE Standard 802.3-2915 Clauses 92 および 93 およ

び 25G Ethernet Consortium Schedule Draft 1.6の通りです。

RX Skew Variation の許容値は、IEEE 802.3-2015 High Speed Ethernet Standardの要件より優れています。

OTN オプションの 25GE 固定ビットレート (CBR) 。TX および RX PCS66 ビットのエンコーディング/デコーディングおよびスクランブリング/デスクランブリングはディスエーブルです。

注意:

イーサネットインテル FPGA IP 向け E タイルハード IP では、OTN 機能の暫定サポートを提供しています。詳細については、最寄りのインテル営業担当者にお問い合わせください。もしくは、インテル Premier Support (IPS) にケースを提出していただけます。https://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.html


Flexible Ethernet (FlexE) オプションの CBR です。TX および RX PCS66 ビットのエンコーディング/デコーディングはディスエーブル、スクランブリング/デスクランブリングはイネーブルです。


PMA Direct モードオプションとして、実行中に MAC+PCS から PMA 専用モードに切り替えます。

フレーム構造制御ジャンボパケットに対するサポートです。

RX CRC パススルー制御。

100G リンクの場合 1000 ビット RX PCS レーンスキュー許容値。これは、 IEEE 802.3-2015 HighSpeed Ethernet Standard Clause 82.2.12 の要件を超えています。

パケットごとの TX CRC 生成および挿入オプションです。

Deficit Idle Counter (DIC) オプションです。細かく制御された 8 バイト、10 バイト、または 12 バイトのパケット間ギャップ (IPG) の最小平均を維持するか、またはユーザーがクライアント・インターフェイスから IPG を駆動できるようにします。

RX および TX プリアンブル・パススルーのオプションです。独自のユーザー管理情報転送を必要とするアプリケーション用です。

TX MAC 発信元アドレス挿入オプションです。

TX 自動フレームパディング。イーサネット・リンク上の 64 バイト最小イーサネット・フレーム長を満たします。オプションでこの機能をパケット単位でディスエーブルにします。

TX エラー挿入機能。TX クライアント・インターフェイスに対する進行中の入力のクライアント無効化をサポートします。

フレームの監視と統計 RX CRC のチェックとエラー報告です。

RX 厳密 Start Frame Delimiter (SFD) チェックのオプション。IEEE 仕様に準拠しています。

RX 厳密プリアンブル・チェックのオプション。IEEE 仕様に準拠しています。

RX 不正プリアンブル・チェックのオプション。IEEE 仕様に準拠しています。

continued...



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https://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.htmlhttps://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.htmlmailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

機能説明

受信制御フレームタイプの表示。

統計カウンター。

スナップショット機能。正確なタイミングで統計カウンター値をキャプチャします。

オプションのフォールト信号。ローカルフォールトを検出および報告し、リモートフォールトを生成します。単方向リンクフォールトに対するサポートがあります。その定義は、IEEE 802.3-2015 HighSpeed Ethernet Standard Clause 66 の通りです。

フロー・コントロールオプションの IEEE 802.3-2015 Ethernet Standard Clause 31 の Ethernet フロー・コントロール操作。一時停止レジスターまたは一時停止インターフェイスを使用します。

オプションの優先順位ベースのフロー・コントロール IEEE Standard 802.1Q-2014—Amendment17: Priority-based Flow Control に準拠しています。

フレーム・フィルタリング制御を一時停止します。

ソフトウェアでは、ローカル TX MAC データフローを動的にトグルして、選択的入力フローのカットオフをサポートします。

Precision Time Protocol (PTP) IEEE Standard 1588-2008 Precision Clock Synchronization Protocol (1588 PTP)(1588v2) に対するオプションのサポートです。

1 ステップ (1588v1 と 1588v2) および 2 ステップの TX タイムスタンプ。

PTP ヘッダーに対するサポートを行います。フレーム形式はさまざまで、カプセル化イーサネット、IPv4の UDP、IPv6 の UDP などがあります。

チェックサム・ゼロおよびチェックサム拡張バイト計算に対するサポートを行います。

訂正フィールド操作に対するサポート。

プログラム可能な追加レイテンシー。

デバッグおよびテスト容易性オプションのシリアル・トランシーバーでのシリアル PMA ループバック (TX から RX) 。自己診断テスト用です。

オプションの MAC または PCS でのシリアル PMA ループバック (TX から RX) 。自己診断テスト用です。

ビットインターリーブ・パリティー・エラー・カウンター。PCS レーンごとのビットエラーを監視します。

RX PCS エラー・ブロック・カウンター。フレーム中およびフレーム間のエラーを監視します。

誤った形式およびドロップされたパケットカウンターです。

高 BER 検出。リンクビットエラーレートをすべての PCS レーンで監視します。

オプションのスクランブル・アイドル・テスト・パターンの生成とチェックです。

スナップショット機能。正確なタイミングで統計カウンター値をキャプチャします。

TX エラー挿入機能によるテストとデバッグのサポートです。

ユーザー・システム・インターフェース Avalon Memory-Mapped (Avalon-MM) 管理インターフェイス。IP コアの制御レジスターおよびステータスレジスターにアクセスします。

Avalon-ST データ・パス・インターフェイスでは、MAC をクライアント・ロジックに接続します。フレームの先頭は、MAC+PCS バリエーションの最上位バイト (MSB) です。100G チャネル用のインターフェイスは 512 ビットです。10/25G チャネルによる 64 ビットの使用は、MAC 層がイネーブルの場合です。

MII データ・パス・インターフェイスでは、PCS Only のバリエーションで PCS をクライアント・ロジックに接続します。100G バリアントのインターフェイスには、256 ビットのデータと 32 ビットの制御があります。10G/25G バリアント用のインターフェイスには、64 ビットのデータと 8 ビットの制御があります。

continued...




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機能説明

ハードウェアおよびソフトウェアのリセット・コントロール。

同期イーサネット (Sync-E) をサポートするために、CDR リカバリークロック出力信号をデバイス・ファブリックに提供します。

EMIB インターフェイス用の外部ソースクロックをサポートします。トランシーバーのラインレートの切り替えが必要なアプリケーション用です。

イーサネット・プロトコルの詳細仕様については、 IEEE 802.3-2015 High Speed EthernetStandard を参照してください。

関連情報• IEEE Website

IEEE 802.3-2015 High Speed Ethernet Standard は、IEEE のウェブサイトから入手できます。

• 25G Ethernet Consortium

2.2. イーサネットインテル FPGA IP 向け E タイルハード IP の概要

イーサネットインテル FPGA IP 向け E タイルハード IP のブロック図で示すのは、メインブロックと各バリアントの内部および外部接続です。

このブロック図では、リコンフィグレーションによってリコンフィグレーション・インターフェイスが実装され、ソフト・リセット・シーケンサーによってコアに対するリセットが実装されます。オートネゴシエーションおよびリンク・トレーニング (AN/LT) ソフトロジックの挿入は、Enable AN/LT を選択した場合にのみ行われます。



11

http://www.ieee.org/http://www.25gethernet.org/mailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 -2: シングル 10G/25G チャネル

AN/LTSoft

Logic

TXFIFO

TX MACAdapter

RX MACAdapter

eHIP Reconfigand

CSR Logic

Soft eHIP Reset

Sequencerand

KR ResetController

alt_ehipc3_hard: wrapper forTransceiver PHY IP and E-tile Hard IP for Ethernet

Avalon-ST MACclient applicationinterface

Avalon-MMtransceiverreconfigurationinterface

Avalon-MMEthernetreconfigurationinterface

Userreset interface

Clock interface

E-tile Hard IP for Ethernet Intel FPGA IP

Ethernet LinkTransceiver

PHY(1 lane)

EMIB

EHIP Core

Reset

Clock

Legend

このバリアントでサポートしているのは、RS-FEC および PTP 機能のないシングルチャネル 10G/25Gイーサネットのみです。




12


図 -3: 1 つから 4 つの 10G/25G チャネル (オプションの RS-FEC 付き)

AN/LTSoft

Logic

TXFIFO

TX MACAdapter

RX MACAdapter

eHIP Reconfigand

CSR Logic

Soft eHIP Reset

Sequencerand

KR ResetController





Userreset interface

Clock interface


Ethernet Link

TransceiverPHY

(1-4 lanes)

EMIB

EHIP Core

RSFECreconfigurationinterface

Reset

Clock

RSFEC

Legend

• このバリアントの IP コアには、チャネルが最大 4 つ含まれます。各チャネルには、独自のアダプターセット、リコンフィグレーション・ロジック、AN/LT およびリセット・シーケンサー・ロジックが備えられています。

• RS-FEC はこのバリアントではオプションです。



13


図 -4: 100G チャネル (オプションの RS-FEC 付き)

AN/LTSoft

Logic

TXFIFO

TX MACAdapter

RX MACAdapter

eHIP Reconfigand

CSR Logic

Soft eHIP Reset

Sequencerand

KR ResetController





Userreset interface

Clock interface


Ethernet Link

TransceiverPHY

(4 lanes)

EMIB

EHIP Core


Reset

Clock

RSFEC

Legend

EMIBDeskew

• このバリアントの IP コアには、シングル 100G チャネルが含まれます。チャネルには、独自のアダプターセット、リコンフィグレーション・ロジック、AN/LT およびリセット・シーケンサー・ロジックが備えられています。

• デスキューロジックでは、メインダイと E タイルの間の EMIB インターフェイスで発生する可能性のあるスキューを訂正します。

• RS-FEC はこのバリアントではオプションです。このバリアントには、RS-FEC(528,514) またはRS-FEC(544,514) が選択できます。




14


図 -5: 100G チャネル (1 つから 4 つの 10G/25G チャネル、RS-FEC、および Precision TimeProtocol (PTP) 付き)

AN/LTSoft

Logic

TXFIFO

TX MACAdapter

RX MACAdapter

eHIP Reconfigand

CSR Logic

Soft eHIP Reset

Sequencerand

KR ResetController





User reset interface

Clock interface


Ethernet Link

TransceiverPHY

(4 lanes)

EMIB

EHIP


Reset

Clock

RSFEC

Legend

EMIBDeskew

PTP

PTP EMIB Interface

TransceiverPHY

PTP Enabled(2 lanes)

PTP interfacePTP Soft Logic

PMA direct interface*

*このインターフェイスは、PMAダイレクトモードのバリアント用です。PMAダイレクトモードがイネーブルの場合、EHIPコアへの内部接続は切断されます。

• IP コアのこのバリアントには、100 Ｇチャネルまたは 1 つから 4 つまでの 10G/25G チャネルが含まれています。

• 100G チャネルでは 10G/25G チャネルと同じトランシーバーを使用するため、10G/25G チャネルのいずれかの実行中は、100G チャネルは使用できません。コア上のリコンフィグレーション・インターフェイスの切り替えは、チャネル間で実行時に行います。

注意: 異なるプロトコル層のダイナミック・リコンフィグレーション機能は、バージョン 19.1 ではサポートされていません。

• このバリアントの場合、各チャネルには、独自のアダプターセット、リコンフィグレーション・ロジック、AN/LT およびリセット・シーケンサー・ロジックが備えられています。



15


• 100G チャネル用の MAC アダプターでは、MAC インターフェイス用の非同期インターフェイスのオプションを提供し、そのインターフェイスを複数のセグメントから SOP 整列幅の広いデータパスに変換します。

注意: この機能は、インテル Quartus® Prime v19.1 ではサポートされていません。

• デスキューロジックでは、メインダイと E タイルとの間の EMIB インターフェイスで発生する可能性のあるスキューを補正します。EMIB デスキューロジックを使用するのは、常に 100G チャネルです。10G/25G チャネルの場合、デスキューロジックを使用するのは、PTP がイネーブルの時です。これによって、各チャネルに対する PTP コマンドがデータと同期します。デスキューロジックは、シングル 10G/25G チャネルには必要ありません。

• PTP ソフト・コンポーネント・ロジック・ブロックでは、ユーザー PTP インターフェイスを提供し、E タイルのタイムスタンプ・システムに必要なソフトロジック操作を実行し、ユーザーが提供した TODモジュール (Time-of-Day クロック) と通信します。

• RS-FEC と PTP は、このバリアントではオプションです。このバリアントでサポートするのは、PTPがイネーブルになっている RS-FEC(528,514) のみです。

図 -6: カスタム PCS (オプションの RS-FEC 付き)

eHIP Reconfigand

CSR Logic

Soft eHIP Reset

Sequencerand

KR ResetController




Userreset interface

Clock interface


Ethernet Link

TransceiverPHY

(1-4 lanes)

EMIB

EHIP Core


Reset

Clock

RSFEC

Legend




16


• このバリアントの IP コアでサポートするカスタマイズ可能なラインレート PCS は、最大 4 チャネルまでです。各チャネルには、独自のアダプターセット、リコンフィグレーション・ロジック、およびリセット・シーケンサー・ロジックが備えられています。このバリアントにはイーサネット MAC は含まれていません。

• このバリアントでサポートしているトランシーバー・ライン・レートの範囲は、他のプロトコルで使用している 2.5 から 28 Gbps までです。

• RS-FEC は、このバリエーションではオプションであり、イーサネット・モードおよびファイバー・チャネル・モード用の RS-FEC をサポートしています。

2.3. IP コア・デバイス・ファミリーおよびスピードグレードのサポート

次のセクションで一覧表示しているのは、イーサネットインテル FPGA IP 向け E タイルハード IP で提供しているデバイスファミリーおよびデバイス・スピード・グレードのサポートです。

イーサネットインテル FPGA IP 向け E タイルハード IP デバイスファミリーのサポート (17 ページ)

イーサネットインテル FPGA IP 向け E タイルハード IP デバイスのスピードグレード (18 ページ)

2.3.1. イーサネットインテル FPGA IP 向け E タイルハード IP デバイスファミリーのサポート

表 4. インテル FPGA IP コアデバイスのサポートレベル

デバイス・サポート・レベル

定義

Advance IP コアは、このデバイスファミリーのシミュレーションおよびコンパイルに使用できます。タイミングモデルに含まれる遅延についての初期技術評価は、初期のポストレイアウト情報に基づいています。タイミングモデルは変更される可能性があります。これは、シリコンテストの実行によって、実際のシリコンテストとタイミングモデルとの相関関係が改善された場合です。この IP コアは、システム・アーキテクチャーおよびリソース使用率の調査、シミュレーション、ピン・アサインメント、システム・レイテンシー評価、基本タイミング評価 (パイプライン見積もり)、および I/O 転送方法 (データパス幅、バースト深度、I/O 規格のトレードオフ) に使用できます。

Preliminary IP コアは、このデバイスファミリーの暫定タイミングモデルで検証されます。IP コアは、機能要件をすべて満たしていますが、デバイスファミリーのタイミング解析の実行中である場合があります。量産デザインでの使用には注意が必要です。

Final IP コアは、このデバイスファミリーの最終タイミングモデルで検証されます。IP コアは、デバイスファミリーの機能要件とタイミング要件をすべて満たしており、量産デザイン使用可能です。

表 5. イーサネットインテル FPGA IP 向け E タイルハード IP コア・デバイス・ファミリーのサポートイーサネットインテル FPGA IP 向け E タイルハード IP で提供しているサポートのレベルを各インテル FPGA デバイスファミリーごとに示します。

デバイスファミリーサポート

インテル Stratix 10 AdvanceE タイルデバイスのみ

その他のデバイスファミリーサポートなし

関連情報Timing and Power Models

現在のバージョンのインテル Quartus Prime 開発ソフトウェアプロ・エディションのデフォルトのデバイス・サポート・レベルを報告します。



17

https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/ewa1443722509979.html#hco1416836656622mailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

2.3.2. イーサネットインテル FPGA IP 向け E タイルハード IP デバイスのスピードグレード

イーサネットインテル FPGA IP 向け E タイルハード IP では、次のスピードグレードのサポートをインテル Stratix 10 E タイルデバイスに対して提供しています。

• トランシーバー・スピード・グレード : -1、-2、または -3

• コア・スピード・グレード : -1 または -2

2.4. IP コアの検証

イーサネットインテル FPGA IP 向け E タイルハード IP の機能的正確性を確保するため、インテルでは、シミュレーションとハードウェア・テストの両方を通じて広範な検証を行っています。イーサネットインテル FPGA IP 向け E タイルハード IP のバージョンのリリース前に、インテルでは、包括的な回帰テストをインテル Quartus Prime プロ・エディション開発ソフトウェアの現在のバージョンで行っています。

インテルでは、インテル Quartus Prime プロ・エディション開発ソフトウェアの現在のバージョンによって以前のバージョンの各 IP コアがコンパイルされることを検証します。インテルでは、前回のリリースよりも古い IP コアバージョンでのコンパイルは検証していません。

2.4.1. シミュレーション環境

インテルでは、次のテストをイーサネットインテル FPGA IP 向け E タイルハード IP 上でシミュレーション環境で行っています。このとき、内蔵およびサードパーティーの標準バス機能モデル (BFM) を使用します。

• 制約付きランダムテスト。ランダム化フレームサイズと内容をカバー。• ランダム化エラー挿入テスト。フレーム・チェック・シーケンス (FCS) フィールドエラー、ラントパケ

ット、および破損制御文字を挿入し、IP コアからの適切な応答を確認。

• アサーション・ベースのテスト。仕様に関する IP コアの適切な動作を確認。

• ランタイム・コンフィグレーション・スペースおよび適切なビヘイビアをすべての可能な動作モードで広範にカバー。

2.4.2. コンパイルのチェック

インテルでは、コンパイルテストを一連の広範な E-tile Hard IP for Ethernet Intel FPGA IP のバリエーションおよびさまざまなデバイスをターゲットとしたデザイン上で実行し、インテル QuartusPrime プロ・エディション開発ソフトウェアによって IP コアポートが正しく配置配線されるようにします。

2.4.3. ハードウェアのテスト

インテルでは、イーサネットインテル FPGA IP 向け E タイルハード IP の主要機能のハードウェア・テストを使用可能な FPGA デバイス上で実行します。これには、標準 10/25、100 Gbps イーサネット・ネットワーク・テスト機器および光モジュールを使用します。イーサネット向け E タイルハード IP のハードウェア・テストでは、パフォーマンス、リンク同期、リセット回復などのハードウェア関連分野に対する信頼性の高いソリューション・カバレッジも保証されます。




18


2.5. リソース使用率

イーサネットインテル FPGA IP 向け E タイルハード IP 用のリソースの入手元は、インテルQuartus Prime プロ・エディション開発ソフトウェア・バージョン 19.1 です。

表 6. 選択したバリエーションのリソース使用率

イーサネット・レート IP コア・バリエーション ALM 専用ロジックレジスター数メモリー 20K

10G MAC+PCS 2,100 2,900 6

MAC+PCS (IEEE1588/PTP 付き)

5,500 11,700 11

PCS Only 1,918 2,484 4

OTN 1,936 2,505 4

FlexE 1,950 5,539 4

25G Mac+PCS 2,100 2,900 6

AC+PCS (RS-FEC 付き) 2,400 3,400 6

MAC+PCS IEEE1588/PTP

5,500 11,700 11

MAC+PCS (RS-FEC および IEEE 1588/PTP 付

き)

5,500 11,700 11

PCS Only 1,929 2,486 4

PCS (RS-FEC 付き) 2,308 3,073 4

OTN 1,922 2,537 4

OTN (FEC 付き) 2,292 3,064 4

FlexE 1,915 2,475 4

FlexE (RS-FEC 付き) 2,281 3,057 4

100G MAC+PCS 5,777 8,443 6

MAC+PCS (非同期クロックアダプター付き)

5,936 8,488 6

MAC + 1588PTP +PCS

14,966 28,687 9

MAC+PCS(528,514)RS-FEC 付き)

6,016 8,739 6

MAC+PCS((528,514)RS-FEC および IEEE 1588/PTP 付き)

9,147 14,234 21

MAC+PCS、((544,514)RS-FEC 付

き)

6,029 8,827 6

PCS Only 2,412 2,913 4

PCS ((528,514)RS-FEC 付き)

2,668 3,217 4

PCS ((544,514)RS-FEC 付き)

2,682 3,251 4

continued...



19


イーサネット・レート IP コア・バリエーション ALM 専用ロジックレジスター数メモリー 20K

OTN 2,401 2,905 4

OTN ((528,514)RS-FEC 付き)

2,647 3,178 4

OTN ((544,514)RS-FEC 付き)

2,648 3,200 4

FlexE 2,400 2,929 4

FlexE ((528,514)RS-FEC 付き)

2,645 3,178 4

FlexE ((544,514)RS-FEC 付き)

2,649 3,232 4

KR (AN/LT 付き) 10,362 15,843 28

KR FEC (AN/LT 付き) 10,386 15,542 28

注意: イーサネットインテル FPGA IP 向け E タイルハード IP では、OTN 機能の暫定サポートを提供しています。もしくは、最寄りのインテル営業担当者にお問い合わせください。もしくは、インテル PremierSupport (IPS) ケースを次のリンクから提出いただけます。https://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.html

表 7. カスタム PCS バリエーションのリソース使用率

データレートバリアント ALM 専用ロジックレジスター数メモリー 20K

10G RS-FEC はディスエーブル 853 1,228 0

24G RS-FEC はイネーブル 856 1,114 0

RS-FEC はディスエーブル 824 1,168 0

2.6. リリース情報

表 8. イーサネットインテル FPGA IP 向け E タイルハード IP の現在のリリース情報

項目説明

バージョン 19.1

リリース日 2019.04.01

製品コード IP-ETH-ETILEHARDIP

2.7. 基本の使い方

次のセクションでは、イーサネットインテル FPGA IP 向け E タイルハード IP のインストール、パラメーター化、シュミレーション、および初期化の方法について説明します。

インテル FPGA IP コアのインストールとライセンス取得 (21 ページ)

IP コアのパラメーターおよびオプションの指定 (24 ページ)

生成ファイルの構造 (24 ページ)

IP コアのデザインへの統合 (27 ページ)

IP コア・テストベンチ (37 ページ)




20

https://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.htmlhttps://www.intel.com/content/www/us/en/my-intel/fpga-sign-in.htmlmailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

フルデザインのコンパイル (37 ページ)

関連情報• Introduction to Intel FPGA IP Cores

すべてのインテル FPGA IP コアに関する基本的な情報を提供しています。これには、IP コアのパラメーター化、生成、アップグレード、シミュレーションが含まれます。

• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアまたは IP バージョンのアップグレードに対して手動更新が不要なシミュレーション・スクリプトを作成します。

• Project Management Best Practicesプロジェクトと IP ファイルの効率的な管理と移植性について説明するガイドラインです。

2.7.1. インテル FPGA IP コアのインストールとライセンス取得

インテル Quartus Prime プロ・エディション開発ソフトウェアのインストールにはインテル FPGA IPライブラリーが含まれています。このライブラリーで提供している多数の IP コアは量産用に役立ちます。追加のライセンスは必要ありません。一部のインテル FPGA IP コアでは、量産用に別途ライセンスの購入が必要です。 Intel® FPGA IP Evaluation Mode を使用すると、このライセンス取得が必要なインテル FPGA IP の評価をシミュレーションおよびハードウェア用に行うことができます。その後で、完全量産用 IP コアライセンスを購入するかを決定できます。ライセンス取得が必要なインテル IP コアを完全量産用に購入するのは、ハードウェア・テストを完了し、量産環境での IP を使用準備が整った後ですればよいのです。

インテル Quartus Prime 開発ソフトウェアは、デフォルトで IP コアを次のロケーションにインストールします。

図 -7: IP コアのインストレーション・パス

intelFPGA(_pro)

quartus - インテル Quartus Prime 開発ソフトウェアを含むip - インテル FPGA IP ライブラリーおよびサードパーティー IPコアを含む

altera - インテル FPGA IP ライブラリーのソースコードを含む - インテル FPGA IP ソースファイルを含む

表 9. IP コアのインストレーション・ロケーション

ロケーションソフトウェアプラットフォーム

:\intelFPGA_pro\quartus\ip\altera インテル Quartus Prime プロ・エディション

Windows*

:/intelFPGA_pro/quartus/ip/altera インテル Quartus Prime プロ・エディション

Linux*

2.7.1.1. Intel FPGA IP Evaluation Mode

無償の Intel FPGA IP Evaluation Mode を使用すると、ライセンス取得が必要なインテル FPGAIP コアのシミュレーションとハードウェアでの評価が購入前にできます。 Intel FPGA IP EvaluationMode では、次の評価項目をサポートしています。この場合、追加ライセンスは不要です。



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https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/mwh1409960636914.html#mwh1409958250601https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/mwh1409960636914.html#mwh1409958301774https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/mwh1409960181641.html#esc1444754592005mailto:[email protected]?subject=%20E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20%E3%82%A4%E3%83%BC%E3%82%B5%E3%83%8D%E3%83%83%E3%83%88%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%E5%90%91%E3%81%91E%E3%82%BF%E3%82%A4%E3%83%AB%20%E3%83%8F%E3%83%BC%E3%83%89IP%E3%81%8A%E3%82%88%E3%81%B3%20E%E3%82%BF%E3%82%A4%E3%83%ABCPRI%20PHY%E3%82%A4%E3%83%B3%E3%83%86%E3%83%ABFPGA%20IP%20(UG-20160%202019.05.17)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

• ライセンス取得が必要なインテル FPGA IP コアのシステム内での動作シミュレーション

• IP コアの機能性、サイズ、速度の迅速かつ容易な検証

• IP コアを含むデザイン用に時間制限付きデバイス・プログラミング・ファイルを生成

• IP コアを使用したデバイスのプログラミングおよびハードウェアでのデザインの検証

Intel FPGA IP Evaluation Mode では、次の動作モードをサポートしています。

• Tethered - ライセンスインテル FPGA IP を含むデザインを無期限に実行できます。これには、ボードとホスト・コンピューターとの間の接続を使用します。テザーモードでは、シリアル・ジョイント・テスト・アクション・グループ (JTAG) ケ

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