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XAPP1290 (v1.1) 2016 年 9 月 29 日 1japan.xilinx.com

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概要

このアプリケーションノートでは、完全な SDI インターフェイスを構築するために、 Kintex® UltraScale™ GTH トランシーバーとザイリンクス SMPTE SD/HD/3G-SDI LogiCORE™ IP コアを合わせて使用するための制御ロジックを含むモジュールについて説明します。ザイリンクス KCU105 評価ボードで実行する SDI サンプルデザインについても言及します。

リファレンスデザイン

放送業界向けの映像機器には、 SMPTE (Society of Motion Picture and Television Engineers) SDI (Serial Digital Interface) 規格が広く使用されています。 SDI インターフェイスは、放送局スタジオや映像制作会社で使用されており、非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送します。

SMPTE SD/HD/3G-SDI LogiCORE IP コア (SDI コア) は、デバイス固有の制御機能を持たない一般的な SDI 受信/送信データパスです。このコアは、 GTH トランシーバーと接続することで、 SMPTE SD-SDI、 HD-SDI、および 3G-SDI 規格をサポートする SDI インターフェイスを実装できます。 SDI コアと GTH トランシーバーを接続して完全な SDI インターフェイスを実装するには、ロジックを追加する必要があります。このアプリケーションノートでは、付加的な制御ロジックとインターフェイスロジックおよびリファレンスデザイン (SDI サンプルデザイン) について説明します。ここでは、SD-SDI、 HD-SDI および 3G-SDI を含む SMPTE インターフェイスの規格の言及には SDI を用いています。これらのインターフェイスのその他の情報は、 SMPTE [参照 1] で提供されています。

Kintex UltraScale GTH トランシーバーは、 3G-SDI を含むすべての SDI ビットレートに対応できます。スピードグレードおよびデバイパッケージの各組み合わせにおける GTH トランシーバーの大ラインレートは、『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] を参照してください。

ハードウェア

デバイス固有の制御ロジックの主な機能は次のとおりです。

• GTH トランシーバーのリセットロジック

• SD-SDI、 HD-SDI および 3G-SDI をサポートするために、 RX および TX シリアルクロック分周器を動的に切り替える機能

• HD-SDI および 3G-SDI 規格の 2 つの異なるビットレートをサポートするために、 TX の基準クロックを動的に切り換える機能

° 1.485 Gb/s および 1.485/1.001 Gb/s (HD-SDI モードの場合)

° 2.97 Gb/s および 2.97/1.001 Gb/s (3G-SDI モードの場合)

• SD-SDI モードの場合にデータを回復させるデータリカバリユニット

• レシーバーが整数フレームレート信号 (1.485 Gb/s および 2.97 Gb/s などのラインレート ) または分数フレームレート信号 (1.485/1.001 Gb/s および 2.97/1.001 Gb/s などのラインレート ) のいずれを受信しているかを判断する RX ビットレート検出機能

SDI インターフェイスを簡単に構築するために、 SDI サンプルデザインでは、 GTH トランシーバー用制御モジュールのインスタンス、 GTH トランシーバーチャネルインスタンス、および SDI コアのインスタンス、およびそれらに必要な接続を含むラッパーファイルも提供しています。

アプリケーションノート : Kintex UltraScale FPGA

XAPP1290 (v1.1) 2016 年 9 月 29 日

Kintex UltraScale GTH トランシーバーを使用した SMPTE 3G-SDI インターフェイスの実装著者: Jerin Jacob、 Gilbert Magnaye

https://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1290&Title=Kintex%20UltraScale%20GTH%20%26%2312488%3B%26%2312521%3B%26%2312531%3B%26%2312471%3B%26%2312540%3B%26%2312496%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%20%26%2312375%3B%26%2312383%3B%20SMPTE%203G-SDI%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%26%2312398%3B%26%2323455%3B%26%2335013%3B&releaseVersion=1.1&docPage=1



SDI サンプルデザインで使用する IP コアおよびモジュールは次のとおりです。ザイリンクス IP コアは、 Vivado Design Suite IP カタログで提供されています。

• SDI コアは、 Vivado IP カタログで提供される SMPTE SD/HD/3G-SDI LogiCORE IP を指します。 SDI コアは、 SMPTE SD-SDI、 HD-SDI および 3G-SDI 規格に従います。詳細は、『SMPTE SMPTE SD/HD/3G-SDI 3.0 LogiCORE IP 製品ガイド』 (PG071) [参照 3] を参照してください。

• 制御モジュールは、 GTH トランシーバーおよび SDI コアを使用して SDI インターフェイスを実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。 SDI サンプルデザインでは、制御モジュールはソースコードとして提供されています。

• UltraScale FPGAs Transceivers Wizard IP コアは、 1 つの GTHE3_CHANNEL プリミティブのインスタンスとそれに対応した制御モジュールを含む GTH トランシーバーラッパーを生成します。詳細は、『UltraScale FPGAs Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182) [参照 4] を参照してください。

• SDI ラッパーは、 SDI コア、 GTH Wizard IP コア、および制御モジュールをインスタンシエートして相互接続します。SDI サンプルデザインでは、 SDI ラッパーはソースコードとして提供されています。

• SDI ラッパーサポートモジュールには、 1 つの GTH クワッドに対して SDI ラッパーインスタンスが 1 つと GTHE3_COMMON プリミティブが 1 つ含まれています。このラッパーはクワッドごとに 1 回インスタンシエートされます。それに関連する QPLL クロック、基準クロック、ロック出力は、同じクワッドで違うチャネルにある SDI ラッパーへ接続する必要があります。 SDI アプリケーションで QPLL を使用しない場合、このラッパーは必要ありません。

図 1 に、一般的な SDI インターフェイスのブロック図を示します。

X-Ref Target - Figure 1

図 1: 一般的な SDI インターフェイスのブロック図

Audio Embedder(Optional)

SDI Wrapper

SMPTE SDI Core

Control Module

40

32

2

2

GTH Wizard IP

20

20

GTH Common

Reference Clock Source

Cable Driver

EQ

Cable Equalizer

SDI Wrapper Support

40

40

40

32





注記: 図 1 に示すオプションのオーディオエンベデッダーは単独コアであり、 SDI コアまたは SDI サンプルデザインには含まれていません。

機能

SDI コアの機能、サポートされる SMPTE 規格、 SDI モード別のコアのタイミング図などは、『SMPTE SD/HD/3G-SDI 3.0 LogiCORE IP 製品ガイド』 (PG071) [参照 3] を参照してください。

この資料では、多重化されていない SDI データストリームのことを「基本データストリーム」と呼びます。たとえば、HD-SDI 信号は 2 つの基本データストリーム (通常、 Y データストリームと C データストリーム) で構成されており、 10 ビットの仮想 HD-SDI インターフェイスに多重化されます。同様に、 3G-SDI レベル A 信号も 2 つの基本データストリーム (データストリーム１とデータストリーム 2) で構成されており、 10 ビットの仮想 3G-SDI インターフェイスに多重化されます。 3G-SDI レベル B 信号の場合は、各 HD-SDI 信号に Y データストリームと C データストリームがある 4 つの基本データストリームで構成されており、 3G-SDI レベル B インターフェイスに集約されます。この 4 つの基本ストリームは、 10 ビットの仮想 3G-SDI インターフェイスに多重化され、 4 ウェイインターリーブとなります。

SDI コアの TX および RX は、データストリーム入力/出力で多重化されていない基本データストリームのみを受信/送信します。データストリームの多重化/逆多重化は、 SDI コア内で実行され、 SDI コアの外部について考慮する必要はありません。ただし、 SD-SDI は例外です。 ST 259 SD-SDI 規格は、 Y コンポーネントと C コンポーネントを両方伝搬するシングルデータストリームを定義します。これは、複数の EAV と SAV がインターリーブされていないため、 SDI コアでは基本データストリームと見なされます。

SDI コアは、ネイティブビデオフォーマットと基本データストリーム間のマッピングを行いません。ユーザーアプリケーションは、 SDI トランスミッターへ基本データストリームを送信する前に、これらのストリームに対して必要なビデオマッピングを行い、その後、 SDI レシーバーによって出力された基本ストリームからビデオイメージを再度構築する必要があります。 SD-SDI と単一リンク HD-SDI 上のすべてのビデオフォーマット、および 3G-SDI レベル A の 1080p 50 Hz、 1080p 59.94 Hz、 1080p 60 Hz 4:2:2 YCBCR 10 ビットビデオの場合、これらのフォーマットのデータストリームと、 SDI コアへ入力または出力される基本データストリームに 1 対 1 となっているため、マッピングは必要ありません。これは、 2 つの HD-SDI ビデオフォーマットが 1 つの 3G-SDI インターフェイスに集約されるデュアルストリームモードの 3G-SDI レベル B-DS にも当てはまります。デュアルリンク HD-SDI、 3G-SDI レベル B-DL の場合、基本データストリームに対するビデオフォーマットのマッピングが必要であり、これは SDI コアでは行われません。

SDI RX は、入力される SDI 信号に含まれる基本データストリーム数を自動で判断し、それらのデータストリームを適切に逆多重化して、入力信号に含まれる基本データストリーム数を rx_active_stream ポートに示します。

GTH トランシーバーを使用して SDI インターフェイスを実現

このセクションでは、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 5] を補足する内容を提供します。ここでは、 SDI アプリケーションに重要な GTH トランシーバーの機能および動作要件を中心に説明します。

この文書では、 [参照 5] と同じ GTH トランシーバーポートの命名規則をポートのベース名にのみ使用します。 GTH Wizard モジュールの作成に UltraScale FPGAs Transceivers Wizard を使用した場合、すべての入力ポートには、名前の後ろに _in が追加され、すべての出力ポートには _out が追加されます。たとえば、この資料で txpllclksel となっているポートは、 GTH ラッパー内での実際の名前は txpllclksel_in となります。

GTH トランシーバーを使用するアプリケーションにはクロックが必要です。 SDI プロトコルは、データストリームにデータを追加したり削除してクロックを補正できません。このため、アプリケーション内でクロックがどのように生成および使用されるかに細心の注意が必要です。 GTH トランシーバーを駆動するには基準クロックも必要です。 GTH クワッドにある PLL (位相ロックループ) が基準クロックを使用して、各トランシーバーの受信部および送信部用のシリアルクロックを生成します。「GTH トランシーバーの基準クロック」で説明するように、 GTH トランスミッターのシリアルビットレートは、供給される基準クロックの整数倍となります。さらに、 SDI トランスミッターデータパスの入力に与えられるビデオデータレートは、 GTH トランスミッターで使用される基準クロック周波数と正確に一致する (または正確な整数倍となる ) 必要があります。したがって、送信されるビデオストリームのデータレートへ周波数が確実に固定するように、トランスミッターの基準クロックを生成する設計を行う必要があります。

UltraScale FPGAs Transceivers Wizard で GTH IP コアを生成するときにトランスミッターのユーザークロッキングネットワークヘルパーブロックを有効化すると、 GTH トランスミッターのクロッキングはこのブロックで管理されます。ヘルパーブロック内の BUFG_GT で txusrclk および txusrclk 出力が駆動され、その周波数は、 GTH トランスミッターの txdata ポートへ供給されるデータのワードレートと同じになります。 txusrclk および txusrclk は、シリアルクロックが PLL によってワードレートと等しくなるように分周されることで、 GTH トランスミッター内で生成されます。トランスミッ





ターユーザークロッキングネットワークの詳細は、『UltraScale FPGAs Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182) [参照 4] を参照してください。

GTH レシーバーの基準クロックは入力される SDI 信号のビットレートと正確な関係を持つ必要はありません。これは、GTH レシーバーのクロックデータリカバリ (CDR) ユニットが、大 ±1,250 ppm (< 6.6 Gb/s)、つまり基準クロック周波数による設定どおりに公称ビットレートから ±200 ppm (> 8.0 Gb/s) でビットレートを受信できるためです。このため、入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシーバー基準クロックが生成可能になります。 GTH レシーバーは、入力される SDI ビットレートに周波数ロックされたリカバリクロックを生成します。これらのクロックは、 GTH Wizard IP からレシーバーのユーザークロッキングネットワークヘルパーブロックの rxusrclk および rxusrclk2 ポートに出力され、 BUFG_GT で駆動されます。後ほど詳しく説明しますが、 rxusrclk と rxusrclk2 は、 SD-SDI 信号を受信する場合を除いて、すべての SDI ラインレートを受信する際の真のリカバリクロックです。

SDI アプリケーションには、もう 1 つクロックが必要です。これはフリーランニングの固定周波数クロックであり、 GTH トランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) 用クロックとして使用されます。通常、これと同じクロックが SDI ラッパーの制御モジュールに供給され、タイミング制御に使用されます。このクロックの有効な周波数範囲は『UltraScale FPGAs Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182) [参照 4] で示され、通常は 3.125 ～ 200 MHz です。このクロックの周波数は、 SDI アプリケーションのその他のクロックやデータレートに対して特定の関連性を持つ必要はありません。 SDI モードを変更した際に、このクロックの周波数を変更しないでください。常に同じ公称周波数で動作する必要があります。また、 SDI アプリケーションが動作中は停止できません。このクロックは、デバイス内のすべての SDI インターフェイスで使用可能です。

rxusrclk および txusrclk の周波数は SDI のモードに依存します。この関係は、 GTH トランシーバーのアーキテクチャによって固定されています。場合によって、データストリームのデータレートがクロック周波数よりも低くなることがあるため、 RX と TX はクロックイネーブルを使用して、データストリーム伝送データレートを調整します。表 1 に、各 SDI モードにおけるアクティブデータストリーム数、 rxoutclk/txoutclk 周波数、およびクロックイネーブルを示します。

クロックイネーブルは、2 データワードサイクルでクロックイネーブルがアサート中のクロック数として表わされます。つまり、 1/1 はクロックサイクルごとにクロックイネーブルがアサートされることを意味し、 2/2 は 2 クロックサイクルに 1 回クロックイネーブルがアサートされ (50% デューティサイクル)、5/6 は 5 クロックまたは 6 クロックサイクルのいずれかに 1 回クロックイネーブルがアサートされることを意味し、平均すると 5.5 クロックサイクルに 1 回となります (クロックイネーブルのロジック High パルス間に 1 インスタンスの 5 クロックサイクル、それに続いてクロックイネーブルのロジック High パルス間に 1 インスタンスの 6 クロックサイクルが来るパターンが繰り返される )。

表 1: クロック周波数とクロックイネーブルの要件

SDI モードアクティブデータ

ストリーム

RX/TXDATAビット幅

RX/TXOUTCLK周波数

クロックイネーブル

SD-SDI 1 20 148.5 MHz 5/6

HD-SDI 2 20 74.25 または 74.25/1.001 MHz 1/1

3G-SDI A 2 20 148.5 または 148.5/1.001 MHz 1/1

3G-SDI B 4 20 148.5 または 148.5/1.001 MHz 2/2





GTH トランシーバーの基準クロック

Kintex UltraScale GTH トランシーバーはクワッドに分けられています。各クワッドには 4 つの GTHE3_CHANNEL トランシーバープリミティブ、および 2 つのクワッド PLL (QPLL0 と QPLL1) を含む GTHE3_COMMON プリミティブが 1 つあります (図 2 参照)。

QPLL0 および QPLL1 で生成されたクロックは、クワッド内の 4 つすべてのトランシーバーへ分配されます。各 GTHE3_CHANNEL には、チャネル PLL (CPLL) と呼ばれる専用の PLL があり、そのトランシーバーの RX および TX へのみクロックを供給できます。クワッド内の各 RX と TX ユニットでは、クロックソースとして QPLL0 または QPLL1 のいずれかまたは両方を使用すべきか、または CPLL を使用すべきかを個別に設定できます。さらに、この RX/TX ユニットは、クロックソースを QPLL0、 QPLL1、 CPLL 間で動的に切り換え可能です。このコンフィギュレーションと動的切り換え機能は、 SDI アプリケーションに特に有効です。


図 2: GTH トランシーバーのクワッドコンフィギュレーション

IBUFDS_GTE3

IBUFDS_GTE3





一般的な SDI アプリケーションでは、 5 つの異なるビットレートをサポートするために GTH トランシーバーが必要です。

• 270 Mb/s (SD-SDI の場合)

• 1.485 Gb/s (HD-SDI の場合)

• 1.485/1.001 Gb/s (HD-SDI の場合)

• 2.97 Gb/s (3G-SDI の場合)

• 2.97/1.001 Gb/s (3G-SDI の場合)

GTH トランシーバーの RX 部に含まれる CDR ユニットは、 6.6 Gb/s 未満の基準周波数から大 ±1250 ppm のビットレートを受信できます。 HD-SDI および 3G-SDI には、正確に 1000 ppm 異なる 2 つのビットレートがあります。 HD-SDI および 3G-SDI の場合、 1 つの基準クロック周波数を使用して両方のビットレートを受信することが可能です。これと同じ基準クロック周波数で SD-SDI の受信も可能です。つまり、すべての SDI モードで必要な RX 基準クロック周波数は 1 つのみです。

GTH トランシーバーの基準クロックソースは、アプリケーションによって異なります。レシーバーの基準クロックソースは、入力される SDI ビットレートと正確に一致する必要がないため、ローカルのオシレーターで対応できます。一方、GTH トランスミッターのラインレートは、常に基準クロック周波数の整数倍であるため、トランスミッターの基準クロック周波数は、送信されるデータのデータレートと正確な関係を持つ必要があります。ほとんどの場合、トランスミッターの基準クロックはゲンロック PLL で生成されるため、スタジオのビデオ基準信号から GTH トランスミッターラインレートを生成します。 SDI パススルー接続などの場合、トランスミッターラインレートは、 SDI 信号を受信している GTH レシーバーのリカバリクロックから生成されます。そのような場合、トランスミッターの基準クロックとして使用する前に、外部 PLL でリカバリクロックのジッターを軽減する必要があります。

一般的な SDI アプリケーションでは、 2 つの基準クロックが QPLL0 と QPLL1に接続されます。クワッド内の各トランシーバーの RX ユニットと TX ユニットは、その時点で必要なビットレートに従って PLL クロックを動的に切り替えます。PLL の TX および RX ユニットシリアルクロックソースの選択には、GTH txsysclksel および rxsysclksel ポートを使用します。図 3 に、この一般的な SDI アプリケーションのコンフィギュレーションを示します。この図では、インプリメンテーションで動的に使用されないマルチプレクサーを配線に置き換えており、クワッド間の基準クロック配線は表示していません。

このため、ほとんどの SDI アプリケーションでは、 2 つの基準クロックを GTH クワッドへ供給します。通常、 2 つの基準クロックの組み合わせは、 148.5 MHz と 148.5/1.001 MHz または 74.25 MHz と 74.25/1.001 MHz です。

重要: このアプリケーションノートの説明では、この 148.5 MHz と 148.5/1.001 MHz 基準クロック周波数を使用します。ただし、特に明記されていなくても、もう 1 つの基準クロック周波数の組み合わせ (74.25 MHz と 74.25/1.001 MHz) もサポートされています。





各 GTH RX および TX ユニットには、選択したクロックを指定可能な 2 の累乗の整数値で分周するシリアルクロック分周器があります。これによって、クワッド内のすべての RX ユニットは QPLL からの同じクロック周波数を使用しながらも、異なるシリアルクロック分周値を用いて異なるラインレートで動作できるようになります。3G-SDI ビットレートは HD-SDI ビットレートの 2 倍の速度となるため、この機能は SDI インターフェイスに有効です。 270 Mb/s SD-SDI の場合、GTH トランシーバーは 11 倍のオーバーサンプリングテクニックによって 3G-SDI ラインレートで動作します。 RX および TX ユニットでは、 2 の累乗値で指定した異なる 4 つの分周器を用いてクロックソースを分周できるため、基準クロック周波数を 2 つ使用するだけですべての SDI ビットレートの送受信が可能です。

RX および TX ユニットのシリアルクロック分周器の値は、RXOUT_DIV および TXOUT_DIV 属性を利用して DRP から動的に変更可能です。

図 3 に示すコンフィギュレーションは、ほとんどの SDI アプリケーションに適なソリューションです。その理由は、次のとおりです。

• レシーバーは、 QPLL0 と QPLL1 を使用してすべての SDI ビットレートを受信でき、基準クロックから生成されたシリアルクロックをクワッド内のすべてのレシーバーへ供給します。

• トランスミッターは、サポートされているすべての SDI ビットレートで送信するのに必要な 2 つのシリアルクロックを得るため、 QPLL0 と QPLL1 からのクロックを動的に切り換えることができます。

• クワッド内の 4 つのレシーバーと 4 つのトランスミッターは完全に独立しているため、それぞれ異なる SDI ビットレートで動作でき、ほかの RX や TX ユニットへ干渉することなくビットレートを動的に切り換えることも可能です。


図 3: SDI 用の GTH 基準クロックのインプリメンテーション (一般的な場合)





• ゲンロック機能を搭載したアプリケーションでは、新のゲンロック PLL が同期基準入力信号から 2 つの基準クロック周波数を同時に提供できます。

SDI アプリケーションによっては、さまざまなトランスミッターが同じ公称ビットレートで送信していても、わずかに異なるビットレートで動作する場合があります。これは、各 TX のビットレートが、関連する SDI RX で受信される SDI のビットレートと正確に一致しなければならない SDI ルーターでよく見られます。同じ公称ビットレートで送信する 2 つのトランスミッターのビットレートには、数 ppm の差があります。このようなアプリケーションは、各 TX ユニットが CPLL を排他的に使用できる Kintex UltraScale GTH のクワッドアーキテクチャによってサポートできますが、これには各 CPLL に専用の基準クロック周波数を供給する必要があり、その上、使用可能な GTH 基準クロック入力数には制限があります。基準クロック入力は各 GTH クワッドに 2 つずつあります。クワッドは上下クワッドからの基準クロックを使用できるため、デバイス内の複数の GTH クワッドに 5 つの異なる基準クロック周波数 (RX ユニットに 1 つ、 4 つの TX ユニットに 4 つ) を供給できますが、デバイス内の GTH TX すべてが独自の基準クロックを持つには、基準クロック入力数が足りません。このような場合、そのシリアルクロックの周波数から ± 数百 ppm で GTH TX をプルできる PICXO テクニックが非常に有効です。このため、各 SDI TX のビットレートが受信される SDI 信号のビットレートと個別にロックする必要があるアプリケーションでは、図 3 に示す一般的な基準クロックを利用して実装し、さらに PICXO テクニックを利用して各 GTH TX にそれぞれの SDI トランスミッターの正確なビットレートを設定します。このアプリケーションノートでは、 PICXO について説明していません。 PICXO の使用については、ザイリンクステクニカルサポートまでお問い合わせください。

リセット

GTH トランシーバーには、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 5] で説明されているとおり、非常に特殊なリセット要件があります。 GTH トランシーバーでは、 PLL のリセットと GTH トランシーバーのリセット (gttxreset および gtrxreset) を注意深く調整する必要があります。この調整は、 UltraScale FPGAs Transceivers Wizard を使用して GTH トランシーバーを生成する際に、クロッキングネットワークとリセットコントローラーヘルパーブロックを有効にすると簡単になります。リセットコントローラーヘルパーブロックが、複雑な GTH トランシーバーのリセットシーケンスに対応するよう調整します。 SDI サンプルデザインで提供する制御モジュールは、すべての SDI コアコンフィギュレーションアップデート用のリセットアサーションを管理し、GTH トランシーバーが確実かつ適切に動作するようにします。

GTH TX のリセット

UltraScale FPGAs Transceivers Wizard は、 GTH トランシーバーの TX 部をリセットするために 3 つの方法を提供します。

• gtwiz_reset_all_in: ロジック High にアサートされます。 TX 部と RX 部の PLL、および GTH トランシーバーのアクティブなデータ方向をリセットするユーザー信号です。このリセットは、通常はスタートコンディション中はアサートされます。

• gtwiz_reset_tx_pll_ および _datapath_in: ロジック High にアサートされます。 GTH トランシーバーの TX データ方向および関連する PLL をリセットするユーザー信号です。特に、 TX PLL の基準クロックが変更されたときには、このリセットが有用です。

• gtwiz_reset_tx_datapath_in: ロジック High にアサートされます。トランシーバープリミティブの TX データ方向をリセットするユーザー信号です。このリセット信号は、 tx_mode、 tx_m、および tx_mux_pattern ポートの少なくとも 1 つが変更されると、 SDI TX アプリケーションに対してアサートされます。

QPLL と CPLL をそれぞれ 1 つずつ使用する場合、これら 2 種類の PLL の動作周波数範囲は異なります。 SDI アプリケーションでは、 QPLL からのシリアルクロックは、 CPLL からのシリアルクロックの 2 倍の周波数となります。このため、SDI ラッパーの tx_m 入力ポートが変更されて、 2 つの PLL 間で GTH TX の動的切り替えが要求されるとき、トランスミッターが同じ SDI モードのままの場合には、 TXOUT_DIV DRP 属性を介してシリアルクロック分周器を動的に変更する必要があります。たとえば、シリアルクロックソースとして QPLL を使用する 1.485 Gb/s の HD-SDI ビットレートから、シリアルクロックソースとして CPLL を使用する 1.485/1.001 の HD-SDI ビットレートへ切り替える場合には、txsysclksel ポートと TXOUT_DIV DRP 属性の両方を変更する必要があります。ただし、 SDI ラッパーの tx_mode 入力ポートで選択された SDI モードが tx_m ポートと同時に変更される場合、シリアルクロック分周器の変更が必要とは限りません。たとえば、 CPLL を使用する HD-SDI モードから QPLL を使用する 3G-SDI モードへ変更する場合、 CPLL から QPLL への変更ではシリアルクロック周波数が必然的に増加し、結果としてラインレートが 2 倍になるため、 Txrate ポートを変更する必要はありません。

tx_mode と tx_m は、 SDI ラッパーの独立した入力ポートであるため、これらのポートの一方が変更された場合には、txsysclksel ポートおよび TXOUT_DIV DRP 属性が動的に変更される前に、わずかなセトリング遅延が適用されます。この遅延によって、もう一方のポートが変更されるまでに短い時間が与えられるため、この間に TX 制御ロジックはこれらのポートおよび DRP 属性の変更が必要であるかを判断します。





SDI ラッパーには TX 部のリセット入力が 2 つあります。

• tx_rst_in: ロジック High にアサートされると、 SDI コアの SDI TX データパス、 TX コントローラーモジュール、および GTH トランシーバーの TX 部をリセットします。

• gth_wiz_reset_tx_pll_and_datapath_in: ロジック High にアサートされると、 TX に関連する PLL をリセットしてから、GTH トランシーバーの TX 部をリセットします。

GTH RX のリセット

「GTH TX のリセット」で説明されている GTH TX リセットと同様に、ユーザーアプリケーションでは、このセクションで説明したすべての RX リセットと動的変更動作が互いに干渉しないように SDI 制御モジュールによって慎重に調整されます。

UltraScale FPGAs Transceivers Wizard は、 GTH トランシーバーの RX 部をリセットするために 3 つの方法を提供します。

• gtwiz_reset_all_in: ロジック High にアサートされます。 TX 部と RX 部の PLL、および GTH トランシーバーのアクティブなデータ方向をリセットするユーザー信号です。このリセットは、通常はスタートコンディション中はアサートされます。

• gtwiz_reset_rx_pll_and_datapath_in: ロジック High にアサートされます。 GTH トランシーバーの RX データ方向および関連する PLL をリセットするユーザー信号です。特に、 RX PLL の基準クロックが変更されたときには、このリセットが有用です。

• gtwiz_reset_rx_datapath_in: ロジック High にアサートされます。トランシーバープリミティブの RX データ方向をリセットするユーザー信号です。このリセット信号は、 tx_mode、 rx_m および rx_mux_pattern ポートの少なくとも 1 つが変更されると、 SDI RX アプリケーションに対してアサートされます。

CPLL および QPLL は、 <6.6 Gb/s ビットレートに対して ±1250 ppm の許容範囲があるため、 1 つの CPLL または QPLL で SD-SDI から 3G-SDI のすべてのビットレート (0 ppm および 1,000 ppm) をサポートします。

SDI モード (SD-SDI、 HD-SDI および 3G-SDI) が変わると、次の 4 つの項目の 1 つまたは複数を変更する必要があります。

• rxcdrhold ポート

• イコライゼーションの有効化/無効化 (LPM および DFE)

• RXCDR_CFG 属性

• RXOUT_DIV 属性

RXCDR_CFG2 および RXOUT_DIV 属性は、 DRP を介して変更されます。 RX SDI モードが SD-SDI の場合は、 rxcdrhold ポートをロジック High にアサートします。 LPM および DFE は、 SD-SDI の場合に無効に設定し、その他の SDI ラインレートの場合に有効に設定します。 HD-SDI および 3G-SDI へ切り替えて現在のラインレートに CDR を適化すると、RXCDR_CFG2 属性が変更されます。 RXOUT_DIV 属性は、 GTH RX 用のシリアルクロック分周器を制御します。 GTH RX は、これらの 4 つのいずれかに動的変更された後、 GT Wizard IP の gtwiz_reset_rx_datapath_in ポートを使用してリセットする必要があります。 SDI モードの変更シーケンスでこれらの１つ以上が変更される場合は、すべての変更が行われた後に gtwiz_reset_rx_datapath_in を１サイクル間アサートする必要があります。

SDI ラッパーには RX 部のリセット入力が 2 つあります。

• rx_rst_in: ロジック High にアサートされると、 SDI コアの SDI RX データパス、 RX コントローラーモジュール、および GTH トランシーバーの RX 部をリセットします。

• gth_wiz_reset_rx_pll_and_datapath_in: ロジック High にアサートされると、 RX に関連する PLL をリセットしてから、GTH トランシーバーの RX 部をリセットします。

SDI アプリケーションの GTH PLL の使用例

このセクションでは、 SDI アプリケーションで使用される PLL およびトランシーバーの一般的なコンフィギュレーションについて説明します。すべてのコンフィギュレーションについて言及しているわけではありませんが、 PLL のリセット信号とロック信号の適切な接続については十分に説明しています。

SDI ラッパーには 4 つの固定パラメーターがあり、これらは QPLL からのシリアルクロックソース、または CPLL からのシリアルクロックソースを指定します。 PLL クロックの配線は、これらの属性で制御されません。これらは、適切な RX および TX シリアルクロック分周器の値を計算し、 TX の場合は、 rx_m および tx_m の現在の値に基づいて、 GTH Wizard





IP の rxpllclksel_in および txpllclksel_in を駆動する値を計算するために使用されます。これらの 4 つのパラメーターは、 2 ビットバイナリ値で、次の説明のとおりに指定する必要があります。

• RXPLLCLKSEL_RX_M_0 パラメーターは、 rx_m がロジック Low のときの GTH RX のクロックソースに基づいて、2'b00 (CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

• RXPLLCLKSEL_RX_M_1 パラメーターは、 2'b00 (CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。このアプリケーションノートおよびリファレンスデザインでは、このパラメーターを使用しません。このパラメーターは RXPLLCLKSEL_RX_M_0 と同じ値に設定できます。

• TXPLLCLKSEL_TX_M_0 パラメーターは、 tx_m がロジック Low のときの GTH TX のクロックソースに基づいて、2'b00 (CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

• TXPLLCLKSEL_TX_M_1 パラメーターは、 tx_m がロジック High のときの GTH TX のクロックソースに基づいて、2'b00 (CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

TX クロックには 2 つのパラメーターがあり、 SDI ラッパーの tx_m ポートを使用する 2 つの PLL クロックソース間の動的切り替えに対応します。 TXPLLCLKSEL_TX_M_0 は、 tx_m がロジック Low のときに txpllclksel_in を駆動するために使用され、 TXPLLCLKSEL_TX_M_1 は、 tx_m がロジック High のときに使用されます。 TX PLL を動的に切り替えないアプリケーションでは、 TX PLL のクロックソースに従って、 TXPLLCLKSEL_TX_M_0 と TXPLLCLKSEL_TX_M_1 に同じ値を指定してください。

使用モデル 1:

使用モデル 1 はクワッド内のアクティブなトランシーバー 1 つで構成され、RX は QPLL1 を使用し、TX は QPLL0/QPLL1 を動的に切り替えます。

この使用モデルでは、 1 つの QPLL しか使用されません。 3G-SDI の両方のビットレートおよびそれより低いラインレートは、 TX および RX でサポートされます。 TX は、 QPLL1 と CPLL との間で切り替え可能ですが、 RX は、 < 6.6 Gb/s のビットレートで許容誤差が ±1250 ppm の QPLL1 を使用します。図 4 に使用モデル 1 を示します。

次の接続が必要です。

• 1 つの基準クロックを gth_qpll1_refclk_p_in および gth_qpll1_refclk_n_in ポートへ接続します。

• 1 つの基準クロックを gth_cpll_refclk_p_in および gth_cpll_refclk_n_in ポートへ接続します。


図 4: PLL 使用モデル 1 および 2





• gth_qpll0_refclk_p_in と gth_qpll0_refclk_n_in ポートはロジック Low に接続します。

• gth_drpclk_in は、 GTH Wizard IP の生成中に指定されたクロックに接続します。このアプリケーションノートでは 27 MHz です。

• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、 QPLL1 および CPLL への基準クロックソースが安定している場合のみロジック Low になる必要があります。

• gth_wiz_reset_rx_pll_and_datapath_in 入力ポートは、 QPLL1 への基準クロックソースが安定している場合のみロジック Low になる必要があります。

• SDI ラッパーサポートの RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b10 (QPLL1) に設定します。


• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b10 (QPLL1) または 2'b00 (CPLL) に設定します。

• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_1 パラメーターは、基準クロックの接続に応じて 2'b00 (CPLL) または 2'b10 (QPLL1) のいずれかに設定する必要があり、 TXPLLCLKSEL_TX_M_0 では使用されません。

• 基準クロックの変更や中断によって QPLL1 をリセットしなければならない場合は、 SDI ラッパーサポートの gth_qpll1_reset_in 入力をアサートします。

注記: 使用モデルは QPLL1 の代わりに QPLL0 を使用することもできます。この場合、パラメーターは 2'b11 (QPLL0) に設定する必要があります。基準クロックポートはそれに従って接続します。

使用モデル 2

使用モデル 2 はクワッド内のアクティブなトランシーバー 1 つで構成され、 RX は CPLL を使用し、 TX は QPLL0/QPLL1 を動的に切り替えます。

この使用モデルでは、 1 つの QPLL しか使用されません。 3G-SDI の両方のビットレートおよびそれより低いラインレートは、 TX および RX でサポートされます。 TX は、 QPLL1 と CPLL との間で切り替え可能ですが、 RX は、 < 6.6 Gb/s のビットレートで許容誤差が ±1250 ppm の CPLL を使用します。図 4 に使用モデル 2 を示します。



• 1 つの基準クロックを gth_cpll_refclk_p_in および gth_cpll_refclk_n_in ポートへ接続します。

• gth_qpll0_refclk_p_in と gth_qpll0_refclk_n_in ポートはロジック Low に接続します。

• gth_drpclk_in は、 GTH Wizard IP の生成中に指定されたクロックに接続します。このアプリケーションノートでは 27 MHz です。



• SDI ラッパーサポートの RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b00 (CPLL) に設定します。

• SDI ラッパーサポートの RXPLLCLKSEL_RX_M_1 パラメーターは、 2'b00 (CPLL) に設定します。

• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b10 (QPLL1) または 2'b00 (CPLL) に設定します。

• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_1 パラメーターは、基準クロックの接続に応じて 2'b00 (CPLL) または 2'b10 (QPLL1) のいずれかに設定する必要があり、 TXPLLCLKSEL_TX_M_0 では使用されません。



使用モデル 3

使用モデル 3 はクワッド内の複数のアクティブトランシーバーで構成され、すべての RX は QPLL1 を使用し、すべての TX は QPLL1/CPLL を動的に切り替えます。





この使用モデルには、クワッド内に複数のアクティブトランシーバーがあります。すべてのレシーバーは、 QPLL1 からクロック供給されます。各トランスミッターは、 QPLL1 および CPLL を動的に切り替えてどちらかのクロックで駆動されます。図 5 に使用モデル 3 を示します。


• 基準クロックを gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。

• gth_cpll_refclk_p_in と gth_cpll_refclk_n_in ポートはロジック Low に接続します。

• gth_drpclk_in は、 GTH Wizard IP の生成中に指定されたクロックに接続します。 SDI サンプルデザインでは 27 MHz です。



• SDI ラッパーサポートおよび SDI ラッパーの RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b10 (QPLL1) に設定します。

• SDI ラッパーサポートおよび SDI ラッパーの RXPLLCLKSEL_RX_M_1 パラメーターは、 2'b10 (QPLL1) に設定します。

• SDI ラッパーサポートおよび SDI ラッパーの TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b10 (QPLL1) または 2'b00 (CPLL) に設定します。



SDI ラッパーサポートの qpll0/1_clk、 qpll0/1_refclk、および qpll0/1_lock 出力ポートは、 SDI ラッパーの対応するポートへ接続します。







図 5: 使用モデル 3 および 4

External Refclk Source qpll0_refclk

qpll0_lock

SDI Wrapper

qpll0_clkQPLL0

qpll0_reset

External Refclk Source

IBUFDS_GTE3

qpll1_reset

GT Wizard IP

SMPTE-SDI Core

Control Module

txusrclkrxusrclk

gth_reset_allgth_reset_tx_pll_and_datapathgth_reset_rx_pll_and_datapath

gth_drpclk

SDI Wrapper Support

gth_qpll0_reset_in

gth_qpll1_reset_in txpllclksel_inrxpllclksel_in

SDI Wrapper

GT Wizard IP

SMPTE-SDI Core

Control Module

txusrclkrxusrclk


txpllclksel_inrxpllclksel_in

SDI Wrapper

GT Wizard IP

SMPTE-SDI Core

Control Module

txusrclkrxusrclk


txpllclksel_inrxpllclksel_in

IBUFDS_GTE3GTHE3_COMMON

CPLL

TX





使用モデル 4

使用モデル 4 はクワッド内の複数のアクティブトランシーバーで構成され、すべての RX は CPLL を使用し、すべての TX は QPLL1/CPLL を動的に切り替えます。

この使用モデルでは、複数のトランシーバーがクワッド内でアクティブになっています。すべてのレシーバーは、 QPLL1 からクロック供給されます。各トランスミッターは、 QPLL1 および CPLL を動的に切り替えてどちらかのクロックで駆動されます。図 5 に使用モデル 4 を示します。


• 基準クロックを gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。

• gth_cpll_refclk_p_in と gth_cpll_refclk_n_in ポートはロジック Low に接続します。


• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、 CPLL への基準クロックソースが安定している場合のみロジック Low になる必要があります。


• SDI ラッパーサポートおよび SDI ラッパーの RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b00 (CPLL) に設定します。

• SDI ラッパーサポートおよび SDI ラッパーの RXPLLCLKSEL_RX_M_1 パラメーターは、 2'b00 (CPLL) に設定します。





使用モデル 5

使用モデル 5 はクワッド内のアクティブなトランシーバー 1 つで構成され、RX は QPLL1 を使用し、TX は QPLL0/QPLL1 を動的に切り替えます。

使用モデル 5 は 2 つの QPLL を使用します。 3G-SDI のビットレートおよびそれより低いラインレートは、TX および RX でサポートされます。 TX は、 QPLL0 と QPLL1 との間で切り替え可能です。 RX は、 < 6.6 Gb/s のビットレートで許容誤差が ±1250 ppm の QPLL1 を使用します。図 3 および図 6 に、使用モデル 5 を示します。









• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、 QPLL0 および QPLL1 への基準クロックソースが安定している場合のみロジック Low になる必要があります。




• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b10 (QPLL1) または 2'b11 (QPLL0) に設定します。

• SDI ラッパーサポートの TXPLLCLKSEL_TX_M_1 パラメーターは、基準クロックの接続に応じて 2'b11 (QPLL0) または 2'b10 (QPLL1) のいずれかに設定する必要があり、 TXPLLCLKSEL_TX_M_0 では使用されません。




図 6: 使用モデル 5





SDI 電気的インターフェイス

GTH トランシーバーから /GTH トランシーバーへ送信されるシリアル信号を SDI の電気的規格へ変換するには、外部に SDI ケーブルイコライザーとケーブルドライバーが必要です。

外部 SDI ケーブルイコライザーを使用し、シングルエンドの 75 Ω SDI 信号を GTH トランシーバーのレシーバー入力信号要件に対応する 50 Ω 差動信号へ変換する必要があります。複数のメーカーが、それぞれに適切な SDI ケーブルイコライザーを提供しています。これらのケーブルイコライザーの差動出力は、同相電圧の差が生じるため、通常、 AC カップリングを用いて GTH レシーバー入力信号と接続する必要があります。図 7 に、標準的な SDI ケーブルイコライザーと GTH のインターフェイス例を示します。

注記: 図 7 に示す SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルイコライザーのメーカーが提供する資料を参照してください。

重要: 外部 SDI ケーブルイコライザーと GTH レシーバーのシリアル入力間の AC カップリングキャパシタの電気容量値は、 SDI パソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0 µF 以上のキャパシタが必要で、推奨値は 4.7 µF です。

GTH レシーバーの差動入力には、ビルトインの差動終端があります。 SDI アプリケーションにおける GTH レシーバー入力の終端モードは、『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482) [参照 6] で説明する RX 終端使用モード 3 が推奨されています。 SDI アプリケーションの場合、 GTH の内部プログラム可能な終端電圧は 800 mV に設定します。

GTH トランスミッターの差動シリアル出力は、 SDI ケーブルドライバーの入力へ接続し、通常は AC カップリングを用いて接続します (図 8 参照)。

注記: 図 8 に示す SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルイコライザーのメーカーが提供する資料を参照してください。


図 7: SDI ケーブルイコライザーと GTH レシーバー入力のインターフェイス

4.7 F typ

50

504.7 F typ800mV


図 8: SDI ケーブルドライバーと GTH トランスミッター出力のインターフェイス

4.7 F typ

4.7 F typ





ケーブルドライバーは、電気的特性が SDI 仕様を満たすように、 GTH トランスミッターからの差動信号をシングルエンド信号へ変換します。通常、 SDI ケーブルドライバーには、スルーレートを設定するためのスルーレート制御入力があります。 SD-SDI のスルーレート要件は、 HD-SDI および 3G-SDI のスルーレート要件とは大きく異なります。 SDI ケーブルドライバーのスルーレート制御入力は一般的に FPGA で制御されます。 SDI サンプルデザインで提供する制御モジュールは、その他の使用例で外部の SDI ケーブルドライバーで使用するためのスルーレート制御入力を生成します。

重要: GTH トランスミッターシリアル出力と外部 SDI ケーブルドライバーの入力間の AC カップリングキャパシタの電気容量値は、 SDI パソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0 µF 以上のキャパシタが必要で、推奨値は 4.7 µF です。

SD-SDI の考察

SD-SDI の受信

270 Mb/s ビットレートの SD-SDI は、GTH レシーバーでサポートされている低ラインレートよりも低くなります。 270 Mb/s の SD-SDI を受信するために、 GTH レシーバーを非同期オーバーサンプラーとして使用し、ビットトランザクションが行われる場所を問わずに 270 Mb/s の 11 倍 (2.97 ギガサンプル/秒) で SD-SDI ビットストリームをサンプリングします。 GTH レシーバーのクロックデータリカバリ (CDR) ユニットが GTH トランシーバーの rxcdrhold 入力ポートをロジック High にアサートし、基準クロックにロックします。これにより、 CDR が低速な SD-SDI 信号にロックすることを防ぎ、SD-SDI 信号のオーバーサンプリングをより一定して実行できます。

SD-SDI 信号を受信する際には、 LPM (低電力モード ) の自動適応機能と DFE (判定帰還等化) を無効にする必要があります。低速ビットレートでの長いランレングスは、イコライザーに問題が生させます。 LPM の自動適応機能は、GTHE3_CHANNEL プリミティブの次のポートをロジック High にアサートして無効化します。

• RXLPMGCOVRDEN

• RXLPMHFOVRDEN

• RXLPMLFKLOVRDEN

• RXLPMOSOVRDEN

• RXOSOVRDEN

DFE イコライゼーションは、 GTHE3_CHANNEL プリミティブの次のポートをロジック High にアサートして無効化します。

• RXDFEAGCOVRDEN

• RXDFELFOVRDEN

• RXDFETAP2OVRDEN

• RXDFETAP3OVRDEN

• RXDFETAP4OVRDEN

• RXDFETAP5OVRDEN

• RXDFETAP6OVRDEN

• RXDFETAP7OVRDEN

• RXDFETAP8OVRDEN

• RXDFETAP9OVRDEN

• RXDFETAP10OVRDEN






• RXDFEUTOVRDEN





GTH Wizard IP のこれらのポートは UltraScale FPGAs Transceivers Wizard によってデフォルトで有効に設定されないため、手動で有効化する必要があります。これらのポートは、ポート名の末尾に with _in が付加された形でウィザードの [Structural Options] タブに表示されます。GTH トランシーバーラッパーの rxcdrhold_in ポートを GTH Wizard IP のこれらのポートに接続します。レシーバーが SD-SDI モードのとき、 rxcdrhold_in ポートは SDI 制御ロジックによってロジック High に駆動されるため、この方法で接続されている場合、これらの 3 つのポートはロジック High に駆動されます。

FPGA のプログラマブルロジックに実装されたデータリカバリユニット (DRU) は、 GTH RX でオーバーサンプルされた SD-SDI データを解析し、各ビットのも確実な値を決定して回復データを出力します。この DRU は SDI コアの一部ではなく、 SDI サンプルデザインの SDI 制御モジュールの一部として提供されています。

SDI サンプルデザインで提供される DRU は、『高速シリアル I/O 向けに動的にプログラム可能な DRU』 (XAPP875) [参照 7] で説明しています。このアプリケーションノートは DRU の動作について言及していますが、SDI リファレンスデザインで DRU が使用する場合にその動作を理解している必要はありません。

SMPTE SD-SDI 規格 259 [参照 1] では、 270 Mb/s 以外のビットレートも定められています。 DRU は、 270 Mb/s シリアルデータの 11 倍のオーバーサンプリングのみをサポートするために、 SDI 制御モジュールにインスタンシエートされています。その他の SD-SDI ビットレートをサポートする必要があるアプリケーションでは、 DRU はほかのビットレートを受信できます。 DRU は分数のオーバーサンプリングをサポートしているため、追加の RX 基準クロック周波数を使用しなくても 270 Mb/s 以外の SD-SDI ビットレートを受信できます。 SMPTE 規格 ST 344 [参照 1] で指定されている 540 Mb/s SD-SDI ビットレートは、 GTH トランシーバーでサポートされるラインレート範囲内です。このため、 GTH レシーバーで 540 Mb/s を受信する目的で DRU を使用する必要はありません。ただし、 DRU を使用せずに 540 Mb/s ビットレートを受信するには、その他の SDI ビットレートで使用されているものとは異なる基準クロック周波数が必要です。このため、DRU を使用して 5.5 倍のオーバーサンプリングで 540 Mb/s ST344 を受信した方が、標準の SDI 基準クロック周波数を使用できるので、より簡単な方法といえます。 SDI サンプルデザインは、その他の SD-SDI ビットレートをサポートしません。

DRU はリカバリクロックを提供しません。また、 GTH レシーバーの CDR ユニットは、その基準クロックにロックされているため、 SD-SDI モードでは rxusrclk は入力されるビットレートにロックされません。 DRU は、出力で 10 ビットデータワードが有効であることを示すデータストローブ信号を生成します。 SDI コアは、このデータストローブ信号を使用してクロックイネーブルを生成します。これは 27 MHz レートでアサートされ、 GTH トランシーバーからの rxusrclk クロックに対して通常 5/6/5/6 のクロックサイクルリズムでアサートされます。 SD-SDI 動作中の v_smpte_3gsdi_rxtx ラッパーからの rx_ce_out 信号は、 DRU のデータストローブ信号で生成されるため、同じリズムとなります。 DRU データストローブと rx_ce_sd 信号は、通常の 5/6/5/6 リズムから外れる場合があります。これは、実際の SD-SDI ビットレートと、GTH レシーバーが使用する PLL へ供給されるローカル基準クロックの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 9 に、 SD-SDI 動作中の 27 MHz の rx_ce_out ポートを示します。画面中央の rx_ce_out の立ち上がりエッジでオシロスコープがトリガーされています。オシロスコープは無制限に継続するモードであり、数分間分の波形を取ることができます。波形は色分けし、信号のも標準的な位置を示す赤色から、極めてまれな位置を示す青色で表示されています。この画像の作成に用いられた SD-SDI 入力信号は、 GTH レシーバーで使用されるローカル基準クロックと非同期です。中心パルスの左側または右側のいずれかにある rx_ce_out 信号は、中心パルスから常に 5 または 6 クロックサイクルの間隔があります。これは、 rx_ce_out 信号のリズムが 5/6/5/6 であるためです。





トレースの左右両端にある 2 つのパルスは、 5/6/5/6 リズムによって中心パルスから名目上 11 サイクルクロック離れています。この名目上の位置は、黄色と赤色のパルスでマークされています。一番右のパルスには、中心パルスの立ち上がりエッジから 11 サイクルクロックの位置を縦方向の黄色い破線カーソルで示しています。青色のパルスで両側を挟まれた黄色と赤色のパルスは、ローカルの基準クロックと入力される SD-SDI 信号の周波数差を補うために、 DRU が rx_ce_out の周期を 10 クロックサイクルまたは 12 クロックサイクルのいずれかにする必要があることを表しています。

SDI サンプルデザインの SD-SDI DRU は、生成済みファイルの nidru_20_wrapper.vhd 内に暗号化された状態で提供されています。 DRU で使用される暗号化は、ほとんどの合成およびシミュレーションソフトウェアと互換性があります。

SD-SDI の送信

SD-SDI の受信と同様に、低速な 270 Mb/s SD-SDI ビットレートの送信は、 GTH トランスミッターで直接サポートされていません。 SD-SDI 信号を送信するには、 GTH TX を 2.97 Gb/s ラインレート用にコンフィギュレーションします。 SDI コアは送信される各ビットを 11 回複製するため、 SDI コアから出力されて GTH Wizard IP の gth_txn_out ポートへ入力されるデータには、各ビットが 11 回連続して複製されたものが含まれます。終的に GTH トランスミッターから出力される信号は、有効な 270 Mb/s SD-SDI 信号となります。


図 9: SD-SDI のクロックイネーブル





SD-SDI リカバリクロックの生成

SD-SDI モードの場合、 CDR ユニットは SD-SDI ビットストリームではなく、基準クロックの周波数にロックされるため、GTH レシーバーの rxusrclk はリカバリクロックではありません。入力される SD-SDI ビットストリームのデータレートを示す唯一の信号は、 SDI ラッパーの 27 MHz rx_ce_out 出力です。

一部のビデオアプリケーション、特に、 SDI インターフェイス上に回復されたビデオデータを再送信する必要がないビデオアプリケーションでは、 rx_ce_out ポートがリカバリクロックとして十分機能します。通常、この信号は、 GTH RX レシーバーからの rxusrclk でクロック供給されているダウンストリームモジュール用のクロックイネーブルとして使用されます。 SDI コア内の SDI データパスはこのように機能しています (rx_ce_out ポートをクロックイネーブルとして使用)。

GTH トランスミッターを使用し、受信したビデオデータを SD-SDI 信号として再送信する場合は、低ジッターのリカバリクロックが必要です。リカバリクロックは、 GTH トランスミッター向けにシリアルクロックを生成する PLL の基準クロックとして使用できるように、十分に低ジッターの必要があります。 GTH トランスミッターが 11 倍のオーバーサンプリングを実行して 270 Mb/s SD-SDI データを送信できるように、リカバリクロックの周波数は 148.5 MHz となることが求められます。これには、外部に配置される低帯域幅の PLL を使用する必要があります。 Kintex UltraScale FPGA の MMCM ( ミックスドモードクロックマネージャー ) の帯域幅は広すぎるため、 SDI レシーバーから rx_ce_out ポートに現れる大量の低周波ジッターを適切に除去できません。このジッター除去には、 Texas Instruments 社製 LMH1983 および Silicon Labs 社製 Si5328 が効果的です。これらのデバイスは、 rx_ce_out ポートを 27 MHz の基準クロックとして使用し、それを大 148.5 MHz のいずれかまで逓倍できると同時にジッターも除去できます。終的にジッターが除去されたクロックは、 GTH トランスミッターの基準クロックとしての使用に適です。 SDI サンプルデザインで提供するパススルーデモでは、 SD-SDI モードで、このようにして Si5328 を使用して 27 MHz rx_ce_out ポートから GTH トランスミッター用の 148.5 MHz 基準クロックを生成しています。 HD-SDI または 3G-SDI を再送信する場合は、 Si5328 を再プログラムして GTH レシーバーの rxusrclk 出力からジッターを排除し、 HD-SDI の場合はその周波数を 2 逓倍して GTH トランスミッター用に低ジッターの 148.5 MHz 基準クロックを生成します。

もう 1 つの方法は、外部ゲンロック PLL を使用し、回復されたビデオデータからのビデオ同期信号にロックさせる方法です。ゲンロック PLL の出力は SD-SDI リカバリクロックとなることがあります。

リカバリクロックは、外部のビデオ ASSP (Application-Specific Standard Product) デバイスの駆動に必要な場合があります。SD-SDI モードの場合、このようなクロックには 27 MHz 周波数が必要で、 rx_ce_out ポートに現れる信号よりも低いジッターが求められることがありますが、 GTH TX の基準クロックを生成する場合と同様に極端に低いジッターは必要ありません。前述のテクニックを使用することも可能ですが、外部コンポーネントを使用せずに FPGA 全体にリカバリクロックを生成する方が理想的です。 rx_ce_out ポートはジッターが大きすぎるため、 Kintex UltraScale FPGA MMCM の基準クロック入力として直接使用できませんが、図 10 に示すように、未使用 GTH TX を用いて SD-SDI リカバリクロックを生成する方法があります。

GTH Wizard IP の未使用 GTH TX の gtwiz_userdata_tx_in ポートへ制御モジュールの recclk_txdata ポートを接続します。GTH TX は、 SDI 入力信号を受信している GTH RX と同じ基準クロックを使用する必要があります。 rxusrclk は、 GT Wizard IP の gtrefclk0_in へ配線可能で、 txpllclksel_in は CPLL を使用するように設定する必要があります。 GTH TX は、エンコードなしで 20 ビットの gtwiz_userdata_tx_in ポートを使用する 2.97 Gb/s ラインレート用にコンフィギュレーションします。


図 10: GTH TX を使用して SD-SDI リカバリクロックを生成





このようにコンフィギュレーションした場合、 GTH TX のシリアル出力は、入力される SD-SDI 信号へ周波数がロックされた 270 MHz クロックとなり、 SD-SDI の真のリカバリクロックとなります。 GTH TX のシリアル出力ピンは、 CML 出力を正しく終端して LVDS へ転換することで、 Kintex UltraScale FPGA のグローバルまたはリージョナルクロック LVDS 入力へ接続できます。さらに、 FPGA 内で必要とされる場合に 270 MHz クロックを使用できます。たとえば、このクロックを 10 で分周し、内部/外部ビデオデータパスを駆動する 27 MHz リカバリクロックを得ることが可能です。この信号は、十分ジッターが低いため、 MMCM の基準クロックとして使用できます。

DRU の recclk_txdata ポートは、 SDI 制御モジュールから SDI ラッパーの出力ポートへ接続されていません。この機能が必要な場合は、この出力ポートを追加するために SDI ラッパーを変更できます。図 11 に、 GTH トランスミッターを使用して生成される SD-SDI リカバリクロックを示します。

SD-SDI リカバリクロックの生成に使用される GTH TX は、 SDI 用にコンフィギュレーションする必要はありませんが、エンコードなしで常に 2.97 Gb/s のラインレートで動作することが求められます。制御モジュールの recclk_txdata ポートから GTH Wizard IP の gtwiz_userdata_tx_in ポートへ送信されたデータ信号が、 GTH TX シリアル出力ピンに対して 270 MHz クロックを生成します。生成されたクロックのエッジは、 2.97 Gb/s ラインレートの ± 1 ビット時間で変動し、出力信号の周波数が入力 SD-SDI 信号のビットレートと正確に一致するように変更されます。このため、 GTH TX で生成された 270 MHz クロックのサイクル間ジッターは、 ±337 ps (2.97 Gb/s の 1 ビット時間は 337 ps) と GTH TX 出力信号に本来生じるジッターを合計した値となることがあります。これを図 11 に示します。一番上のトレースは、 GTH TX で生成された 270 MHz クロックです。画面中央のリカバリクロックの立ち上がりエッジでスコープがトリガーされています。トリガーポイントの左右いずれかのサイクルの立ち上がりエッジを観察すると、これらの立ち上がりエッジはそれぞれが明確に区別された立ち上がりポイントを示しているため、 ±337 ps のサイクル間ジッターを容易に確認できます。図 11 の下にあるトレースは、もう 1 つの GTH TX で再送信されている SD-SDI です。


図 11: GTH トランシーバーを使用して SD-SDI リカバリクロックを生成





RX SDI モードの自動検出

SDI コアは、 GTH RX で受信する SDI 信号の SDI モード (SD、 HD または 3G-SDI) を自動で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、 SDI コアは GTH の rxdata 出力ポートに適切な SDI データを確実に検出するまで 3 つの異なる SDI モードで GTH RX を順に制御します。これが検出されると、 SDI コアは rx_mode_locked_out ポートをアサートし、GTH CDR が SDI 信号へロックしたことを示します。sdi_mode_out ポートには RX がロックした SDI モードが示されます。

ここで注意すべき点は、rx_mode_locked 信号は GTH RX が SDI 信号にロックしていることを SDI コアが認識しているか否かを示すにすぎません。単に、 SDI コアのモード検索ステートマシンが依然として正しい SDI モードを検索し続けているか否かを示すものです。このため、 rx_mode_locked を SDI RX のロックステータスを示すインジケーターと見なすことはできません。

GTH RX が入力 SDI 信号にロックしておらず、正しい SDI モードを決定するために SDI コアがアクティブに GTH RX を制御している場合、 rx_mode_locked 信号が一時的にアサートされる可能性があります。これは、入力されるデータが有効な SAV シーケンスとしてランダムに現れる場合に生じることがあります。 SAV シーケンスが検出されると、 SDI コアは rx_mode_locked をアサートし、検索を一時停止して適切なデータが受信されるのを待ちます。しかし、特定のタイムアウト期間内に適切なデータが受信されない場合は、 rx_mode_locked 信号がネゲートされ、 SDI モード検索が再開されることがあります。

SDI モード検索アルゴリズムは、 SDI ラッパーの rx_mode_en_in ポートで有効化された SDI モードにロックしようとするだけです。この 3 ビットポートには、 HD-SDI (bit 0)、 SD-SDI (bit 1)、および 3G-SDI (bit 2) を有効化するためのビットがあります。

rx_mode_en_in ポートは動的に変更可能です。ただし、 rx_mode_en_in ポートのビットを動的にクリアすることで無効化されるモードに SDI RX がすでにロックしている場合、SDI RX はそのモードへのロックが自動的に外されるわけではありません。 SDI RX は、入力 SDI 信号が変更または SDI RX がリセットされるまで SDI モードにロックされたままになり、 SDI モード検索アルゴリズムに対して rx_mode_en_in ポートの新しい設定を使用して SDI モードを特定するように強制します。

SDI コアの自動 SDI モード検索アルゴリズムは無効にできます。このアルゴリズムは、 rx_mode_detect_en_in ポートがロジック High の場合のみ有効になります。このポートがロジック Low の場合、 rx_forced_mode_in ポートを使用して SDI RX に対してどの SDI モードで動作するかを指示する必要があります。 rx_mode_detect_en_in がロジック Low に遷移し、SDI モード検索アルゴリズムが無効の場合、 SDI RX は rx_forced_mode_in ポートで指定されたモードになり、rx_mode_locked 出力は常にロジック High になります。したがって、 rx_mode_locked はロックインジケーターまたはこのモードのデータ有効インジケーターとして使用できません。モード検索アルゴリズムが無効の場合、 rx_forced_mode_in を動的に変更すると、 SDI 制御ロジックが新しい SDI モードの必要に応じて GTH RX の設定を動的に変更することがあります。

RX のビットレート検出

SDI コアは、 GTH RX で受信する SDI 信号の SDI モード (SD-SDI、 HD-SDI または 3G-SDI) を自動で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、 SDI コアは GTH Wizard IP の gtwiz_userdata_rx_out 出力ポートに適切な SDI データを確実に検出するまで 3 つの異なる SDI モードで GTH RX を順に制御します。これが検出されると、SDI コアは rx_mode_locked 出力をアサートし、 SDI 信号へロックしたことを示します。 rx_mode 出力ポートには RX がロックした SDI モードが示されます。

SDI コアが HD-SDI または 3G-SDI の場合、入力 SDI 信号のビットレートが bitrate/1 または bitrate/1.001 (例: 3G-SDI の場合、 2.97 Gb/s または 2.97/1.001 Gb/s) のいずれであるかを判断する方法がありません。ただし、 SDI サンプルデザインで提供する制御モジュールには、 1.485 Gb/s と 1.485/1.001 Gb/s および 2.97 Gb/s と 2.97/1.001 Gb/s を区別できるビットレート検出器が含まれています。入力 SDI 信号のビットレートが bitrate/1 の場合、 SDI ラッパー出力ポート rx_m_out はロジック Low で、 bitrate/1.001 の場合はロジック High になります。

ビットレート検出回路を駆動するには、 SDI ラッパーの rx_fxdclk_in 入力ポートに固定周波数クロックを供給する必要があります。このクロックの周波数は 10 MHz 以上にする必要があります。 150 MHz 以上になると、ビットレート検出ロジック内でタイミングを満たすことが難しくなる可能性があります。 SDI ラッパーのパラメーター FXDCLK_FREQ は rx_fxdclk_in ポートへ接続されるクロック周波数の指定に使用する必要があります。 FXDCLK_FREQ の値は、固定周波数クロックの周波数と同じに設定する必要があります (Hz)。





SDI デモンストレーションの例

このセクションでは、 SDI サンプルデザインの概要について説明します。セットアップから結果に至るまでのリファレンスデザインの実行手順は、「リファレンスデザインの実行手順」に記述しています。

図 12 の SDI サンプルデザインのデモンストレーションブロック図では、クワッド内の初の GTH トランシーバーへ接続される SDI チャネル 0 を示しています。

SDI サンプルデザインは KCU105 ボードに SDI RX および SDI TX インターフェイスを実装します。これは KCU105 ボードの HPC FMC コネクタへ接続される Fidus inrevium 6G/12G SDI FPGA メザニンカードを使用して、完全なインターフェイスを実装します。 SDI サンプルデザインは、ビデオジェネレーターで駆動される SDI トランスミッターを 1 つ使用します。これは、 SD-SDI、 HD-SDI および 3G-SDI (レベル A および B) 動作をサポートします。 SDI トランスミッターは LogiCORE IP Virtual Input/Output コア (VIO) によって制御されます。 SDI サンプルデザインには、 SDI レシーバーも 1 つ含まれており、トランスミッターと同じモードで動作可能です。 SDI レシーバーのステータスは、 Vivado Analzyer VIO モジュールで監視します。 SDI レシーバーによるデータストリーム、ライン番号、およびビデオタイミング信号の出力は、Integrated Logic Analyzer (ILA) IP コアに取り込まれて、 Vivado ロジック解析で調べることができます。

SDI TX は、ビデオパターンジェネレーターで駆動されます。 SDI トランスミッターの SDI モード、ビデオフォーマット、およびビデオパターンは、 Vivado ハードウェアマネージャーの Vivado VIO ウィンドウで選択できます。別の Vivado VIO ウィンドウを使用して、 SDI RX のステータスを監視できます。また、 SDI RX で受信したビデオデータは、 Vivado ILA ウィンドウに表示できます。

Fidus inrevium 6G/12G SDI FPGA メザニンカードには、 SDI インターフェイス用のコネクタが 5 つあります。詳細は、図 13 を参照してください。右端にある 2 つのコネクタは、単方向のみの SDI インターフェイスです。一番右が CH0 TX で、その隣が CH0 RX です。これらは、このデモンストレーションで使用されるコネクタです。 2 つ目、 3 つ目、 4 つ目の SDI インターフェイスには、それぞれ 1 つのコネクタ (CH1、 CH2、 CH3) があり、これらは双方向インターフェイスで、FMC カードの F_CHn_DIR ピンによって制御できます。

inrevium 社製 SDI FMC ボードには、 148.5 MHz および 148.5/1.001 MHz のオシレーターがあり、このデモンストレーションでは各トランシーバーへ送信される QPLL0 および QPLL1 に基準クロックを供給するためにそれぞれ使用しています。QPLL0 は 148.5 MHz 基準クロックを使用し、 QPLL1 は 148.5/1.001 MHz 基準クロックを使用します。 GTH トランスミッ


図 12: SDI サンプルデザインのブロック図





ターは、すべての SDI ビットレートに対応するために QPLL0 および QPLL1 からのシリアルクロックを動的に切り換えます。

inrevium 社製のボード上にある LMH1983 デバイスは、制御モジュールが必要とする DRP クロックと固定周波数クロックに使用される 27 MHz クロックを FPGA に提供します。

このデモでは、 SDI インターフェイスを大 4 つまで簡単に増加できるように 4 チャネル SDI ラッパー (kugth_3gsdi_4ch_wrapper.v) が生成されており、このモジュールには SDI ラッパーサポートが 1 つ、 SDI ラッパーが 3 つインスタンシエートされています。 Verilog の Generate 文に含まれるビデオジェネレーター、メイン、および RX Vivado VIO により、チャネル数を簡単に増加できます。

ソフトウェアアプリケーション

Fidus inrevium 6G/12G SDI FPGA メザニンカードのコントローラーソフトウェア

サンプル SDI デザインには、 FMC カードの I2C および SPI デバイスへのアクセスおよび制御を行うために、 IP インテグレーターベースの 6G/12G SDI FMC コントローラーソフトウェアが含まれています。コントローラーは、プロジェクト階層内に system_basic としてインスタンシエートされており、 MicroBlaze アプリケーションを実行するために SPI、 IIC、および GPIO IP の各コアと基本 IP コンポーネントで構成されています。GPIO により、コンフィギュレーション中の FMC チャネルの選択と初期化完了ステートへのアクセスが可能になります。

KCU105 ボード上の FPGA を初期化するために、 6G/12G SDI FMC コントローラーソフトウェアは次の 3 つのタスクを実行します。

1. GTH トランシーバーに 148.35 MHz および 148.5 MHz の基準クロックを選択して設定します。

2. 出力電圧範囲の設定、入力イコライゼーション係数の設定、 2 つの SDI ケーブルドライバー出力のうち 1 つをミュートにするなど、ジェネリック SPI バスデバイス (ケーブルドライバー、イコライザー、リクロック回路) を初期化します。

3. 各デバイスのダイ ID 番号に基づいて Fidus inrevium 6G/12G SDI FPGA メザニンカード上にある Macom ケーブルイコライザーおよびリクロック回路を初期化します。エラーのない無償 SDI 受信には、ダイ ID 番号ごとに特別な SPI レジスタの初期化が必要です。

注記: 6G/12G SDI FMC コントローラーソフトウェアが記述された時点で考慮されたエラッタは、 235x4-ERR-001-A、23145-ERR-001-A、 23145-ERR-001-C、 23145-ERR-001-D および M235x4-ERR-001-C です。

コントローラーソフトウェアのメインメニューで、デバイスの選択および変更が可能です。次に、コントローラーソフトウェアインターフェイスを示します。

------------------------- FIDUS Main Menu -------------------------

Select option 1 = Re-Init 2 = IIC Dev Select 3 = SPI CH0 Select 4 = SPI CH1 Select 5 = SPI CH2 Select 6 = SPI CH3 Select ? = help------------------>



要件


ツールフローおよび検証

表 2 に、リファレンスデザインで使用されるツールフローおよび検証手順を示します。

要件

このセクションでは、 SDI サンプルデザインを実行する上で必要な要件について説明します。

ハードウェア

• KCU105 評価キット [参照 8] には次が含まれます。

° KCU105 評価ボード、リビジョン 1.0 またはそれ以降 [参照 9]

° 2 本の USB ケーブル (標準 A プラグ/micro-B プラグ)

° 電源: 100 VAC–240 VAC 入力、 12 VDC 5.0A 出力

• Fidus inrevium 6G/12G SDI FPGA メザニンカード (6G/12G SDI FMC)、製品番号: TB-FMCH-12GSDI、 Fidus Systems Inc. [参照 10]

表 2: リファレンスデザインの詳細

パラメーター説明

全般

開発者 Jerin Jacob、 Gilbert Magnaye

ターゲットデバイスKintex UltraScale デバイス。 SDI サンプルデザインは、Kintex UltraScale XCKU040-2FFVA1156C FPGA を含む KCU105 評価ボードをターゲットにしています。

ソースコードの提供あり

ソースコードの形式 Verilog

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP コアの使用

あり。 Vivado IP カタログから生成される IP コア

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

なし

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施 N/A

インプリメンテーション

使用した合成ツール/バージョン Vivado Design Suite 2016.1

使用したインプリメンテーションツール/バージョン Vivado Design Suite 2016.1

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム KCU105 評価ボードおよび TB-FMCH-12GSDI ボード



リファレンスデザインの実行手順


• 2 本の HD-BNC プラグと BNC プラグ間のケーブル

• ビデオテストジェネレーター、モニターおよびアナライザーが統合された PHABRIX 社の SxE Eye and Jitter ([参照 14]) といった SDI のソースおよびシンク

コンピューター

Vivado Design Suite の実行、 FPGA のコンフィギュレーション、 SDI サンプルデザインを制御およびモニターするための GUI インターフェイスの実行には、 1 台のコンピューターが必要です。 Microsoft Windows 7 オペレーティングシステムのラップトップまたはデスクトップで可能です。

ソフトウェア

• Vivado® Design Suite 2016.1

• USB UART ドライバー (CP210x VCP ドライバー )

• Tera Term (ターミナルエミュレーター )

• 6G/12G SDI FMC 制御用の 6G/12G SDI FMC ソフトウェアコントローラー (SDI サンプルデザインに含まれる )

リファレンスデザインファイル

リファレンスデザインファイルをダウンロードします。

ライセンス

SDI サンプルデザインで使用されている IP コアのライセンスがインストールされていることを確認します。


セットアップ

ホストコンピューターをセットアップする

インストール済みでない場合は次の手順を実行します。

1. Vivado Design Suite 2016.1 またはそれ以降のバージョンをインストールします。

2. Tera Term をダウンロードしてインストールします。手順の詳細は、『Tera Term ターミナルエミュレーターインストールガイド』 (UG1036) [参照 11] を参照してください。

3. UART ドライバーをダウンロードしてインストールします。手順の詳細は、『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033) [参照 12] を参照してください。

ヒント : UART 通信パラ―メーターはこの後の手順で設定します。

KCU105 ボードのセットアップ

次の手順に従って、 FPGA をコンパイル済みビットファイルでコンフィギュレーションします。

図 13 について説明します。

1. スイッチ SW1 を OFF の位置にして、 6G/12G SDI FMC を KCU105 ボード上の HPC-FMC コネクタに取り付けます。

2. J15 に電源を接続します。

https://secure.xilinx.com/webreg/clickthrough.do?cid=424262





3. KCU105 ボードの UART コネクタ (J4) と JTAG コネクタ (J87) に USB ケーブルを挿入してコンピューターに接続します。

4. 図に示すように、 6G/12G SDI FMC SDI RX および TX コネクタを PHABRIX (ビデオテストジェネレーター、モニター、およびアナライザー ) に接続します

1. リファレンスデザインファイルをダウンロードします。

2. Xapp1290-smpte-3gsdi-with-kintex-us-gth-trans.zip ファイルを解凍します。

リファレンスデザインの実行

SDI トランスミッターを制御したり、 VIO ウィンドウでステータスや SDI レシーバーからの受信データを確認するには、Vivado ハードウェアマネージャーを使用します。

Vivado ハードウェアマネージャーによってコンフィギュレーションファイル kcu105_3gsdi_demo.bit が KCU105 ボード上の FPGA へロードされます。コンフィギュレーションが完了すると、ハードウェアコンフィギュレーションファイル (bit_files.xpr) がロードされて、 3 つの HW_VIO と 1 つの HW_ILA が自動的に開きます。 SDI サンプルデザインでは、 Vivado プロジェクトファイル (bit_files.xpr) が提供されているため、デフォルトの HEX やバイナリ表示ではなく、図 15 のように [hw_vios] タブが表示されます。

次の手順に従ってリファレンスデザインを実行します。

1. KCU105 ボードに電源を投入します。

2. KCU105 ボードシステムコントローラーへ接続して、 VADJ を 1.8V に設定します。


図 13: リファレンスデザインの実行に必要な接続

Wally

https://secure.xilinx.com/webreg/clickthrough.do?cid=424262





a. コンピューターでは、 Tera Term (115200、 8、 N、 1) を実行し、 COM ポートを KCU105 ボードシステムコントローラーと通信しているポートに設定します。

注記: コネクタ J4 (UART) で Zynq AP SoC システムコントローラー UART と FPGA UART にアクセスします。Windows デバイスマネージャーで、 CP210x に関連付けられている拡張 COM ポートが、システムコントローラーに接続されているポートです。

3. Tera Term が拡張 COM ポートに接続されたら、 KCU105 ボードへの電源を切って入れ直し、 UART ターミナルのシステムコントローラーメニューをリフレッシュします。

4. システムコントローラーメニューで次のオプションを選択します。

4.Adjust FPGA Mezzanine Card (FMC) Settings

5. 次のメニューで、次の項目を選択します。

4.Set FMC VADJ to 1.8V

6. KCU105 ボード上の電源スイッチの近くに配置されている DS19 LED で VADJ のパワーグッド (正常動作) を見つけます (図 14)。 Vivado の Tcl コンソールに次を入力します。

cd <unzip_dir>\ready_for_download source bit_files.tcl

7. プロジェクトをロードして FPGA のプログラミングが完了するまで待機します。

注記: SDI RX がロックされていない場合は、 FMCH ポートへの VADJ 電源が 1.8V VADJ であることを確認します。パワーグッドであるかどうかは、 KCU105 ボードの DS19 LED でわかります。 LED がオフの場合は、システムコントローラーメニューから VADJ 電源を設定できます。

8. リファレンスデザインの初期ビットストリーム (golden.bin) で FPGA のコンフィギュレーションが正常に完了すると、 DONE LED が点灯し、 LED 0 が点滅します (図 14)。

SDI サンプルデザインは図 14 の GPIO LED を使用してステータスを示します。表 3 に、各 LED に割り当てられたステータスタイプを示します。


図 14: FPGA プログラミングの完了

表 3: ステータスインジケーター

GPIO LED ステータス

1 RX は HD-SDI モードにロック

2 RX は 3G-SDI モードにロック

3 使用されない

4 使用されない

5 RX ビットレートインジケーター

6 RX 変更完了インジケーター

7 FMC 初期化完了





図 15 に [hw_vios] タブを示します。

SDI トランスミッターで生成される信号を観察するために、ビデオテストジェネレーター /モニター /アナライザー [参照 14] を CH0 TX の出力へ接続します (図 13 参照)。 SDI トランスミッター出力は、ケーブルを使用して inrevium 社製 FMC の CH0 RX 入力へ接続することもできます。

重要: Fidus inrevium 6G/12G SDI FPGA メザニンカード上の SDI コネクタは HD-BNC コネクタです。 HD-BNC プラグと BNC プラグ間にアダプターケーブルが必要です。

各 SDI トランスミッターには VIO 制御ウィンドウが 1 つあります。図 16 に TX01 の VIO 制御ウィンドウを示します。

TX VIO ウィンドウにある初の 3 つのアイテムは、それぞれ後に実行された GTH TX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、変更完了 (change_done) インジケーターがロジック High になります。シーケンスにエラーが発生した場合は、変更エラー (change_fail) インジケーターが赤色になり、変更エラーコード (change_fail_code) にエラーの原因が示されます (表 13 参照)。


図 15: Vivado ハードウェアマネージャーのメインおよび CH0 VIO 画面


図 16: SDI デモンストレーションの TX0 VIO 制御ウィンドウ





tx_reset_done インジケーターは、 GTH Wizard IP の gth_wiz_txresetdone_out 出力ポートのステータスを示します。正常に動作している場合、このインジケーターはロジック High になります。

表 4 に示すように、 TX のビットレートトグルボタン、 TX ビデオフォーマットおよび TX SDI モードの組み合わせによって、 SDI トランスミッターで生成される SDI 信号のフォーマットが決定します。

TX のビデオパターン値には、SDI TX を駆動するビデオパターンジェネレーターで生成されるビデオテストパターンを選択します。 HD-SDI および 3G-SDI モードの場合は、 3 つのテストパターンがあります。

• 0 = SMPTE RP 219 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

• 2 = 75% カラーバー

SD-SDI モードの場合は、 2 つのテストパターンがあります。

• 0 および 2 = SMPTE EG 1 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

表 4 に示す tx_mode_in 値のほかに、TX_MODE を 3'b011 に設定して 3G-SDI レベル B パターンを送信することも可能です。

それぞれの SDI レシーバーには、レシーバーのステータスをモニターするための VIO ウィンドウと、 SDI RX で受信したビデオデータを表示できる ILA ウィンドウがあります。図 17 に、 RX0 の VIO ウィンドウを示します。

表 4: クワッド SDI デモンストレーションの TX ビデオフォーマットの選択

TX ビデオフォーマット

SD-SD(SDI モード = 1)

HD-SDI (SDIモード = 0)

3G-SDI レベル A(SDI モード = 2)

3G-SDI レベル B(SDI モード = 2)

TX ビットレート = 0





TX ビットレート =

0 NTSC720p50 Hz

1 PAL1080pSF

24 Hz1080pSF23.98 Hz

1080pSF24 Hz

1080pSF23.98 Hz

2 NTSC1080i60 Hz

1080i59.94 Hz

1080i60 Hz

1080i59.94 Hz

3 PAL1080i50 Hz

1080i 50 Hz

4 NTSC1080p30 Hz

1080p29.97 Hz

1080p60 Hz

1080p59.94 Hz

1080i 50 Hz2160p

59.94 Hz

5 PAL1080p25 Hz

1080p50 Hz

1080p50 Hz

6 NTSC1080p24 Hz

1080p23.98 Hz

7 PAL720p60 Hz

720p59.94 Hz





RX VIO ウィンドウにある初の 3 つのアイテムは、それぞれ後に実行された GTH RX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、変更完了 (change_done) インジケーターがロジック High になります。シーケンスにエラーが発生した場合は、変更エラー (change_fail) インジケーターが赤色になり、変更エラーコード (change_fail_code) にエラーの原因が示されます (表 12 参照)。

RX エラー (rx_err) インジケーターは、 CRC または EDH エラーが検出された場合は High (赤色) になり、エラーが検出されていない場合は Low (灰色) になります。エラーの検出後、 RX エラークリア (rx_clr_errs) ボタンをクリックして手動でリセットされるまで、このインジケーターは赤色のままです。 RX エラーカウント (rx_err_count) は、カウンターが後にクリアされてから受信した CRC の数 (HD-SDI および 3G-SDI モードの場合) または EDH エラーの数 (SD-SDI モードの場合) を整数値で示します。エラーカウンターは、 RX エラークリアボタンをクリックして手動でクリアできます。また、入力される SDI 信号がビットレートを変更して SDI RX が信号へ再ロックする必要がある場合は、エラーカウンターが自動的にクリアされます。ただし、エラーカウンターは新しい SDI 信号へロックするプロセスの早い段階で自動クリアされるため、 SDI RX が新しい SDI 信号へ完全にロックした時点でエラー数は通常 0 になりません。

RX が 3G-SDI-SDI レベル B 信号を受信している場合、 RX レベル B (rx_level_b) インジケーターはロジック High (青色) となり、その他の場合はロジック Low (灰色) となります。

RX ビットレート (rx_bit_rate) には、受信する SDI 信号のビットレートが示されます。

RX SDI モード (rx_mode) は、表 4 に準じて rx_mode_out の現在の値を示します。

SDI RX が入力される SDI 信号にロックされると、 RX ロックステータス (rx_t_locked) がロジック High (緑色) になり、ロックされていない場合はロジック Low (灰色) になります。

GTH Wizard IP が GTH RX リセットシーケンスを完了すると、RX リセット完了 (rx_resetdone) インジケーターがロジック High (緑色) になります。

RX ビデオファミリ (rx_t_family)、 RX フレームレート伝送 (rx_t_rate)、および RX スキャンモード (rx_t_scan) は、検出されたビデオに関する情報を提供し、これらは表 4 を使用してデコードできます。


図 17: SDI デモンストレーションの RX ステータスウィンドウ





ST 352 ペイロード ID データバイト (rx_a/b_vpid) は、 4 データバイトの ST 352 ペイロード ID パケットです。これらはバイト 1 が左側、バイト 4 が右側にあり、 ST 352 ペイロードパケット有効 (rx_a/b_vpid_valid) が緑色の場合のみ有効です。

RX コントローラーリセット (rx_reset) ボタンは、 RX コントローラーモジュールのリセットルーチンを開始します。

図 18 に、入力される 12G-SDI ストリームの ILA ウィンドウのスクリーンショットを示します。 ILA の使用法は、『Vivado Design Suite チュートリアル: プログラムおよびデバッグ』 (UG936) [参照 13] を参照してください。

SDI インターフェイスの実装

SDI インターフェイスを実装するには、次の手順に従います。

1. 「GTH Wizard IP の生成」

2. 「SMPTE SD/HD/3G-SDI LogiCORE IP (SDI コア) の生成」

3. 「SDI ラッパーのインスタンシエート」

4. 「タイミング制約の適用」

GTH Wizard IP の生成

UltraScale FPGAs Transceivers Wizard を使用して GTH Wizard IP を生成します。 GTH Wizard IP はラッパーの階層構造となり、オプションで GTH TX/RX クロッキング、 GTH トランシーバーリセット、およびデータ幅変更用の GTH COMMON プリミティブやヘルパーロジックが含まれます。 SDI アプリケーションの場合、 GTH Wizard IP にはすべてのヘルパーロジックが含まれることが求められます。 GTH COMMON プリミティブは、 SDI ラッパーサポートモジュールにすでにインスタンシエートされているため、 GTH Wizard IP に含める必要はありません。 GTH Wizard IP の各インスタンスは、set_property LOC コマンドを使用して特定の GTHE3_CHANNEL 位置に配置されます。このため、デザイン内の SDI チャネル数に応じて複数の GTH Wizard IP を生成する必要があります。また、 SDI インターフェイスを実装しているトランシーバーを含む各 GTH クワッドに SDI ラッパーサポートモジュールを 1 つインスタンシエートする必要もあります。CPLL のみ使用して GTH トランシーバーへクロック供給する場合は、 SDI ラッパーサポートモジュールのインスタンスは必要ありません。 CPLL へ差動基準クロックを供給するために、 IBUFDS_GTE3 プリミティブのインスタンスをインスタンシエートする必要があります。

ヒント : SDI サンプルデザインで提供する SDI デモアプリケーションでは、 SDI ラッパーモジュールに複数の GTH Wizard IP コアをインスタンシエートする方法の例を示します。

注記: バージョン 1.6 の UltraScale FPGAs Transceivers Wizard には HD-SDI と 3G-SDI のプリセットが含まれており、3G-SDI のプリセットが基準として使用されます。

GTH ラッパーを生成するには、次の手順に従います。

1. Vivado Design Suite でプロジェクトを開きます。

2. IP カタログを開き、 [FPGA Features and Design] → [I/O Interfaces] → [UltraScale FPGAs Transceivers Wizard] をクリックして Wizard IP を選択します。


図 18: Vivado ILA を使用して SDI デモンストレーションの RX データを表示

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3. その IP をダブルクリックして UltraScale FPGAs Transceivers Wizard を起動します。 [Basic] タブが開くと同時にウィザードが起動します (図 19 参照)。

4. [Component Name] に GTH ラッパーのファイル名を入力します。この例では、「v_smpte_sdi_gtwiz_x0y16」 (_x0y16 は GTHE3_CHANNEL の位置を示す) を入力します。

5. [Transceiver configuration preset] で、 GTH:3G-SDI を選択します。

注記: この例のデフォルトのクロックソースは、トランスミッターの場合 QPLL0 で、レシーバーの場合は QPLL1 です。 SDI コントローラーモジュールは、 TX および RX の SDI 動作モードに応じて 2 つのクロックソースを動的に切り替えます。 CPLL は、 TX または RX のクロックソースとして使用することもできます。

6. トランスミッターおよびレシーバーの残りのフィールドで、次の各項目の設定を確認、選択、または入力します。

• [Requested reference clock (MHz)]/[Actual Reference Clock (MHz)]: 148.5

• [Encoding]: RAW

• [User data width]: 20

• [Internal data width]: 20 (SD-SDI、 HD-SDI および 3G-SDI をサポート )

• [Buffer]: Enabled

• [TXOUTCLK source]: TXOUTCLKPMA

• [RXOUTCLK source]: RXOUTCLKPMA

[Advanced] では、次の各項目の設定を確認、選択、または入力します。


図 19: [Basic] タブ





• [Programmable termination voltage (mV)]: 800

• [Equalization mode]: LPM

ヒント : タブを切り替える場合は、タブの全項目の設定が終了してから [OK] をクリックしてください。 [OK] をクリックするとウィザードが終了します。

7. 図 20 に示す [Physical Resources] タブをクリックします。

8. [Free-running and DRP clock frequency (MHz)] では、 27 を入力します。

9. アクティブにするターゲットの GTHE3_CHANNEL をオンにします (図 20 参照)。


図 20: [Physical Resources] タブ





重要: GTH Wizard IP の各インスタンスに対して GTE3_CHANNEL を 1 つだけ有効にします。 SDI サンプルデザインでは、RX ユニットは、 MGTREFCLK0 を基準クロックとして使用する QPLL1 を使用しています。 TX ユニットは、MGTREFCLK1 を基準クロックとして使用する QPLL0 を使用しています。ウィザードは、 TX ユニットによる QPLL0 と QPLL1 間の動的な切り替えを直接的に制御しません。 SDI 制御モジュールは、動的な切り替え制御を管理します。ただし、TX で QPLL と CPLL が動的に切り替えられるように、すべての PLL がアクティブで適切に接続された GTH ラッパーを構築するには、ウィザードで QPLL0 または QPLL1 を TX のクロックソースの 1 つとして選択し、 GT Wizard に対する QPLL0 または QPLL1 のロック信号が TX PLL クロックの選択に応じて動的に接続可能となるように COMMON をウィザードインスタンス外に配置する必要があります。

10. 図 21 に示す [Optional Features] タブをクリックします。

11. [Buffer Control] を展開表示して、[Reset receiver elastic buffer on rate change] および [Reset transmitter buffer on rate change] が [Enabled] であることを確認します。


図 21: [Optional Features] タブ





12. 図 22 に示す [Structural Options] タブをクリックします。

13. 図 22 に示すフィールドで、次の各項目の設定を確認、選択、または入力します。

• [Include transceiver COMMON in the]: Example Design

• 残りの 6 つのフィールド (すべて): Core

14. [All Ports] を展開表示します。 [Inputs] のサブセクションでは、次のポートに対して [Enable] を選択します。

• drpaddr_in

• drpclk_in

• drpdi_in

• drpen_in

• drpwe_in

• gtrefclk0_in

• rxcdrhold_in

• rxdfeagcovrden_in

• rxdfelfovrden_in

• rxdfetap2ovrden_in




図 22: [Structural Options] タブ
















• rxdfeutovrden_in

• rxlpmgcovrden_in

• rxlpmhfovrden_in

• rxlpmlfklovrden_in

• rxlpmosovrden_in

• rxosovrden_in

• rxpllclksel_in

• txpllclksel_in

15. [Outputs] のサブセクションでは、次のポートに対して [Enable] を選択します。

• cplllock_out

• drpdo_out

• drprdy_out

一部のポートは、デバッグの目的で有効に設定できます。次に例を示します。

• loopback_in、 rxelecidlemode_in、 txelecidlemode_in、 txpostcursor_in および txprecursor_in。 loopback_in ポートを使用すると、 GTH TX で送信されたデータを同じトランシーバー内にある GTH RX へループバックする、さまざまなループバックモードを動的に選択できます。ループバックモードはデバッグには有用ですが、プロダクションアプリケーショでは一般に使用されません。

• rxelecidlemode_in および txelecidlemode_in ポートを使用すると、消費電力を削減するために TX および RX を動的にアイドル状態にできます。

• 外部の SDI ケーブルドライバーに対して TX からの信号の整合性を向上させるために xpostcursor_in および txprecursor_in ポートが必要な場合は、これらのポートをオンにできます。

16. [OK] をクリックして、次に [Generate] をクリックして、 GTH ラッパーを生成します。

SMPTE SD/HD/3G-SDI LogiCORE IP (SDI コア) の生成

SDI コアを生成するには、次の手順に従います。

1. Vivado Design Suite でプロジェクトを開きます。

2. Open the IP カタログを開き、 [Video Connectivity] → [SMPTE SD/HD/3G-SDI LogiCORE IP] で IP を選択します。





3. その IP をダブルクリックして図 23 に示すように SMPTE SD/HD/3G-SDI LogiCORE IP を起動します。

4. [Include RX EDH Processor] をオンにします。

5. [OK] をクリックして、次に [Generate] をクリックして、 SDI コアを生成します。

SDI ラッパーのインスタンシエート

SDI サンプルデザインには、 SDI ラッパーサポート (kugth_3gsdi_wrapper_support.v) および SDI ラッパー (kugth_3gsdi_wrapper.v) という、 2 つの主要 SDI ラッパーがあります (図 5 参照)。 QPLL0 および QPLL1 のいずれかまたは両方を使用する場合、 SDI ラッパーサポートが必要で、各クワッドに 1 回だけインスタンシエートされます。

SDI ラッパーサポートと SDI ラッパーは、デザインでインスタンシエートし、相互接続する必要があります。 SDI サンプルデザインで提供する SDI ラッパーを使用せずに SDI インターフェイスを実装することも可能ですが、このラッパーは SDI コア、制御モジュール、および GT Wizard IP の 1 つのチャネルを相互接続するため、これを使用した方が簡単になります。ラッパーを使用しない場合は、ユーザーがこれらの接続を行わなければなりません。 SDI サンプルデザインでは、別の選択肢として SDI ラッパーファイルの kugth_3gsdi_norxedh_wrapper.v が提供されます。これは、 RX EDH プロセッサを含まない SDI コアを生成する場合に使用する必要があります。

SDI サンプルデザインに含まれる 6 つのラッパーを次に示します。 SDI サンプルデザインでは、太字表記されたラッパーを使用しています。それらのインスタンシエーションや使用法は SDI コアのコンフィギュレーションに完全に依存します。


図 23: SMPTE SD/HD/3G-SDI LogiCORE IP





SDI 4-Channel ラッパー (各クワッド )

• kugth_3gsdi_4ch_wrapper.v

• kugth_3gsdi_norxedh_4ch_wrapper.v

SDI ラッパーサポート

• kugth_3gsdi_wrapper_support.v

• kugth_3gsdi_norxedh_wrapper_support.v

SDI ラッパー

• kugth_3gsdi_wrapper.v

• kugth_3gsdi_norxedh_wrapper.v

SDI コアによってインスタンシエートされるラッパーのほかに、 SDI ラッパーは次のファイルをインスタンシエートします。

• kugth_3gsdi_control.v

• kugth_3gsdi_drp_control.v

• kugth_3gsdi_drp_control_fsm.v

• kugth_3gsdi_rx_control.v

• kugth_3gsdi_tx_control.v

• sync_block.v

• smpte_3gsdi_rate_detect.v

• bs_flex_v_1.vhd

• nidru_20_v_6.vhd

• nidru_20_wrapper.vhd

重要:1.SDI ラッパーには、 SMPTE SDI IP コアのインスタンスが 1 つ含まれます。生成時に SDI コアに与えられた名前が、 SDI ラッパーにコアがインスタンシエートされている場所で使用されるように、 SDI ラッパーを変更する必要があります。これは、 SDI コアを生成する際にコンポーネント名 v_smpte_sdi_rxtx を使用することで解決できます。

2.SDI チャネルが複数あるデザインの場合、 SDI ラッパーには GTH Wizard IP の複数のインスタンスが含まれる可能性があります。 SDI ラッパーの XY_SITE ジェネリックを使用することで、特定の GTH Wizard IP がターゲットとなり、 Verilog の Generate 文で使用されます。各チャネルインスタンスを処理するには、 SDI ラッパーを変更する必要があります。

表 5 に、 SDI ラッパーのすべてのポートを示します。このポートリストは SDI コアのポートリストと類似していますが、いくつか相違点があります。 GTH ラッパーと SDI ラッパーの接続方法を示す例は、 SDI サンプルデザインで提供する SDI アプリケーション例を参照してください。

表 5 に示す一部の信号は、ビデオサンプル周期の数サイクル間アサートされるものとして説明されています。ビデオサンプル周期は、 SDI モードに応じて適切なクロック (txusrclk または rxusrclk) の異なるサイクル数が適用されます。HD-SDI および 3G-SDI レベル A モードの場合、サンプル周期は 1 クロックサイクル続きます。 SD-SDI モードの場合、サンプル周期は 5 または 6 クロックサイクル続き、クロックイネーブル (tx_sd_ce_in または rx_ce_out) がアサートされるクロックの立ち上がりエッジで開始および終了します。 3G-SDI レベル B モードの場合、 rx_ce_out ポートのアサートで制御され、サンプル周期は 2 クロックサイクル間となります。





表 5 のほとんどの RX および TX ポートは、 SDI ラッパーにインスタンシエートされた SDI コアの同じ名前に _in または _out が追加されたポートへ直接接続されます。ビデオ信号およびビデオタイミング信号のタイミング図は、『SMPTE SD/HD/3G-SDI 3.0 LogiCORE IP 製品ガイド』 (PG071) [参照 3] を参照してください。

表 5: SDI ラッパーのポートリスト

ポート名 I/O 幅説明

受信ポート

rx_fxdclk_in 入力 1 SDI RX ビットレート検出機能用の固定周波数クロックです。

rx_rst_in 入力 1 同期リセット入力です。このリセットは gth_drpclk_in ポートに同期します。

rx_usrclk_out 出力 1 GTH rxusrclk クロック出力です。 UHD-SDI コアの rx_clk ポートへ送信される信号でもあります。

rx_mode_en_in 入力 3

このポートには、 5 つの SDI モードの受信をそれぞれ有効にするためのビットがあります。ビット 0 は HD-SDI モードを有効にします。ビット 1 は SD-SDI モードを有効にします。ビット 2 は 3G-SDI モードを有効にします。ビットが High に遷移すると、対応する SDI モードが有効になります。ビットが Low のとき、レシーバーはそのモードの入力 SDI 信号を検出しません。これらのビットを用いて未使用の SDI モードを無効にすることで、モード変更時にレシーバーが入力信号へロックするまでの時間を短縮できます。

rx_mode_detect_en_in 入力 1

High の場合、 SDI モード検出機能を有効にします。有効の場合、 SDI モード検出機能は入力される SDI データストリームを検索してこれにロックするようレシーバーを制御します。無効の場合、ユーザーアプリケーションは、 rx_forced_mode ポートを使用する際の SDI モードを SDI レシーバーへ伝える必要があります。

rx_forced_mode_in 入力 2

rx_mode_detect_en_in 入力が Low の場合は、自動の SDI モード検出機能が無効になり、レシーバーは rx_forced_mode_in ポートの値で指定された SDI モードで動作するようになります。

• 00 = HD

• 01 = SD

• 10 = 3G

rx_mode_out 出力 2

レシーバーの現在の SDI モードを示します。

• 000 = HD

• 001 = SD

• 010 = 3G

レシーバーがロックされていない場合、正しい SDI モードを検索し、このポートの値が変更されます。その際、 x_mode_locked 出力は Low になります。レシーバーが正しい SDI モードを検出すると、 rx_mode_locked 出力が High になります。

rx_mode_hd_out 出力 1 HD-SDI モードで RX がロックされると High になります。

rx_mode_sd_out 出力 1 SD-SDI モードで RX がロックされると High になります。

rx_mode_3g_out 出力 1 3G-SDI モードで RX がロックされると High になります。

rx_mode_locked_out 出力 1

Low の場合、レシーバーは入力データストリームと一致する SDI モードを積極的に検索します。この間、 rx_mode_out ポートの値は頻繁に変化します。レシーバーが正しい SDI モードにロックすると、このポートの出力が High になります。

SDI モード検出機能が無効 (rx_mode_detect_en_in = Low) の場合は常に High になります。この場合、 SDI レシーバーが入力される SDI 信号にロックしているか否かを判断する信頼性の高いインジケーターとしては使用できません。





rx_bit_rate_out 出力 1

v_smpte_uhdsdi_rate_detect.v モジュールのビットレート出力です。このポートに出力される信号は、 UHD-SDI コアの rx_bit_rate ポートへ送信されます。

HD-SDI モード :

• rx_m_out = 0: ビットレート = 1.485 Gb/s

• rx_m_out = 1: ビットレート = 1.485/1.001 Gb/s

3G-SDI モード :

• rx_m_out = 0: ビットレート = 2.97 Gb/s

• rx_m_out = 1: ビットレート = 2.97/1.001 Gb/s

rx_t_locked_out 出力 1 レシーバーの伝送検出機能が SDI 信号の伝送フォーマットを識別すると High になります。

rx_t_family_out 出力 4

SDI インターフェイスで転送として使用されているビデオ信号のファミリを示す出力です。この出力は、 rx_t_locked が High の場合のみ有効です。このポートは、転送されている画像のビデオフォーマットを必ずしも認識するとは限らず、転送の特性のみを認識します。このポートのエンコードについては、表 3 を参照してください。

rx_t_rate_out 出力 4転送のフレームレートを示す出力です。これは、実際の画像のフレームレートと同じになるとは限りません。この出力は、 rx_t_locked が High の場合のみ有効です。このポートのエンコードについては、表 4 を参照してください。

rx_t_scan_out 出力 1転送がインターレース (Low) またはプログレッシブ (High) のいずれかを示す出力です。これは、実際の画像のスキャンモードと同じになるとは限りません。この出力は、rx_t_locked が High の場合のみ有効です。

rx_level_b_3g_out 出力 1 3G-SDI モードでは、入力信号がレベル B の場合は High にアサートされ、レベル A の場合は Low にアサートされます。 rx_mode_3g が High の場合のみ有効です。

rx_ce_out 出力 1

これは RX クロックイネーブル出力で、このクロックイネーブルの幅は NUM_RX_CE で決定されます。これらのクロックイネーブルは、すべての SDI モードで有効です。SD モードの場合、 CE は標準的な 5/6/5/6 のリズムでアサートされます。 HD および 3GA モードの場合、 CE は常に High になります。 3GB モードの場合、 CE には 50% のデューティサイクルがあります。

rx_nsp_out 出力 1

この出力が High の場合、 SDI フレーマーが新しいワードアライメントで TRS (EAV または SAV) を検出したことを示します。 rx_frame_en が High の場合、この出力はビデオサンプル周期の 1 サイクル間のみアサートされます。 rx_frame_en が Low の場合、この出力はフレーマーが新しい TRS アライメントに再調整できるようになるまで (TRS が生じている間に rx_frame_en をアサートする ) High を保持します。

rx_line_a_out 出力 11

SDI 入力信号の Y データストリームの LN ワードからキャプチャした現在のライン番号がこのポートに出力されます。この出力は、 HD-SDI および 3G-SDI モードで有効となり、 SD-SDI モードでは有効とはなりません。 3G-SDI レベル B の場合、出力値は、リンク A または HD-SDI 信号 1 の Y データストリームからキャプチャしたライン番号となります。 3G-SDI レベル B またはデュアルリンク HD-SDI での1080p 60 Hz 転送など、インターフェイスのライン番号が画像のライン番号と同じではない場合は、このポートの出力値は常にインターフェイスのライン番号となります (画像のライン番号ではない)。

rx_line_b_out 出力 11 3G-SDI レベル B の場合のみ有効で、インターフェイスのライン番号は画像のライン番号ではなく、リンク B または HD-SDI 信号 2 の Y データストリームのライン番号です。

rx_a_vpid_out 出力 32

データストリーム 1 からの SMPTE ST 352 ペイロード ID パケットの 4 つすべてのデータバイトがこのポートに出力されます。フォーマットは次のとおりです。

• フォーマット MS バイトから LS バイト : バイト 4、バイト 3、バイト 2、バイト 1。

rx_a_vpid_valid が High の場合のみ有効です。このポートは、すべての SDI モードで有効になる可能性がありますが、 SDI 信号に ST 352 パケットが組み込まれている場合のみ該当します。 3G-SDI レベル A では、出力データはデータストリーム 1 (luma) からキャプチャした ST 352 データバイトとなります。 3G-SDI レベル B では、出力データはリンク A のデータストリーム 1 (デュアルリンクストリーム) または HD-SDI 信号 1 (デュアル HD-SDI 信号) からキャプチャした ST 352 データバイトとなります。

表 5: SDI ラッパーのポートリスト (続き)






rx_a_vpid_valid_out 出力 1 rx_a_vpid が有効の場合に High となります。

rx_b_vpid_out 出力 32

データストリーム 2 からの SMPTE ST 352 ペイロード ID パケットの 4 つすべてのデータバイトがこのポートに出力されます。フォーマットは次のとおりです。

• フォーマット MS バイトから LS バイト : バイト 4、バイト 3、バイト 2、バイト 1。

3G-SDI モードで、 rx_b_vpid_valid が High の場合のみ有効です。 3G-SDI レベル A では、出力データはデータストリーム 2 (chroma) からキャプチャした ST 352 データバイトとなります。 3G-SDI レベル B では、出力データはリンク B のデータストリーム (デュアルリンクストリーム) または HD-SDI 信号 2 (デュアル HD-SDI 信号) からキャプチャした ST352 データバイトとなります。

rx_b_vpid_valid_out 出力 1 rx_b_vpid が有効の場合に High となります。

rx_crc_err_a_out 出力 1

前画像のラインで CRC エラーが検出されたときに High をアサートします。 3G-SDI レベル B では、データストリーム 1 のみの CRC エラーを示します。このモードでは、データストリーム 2 の CRC エラーを示すために 2 つ目の出力 rx_crc_err_b があります。

SD-SDI モードの場合は、いずれの CRC エラー出力も有効ではありません。 CRC エラー出力は、前画像のラインで CRC エラーが検出されると、 1 ビデオライン周期間 High にアサートされます。 rx_eav 信号がアサートされるビデオサンプルのタイミングから rx_crc_err_a 信号の値が変更されるまでのレイテンシは SDI モードによって異なり、 6 または 7 ビデオサンプル周期となります。

rx_crc_err_ b_out 出力 13G-SDI レベル B モードでのみ有効な CRC エラーインジケーターです。 3G-SDI B-DL 信号のリンク B および 3G-SDI レベル B-DS 信号の HD-SDI 信号 2 で CRC エラーが検出されたことを示します。 rx_crc_err_a 信号と同じタイミングです。

rx_ds1a_out 出力 10

回復された SDI データストリーム 1 がこのポートに出力されます。このデータストリームの内容は、 SDI モードによって異なります。

• SD-SDI: 多重化 Y/CB/CR コンポーネント

• HD-SDI : Y コンポーネント

• 3G-SDI レベル A: データストリーム 1

• 3G-SDI レベル B-DL: リンク A のデータストリーム 1

• 3G-SDI レベル B-DS: HD-SDI 信号 1 の Y コンポーネント

rx_ds2a_out 出力 10

回復された SDI データストリーム 2 がこのポートに出力されます。このデータストリームの内容は、 SDI モードによって異なります。

• SD-SDI: 使用しない

• HD-SDI : インターリーブされた CB および CR コンポーネント


• 3G-SDI レベル B-DL: リンク A のデータストリーム 2

3G-SDI レベル B-DS: このポートに出力される HD-SDI 信号 1 ストリームのインターリーブされた CB および CR コンポーネント

• 3G-SDI レベル B-DL: リンク B のデータストリーム 1


rx_ds1b_out 出力 10

3G-SDI レベル B モードの場合のみ有効です。このポートに出力されるデータストリームは次のとおりです。



rx_ds2b_out 出力 10

3G-SDI レベル B モードの場合のみ有効です。このポートに出力されるデータストリームは次のとおりです。



rx_eav_out 出力 1 データストリーム出力ポートに EAV の XYZ ワードが現れると、 High にアサートされます。







rx_sav_out 出力 1 データストリーム出力ポートに SAV の XYZ ワードが現れると、 High にアサートされます。

rx_trs_out 出力 1 データストリーム出力ポートに EAV または SAV の 4 つの連続するワードが現れると、High にアサートされます。

rx_edh_errcnt_en_in 入力 16 rx_edh_errcnt カウンターをインクリメントする EDH エラー条件を制御します。詳細は、表 5 を参照してください。 (1)

rx_edh_clr_errcnt_in 入力 1High の場合、 rx_edh_errcnt カウンターがクリアされます。エラーカウンターをクリアするために、rx_ce_sd も High のときのクロックサイクルでこの入力ポートを High にする必要があります。 (1)

rx_edh_ap_out 出力 1 前のフィールド用に計算されたアクティブ画像 CRC が EDH パケットの AP CRC 値と一致していない場合に High にアサートされます。 (1)

rx_edh_ff_out 出力 1 前のフィールド用に計算されたフルフィールド CRC が EDH パケットの FF CRC 値と一致していない場合に High にアサートされます。 (1)

rx_edh_anc_out 出力 1 補助データパケットチェックサムエラーが検出されると High にアサートされます。 (1)

rx_edh_ap_flags_out 出力 5このポートには、直近の受信 EDH パケットからのアクティブ画像エラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。 (1)

rx_edh_ff_flags_out 出力 5このポートには、も間近に受信した EDH パケットからのフルフレームエラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。 (1)

rx_edh_anc_flags_out 出力 5このポートには、直近の受信 EDH パケットからの補助エラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。 (1)

rx_edh_packet_flags_out 出力 4このポートには、直近の受信 EDH パケットに関連する 4 つのエラーフラグが出力されます。このポートのエンコードについては、表 5 を参照してください。詳細は、表 7 を参照してください。 (1)

rx_edh_errcnt_out 出力 16 SD-SDI EDH エラーカウンターです。あるフィールドの間 rx_edh_err_en ポートによって有効になったエラー条件が生じると、そのフィールドを 1 回インクリメントします。 (1)

rx_change_done_out 出力 1

GTH RX が初期化されている間、リセットされている間、または SDI モードが動的に変更されている間、この出力は Low になります。初期化、リセット、動的変更シーケンスが問題なく完了すると、 High にアサートされます。この出力は gth_drpclk_in に同期します。

rx_change_fail_out 出力 1

通常モードでは、この出力は常に Low です。制御モジュールが GTH RX の初期化シーケンス、リセットシーケンス、または SDI モードの動的変更シーケンスを正常に終了できなかった場合にのみ High になります。このようなエラーが発生すると、rx_change_fail_out port ポートが High にアサートされ、 rx_change_fail_code_out ポートによってこのエラーの種類が示されます。エラーが生じた場合には、 rx_rst_in および gth_wiz_reset_rx_pll_and_datapath_in を使用して GTH RX をリセットする必要があります。この出力は gth_drpclk に同期します。

rx_change_fail_code_out 出力 3rx_change_fail ポートが High になると、 rx_change_fail_code ポートはシーケンスエラーの種類を示します。このポートのエンコードについては、表 8 を参照してください。この出力は gth_drpclk_in に同期します。

送信ポート

tx_rst_in 入力 1非同期のリセット入力です。 High に遷移すると、トランスミッターがリセットされます。トランスミッター全体をリセットするために、 tx_rst_in がアサートされているときに、 tx_ce_in、 tx_sd_ce_in、および tx_edh_ce_i 入力が High の必要があります。

tx_usrclk_out 出力 1 GTH txusrclk クロック出力です。 UHD-SDI コアの tx_clk ポートへ送信される信号でもあります。







tx_ce_in 入力 1トランスミッターデータパスの主な部分のクロックイネーブル入力です。従来コアの tx_din_rdy ポートとほぼ類似しています。 SD、 HD、および 3GA モードでは High の必要があります。 3GB モードの場合、 50% のデューティサイクルがあります。

tx_sd_ce_in 入力 1 SD-SDI モード用のクロックイネーブル信号です。 SD-SDI モードの場合は、 5/6/5/6 のリズムでアサートされ、その他すべてのモードでは High の必要があります。

tx_edh_ce_in 入力 1

TX EDH プロセッサ用のクロックイネーブル信号です。 SD-SDI モードの場合、 5/6/5/6 のリズムで tx_sd_ce と同じになる必要があります。 tx_sd_ce_in と位相が揃う必要があります。その他のモードの場合、 EDH プロセッサで消費される電力を抑えるために、この CE 信号を Low 駆動できます。

tx_mode_in 入力 2

トランスミッターの SDI モードを選択します。

• 000 = HD

• 001 = SD

• 010 = 3Gこれ以外の値はすべて予約されています。

tx_m_in 入力 1

使用する基準クロックを選択します。表記規則:

• 0 = 148.35 MHz refclk を選択する

• 1 = 148.5 MHz refclk を選択する

ただし、この区別は、 PLL の周波数や、表 2 および表 2 の直後の説明にある TXPLLCLKSEL_TX_M_0 および TXPLLCLKSEL_TX_M_1 パラメーターの値によって制御されます。

tx_insert_crc_in 入力 1この入力が High の場合、 SD-SDI 以外のすべてのモードでトランスミッターが各ビデオラインに CRC 値を生成して挿入します。 Low の場合、 CRC 値は挿入されません。SD-SDI モードでは、この入力は無視されます。

tx_insert_ln_in 入力 1

この入力が High の場合、トランスミッターが各ビデオラインの EAV の後にライン番号を挿入します。すべてのアクティブデータストリームペアの tx_line_chX_in 入力ポートにライン番号を供給する必要があります。 Low の場合は、ライン番号の挿入は行われません。 SD-SDI モードでは、この入力は無視されます。

tx_insert_vpid_in 入力 1この入力が High の場合、 ST 352 パケットがデータストリーム内に挿入されます。 Low の場合は、パケットは挿入されません。 3G モードでは、 ST 352 パケットが必ず必要ですが、 HD および SD モードではオプションです。

tx_overwrite_vpid_in 入力 1 この入力が High の場合、データストリーム内にすでに存在する ST 352 パケットが上書きされます。 Low の場合は、既存の ST 352 パケットは上書きされません。

tx_insert_edh_in 入力 1High の場合、 SD-SDI モードでトランスミッターがすべてのフィールドに EDH パケットを挿入します。 Low の場合は EDH パケットは挿入されません。 SD-SDI モード以外のすべてのモードでは、この入力は無視されます。

tx_level_b_3g_in 入力 1 3G-SDI モードの場合、この入力でモジュールをレベル A (Low) またはレベル B (High) のいずれにコンフィギュレーションすべきかを指定します。

tx_line_a_in 入力 11

ST 352 VPID パケットの挿入が有効 (tx_insert_vpid = High) の場合、または HD-SDI および 3G-SDI ライン番号の挿入が有効 (tx_insert_ln = High) の場合は、このポートを介してモジュールへ現在のライン番号が提供されなければなりません。 SD-SDI は 10 ビットのライン番号のみを使用するため、 SD-SDI モードで ST 352 VPID パケットの挿入が有効の場合は、このポートのビット 10 が 0 になります。ライン番号の挿入は、 SD-SDI モードでは実行されないため、 SD-SDI モードの場合、このポートは ST 352 VPID パケットの挿入のためだけに使用されます。ライン番号は、 HANC スペースの開始より少なくとも 1 クロックサイクル前に有効 (EAV の XYZ ワードで) になる必要があり、HANC 中は有効に保持する必要があります。 SD-SDI、 HD-SDI、および 3G-SDI レベル A モードで使用される唯一のライン番号入力です。 3G-SDI レベル B モードの場合は、もう 1 つのライン番号入力ポート tx_line_b があります。画像ライン番号と伝送ライン番号が異なるビデオフォーマットの場合、このポートに提供される値は必ず伝送ライン番号となります。







tx_line_b_in 入力 11

3G-SDI レベル B モードでのみ使用される 2 つ目のライン番号入力ポートです。この追加のライン番号ポートを使用することによって、レベル B-DS モードの場合に 2 つの異なる HD-SDI 信号を垂直非同期させることができます。 3G-SDI レベル B-DL または B-DS のいずれかを使用する場合、このポートには有効なライン番号入力が与えられなければなりません。 3G-SDI レベル B-DL モードの場合、この入力ポートの値は tx_line_a ポートの値と一致する必要があります。この入力ポートは、 tx_line_a と同じタイミングで、異なる要件があります。

tx_vpid_line_f1_in 入力 11

ST 352 パケットの HANC スペースに挿入される ST 352 パケットは、この入力ポートで指定したライン番号の HANC スペースに挿入されます。インターレースされたビデオの場合、この入力ポートはフィールド 1 のライン番号を指定します。プログレッシブビデオの場合、この入力はパケットが挿入されるフレーム内のラインのみ指定します。HANC インターバル中、この入力値は常に有効の必要があります。 tx_insert_vpid が Low の場合、この入力は無視されます。

tx_vpid_line_f2_in 入力 11

インターレースされたビデオの場合、この値が示すフィールド 2 のライン番号に ST 352 パケットが挿入されます。プログレッシブビデオの場合、この入力ポートで指定したラインへの ST 352 パケットの挿入は、 tx_vpid_line_f2_en ポートを Low に保持して無効にする必要があります。 HANC インターバル中、この入力値は常に有効の必要があります。 tx_insert_vpid または tx_vpid_line_f2_en のいずれかが Low の場合、この入力は無視されます。

tx_vpid_f2_en_in 入力 1

tx_vpid_line_f2 で指定したラインへの ST 352 パケットの挿入を制御します。インターレースされたビデオの場合、この入力は High にします。プログレッシブビデオの場合、この入力は Low にします。インターレース伝送でプログレッシブビデオが伝送される場合 (例: 3G-SDI レベル B-DL またはデュアルリンク HD-SDI のいずれかで伝送される 1080p 60 Hz)、 ST 352 パケットは、インターレース伝送の両フィールドに挿入されなければなりません。したがって、このような場合には tx_vpid_line_f2_en 入力は High の必要があります。 HANC インターバル中、この入力値は常に有効の必要があります。tx_insert_vpid が Low の場合、この入力は無視されます。

tx_vpid_byte1_in 入力 8このポートの値は、 ST 352 パケットの初のユーザーデータワードとして挿入されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この値は常に有効の必要があります。

tx_vpid_byte2_in 入力 8このポートの値は、 ST 352 パケットの 2 番目のユーザーデータワードとして挿入されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この値は常に有効の必要があります。

tx_vpid_byte3_in 入力 8このポートの値は、 ST 352 パケットの 3 番目のユーザーデータワードとして挿入されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この値は常に有効の必要があります。

tx_vpid_byte4a_in 入力 8

このポートの値は、 ST 352 パケットの 4 番目のユーザーデータワードとして挿入されます。このワードは、 SD-SDI、 HD-SDI、および 3G-SDI レベル A のデータストリームに挿入される ST 352 パケットに対して使用されます。3G-SDI レベル B およびデュアルリンク HD-SDI モードの場合、この値はリンク A のデータストリーム 1 へのみ挿入される ST 352 パケットに使用されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この入力値は常に有効の必要があります。リンク A とリンク B のバイト 4 には、異なる値が可能です (このバイトは、リンク A とリンク B で異なるリンク ID ビットを持つため)。

tx_vpid_byte4b_in 入力 8

このポートの値は、 3G-SDI レベル B およびデュアルリンク HD-SDI モードの場合、リンク B のデータストリーム 1 に挿入される ST 352 パケットの 4 つ目のユーザーデータワードとして挿入されます。この入力値は、 SD-SDI、 HD-SDI、または 3G-SDI レベル A モードには使用されません。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この入力値は常に有効の必要があります。







tx_video_a_y_in 入力 10

SDI TX へ入る SDI データストリーム A Y 入力です。このポートのデータは、 SDI モードに依存します。

• SD-SDI: 多重化 Y/C データストリーム

• HD-SDI: Y コンポーネント


• デュアルリンク HD-SDI または 3G-SDI レベル B-DL: リンク A のデータストリーム 1


tx_video_a_c_in 入力 10

SDI TX へ入る SDI データストリーム A C 入力です。このポートのデータは、 SDI モードに依存します。

• SD-SDI : 未使用

• HD-SDI: インターリーブされた CB および CR コンポーネント



• 3G-SDI レベル B-DS: HD-SDI 信号 1 のインターリーブされた CB および CR コンポーネント

tx_video_b_y_in 入力 10

SDI TX へ入る SDI データストリーム BY 入力です。このポートのデータストリームは、 SDI モードに依存します。

• デュアルリンク HD-SDI または 3G-SDI レベル B-DL: リンク B のデータストリーム 1


その他の SDI モードの場合、この入力ポートは未使用となります。

tx_video_b_c_in 入力 10

SDI TX へ入る SDI データストリーム BC 入力です。このポートのデータストリームは、 SDI モードに依存します。


• 3G-SDI レベル B-DS: HD-SDI 信号 2 のインターリーブされた CB および CR コンポーネント


tx_ds1a_out 出力 10

リンク A データストリーム 1 の出力です。このポートに出力されるデータストリームは、 ST 352 パケット挿入モジュールから送信されます [参照 6]。アプリケーションが補助データパケットを挿入する必要がある場合は、 ST 352 パケットがデータストリーム内にすでに挿入されるように、このポートのデータストリーム出力にそれらを挿入します。アプリケーションによる補助データの挿入が完了したデータストリームは、tx_ds1a_in ポートへ送られます。このポートのデータは、 SDI モードに依存します。

• SD-SDI: インターリーブされた Y/C データストリーム





tx_ds2a_out 出力 10

リンク A データストリーム 2 の出力です。このポートに出力されるデータストリームは、 ST 352 パケット挿入モジュールから送信されます [参照 6]。アプリケーションが補助データパケットを挿入する必要がある場合は、 ST 352 パケットがデータストリーム内にすでに挿入されるように、このポートのデータストリーム出力にそれらを挿入します。アプリケーションによる補助データの挿入が完了したデータストリームは、tx_ds2a_in ポートへ送られます。このポートのデータは、 SDI モードに依存します。

• HD-SDI: インターリーブされた CB/CR コンポーネント


• 3G-SDI レベル B-DS: HD-SDI 信号 1 のインターリーブされた CB/CR コンポーネントデータストリーム







tx_ds1b_out 出力 10

リンク B データストリーム 1 の出力です。このポートに出力されるデータストリームは、 ST352 パケット挿入モジュールから送信されます [参照 6]。アプリケーションが補助データパケットを挿入する必要がある場合は、 ST 352 パケットがデータストリーム内にすでに挿入されるように、このポートのデータストリーム出力にそれらを挿入します。アプリケーションによる補助データの挿入が完了したデータストリームは、tx_ds1b_in ポートへ送られます。このポートのデータは、 SDI モードに依存します。



その他の SDI モードの場合、この出力ポートは未使用となります。

tx_ds2b_out 出力 10

リンク B データストリーム 2 の出力です。このポートに出力されるデータストリームは、 ST 352 パケット挿入モジュールから送信されます [参照 6]。アプリケーションが補助データパケットを挿入する必要がある場合は、 ST 352 パケットがデータストリーム内にすでに挿入されるように、このポートのデータストリーム出力にそれらを挿入します。アプリケーションによる補助データの挿入が完了したデータストリームは、tx_ds2b_in ポートへ送られます。

• デュアルリンク HD-SDI またはデュアルリンク HD-SDI を伝搬する 3G-SDI レベル B: リンク B のデータストリーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI レベル B: HD-SDI 信号 2 のインターリーブされた CB/CR コンポーネント


tx_ds1a_in 入力 10

リンク A データストリーム 1 の入力です。 tx_use_dsin が Low の場合、このポートは無視されます。 tx_use_dsin が High の場合、送信されるデータストリームがこのポートに供給されます。この入力ポートに供給されるデータストリームは、 SDI モードに依存します。

• SD-SDI: インターリーブされた Y/C データストリーム





tx_ds2a_in 入力 10

リンク A データストリーム 2 の入力です。 tx_use_dsin が Low の場合、このポートは無視されます。 tx_use_dsin が High の場合、送信されるデータストリームがこのポートに供給されます。この入力ポートに供給されるデータストリームは、 SDI モードに依存します。

• HD-SDI: インターリーブされた CB/CR コンポーネント

• デュアルリンク HD-SDI または 3G-SDI レベル B-DL: リンク A 3G-SDI レベル B-DS のデータストリーム 2: HD-SDI 信号 1 のインターリーブされた CB/CR コンポーネントデータストリーム

tx_ds1b_in 入力 10

リンク B データストリーム 1 の入力です。 tx_use_dsin が Low の場合、このポートは無視されます。 tx_use_dsin が High の場合、送信されるデータストリームがこのポートに供給されます。この入力ポートに供給されるデータストリームは、 SDI モードに依存します。










tx_ds2b_in 入力 10

リンク B データストリーム 2 の入力です。 tx_use_dsin が Low の場合、このポートは無視されます。 tx_use_dsin が High の場合、送信されるデータストリームがこのポートに供給されます。この入力ポートに供給されるデータストリームは、 SDI モードに依存します。

• デュアルリンク HD-SDI またはデュアルリンク HD-SDI を伝搬する 3G-SDI レベル B: リンク B のデータストリーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI レベル B: HD-SDI 信号のインターリーブされた CB/CR コンポーネント


tx_use_dsin 入力 1

この入力は、 SDI TX から送られるデータストリームのソースを制御します。この入力が High の場合、送信されるデータストリームのソースは tx_ds1a_in、 tx_ds2a_in、tx_ds1b_in、および tx_ds2b_in です。この入力が Low の場合、送信されるデータストリームのソースはコア内部となり、 ST 352 パケットインサーターから直接送信されます。アプリケーションが補助データを挿入する必要がある場合は、 tx_use_dsin ポートを High に設定すると、アプリケーションはデータストリームを変更でき、変更したデータストリームをトランスミッターの tx_dsxx_in ポートへ渡すことができます。補助データの挿入が不要な場合は、 tx_use_dsin 入力を Low に設定すると、 tx_dsxx_in ポートは無視されます。

tx_ce_align_err_out 出力 1

この出力は、 SD-SDI モードの場合に tx_sd_ce 入力の 5/6/5/6 クロックサイクルリズムに問題があることを示します。 SD-SDI モードでは、 tx_sd_ce 信号は一定の 5/6/5/6 クロックサイクルリズムに従う必要があります。このリズムから外れると、 SD-SDI シリアルストリームが正しく生成されない可能性があります。このリズムが正しくない場合、 tx_ce_align_err 出力信号が High に遷移します。このポートは、tx_sd_bitrep_bypass が Low になっている場合に限り SD-SDI モードでのみ有効です。

tx_slew_out 出力 1 外部 SDI ケーブルイコライザーのスルーレート信号を制御するための信号です。 TX のモードが SD-SDI の場合に High となります。その他のモードでは Low になります。

tx_change_done_out 出力 1

GTH TX が初期化されている間またはリセットされている間、あるいは GTH DRP レジスタや txsysclksel ポートが動的に変更されている間、この出力は Low になります。シーケンスが問題なく完了すると、 tx_change_done_out 出力が High にアサートされます。この出力は gth_drpclk_in に同期します。

tx_change_fail_out 出力 1

通常モードでは、この出力は常に Low です。制御モジュールが GTH TX の初期化シーケンス、リセットシーケンス、または GTH DRP や txsysclksel ポートの動的な変更シーケンスを正常に終了できなかった場合にのみ High になります。このようなエラーが発生すると、 tx_change_fail_out ポートが High にアサートされ、 tx_change_fail_code ポートによってこのエラーの種類が示されます。 tx_change_fail_out が High に遷移して、エラーが生じた場合には、 tx_rst_in および gth_wiz_reset_tx_pll_and_datapath_in を使用してトランスミッター全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。

tx_change_fail_code_out 出力 3tx_change_fail ポートが High になると、 tx_change_fail_code ポートはエラーの種類を示します。このポートのエンコードについては、表 9 を参照してください。この出力は gth_drpclk_in に同期します。

DRP コントローラーのポート

drp_fail_out 出力 1

通常モードでは、この出力は常に Low です。制御モジュールが GTH DRP トランザクションを正常に終了できなかった場合にのみ High になります。このようなエラーが発生すると、 drp_fail_out ポートが High にアサートされて、 thedrp_fail_cnt_out ポートがインクリメントします。エラーが生じて drp_fail_out が High に遷移した場合は、gth_wiz_reset_all_in を使用して GTH 全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。

drp_fail_cnt_out 出力 8 このポートは、エラーが生じた DRP トランザクション数を示します。

SDI ラッパーサポートの GTH ポート







gth_wiz_reset_all_in 入力 1トランシーバープリミティブの PLL (位相ロックループ) およびアクティブなデータ方向をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_tx_pll_and_datapath_in 入力 1

トランシーバープリミティブの送信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_rx_pll_and_datapath_in 入力 1

トランシーバープリミティブの受信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_txresetdone_out 出力 1 トランシーバープリミティブのトランスミッターリセットシーケンスが正しく完了したことを示すアクティブ High の信号です。この出力は tx_usrclk_out に同期します。

gth_wiz_rxresetdone_out 出力 1 トランシーバープリミティブのレシーバーリセットシーケンスが完了したことを示すアクティブ High の信号です。この出力は rx_usrclk_out に同期します。

gth_drpclk_in 入力 1 GTH への DRP クロックです。このポートは通常、 rx_fxdclk_in と同じクロックで駆動されます。

gth_qpll0_refclk_p_in 入力 1 このポートは、 MGTREFCLK0P または MGTREFCLK1P FPGA のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの I ピンを駆動します。

gth_qpll0_refclk_n_in 入力 1 このポートは、 MGTREFCLK0N または MGTREFCLK1N のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの IB ピンを駆動します。

gth_qpll0_reset_in 入力 1 GTHE3_COMMON プリミティブの QPLL0RESET ピンのアクティブ High リセット入力です。

gth_qpll0_clk_out 出力 1 SDI ラッパーの gth_qpll0_clk_in ポートへ接続する必要があります。 GTHE3_COMMON プリミティブの QPLL0OUTCLK ポートからのクロック出力です。

gth_qpll0_refclk_out 出力 1 SDI ラッパーの gth_qpll0_refclk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QLL0OUTREFCLK ポートからのクロック出力です。

gth_qpll0_lock_out 出力 1SDI ラッパーの gth_qpll0_lock_in ポートへ接続する必要があります。GTHE3_COMMON の QPLL0LOCK ポートから送信される、QPLL0 のロックを示すアクティブ High 出力です。

gth_qpll1_refclk_p_in 入力 1 このポートは、 MGTREFCLK0P または MGTREFCLK1P FPGA のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの I ピンを駆動します。

gth_qpll1_refclk_n_in 入力 1 このポートは、 MGTREFCLK0N または MGTREFCLK1N のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの IB ピンを駆動します。

gth_qpll1_reset_in 入力 1 GTHE3_COMMON プリミティブの QPLL1RESET ピンのアクティブ High リセット入力です。

gth_qpll1_clk_out 出力 1 SDI ラッパーの gth_qpll1_clk_in ポートへ接続する必要があります。 GTHE3_COMMON プリミティブの QPLL1OUTCLK ポートからのクロック出力です。

gth_qpll1_refclk_out 出力 1 SDI ラッパーの gth_qpll1_refclk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QLL1OUTREFCLK ポートからのクロック出力です。

gth_qpll1_lock_out 出力 1SDI ラッパーの gth_qpll1_lock_in ポートへ接続する必要があります。GTHE3_COMMON の QPLL1LOCK ポートから送信される、QPLL1 のロックを示すアクティブ High 出力です。

gth_cpll_refclk_out 出力 1 このポートは、 SDI ラッパーの gth_cpll_refclk_in ポートへ接続することを目的としています。 IBUFDS_GTE3 プリミティブから送信されるクロック出力です。

gth_cpll_lock_out 出力 1 GTHE3_CHANNEL の CPLLLOCK ポートからのアクティブ High の周波数ロック出力です。

gth_rxn_in 入力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHRXN 差動入力へ接続します。

gth_rxp_in 入力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHRXP 差動入力へ接続します。







gth_txn_out 出力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHTXN 差動出力へ接続します。

gth_txp_out 出力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHYXP 差動出力へ接続します。

SDI ラッパーの GTH ポート

gth_wiz_reset_all_in 入力 1トランシーバープリミティブの PLL (位相ロックループ) およびアクティブなデータ方向をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_tx_pll_and_datapath_in 入力 1

トランシーバープリミティブの送信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_rx_pll_and_datapath_in 入力 1

トランシーバープリミティブの受信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_txresetdone_out 出力 1 トランシーバープリミティブのトランスミッターリセットシーケンスが正しく完了したことを示すアクティブ High の信号です。この出力は tx_usrclk_out に同期します。

gth_wiz_rxresetdone_out 出力 1 トランシーバープリミティブのレシーバーリセットシーケンスが完了したことを示すアクティブ High の信号です。この出力は rx_usrclk_out に同期します。

gth_drpclk_in 入力 1 GTH への DRP クロックです。このポートは通常、 rx_fxdclk_in と同じクロックで駆動されます。

gth_qpll0_clk_in 入力 1 SDI ラッパーサポートの gth_qpll0_clk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL0OUTCLK ポートからのクロック入力です。

gth_qpll0_refclk_in 入力 1 SDI ラッパーサポートの gth_qpll0_refclk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL0OUTREFCLK ポートからのクロック入力です。

gth_qpll0_lock_in 入力 1SDI ラッパーサポートの gth_qpll0_lock_out ポートへ接続する必要があります。GTHE3_COMMON の QPLL0LOCK ポートから送信される、QPLL0 のロックを示すアクティブ High 出力です。

gth_qpll1_clk_in 入力 1 SDI ラッパーサポートの gth_qpll1_clk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL1OUTCLK ポートからのクロック入力です。

gth_qpll1_refclk_in 入力 1 SDI ラッパーサポートの gth_qpll1_refclk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL1OUTREFCLK ポートからのクロック入力です。

gth_qpll1_lock_in 入力 1SDI ラッパーサポートの gth_qpll1_lock_out ポートへ接続する必要があります。GTHE3_COMMON の QPLL1LOCK ポートから送信される、QPLL1 のロックを示すアクティブ High 出力です。

gth_cpll_refclk_in 入力 1 GTHE3_CHANNEL プリミティブの GTREFCLK 用のクロック入力です。通常、このポートは、 IBUFDS_GTE3 プリミティブからのクロックで駆動されます。

gth_cpll_lock_out 出力 1 GTHE3_CHANNEL の CPLLLOCK ポートからのアクティブ High の周波数ロック出力です。

gth_rxn_in 入力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHRXN 差動入力へ接続します。

gth_rxp_in 入力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHRXP 差動入力へ接続します。

gth_txn_out 出力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHTXN 差動出力へ接続します。

gth_txp_out 出力 1 このポートは、 GTHE3_CHANNEL プリミティブの GTHYXP 差動出力へ接続します。

注記:1. RX EDH プロセッサを含まない SDI コアを生成した場合 ( SMPTE SD/HD/3G-SDI LogiCORE IPの GUI で有効なオプション)、 RX EDH プロセッサに

関連する RX ポートはありません。 SDI コアに RX EDH プロセッサが含まれない場合は、 RX EDH プロセッサに対応するために必要なすべてのポー

トが含まれている kugth_3gsdi_wrapper.v SDI ラッパーファイルを使用しないでください。代わりに、 kugth_3gsdi_norxedh_wrapper.v SDI ラッパーファイルを使用してください。







表 6 に、 SDI ラッパーへ適用できるパラメーターを示します。

ビデオ伝送検出ポート

SDI コアの RX 部には SDI 転送フォーマット検出回路があります。この回路では、 SDI データストリームにおけるビデオ転送のタイミングを分析し、受信しているビデオフォーマットを判断します。この回路の動作は、 ST 352 ペイロード ID パケットの有無に依存しません。この回路は、画像フォーマットではなく転送フォーマットを判断します。これらの両フォーマットは通常は同じですが、必ずしもそうとは限りません。たとえば、 3G-SDI レベル B-DL で 1080p 50 Hz のビデオ転送が行われる場合、実際のビデオ転送は 1080i 50 Hz となります。転送はインターレース方式で、画像はプログレッシブ方式です。

rx_t_family 出力ポートでは、 SDI 信号の転送におけるビデオフォーマットファミリを示す 4 ビットのコードを提供します。表 7 に、この出力ポートのエンコードを示します。また転送検出ユニットは、 SDI 転送の方式 (インターレースまたはプログレッシブ) も判断し、 rx_t_scan 出力ポートへレポートします。

表 6: SDI ラッパーのパラメーターリスト

名前タイプデフォルト説明

SDI IP のパラメーター

INCLUDE_RX_EDH_PROCESSOR 文字列 TRUE

TRUE の場合、 SD-SDI モードでのエラー検出に使用する EDH プロセッサが RX 部に含まれます。

FALSE の場合、 EDH プロセッサは RX 部に含まれません。

SDI GTH TX コントローラーのパラメーター

TXPLLCLKSEL_TX_M_0 バイナリ 2'b11このパラメーターは、 tx_m_in がロジック Low の場合、 GTHE3_CHANNEL の txpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、2'b11 (QPLL0)、および 2'b10 (QPLL1) です。

TXPLLCLKSEL_TX_M_1 バイナリ 2'b10このパラメーターは、 tx_m_in がロジック High の場合、 GTHE3_CHANNEL の txpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、2'b11 (QPLL0)、および 2'b10 (QPLL1) です。

SDI GTH RX コントローラーのパラメーター

RX_FXDCLK_FREQ 整数 27,000,000SDI ラッパーの clk ポートの固定周波数を指定 (Hz) します。このクロックの公称周波数は、タイミングを満たすため、このクロックに依存する制御モジュールが正しく動作するように適切に指定します。

RXPLLCLKSEL_RX_M_0 バイナリ 2'b11このパラメーターは、 3'b110 を除くすべての rx_mode_out 値の場合に、GTHE3_CHANNEL の rxpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、 2'b11 (QPLL0)、および 2'b10 (QPLL1) です。

RXPLLCLKSEL_RX_M_1 バイナリ 2'b11

このパラメーターは、 GTHE3_CHANNEL の rxpllclksel ピンに適用される値を指定します。このアプリケーションノートでは、このパラメーターを使用しません。このパラメーターは RXPLLCLKSEL_RX_M_0 と同じ値に設定できます。有効な値は、 2'b00 (CPLL)、 2'b11 (QPLL0)、および 2'b10 (QPLL1) です。

GTH Transceiver Wizard IP のパラメーター

XY_SITE 文字列 x0y16 このパラメーターは、 FPGA 内における GTH Wizard IP インスタンスの場所を指定します。

表 7: rx_t_family_out のエンコード

rx_t_family 転送ビデオフォーマットアクティブピクセル

0000 SMPTE ST 274 1,920 x 1,080

0001 SMPTE ST 296 1,280 x 720

0010 SMPTE ST 2048-2 2,048 x 1,080

0011 SMPTE ST 295 1,920 x 1,080

1000 NTSC 720 x 486

1001 PAL 720 x 486





転送フォーマット検出回路は、 SDI 信号の転送レートも判断します。 rx_t_rate_out ポートで転送フレームレートを示します (表 8 参照)。

フレームレートのエンコードは、 SMPTE ST 352 ビデオペイロード ID パケットの画像レートフィールドとして使用されるエンコードと同じです。ただし、 rx_t_rate_out は、画像レートではなく、転送フレームレートを示します。また、rx_t_rate_out ポートの値は、インターレース転送であっても常にフレームレートを示します。

重要: SDI RX が SDI 信号にロックした後、転送フォーマット検出回路が転送フォーマットを認識するまでに、大で 2 ビデオフレーム必要です。

SD-SDI RX EDH プロセッサ

SDI レシーバーには、 SD-SDI モードでのレシーバーエラーを検出するために、 EDH プロセッサをオプションで含めることができます。 EDH プロセッサは、 SD-SDI データストリーム内の EDH パケットをアップデートしません。単にエラーをレポートし、各 EDH パケットからのエラーフラグをキャプチャするだけです。

EDH プロセッサには、エラーがあるフィールドの数をカウントする 16 ビットのカウンターがあります。現在のエラー数は、 SDI ラッパーの rx_edh_errcnt_out ポートに出力されます。カウンター値は、 rx_edh_clr_errcnt_in がロジック High にアサートされるとクリアされます。ユーザーは、 rx_edh_errcnt_en_in ポートを使用し、このカウンターでカウントされるエラーの種類を指定できます。このポートには、 16 個の異なるエラータイプを有効/無効に設定するための 16 ビットがあります。ロジック High に設定されたビットに基づいて、対応するエラータイプがカウンターでカウントされるようになります。ロジック Low に設定されたビットは、対応するエラータイプを無効にします。同じフィールドで複数のエラーが生じる場合、 EDH エラーカウンターは 1 つしかインクリメントしません。表 9 に、 rx_edh_errcnt_en_in ポートのビットのエンコードを示します。

1111 不明

その他予約

表 8: rx_t_rate_out のエンコード

rx_t_rate_out フレームレート

0000 なし

0010 23.98 Hz

0011 24 Hz

0100 47.95 Hz

0101 25 Hz

0110 29.97 Hz

0111 30 Hz

1000 48 Hz

1001 50 Hz

1010 59.94 Hz

1011 60 Hz

その他予約

表 7: rx_t_family_out のエンコード (続き)

rx_t_family 転送ビデオフォーマットアクティブピクセル

表 9: rx_edh_errcnt_en_in のビット

ビットエラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー





ANC エラーは補助データパケット内のエラーを示し、 FF エラーはフルフィールド (Full Field) CRC で検出されるエラーを示し、 AP エラーはアクティブ画像 (Active Picture) CRC で検出されるエラーを示します。 EDH パケットチェックサムエラーは、 EDH パケット内でチェックサムエラーが生じたことを示します。

ANC、 FF、 AP それぞれのエラー条件には、 5 つの個々のエラーフラグがあります。これらのフラグがロジック High にアサートされることで、エラー条件を示します。 EDH パケットの EDH、 EDA、 IDH、 IDA、および UES エラーフラグの詳細は、 SMPTE RP 165 [参照 1] の資料を参照してください。

• EDH エラー : EDH プロセッサがフィールドで CRC エラー (ANC パケットのチェックサムエラー ) を検出すると、このエラー条件が生じます。たとえば、 FF EDH エラーフラグは、フルフィールド CRC でエラーが検出したことを示します。

• EDA エラー : 受信した EDH パケットの EDA または EDH フラグがアサートされると、このエラー条件が生じます。

• IDH エラー : このエラー条件は、 RX EDH プロセッサでサポートされていません。

• IDA エラー : 受信した EDH パケットの IDA または IDH フラグがアサートされると、このエラー条件が生じます。

• UES エラー : 受信した EDH パケットの UES フラグがアサートされると、このエラー条件が生じます。

エラーカウンターが有効の場合、これらがカウントされると同時に、検出された ANC EDH、 AP EDH、および FF EDH エラーも rx_edh_anc_out、 rx_edh_ap_out、および rx_edh_ff_out ポートのそれぞれのアサートによって示されます。つまり、 rx_edh_anc ポートは、補助データパケットにチェックサムエラーが検出されるとアサートされます。 rx_edh_ap ポートは、計算されたアクティブ画像 CRC が EDH パケット内の AP CRC と一致していない場合にアサートされます。rx_edh_ff_out ポートは、計算されたフルフィールド CRC が EDH パケット内の FF CRC と一致していない場合にアサートされます。

RX EDH プロセッサも、 EDH パケットからの ANC、 AP、および FF エラーフラグを rx_edh_anc_flags_out、rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートにそれぞれ出力します。これらの出力ポートでは、後に受信した EDH パケットで生じたフラグを正確に反映します。したがって、これらは、エラーカウンターをインクリメントするための検出されたエラーや rx_edh_anc_out、 rx_edh_ap_out、および rx_edh_ff_out ポートの出力とは異なります。たとえば、rx_edh_ap_flags_out ポートの EDH フラグ (ビット 0) は、後に受信した EDH パケットで AP EDH フラグがセットされたことを示しますが、 rx_edh_ap_out ポートは、 EDH プロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケットの AP CRC と一致していないことを示します。

rx_edh_anc_flags_out、 rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートは、それぞれ 5 ビット幅です。これら 3 つすべてのポートのエンコードは同じです (表 10 参照)。

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA エラー

14 AP UES エラー

15 EDH パケットチェックサムエラー

表 10: ANC、 AP、および FF エラーフラグのポートエンコード

ビットエラー

0 EDH

1 EDA

表 9: rx_edh_errcnt_en_in のビット (続き)

ビットエラー





また、 RX EDH プロセッサは、 EDH パケットのフォーマットやコンテンツに応じて 4 つのエラーフラグを生成します。これらのエラーフラグは、 rx_edh_packet_flags_out ポートに出力されます。表 11 に、このポートのエンコードを示します。

GTH の初期化とリセット、および変更シーケンスのエラーコード

GTH RX の初期化シーケンスまたはリセットシーケンス、あるいは RX SDI モードの動的変更を実行中にエラーが発生すると、 rx_change_fail_out ポートがロジック High にアサートされてエラーコードが rx_change_fail_code_out ポートに出力されます。各シーケンスは、リトライカウンターで許容される大回数まで再実行された後にのみ、エラーで終了します。リトライ可能な大回数は、 RX_RETRY_CNTR_MSB パラメーターまたは SDI ラッパーモジュールの kugth_3gsdi_control.v ジェネリックで指定したリトライカウンターのビット幅で制御されます。リトライの回数は次の式で求められます。

リトライ = 2 RX_RETRY_CNTR_MSB - 1

表 12 に、 rx_change_fail_out ポートのエンコードを示します。

2 IDH

3 IDA

4 UES

表 11: rx_edh_packet_flags ポートのエンコード

ビットエラー

0 EDH パケットを確認できない

1 EDH パケットのユーザーデータワードにパリティエラーがある

2 EDH パケットにチェックサムエラーがある

3 EDH パケットにフォーマットエラーがある (無効なデータ数など)

表 12: rx_change_fail_code_out ポートのエンコード

コード説明

0 予約

1

GTH トランシーバーの RXCDR_CFG2 属性を変更することが必要となる RX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 thekugth_3gsdi_drp_control 制御モジュールが、書き込まれた RXCDR_CFG2 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

2

GTH トランシーバーの RXOUT_DIV 属性を変更することが必要となる RX SDI モードの変更が要求されると、 kugth_3gsdi_drp_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 kugth_3gsdi_drp_control 制御モジュールが、書き込まれた RXOUT_DIV 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

3

動的変更を実行中に DRP および GTH ポートに対する一連のシーケンスが完了した後、 GTH RX 部分をリセットするために GTH Wizard IP の gtwiz_reset_rx_datapath_in ポートがアサートされます。リトライ後に GTH Wizard IP の gtwiz_reset_rx_done_out ポートがアサートされない場合、このコードでシーケンスにエラーが発生します。

4

GTH トランシーバーの RXDATA_WIDTH 属性を変更することが必要となる RX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 kugth_3gsdi_drp_control 制御モジュールが、書き込まれた RXDATA_WIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

5

GTH トランシーバーの RXINT_DATAWIDTH 属性を変更することが必要となる RX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 kugth_3gsdi_drp_control 制御モジュールが、書き込まれた RXINT_DATAWIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

表 10: ANC、 AP、および FF エラーフラグのポートエンコード (続き)

ビットエラー





rx_change_fail_out ポートがロジック High に遷移するすべてのシーケンスエラーでは、 SDI ラッパーの GTH RX 制御ロジックがエラー状態で停止することばあります。 GTH RX はそのまま SDI 信号を受信できますが、通常実行する SDI モードの動的変更は行いません。 rx_change_fail_out のロジック High 遷移で示されるエラーが生じた場合には、 rx_rst_in および gth_wiz_reset_rx_pll_and_datapath_in を使用して GTH RX 全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。エラーが繰り返される場合は、アプリケーションの設計に問題があると考えられます。

GTH TX の初期化シーケンスまたはリセットシーケンス、あるいは TX SDI モードの動的変更を実行中にエラーが発生すると、 tx_change_fail_out ポートがロジック High にアサートされてエラーコードが tx_change_fail_code_out ポートに出力されます。各シーケンスは、リトライカウンターで許容される大回数まで再実行された後にのみ、エラーで終了します。リトライ可能な大回数は、 TX_RETRY_CNTR_MSB パラメーターまたは SDI ラッパーモジュールの kugth_3gsdi_control.v ジェネリックで指定したリトライカウンターのビット幅で制御されます。

リトライの回数は次の式で求められます。

リトライ = 2 TX_RETRY_CNTR_MSB - 1

表 13 に、 tx_change_fail_code ポートのエンコードを示します。

タイミング制約の適用

SDI ラッパーおよび SDI コアについては、ここに示すクロックの周期にのみ制約を適用する必要があります。

• SDI ラッパー内の clk ポートに適用されるクロック

• SDI ラッパー内の drpclk ポートに適用されるクロック

• SDI ラッパー内の tx_outclk 信号

• SDI ラッパー内の rx_outclk 信号

6 予約

7 予約

表 13: tx_change_fail_code_out ポートのエンコード

コード説明

0 予約

1 GTH トランシーバーの TXDATA_WIDTH 属性を変更することが必要となる TX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 kugth_3gsdi_drp_control 制御モジュールが、書き込まれた TXDATA_WIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

2 GTH トランシーバーの TXINT_DATAWIDTH 属性を変更することが必要となる TX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 vkugth_3gsdi_drp_control 制御モジュールが、書き込まれた TXINT_DATAWIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

3 GTH トランシーバーの TXOUT_DIV 属性を変更することが必要となる TX SDI モードの変更が要求されると、 kugth_3gsdi_control モジュールがこの属性を変更するために DRP 書き込みサイクルを実行しようとします。 kugth_3gsdi_drp_control 制御モジュールが、書き込まれた TXOUT_DIV 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

4 動的変更を実行中に DRP および GTH ポートに対する一連のシーケンスが完了した後、 GTH Wizard IP の gtwiz_reset_tx_datapath_in ポートがアサートされて、GTH TX 部分がリセットされます。リトライ後に GTH Wizard IP の gtwiz_reset_tx_done_out ポートがアサートされない場合、このコードでシーケンスにエラーが発生します。

5 予約

6 予約

7 予約

表 12: rx_change_fail_code_out ポートのエンコード (続き)

コード説明





tx_outclk および rx_outclk クロックは一般に、 148.5 MHz に制約され、場合によっては 150 MHz に切り上げられます。

示されない限り、 Vivado ツールはすべてのクロックが関連すると見なします。通常、 SDI ラッパーのさまざまなクロックは関連していないため、関連していないことを示すには制約が必要です。

SDI サンプルデザインで提供する SDI デモンストレーション例のタイミング制約ファイルを参照してください。

SDI デモンストレーションのコンパイル

リファレンスデザインのコンパイルは 4 つの手順で実行し、約 30 分で完了します。次の手順に従ってコンパイルを開始します。

1. xapp1290-smpte-3gsdi-with-kintex-us-gth-trans.zip ファイルを解凍します。

2. Vivado Design Suite (2016.1 以降) を開きます。

3. Vivado の Tcl コンソールに次を入力します。

4. cd <unzip_dir>\xapp1290

5. all.tcl を source コマンドで実行します。

6. プロジェクトのコンパイルが完了するまで待機します。

Tcl スクリプトは、 6 つの手順でビットストリーム生成を完了します。

1. プロジェクトを作成します。

2. RTL ソースをインポートします。

3. デザインの制約ファイルを追加します。

4. ザイリンクス IP を生成します。

° tx_vio

° rx_vio

° rx_ila

5. x0y16 用の GT Wizard IP (v_smpte_sdi_gtwiz_x0y16)

6. inrevium 社製 12G-SDI FMC カードの制御用に IP インテグレーターサブシステムを構築します。

7. コンパイルを実行します。

重要: ES デバイスの場合、 Vivado で不完全な LUT RAM がデザインに配線されないよう特別な PROHIBIT 制約が必要です。詳細は、販売代理店にお問い合わせください。

FMC コントローラーの SDK プロジェクトの再コンパイル

all.tcl スクリプトの完了後、プロジェクトのハードウェア情報をエクスポートし、 SDK ソースコードをインポートして SDK 環境を準備します。

1. Vivado Design Suite で、 [File] → [Export] → [Export Hardware] をクリックします。

2. [Export Hardware] ウィンドウで次を実行します。

a. [Include bitstream option] をオンにします。

b. [Export to] に<unzip_dir>\xapp1290\srcs\fidus_fmc_ctlr\SW を指定します。

3. [File] → [Launch SDK] をクリックして SDK 統合設計環境 (IDE) を起動します。

a. [Exported Location] および [Workspace] に <unzip_dir>\xapp1290\srcs\fidus_fmc_ctlr\SW を指定します。

b. ボードサポートパッケージウィンドウで、 [File] → [New] → [Board Support Package] をクリックします。

c. [Project name] に「fidus_fmc_ctlr_bsp」と入力し、 [Finish] をクリックします。

d. [Board Support Package Settings] で [OK] をクリックします。

4. SDK IDE で、 [File] → [Import] をクリックします。

5. [Import] ポップアップウィンドウで、次を実行します。





a. [General]→ [Existing Projects] をクリックします。

b. [Next] をクリックします。

c. [Browse] をクリックし、対応するフォルダーを参照していることを確認します。<unzip_dir>\xapp1290\srcs\fidus_fmc_ctlr\SW を指定します。

d. [OK] をクリックします。

e. [fidus_fmc_ctlr] がオンになっていることを確認します。

f. [Finish] をクリックします。

6. fidus_fmc_ctlr に fidus_fmc_ctlr_bsp を割り当てます。

a. SDK で、 [fidus_fmc_ctlr] フォルダーを右クリックします。

b. [Change Referenced BSP] をクリックします。

c. [ ｆ idus_fmc_ctlr_bsp] を選択して [OK] をクリックします。

結果

この文書では、 SMPTE SD/HD/3G-SDI LogiCORE IP コアと Kintex UltraScale FPGA に搭載されている GTH トランシーバーを使用して、 SMPTE SD-SDI、 HD-SDI および 3G-SDI 規格に準拠した SDI インターフェイスを実装する方法について説明しています。このアプリケーションノートで提供している SDI サンプルデザインには、 SDI アプリケーションに GTH トランシーバーを実装する際に欠かせないデバイス特有の制御ロジックが含まれています。また 2 つの SDI デモアプリケーションを用いて Kintex UltraScale FPGA デザインに使用する SDI インプリメンテーションについて詳しく説明しています。

FPGA のリソース使用率

表 14 に、Kintex UltraScale GTH トランシーバーと接続する SDI インターフェイスに必要な FPGA リソースを示しています。

リソース使用数には、 SDI ラッパーサポートインスタンスの中に含まれるインターフェイスの実装に必要なすべてのモジュールが含まれます。ここには、一般的なコンフィギュレーションのリソース使用数を示します。ここに示す結果は、Vivado Design Suite 2016.1 を使用して得た値です。

SDI レシーバーおよびトランスミッターインターフェイスデザインでは、 MMCM ( ミックスドモードクロックマネージャー )、ブロック RAM、または DSP ブロックを使用しません。

通常、 SDI TX と SDI RX それぞれにグローバルクロックまたはリージョナルクロックが 1 つ必要です。 SDI ラッパーにタイミング用として固定周波数のグローバルクロックが 1 つ必要です。このクロックは、通常 GTH DRP クロックとしても使用されます。 FPGA に実装された SDI インターフェイスの数にかかわらず、このような固定周波数のグローバルクロックは 1 つしか必要ありません。

制約

制約ファイルの例は、リファレンスデザインと共に提供されており、 SDI インターフェイスに必要なタイミングおよび配置の制約例として使用できます。タイミングに関して一般に必要となるのは、 GTH トランシーバーの基準クロック IOB ピンの周期制約と、 DRPCLK および SDI ラッパーの rx_fxdclk_in ポートで使用される固定周波数クロックの周期制約です。GTH 基準クロックの制約では、各クロックの周期を 148.5 MHz (通常、 150 MHz に切り上げる) に指定する必要があります。GTH トランシーバーの I/O 配置およびクロックの制約は、各 GTH Wizard IP 内ですでに指定されています。

表 14: Kintex UltraScale GTH SDI インターフェイスに必要な FPGA リソース数

SDI IP およびラッパーのコンフィギュレーションFF LUT メモリ LUT BUFG

最大ラインレート UHD-SDI コア

3G-SDI RX (EDH プロセッサあり ) 2,910 3,072 31 2

RX (EDH プロセッサなし ) 2,539 2,672 29 2



用語解説


用語解説

表 15: 用語の定義

用語説明

3G-SDI

SMPTE ST 424 規格の一般的な総称で、 3 Gb/s シリアルデジタルインターフェイスの略です。 3G-SDI は、 ST 425-1 で定義された 3 つのマッピングモード (3G-SDI レベル A、レベル B-DL、および B-DS) をサポートしています。これらのマッピングモードの詳細は、 ST 425-1 を参照してください。

データストリームの補助 (ANC) データ

SDI インターフェイスを通る実際のデータを指します。データストリームは、 SDI インターフェイスを通過する際、転送データ構造に従ってフォーマットする必要があります。アクティブ画像データに使用されない SDI データストリームに組込まれたビデオ以外のデータに使用されます。 ANC データとして一般的ものとしては、エンベデッドオーディオがあります。 ANC データは、 SMPTE ST 291-1 の定義に基づいて、補助データパケットにフォーマットする必要があります。

EDH データストリーム

SMPTE RP 165 で定義されている SD-SDI 用のエラー訂正およびハンドリングプロトコルです。 SDI インターフェイスを通る実際のデータをサポートします。データストリームは、 SDI インターフェイスを通過する際、転送データ構造に従ってフォーマットする必要があります。

EAV (アクティブビデオの終了) EDH

SMPTE RP 165 規格の一般的な総称で、 SD-SDI 用のエラー訂正およびハンドリングプロトコルです。 SDI 準拠のデータストリームの場合、 EAV はデータストリームに特有な連続する 4 ワードであり、ラインのアクティブ部分の終了や垂直帰線区間の開始をマーキングします。各ビデオラインは、 EAV の初のワードで開始すると考えられています。

HD-SDI EAV (アクティブビデオの終了)

SMPTE ST 292-1 規格の一般的な総称で、 1.5 Gb/s シリアルデジタルインターフェイスの略です。 HD-SDI 準拠のデータストリームの場合、 EAV はデータストリームに特有な連続する 4 ワードであり、ラインのアクティブ部分の終了や垂直帰線区間の開始をマーキングします。各ビデオラインは、 EAV の初のワードで開始すると考えられています。

インターレース HD-SDI

SMPTE ST 292-1 規格の一般的な総称で、 1.5 Gb/s シリアルデジタルインターフェイスの略です。ビデオフレームが 2 つのシーケンシャルフィールドに分割された映像の走査方式です。フィールド 1 には奇数ラインが含まれ、フィールド 2 には偶数ラインが含まれます。フィールド 2 は、フィールド 1 の奇数ラインの間に表示されます。 2 つのフィールドは、半分のフレームタイム差で異なる画を示します。

リンクインターレース

画像の帯域幅がシリアルデジタルインターフェイスの大帯域幅を超える場合は、シリアルデジタルインターフェイスを 2 つまたは 3 つ結合して画像を転送するために帯域幅を拡大できます。複数リンクセットの各シリアルデジタルインターフェイスをリンクと呼びます。 SMPTE ST 372 では、 2 つの HD-SDI リンクを使用してより広帯域幅のビデオフォーマットを転送する方法を定義しています。 ST 425-x ファミリのマルチリンク 3G-SDI 規格は、現在 SMPTE が開発中です。 3G-SDI レベル B-DL 転送では、 1 つの 3G-SDI インターフェイス上のデュアルリンク HD-SDI (ST 372) ペアを両方転送します。 3G-SDI レベル B-DL で伝搬される 2 つのそれぞれの HD-SDI 信号に関しても依然としてリンクと呼びます。リンクインターレースは、ビデオフレームが 2 つのシーケンシャルフィールドに分割された映像の走査方式についても示します。フィールド 1 には奇数ラインが含まれ、フィールド 2 には偶数ラインが含まれます。フィールド 2 は、フィールド 1 の奇数ラインの間に表示されます。 2 つのフィールドは、半分のフレームタイム差で異なる画を示します。

ペイロード ID リンク

ビデオペイロード ID (VPID) とも呼ばれるペイロード ID は、 SMPTE の『Payload Identifier Codes for Serial Digital Interfaces』 (ST 352) [参照 1] で定義される補助データパケットです。 4 つのデータワードを持つ ST 352 ペイロード ID パケットは、ビデオ画像の特性 (ビデオフォーマット、フレームレート、走査構造、色空間など) およびそのペイロードの転送に使用される SDI インターフェイスの種類を識別します。マルチリンクインターフェイスの場合、ペイロード ID には個々のリンクを区別するビットも含まれます。



用語解説


プログレッシブペイロード ID

ノンインターレース映像走査方式です。プログレッシブフレームのすべてのラインは、同じ画に属します。ビデオペイロード ID (VPID) とも呼ばれるペイロード ID は、 SMPTE ST 352で定義される補助データパケットです。 4 つのデータワードを持つ ST 352 ペイロード ID パケットは、ビデオ画像の特性 (ビデオフォーマット、フレームレート、走査構造、色空間など) およびそのペイロードの転送に使用される SDI インターフェイスの種類を識別します。マルチリンクインターフェイスの場合、ペイロード ID には個々のリンクを区別するビットも含まれます。

Serial Digital Interface (SDI) プログレッシブ

元来は、標準解像度のシリアルデジタルインターフェイス、 SMPTE ST 259 規格を指します。 HD-SDI や 3G-SDI の登場により、混乱を避けるために SD-SDI と呼ばれるようになりました。ここでは、 SD-SDI、 HD-SDI、および 3G-SDI の言及には総称的な SDI を用いていますが、具体的に ST 259 について言及する場合は常に SD-SDI を使用しています。ノンインターレース映像走査方式です。プログレッシブフレームのすべてのラインは、同じ画に属します。

SD-SDI (Serial Digital Interface)

SMTPE ST 259 規格の一般的な総称で、標準精細のシリアルデジタルインターフェイスの略です。元来は、標準解像度のシリアルデジタルインターフェイス、SMPTE ST 259 規格を指します。 HD-SDI や 3G-SDI の登場により、混乱を避けるために SD-SDI と呼ばれるようになりました。ここでは、 SD-SDI、 HD-SDI、および 3G-SDI の言及には総称的な SDI を用いていますが、具体的に ST 259 について言及する場合は常に SD-SDI を使用しています。

SMPTE SD-SDI SMTPE (Society of Motion Picture and Television Engineers) ST 259 規格の一般的な総称で、標準精細のシリアルデジタルインターフェイスの略です。

SAV (アクティブビデオの開始) SMPTE

SDI 準拠のデータストリームの場合、 SAV はデータストリームに固有の連続する 4 ワードであり、垂直帰線区間の終了やラインのアクティブ部分の開始をマーキングします。通常サンプル 0 と呼ばれる、ラインの初のアクティブビデオサンプルは SAV のすぐ後に続きます。

同期スイッチング(ポイント、インターバル、ライン)SAV (アクティブビデオの開始)

SMPTE RP 168 では、同期ビデオソースの切り換えが可能なビデオフレームのポイントが定義されています。これは通常、同期スイッチングポイントと呼ばれていますが、実際はライン上の正確なポイントというより、区間やラインの一部として定義されます。同期スイッチング区間を含むラインを、同期スイッチングラインと呼ぶ場合があります。 SDI 準拠のデータストリームの場合、 SAV はデータストリームに固有の連続する 4 ワードであり、垂直帰線区間の終了やラインのアクティブ部分の開始をマーキングします。通常サンプル 0 と呼ばれる、ラインの初のアクティブビデオサンプルは SAV のすぐ後に続きます。

伝送同期スイッチング(ポイント、インターバル、ライン)

インターフェイスデータストリームのデータ組織です。トランスポートデータ層では、ビデオタイミング情報の伝送に使用される EAV や SAV を定義します。SMPTE RP 168 では、同期ビデオソースの切り換えが可能なビデオフレームのポイントが定義されています。これは通常、同期スイッチングポイントと呼ばれていますが、実際はライン上の正確なポイントというより、区間やラインの一部として定義されます。同期スイッチング区間を含むラインを、同期スイッチングラインと呼ぶ場合があります。

タイミングリファレンス信号 (TRS) 伝送

EAV シーケンスと SAV シーケンスの両方について言及する際に使用する一般的な用語です。インターフェイスデータストリームのデータ組織です。トランスポートデータ層では、ビデオタイミング情報の伝送に使用される EAV や SAV を定義します。

XYZ タイミングリファレンス信号 (TRS)

EAV と SAV の 4 番目のワードを XYZ ワードと呼びます。このワードには、ビデオタイミングを示す水平 (H) ビットとフィールド (F) ビットが含まれます。 XYZ ワードには、 XYZ ワードのエラーを検出できる保護ビットも含まれています。 EAV シーケンスと SAV シーケンスの両方について言及する際に使用する一般的な用語としても使用されます。

XYZEAV と SAV の 4 番目のワードを XYZ ワードと呼びます。このワードには、ビデオタイミングを示す水平 (H) ビットとフィールド (F) ビットが含まれます。 XYZ ワードには、 XYZ ワードのエラーを検出できる保護ビットも含まれています。

表 15: 用語の定義 (続き)

用語説明



参考資料


参考資料

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 次の資料は、 SMPTE (Society of Motion Picture and Television Engineers) のサイト (www.smpte.org) から入手できます。

『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』 (RP 165)

『Definition of Vertical Switching Point for Synchronous Video Switching』 (RP 168)

『Television - SDTV Digital Signal/Data - Serial Digital Interface』 (ST 259)

『Television - Ancillary Data Packet and Space Formatting』 (ST 291-1)

『1.5 Gb/s Signal/Data Serial Interface』 (ST 292-1)

『Television - 540 Mb/s Serial Digital Interface』 (ST 344)

『Payload Identifier Codes for Serial Digital Interfaces』 (ST 352)

『Dual Link 1.5 Gb/s Digital Interface for 1920 x 1080 and 2048 x 1080 Picture Formats』 (ST 372)

『Television - 3 Gb/s Signal/Data Serial Interface』 (ST 424)

『Source Image Format and Ancillary Data Mapping for the 3Gb/s Serial Interface』 (ST 425-1)

2. 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

3. 『SMPTE SD/HD/3G-SDI 3.0 LogiCORE IP 製品ガイド』 (PG071: 英語版、日本語版)

4. 『UltraScale FPGAs Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182: 英語版、日本語版)

5. 『UltraScale アーキテクチャ GTH トランシーバー Advance 仕様ユーザーガイド』 (UG576: 英語版、日本語版)

6. 『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482: 英語版、日本語版)

7. 『高速シリアル I/O 向けのダイナミックプログラマブル DRU』 (XAPP875)

8. KCU105 評価キット (www.xilinx.com/kcu105)

9. 『KCU105 ボードユーザーガイド』 (UG917)

10. Fidus inrevium 6G/12G SDI FPGA メザニンカード

° ザイリンクスウェブページ: japan.xilinx.com/products/boards-and-kits/1-5ky5ij.html)

° Fidus Systems 社のウェブページ: www.fidus.com

11. 『Tera Term ターミナルエミュレーターインストールガイド』 (UG1036)

12. 『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033)

13. 『Vivado Design Suite チュートリアル: プログラムおよびデバッグ』 (UG936)

14. PHABRIX 社の SxE Eye and Jitter (ビデオテストジェネレーター、モニター、およびアナライザー ) (www.phabrix.com) など

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=v_smpte_sdi;v=latest;d=pg071-v-smpte-sdi.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=v_smpte_sdi;v=latest;d=j_pg071-v-smpte-sdi.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=gtwizard_ultrascale;v=latest;d=pg182-gtwizard-ultrascale.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=gtwizard_ultrascale;v=latest;d=j_pg182-gtwizard-ultrascale.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdf

www.smpte.org

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug482_7Series_GTP_Transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug482_7Series_GTP_Transceivers.pdf

http://japan.xilinx.com/support/documentation/application_notes/xapp875.pdf

japan.xilinx.com/kcu105

http://japan.xilinx.com/support/documentation/boards_and_kits/kcu105/ug917-kcu105-eval-bd.pdf

japan.xilinx.com/products/boards-and-kits/1-5ky5ij.html

www.fidus.com

http://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1036-tera-term-install.pdf

http://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1033-cp210x-usb-uart-install.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.1;d=ug936-vivado-tutorial-programming-debugging.pdf

www.phabrix.com



改訂履歴


改訂履歴

次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2016 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその

他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属

します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下

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です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けており

ません。あらかじめご了承ください。

日付バージョン内容

2016 年 9 月 29 日 1.1 コアバージョン 1.1 に更新。

2016 年 6 月 24 日 1.0 初版

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http://japan.xilinx.com/legal.htm#tos





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Kintex UltraScale GTH トランシーバーを使用した …...XAPP1290 (v1.1) 2016 年 9 月 29 日 1 japan.xilinx.com この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。