Logické integrované obvody

Základné logické členy : NOT, AND, OR a ich kombinácie

Invertor - NOT

Bipolárne a unipolárne logické obvody

Bipolárna logika - DCTL, RTL, DTL, TTL, I2L, ECL

Unipolárna logika – MOS a CMOS

Kladná alebo záporná logika

Logické hodnoty : logická nula a logická jednotka

Kombinačné a sekvenčné logické obvody

Hustota integrácie-počet prvkov na ploche čipu

Malá hustota integrácie SSI (desať tranzistorov)Stredná hustota integrácie MSIVeľká hustota integrácie LSIVeľmi veľká hustota integrácie VLSI - (90-te roky)Extra veľká hustota integrácie ULSI – (súčasnosť,milióny tranzistorov,väčšinou pamäte)

Kritérium hodnotenia kvality log.obvodu:

Súčin – oneskorenie x spotreba, má byť čo najmenší

log 0 (LOW) ⇒ UOL ,UIL

log 1 (HIGH) ⇒ UOH ,UIH

Logickým úrovniam odpovedajú väčšinounapäťové úrovne

LOW – nižšia hodnota

HIGH – vyššia hodnota

Prevodová charakteristika UO= f(UI)

UILUIH

Sklon -1UO

UI

UOH

UOL

Invertujúci obvod

Neurčitáoblasť

A Y

Amplitúda signálov v logických obvodoch Pracovné napätia-pracovná log0=UOL a log1=UOH

1

0

Neurčitáoblasť

U UIUO

UOH

UOL

NML

NMH

UOH - NMH=UIH

UIH

UIL

UOL+NML=UIL

Neurčitá oblasť

⇒⇒⇒⇒1

0 0

1

Šumová odolnosťNoise Margin

UILUIH

Sklon -1UO

UI

UOH

UOL

Neurčitáoblasť, hazard

UOL UOH

NMHNML

log0 log1

Šumová odolnosť

UOH - NMH=UIH

UOL+NML=UIL

Vlastnosti ideálneho logického hradla

1. Riadi sa len logickou funkciou

2. Má pracovný rozsah logických úrovní.Neurčitá oblasťmá byť čo najužšia

3. Zabezpečenie (regenerácia) pracovných logických úrovní vo všetkých uzloch obvodu

4. Možnosť vetvenia výstupu aj vstupu5. Nízka spotreba, jeden napájací zdroj

6. Log 0 = 0V, log1=UCC, zmena 0 na 1 pri polovičnej hodnote UCC a bez časového oneskorenia

Log. hradlo

UCC,UDD

OutputInput

VstupVýstup

UCC/2UI

Uo UCC

0

Ui

Uo

t

t

T

T

UOH

UOH

0,5UOH

tPHL tPLH

UOL

UOL

0

0

Prechodová analýza signálov- časy oneskorenia

Ui

Uo

t

t

T

T

UOH

UOH

0,5UOH

tPHL tPLH

UOL

UOL

tr tf

tHL tLH

0,5UOH

0,9UOH

0,1UOH

Reálny tvar a oneskorenie signálov

Použitie BJT vo funkcii spínača - invertor, NOT

UBE

UBESAT≈≈≈≈log1 UCESAT ≈≈≈≈ log 0

UBEOFF≈≈≈≈log0UO ≈≈≈≈UCC ≈≈≈≈ log1

RC

ICIB

TRB UCC

UOUI

UBE

UI=UBE+URBUBESAT=0,75V

UBEOFF<0,5VURC

URB

⇒

UCESAT ≈≈≈≈ 0,2V

UCBsat≈-0,65V

IC

UCE≈≈≈≈UCC

ICmAX=UCC/RC

Q?

IBOFF≈UBEOFF

Q

UCESAT

T je ON ⇒ UO=UCESAT

T je OFF ⇒ UO≈UCC

IB

V bipolárnej logike:

+UCC

Priamo viazaná tranzistorová logika DCTL(Direct-Coupled-Transistor-Logic)je najjednoduchším typom logiky, ktorý využívatranzistory. Základným hradlom týchto obvodov je hradlo NOR

IN OUTA B C Y0 0 0 1 1 0 0 0

Y

Obvod je tvorený niekoľkými tranzistormi s prepojenými a uzemnenými emitormi a spoločným kolektorovým odporom.

Stačí, aby jeden z tranzistorov bol vybudený do saturácie a už napätie na výstupe klesne na jeho saturačné napätie, tj. na napätie okolo 0,2 V.

Otvorenie eventuálnych ďalších tranzistorov nespôsobí už podstatnú zmenu výstupného napätia.

Hradlá sú v tomto systéme prepojené priamo.

Preto napätie na výstupe tohto hradla v nevybudenom stave spravidla neprekročí úroveň 1 V (je obmedzené napätím na dióde báza-emitor nasledujúceho hradla).

Predpokladom pre správnu funkciu systému týchto hradiel je úplná zhoda charakteristik jednotlivých tranzistorov.

Ináč tranzistor s nižším napätím báza-emitor spotrebuje väčšinu prúdu plynúceho z kolektorového odporu predchádzajúceho hradla a tranzistory s vyšším napätím báza-emitor zostanú nevybudené.

Tým vznikajú problémy v prepojovaní jednotlivých hradiel medzi sebou, pokiaľ systém nie je umiestnený na jednom čipe.

Tento systém preto nedosiahol širšie uplatnenie v praxi; myšlienka sa však uplatnila v systéme logiky I2L..

Diódovo-tranzistorová logika DTL

(Diode-Transistor-Logic)

Systém diódová tranzistorová logika DTL (Diode-Transistor-Logic) je jedným z obvodov, ktoré sa pre špeciálne účely ešte vyrábajú. Základným hradlom tohoto systému je NAND a vzniklo v podstate kombináciou diódovéhoobvodu AND s invertorom.

Typické oneskorenie signálu na jedno hradlo je 25 ns. Výroba v monolitickej forme je ľahká. Koncepcia systému poskytuje možnosť zaradiť miesto diódy DS Zenerovu diódu a tým získať systém s extrémne vysokou šumovou imunitou.

Vstupný odpor hradla je veľký, ak je vstup na úrovni logickej 1 a rovná sa prakticky R1, ak je vstup na úrovni logickej 0. Výstupný odpor v stave logickej 1 je rovný kolektorovému odporu a v stave logickej nuly je veľmi malý. Hradlá sa dajú ľahko radiť za sebou.

+UCC

NAND

R

T

IN OUTA B Y1 1 0 1 0 1

Vstup

Diódovo-tranzistorová logika DTL

TTL - Transistor Transistor Logic

TTL logické integrované obvody

Vznikli technologickým vývojom po DTL logike

V súčasnosti sú však nahradzované systémami STTL, MOS a CMOS, ktoré majú nižšiu spotrebu a porovnateľnú rýchlosť. Zachovala sa však definícia logických úrovní; pokiaľ má moderný logický systém rovnako definované napäťové úrovne logickej nuly a jednotky, nazýva se kompatibilný s TTL na logických úrovniach (logic level TTL compatible).

TTL logický obvod NAND

IN OUTA B Y1 1 0 1 0 1

UCC

VstupVýstup

130Ω4kΩ 1,6kΩ

1kΩ

T1

T2

T3

T4

+5V

A

B

TOTEM

Viacemitorovýtranzistor T1

Y

R1R2

R3

R4

D

A

B

R1

T2

T1

Diódy reprezentujú priechody tranzistora

B-CE-B

log1⇒ UCC

log 0 ⇒ vstup=spojenie so zemou,výstup UCESAT=0,2V

UCC

Vstup

LowVýstup≈ 0,3V

130Ω4kΩ 1,6kΩ

1kΩ

T1

T2

T3

T4

+5V

A

B

Y

R1R2

R3

R4

+5V

+5V

BEOFF BCONON

ONUCESAT

OFF

IN OUTA B Y1 1 0 1 0 1

IIH=10µA

0,9VDióda OFF

2,1V1,4V

0,7V

0,7V

0,7V

2,9V

T1 inverzný režim0,7V

IILIOL

UCC

Vstup

Highvýstup≈ 3V

130Ω4kΩ 1,6kΩ

1kΩ

T1

T2

T3

T4

+5V

A

B

Y

R1R2

R3

R4

+5V

BEON BCOFFOFF

OFFZvodovýprúd tečie

ON

IN OUTA B Y1 1 0 1 0 1

IIL=-1,1mA

4,4VDióda ON

0 V

T1 aktívny režim

0 V1V IIHIOH

ES

Hodnoty napätí v uzloch závisia aj od zvodových prúdov kolektorových priechodov!!

Hodnoty prúdov v TTL logike 7400

IOH(mAX) = 400 µA

IIH(MAX) = 40 µA

IOL(MAX) = 16 mA

IIL(MAX) = 1,6 mA

TTL NAND prevodová charakteristika UO=f(UI)

UO

Ui

UILmax=0,8V UIHmin=2V

UOL

UOH

log 0=UOL log1=UOH

NMLNMH0

UOLmax≈

T3(ON)T4(OFF)

T4(ON)

T3(ON)

T3(OFF)

T4(ON)0,4V

2,4VUOHmin

V dynamickom režime, pri prechode log 0 do log 1 dochádza ku stavu, kedy sú otvorené tranzistory T3 a T4. Vtedy tečie maximálny prúd zo zdroja UCC

Meriame prúdovú spotrebu.

ICCMAX=(UCC-UCESAT3-UD-UCESAT4)/R4

Zaťažovacia charakteristika

UO

ICC

t

t

3,6V

0

0

30 až 50mA

ICCL ICCH

Invertory môžeme spájať do stupňov,

pojem fan-out (logický zisk)

Znamená vetvenie výstupu, koľko hradiel (ich vstupov) môžeme pripojiť na výstup budiaceho hradla.Logický zisk u TTL logiky =10

fan-in – vetvenie nezávislých vstupov

IOL

IIL

IIL

IIL

≈7400

Logický zisk, Fan-Out

106,1

16

(max)

(max))( ===−

mA

mA

I

IlowoutFan

IL

OL

Príklad vetvenia,budiaci stupeň je v stave LOW

Budiace hradlo

Trojstavová TTL logika – tretí stav(vysoká impedancia), umožňuje tak zvýšiť rýchlosť totem výstupu TTL hradla.

Výstup hradla je v podstate od zberniceodpojený (pripojený ku zbernici cez veľkúimpedanciu).

Tento stav umožňuje rovnako ako hradlos otvoreným kolektorom pripojenie výstupovhradiel do jedného bodu. Vytvára montážny súčin. Tretí stav - vysoká impedancia (MΩ)-tranzistory v totem výstupe sú zatvorené.

A Y

Enable (E)

UCC

VstupVýstup

130Ω4kΩ 1,6kΩ

1kΩ

T1

T2

T3

T4

+5V

A

E

TOTEM

Y

R1R2

R3

R4

D

log0

Hi-Z

A je neaktívny

log1

Ako invertor

A Y=A

A Y=Hi-Z

A Y⇒ Hi-Z

+5V

K ďalším obvodom

Enabledaktívny

Disabledneaktívny

disabled

74LS125,126Neinvertujúce hradlá

Výpočet zisku pre TTL

Fan-out (LOW) = 106,1

16==

mA

mA

I

I

ILMAX

OLMAX

Fan-out (HIGH) = 1040

400==

A

A

I

I

IHMAX

OHMAX

µ

µ

Oneskorenia signálu tpHL a tpLHzodpovedajú prechodom signálu z vysokej úrovne H na nízku úroveň L alebo späť. Oneskorenie je definované vzhľadom na rozhodovaciu úroveň 1,4V.

Maximálna pracovná frekvencia

Fmax = 1/tpHL

Schottkyho S-TTL logika ( LS,ALS) - tranzistory sa nedostanú do stavu plnej saturácie, Schottkyho dióda má malé UP.

⇒⇒⇒⇒

Schottkyho dióda Schottkyho logika

Tieto obvody sú rýchlejšie ako klasické TTL.Pre NPN tranzistor musí byť UCB>0,aby nebolv saturácii, pri UCB =0 je začiatok saturácie.

Oneskorenie STTL

Oneskorenie TTLDesaturačná Schottkyhodióda

Emitorovo viazaná ECL Logika (Emiter Coupled Logic)

Najrýchlešia bipolárna logika, tranzistory nepracujú v saturácii (ako TTL) a preto oneskorenie ≈1ns. NM je veľmi malá ≈250mV. Fan-outs je typicky 25. Spotreba 40mW na hradlo.

Pracuje na princípe spínania prúdu, fixný prúd IEmenší ako ICsat je prepínaný z jedného kolektora na druhý (prúdová logika).

Základným obvodom je diferenciálny zosilňovač. Na výstupy sa pripájajú emitorové sledovače,zabezpečia korektnú logickú úroveň.

Celkový prúd tečúci v ECL logike je konštatný aj pri zmene logických stavov (TTL má prúdové špičky).

Nevýhodou ECL logiky je

neštandardná úroveň log0 a log1, záporné hodnoty a tým nekompabilita s inými logikami

nízka šumová odolnosť

Nutnosť dvoch napájacích zdrojov

Uin

UEE=-5,2V

T1 T2

IE=3mA

RE=1kΩ

300Ω 300ΩUC1 UC2

UBB=-1,3V

T1 ONUC1=-0,9V

UC2=0V

-0,8V

(log1)

T2 ONUC1=0V

UC2=-0,9V

-1,7V

(log 0)

UOUIN

Výstupné log. úrovne sú rôzneod vstupných úrovní.UC1 a UC2 sú vzájomne doplnkové.

Uin

UEE=-5,2V

T1 T2

IE=3mA

RE=1kΩ

300Ω 300ΩUC1 UC2

UBB=-1,3V

UOUT2=

-2V

1,5kΩ

UOUT1=Uin

ES Uin

ES

log0=-1,7V

log1=-0,8V

T1 ONUC1=-0,9V

UC2=0V

-0,8V

(log1)

T2 ONUC1=0V

UC2=-0,9V

-1,7V

(log 0)

UOUIN

Emitorový sledovač má dve funkcie:

1.od UC1 a UC2 sa pripočítava cca -0,8V, čím zabezpečuje korektné výstupné logické úrovne ECL

2.zároveň zabezpečuje veľmi malú výstupnú impedanciu, okolo 7Ω, čo umožňuje vyšší fan-out a rýchlejšie nabíjanie kapacitnej záťaže

300Ω300Ω

UBB=-1,3V

UEE=-5,2V

A B

RE=1kΩ

Emitor.sledovač

UOUT1=A+B

UOUT2=A+B

ECL NOR/OR hradlo

UOUT2

-2V

1,5kΩ

UOUT1

Dvojvstupový člen, NOR/ OR v emitorovo viazanej logike

Obvod NOR

Integrovaná Injekčná Logika (I2L).

Logika so združeným tranzistorom

MTL (Merged-Transistor-Logic)

Predchádzajúce hradlo

Ďalšie hradloHradlo NOR

Viackolektorový tranzistor, injektor

PNP

Rozdiel medzi log1a log0 ≈ 0,5 ÷ 0,6 V, tj. UBE - UCEsat.

NMOS LOGIKA, CMOS LOGIKA

Rovnako ako bipolárny tranzistor aj unipolárny tranzistor sa môže použiť ako invertor (realizuje logickú funkciu NOT)

Ako zaťažovací odpor v kolektore budiaceho tranzistora sa využíva tiež unipolárny Tranzistor,( odpor v integrovanej forme zaberá veľa plochy).MOS alebo CMOS logika sa väčšinou používa ako tzv. dynamická logika.Rýchla - HCMOS logika

MOS invertor

UoTD

N-kanálUT>0

G

D

S CL

UDD(+5V)

Ui

RL

Uo

UDD

RL

RD

⇒⇒⇒⇒

LD

D

DD

o

RR

R

U

U

+=

TD driver

RL záťaž

CLRL časovákonštanta

Uo

UDD

RL

RD

Odpor je nahradený tranzistorom TL

⇒⇒⇒⇒

UDD(+5V)

Uo

TL

N-kanál

TD

N-kanálUT>0

D

S

G

G

D

S CL

NMOS invertor

UDD(+5V)

Ui

Uo

TL

N-kanál

TD

N-kanálUT>0

Uit

D

S

G

G

D

S

0

+UDD TL v saturácii

CL

+0,05V

RON=

1kΩ

RON=

100kΩ

log1 +5V

+5VROFF=

1010Ω

RON=

100kΩ

log0 0V

UOTDTLUI

Uo

Ui0

Prevodová charakteristika

UOL

Uo=UDD-UTL

Dôležitý je RON (katalóg)

+0,05VRON=

1kΩ

RON=

100kΩ

+5V

+5VROFF=

1010Ω

RON=

100kΩ

0V

UOTDTLUI

Hodnota UOL závisí od pomeru odporov kanálovtranzistorov TL a TD ⇒ RL a RD

LD

D

DD

o

RR

R

U

U

+=

Odpor kanála MOS tranzistora je úmerný pomeru:

w

LW je šírka kanála

L je dĺžka kanála

Substrát

G(Gate)S(Source) D(Drain)

B (Bulk)

Kanál

Si-P

N+ N+

Prierez MOSFETu

L

w

NMOS NAND hradlo NMOS NOR hradlo

+5V

TL

D

S

G

A BTD

TD

Y=A+B

TDG

D

+5V

TL

D

S

G

G

A

B

Y=AB

TD

D

Parametre NMOS logiky

Oneskorenie (NAND) ≈ 50 ns

NM ≈ 1,5V

Fan-out ≈ nie je limitovaný,vysoký vstupný odpor

PD - Výkon, spotreba(invertor) ≈ priemerná 0,1mW

Ak Ui=+5V RON(TL)=100kΩ, RON(TD)=1k Ω, ID=5V/101kΩ=50µA , PD=5Vx50µA=0,25mW

Ak Ui= 0V RON(TL)=100kΩ, ROFF(TD)=1010 Ω, ID=0,05nA , PD=5Vx0,05nA=0,25nW

CMOS invertor

+UDD

UiUo

P-kanál

N-kanál

Uo

Ui

UDD

0

UT<0

UT>0

Ui

t

S

D

G

G

D

S

Pstat = 0 W!!!

0

+UDD

0

UDD

OFF

ON

ON

OFF

CL

TL

TD

V statickom režimeje vždy jedentranzistor OFF

0VRON=

1kΩ

ROFF=

1010Ω

+5V

+5VROFF=

1010Ω

RON=

1kΩ

0V

UOTDTLUI

CMOS invertorUo

Ui

UDD

0

LD

D

DD

o

RR

R

U

U

+=

CMOS NAND hradlo+UDD

G

G

G G

D

D

D

S

S

S S

D

A

B

Y=AB

Pkanál

N-kanál

N-kanál

IN OUTA B Y1 1 0 1 0 1

CMOS NOR hradlo

P-kanál

N-kanál

S

S

SS

D

D

DDG

G

G

G

A

BY=A+B

IN OUTA B Y0 0 1 1 0 0

+UDD

Parametre CMOS logiky

74HCT rýchla logika,kompatibilná so vstupmi TTL

Oneskorenie (NAND) ≈ 8 ns pri UDD=5V

NM ≈ 0,9V

Fan-out ≈ 50 - je limitovaný kapacitou,čím viac je napájaných vstupov tým väčšie oneskorenie

CMOS voľné vstupy nesmú ostať nezapojené,statický náboj

Príklad prepojenia TTL a CMOS logík:

TTL – CMOSNapäťové porovnanie:

TTL výstup: VOL = 0,4V VOH, = 2,4VCMOS vstup: VIL = 1,5V VIH = 3,5V -

nedá sa prepojiť (pripojiť R)

Prúdové porovnanie:

TTL výstup: IOL = 16mA IOH, = 0,4mACMOS vstup: IIL = 10µA IIH = 10µA -

dá sa prepojiť

CMOS - TTLNapäťové porovnanie:

CMOS výstup: VOL = 0,05V VOH = 4,95VTTL vstup: VIL = 0,8V VIH = 2,0V -dá sa prepojiť

Prúdové porovnanie:

CMOS výstup: IOL = 0,5mA IOH = 0,5mATTL vstup: IIL = 1,6mA IIH = 40µA -