LogiCORE IP Aurora 64B/66B v6 - XilinxDS815 2012 年 1 月 18 日 japan.xilinx.com 2製品概要 LogiCORE IP Aurora 64B/66B v6.2 機能の概要 Aurora 64B/66B はマルチギガビット

DS815 2012 年 1 月 18 日 japan.xilinx.com 1製品概要

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概要

LogiCORE™ IP Aurora 64B/66B コアは AMBA® プロトコ

ルの AXI4-Stream ユーザーインターフェイスをサポートし

ます。対象となる Virtex®-6 LXT、 SXT、および HXT、Kintex™-7、および Virtex-7 デバイスで高速シリアル

GTX/GTH トランシーバーを使用して Aurora 64B/66B プロ

トコルを実装します。 600Mbps から 194Gbps を超えるス

ループットで、低コスト、汎用のデータチャネルを提供する

ため、サポートされているラインレートで実行している場

合、Virtex-6、Kintex-7、または Virtex-7 FPGA で 16 個まで

の GTX トランシーバー、 Virtex-6 HXT デバイスで 12 個ま

での GTH トランシーバーをサポートできます。

Aurora 64B/66B は、スケーラブルで軽量、高速データレー

トの高速シリアル通信用リンクレイヤープロトコルです。プ

ロトコルはオープンでザイリンクス FPGA テクノロジを使

用してインプリメントすることができます。

Aurora 64B/66B コアのソースコードは CORE Generator™ソフトウェアで生成されます。コアはシンプレックスまたは

フルデュプレックスで、 2 つのシンプルユーザーインター

フェイスのいずれかを選択し、オプションのフロー制御を使

用できます。

Aurora 64B/66B コアは自動化シミュレーションテストを使

用してプロトコルに準拠しているかどうかが検証されます。

機能• 600Mbps から 194Gbps を超えるスループットの汎用

データチャネル

• 16 個までの GTX トランシーバーまたは 12 個までの

GHT トランシーバーをサポート

• Aurora 64B/66B プロトコル仕様 v1.2 準拠 (64B/66B エンコーディング)

• 伝送オーバーヘッドが非常に低い (3%) ためリソースコストが低い

• 使いやすい AXI4-Stream (フレーミング) またはスト

リーミングインターフェイス、およびオプションのフ

ロー制御

• チャネルの自動初期化および管理

• フルデュプレックスまたはシンプレックス

LogiCORE IP Aurora 64B/66Bv6.2

DS815 2012 年 1 月 18 日製品概要

LogiCORE IP に関する情報

コアの内容

サポートされるデバイスファミリ (1)

Virtex-7、 Kintex-7(2)、Virtex-6 LXT/SXT/HXT (3)

サポートされるユーザーインターフェイス

AXI4-Stream

リソース(4) 周波数

LUT

フリ

ップ

フロ

ップ

DSP スラ

イス

ブロック RAM

最大周波数(5)

コンフィギュレーション (6) 4757 7798 0 16 325MHz

コアに含まれるもの

資料製品仕様

ユーザーガイド

デザインファイル

Verilog および VHDL

サンプルデザイン

Verilog および VHDL

テストベンチ Verilog および VHDL

制約ファイルザイリンクス XST 制約ファイル

シミュレーションモデル

なし

テスト済みデザインツール

デザイン入力ツール

CORE Generator ツール

シミュレーション(5)

Mentor Graphics 社の ModelSimザイリンクス社の ISim

Cadence 社の Incisive Enterprise Simulator (IES)

合成ツールXST 13.4

Synopsys 社の Synplify PRO (5)

サポート

japan.xilinx.com/support で提供

注記 : 1. サポートデバイスのリストは、このコアのリリースノートを参照して

ください。2. 詳細は、 DS180 の『7 シリーズ FPGA 概要』を参照してください。3. 詳細は、 DS150 『Virtex-6 ファミリ概要』を参照してください。4. デバイスパフォーマンスのデータについては、表 4 から表 7 を参照し

てください。5. パフォーマンスデータ全体については、10 ページの「パフォーマンス」

を参照してください。6. Virtex-6 XC6LX240T-FF1156 -2 デバイスで 325MHz で実行。Config1

はストリーミングインターフェイス、 6.6Gbps のラインレートをターゲットにしたデュプレックスデータフローの 16 レーン Aurora64B/66B コアです。

サポートされているツールのバージョンは『ISE Design Suite 13.4リリースノートガイド』を参照してください。

http://japan.xilinx.com/support

http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

http://japan.xilinx.com/support/documentation/data_sheets/ds180_7Series_Overview.pdf

http://japan.xilinx.com/support/documentation/data_sheets/j_ds150.pdf

http://japan.xilinx.com

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_4irn.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_4irn.pdf


LogiCORE IP Aurora 64B/66B v6.2

機能の概要

Aurora 64B/66B はマルチギガビットリンクの軽量なシリアル通信プロトコルです (図 1)。 1 つまたは複数の GTX/GTH トラ

ンシーバーを使用してデバイス間のデータ伝送に使用します。接続はフルデュプレックス (双方向データ) またはシンプレッ

クス (一方向データ) にできます。

Aurora 64B/66B がある Aurora 64B/66B チャネルパートナーに接続されていると、このコアによりチャネルが自動的に初期

化されます。初期化後、アプリケーションによりこのチャネルを介してフレームまたはストリームとしてデータが送信されま

す。 Aurora 64B/66B のフレームは任意サイズにすることができ、優先リクエストにより割り込むことができます。ロックの

保持および過度な電磁干渉の防止のため、有効データバイト間のギャップは自動的にアイドル信号で埋められます。フロー制

御は Aurora 64B/66B ではオプションで、リンクパートナーの送信データレートを高めたり、チャネルで短い優先メッセージ

を送信するのに使用できます。

ストリームは Aurora 64B/66B では 1 つの無限フレームとしてインプリメントされます。データが送信されていないときは常

に、リンクを有効にしておくためアイドルが送信されます。ビットエラー、接続のない状態、または装置エラーが多発する

と、コアがリセットして新しいチャネルの初期化が試行されます。 Aurora 64B/66B コアでは、マルチレーンチャネルの受信

側で最大 2 つのシンボルスキューをサポートすることができます。 Aurora 64B/66B プロトコルには 64B/66B エンコーディ

ングが使用されます。64B/66B エンコーディングの伝送オーバーヘッドは、8B/10B エンコーディングの 25% のオーバーヘッ

ドと比較すると非常に低いため (3%)、パフォーマンスを向上させることができます。

X-Ref Target - Figure 1

図 1 : Aurora 64B/66B チャネルの概要

DS528_01_042908




アプリケーション

低リソース、スケーラブルなスループット、柔軟性の高いデータインターフェイスが特徴の Aurora 64B/66B コアは、幅広い

アプリケーションで使用できます。そのアプリケーション例には、次のようなものがあります。

• チップ間のリンク : チップ間のパラレル接続を高速シリアル接続に置き換えることで、PCB に必要なトレースおよびレイ

ヤーの数を著しく抑えることができます。 Aurora 64B/66B コアは、 GTX/GTH トランシーバーの使用に必要なロジック

を最低限の FPGA リソースコストで提供します。

• ボード間のリンクおよびバックプレーンのリンク : Aurora 64B/66B では標準 64B/66B エンコーディングが使用されま

す。これは 10 ギガビットイーサネット用の優先エンコーディングで、ケーブルおよびバックプレーンの既存ハードウェ

ア規格との互換性を提供します。Aurora 64B/66B はラインレートおよびチャネル幅の両方で調整可能で、廉価で古いハー

ドウェアでも新しい高パフォーマンスシステムで使用することができます。

• シンプレックス接続 (単一方向) : 高速バックチャネルが不要なアプリケーションもあります。 Aurora 64B/66B のシンプ

レックスプロトコルは、単一方向チャネル初期化を実行する方法を複数提供、バックチャネルがない場合でも GTX/GTHトランシーバーの使用を可能にします。またフルデュプレックスでは使用されないリソースも出てくるため、コストを抑

えることができます。

• ASIC アプリケーション : Aurora 64B/66B は FPGA に限られたものではなく、プログラマブルロジックとハイパフォー

マンス ASIC 間にスケーラブルでハイパフォーマンスなリンクを作成する場合にも使用できます。 Aurora 64B/66B プロ

トコルは単純であるため、 ASIC とFPGA の両方でリソースコストを抑えやすく、また、自動コンプライアンステストと

併用することでAurora 64B/66B バスファンクションモデル (BFM) などのデザインリソース、 Aurora 64B/66B 接続を

確立しやすくなっています。 ASIC アプリケーション用 Aurora ライセンスについては、ザイリンクス販売担当者または

[email protected] までお問い合わせください。

論理ブロック

図 2 は Aurora 64B/66B コアのインプリメンテーションのブロック図です。 Aurora 64B/66B コアの主な論理モジュールには

次のものがあります。

• レーンロジック : 各 GTX/GTH トランシーバーはレーンロジックモジュールのインスタンスで駆動されます。このモ

ジュールは、各 GTX/GTH トランシーバーを初期化し、制御文字のエンコーディングおよびデコーディングとエラー検出

を処理します。


図 2 : Aurora 64B/66B コアのブロック図

DS528_02_121609




• グローバルロジック : Aurora 64B/66B コアのグローバルロジックモジュールはチャネル初期化でチャネルボンディン

グを実行します。チャネルが動作している間、 Aurora 64B/66B プロトコルで定義されている Not Ready アイドル文字を

記録し、エラーがないかすべてのレーンロジックモジュールを監視します。

• RX ユーザーインターフェイス : RX (受信) ユーザーインターフェイスは、チャネルからアプリケーションへとデータを

伝送します。ストリーミングデータは、VALID 信号および READY 信号とデータパスから構成される単純なストリーム

インターフェイスを使用して伝送されます。フレームは標準 AXI4-Stream インターフェイスを使用して伝送されます。こ

のモジュールはフロー制御機能も実行します。

• TX ユーザーインターフェイス : TX (送信) ユーザーインターフェイスは、アプリケーションからチャネルへとデータを

伝送します。ストリーミングデータは、VALID 信号および READY 信号を含むストリームインターフェイスを使用して

伝送されます。データフレームには、標準 AXI4-Stream インターフェイスが使用されます。このモジュールではフロー

制御機能も実行されます。このモジュールにはクロック補正を制御するためのインターフェイスがあり、接続されている

Aurora 64B/66B コア間のクロック周波数の若干の差が原因で発生するエラーを防止するための特殊文字が定期的に送信

されます。通常、このインターフェイスは Aurora 64B/66B コアで提供されている標準クロック補正管理モジュールで駆

動されますが、オフにしたり、カスタムロジックで駆動して特殊な要件に対応することもできます。

コアのパラメーター CORE Generator ツールで Aurora 64B/66B コアのパラメーターを設定してカスタマイズできます。パラメーターを使用して

コアを生成した後はコアの設定を変更しないようにすることを推奨します。表 1 はカスタマイズが可能なパラメーターの一覧

です。

表 1 : コアのパラメーター

パラメーター説明 Aurora 64B/66B コアで

サポートされている値

Aurora Lanes チャネルで使用される GTX または GTH トランシーバーの数

デバイスの選択により、 1 ！～ 16 個の GTX トランシー

バー、または 1 ～ 12 個の

GTH トランシーバー

Dataflow Mode

コアが作成するチャネルの種類。 GTX または GTH トランシーバーを使用

して、 TX 方向でフルデュプレックス、シンプレックス、または RX 方向で

シンプレックスが可能です。

Full-Duplex

Simplex-TX

Simplex-RX

Flow Control

オプションの Aurora 64B/66B フロー制御をイネーブルにします。フロー制

御には次の 2 種類があります。

• ネイティブフロー制御 (NFC) : フルデュプレックスレシーバーで入力

データのレートを制御します。完了モードの NFC ではフレームが完了す

るとアイドル信号が送信されます。即時モードの NFC ではフロー制御

メッセージが到達するとすぐにアイドル信号が送信されます。

• ユーザーフロー制御 (UFC) : アプリケーションがチャネルを介して短い

優先メッセージを相互に送信します。

None

Immediate NFC

Completion NFC

UFC + Immediate NFC

UFC + Completion NFC

User K

Aurora 64B/66B には Aurora インターフェイスではデコードされずユー

ザーに直接渡される制御ブロックが複数含まれています。これらのブロック

は、アプリケーション専門の制御ファンクションをインプリメントするのに

使用できます。使用可能なユーザー K ブロックは 9 つあります。

オン/オフ




コアのインターフェイス

Aurora 64B/66B コアの生成で使用したパラメーターによりそのコアで使用可能なインターフェイス (6 ページの図 3) が決定

します。 Aurora 64B/66B コアには、次の 3 つから 6 つのインターフェイスがあります。

• 6 ページの「ユーザーインターフェイス」

• 6 ページの「ユーザーフロー制御インターフェイス」

• 7 ページの「ネイティブフロー制御インターフェイス」

• 7 ページの「GTX/GTH トランシーバーインターフェイス」

Interface

次の 2 種類のインターフェイスのいずれかを指定できます。

• フレーミング : フレーミングユーザーインターフェイスは AXI4-Streamに準拠しています。初期化後、フレーム処理されたデータを Aurora64B/66B チャネル上で送信できます。フレーミングインターフェイスの

コアのサイズは、ワードアライメントおよび制御文字削除ロジックのた

め、大きくなる傾向があります。

• ストリーミング : ストリーミングユーザーインターフェイスでは、単一

の無限フレームを開始できます。初期化後、VALID および READY 信号

を持つ単純なレジスタ形式のインターフェイスを使用し、フレームに

ワードを書き込むことができます。ユーザーデータは 8 バイトの倍数に

なる必要があります。

Framing (AXI4-Stream)

Streaming

Line Rate

Virtex-7、 Kintex-7、および Virtex-6 FPGA コアのラインレートは GTX トランシーバーの場合で 600Mbps ～ 12.5Gbps まで、GTH トランシーバーの

場合で 2.488Gbps ～ 11.18(1)Gbps までの範囲で CORE Generatorツールで

設定できます。詳細は『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイ

ド』を参照してください。

GTX トランシーバーの場合

600Mbps から 12.5Gbps までGTH トランシーバーの場

合 2.488Gbps から

11.18(1)Gbps まで

GT_REFCLK (MHz)

Virtex-7、Kintex-7、および Virtex-6 デバイスの基準クロックレートを設定

できます。詳細は『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイド』

を参照してください。

有効なレートは、 Virtex-7、Kintex-7、および Virtex-6FPGA の GTX/GTH トラン

シーバーで選択されている

ラインレートおよび使用可

能なクロック乗算器によっ

て異なります。

Clock Source

GTX/GTH トランシーバーにはさまざまな専用および非専用クロックネッ

トワークから基準クロックを供給できます。アプリケーションに最適な基準

クロックネットワークの選択方法は、『LogiCORE IP Aurora 64B/66B v6.2ユーザーガイド』を参照してください。

GTXQ/GTHQ

Lane Assignment

レーンを特定の GTX/GTH トランシーバーに割り当てることができます。

ベストなタイミング結果を得るための GTX/GTH トランシーバー配置方法

および垂直方向のクロッキングの詳細については、『LogiCORE IP Aurora64B/66B v6.2 ユーザーガイド』を参照してください。

GTX/GTH トランシーバー

の任意の組み合わせを選択

できます。

トランシーバーの垂直方向

のクロッキング条件が満た

されるように GTX/GTH トランシーバーは選択する必

要があります。

1. GTH トランシーバーのラインレート範囲は連続するものではありません。サポートされているラインレートの詳細は、『Virtex-7 FPGAデータシート : DC 特性およびスイッチ特性』 (DS183)、『Kintex-7 FPGA データシート : DC 特性およびスイッチ特性』 (DS182)、および『Virtex-6 FPGA データシート : DC 特性およびスイッチ特性』 (DS152) を参照してください。

表 1 : コアのパラメーター (表の続き)

パラメーター説明 Aurora 64B/66B コアで

サポートされている値




• 7 ページの「クロックインターフェイス」

• 7 ページの「クロック補正インターフェイス」

ユーザーインターフェイス

Aurora 64B/66B コアに入出力されるストリーミングまたはフレームデータの読み出しおよび書き込みに必要なポートがすべ

て含まれています。フレーミングインターフェイスを指定して Aurora 64B/66B コアを生成した場合は AXI4-Stream ポート

が使用されます。ストリーミングモジュールの場合は、インターフェイスはデータ有効および準備完了ポートを含む単純な

データポートから構成されます。フルデュプレックスコアには送信 (TX) および受信 (RX) の両方のポートが含まれ、シンプ

レックスコアではサポートされている方向に必要なポートのみが使用されます。すべてのインターフェイスにおいて、コアで

使用される GTX/GTH トランシーバーの数によってデータポートの幅が異なります。

ユーザーフロー制御インターフェイス

ユーザーフロー制御 (UFC) を選択してコアを生成した場合、 UFC インターフェイスが作成されます。 UFC インターフェイ

スの TX 側には、 UFC メッセージを開始するのに使用される REQ (リクエスト )、 TVALID、および TREADY ポート、そし


図 3 : 最上位インターフェイス

制御ユーザー

インターフェイス

Aurora 64B/66B モジュール

ステータス

RX データTX データ




てメッセージの長さを指定するためのポート (MS) があります。 UFC インターフェイスの TVALID および TREADY ポート

により変わりますが、UFC リクエスト直後に UFC の DATA ポートにメッセージデータが送信されます。これを受けて、ユー

ザーインターフェイスの READY ポートがディアサートされ、コアが標準データを受け付けなくなります。これで、UFC デー

タが UFC データポートに書き込み可能になります。

UFC インターフェイスの RX 側には、 UFC メッセージをフレームとして読み出すことができる AXI4-Stream ポートセット

があります。フルデュプレックスモジュールには TX および RX 両方の UFC ポートがありますが、シンプレックスモジュー

ルには、サポートされる方向にデータ送信するために必要なインターフェイスのみが含まれています。

ネイティブフロー制御インターフェイス

ネイティブフロー制御 (NFC) をイネーブルにしてコアを生成した場合、 NFC インターフェイスが作成されます。このイン

ターフェイスには REQ ( リクエスト ) ポートおよび VALID ポートが含まれています。これらのポートは、 NFC メッセージ、

送信を停止するためのアサート時に XOFF コードをレーンパートナーに送信する NFC XOFF ビット、NFC PAUSE カウント

( リクエストされたアイドルサイクル数) を指定するための 16 ビットポート、および NFC XOFF を送信するために使用され

ます。

注記 : NFC 完了モードはストリーミングデザインには使用できません。

ユーザー K ブロックインターフェイス

ユーザー K ブロックをオンにしてコアを生成すると、ユーザー K ブロックインターフェイスが作成されます。ユーザー K ブロックは、制御ブロックを含む特殊シングルブロックコードで、 Aurora インターフェイスではデコードされず、ユーザーに

直接渡されます。これらのブロックは、アプリケーション特定の制御ファンクションをインプリメントするために使用できま

す。 TX 側にはユーザー K ブロック送信を開始するのに使用する VALID および READY ポートと、 9 つあるユーザー K ブロックのうち送信する必要のあるものを示すためのブロック番号ポート (DATA) があります。ユーザー K データは、ユーザー

K ブロックインターフェイスで READY がアサートーとされた後に送信されます。また、これは標準データを受け付けなく

なったことをユーザーインターフェイスに示し、ユーザー K データのユーザー K データポートへの書き込みが可能になりま

す。ユーザー K ブロックはシングルブロックコードです。

ユーザー K ブロックインターフェイスの RX 側には、ユーザー K ブロックの受信を示す RX 有効信号があります。フルデュ

プレックスモジュールには TX および RX 両方のユーザー K ポートがありますが、シンプレックスモジュールには、サポー

トされる方向にデータ送信するために必要なインターフェイスのみが含まれています。

GTX/GTH トランシーバーインターフェイス

GTX/GTH トランシーバーのシリアル I/O ポートおよび Aurora 64B/66B コアの制御ポートおよびステータスポートが含まれ

ています。このインターフェイスは、リセット、ループバック、パワーダウンなどの制御ファンクションへのユーザーアクセ

スを提供します。

クロックインターフェイス

Aurora 64B/66B コアを正しく動作させるのに最も重要なインターフェイスです。クロックインターフェイスには、GTX/GTHトランシーバーを駆動する基準クロック用のポート、 Aurora 64B/66B コアがアプリケーションロジックと共有するパラレル

クロック用のポートがあります。クロックインターフェイスの詳細は、『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイ


クロック補正インターフェイス

データを送信するモジュールに含まれていて、クロック補正の管理に使用されます。 DO_CC ポートが High に駆動されるた

びに、コアはデータのフローおよびフロー制御メッセージを停止し、その後にクロック補正シーケンスを送信します。各 Aurora64B/66B コアにはクロック補正管理モジュールがあり、『Aurora 64B/66B プロトコル仕様』に沿ってクロック補正インター

フェイスを駆動するのに使用されます。同じ物理クロックがチャネルの両サイドで使用されるときは、DO_CC を Low に接続




する必要があります。クロック補正管理インターフェイスの詳細は、『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイド』

を参照してください。

リソース使用

表 2 から10 ページの表 7までは、各デバイスファミリの GTX または GTH トランシーバーで Aurora 64B/66B のフレーミン

グまたはストリーミングに使用されるルックアップテーブル (LUT) およびフリップフロップ (FF) の数を示しています。

Aurora 64B/66B は、これらの表にはないコンフィギュレーションでも使用可能です。これらの表にはフロー制御に使用され

る追加リソースは含まれていません。

表 2 : Virtex-7 ファミリ GTX トランシーバーのフレーミング用リソース

Virtex-7 ファミリ

GTX トランシーバー

フレーミング

デュプレックスシンプレックス

レーンリソースタイプフル

デュプレックスTX のみ RX のみ

1LUT 282 180 218

フリップフロップ 447 221 316

2LUT 523 234 424


4LUT 904 396 788

フリップフロップ 1334 564 1195

8LUT 1700 496 1612

フリップフロップ 2466 917 2327

16LUT 3308 897 3190

フリップフロップ 4737 1799 4591

表 3 : Virtex-7 ファミリ GTX トランシーバーのストリーミング用リソース

Virtex-7 ファミリ


フレーミング


レーンリソースタイプフル

デュプレックスTX のみ RX のみ

1LUT 276 179 200


2LUT 494 233 435


4LUT 880 394 800

フリップフロップ 1330 575 1195

8LUT 1653 602 1558

フリップフロップ 2466 1060 2327

16LUT 3220 1100 3092

フリップフロップ 4738 2012 4591




表 4 : Virtex-6 LXT/SXT/HXT ファミリ GTX トランシーバーのフレーミング用リソース

Virtex-6 LXT/SXT/HXT ファミリ


フレーミング


レーンリソース

タイプ

フルデュプレックス

TX のみ RX のみ

1LUT 355 143 277


2LUT 677 194 556

フリップフロップ 1078 302 834

4LUT 1264 314 1044

フリップフロップ 2038 508 1598

8LUT 2437 467 2068

フリップフロップ 3958 920 3125

16LUT 4748 835 4027

フリップフロップ 7798 1744 6182

表 5 : Virtex-6 LXT/SXT ファミリ GTX トランシーバーのストリーミング用リソース

Virtex-6 LXT/SXT/HXT ファミリ


ストリーミング



タイプ


TX のみ RX のみ

1LUT 354 151 275


2LUT 684 204 550

フリップフロップ 1078 324 834

4LUT 1257 333 1034

フリップフロップ 2038 552 1598

8LUT 2423 528 2038

フリップフロップ 3958 1008 3125

16LUT 4757 966 4000

フリップフロップ 7798 1920 6182

表 6 : Virtex-6 HXT ファミリ GTH トランシーバーのフレーミング用リソース

Virtex-6 HXT ファミリ


フレーミング



タイプ


TX のみ RX のみ

1LUT 2698 1691 1066

フリップフロップ 1320 571 909




パフォーマンス

9 ページの表 4 から10 ページの表 7までリストされている Aurora 64B/66B コアは、スピードグレードが -1 から -3 のデバイ

スで 156.25MHz で実行されています。コアのパフォーマンスの詳細は、『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイ


検証

Aurora 64B/66B コアは Aurora 64B/66B BFM (バスファンクションモデル) およびカスタムテストベンチを使用して検証さ

れています。 Aurora 64B/66B BFM では、インターフェイスレベルのチェックおよびエラーシナリオに加えて、プロトコル

準拠も検証されます。自動テストシステムにより、ランダムに選択された、一般に広く使用されているデザインコンフィギュ

レーションで一連のシミュレーションテストが実行されます。また、 Aurora 64B/66B コアは、ザイリンクスの GTX/GTH トランシーバーのデモボードを使用して、機能、パフォーマンス、信頼性に関して、ハードウェアでテストされています。すべ

てのモジュールを対象とする Aurora 64B/66B 検証テストは、個々のモジュールのパラメーターすべてをテストできるよう、

常に変更されています。

2LUT 4946 3187 2035

フリップフロップ 2485 967 1705

4LUT 9637 6051 3927

フリップフロップ 4773 1780 3237

8LUT 19254 12099 7859

フリップフロップ 9481 3550 6430

表 7 : Virtex-6 HXT ファミリ GTH トランシーバーのストリーミング用リソース



ストリーミング



タイプ


TX のみ RX のみ

1LUT 2703 1690 1137

フリップフロップ 1311 585 909

2LUT 4993 3126 2019

フリップフロップ 2485 996 1705

4LUT 9589 6009 3886

フリップフロップ 4773 1827 3237

8LUT 18836 12675 7729

フリップフロップ 9482 3500 6430

表 6 : Virtex-6 HXT ファミリ GTH トランシーバーのフレーミング用リソース (表の続き)



フレーミング



タイプ


TX のみ RX のみ




サポート

ザイリンクスは、製品マニュアルに記述されているように、この LogiCORE IP 製品のテクニカルサポートを提供しています。

マニュアルで定義されていないデバイスにインプリメントしたり、製品マニュアルで記述されている範囲を超えてカスタマイ

ズしたり、「DO NOT MODIFY」と記述されているセクションに変更を加えたりした場合、タイミング、機能、製品サポート

は保証されません。

注文情報

このザイリンクス LogiCORE IP モジュールは、ザイリンクス ISE® Design Suite で無償配布されており、またザイリンクス

エンドユーザーライセンス規約に従って提供されています。コアは、ザイリンクス ISE ソフトウェアの標準コンポーネント

である CORE Generator ソフトウェアを使用して生成されます。詳細は、 Aurora64B/66B 製品ページを参照してください。

その他の LogiCORE IP モジュールについての情報は、ザイリンクス IP ページをご覧ください。価格および入手については、

ザイリンクス販売代理店までご連絡ください。

参考資料1. ザイリンクス Aurora ウェブサイト : japan.xilinx.com/aurora

• UG775 『LogiCORE IP Aurora 64B/66B v6.2 ユーザーガイド』

• SP011 『Aurora 64B/66B プロトコル仕様』

2. 『AMBA AXI4-Stream プロトコル仕様』

3. これらのザイリンクスの資料は、ザイリンクスサポートウェブサイトからご覧いただけます。

• UG761 『AXI リファレンスガイド』

• UG366 『Virtex-6 FPGA GTX トランシーバーユーザーガイド』

• UG371 Virtex-6 FPGA GTH トランシーバーユーザーガイド

• UG476 『7 Series FPGAs GTX トランシーバーユーザーガイド』

• DS152 『Virtex-6 FPGA データシート : DC 特性およびスイッチ特性』

• DS182 『Kintex-7 FPGA データシート : DC 特性およびスイッチ特性』

• DS183 『Virtex-7 FPGA データシート : DC 特性およびスイッチ特性』

改訂履歴

次の表に、この文書の改訂履歴を示します。

表 8 : 検証に使用されるボード

テストボード

ML623

日付バージョン改訂内容

2010 年 12 月 14 日 1.0 AXI インターフェイスがサポートされたコアの初版。この資料の前リリースは

DS528。

2011 年 6 月 22 日 2.0ISE 13.2 でのコア v6.1 リリース。 Virtex-5 デバイスを削除し、 Virtex-7 および

Kintex-7 デバイスのサポートを追加。 GTH トランシーバーの数を 12 に拡張。

Simplex Both の記述を削除

2012 年 1 月 18 日 2.1 ISE 13.4 でのコア v6.2 リリース

http://japan.xilinx.com/ise/license/license_agreement.htm

http://japan.xilinx.com/ise/license/license_agreement.htm

http://japan.xilinx.com/aurora

http://japan.xilinx.com/ipcenter

http://japan.xilinx.com/company/contact/index.htm

http://japan.xilinx.com/company/contact/index.htm

http://japan.xilinx.com/aurora

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://japan.xilinx.com/support




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LogiCORE IP Aurora 64B/66B v6 - XilinxDS815 2012 年 1 月 18 日 japan.xilinx.com 2製品概要 LogiCORE IP Aurora 64B/66B v6.2 機能の概要 Aurora 64B/66B はマルチギガビット