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1
LSI概論(4)
LSIの製造フローと電気特性
VLSIセンター 藤野 毅
2
LSIの設計・製造工程
設計工程
CADデータ(レイアウトデータ)
転写工程
ドライエッチング
成膜工程
イオン注入
前工程 (ウエハプロセス)
ウエハ製造工程
マスク製作工程フォトマスク(30枚程度)
実装(アセンブリ)工程
テスト工程
後工程
多数のトランジスタを作製して、
相互に配線する
3
LSI回路設計工程
システム設計
LSIの仕様を決定する機能設計
実現すべき機能をブロックごとに言語記述
論理設計
言語記述から論理回路(AND,OR)へ変換テスト設計
LSIテスト回路を埋め込みレイアウト設計
トランジスタを配置し相互に配線する
*機能からレイアウト設計間で様々な検証が入る
レイアウト設計のためにはウエハプロセスの理解が必須
4
レイアウトパターン(全体例)
トランジスタ領域
配線領域
5
レイアウトパターン例(詳細図)
Vdd
Gnd
Out(1)素子分離形成 (2)ゲート形成
In
工程ごとにパターンを分離
(3)コンタクト形成 (4)配線形成
6
マスク製作工程(1)
工程ごとに分離したパターンを使って、下記のような構造のフォトマスクを形成する
クロム(またはMoSi)薄膜(紫外線を遮蔽)
6インチ(約15cm)
石英ガラス基板(紫外線を透過)
~0.1μm
~0.5μm
断面構造外観
7
マスク製作工程(2)
パターンを形成するためには下記のような電子ビーム描画装置を使用する。
電子ビーム描画装置外観(日立HL700)
電子ビーム描画装置内部構造
8
パターンの転写と加工
シリコン基板
被加工膜
フォトレジスト膜
光照射後に現像液に浸すと光照射部が溶解する(ポジ型レジストの場合)
光照射
フォトマスク
転写(リソグラフィー)
レジスト膜塗布
プラズマ照射
加工(エッチング)
レジスト膜除去
9
パターン転写原理と限界
解像度Rは以下の式で表される光源(波長λ)
..ANkR λ⋅=
コンデンサレンズ
1/4~1/5
解像度以下のパターンを作成するために下記の光近接効果補正が行われている
kは0.6~0.8前後の転写プロセスによって決まる値,λは光源の波長,N.Aは投影レンズの開口数でありほぼ光源の波長(0.25~0.19μm)程度のパターンしか得られない
フォトマスク
投影レンズ(開口数N.A.)
ステージ
ステージを少しずつ動かして1つのウエハで数十回露光
縮小投影露光装置の原理
*シノプシス社資料より引用
10
パターン転写装置
光転写装置(ステッパー)外観 光転写装置内部構造
*栃木ニコンホームページより引用
11
ウエハプロセス工程(1)素子分離
Vdd
Out
トランジスタの能動素子領域を作成する、隣接する能動素子間は電気的に分離される
LOCOS (Local Oxidation of Silicon)法による素子分離形成
In
Gnd
完成図素子分離形成
12
ウエハプロセス工程(2)ウエル形成
Vdd
Out
トランジスタの能動素子領域に,Pch-トランジスタ領域はn型不純物を注入してNウエルに、Nch-トランジスタ領域はp型不純物を注入してPウエルにする
P-ch Tr
N-ch Tr
In
Gnd完成図ウエル形成工程
13
ウエハプロセス工程(3)ゲート電極
Vdd
Out
トランジスタのゲートパターンを形成後,ソースドレイン電極を形成するために,Pch-トランジスタ領域はp型不純物を注入してP型に、Nch-トランジスタ領域はn型不純物を注入してN型にする
P-ch Tr
ウエル形成時とは逆の不純物を注入することに注意
In
N-ch TrGnd完成図ゲート形成
14
ウエハプロセス工程(4)配線工程
Vdd
Out
本例は,第1層の配線までしか図示していない
実際は,「絶縁膜の塗布⇒コンタクト開口⇒配線パターン作成」を何回も繰り返し,多層の配線構造が形成される
コンタクト形成 配線形成
(注) 2層以降の穴は、ビアホールまたはスルーホールと呼ばれる
In
Gnd
15
ウエハプロセス完了後の構造
上層の配線ほど膜厚,線幅を大きくして配線抵抗を下げている
Cu配線
トレンチ分離
16
デザインルール
レイアウト設計者は,プロセス部門から提示されるデザインマニュアルのルールを遵守してレイアウトを行わなければならない
ルールを守っているかを計算機で確認するため,DRC (Design Rule Check)を行う:ケイデンス社のDraculaなど微細化に伴って,DRC以外にも近接効果補正,アンテナルール,CMP充填ルールなど様々なルールが必要になってきている。
デザインルールの一例
③②
④
⑤
【同一レイア間のルール】①素子分離の最小幅②ゲートパターンの最小間隔③ゲートパターンの最小寸法
【異種レイア間のルール】
④素子分離領域へのゲートパターン寸法⑤ゲートーコンタクト間隔
①
17
配線抵抗の計算
LSIのスピードを律速しているのは配線の抵抗と容量
W:配線幅L:配線長さH:配線膜厚
・配線抵抗Rは下式で計算できる
ρ××
=WHLR
L
cmAl Ω≈ µρ 3)(H
・レイアウト設計者はHを変えられないので,シート抵抗ρsの方が使いやすいW
□/1.0)( Ω≈Alsρ
sWLR ρ×=
通常,この値はデザインマニュアルに記載されている
・Alの膜厚が0.3μmの場合は下記の値となる
18
配線の容量
配線は隣接配線,上下配線の間に寄生容量を持つ
SL
この値もデザインマニュアルに記載されるが,最先端のAl配線では通常0.1~0.5fF/μm程度である
配線本数を少なくできるのであれば,
(1)隣接配線間隔Sを広くすれば寄生容量を小さくできる
(2)配線幅Lを太くすると,対上下配線の容量が増加するため容量は増加するが,抵抗は小さくなるため,信号遅延を小さくすることができる
19
信号の遅延モデル
トランジスタが,容量と抵抗を持つ配線を経由して,次段のトランジスタのゲート容量を駆動している
遅延時間
Vdd
0V
Vdd
0V0V0V
0V
20
LSI中の様々な寄生容量
LSI中には前スライドのほかに様々な寄生抵抗,寄生容量があるLSIの信号遅延の正確な計算には,これらの値を求めることが必要で,LPE(Layout Parameter Extractor)というCADツールが使われる
①
②
③①ソースドレイン容量
②コンタクト抵抗
③ゲート配線抵抗
21
寄生抵抗を低減するプロセス
シリサイド:シリコンと金属の化合物⇒シリコンと金属の接触点の抵抗を低減例:WSi,TiSi,CoSi,NiSiサリサイド:トランジスタのゲート,ソース,ドレイン領域に自己整合的にシリサイドを形成する⇒Self Aligned Silicide
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LSI中の容量素子・抵抗素子
LSIで回路を構成する,受動素子としては,容量や抵抗素子も必要
容量としてはMOS容量抵抗としてはシリサイド化しないN+,P+拡散抵抗拡散抵抗値はプロセスに大きく依存するが50~500Ω/□程度
N型
P+型
LSI概論(4)LSIの設計・製造工程LSI回路設計工程レイアウトパターン(全体例)レイアウトパターン例(詳細図)マスク製作工程(1)マスク製作工程(2)パターンの転写と加工パターン転写原理と限界パターン転写装置ウエハプロセス工程(1)素子分離ウエハプロセス工程(2)ウエル形成ウエハプロセス工程(3)ゲート電極ウエハプロセス工程(4)配線工程ウエハプロセス完了後の構造デザインルール配線抵抗の計算配線の容量信号の遅延モデルLSI中の様々な寄生容量寄生抵抗を低減するプロセスLSI中の容量素子・抵抗素子