MAX II デバイス・ハンドブックAltera Corporation v Preliminary MAX II デバイス・ハンドブック目次セクション II. PCB レイアウトのガイドライン

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MAX II デバイス・ハンドブック

MII5V1-1.3/JP

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ii Altera CorporationPreliminary

Altera Corporation

目次

改訂日付 .......................................................................................................................... ix

このハンドブックについて ............................................................................................. xiアルテラへのお問い合わせ ......................................................................................................................................... xi表記規則 ......................................................................................................................................................................... xi

セクション I. MAX IIデバイス・ファミリ・データシート改訂履歴 .................................................................................................................................................. セクション I–2

第 1章概要特長 ............................................................................................................................................................................... 1–2

第 2章 MAX IIアーキテクチャロジック・アレイ・ブロック ................................................................................................................................... 2–5

LABインタコネクト ............................................................................................................................................ 2–6LABコントロール信号 ........................................................................................................................................ 2–6

ロジック・エレメント ............................................................................................................................................... 2–8LUTチェインとレジスタ・チェイン ................................................................................................................ 2–9addnsub信号 ....................................................................................................................................................... 2–10LEの動作モード .................................................................................................................................................. 2–10

MultiTrackインタコネクト ..................................................................................................................................... 2–16グローバル信号 ......................................................................................................................................................... 2–22ユーザ・フラッシュ・メモリ・ブロック ............................................................................................................. 2–24

UFMストレージ ................................................................................................................................................. 2–25内部オシレータ ................................................................................................................................................... 2–26プログラム、消去、およびビジー信号 ........................................................................................................... 2–26自動インクリメント・アドレス指定 ............................................................................................................... 2–26シリアル・インタフェース ............................................................................................................................... 2–27UFMブロックからロジック・アレイへのインタフェース ......................................................................... 2–27

MultiVoltコア ........................................................................................................................................................... 2–29I/O構造 ...................................................................................................................................................................... 2–30高速 I/O接続 ....................................................................................................................................................... 2–31I/Oブロック ........................................................................................................................................................ 2–32標準 I/O規格およびバンク ............................................................................................................................... 2–35シュミット・トリガ ........................................................................................................................................... 2–38出力イネーブル信号 ........................................................................................................................................... 2–39プログラマブル・ドライブ強度 ....................................................................................................................... 2–39スルー・レート・コントロール ....................................................................................................................... 2–40オープン・ドレイン出力 ................................................................................................................................... 2–40プログラマブル・グランド・ピン ................................................................................................................... 2–41バス・ホールド ................................................................................................................................................... 2–41

iiiPreliminary

目次 MAX II デバイス・ハンドブック

プログラマブル・プルアップ抵抗 ................................................................................................................... 2–41プログラマブル入力遅延 ................................................................................................................................... 2–42MultiVolt I/Oインタフェース ......................................................................................................................... 2–42

第 3章 JTAGおよびイン・システム・プログラマビリティJTAGトランスレータ ........................................................................................................................................... 3–3

イン・システム・プログラマビリティ ................................................................................................................... 3–5IEEE 1532サポート ............................................................................................................................................... 3–5STAPL (Jam Standard Test & Programming Language） ................................................................................ 3–6プログラミング・シーケンス ............................................................................................................................. 3–6UFMプログラミング ........................................................................................................................................... 3–7イン・システム・プログラミング・クランプ ................................................................................................. 3–8リアルタイム ISP ................................................................................................................................................... 3–8デザイン・セキュリティ ..................................................................................................................................... 3–9外部ハードウェアによるプログラミング ......................................................................................................... 3–9

第 4章 MAX IIデバイスのホット・ソケットおよびパワー・オン・リセットホット・ソケット ....................................................................................................................................................... 4–1

MAX IIのホット・ソケット仕様 ....................................................................................................................... 4–1MAX IIデバイスへのホット・ソケット機能の実装 ....................................................................................... 4–3

パワー・オン・リセット回路 ................................................................................................................................... 4–6パワー・アップ特性 ............................................................................................................................................. 4–6

第 5章 DC & スイッチング特性動作条件 ....................................................................................................................................................................... 5–1絶対最大定格 ......................................................................................................................................................... 5–1推奨動作条件 ......................................................................................................................................................... 5–2プログラミング /イレース仕様 ......................................................................................................................... 5–3DC特性 ................................................................................................................................................................... 5–4標準 I/O規格 ......................................................................................................................................................... 5–5バス・ホールド特性 ............................................................................................................................................. 5–7パワー・アップ・タイミング ............................................................................................................................. 5–8

消費電力 ....................................................................................................................................................................... 5–8タイミング・モデルと仕様 ....................................................................................................................................... 5–8暫定的なタイミングと最終的なタイミング ..................................................................................................... 5–9性能 ....................................................................................................................................................................... 5–10内部タイミング・パラメータ ........................................................................................................................... 5–11外部タイミング・パラメータ ........................................................................................................................... 5–19外部タイミング I/O追加遅延 ........................................................................................................................... 5–22最大入力および出力クロック・レート ........................................................................................................... 5–26JTAGタイミング規格 ......................................................................................................................................... 5–27

第 6章参照および製品コードデバイス・ピン配置 ................................................................................................................................................... 6–1製品コード ................................................................................................................................................................... 6–1

iv Altera CorporationPreliminary

MAX II デバイス・ハンドブック目次

セクション II. PCBレイアウトのガイドライン改訂履歴 ................................................................................................................................................. セクション II–1

第 7章パッケージ情報ボード・デカップリングのガイドライン ............................................................................................................... 7–1デバイスとパッケージの相互参照 ........................................................................................................................... 7–1熱抵抗 ........................................................................................................................................................................... 7–2パッケージ外形 ........................................................................................................................................................... 7–2

100ピン・プラスチック薄型クワッド・フラット・パック（TQFP） ........................................................... 7–3144ピン・プラスチック薄型クワッド・フラット・パック（TQFP） ........................................................... 7–5256ピン非耐熱 FineLineボール・グリッド・アレイ ..................................................................................... 7–7324ピン非耐熱 FineLineボール・グリッド・アレイ ..................................................................................... 7–9

第 8章多電圧システムにおける MAX IIデバイスの使用標準 I/O規格 ............................................................................................................................................................... 8–2MultiVoltコアと I/O動作 ........................................................................................................................................ 8–35.0 Vデバイスの互換性 .............................................................................................................................................. 8–45.0 V互換を実現するための推奨動作条件 .............................................................................................................. 8–9ホット・ソケット ..................................................................................................................................................... 8–10パワー・アップ・シーケンス ................................................................................................................................. 8–10パワー・オン・リセット ......................................................................................................................................... 8–10まとめ ......................................................................................................................................................................... 8–11

セクション III. ユーザ・フラッシュ・メモリ改訂履歴 ................................................................................................................................................セクション III–2

第 9章 MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用UFMアレイの説明 ..................................................................................................................................................... 9–1メモリ構成マップ ................................................................................................................................................. 9–1UFMストレージの使用とアクセス ................................................................................................................... 9–2

UFM機能の説明 ......................................................................................................................................................... 9–2UFMアドレス・レジスタ ................................................................................................................................... 9–5UFMデータ・レジスタ ....................................................................................................................................... 9–6UFMプログラム /消去コントロール・ブロック ........................................................................................... 9–7オシレータ ............................................................................................................................................................. 9–8

UFM動作モード ......................................................................................................................................................... 9–9読み出し /ストリーム・リード ....................................................................................................................... 9–10プログラム ........................................................................................................................................................... 9–11イレース ............................................................................................................................................................... 9–12

JTAGを使用した UFMのプログラミングと読み出し ....................................................................................... 9–13UFMブロックのソフトウェア・サポート ........................................................................................................... 9–14シリアル・ペリフェラル・インタフェース ................................................................................................... 9–15パラレル・インタフェース ............................................................................................................................... 9–33None（アルテラ・シリアル・インタフェース） ............................................................................................ 9–37

メモリ・コンテンツ・ファイルの作成 ................................................................................................................. 9–39シミュレーション・パラメータ ............................................................................................................................. 9–42まとめ ......................................................................................................................................................................... 9–42

Altera Corporation vPreliminary


第 10章シリアル EEPROMと MAX IIユーザ・フラッシュ・メモリの置き換えデザインの検討事項 ................................................................................................................................................. 10–1ベンダおよびデバイスのリスト ............................................................................................................................. 10–3まとめ ....................................................................................................................................................................... 10–16

セクション IV. イン・システム・プログラマビリティ改訂履歴 ............................................................................................................................................... セクション IV–2

第 11章 MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン全体的な ISPガイドライン ...................................................................................................................................... 11–1動作条件 ............................................................................................................................................................... 11–1イン・システム・プログラミング中の UFM操作 ........................................................................................ 11–2イン・システム・プログラミングの割り込み ............................................................................................... 11–3MultiVoltデバイスとパワー・アップ・シーケンス ..................................................................................... 11–3イン・システム・プログラミング中にトライ・ステートになる I/Oピン .............................................. 11–4イン・システム・プログラミング中の JTAGピンのプルアップとプルダウン ....................................... 11–4

IEEE Std. 1149.1信号 ................................................................................................................................................ 11–5TCK信号 .............................................................................................................................................................. 11–5ダウンロード・ケーブルを使用したプログラミング ................................................................................... 11–6IEEE Std. 1149.1回路のディセーブル .............................................................................................................. 11–7異なる電圧レベルでの動作 ............................................................................................................................... 11–7

シーケンシャル・プログラミングと同時プログラミングの比較 ..................................................................... 11–8シーケンシャル・プログラミング ................................................................................................................... 11–8同時プログラミング ........................................................................................................................................... 11–8

ISPトラブルシューティング・ガイドライン ....................................................................................................... 11–9無効 IDおよびデバイスが認識されないメッセージ ..................................................................................... 11–9トラブルシューティングのヒント ................................................................................................................. 11–11

エンベデッド・プロセッサを使用した ISP ......................................................................................................... 11–12プロセッサおよびメモリ要件 ......................................................................................................................... 11–12Jam Playerの移植 ............................................................................................................................................. 11–13

イン・サーキット・テスタによる ISP ................................................................................................................. 11–13まとめ ....................................................................................................................................................................... 11–13

第 12章 MAX IIデバイスのリアルタイム ISP および ISP クランプリアルタイム ISP ....................................................................................................................................................... 12–1リアルタイム ISPの動作 .................................................................................................................................... 12–1Quartus II開発ソフトウェアを使用したリアルタイム ISP ......................................................................... 12–3Jamおよび JBC Playerを使用したリアルタイム ISP .................................................................................... 12–4

ISPクランプ ............................................................................................................................................................... 12–5ISPクランプの動作方式 ..................................................................................................................................... 12–5Quartus II開発ソフトウェアでの ISPクランプの使用 ................................................................................ 12–6Jam/JBCファイルを使用した ISPクランプ ................................................................................................. 12–12

まとめ ....................................................................................................................................................................... 12–13

vi Altera CorporationPreliminary

MAX II デバイス・ハンドブック目次

第 13章 MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テストIEEE Std. 1149.1 BSTアーキテクチャ .................................................................................................................... 13–2IEEE Std. 1149.1バウンダリ・スキャン・レジスタ ............................................................................................ 13–4

MAX IIデバイス I/Oピンのバウンダリ・スキャン・セル ........................................................................ 13–5JTAGピンおよび電源ピン ................................................................................................................................. 13–7

IEEE Std. 1149.1 BST動作コントロール ................................................................................................................ 13–7SAMPLE/PRELOAD命令モード .................................................................................................................. 13–11EXTEST命令モード .......................................................................................................................................... 13–14BYPASS命令モード .......................................................................................................................................... 13–16IDCODE命令モード ......................................................................................................................................... 13–17USERCODE命令モード ................................................................................................................................... 13–17CLAMP命令モード .......................................................................................................................................... 13–18HIGHZ命令モード ........................................................................................................................................... 13–18

JTAGチェインでの I/O電圧のサポート ............................................................................................................ 13–18IEEE Std. 1149.1 BST回路のディセーブル .......................................................................................................... 13–19IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン .................................................................. 13–20BSDL（Boundary Scan Description Language）のサポート .......................................................................... 13–20まとめ ....................................................................................................................................................................... 13–21

第 14章エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用エンベデッド・システム ......................................................................................................................................... 14–1エンベデッド・プロセッサへの JTAGチェインの接続 ............................................................................... 14–1ボード・レイアウト ........................................................................................................................................... 14–4

ソフトウェア開発 ..................................................................................................................................................... 14–5Jamファイル（.jamおよび .jbc） ...................................................................................................................... 14–6Jamファイルの生成 ............................................................................................................................................ 14–6Jam Player ............................................................................................................................................................ 14–9

Jamを使用したデバイスのアップデート ............................................................................................................ 14–19まとめ ....................................................................................................................................................................... 14–23

第 15章イン・システム・プログラミングへの Agilent 3070テスタの使用Agilent 3070用の新しい PLD製品 ........................................................................................................................ 15–1デバイス・サポート ................................................................................................................................................. 15–1PLD ISPソフトウェアを使用しない Agilent 3070開発フロー ......................................................................... 15–1ステップ 1: PCBおよびテスト冶具の作成 ...................................................................................................... 15–3ステップ 2: Serial Vector Formatファイルの作成 ......................................................................................... 15–4ステップ 3: SVFファイルの PCFファイルへの変換 ..................................................................................... 15–5ステップ 4:ファイルからの実行可能テストの作成 ...................................................................................... 15–6ステップ 5:実行可能テストのコンパイル ...................................................................................................... 15–8ステップ 6:テストのデバッグ .......................................................................................................................... 15–9

PLD ISPソフトウェアを使用した Agilent 3070開発フロー ........................................................................... 15–10プログラミング時間 ............................................................................................................................................... 15–12ガイドライン ........................................................................................................................................................... 15–13まとめ ....................................................................................................................................................................... 15–13

Altera Corporation viiPreliminary


セクション V. デザインの検討事項改訂履歴 ................................................................................................................................................. セクション V–1

第 16章 MAX IIデバイスのタイミング情報外部タイミング・パラメータ ................................................................................................................................. 16–1内部タイミング・パラメータ ................................................................................................................................. 16–2MAX II UFMの内部タイミング・パラメータ ..................................................................................................... 16–4タイミング・モデル ................................................................................................................................................. 16–4タイミング遅延の計算 ............................................................................................................................................. 16–5プログラマブル入力遅延 ......................................................................................................................................... 16–8タイミング・モデルと Quartus IIタイミング・アナライザの比較 ................................................................. 16–9まとめ ......................................................................................................................................................................... 16–9

第 17章 MAX IIデバイスの消費電力と評価方法MAX IIデバイスの消費電力 ................................................................................................................................... 17–1パワー・カリキュレータ・スプレッドシートを使用したMAX IIの電力見積もり ...................................... 17–3

Excel Macro .......................................................................................................................................................... 17–3Deviceセクション .............................................................................................................................................. 17–6ICCSTANDBYセクション ........................................................................................................................................ 17–8User Flash Memory Dynamic Powerセクション .......................................................................................... 17–8Logic Array Dynamic Powerセクション ........................................................................................................ 17–9General I/O AC Powerセクション ............................................................................................................... 17–13General I/O DC Powerセクション ............................................................................................................... 17–15Total Powerセクション ................................................................................................................................... 17–16Thermal Analysisセクション ......................................................................................................................... 17–17

省電力手法 ............................................................................................................................................................... 17–19まとめ ....................................................................................................................................................................... 17–19

付録 A ASCIIコード表

viii Altera CorporationPreliminary

Altera Corporation

改訂日付

1. 概要改訂日 : 2005年 6月資料番号 : MII51001-1.3

2. MAX IIアーキテクチャ改訂日 : 2004年 12月資料番号 : MII51002-1.2

3. JTAGおよびイン・システム・プログラマビリティ改訂日 : 2004年 12月資料番号 : MII51003-1.2

4. MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット改訂日 : 2004年 6月資料番号 : MII51004-1.2

5. DC & スイッチング特性改訂日 : 2004年 6月資料番号 : MII51005-1.2

6. 参照および製品コード改訂日 : 2005年 6月資料番号 : MII51006-1.1

7. パッケージ情報改訂日 : 2004年 12月資料番号 : MII51007-1.1

8. 多電圧システムにおけるMAX IIデバイスの使用改訂日 : 2004年 1月資料番号 : MII51009-1.2

9. MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用改訂日 : 2004年 1月資料番号 : MII51010-1.3

10. シリアル EEPROMとMAX IIユーザ・フラッシュ・メモリの置き換え改訂日 : 2004年 1月資料番号 : MII51012-1.2

11. MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン改訂日 : 2005年 1月資料番号 : MII51013-1.3

ixPreliminary

改訂日付 MAX II デバイス・ハンドブック

12. MAX IIデバイスのリアルタイム ISP および ISP クランプ改訂日 : 2004年 1月資料番号 : MII51019-1.1

13. MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト改訂日 : 2005年 1月資料番号 : MII51014-1.1

14. エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用改訂日 : 2005年 1月資料番号 : MII51015-1.2

15. イン・システム・プログラミングへの Agilent 3070テスタの使用改訂日 : 2004年 1月資料番号 : MII51016-1.1

16. MAX IIデバイスのタイミング情報改訂日 : 2005年 1月資料番号 : MII51017-1.3

17. MAX IIデバイスの消費電力と評価方法改訂日 : 2005年 1月資料番号 : MII51018-1.2

付録 A. ASCIIコード表改訂日 : 2004年 3月

x Altera CorporationPreliminary

Altera Corporation

このハンドブックについて

本ハンドブックでは、アルテラのMAX® II デバイス・ファミリの総合的な情報を提供しています。

アルテラへのお問い合わせ

アルテラ製品に関する最新情報は、アルテラのWebサイト、www.altera.co.jpをご覧ください。テクニカル・サポートについては、www.altera.co.jp/mysupport にアクセスしてください。また、アルテラの販売代理店にもお問い合わせいただけます。

表記規則本ハンドブックでは、以下の表記規則を使用しています。

書体意味

太字かつ文頭が大文字太字かつ文頭が大文字太字かつ文頭が大文字太字かつ文頭が大文字コマンド名、ダイアログ・ボックス・タイトル、チェックボックス・オプション、およびダイアログ・ボックス・オプションは、太字かつ文頭が大文字で表記されています。例：Save Asダイアログ・ボックス。

太字太字太字太字外部タイミング・パラメータ、ディレクトリ名、プロジェクト名、ディスク・ドライブ名、ファイル名、ファイルの拡張子、およびソフトウェア・ユーティリティ名は、太字で表記されています。例：fMAX, \qdesignsディレクトリ、d:ドライブ、chiptrip.gdfファイル。

斜体かつ文頭が大文字資料のタイトルは、斜体かつ文頭が大文字で表記されています。例：AN 75: High-Speed Board Design。

斜体内部タイミング・パラメータおよび変数は、斜体で表記されています。例：tPIA, n + 1。

変数は、山括弧（<>）で囲み、斜体で表記されています。例：<ファイル名 >、<プロジェクト名 >.pofファイル。

文頭が大文字キーボード・キーおよびメニュー名は、文頭が大文字で表記されています。例：Deleteキー、Optionsメニュー。

「小見出しタイトル」資料内の小見出しおよびオンライン・ヘルプ・トピックのタイトルは、鉤括弧で囲んでいます。例：「表記規則」。

xi

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http://www.altera.com/mysupport

http://www.altera.com/mysupport

表記規則 MAX II デバイス・ハンドブック

Courierフォント信号およびポート名は、Courierフォントで表記されています。例：data1、tdi、input。アクティブ Low信号は、サフィックス nで表示されています（例：resetn）。

表示されている通りに入力する必要のあるものは、Courierフォントで表記されています（例：c:\qdesigns\tutorial\chiptrip.gdf）。また、Reportファイルのような実際のファイル、ファイルの構成要素（例：AHDLキーワードの SUBDESIGN）、ロジック・ファンクション名（例：TRI）も、Courierフォントで表記されています。

1.、2.、3.、およびa.、b.、c.など

手順など項目の順序が重要なものは、番号が付けられリスト形式で表記されています。

• 箇条書きの黒点などは、項目の順序が重要ではないものに付いています。

√√√√ チェックマークは、1ステップしかない手順を表します。

指差しマークは、要注意箇所を表しています。

CAUTIONマークは、特別な配慮および理解が必要であり、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。

注意マークは、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。

矢印は、Enterキーを押すことを示しています。

足跡マークは、詳細情報の参照先を示しています。

書体意味

xii Altera Corporation

Altera Corporation

この資料は更新された最新の英語版が存在し設計の際には、最新の英語版で内容をご確認

セクション I. MAX IIデバイス・ファミリ・データシート

ます。こちらの日本語版は参考用としてご利用ください。ください。

このセクションでは、MAX® II デバイスのデータシートを提供します。この章には、内部アーキテクチャの機能定義、Joint Test Action Group(JTAG)、およびイン・システム・プログラマビリティ (ISP)情報、DC動作条件、AC タイミング・パラメータ、および MAX II デバイスのオーダー情報が記載されています。

このセクションは、以下の章で構成されています。

第 1章　概要

第 2章　MAX IIアーキテクチャ

第 3章　JTAGおよびイン・システム・プログラマビリティ

第 4章　MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット

第 5章　DC & スイッチング特性

第 6章　参照および製品コード

セクション I–1Preliminary

MAX IIデバイス・ファミリ・データシート MAX II デバイス・ハンドブック

改訂履歴以下の表に、第 1章から第 6章までの改訂履歴を示します。

章日付 /バージョン変更内容

1 2005年 6月 v1.3 表 1のタイミング数値を更新。

2004年 12月 v1.2 表 1のタイミング数値を更新。

2004年 6月 v1.1 表 1のタイミング数値を更新。

2 2004年 12月 v1.2 ページ 2-15に段落を追加。

2004年 6月 v1.1 CFMの頭文字を追加。図 2-19を修正。

3 2004年 12月 v1.2 ページ 3-5から 3-8のテキストを更新。

2004年 6月 v1.1 図 3-1を修正。CFMの頭文字を追加。

4 2004年 12月 v1.2 パワー・アップ特性セクションの内容を追加。図 4-5を更新。

2004年 6月 v1.1 図 4-2を修正。

5 2004年 12月 v1.2 タイミング表 5-2、5-4、5-12、および表 15-14から5-34を更新。表 5-31は新規。

2004年 6月 v1.1 タイミング表 5-15から 5-32を更新。

6 2005年 6月 v1.1 二重マーキングの項を削除。

2004年 3月 v1.0 初回リリース

セクション I–2 Altera CorporationPreliminary

Altera Corporation Cor2005年 6月

この資料は英語版を翻訳したもので、内容に用としてご利用ください。設計の際には、最

MII51001-1.3

1. 概要

相違が生じる場合には原文を優先します。こちらの日本語版は参考新の英語版で内容をご確認ください。

はじめに MAX® IIインスタント・オン不揮発性 CPLDファミリは、0.18 µm、6層メタル・フラッシュ・プロセスをベースとし、240～ 2,210ロジック・エレメント（LE）（128～ 2,210等価マクロセル数）の集積度と、8Kビットの不揮発性ストレージを備えています。MAX IIデバイスは、多数の I/O、高速性能、および他の CPLD よりも信頼性の高いフィッティングを提供します。MAX IIデバイスは、MultiVolt™コア、ユーザ・フラッシュ・メモリ（UFM）ブロック、および機能拡張されたイン・システム・プログラマビリティ（ISP）を備えており、バス・ブリッジ、I/O拡張、パワー・オン・リセット（POR）、およびシーケンス・コントロール、デバイス・コンフィギュレーション・コントロールなどのアプリケーションに対するプログラマブルなソリューションを提供するとともに、コストや消費電力を低減します。

以下に、MAX II CPLDファミリ・データシートの主なセクションを示します。

セクションページ

特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1ロジック・アレイ・ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5ロジック・エレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8MultiTrackインタコネクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16グローバル信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22ユーザ・フラッシュ・メモリ・ブロック . . . . . . . . . . . . . . . . . . . 2–24MultiVoltコア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–29I/O構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–30

IEEE Std.1149.1（JTAG）バウンダリ・スキャンのサポート. . . 3–1イン・システム・プログラマビリティ. . . . . . . . . . . . . . . . . . . . . . . 3–5

ホット・ソケット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1パワー・オン・リセット回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–6

動作条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1消費電力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8タイミング・モデルと仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8

デバイス・ピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–1製品コード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–1

e Version a.b.c variable 1–1Preliminary

特長

特長低コスト、低消費電力 CPLD インスタント・オン、不揮発性アーキテクチャわずか 2 mAの待機時電流高速伝播遅延および「Cock-to-Output」タイムを実現ロジック・アレイ・ブロック（LAB）ごとに 2 つのクロックを使用できる 4つのグローバル・クロックを提供

不揮発性ストレージ用の最大 8 Kビット UFMブロック 3.3 V/2.5 Vまたは 1.8 Vのデバイスへの外部電源電圧の供給を可能にするMultiVoltコア

3.3 V、2.5 V、1.8 Vおよび 1.5 Vのロジック・レベルをサポートするMultiVolt I/Oインタフェース

プログラマブル・スルー・レート、ドライブ強度、バス・ホールド、およびプログラマブル・プルアップ抵抗など、バスを扱いやすいアーキテクチャ

耐ノイズ性に優れた入力を可能にするシュミット・トリガ（ピンごとにプログラム可能）

33 MHzでの 3.3 V動作を規定した PCI SIG（Peripheral ComponentInterconnect Special Interest Group）PCI Local Bus Specification、Revision 2.2に完全準拠

ホット・ソケットのサポート IEEE Std. 1149.1-1990準拠の内蔵 JTAG（Joint Test Action Group）バウンダリ・スキャン・テスト（BST）回路

IEEE Std. 1532準拠の ISP回路

表 1–1に、MAX IIデバイスの機能を示します。

表 1–1. MAX II デバイスの機能 (１ /２ )

機能 EPM240 EPM570 EPM1270 EPM2210

LE数 240 570 1,270 2,210

標準等価マクロセル数 192 440 980 1,700

等価マクロセルの範囲 128～ 240 240～ 570 570～ 1,270 1,270～ 2,210

UFMサイズ（ビット） 8,192 8,192 8,192 8,192

最大ユーザ I/Oピン数 80 160 212 272

tPD1 (ns) (1) 4.7 5.4 6.2 7.0

fCNT (MHz) (2) 304 304 304 304

tSU (ns) 1.7 1.2 1.2 1.2

1–2 Altera CorporationMAX II デバイス・ハンドブック Volume 1 2005年 6月

概要

等価マクロセルの詳細については、「MAX II Logic Element toMacrocell Conversion Methodology」ホワイト・ペーパを参照してください。

MAX II デバイスは、-3を最速とする -3、-4、-5の 3つのスピード・グレードで供給されます。これらのスピード・グレードは、全体的な相対性能を表すもので、特定のタイミング・パラメータを表すものであはありません。各スピード・グレードおよび集積度における伝播遅延タイミングの数値については、「DCおよびスイッチング特性」の章を参照してください。表 1–2に、MAX IIデバイスのスピード・グレードを示します。

tCO (ns) 4.3 4.5 4.6 4.6

表 1–1の注：(1) tPDIは、デバイスを対角線上に横切るパスを使用し、単一 LUTと出力ピンに隣接する LABに組み合わせロジックを実装した、ワースト・ケースの I/O配置に対するピン間遅延を表します。

(2) 最大周波数は、クロック入力ピンに対する標準 I/O規格によって制限されます。16ビット・カウンタのクリティカル遅延は、この値よりも高速になります。

表 1–1. MAX II デバイスの機能 (２ /２ )

機能 EPM240 EPM570 EPM1270 EPM2210

表 1–2. MAX IIスピード・グレード

デバイススピード・グレード

-3 -4 -5EPM240 √√√√ √√√√ √√√√

EPM570 √√√√ √√√√ √√√√

EPM1270 √√√√ √√√√ √√√√

EPM2210 √√√√ √√√√ √√√√

Altera Corporation Core Version a.b.c variable 1–32005年 6月 MAX II デバイス・ハンドブック Volume 1

特長

MAX IIデバイスは、省スペース型 FineLine BGA®および薄型クワッド・フラット・パック（TQFP）パッケージで提供されます ( 表 1–3 および1–4を参照 )。MAX IIデバイスは、同じパッケージ・タイプでのバーティカル・マイグレーションをサポートしています（例えば、256ピンFineLineBGAパッケージの EPM570、EPM1270、EPM2210デバイス間でマイグレーションが可能です）。バーティカル・マイグレーションとは、専用ピンおよび JTAG ピンが同じで、電源ピンが各デバイス集積度において、特定のパッケージに対するサブセットまたはスーパセットとなるデバイスにマイグレーションできることを意味します。どのパッケージでも、集積度が最大のデバイスに最も多い電源ピンがあります。したがって、マイグレーションに必要な電源ピンを提供するには、該当するパッケージの計画最大集積度に対応してレイアウトすることが必要です。異なる集積度の間で I/Oピンをマイグレーションする場合は、特定のパッケージ・タイプに関して計画されるすべての集積度に対するピン配置を使用して、利用可能な I/Oピンを相互参照することによって、どの I/Oピンがマイグレーション可能かを特定します。Quartus® II ソフトウェアは、デバイス・マイグレーション・リストが指定されると、自動的に相互参照を行ってすべてのピンをマイグレーションに対応させて配置します。

MAX IIデバイスは、3.3 Vまたは 2.5 Vの外部電源電圧をサポートする内部リニア電圧レギュレータを備えており、電源電圧を 1.8 Vの内部動作電圧に安定化します。MAX IIGデバイスは、1.8 Vのみを外部電源電圧として受け入れます。表 1–5に、MAX IIファミリがサポートする外部電源電圧を示します。

表 1–3. MAX IIのパッケージおよびユーザ I/Oピン数

デバイス100ピン

TQFP144ピン

TQFP256ピン FineLine

BGA324ピン FineLine

BGAEPM240 80

EPM570 76 116 160

EPM1270 116 212

EPM2210 204 272

表 1–4. MAX II TQPFおよび FineLine BGAパッケージ・サイズ

パッケージ 100ピン TQFP 144ピン TQFP 256ピン FineLine BGA

324ピン FineLine BGA

ピッチ (mm) 0.5 0.5 1 1

面積（mm2） 256 484 289 361

長さ ×幅 (mm×mm) 16 × 16 22 × 22 17 × 17 19 × 19


概要

表 1–5. MAX II外部電源電圧

デバイス

EPM240EPM570EPM1270EPM2210

EPM240GEPM570GEPM1270GEPM2210G

(1)

MultiVoltコアの外部電源電圧（VCCINT）(2)

3.3 V、2.5 V 1.8 V

MultiVolt I/Oインタフェースの電圧レベル（VCCIO）

1.5 V、1.8 V、2.5 V、3.3 V

1.5 V、1.8 V、2.5 V、3.3 V

表 1–5の注：(1) MAX II Gデバイスは、内部電圧レギュレータを備えていないため、VCCINTピンで 1.8 Vのみ受け入れます。これらのデバイスの供給状況については、アルテラにお問い合わせください。

(2) MAX IIデバイスは内部では 1.8 Vで動作します。


特長




MII51002-1.2

2. MAX IIアーキテクチャ


機能の説明 MAX® IIデバイスは、カスタム・ロジックを実装する二次元のロウ /カラム・ベース・アーキテクチャを備えています。カラムおよびロウ・インタコネクトによって、ロジック・アレイ・ブロック（LAB）間での信号の相互接続が可能になります。

ロジック・アレイは、それぞれに 10個のロジック・エレメント（LE）がある LABによって構成されます。LEは、ユーザ・ロジック・ファンクションを効率的に実現する小さなロジックの単位です。LABは、デバイス全域に配置されたロウとカラムにグループ化されています。MultiTrack™インタコネクトは、LAB間に高速な精密タイミング遅延を提供します。インタコネクト構造はグローバルに配線されますが、追加ロジック・レベルに対するタイミング遅延は、LE間の高速配線によって最小化されます。

MAX II デバイスの I/O ピンには、デバイス周辺の LAB ロウおよびカラムの末端にある I/Oエレメント (IOE)から信号が供給されます。各 IOEには、複数の高度な機能を備えた双方向 I/Oバッファが内蔵されています。I/O ピンは、シュミット・トリガ入力、および 33 MHz、32 ビット PCI、LVTTLなどのさまざまなシングル・エンド規格をサポートしています。

MAX IIデバイスはグローバル・クロック・ネットワークを提供しています。グローバル・クロック・ネットワークは、デバイス全体を通じてドライブする 4 本のグローバル・クロック・ラインで構成され、デバイス内部のすべてのリソースにクロックを供給します。グローバル・クロック・ラインは、クリア、プリセット、または出力イネーブルなどのコントロール信号に使用することもできます。

図 2-1にMAX IIデバイスの機能ブロック図を示します。


機能の説明

図 2-1. MAX IIデバイスのブロック図

各 MAX II デバイスは、フロアプラン内にフラッシュ・メモリ・ブロックを内蔵しています。EPM240 デバイスでは、このブロックはデバイスの左側に配置されています。EPM570、EPM1270、および EPM2210デバイスの場合、フラッシュ・メモリ・ブロックはデバイスのボトム左側の領域に配置されています。このフラッシュ・メモリ・ストレージの大部分は、専用コンフィギュレーション・フラッシュ・メモリ（CFM）ブロックとして分割されます。CFMブロックは、すべての SRAMコンフィギュレーション情報の不揮発性ストレージを提供します。CFM は、パワー・アップ時にロジックおよび I/Oを自動的にダウンロードおよびコンフィギュレーションして、インスタント・オン動作を実現します。

パワー・アップ時のコンフィギュレーションの詳細については、「MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット」の章を参照してください。

MAX IIデバイス内部のフラッシュ・メモリの一部分は、ユーザ・データ用の小ブロックに分割されます。このユーザ・フラッシュ・メモリ（UFM）ブロックは、8,192 ビットの汎用ユーザ・ストレージになります。UFMは、読み出しおよび書き込み用にロジック・アレイへのプログラマブルなポート接続を提供します。このブロックには 3つの LABロウが隣接していますが、カラム数はデバイスによって異なります。

ロジック・アレイ・ブロック(LAB)

MultiTrack インタコネクト

MultiTrack インタコネクト

ロジック・エレメント


IOE

IOE

IOE IOE



IOE

IOE



IOE IOE





IOE IOE




MAX IIアーキテクチャ

表 2–1に、各デバイスの LABロウおよびカラム数、EPM570、EPM1270、および EPM2210デバイスのフラッシュ・メモリ領域に隣接する LABロウおよびカラム数を示します。ロング LAB ロウは、ロウ I/O ブロックの一方のサイドから他方のサイドに延びる完全な LABロウです。ショート LABロウは、UFMブロックに隣接する LABロウで、その長さは LABカラム幅として示されます。

図 2-2にMAX IIデバイスのフロアプランを示します。

表 2–1. MAX IIデバイスのリソース

デバイス UFMブロック数 LABカラム数LABロウ数

合計 LAB数ロングLABロウ数

ショートLABロウ（幅）数 (1)

EPM240 1 6 4 - 24

EPM570 1 12 4 3 (3) 57

EPM1270 1 16 7 3 (5) 127

EPM2210 1 20 10 3 (7) 221

表 2–1の注：(1) 幅は LABカラム数を長さで示したものです。


機能の説明

図 2-2. MAX IIデバイスのフロアプラン注 (1)

図 2-2の注：(1) ここに示すデバイスは、EPM570デバイスです。EPM1270および EPM2210デバイスは、同様のフロアプランを備えていますがより多くの LABで構成されます。EPM240デバイスの場合、CFMおよびUFMブロックは左に 90°回転してデバイスの左サイドをカバーします。

UFMブロック

CFMブロック

I/Oブロック

ロジック・アレイ・ブロック

I/Oブロック


2つの GCLK入力

2つの GCLK入力

I/Oブロック




各 LABは 10個の LE、LEキャリー・チェイン、LABコントロール信号、ローカル接続、ルック・アップ・テーブル（LUT）チェイン、およびレジスタ・チェイン接続ラインによって構成されています。1つの LABには 26の固有入力が可能で、同じ LABの LE出力からさらに 10本のローカル・フィードバック入力ラインが供給されます。ローカル接続は、同一 LAB内で LE間の信号を転送します。LUTチェイン接続は、1つの LEの LUT出力を隣接する LEに転送し、同じ LAB内で高速シーケンシャル LUT接続を実現します。レジスタ・チェイン接続は、1つの LEのレジスタ出力をLAB内で隣接するLEのレジスタに転送します。Quartus® II開発ソフトウェアは、LABまたは隣接 LAB内に関連ロジックを配置し、ローカル接続、LUTチェイン接続、およびレジスタ・チェイン接続の使用を可能にして、性能と面積効率を向上させます。図 2-3にMAX II LABを示します。

図 2-3. MAX IIの LAB構造

図 2-3の注：(1) IOEに隣接する LABからのみ。

隣接LABまたは IOEからの DirectLink インタコネクト

隣接LABまたは IOEへの DirectLink インタコネクト

ロウ・インタコネクト

カラム・インタコネクト

ローカル接続LAB

隣接LABまたは IOEからの DirectLink

インタコネクト

隣接LABまたは IOEへの

DirectLink インタコネクト

IOEへの高速I/O接続 (1)

IOEへの高速I/O接続 (1)

LE0

LE1

LE2

LE3

LE4

LE6

LE7

LE8

LE9

LE5




LABインタコネクトLABローカル接続は、同一 LAB内の LEをドライブできます。LABローカル接続は、同一 LAB内のカラムとロウのインタコネクトおよび LE出力によってドライブされます。また、左側および右側で隣接する LABは、DirectLink接続を介して LABのローカル接続をドライブできます。この DirectLink接続機能によって、ロウおよびカラム・インタコネクトの使用量が最小限ですむため、さらに性能と柔軟性が向上します。各 LEは、高速ローカル接続および DirectLink接続を介して、他の 30個の LEをドライブすることができます。図 2-4に DirectLink接続を示します。

図 2-4. DirectLink接続

LABコントロール信号各 LABには、LEにコントロール信号をドライブするための専用ロジックが内蔵されています。このコントロール信号には、2 つのクロック、2 つのクロック・イネーブル、2つの非同期クリア、同期クリア、非同期プリセット / ロード、同期ロード、および加算 / 減算の各コントロール信号が含まれ、最大 10 個のコントロール信号を同時に供給します。一般に同期ロード信号および同期クリア信号は、カウンタを実装する際に使用されますが、他のファンクションでも使用することができます。

LAB

右への DirectLink インタコネクト

右のLABまたはIOE出力からのDirectLinkインタコネクト

左のLABまたはIOE出力からの DirectLinkインタコネクト

ローカル接続

左への DirectLink


LE0

LE1

LE2

LE3

LE4

LE6

LE7

LE8

LE9

LE5




各 LABでは、2つのクロック信号と 2つのクロック・イネーブル信号を使用することができます。各 LABのクロック信号とクロック・イネーブル信号はリンクされています。例えば、labclk1信号を使用する特定のLABの LEは、labclkena1信号も使用します。クロックの立ち上がりと立ち下がりの双方のエッジを LAB 内で使用する場合、LAB ワイドの双方のクロック信号を 2つとも使用します。クロック・イネーブル信号がデアサートされると、LABワイドのクロック信号はオフになります。

各 LAB は 2つの非同期クリア信号と 1つの非同期ロード / プリセット信号を使用できます。非同期ロード信号は、非同期ロード・データ入力がHighに接続されるとプリセットとして機能します。

LABワイドの addnsubコントロール信号により、1つの LEで 1ビット加算器および減算器を構成できます。これにより、LEリソースが節約され、相関器やデータに応じて加算と減算を切り替える符号付き乗算器などのロジック・ファンクションの性能が向上します。

グローバル・クロック・ネットワークによってドライブされる LABカラム・クロック [3..0]、および LABローカル接続は、LABワイド・コントロール信号を生成します。MultiTrack配線構造は、非グローバル・コントロール信号を生成するための LAB ローカル接続をドライブします。MultiTrackインタコネクトは本質的に低スキューなため、データの他にもクロックとコントロール信号を分配できます。図 2-5 に LAB コントロール信号の生成回路を示します。

図 2-5. LABワイド・コントロール信号

labclkena1

labclk2labclk1

labclkena2

asyncloadまたは labpre

syncload

専用のLAB カラム・クロック

ローカル接続

ローカル接続

ローカル接続

ローカル接続

ローカル接続

ローカル接続 labclr1

labclr2

synclr

addnsub

4




MAX IIアーキテクチャのロジックの最小単位である LEはコンパクトであり、ロジックを効率的に利用しながら高度な機能を提供します。各 LEには、4 入力 LUT、つまり 4 変数からなる任意の機能を実装できるファンクション・ジェネレータが搭載されています。さらに、各 LEにはプログラマブル・レジスタ、およびキャリー選択機能を備えたキャリー・チェインも内蔵されています。また、1つの LEで、LABワイド・コントロール信号により選択可能なダイナミック・シングル・ビット加算または減算モードもサポートします。各 LEは、すべてのタイプのインタコネクト（ローカル、ロウ、カラム、LUTチェイン、レジスタ・チェイン、DirectLinkインタコネクト）をドライブします。図 2-6を参照してください。

図 2-6. MAX II LE

labclk1

labclk2

labclr2

labpre/aload

キャリー・イン1


LABキャリー・イン

クロックとクロック・イネーブル・セレクト

LAB キャリー・アウト

キャリー・アウト1


ルック・アップ・テーブル（LUT）

キャリー・チェイン

ロウ、カラム、およびDirectLinkの配線

ロウ、カラム、およびDirectLinkの配線

プログラマブル・レジスタ

PRN/ALD

CLRN

D Q

ENA

レジスタ・バイパス

パッキングされたレジスタ・セレクト

チップ・ワイドのリセット（DEV_CLRn）

labclkena1

labclkena2

同期ロードおよびクリア・ロジック

LABワイドの同期ロード

LABワイドの同期クリア

非同期クリア/ プリセット/

ロード・ロジック

data1

data2data3

data4

次のLEに配線される LUTチェイン

labclr1

ローカル配線

レジスタ・チェイン出力

ADATA

addnsub

レジスタ・フィードバック

前のLEから配線された

レジスタ・チェイン



各 LEのプログラマブル・レジスタは、D、T、JK、または SR動作にコンフィギュレーションできます。各レジスタには、データ、真の非同期ロード・データ、クロック、クロック・イネーブル、クリア、および非同期ロード / プリセット入力があります。グローバル信号、汎用 I/O ピン、または任意の LEによって、レジスタのクロック・コントロール信号とクリア・コントロール信号をドライブできます。汎用 I/Oピンまたは LEのいずれかによって、クロック・イネーブル、プリセット、非同期ロード、および非同期データをドライブできます。非同期ロード・データ入力は、LE の data3 入力から供給されます。組み合わせファンクションを実現するときには、LUT出力はレジスタをバイパスし、LE出力に直接ドライブします。

各 LE には、ローカル、ロウ、およびカラム配線リソースをドライブする 3つの出力があります。LUTまたはレジスタ出力は、これらの 3つの出力を個別にドライブできます。2つの LE出力がカラムまたはロウ、およびDirectLink配線接続をドライブし、1つの出力がローカル接続リソースをドライブします。これにより、レジスタがある出力をドライブしている状態で、LUTが別の出力をドライブすることが可能になります。このレジスタ・パッキング機能によって、デバイスはレジスタと LUT を別々の機能に使用できるため、デバイスの稼働率が向上します。別の特殊パッキング・モードでは、レジスタ出力を同じ LEの LUTにフィードバックさせて、レジスタを自身のファンアウト LUTとパッキングできます。これにより、フィッティング機能を向上させる別のメカニズムが実現します。また、LEはラッチされた出力およびラッチされていない出力の両方の LUT出力もドライブ・アウト可能です。

LUTチェインとレジスタ・チェイン3つの一般配線出力に加えて、LAB内の LEには LUTチェイン出力およびレジスタ・チェイン出力があります。LUTチェイン接続により、同一LAB 内の LUT をカスケード接続して広範な入力ファンクションを実現できます。レジスタ・チェイン出力により、同一 LAB内のレジスタをカスケード接続できます。レジスタ・チェイン出力により、LAB は LUTを 1つの組み合わせファンクションに使用したり、レジスタを別のシフト・レジスタの実装に使用することができます。これらのリソースはLAB間の接続を高速化し、同時にローカル接続リソースの節約を図ります。LUTチェイン接続およびレジスタ・チェイン接続の詳細については、2–16ページの「MultiTrackインタコネクト」を参照してください。



addnsub信号LEのダイナミック加算器 /減算器機能は、1組の LEを使用して加算器と減算器の両方を実装するため、ロジック・リソースが節約されます。この機能は、LABワイド・コントロール信号 addnsubによって制御されます。addnsub信号は、A + Bまたは A – Bを実行するように LABを設定します。LUTは加算を実行します。減算は、減算器の 2の補数を加算して計算されます。LAB ワイドの信号は、LAB 内で B ビットを反転し、キャリー・インを 1に設定して、最下位ビット (LSB)に 1を加算して 2 の補数に変換されます。加算器 / 減算器の LSB は、LAB の最初のLEに配置しなければなりません。ここで、LABワイドの addnsub信号が自動的にキャリー・インを 1に設定します。Quartus II コンパイラは、加算器 /減算器のパラメータ化機能を使用するときに、加算器 /減算器機能を自動的に配置して使用します。

LEの動作モードMAX IIの LEは、以下のいずれかのモードで動作します。

ノーマル・モードダイナミック演算モード

各モードでは、LE のリソースがそれぞれ異なる形で使用されます。各モードで、8つの LEへの入力、つまり LABローカル接続からの 4つのデータ入力、前の LEからの carry-in0および carry-in1、前のキャリー・チェイン LABからの LABキャリー・イン、そしてレジスタ・チェイン接続が異なるデスティネーションに転送され、目的のロジック機能が実装されます。LABワイドの信号として供給可能なものは、レジスタへのクロック、非同期クリア、非同期プリセット /ロード、同期クリア、同期ロード、およびクロック・イネーブル・コントロールの各信号です。このような LAB ワイドの信号は、すべての LE モードで使用できます。addnsubコントロール信号は演算モードで使用できます。

Quartus II開発ソフトウェアは、LPM（Library of Parameterized Modules）などのパラメータ化されたファンクションと併用することによって、カウンタ、加算器、減算器、および演算ファンクションなどの一般的なファンクションに対して適切なモードを自動的に選択します。



ノーマル・モード

ノーマル・モードは、汎用ロジック・アプリケーションや組み合わせファンクションに適しています。ノーマル・モードでは、LAB ローカル接続からの 4つのデータ入力が 4入力 LUTの入力になります（図 2-7を参照）。Quartus II コンパイラは、キャリー・インと data3信号のいずれかを LUTへの入力として自動的に選択します。各 LEは、LUTチェイン接続を使用して、組み合わせ出力から LAB内の次の LEを直接ドライブできます。レジスタの非同期ロード・データは、LE の data3 入力から供給されます。ノーマル・モードの LEは、パッキングされたレジスタをサポートします。

図 2-7. ノーマル・モードの LE

図 2-7の注：(1) LEが加算器 /減算器チェインの最終段にある場合、この信号はノーマル・モードでのみ使用可能です。

data1

4入力LUT

data2

data3

cin (前のLEの coutから)

data4

addnsub (LABワイド)

clock （LABワイド）

ena （LABワイド）

aclr （LABワイド）

aload（LABワイド）

ALD/PRE

CLRN

DQ

ENA

ADATA

sclear（LABワイド）

sload （LABワイド）

レジスタ・チェイン接続

LUTチェイン接続


ロウ、カラム、および DirectLinkの配線


ローカル配線


(1)



ダイナミック演算モード

ダイナミック演算モードは、加算器、カウンタ、アキュムレータ、幅広いパリティ・ファンクション、およびコンパレータの実装に最適です。ダイナミック演算モードの LEは、ダイナミック加算器 /減算器としてコンフィギュレーション可能な 2入力 LUTを 4個使用します。最初の 2個の2入力 LUTは、1または 0のいずれかのキャリー・インに基づいて 2つの和を計算し、他の 2個の LUTは、キャリー選択回路の 2つのチェインに対してキャリー出力を生成します。図 2-8 に示すように、LAB キャリー・イン信号は、carry-in0または carry-in1チェインのいずれかを選択します。選択されたチェインのロジック・レベルによって、どのパラレル合計を組み合わせ出力またはレジスタ出力として生成するかが決まります。例えば、加算器を実装する場合、合計出力は次の 2 とおりの計算合計を選択したものです。

data1 + data2 + carry in0

または

data1 + data2 + carry-in1

他の 2つの LUTは、data1および data2信号を使用して、carry 1に対するキャリー・アウト信号と carry 0に対するキャリー・アウト信号の 2つのキャリー・アウト信号を生成します。carry-in0 信号は carry-

out0出力のキャリー選択として機能し、carry-in1信号はcarry-out1

出力のキャリー選択として機能します。また、演算モードの LEはラッチされた出力、またはラッチされていない出力のいずれの LUT出力もドライブ・アウト可能です。

ダイナミック演算モードでは、クロック・イネーブル、カウンタ・イネーブル、同期アップ /ダウン・コントロールの各信号と、同期クリア、同期ロード、およびダイナミック加算器 /減算器のオプション信号も提供されています。カウンタ・イネーブルと同期アップ / ダウン・コントロール信号は、LABローカル接続からのデータ入力により生成されます。同期クリアと同期ロードのオプション信号は、LABワイドの信号であるため、LAB内のすべてのレジスタに影響を与えます。Quartus II開発ソフトウェアは、カウンタに使用されていないレジスタを自動的に他のLAB に配置します。LAB ワイドの信号 addnsub は、LE が加算器として動作するか、または減算器として動作するかを制御します。



図 2-8. ダイナミック演算モードの LE

図 2-8の注：(1) addnsub信号は、キャリー・チェインの最初の LEでのみキャリー入力に接続されます。

キャリー選択チェイン

ダイナミック演算モードにおいて、キャリー選択チェインは、LE 間でのキャリー選択ファンクションを大幅に高速化します。キャリー選択チェインは、冗長キャリー計算を使用してキャリー・ファンクションを高速化します。LEは、0のキャリー・インと 1のキャリー・インの出力を並列に計算するようにコンフィギュレーションされています。下位のビットからのcarry-in0と carry-in1信号は、パラレル・キャリー・チェインを介して上位ビットに転送され、LUTとキャリー・チェインの次の部分の両方に入力されます。キャリー選択チェインは LAB内のどの LEからでも開始できます。

キャリー選択チェインの速度面での利点は、キャリー・チェインを事前に並列計算することにあります。LAB キャリー・インは事前に計算されたキャリー・チェインを選択するため、すべての LE がクリティカル・パスに含まれるわけではありません。LAB キャリー・イン生成（LE 5 およびLE 10）の間の伝播遅延のみが、クリティカル・パスの一部となっています。この機能により、MAX II アーキテクチャはカウンタ、加算器、乗算器、パリティ・ファンクション、および任意の入力幅のコンパレータを高速で実行することができます。

data1 LUTdata2data3

addnsub（LABワイド）

clock (LABワイド)

ena (LABワイド)

aclr (LABワイド)

ALD/PRE

CLRN

DQ

ENA

ADATA

レジスタ・チェイン接続

LUT

LUT

LUT






(1)

sclear（LABワイド）

sload（LABワイド）

LUTチェイン接続




ローカル配線

aload（LABワイド）




図 2-9に、10ビットの全加算器を使用した場合の LABにおけるキャリー選択回路を示します。LUT の一部は、入力信号と適切なキャリー・イン・ビットを使用して 2ビットの加算を行い、この結果は LEの出力に送信されます。レジスタは、単純な加算器を構成する場合にはバイパスすることができ、アキュムレータ機能に使用することもできます。LUTの他の部分はキャリー・アウト・ビットを生成します。LAB ワイドのキャリー・イン・ビットは、特定の入力に対する加算処理でどのチェインを使用するかを選択します。各チェインのキャリー・イン信号、carry-in0 またはcarry-in1は、次の上位ビットのキャリー・イン信号に転送するキャリー・アウトを選択します。最後のキャリー・アウト信号は LE に接続され、そこでローカル、ロウ、カラムのいずれかのインタコネクトに供給されます。



図 2-9. キャリー選択チェイン

キャリー・チェイン・ロジックは、デザイン処理中に Quartus II 開発ソフトウェアが自動的に作成しますが、設計者がデザインの入力時に手動で作成することもできます。LPMファンクションなどのパラメータ化されたファンクションは、キャリー・チェインの利点を自動的に活用して、適切な機能を実現します。Quartus II開発ソフトウェアは、同じロウ内の隣接する複数の LAB を自動的にリンクさせることにより、10 個以上のLEで構成される長いキャリー・チェインを作成します。キャリー・チェインは、1つの LABロウ全体まで水平に拡張できますが、LABロウの間で拡張することはできません。

LE3

LE2

LE1

LE0A1B1

A2B2

A3B3

A4B4

Sum1

Sum2

Sum3

Sum4

LE9

LE8

LE7

LE6A7B7

A8B8

A9B9

A10B10

Sum7

LE5A6B6

Sum6

LE4A5B5

Sum5

Sum8

Sum9

Sum10

0 1

0 1

LABキャリー･イン

LABキャリー・アウト

LUT

LUT

LUT

LUT

data1


data2





Sum

隣接するLABのトップへ


MultiTrackインタコネクト

クリアおよびプリセット・ロジック・コントロール

レジスタのクリアとプリセットの信号を実現するロジックは、LABワイド信号によって制御されます。LEは非同期クリアおよびプリセット機能を直接サポートします。レジスタのプリセットは、非同期ロードをロジック High レベルにすることによって達成されます。直接入力の非同期プリセットでは、NOTゲート・プッシュバックを使用したテクニックは必要ありません。MAX II デバイスは、同時プリセット / 非同期ロードおよびクリア信号をサポートします。両方の信号が同時にアサートされた場合は、非同期クリア信号が優先されます。各 LABは最大 2つのクリア信号と 1つのプリセット信号をサポートします。

MAX IIデバイスは、クリアとプリセット・ポートのほかに、デバイス内のすべてのレジスタをリセットするチップ・ワイドのリセット・ピン(DEV_CLRn)を備えています。このピンは、Quartus II開発ソフトウェアでコンパイルを行う前に設定されたオプションによって制御されます。このチップ・ワイドのリセット信号は、他のすべてのコントロール信号よりも優先され、専用の配線リソースを使用します（つまり、4つのグローバル・リソースのいずれも使用しません）。パワー・アップ前またはパワー・アップ中にこの信号を Lowにドライブすると、デザイン内でクリアが解放されません。これによって、パワー・アップ直後にデバイスでクリアが解放されるタイミングを制御できます。DEV_CLRnピンは、チップ・ワイドのリセット機能に設定されていない場合は、通常の I/Oピンになります。

パワー・アップ時に、MAX IIデバイスの各レジスタはHighまたは Low状態のいずれかに設定できます。このパワー・アップ・ステートは、デザイン入力時に指定されます。デフォルトでは、すべてのレジスタがパワー・アップ時に Lowに設定されます。


MAX IIアーキテクチャでは、LE、UFM、およびデバイス I/Oピン間は、MultiTrack配線構造によって接続されます。MultiTrackインタコネクトは、デザイン・ブロック間およびデザイン・ブロック内の接続に使用される、性能が最適化された連続配線ラインによって構成されます。Quartus IIのコンパイラは、デザインのクリティカル・パスを自動的に高速ラインに配置して、デザイン・パフォーマンスを向上させます。

MultiTrackインタコネクトは、一定間隔で配置されたロウとカラムのインタコネクトで構成されています。この配線構造では、リソースの長さはすべてのデバイスに対して一定になるため、グローバル・ラインや長い配線ラインに見られる大きな遅延を生じることはなく、ロジック・レベル間の遅延は予測可能な小さなものになります。専用のロウ・インタコネクトは、同一ロウ内の LAB との間で入出力される信号を配線します。これらのロウのリソースには以下のものがあります。

LAB間の DirectLink接続 4つの LABを右または左に横断する R4インタコネクト



DirectLink接続によって、LABは左または右に隣接するローカル接続をドライブできます。DirectLink 接続は、ロウ・インタコネクトの配線リソースを使用することなく、隣接する LABやブロック間での高速通信を実現します。

R4インタコネクトは、4つの LABにまたがる長さとなり、4つの LAB領域内の高速ロウ接続に使用されます。どの LAB にも、左側または右側のいずれかにドライブする独自の R4インタコネクトがあります。図 2-10にLAB からの R4 インタコネクト接続を示します。R4 インタコネクトはロウ IOEをドライブでき、またロウ IOEからドライブすることができます。LABインタフェースの場合、基準となる LABまたは隣接する水平方向のLABが、所定の R4インタコネクトをドライブできます。右にドライブする R4インタコネクトの場合、基準となる LABおよび右の隣接 LABがインタコネクトをドライブできます。左にドライブする R4インタコネクトの場合、基準となる LABおよび左の隣接 LABがインタコネクトをドライブできます。R4インタコネクトは、他の R4インタコネクトをドライブすることにより、ドライブ可能な LAB の範囲を拡張することができます。R4インタコネクトは、1つのロウを別のロウに接続するときに C4インタコネクトをドライブすることも可能です。

図 2-10. R4インタコネクト接続

図 2-10の注：(1) C4インタコネクトは R4インタコネクトをドライブできます。(2) このパターンは、LABロウ内の各 LABに対して繰り返されています。

基準となるLAB (2)

左にドライブする R4インタコネクト

隣接LABは他のLABの R4インタコネクトへドライブ可能

C4カラム・インタコネクト (1)右にドライブする R4インタコネクト

隣接LAB 隣接LAB



カラム・インタコネクトは、ロウ・インタコネクトと同様に動作します。LAB の各カラムには、LAB とロウおよびカラム IOE に入出力する信号を垂直に配線する専用のカラム・インタコネクトが使用されます。これらのカラムのリソースには以下のものがあります。

LAB内の LUTチェイン・インタコネクト LAB内のレジスタ・チェイン・インタコネクト 4つの LABの距離を上下方向に横断する C4インタコネクト

MAX IIデバイスは、LAB内に拡張されたインタコネクト構造を搭載し、LUT チェイン接続およびレジスタ・チェイン接続を使用して、LE 出力から LE入力への配線を高速化しています。LUTチェイン接続では、LEの組み合わせ出力がローカル接続をバイパスして、直下の LE の高速入力を直接ドライブします。これらのリソースは、同一 LAB内の LE 1から LE 10へのワイドなファン・イン機能を高速接続するのに使用できます。レジスタ・チェイン接続により、1 つの LE のレジスタ出力を LAB内の次の LE のレジスタ入力に直接接続し、高速シフト・レジスタを実現できます。Quartus II コンパイラは、自動的にこれらのリソースを活用して、利用率とパフォーマンスを向上させます。図 2-11に LUTチェインおよびレジスタ・チェインのインタコネクトを示します。



図 2-11. LUTチェインおよびレジスタ・チェインのインタコネクト

C4インタコネクトは、ソース LABの上または下にある、4つの LABに対応した長さの配線ラインとなっています。各 LABには、上または下にドライブする独自の C4 インタコネクトがあります。図 2-12 に、あるカラムの LABからの C4インタコネクト接続を示します。C4インタコネクトは、カラムおよびロウ IOEをドライブでき、またカラムおよびロウ IOEからドライブすることができます。LAB インタコネクトの場合、基準となるLABまたは隣接する垂直方向のLABがC4インタコネクトをドライブできます。C4インタコネクトは、ロウ・インタコネクトをドライブしてカラム間接続を実現するだけでなく、互いをドライブして範囲を拡張することもできます。

LE0

LE1

LE2

LE3

LE4

LE5

LE6

LE7

LE8

LE9

隣接LEに配線される

LUTチェイン

ローカル接続

隣接LEのレジスタ入力に配線されるレジスタ・チェイン

LAB内の LE間を配線するローカル接続



図 2-12. C4インタコネクト接続注 (1)

図 2-12の注：(1) 各C4インタコネクトは、上または下にある 4つのロウをドライブできます。

C4インタコネクトは最大で4つのロウのローカル接続および R4インタコネクトをドライブ

隣接LABは隣接するLABの

C4インタコネクトにドライブ可能

上にドライブする C4インタコネクト

下にドライブする C4インタコネクト

LAB

ロウ・インタコネクト

ローカル接続



UFMブロックは、LAB間のインタフェースに類似したロジック・アレイと通信します。UFMブロックは、ロウおよびカラム・インタコネクトに接続し、ロウおよびカラム・インタコネクトによってドライブされるローカル接続領域を備えています。このブロックは隣接する LABとの間で高速接続を実現する DirectLink 接続も提供しています。ロジック・アレイへの UFM インタフェースの詳細については、2–24 ページの「ユーザ・フラッシュ・メモリ・ブロック」を参照してください。

表 2–2にMAX IIデバイスの配線図を示します。

表 2–2. MAX IIデバイスの配線図

ソースデスティネーション

LUTチェイン


ローカル(1)

DirectLink (1)

R4 (1)

C4(1) LE UFM

ブロックカラム

IOEロウIOE

高速I/O (1)

LUTチェイン

√√√√


√√√√

ローカル接続

√√√√ √√√√ √√√√ √√√√

DirectLink接続

√√√√

R4インタコネクト

√√√√ √√√√ √√√√

C4インタコネクト

√√√√ √√√√ √√√√

LE √√√√ √√√√ √√√√ √√√√ √√√√ √√√√ √√√√ √√√√ √√√√UFMブロック

√√√√ √√√√ √√√√ √√√√

カラムIOE

√√√√

ロウ IOE √√√√ √√√√ √√√√

表 2–2の注：(1) これらのカテゴリはインタコネクトです。


グローバル信号


各MAX IIデバイスは、図 2-13に示すように、グローバル・クロック・ネットワークをクロッキングのためにドライブする 4本の兼用クロック・ピン（GCLK[3..0]、左サイドの 2本のピンと右サイドの 2本のピン）を備えています。これらの 4本のピンは、グローバル・クロック・ネットワークのドライブに使用しない場合は、汎用 I/Oとして使用することもできます。

グローバル・クロック・ネットワーク内の 4本のグローバル・クロック・ラインが、デバイス全体をドライブします。グローバル・クロック・ネットワークは、LE、LAB ローカル接続、IOE、UFM ブロックなど、デバイス内のすべてのリソースにクロックを提供できます。また、グローバル・クロック・ラインは、クロック・イネーブル、同期または非同期クリア、プリセット、出力イネーブル、または PCI用の TRDYや IRDYなどのプロトコル・コントロール信号など、グローバル・コントロール信号用に使用することも可能です。内部ロジックは、内部で生成されるグローバル・クロックおよびコントロール信号用に、グローバル・クロック・ネットワークをドライブできます。図 2-13に、グローバル・クロック・ネットワークへのさまざまなクロック・ソースを示します。

図 2-13.グローバル・クロックの生成

図 2-13の注：(1) どの I/OピンもMultiTrackインタコネクトを使用して、ロジック・アレイで生成されたグローバル・クロック信号として配線できます。

グローバル・クロック・ネットワークは、デバイスの上から下まで LABカラム全体に広がる個々の LABカラム信号、LABカラム・クロック [3..0]をドライブします。LABカラム内の未使用のグローバル・クロックまたはコントロール信号は、図 2-14に示す LABカラム・クロック・バッファでオフにされます。LABカラム・クロック [3..0]は、2つの LABクロック信号と 1つの LABクリア信号に多重化されます。その他のコントロール信号タイプは、グローバル・クロック・ネットワークから LABローカル接続に配線されます。詳細については、2–6ページの「LABコントロール信号」を参照してください。

4

4

GCLK0

グローバル・クロック・ネットワーク

GCLK1GCLK2GCLK3

ロジック・アレイ (1)



図 2-14.グローバル・クロック・ネットワーク注 (1)

図 2-14の注：(1) I/Oブロック領域の LABカラム・クロックは、ファン・アウトの大きい出力イネーブル信号を供給します。(2) LABカラム・クロックはUFMブロックにドライブされます。

UFMブロック (2)

CFMブロック

I/Oブロック領域



LABカラム clock[3..0]


4 4 4 4 4 4 4 4


ユーザ・フラッシュ・メモリ・ブロック


MAX IIデバイスは 1つのUFMブロックを備えており、このUFMブロックをシリアル EEPROMのように使用して、最大 8,192ビットの不揮発性情報を格納できます。UFMブロックは、MultiTrackインタコネクトを介してロジック・アレイに接続されるため、どの LEも UFMブロックにインタフェースすることができます。図 2-15 に UFM ブロックとインタフェース信号を示します。ロジック・アレイは、UFMブロック・データをデバイス外部にインタフェースするためのカスタマ・インタフェースまたはプロトコル・ロジックを作成するのに使用されます。UFMブロックは、以下の機能を提供しています。

最大 16ビット幅、合計 8,192ビットの不揮発性ストレージ分割されたセクタを消去するための 2つのセクタオプションによってロジック・アレイをドライブするビルトイン内部オシレータ

プログラム、消去、およびビジー信号自動インクリメント・アドレス指定プログラマブル・インタフェースを備えたロジック・アレイへのシリアル・インタフェース



図 2-15. UFMブロックとインタフェース信号

UFMストレージ各デバイスは、UFMブロック内に最大 8,192ビットのデータを格納します。表 2–3 に、UFM ブロックのデータ・サイズ、セクタ数、およびアドレス・サイズを示します。

OSC 4

プログラム消去

コントロール

UFMセクタ1

UFMセクタ0

:_

アドレス・レジスタ

PROGRAM

ERASE

OSC_ENA

RTP_BUSY

BUSY

OSC

データ・レジスタDRDin DRDout

ARCLK

ARSHFT

ARDin

DRCLK

DRSHFT

16 16

9

表 2–3. UFMアレイ・サイズ

デバイス合計ビット数セクタ数アドレス・ビット

データ幅


8,192 2（4,096ビット /セクタ）

9 16



512の場所があり、000h～ 1FFhの範囲にわたって 9ビットでアドレス指定されます。セクタ 0のアドレス空間は 000h～ 0FFh、セクタ 1のアドレス空間は 100h～ 1FFhです。データ幅は最大 16ビット・データです。Quartus II開発ソフトウェアは、より小さなリード・データまたはプログラム・データ幅に対応するロジックを自動的に作成します。UFMを消去するには、セクタを個別に消去する必要があります（つまり、UFMブロック全体を消去するには、セクタ 0 を消去し、セクタ 1 を消去しなければならない）。セクタ消去はプログラム前または書き込み前に必要なので、2つのセクタを用意しておくと、一方のデータのセクタ・サイズ分は消去して新しいデータをプログラムしながら、他方のセクタはそのまま維持することが可能です。

内部オシレータ

図 2-15に示すように、UFMブロック内の専用回路にはオシレータが内蔵されています。専用回路は、このオシレータを内部で読み出しとプログラム動作に使用します。このオシレータの 4分周出力は、UFMブロックからインタフェース・ロジック・クロック・ソース用または汎用ロジック・クロッキング用のロジック・アレイにドライブ・アウトできます。OSC出力信号の周波数の範囲は、3.3 MHzから 5.5 MHz（暫定仕様）であり、厳密な動作周波数はプログラムできません。

プログラム、消去、およびビジー信号

UFMブロックの専用回路は、PROGRAMまたは ERASE入力信号がアサートされると、必要な内部プログラムおよび消去アルゴリズムを自動的に生成します。PROGRAM または ERASE 信号は、busy 信号がデアサートされてUFM内部プログラムまたは消去動作が完了したことを示すまで、アサートしておく必要があります。UFMブロックは、JTAGをプログラミングや読み出し用のインタフェースとしてもサポートします。

UFMブロックのプログラミングおよび消去の詳細については、「MAX IIデバイスにおけるユーザ・フラッシュ・メモリの使用」の章を参照してください。

自動インクリメント・アドレス指定

UFM ブロックは、標準的なリード動作またはストリーム・リード動作をサポートします。ストリーム・リードは、自動インクリメント・アドレス機能によりサポートされます。ARCLK信号をクロックしている間にARSHIFT信号をデアサートすると、アドレス・レジスタ値がインクリメントされて、UFMアレイから連続した位置が読み出されます。



シリアル・インタフェース

UFM ブロックは、シリアル・アドレスおよびデータ信号を使用してシリアル・インタフェースをサポートします。UFM ブロック内のアドレス用およびデータ用の内部シフト・レジスタは、それぞれ 9ビット幅と 16ビット幅です。Quartus II開発ソフトウェアは、LE内でパラレル・アドレスおよびUFMブロックへのデータ・インタフェース用にインタフェース・ロジックを自動的に生成します。また、SPIなどのその他の標準プロトコル・インタフェースも、Quartus II開発ソフトウェアによって LE内で自動的に生成されます。

UFMインタフェース信号およびQuartus II LEベースの代替インタフェースの詳細については、「MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用」を参照してください。

UFMブロックからロジック・アレイへのインタフェースUFMブロックは、図 2-1と 2-2に示すとおり、CFMブロックを内蔵したフラッシュ・メモリの小さなパーティションです。EPM240 デバイスのUFM ブロックは、左端の LAB カラムに隣接するデバイスの左サイドに配置されています。EPM570、EPM1270、および EPM2210 デバイスのUFM ブロックは、デバイスの左下の部分に配置されています。UFM の入力および出力信号は、すべてのタイプのインタコネクト（R4インタコネクト、C4 インタコネクト、および隣接 LAB ロウとの間の DirectLinkインタコネクト）にインタフェースします。UFM信号はグローバル・クロック GCLK[3..0]からもドライブできます。EPM240デバイスのインタフェース領域を図2-16に示します。EPM570、EPM1270、およびEPM2210デバイスのインタフェース領域を図 2-17に示します。



図 2-16. EPM240 UFMブロックの LABロウ・インタフェース注 (1)

図 2-16の注：(1) UFMブロックの入力および出力は、隣接するロウ LABからの DirectLink接続だけでなく、すべてのタイプのインタコネクトとの間で相互にドライブできます。

PROGRAM

ERASE

OSC_ENA

DRDinDRCLK

DRSHFTARin

ARCLKARSHFTDRDout

OSCBUSY

RTP_BUSY

LAB

LAB

LAB



図 2-17. EPM570、EPM1270、および EPM2210の UFMブロックの LABロウ・インタフェース

MultiVoltコア MAX IIアーキテクチャはMultiVoltTMコア機能をサポートし、この機能によってMAX IIデバイスは、VCCINT電源で複数の VCCレベルをサポートできます。内部リニア電圧レギュレータは、必要な 1.8 Vの内部電源電圧をデバイスに供給します。図 2-18に示すように、電圧レギュレータは入力で 3.3 Vまたは 2.5 V電源をサポートし、1.8 Vの内部電圧をデバイスに供給します。電圧レギュレータは、最大推奨動作電圧 2.5 Vと最小推奨動作電圧 3.3 Vの間の電圧に対しては保証されません。

外部 1.8 V電源に対しては、MAX II Gデバイスが必要です。これらのデバイス上の電圧レギュレータはバイパスされ、1.8 V内部電源への 1.8 V VCC

外部電源パスがサポートされます。MAX II Gデバイスに関する最新情報については、アルテラにお問い合わせください。

RTP_BUSYBUSY

OSCDRDout

DRDin

PROGRAMERASE

OSC_ENAARCLK

ARSHFT

DRDCLKDRDSHFT

ARDin

LAB

LAB

LAB


I/O構造

図 2-18. MAX IIデバイスでのMultiVoltコア機能

I/O構造 IOEは以下のような多数の機能をサポートしています。

LVTTLおよび LVCMOS標準 I/O規格 3.3V、32ビット、33 MHz PCI仕様に準拠 Joint Test Action Group（JTAG）バウンダリ・スキャン・テスト（BST）のサポート

プログラマブル・ドライブ強度コントロールパワー・アップおよびイン・システム・プログラミング時の弱いプルアップ抵抗

スルー・レート・コントロール個別出力イネーブル・コントロール付きトライ・ステート・バッファバス・ホールド回路ユーザ・モードのプログラマブル・プルアップ抵抗ピンごとの固有出力イネーブルオープン・ドレイン出力シュミット・トリガ入力高速 I/O接続プログラム可能な入力遅延

MAX IIデバイスの IOEには、双方向 I/Oバッファが内蔵されています。図 2-19に MAX II IOE構造を示します。隣接する LABからのレジスタは、IOEの双方向 I/Oバッファにドライブでき、またこのバッファからドライブすることもできます。Quartus II開発ソフトウェアは、高速 I/O接続を使用する隣接 LAB に自動的にレジスタを配置して、「Clock-to-Output」およびラッチされた出力イネーブルのタイミングを可能な限り高速化します。入力レジスタに対しては、Quartus II 開発ソフトウェアは自動的にレジスタを配線して、ゼロ・ホールド・タイムを保証します。Quartus II 開発ソフトウェアでは、タイミング・アサインメントを設定して目的の I/Oタイミングを実現できます。

電圧レギュレータ

1.8 Vコア電圧

VCCINT ピン上の1.8 V

1.8 Vコア電圧VCCINTピン上の 3.3 Vまたは2.5 V



高速 I/O接続隣接するLABから I/Oブロック内の IOEへの専用高速 I/O接続によって、「Clock-to-Output」の出力遅延および tPD伝播遅延が低減されます。この接続はデータ出力信号用であり、出力イネーブル信号や入力信号用ではありません。図 2-20、2-21および 2-22に、高速 I/O接続を示します。

図 2-19. MAX IIの IOE構造

図 2-19の注：(1) EPM1270および EPM2210デバイスでのみ利用可能。

Data_in

オプションのシュミット・トリガ入力

ドライブ強度コントロールオープン・ドレイン出力スルー・コントロール

Fast_out

Data_out OE

オプションの PCIクランプ（1）

プログラマブル・プルアップVCCIO VCCIO

I/Oピン

オプションのバス・ホールド回路

DEV_OE

プログラマブル入力遅延


I/O構造

I/OブロックIOE は、MAX II デバイス周辺の I/O ブロック内に配置されています。1つのロウ I/Oブロックあたり最大 7つの IOE（EPM240デバイスでは最大5つ）、および 1つのカラム I/Oブロックあたり最大 4つの IOEがあります。各カラムまたはロウ I/Oブロックは、隣接する LABおよびMultiTrackインタコネクトにインタフェースして、デバイス全体に信号を配信します。ロウ I/O ブロックは、ロウ、カラム、または DirectLink インタコネクトをドライブします。カラム I/O ブロックは、カラム・インタコネクトをドライブします。

図 2-20 に、ロウ I/O ブロックをロジック・アレイに接続する方法を示します。



図 2-20. インタコネクトへのロウ I/Oブロックの接続注 (1)

図 2-20の注：(1) ロウ I/Oブロックの 7つの IOEはそれぞれ、1つの data_outまたは fast_out出力、1つの OE出力、および 1つの data_in入力を持つことができます。

図 2-21 に、カラム I/O ブロックをロジック・アレイに接続する方法を示します。

7

R4インタコネクト C4インタコネクト

I/Oブロック・ローカル接続

data_in[6..0]

data_out[6..0]

7

OE[6..0]

7

7

fast_out[6..0]

ロウI/Oブロックは最大で7個の IOEを内蔵

隣接LABへの DirectLink


隣接LABからの DirectLink



LABローカル接続

LAB ロウ I/Oブロック


I/O構造

図 2-21. インタコネクトへのカラム I/Oブロックの接続注 (1)

図 2-21の注：(1) カラム I/Oブロックの 4つの IOEはそれぞれ、1つの data_outまたは fast_out出力、1つの OE出力、および

1つの data_in入力を持つことができます。

カラムI/O ブロックは最大で4個の IOEを内蔵

I/Oブロック・ローカル接続

R4インタコネクト

LABローカル・インタコネクト




4

LAB LAB LAB

data_out[3..0]

4

OE[3..0]

4

fast_out[3..0]

高速I/O インタコネクト・

パス

4

data_in[3..0]

カラムI/Oブロック





標準 I/O規格およびバンクMAX IIデバイスの IOEは、以下の標準 I/O規格をサポートしています。

3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS 3.3 V PCI

表 2–4に、MAX IIデバイスによってサポートされる標準 I/O規格を示します。

EPM240および EPM570デバイスは、図 2-22に示すように、2つの I/Oバンクをサポートします。これらのバンクはそれぞれ、表 2–4に示すすべての LVTTLおよび LVCMOS規格をサポートします。PCI I/Oは、これらのデバイスおよびバンクではサポートされません。

表 2–4. MAX II標準 I/O規格

標準 I/O規格タイプ出力電源電圧（VCCIO）（V）

3.3 V LVTTL/LVCMOS シングル・エンド 3.3



1.5 V LVCMOS シングル・エンド 1.5

3.3 V PCI (1) シングル・エンド 3.3

表 2–4の注：(1) 3.3 V PCIは、EPM1270およびEPM2210デバイスのバンク3でサポートされます。


I/O構造

図 2-22. EPM240および EPM570の MAX II I/Oバンク注 (1)、(2)

図 2-22の注：(1) 図 2-22はシリコン・ダイの上面図を示します。(2) 図 2-22は説明用の図です。正確なピン配置については、ピン・リストおよびQuartus II開発ソフトウェアを参照してください。

EPM1270 および EPM2210 デバイスは、図 2-23 に示すように、4 つのI/Oバンクをサポートします。これらのバンクはそれぞれ、表 2–4に示すすべての LVTTLおよび LVCMOS規格をサポートします。PCI I/Oはバンク 3でサポートされます。バンク 3は、入力の PCIクランプ・ダイオードおよび出力の PCI ドライブ準拠をサポートします。PCI 準拠のI/Oピンを必要とするデザインには、バンク 3を使用する必要があります。Quartus II 開発ソフトウェアは、PCI I/O 規格で割り当てられた場合、このバンクに自動的に I/Oピンを配置します。

すべてのI/Oバンクが以下をサポート 3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS

I/Oバンク2I/Oバンク1



図 2-23. EPM1270および EPM2210のMAX II I/Oバンク注 (1)、(2)

図 2-23の注：(1) 図 2-23はシリコン・ダイの上面図を示します。(2) 図 2-23は説明用の図です。正確なピン配置については、ピン・リストおよびQuartus II開発ソフトウェアを参照してください。

各 I/Oバンクには専用の VCCIOピンがあり、このピンによってバンクでの電圧規格のサポートが決定されます。1つのデバイスで、1.5 V、1.8 V、2.5 V、3.3 Vインタフェースをサポートできるので、各バンクは個別に異なる規格をサポートできます。各 I/Oバンクは、入力および出力ピンに同じ VCCIOを使用する複数の標準 I/O規格をサポートできます。例えば、VCCIOが 3.3 Vの場合、バンク 3は、LVTTL、LVCMOS、および 3.3 V PCIをサポートできます。VCCIOは、MAX IIデバイスの入力バッファと出力バッファの両方に電力を供給します。

I/Oバンク2

I/Oバンク3

I/Oバンク4

I/Oバンク1

すべてのI/Oバンクが以下をサポート 3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS

さらに、3.3 V PCI標準I/O規格をサポート


I/O構造

MAX IIデバイスの JTAGピンは、通常の I/Oピンとしては使用できない専用ピンです。TMS、TDI、TDO、および TCKピンは、PCIを除いて、2–35ページの表 2–4に示すすべての標準 I/O規格をサポートします。すべてのMAX IIデバイスで、これらのピンはバンク 1に存在し、標準 I/O規格サポートはバンク 1の VCCIO設定によって制御されます。

PCI準拠

MAX II EPM1270および EPM2210デバイスは、PCIアプリケーションに準拠し、さらに PCI Local Bus Specification Revision 2.2のすべての 3.3 V電気的仕様に準拠しています。また、これらのデバイスは、PCI IP（Intellectual Property）コアをサポートするだけの十分なサイズがあります。表 2–5に、PCIタイミング仕様に適合するMAX IIデバイスのスピード・グレードを示します。

シュミット・トリガ

各MAX IIデバイスの I/Oピンに対する入力バッファは、オプションで3.3 Vおよび 2.5 V規格に対応するシュミット・トリガ設定を備えています。シュミット・トリガによって、入力バッファは、高速出力エッジ・レートで低速入力エッジ・レートに応答することができます。最も重要な点は、シュミット・トリガによって入力バッファにヒステリシス特性が与えられ、立ち上がりが低速でノイズの多い入力信号が、ロジック・アレイにドライブされる入力信号上でリンギングしたり発振することを防止できることです。これによって、MAX II 入力のシステムノイズ耐性が確保されますが、入力遅延もわずかに増加します。

JTAG入力ピン（TMS、TCK、および TDI）には、シュミット・トリガ・バッファがあり、これらは常にイネーブルされています。

表 2–5. MAX IIデバイスおよび 3.3 V PCI電気規格をサポートしPCIタイミングに適合するスピード・グレード注 (1)

デバイス 33 MHz PCIEPM1270 すべてのスピード・グレード

EPM2210 すべてのスピード・グレード

表 2–5の注：(1) この表には暫定的な情報が含まれています。



出力イネーブル信号

各 MAX II IOE 出力バッファは、トライ・ステート・コントロール用の出力イネーブル信号をサポートします。出力イネーブル信号は、GCLK[3..0]グローバル信号または MultiTrack インタコネクトから生成できます。MultiTrackインタコネクトは、出力イネーブル信号を配信し、各出力または双方向ピンに対する固有の出力イネーブルを可能にします。

MAX IIデバイスには、チップ・ワイドの出力イネーブル・ピン（DEV_OE）もあるため、デザインのすべての出力ピンに対して出力イネーブルを制御できます。このピンは、Quartus II 開発ソフトウェアでコンパイルを行う前に設定されたオプションによって制御されます。このチップ・ワイドの出力イネーブルは、自身の配線リソースを使用し、4 つのグローバル・リソースのいずれも使用しません。このオプションをオンにした場合は、DEV_OE がアサートされると、チップ上のすべての出力が通常どおり動作します。ピンがデアサートされると、すべての出力がトライ・ステートになります。このオプションをオフにした場合、DEV_OE ピンはデバイスがユーザ・モードで動作するときはディセーブルされ、ユーザ I/Oピンとして使用可能になります。

プログラマブル・ドライブ強度

各MAX IIデバイスのI/Oピン用の出力バッファは、LVTTLおよびLVCMOS標準 I/O規格のそれぞれに対応する、2つのレベルのプログラマブル・ドライブ強度コントロールを備えています。プログラマブル・ドライブ強度によって、システム・ノイズ低減コントロールを提供し、高性能 I/Oデザインを実現します。独立したスルー・レート・コントロール機能も存在しますが、より低いドライブ強度設定を使用すれば、スルー・レート・コントロール機能に伴う大きな遅延を追加しないで、信号のスルー・レートを制御して、システム・ノイズや信号オーバシュートを低減できます。表 2–6に、ドライブ強度コントロール付き標準 I/O規格に対する設定を示します。PCI標準 I/O規格は常に 20 mAに設定され、それ以外に設定されることはありません。

表 2–6.プログラマブル・ドライブ強度注 (1) (１ /２ )

標準 I/O規格 IOH/IOLの電流強度設定 (mA)

3.3 V LVTTL 16

8

3.3 V LVCMOS 8

4


I/O構造

スルー・レート・コントロール

各MAX IIデバイスの I/Oピン用の出力バッファは、プログラム可能なスルー・レート・コントロール機能を備えており、この機能は低ノイズまたは高速性能を実現するようにコンフィギュレーションできます。高速スルー・レートを指定した場合は、高性能システムに対応した高速転送が行われます。ただし、このような高速転送によりシステムにノイズ・トランジェントが発生する可能性があります。低速スルー・レートを指定した場合は、システム・ノイズが低減しますが、立ち上がりおよび立ち下がりエッジにわずかな出力遅延が追加されます。電圧規格が低い電圧（1.8 V LVTTLなど）になるほど、低速スルーがイネーブルされたときの出力遅延が増大します。各 I/O ピンには個別にスルー・レート・コントロール機能が提供されているため、設計者はピン単位でスルー・レートを指定することができます。スルー・レート・コントロールは、立ち上がりと立ち下がりエッジの両方に影響を与えます。

オープン・ドレイン出力

MAX II デバイスは、各 I/O ピンに対しオプションでオープン・ドレイン（オープン・コレクタと同等）出力を提供します。このオープン・ドレイン出力により、複数のデバイスのいずれかでアサートできるシステム・レベルのコントロール信号（割り込み信号やライト・イネーブル信号など）を供給することができます。この出力は追加の有線 ORプレーンも提供できます。

2.5 V LVTTL/LVCMOS 14

7

1.8 V LVTTL/LVCMOS 6

3

1.5 V LVCMOS 4

2

表 2–6の注：(1) ここに示す電流強度の値 IOHは、VOUT = 最小 VOHの条件に対するもので、最小 VOHは標準 I/O規格によって規定されます。ここに示す電流強度の値 IOLは、VOUT = 最大 VOLの条件に対するもので、最大 VOLは標準 I/O規格によって規定されます。2.5 V LVTTL/LVCMOSの場合、IOHの条件はVOUT = 1.7 Vで、IOLの条件は VOUT = 0.7 Vです。

表 2–6.プログラマブル・ドライブ強度注 (1) (２ /２ )



プログラマブル・グランド・ピン

MAX IIデバイスの未使用 I/Oピンはそれぞれ、追加グランド・ピンとして使用できます。このプログラム可能なグランド機能には、デバイス内の関連 LEを使用する必要はありません。Quartus II開発ソフトウェアでは、未使用ピンはグローバル・デフォルト・ベースでプログラマブル GNDとして設定するか、または個別に割り当てることができます。未使用ピンには、トライ・ステート入力ピンとして設定するオプションも用意されています。

バス・ホールド

MAX II デバイスの各 I/O ピンは、オプションのバス・ホールド機能を備えています。バス・ホールド回路は、I/Oピンの信号を最後にドライブされた状態で保持します。バス・ホールド機能は、次の入力信号が現れるまで、最後にドライブされた状態にピンを保持するため、バスがトライ・ステートになったとき、信号レベルを保持するための外部プルアップまたはプルダウン抵抗が不要になります。

バス・ホールド回路は、ノイズによって予定外の高周波数スイッチングが発生しそうな場合、ドライブされていないピンを入力スレッショルド電圧から離します。この機能は、設計者が各 I/O ピンに対して個別に選択できます。バス・ホールド出力のドライブは VCCIOを超えることはなく、信号のオーバドライブが防止されます。バス・ホールド機能が有効にされている場合、デバイスではプログラマブル・プルアップ・オプションを使用できません。

バス・ホールド回路は抵抗を使用して、信号レベルを最後にドライブされた状態にプルします。「DC &スイッチング特性」の章では、この抵抗を通してドライブされる各 VCCIO電圧レベルの具体的な保持電流、および次にドライブされる入力レベルの識別に使用されるオーバドライブ電流について説明しています。

バス・ホールド回路は、デバイスが完全に初期化された後にのみアクティブになります。バス・ホールド回路は、ユーザ・モードへの移行時にピンに与えられた値をキャプチャします。

プログラマブル・プルアップ抵抗

MAX II デバイスの各 I/O ピンは、ユーザ・モードで使用されるプログラマブル・プルアップ抵抗をオプションで提供します。設計者が 1つのI/Oピンに対してこの機能を有効にすると、プルアップ抵抗が出力を出力ピンのバンクの VCCIOレベルに保持します。


I/O構造

プログラマブル・プルアップ抵抗機能は、I/Oピンのバス・ホールド機能と同時に使用してはなりません。


MAX II の IOEはプログラム可能な入力遅延を備えており、アクティブにするとゼロ・ホールド・タイムが保証されます。ピンでレジスタを直接ドライブするパスでは、ピンとレジスタ間の配線が最短な場合、ゼロ・ホールド・タイムを確保するために遅延が必要なことがあります。ただし、長い配線または組み合わせロジックを通してピンがレジスタをドライブするパスの場合には、ゼロ・ホールド・タイムを実現するための遅延は必要ありません。Quartus II開発ソフトウェアはこの遅延を使用し、必要に応じてゼロ・ホールド・タイムを保証します。

MultiVolt I/OインタフェースMAX IIアーキテクチャはMultiVolt I/Oインタフェース機能をサポートしており、すべてのパッケージのMAX IIデバイスは電源電圧の異なるシステムとのインタフェースが可能になります。このデバイスは、内部動作用（VCCINT）に 1 組、入力バッファおよび I/O 出力ドライバ・バッファ用（VCCIO）に 4組の VCCピンを備えています。

VCCIOピンは、要求される出力のレベルに応じて、1.5 V、1.8 V、2.5 V、3.3 Vのいずれかの電源に接続します。出力レベルは電源と同じ電圧のシステムと互換性を持ちます（つまり、VCCIOピンが 1.5 V電源に接続されている場合、出力レベルは 1.5 Vのシステムと互換性がある）。VCCIOピンを 3.3 V電源に接続した場合、出力の Highレベルは 3.3 Vになり、3.3 Vまたは 5.0 Vシステムと互換性を持つようになります。表 2–7は、MAX IIのMultiVolt I/Oサポートをまとめたものです。



表 2–7. MAX IIのMultiVolt I/Oサポート注 (1)

VCCIO (V) 入力信号出力信号

1.5 V 1.8 V 2.5 V 3.3 V 5.0 V 1.5 V 1.8 V 2.5 V 3.3 V 5.0 V

1.5 √√√√ √√√√ √√√√ (2) √√√√ (2) √√√√

1.8 √√√√ √√√√ √√√√ √√√√ (3) √√√√

2.5 √√√√ √√√√ √√√√ (4) √√√√ (4) √√√√

3.3 √√√√ (5) √√√√ √√√√ (6) √√√√ (7) √√√√ (7) √√√√ (7) √√√√ √√√√ (8)

表 2–7の注：(1) オーバシュートを含めて、VCCIOより高く 4.0 Vより低い電圧に入力をドライブするには、PCIクランプ・ダイオードを無効にします。ただし、デバイスの 5.0 V 入力をドライブするには、PCI クランプ・ダイオードを有効にして、VIが 4.0 Vを超えないようにします。

(2) VCCIO = 1.5 Vで、2.5 Vまたは 3.3 V入力信号が入力ピンに供給される場合、ピンのリーク電流が増大すると予想されます。

(3) VCCIO = 1.8 Vのとき、MAX IIデバイスは許容入力電圧が 1.8 Vの 1.5 Vデバイスをドライブできます。(4) VCCIO = 2.5 Vの場合、MAX IIデバイスは許容入力電圧が2.5 Vの1.5 Vまたは1.8 Vデバイスをドライブできます。(5) VCCIO=3.3 Vで、2.5 V入力信号が入力ピンに供給される場合、VCCIO供給電流は、予想値よりわずかに高くなります。

(6) MAX II デバイスは、EPM1270 および EPM2210 デバイス上で外部抵抗と内部 PCI クランプ・ダイオードを使用して 5.0 Vを許容できます。

(7) VCCIO = 3.3 Vの場合、MAX IIデバイスは許容入力電圧が 3.3 Vの 1.5 V、1.8 V、または 2.5 Vデバイスをドライブできます。

(8) VCCIO = 3.3 V の場合、MAX II デバイスは 5.0 V TTL 入力のデバイスはドライブできますが、5.0 V CMOS入力のデバイスはドライブできません。5.0 V CMOS の場合、PCI クランプ・ダイオード（EPM1270 および EPM2210デバイスのみ内蔵）付きオープン・ドレイン設定と外部抵抗が必要です。


I/O構造




MII51003-1.2

3. JTAGおよびイン・システム・プログラマビリティ


IEEE Std.1149.1（JTAG）バウンダリ・スキャンのサポート

すべてのMAX® IIデバイスは、IEEE Std.1149.1-2001規格に準拠する JTAG（Joint Test Action Group）バウンダリ・スキャン・テスト（BST）回路を提供します。JTAGバウンダリ・スキャン・テストは、VCCINTおよびすべての VCCIOバンクに完全に給電され、tCONFIG時間が経過すれば、いつでも実行できます。MAX IIデバイスは JTAGポートを、Programming Objectファイル（.pof）、JamTM STAPL（Standard Test and Programming Language）ファイル（.jam）、または Jam Byte-Code ファイル（.jbc）を使用するQuartus® II開発ソフトウェアまたはハードウェアとともに、イン・システム・プログラミングに使用することもできます。

JTAGピンは、1.5 V、1.8 V、2.5 V、または 3.3 V標準 I/O規格をサポートします。サポートされる電圧レベルと規格は、そのピンが存在するバンクの VCCIOによって決まります。専用 JTAGピンは、MAX IIデバイスのバンク 1内に存在します。

MAX II デバイスは、表 3–1 に示す JTAG インストラクションをサポートします。

表 3–1. MAX IIの JTAGインストラクション (１ /２ )

JTAGインストラクション命令コード説明

SAMPLE/PRELOAD 00 0000 0101 通常動作中のデバイスのピンから信号を取り込んでテストすることができる。また、最初のデータ・パターンをデバイス・ピンに出力させることができる。

EXTEST (1) 00 0000 1111 出力ピンにテスト・パターンを強制的に与え、入力ピンでテスト結果を取り込むことによって、外部回路との接続とボード・レベルの配線をテストできる。

BYPASS 11 1111 1111 TDIピンとTDOピンの間に1ビットのバイパス・レジスタを配置して、デバイスの通常動作時にバウンダリ・スキャン・データが選択されたデバイスをバイパスして隣接するデバイスに同期転送されるようにする。

USERCODE 00 0000 0111 32ビットの USERCODEレジスタを選択して、TDIピンと TDO

ピンの間に配置することによって、USERCODEを TDOからシリアルにシフト・アウトできるようにする。このレジスタは、Quartus II 開発ソフトウェアで指定されていない場合、デフォルトですべて 1になる。



MAX IIデバイスのインストラクション・レジスタの長さは 10ビットで、USERCODEレジスタの長さは32ビットです。表3–2と3–3は、各MAX IIデバイスのバウンダリ・スキャン・レジスタの長さとデバイス IDCODE情報を示したものです。

IDCODE 00 0000 0110 IDCODEレジスタを選択してTDIとTDOの間に配置することによって、IDCODEを TDOからシリアルにシフト・アウトできるようにする。

HIGHZ (1) 00 0000 1011 TDIピンとTDOピンの間に1ビットのバイパス・レジスタを配置することによって、すべての I/O ピンをトライ・ステートにした状態で、デバイスの通常動作時にバウンダリ・スキャン・データが選択されたデバイスをバイパスして、隣接するデバイスに同期転送されるようにする。

CLAMP (1) 00 0000 1010 TDIピンとTDOピンの間に1ビットのバイパス・レジスタを配置して、I/Oピンをバウンダリ・スキャン・レジスタ内のデータで定義される状態に保持し、デバイスの通常動作時にバウンダリ・スキャン・データが指定したデバイスをバイパスして、隣接するデバイスに同期転送されるようにする。

USER0 00 0000 1100 この命令によって、ユーザは MAX IIロジック・アレイの TDI

と TDOの間に独自のスキャン・チェインを定義できる。この命令はカスタム・ロジックおよび JTAGインタフェースにも使用される。

USER1 00 0000 1110 この命令によって、ユーザはMAX IIロジック・アレイの TDI

と TDOの間に独自のスキャン・チェインを定義できる。この命令はカスタム・ロジックおよび JTAG インタフェースにも使用される。

IEEE 1532命令 (2) JTAG ポートを介して MAX II デバイスをプログラムするときに使用される IEEE 1532 ISC命令

表 3–1の注：(1) HIGHZ、CLAMP、および EXTEST命令は、弱いプルアップ抵抗やバス・ホールド機能をディセーブルすることはありません。

(2) これらの命令は 1532 BSDLファイルに記載されています。1532 BSDLファイルは、アルテラのWebサイトwww.altera.co.jpに適宜掲載されます。

表 3–1. MAX IIの JTAGインストラクション (２ /２ )

JTAGインストラクション命令コード説明


JTAGおよびイン・システム・プログラマビリティ

JTAG AC特性については、「DC &スイッチング特性」の章を参照してください。JTAG BSTの詳細については、「MAX IIデバイスの IEEE 1149.1(JTAG)バウンダリ・スキャン・テスト」の章を参照してください。

JTAGトランスレータJTAGトランスレータ機能を使用すると、JTAG TAPに USER0命令または USER1命令が発行されたときに、JTAG TAPおよびステート信号にアクセスすることができます。USER0命令および USER1命令は、MAX IIデバイスのバウンダリ・スキャン・セルではなくユーザ・ロジックを介して、JTAGバウンダリ・スキャン・チェイン（TDI）を伝達します。各USER命令によって、ロジック・アレイに対して独自のユーザ定義 JTAGチェインが 1つ許容されます。

表 3–2. MAX IIのバウンダリ・スキャン・レジスタの長さ

デバイスバウンダリ・スキャン・レジスタの長さ

EPM240 240

EPM570 480

EPM1270 636

EPM2210 816

表 3–3. MAX IIデバイスの 32ビット IDCODE

デバイス

バイナリ IDCODE（32ビット）(1)

HEX IDCODEバージョン（4ビット）部品番号

メーカの ID（11ビット）

LSB（1ビット）(2)

EPM240 0000 0010 0000 1010 0001 000 0110 1110 1 0x020A10DD

EPM570 0000 0010 0000 1010 0010 000 0110 1110 1 0x020A20DD

EPM1270 0000 0010 0000 1010 0011 000 0110 1110 1 0x020A30DD

EPM2210 0000 0010 0000 1010 0100 000 0110 1110 1 0x020A40DD

表 3–2の注：(1) 左側が最上位ビット（MSB）です。(2) IDCODEの最下位ビット（LSB）は常に 1です。



パラレル・フラッシュ・ローダ

JTAGトランスレータは JTAG デバイスを非 JTAG デバイスにインタフェースできるため、イン・サーキット・テスト中にプログラミングを必要とする汎用フラッシュ・メモリ・デバイス（Intelまたは Fujitsuベースのデバイス）に最適です。フラッシュ・メモリ・デバイスは、FPGAコンフィギュレーション用またはシステム・メモリのパーツとして使用できます。多くの場合、MAX IIデバイスは、FPGAとフラッシュ・デバイス間のコンフィギュレーション・コントロール・ロジックとして、これらのデバイスに接続済みです。ISP対応の CPLDデバイスとは異なり、バルク・フラッシュ・デバイスには JTAG TAPピンや JTAG TAP接続はありません。小型フラッシュ・デバイスの場合、接続されたデバイスのシリアル JTAG スキャン・チェインを使用して、非 JTAG フラッシュ・デバイスをプログラムするのが一般的です。この方法は、ほとんどの場合は低速かつ非効率であり、また大型パラレル・フラッシュ・デバイスに対しては実用的ではありません。MAX IIデバイスの JTAGトランスレータをパラレル・フラッシュ・ローダとして使用して、フラッシュの内容をプログラムおよび検証すると、テスト中にイン・システム・プログラミングを高速かつ経済的に実行できます。図 3-1 に、パラレル・フラッシュ・ローダとして使用されるMAX IIを示します。

図 3-1. 汎用フラッシュ・ローダとしてのMAX II JTAGトランスレータ

図 3-1の注：(1) このブロックは LEに実装されています。(2) この機能はQuartus II開発ソフトウェアの将来のバージョンでサポートされます。

汎用フラッシュ・ローダ・ロジック

DQ[7..0]

RY/BY

A[20..0]OEWECE

DQ[7..0]

RY/BY

A[20..0]OEWECE

TDITMSTCK

TDI_UTDO_U

TMS_UTCK_U

SHIFT_UCLKDR_U

UPDATE_URUNIDLE_U

USER1_U

TDO (1)、(2)



イン・システム・プログラマビリティ

MAX II デバイスは、業界標準の 4 ピン IEEE Std. 1149.1（JTAG）インタフェースを介して、イン・システムでプログラムできます。ISP（In-SystemProgrammability）によって、デザイン開発およびデバッグ・サイクル中に迅速で効率的な繰り返し作業が可能です。MAX II アーキテクチャのロジック、回路、およびインタコネクトは、フラッシュ・ベースの SRAMコンフィギュレーション・エレメントでコンフィギュレーションされます。これらの SRAM エレメントでは、デバイスに電源が供給されるたびにコンフィギュレーション・データをロードする必要があります。SRAMデータをロードするプロセスをコンフィギュレーションと呼びます。オン・チップ・コンフィギュレーション・フラッシュ・メモリ（CFM）ブロックは、SRAM エレメントのコンフィギュレーション・データを格納します。CFM ブロックは、再プログラム可能なフラッシュ・アレイにデザインのコンフィギュレーション・パターンを格納します。ISP の間に、MAX IIJTAGおよび ISP回路は、CFMブロックの不揮発性フラッシュ・メモリにデザイン・パターンをプログラムします。

MAX II JTAGおよび ISPコントローラは、内部で CFMセルのプログラムに要求される高いプログラミング電圧を生成するため、どの推奨動作外部供給電圧（つまり、MAX IIGデバイスの場合は、3.3 V/2.5 Vまたは 1.8 V）でもイン・システム・プログラミングが可能です。VCCINTおよびすべてのVCCIO バンクに完全に給電され、コンフィギュレーション・パワー・アップ・タイムが経過した後は、いつでも ISPを実行することができます。デフォルトでは、イン・システム・プログラミング中に、I/Oピンはトライ・ステートになり、VCCIO に弱くプルアップされて、ボードの競合を回避します。イン・システム・プログラミング・クランプおよびリアル・タイムISP 機能によって、ISP 中にユーザが I/O の状態や動作を制御することができます。

詳細については、3–8 ページの「イン・システム・プログラミング・クランプ」および 3–8ページの「リアルタイム ISP」を参照してください。

これらのデバイスは、イン・システム・プログラミングが中断されたときに安全に動作させる ISP_DONEビットも提供します。ISP_DONEビットはプログラムされる最終ビットで、このビットがプログラムされるまで、すべての I/Oピンのドライブを防止します。

IEEE 1532サポートMAX IIデバイスの JTAG回路および ISP命令セットは、IEEE 1532-2002プログラミング標準規格に準拠しています。これによって、JTAG チェイン内にある複数ベンダのプログラマブル・ロジック・デバイス（PLD）間でのイン・システム・プログラミングに対応する業界標準ハードウェアおよびソフトウェアが実現します。



MAX II 1532 BSDLファイルは、アルテラのWebサイトで適宜リリースされます。

STAPL (Jam Standard Test & Programming Language）Jam STAPL JEDEC規格、JESD71は、イン・サーキット・テスタ、PC、またはエンベデッド・プロセッサを搭載した MAX II デバイスをプログラムするのに使用できます。MAX II デバイスでは、Jam バイト・コードもサポートされています。これらのソフトウェア・プログラミング・プロトコルは、MAX II デバイスをプログラムするためのコンパクトなエンベデッド・ソリューションを提供します。

詳細については、「エンベデッド・プロセッサを利用したISP用Jam STAPLの使用」の章を参照してください。

プログラミング・シーケンス

イン・システム・プログラミング中に、1532 の命令、アドレス、およびデータは、TDI入力ピンを通してMAX IIデバイスにシフトされます。データは TDO 出力ピンを通してシフト・アウトされ、所期のデータと比較されます。デバイスにパターンをプログラムするには、以下の 6つの ISPステップが必要です。プログラムされたパターンのスタンドアロン検証には、ステージ 1、2、5 および 6 だけが必要です。これらのステップは、サードパーティ・プログラム、Quartus® II開発ソフトウェア、または JamSTAPLおよび Jam Byte-Code Playerによって、自動的に実行されます。

1. ISPへの移行 – ISPへの移行ステージによって、I/Oピンをユーザ・モードから ISPモードにスムーズに遷移させます。

2. ID のチェック – プログラムまたは検証プロセス前に、シリコン ID がチェックされます。このシリコン IDの読み出しに要する時間は、プログラミング時間全体と比較すれば短時間です。

3. セクタ消去 – イン・システムでのデバイスの消去には、デバイスを消去するための命令をシフト・インして消去パルスを印加します。消去パルスは、CFMブロックに対して指定された消去パルス時間 500 ms、そしてUFMブロックの各セクタに対して指定された消去パルス時間 500msの間、実行 /テスト /アイドル・ステートで待機することにより、内部で自動的に生成されます。



4. プログラム –イン・システムでデバイスをプログラムするには、アドレス、データ、およびプログラム命令のシフト・イン、そしてフラッシュ・セルをプログラムするためのプログラム・パルスの生成が必要です。プログラム・パルスは、指定されたプログラム・パルス時間 75µsの間、実行 /テスト /アイドル・ステートで待機することによって、内部で自動的に生成されます。このプロセスが CFM および UFM ブロックの各アドレスごとに繰り返されます。

5. 検証 –イン・システムで MAX II デバイスを検証するには、アドレスのシフト・イン、検証命令によるリード・パルスの生成、および比較のためのデータのシフト・アウトを実行します。このプロセスは、各 CFMおよびUFMアドレスごとに繰り返されます。

6. ISPの終了 – ISPの終了ステージによって、I/Oピンを ISPモードからユーザ・モードにスムーズに遷移させます。

TCK周波数が10 MHzの場合、EPM240およびEPM570デバイスでは消去およびプログラミングに必要な時間は 2 秒未満です。消去およびプログラミング時間は、EPM1270では 3秒未満、EPM2210デバイスでは 4秒未満です。TCK周波数は、MAX IIデバイスでは最大 18 MHzなので、これらの ISP時間がいくらか短縮されます。

UFMプログラミングQuartus II開発ソフトウェアは、POF、Jam、または JBCファイルを使用することにより、CFMブロックに格納されたロジック・アレイ・デザイン・パターンに関係なく、各ユーザ・フラッシュ・メモリ（UFM）ブロック・セクタのプログラミングをサポートします。これによって、現在のロジック・アレイ・デザインを変更することなく、ISPを経由して UFMの内容の更新または読み出し（またはその逆の処理）が可能になります。デフォルトでは、これらのプログラミング・ファイルおよび方法は、CFMブロックと UFMの内容を含む両方のフラッシュ・メモリ全体の内容をプログラムします。スタンドアロンのエンベデッド Jam STAPLプレーヤおよび Jam Byte-Code Playerは、フラッシュ・メモリ全体（UFMと CFMの両方）またはそれぞれを個別にプログラムしたり、読み出したりするための動作コマンドを提供します。

詳細については、「エンベデッド・プロセッサを利用したISP用Jam STAPLの使用」の章を参照してください。



イン・システム・プログラミング・クランプ

デフォルトでは、ISPへの移行に使用される IEEE 1532命令は、ISPシーケンスの間、弱いプルアップ抵抗ですべての I/O ピンを自動的にトライ・ステートにします。ただし、一部のシステムでは、イン・フィールド・アップデートの間、MAX IIデバイスの特定のピンで、特定の DCロジック・レベルを維持する必要があります。これらのシステムの場合、ISPシーケンス中の I/O動作を制御するために、MAX II回路にオプションのイン・システム・プログラミング・クランプ命令が存在します。イン・システム・プログラミング・クランプ命令によって、デバイスは出力ピン上の値をサンプリングして保持する（サンプリングされた場合、入力ピンはトライ・ステートに維持される）か、あるいは任意のピン上でロジック High、ロジック Low、またはトライ・ステート値を明示的に設定できます。これらのオプションの設定は、Quartus II 開発ソフトウェアを使用して、個々のピンごとに制御されます。

詳細については、「MAX IIデバイスのリアルタイム ISPおよび ISPクランプ」の章を参照してください。

リアルタイム ISPI/OピンをDCロジック・レベルより高く制御する必要があるシステムでは、リアルタイムISP機能を利用することにより、現在のデザインがSRAMロジック・アレイおよび I/Oピンで動作している間に、新しいデザイン・イメージで CFMブロックをアップデートすることができます。新しいプログラミング・ファイルは、元のデザインの動作を停止させることなくアップデートされてMAX IIデバイスに転送されるため、リモートまたはフィールド・アップグレードのためのダウン・タイム・コストが節約されます。アップデートされた CFMブロックは、次回のパワー・サイクルで新しいデザインを SRAMにコンフィギュレーションします。また、ISPコマンドの特定のシーケンスを使用することによって、パワー・サイクルなしでSRAMのコンフィギュレーションをすぐに実行することも可能です。パワー・サイクルを使用しないで SRAM をコンフィギュレーションするには、一定時間（tCONFIG）を要します。この期間中、I/Oピンはトライ・ステートになり、VCCIOに弱くプルアップされます。



デザイン・セキュリティ

すべてのMAX IIデバイスには、CFMブロックにプログラムされたデータへのアクセスを制御するプログラム可能なセキュリティ・ビットがあります。このビットがプログラムされているときには、CFMブロックに格納されたデザイン・プログラミング情報をコピーしたり、取り出すことはできません。フラッシュ・メモリ・セル内のプログラム済みデータが隠蔽されるため、この機能は高度なデザイン・セキュリティを提供します。この機能を制御するセキュリティ・ビット、およびその他すべてのプログラム済みデータは、デバイスが消去されたときにのみリセットされます。また、セキュリティ・ビットの設定に関係なく、SRAMも隠蔽されアクセスできません。UFMブロック・データは、セキュリティ・ビットで保護されないため、JTAG またはロジック・アレイ接続を介してアクセスできます。

外部ハードウェアによるプログラミング

MAX IIデバイスは、イン・サーキット・テスタ、エンベデッド・プロセッサ、アルテラの ByteblasterMV™、MasterBlaster™、ByteBlaster™ II、および USB-Blaster™ケーブルを介し、適切なアダプタを搭載したユニバーサル・シリアル・バス（USB）ベースのアルテラ・プログラミング・ユニット（APU）を使用して情報をダウンロードすることによってプログラムできます。

BP Microsystems、System General、およびその他のプログラミング・ハードウェア・メーカから、アルテラ・デバイスのプログラミング・サポートが提供されています。デバイスのサポート情報については、これらのメーカのWebサイトで確認してください。




Altera Corporation Core Ve2004年 6月

この資料は更新された最新の英語版が存在します設計の際には、最新の英語版で内容をご確認くだ

MII51004-1.2

4. MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット

。こちらの日本語版は参考用としてご利用ください。さい。

ホット・ソケット

MAX® II デバイスは、ホット・プラグインまたはホット・スワップとしても知られるホット・ソケット（活線挿抜）およびパワー・シーケンスをサポートします。設計者は、システム・バスに影響を与えることなく、システム動作中にMAX IIボードを取り付けたり、取り外すことができます。ホット・ソケット機能によって、3.3 V、2.5 V、1.8 V、および 1.5 Vデバイスが混在するプリント基板（PCB）でコンポーネントを使用する際に発生する問題の一部も解消されます。

以下にMAX IIデバイスのホット・ソケット機能を示します。

ボードまたはデバイスの挿抜任意のパワー・アップ・シーケンスのサポート活線挿入時にシステム・バスに影響しない I/Oバッファ

MAX IIのホット・ソケット仕様MAX II デバイスは、外付け部品や特別なデザイン要件なしで、上記のホット・ソケットに必要な 3つの機能をすべて提供します。ホット・ソケット仕様は以下のとおりです。

デバイスを損傷させることなく、パワー・アップ前（パワー・アップ時）またはパワー・ダウン前（パワー・ダウン時）にデバイスをドライブ可能。

パワー・アップ時に I/Oピンをトライ・ステート状態に維持。パワー・アップ前またはパワー・アップ時にデバイスがドライブ・アウトしないため、他の動作中のバスに影響しない。

信号ピンがVCCIOまたはVCCINT電源をドライブしない。デバイスのI/Oピンへの外部入力信号が、デバイス内部でデバイスの内部パスを通して VCCIOまたは VCCINTに給電しない。

パワー・アップ前にドライブ可能なデバイス

パワー・アップ前（パワー・アップ時）またはパワー・ダウン前（パワー・ダウン時）に、デバイスを損傷させずに、MAX IIデバイスの I/Oピンおよび GCLK[3..0]ピンに信号をドライブすることができます。MAX IIデバイスでは、システム・レベルのデザインを簡単にするために、任意のパワー・アップ・シーケンスまたはパワー・ダウン・シーケンス（VCCIO1、VCCIO2、VCCIO3、VCCIO4、VCCINT）がサポートされます。

rsion a.b.c variable 4–1Preliminary


パワー・アップ時にトライ・ステートに維持される I/Oピン

ホット・ソケットをサポートしないデバイスは、パワー・アップ前またはパワー・アップ時にドライブ・アウトして、システム動作に割り込んだり衝突を引き起こすことがあります。ホット・ソケット状況では、システムのパワー・アップ時にMAX IIデバイスの出力バッファがオフになります。また、MAX IIデバイスは、デバイスが完全にコンフィギュレーションされて適切な動作状態になるまではドライブ・アウトしません。電圧投入の詳細については、4–6ページの「パワー・オン・リセット回路」を参照してください。

VCCIOまたは VCCINT電源をドライブしない信号ピン

MAX IIデバイスには、パワー・アップ前またはパワー・アップ時に、I/Oピン、GCLK[3..0]ピンから VCCIOピンまたは VCCINTピンへの電流経路はありません。MAX IIデバイスは、システム・ボードの動作を停止させたり妨害することなく、パワー・アップされたシステム・ボードに取り付ける（または、システム・ボードから取り外す）ことができます。MAX IIデバイスは、ホット・ソケット時にバックプレーンのシグナル・インテグリティに最小限の影響しか及ぼしません。

ACおよび DC仕様

VCCIOピンと VCCINTピンは、任意のシーケンスでパワー・アップまたはパワー・ダウンできます。MAX II デバイスには、VCC ランプ・レート要件はありません。ホット・ソケット中、I/Oピンのキャパシタンスは8 pF 未満です。MAX II デバイスは、以下のホット・ソケット仕様に適合しています。

ホット・ソケット DC仕様｜ IIOPIN｜ < 300 µA ホット・ソケット AC仕様は、で表されるとおり、信号電圧とボード・キャパシタンスに依存します。

ここで、キャパシタンスは、I/Oピン、トレース、およびコネクタのキャパシタンスの合計です。

MAX II デバイスは、ホット・ソケット時にラッチ・アップの影響は受けません。

TCK JTAG入力ピンが、ホット・ソケット中にHighにドライブされると、そのピンの電流が上記の仕様を超える可能性があります。

| IIOPIN | < (∆v/∆t) × capacitance


MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット

MAX IIデバイスへのホット・ソケット機能の実装ホット・ソケット機能により、出力バッファはパワー・アップ・イベント時（VCCINT電源または VCCIO電源のいずれか）またはパワー・ダウン時にオフ（トライ・ステート）になります。ホット・ソケット回路は、VCCINTまたはVCCIOがスレッショルド電圧より低くなると、内部HOTSCKT

信号を生成します。HOTSCKT信号によって出力バッファが遮断されるため、ピンを通して DC 電流がリークすることはありません（ウィーク・プルアップ・リーク電流を除く）。VCC が非常にゆっくり上昇する場合、パワー・オン・リセット（POR）信号が解放されて、デバイスのコンフィギュレーションが完了した後でも、VCC は依然として比較的低い電圧のままです。

各 I/Oおよびクロック・ピンには、図 4-1に示す回路があります。

図 4-1. MAX IIデバイスのホット・ソケット回路のブロック図

出力イネーブル

VCCIO

ホット・ソケット電圧トレランス・コントロール

パワー・オン・リセット・モニタ

ウィーク・プルアップ抵抗

PAD

ロジック・アレイへの入力バッファ



POR 回路は、VCCINT および VCCIO 電圧レベルをモニタし、デバイスがSRAM ロジックのフラッシュ・メモリ・コンフィギュレーションを完了するまで、I/Oピンをトライ・ステートに維持します。I/Oピンから VCCIO

に弱いプルアップ抵抗（R）があり、ダウンロード中は I/Oピンがフロートしないようにイネーブルされます。3.3 Vトレランス・コントロール回路により、VCCIOまたは VCCINT（あるいはその両方）に給電される前に、I/Oピンを 3.3 Vでドライブでき、デバイスに完全に給電されていない場合やデバイスが動作状態でない場合に、I/O ピンがドライブ・アウトしないようにすることができます。ホットソケット回路は、デバイスに給電される前に外部信号により I/Oピンがドライブされたときに、I/Oピンが内部で VCCIOと VCCINTに電源を供給するのを防止します。

5.0 Vトレランスについては、「多電圧システムにおけるMAX IIデバイスの使用」の章を参照してください。

図 4-2に、MAX IIデバイス I/Oバッファのトランジスタ・レベルの断面図を示します。このデザインでは、VCCINTの前に VCCIOに給電されたとき、または I/Oパッド電圧がVCCIOより高い場合に、出力バッファがドライブしないことが保証されます。これは活線挿入時の突発的な電圧スパイクにも適用されます。VPADリーク電流によって、3.3 Vトレランス回路のキャパシタンスが充電されます。

図 4-2. MAX IIデバイス I/Oバッファのトランジスタ・レベルの図

I/Oピン内の CMOS出力ドライバは、本質的に静電気放電（ESD）保護されています。ESD電圧ストライクに対しては、正電圧ザップおよび負電圧ザップの 2つのケースについて検討する必要があります。

p+ p+ n+

VCCIO

n+ n+

IOE信号

VPAD

IOE信号または VCCIOかVPADの大きい方

VCCIOまたは VPADの大きい方

3.3 Vトレランスとホット・ソケット保護を保証

pウェル nウェル

p基板



正の ESD電圧ザップは、ESDの充電事象によって I/Oピンに正電圧が存在する場合に発生します。この正の ESD電圧ザップは、Nチャネル・ドレインの N+（ドレイン）/P 基板接合部の破壊を引き起こす可能性があり、N+（ドレイン）/P 基板 /N+（ソース）真性バイポーラ・トランジスタが導通して、I/Oピンから GNDに ESD電流が放電されます。破線（図4-3を参照）は、正のESPザップ時のESD電流放電経路を示しています。

図 4-3. 正電圧ザップ時の ESD保護

I/Oピンが -0.7 V（0.7 Vはダイオード両端の電圧降下）より低い電圧のピンで負の ESPザップを受け取ると、真性 P基板 /N+ドレイン・ダイオードが順バイアスされます。したがって、放電 ESD電流経路は、図 4-4に示すとおり、GNDから I/Oピンになります。

I/O

I/O

ゲート

ゲート

ドレイン

ドレイン

PMOS

NMOS

ソース

ソース

グランドグランド

N+

N+

P基板 G

S

D


パワー・オン・リセット回路

図 4-4. 負電圧ザップ時の ESD保護


MAX IIデバイスは、パワー・アップ時の VCCINTおよび VCCIO電圧レベルに対する POR回路を備えています。POR回路は、これらの電圧をモニタし、不揮発性コンフィギュレーション・フラッシュ・メモリ（CFM）ブロックから SRAM ロジックへのダウンロードをトリガし、このプロセスの実行前および実行中に I/O ピンを（弱いプルアップ抵抗をイネーブルして）トライ・ステートに維持します。MAX II デバイスがユーザ・モードに入ると、POR回路は I/Oピンをユーザ機能に解放し、電圧降下状態を検知できるよう継続して、VCCINT の電圧レベルをモニタします。ユーザ・モード中に、VCCINT電圧がMAX IIの動作レベルよりも低いレベルに降下すると、POR 回路によってデバイスがリセットされ、SRAM ダウンロードが再トリガされます。初期パワー・アップが完了し、ユーザ・モード機能に遷移した後は、I/Oバンク VCCIOレベルはモニタされません。

パワー・アップ特性

MAX IIデバイスに電源が投入されると、POR回路が VCCINTをモニタし、最大電圧 1.7 VまたはMAX II Gデバイスの場合は 1.55 Vで SRAMダウンロードを開始します。この電圧を基準にすると、SRAMダウンロードおよびユーザ・モードへの移行には、デバイス集積度に応じて 200 µs～ 450 µs（最大）の時間が必要です。この期間は、第 5章「DC &スイッチング特性」のパワー・アップのタイミングのセクションに、tCONFIG として規定されています。

I/O

I/O

ゲート

ゲート

ドレイン

ドレイン

PMOS

NMOS

ソース

ソース

グランドグランド

N+

N+

P基板 G

S

D



ユーザ・モードへの移行は、すべての VCCIOバンクに十分な動作電圧が供給されているかどうかでゲートされます。VCCINTおよび VCCIOに同時に給電された場合、デバイスは tCONFIG仕様以内にユーザ・モードに入ります。VCCINTから tCONFIG以上の時間が経過した後に VCCIOに給電された場合、デバイスはすべての VCCIOバンクに給電されてから 2 µs経過するまでは、ユーザ・モードに入りません。

ユーザ・モードでは、電圧降下状態を検知するために、POR回路が継続して VCCINT（VCCIOは対象外）の電圧レベルをモニタします。ユーザ・モード中に、VCCINT電圧が 1.4 V以下に低下した場合、POR回路は SRAMをリセットして、I/O ピンをトライ・ステートにします。VCCINT が再び 1.7 V（MAX II G デバイスの場合は、1.55 V）に上昇すると、SRAM ダウンロードが再開され、tCONFIG時間が経過した後、デバイスは動作を開始します。

図 4-5は、パワー・アップからユーザ・モードに遷移する間、およびユーザ・モードからパワー・ダウンまたは電圧降下状態に変化する間のMAX IIおよびMAX II Gデバイスの PORを示しています。



図 4-5. MAX IIおよび MAX II Gデバイスのパワー・アップ特性注 (1)、(2)

図 4-5の注：(1) 時間スケールは相対的に表されています。(2) 図 4-5では、すべてのVCCIOバンクが、ここに示すVCCINTプロファイルと同時に給電されるものと仮定しています。同時に給電されない場合は、すべてのVCCIOバンクに給電されるまで、tCONFIGが延長されます。

SRAMのコンフィギュレーション後に、デバイス内のすべてのレジスタはクリアされ、I/Oのトライ・ステートが解放される前にユーザ機能に解放されます。トライ・ステートが解放された後にクリアを解放するには、DEV_CLRn ピン・オプションを使用します。パワー・アップ・コンフィギュレーション時間を超えてトライ・ステートを維持するには、DEV_OEピン・オプションを使用します。

VCCINT

3.3 V

1.55 V

tCONFIG

トライ・ステート

ユーザ・モード動作（3）

0 V

1.8 V


1.4 V

VCCINT

3.3 V

t CONFIG


ユーザ・モード動作（3）

0 V

2.5 V


1.7 V

デバイスがSRAMをリセットして、 I/Oピンをトライ・ステートにする

SRAMダウンロードを開始する電圧（概算値）

MAX IIデバイス

1.4 V

MAX II Gデバイス

デバイスがSRAMをリセットして、 I/Oピンをトライ・ステートにする

SRAMダウンロードを開始する電圧（概算値）




MII51005-1.2

5. DC & スイッチング特性


動作条件表 5–1から 5–12に、MAX® IIデバイスの絶対最大定格、推奨動作条件、DC特性、およびその他の仕様を示します。

絶対最大定格

表 5–1に、MAX IIデバイス・ファミリの絶対最大定格を示します。

表 5–1. MAX IIデバイスの絶対最大定格注 (1)、(2)

シンボルパラメータ条件最小最大単位

VCCINT 内部電源電圧 (3) GNDに対して –0.5 4.6 V

VCCIO I/O電源電圧 –0.5 4.6 V

VI DC入力電圧 –0.5 4.6 V

IOUT ピンあたりのDC出力電流 –25 25 mA

TSTG 保存温度バイアスなし –65 150 ° C

TAMB 周囲温度バイアス時 –65 135 ° C

TJ 接合温度バイアス時のTQFPおよびBGAパッケージ

135 ° C

表 5–1の注：(1)「Operating Requirements for Altera Devices Data Sheet」を参照してください。(2) 表 5–1に記載された条件を超えると、デバイスに致命的な損傷を与える可能性があります。また、デバイスを絶対最大定格で長期間動作させると、デバイスに悪影響を与える可能性があります。

(3) 最大 VCCINTは、MAX IIデバイスの場合は 4.6 V、MAX II Gデバイスの場合は 2.4 Vです。


動作条件

推奨動作条件

表 5–2に、MAX IIデバイス・ファミリの推奨動作条件を示します。

表 5–2. MAX IIデバイスの推奨動作条件 (１ /２ )


VCCINT (1) 内部ロジックおよび ISP用の3.3 V電源電圧

3.00 3.60 V

内部ロジックおよび ISP用の2.5 V電源電圧

2.375 2.625 V

内部ロジックおよび ISP用の1.8 V電源電圧（MAX IIGデバイス）

1.71 1.89 V

VCCIO (1) 3.3 V動作のI/Oバッファ用電源電圧

3.00 3.60 V

2.5 V動作のI/Oバッファ用電源電圧

2.375 2.625 V


1.71 1.89 V


1.425 1.575 V

VI 入力電圧 (2)、 (3)、 (4) –0.5 4.0 V

VO 出力電圧 0 VCCIO V


DC & スイッチング特性

プログラミング /イレース仕様表 5–3 に、MAX II デバイス・ファミリのプログラミング / イレース仕様を示します。

TJ 動作接合温度一般用 0 85 ° C

工業用 –40 100 ° C

表 5–2:の注：(1) JTAG またはロジック・アレイを使用した MAX II デバイスのイン・システム・プログラミングや UFM プログラミングは、推奨動作条件の範囲外では保証されません（つまり、UFMに対する潜在的な書き込み /プログラム・シーケンス中に、システム内で電圧低下状態が発生した場合、ユーザはUFMの内容を再度読み込んで、書き込みデータを検証することが推奨される）。

(2) 最小 DC入力電圧は –0.5 Vです。入力電流が 100 mA未満で、20 ns未満の幅の条件であれば、過渡状態の期間に –2.0 Vまでアンダシュートしてもかまいません。

(3) 過渡状態の期間には、入力デューティ・サイクルに基づいて、下表に示す電圧まで入力がオーバシュートしてもかまいません。DCの場合は 100%デューティ・サイクルと等価です。5.0 Vトレランスについては、「多電圧システムにおけるMAX IIデバイスの使用」の章を参照してください。VIN 最大デューティ・サイクル4.0V 100% (DC)4.1 90%4.2 50%4.3 30%4.4 17%4.5 10%

(4) クロック、I/O、JTAGピンを含むすべてのピンは VCCINTと VCCIOが給電される前にドライブされる可能性があります。

表 5–2. MAX IIデバイスの推奨動作条件 (２ /２ )


表 5–3. MAX IIデバイスのプログラミング /イレース仕様

パラメータ最小標準最大単位

消去および再プログラムのサイクル数

100 (1) サイクル数

表 5–3の注：(1) この仕様は、ユーザ・フラッシュ・メモリ（UFM）および CFMブロックに適用されます。


動作条件

DC特性表 5–4に、MAX IIデバイス・ファミリの DC特性を示します。

表 5–4. MAX IIデバイスの DC特性注 (1)

シンボルパラメータ条件最小標準最大単位

II 入力ピンのリーク電流

VI = VCCIOmax～ 0 V (2) –10 10 µA

IOZ トライ・ステートI/Oピンのリーク電流

VO = VCCIOmax ～ 0 V (2) –10 10 µA

ICCSTANDBY VCCINT供給電流（スタンバイ時）(3)

MAX IIデバイス 12 mA

MAX II Gデバイス 2 mA

VSCHMITT シュミット・トリガ入力のヒステリシス

VCCIO = 3.3 V 460 mV

VCCIO = 2.5 V 170 mV

ICCPower-up パワー・アップ時のVCCINT供給電流 (4)

MAX IIデバイス 40 mA

MAX II Gデバイス 30 mA

RPULLUP パワー・アップおよびイン・システム・プログラミング時のI/Oピン・プルアップ抵抗の値

VCCIO = 3.3 V (5) 5 25 kΩ

VCCIO = 2.5 V (5) 10 40 kΩ

VCCIO = 1.8 V (5) 25 60 kΩ

VCCIO = 1.5 V (5) 45 95 kΩ

CIO ユーザ I/Oピンの入力キャパシタンス

8 pF

CGCLK 兼用 GCLK/ユーザ I/Oピンの入力キャパシタンス

8 pF

表 5–4の注：(1) 標準値は、TA = 25 ° C、VCCINT = 3.3 Vまたは2.5 V、およびVCCIO = 1.5 V、1.8 V、2.5 V、3.3 Vの条件のときのものです。(2) この値は通常のデバイス動作用に指定されたものです。パワー・アップの過程では値が変わる場合があります。これはすべての VCCIO設定（3.3 V、2.5 V、1.8 V、および 1.5 V）に適用されます。

(3) VI = GND、無負荷、入力のトグルなし(4) これはパワー・アップ時の平均電流です。MAX II デバイスの場合、標準的なピーク電流は 65 mA 未満です。

MAX II Gデバイスの場合、標準的なピーク電流は 55 mA未満です。(5) 外部ソースが VCCIOよりも高い電圧でピンをドライブしている場合は、ピンのプルアップ抵抗値が低下します。



標準 I/O規格表5–5から5–10に、MAX IIデバイス・ファミリの標準I/O規格を示します。

表 5–5. 3.3 V LVTTL規格


VCCIO I/O電源電圧 3.0 3.6 V

VIH 入力Highレベル電圧

1.7 4.0 V

VIL 入力Lowレベル電圧

–0.5 0.8 V

VOH 出力Highレベル電圧

IOH = –4 mA (1) 2.4 V

VOL 出力Lowレベル電圧

IOL = 4 mA (1) 0.45 V

表 5–6. 3.3 V LVCMOS規格




1.7 4.0 V


–0.5 0.8 V


VCCIO = 3.0、IOH = – 0.1 mA

VCCIO – 0.2 V


VCCIO = 3.0、IOL = 0.1 mA

0.2 V

表 5–7. 2.5 Vの I/O規格 (１ /２ )




1.7 4.0 V


–0.5 0.7 V


動作条件


IOH = –0.1 mA 2.1 V

IOH = –1 mA 2.0 V

IOH = –2 mA (1) 1.7 V


IOL = 0.1 mA 0.2 V

IOL = 1 mA 0.4 V

IOL = 2 mA (1) 0.7 V

表 5–8. 1.8 Vの I/O規格




0.65 × VCCIO 2.25 V


–0.3 0.35 × VCCIO V


IOH = –2 mA (1) VCCIO – 0.45 V


IOL = 2 mA (1) 0.45 V

表 5–9. 1.5 Vの I/O規格




0.65 × VCCIO VCCIO + 0.3 V


–0.3 0.35 × VCCIO V


IOH = –2 mA (1) 0.75 × VCCIO V


IOL = 2 mA (1) 0.25 × VCCIO V

表 5–5から 5–9の注：(1) ドライブ強度は、第 2章「MAX IIアーキテクチャ」に記載した値に従ってプログラムできます。

表 5–7. 2.5 Vの I/O規格 (２ /２ )




バス・ホールド特性

表 5–11に、MAX IIデバイス・ファミリのバス・ホールド特性を示します。

表 5–10. 3.3 V PCI規格

シンボルパラメータ条件最小標準最大単位

VCCIO I/O電源電圧 3.0 3.3 3.6 V


0.5 × VCCIO VCCIO + 0.5 V


–0.5 0.3 × VCCIO V


IOH = –500 µA 0.9 × VCCIO V


IOL = 1.5 mA 0.1 × VCCIO V

表 5–11.バス・ホールド特性

パラメータ条件

VCCIOレベル

単位1.5 V 1.8 V 2.5 V 3.3 V

最小最大最小最大最小最大最小最大

Low保持電流 VIN > VIL（最大） 20 30 50 70 µA

High保持電流 VIN < VIH（最小） –20 –30 –50 –70 µA

Lowオーバドライブ電流 0 V < VIN < VCCIO 160 200 300 500 µA

Highオーバドライブ電流 0 V < VIN < VCCIO –160 –200 –300 –500 µA


消費電力

パワー・アップ・タイミング

表 5–12に、MAX IIデバイスのパワー・アップ・タイミング特性を示します。

消費電力設計者は、アルテラのWebサイトのパワー・カリキュレータを使用して、デバイスの消費電力を見積もることができます。詳細については、「MAX IIデバイスの消費電力および評価方法」の章を参照してください。

タイミング・モデルと仕様

MAX IIデバイスのタイミングは、アルテラのQuartus II開発ソフトウェア、さまざまな業界標準のEDAシミュレータおよびタイミング・アナライザ、または図 5-1に示すタイミング・モデルを使用して解析できます。

MAX II デバイスには予測可能な内部遅延があり、設計者はこの遅延を利用して、任意のデザインのワースト・ケース・タイミングを決定できます。このソフトウェアは、デバイス全体の性能評価を行うためのタイミング・シミュレーション、ポイント間遅延予測、および詳細なタイミング解析を実行できます。

表 5–12. MAX IIパワー・アップ・タイミング注 (1)

シンボルパラメータデバイス最小標準最大単位

tCONFIG VCCINTが 2.375 Vに達してからデバイスがユーザ・モードに入るまでの時間 (2)

EPM240 200 µs

EPM570 300 µs

EPM1270 300 µs

EPM2210 450 µs

表 5–12の注：(1) これらの数値は暫定仕様です。(2) PORトリガ電圧の詳細については、「MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット」を参照してください。



図 5-1. MAX IIデバイスのタイミング・モデル

信号パスのタイミング特性は、特定のデバイスのタイミング・モデルとパラメータから導出できます。ピン間タイミング遅延を表す外部タイミング・パラメータは、内部パラメータの合計として計算できます。詳細については、「MAX IIデバイスのタイミング情報」の章を参照してください。

このセクションでは、性能、内部タイミング、外部タイミング、およびUFM タイミング仕様について説明し、これらを規定します。仕様値はすべてワースト・ケースの電源電圧条件および接合温度条件での代表値です。

暫定的なタイミングと最終的なタイミング

タイミング・モデルには、暫定的なものと最終的なものがあります。タイミング・モデルが暫定的な場合、Quartus®II 開発ソフトウェアはデザインのコンパイル中に通知メッセージを表示します。表 5–13に、MAX IIデバイスのタイミング・モデルのステータスを示します。

ステータスが「暫定的」とは、タイミング・モデルが変更される場合があることを意味します。最初に、シミュレーション結果、プロセス・データ、およびその他の既知のパラメータによって、タイミングの数値が作成されます。これらのテストを使用して、暫定的な数値を可能な限り実際のタイミング・パラメータに近づけます。

I/OピンI/O入力遅延tIN

入力

グローバル入力遅延

t C4

tR4

出力遅延t ODt XZt ZXt L

OC

AL

tGLOB


I/Oピン

t FASTIO

出力配線遅延ユーザ・フラッシュ・メモリ

隣接LEから

隣接LEへ

入力配線遅延tDL

t LUT

t C

LUT遅延

レジスタ・コントロール遅延

レジスタ遅延

tCOtSUtH

tPREtCLR

データ入力/LUTチェイン

データ出力

t IODR

出力および出力イネーブルのデータ遅延

tIOE



最終的なタイミングの数値は、実際のデバイスの動作とテストに基づきます。これらの数値は、ワースト・ケースの電圧条件および接合温度条件における実際の性能を反映しています。

性能

表 5–14は、いくつかの一般的なデザインにおけるMAX IIデバイスの性能を示したものです。性能値はすべて、Quartus II 開発ソフトウェアでメガファンクションをコンパイルして得られたものです。これらの性能値は EPM1270デバイス・ターゲットに基づいています。

表 5–13. MAX IIデバイスのタイミング・モデルのステータス

デバイス暫定仕様最終仕様

EPM240 √√√√EPM570 √√√√EPM1270 √√√√EPM2210 √√√√

表 5–14. MAX IIデバイスの性能 (１ /２ )

使用リソース

デザインのサイズと機能

モード

使用リソース性能

単位LE数 UFM

ブロック数

-3スピード・グレード



LE 16 ビット・カウンタ (1)

- 16 0 304.0 249.9 202.9 MHz

64ビット・カウンタ (1)

- 64 0 200.7 154.6 125.0 MHz

16対 1マルチプレクサ

- 11 0 6.3 8.1 10.3 ns

32対 1マルチプレクサ

- 24 0 7.2 9.2 11.3 ns

16ビット XOR

ファンクション

- 5 0 5.3 6.8 8.7 ns

単一アドレス・ライン付き16ビット・デコーダ

- 5 0 5.5 6.8 8.7 ns



内部タイミング・パラメータ

内部タイミング・パラメータは、デバイスの集積度に関係なく、スピード・グレードに基づいて規定されています。表 5–15から 5–22に、ロジック・エレメント（LE）、入力 / 出力エレメント（IOE）、UFM 構造、およびMultiTrackTMインタコネクトに対するMAX IIデバイスの内部タイミング・マイクロパラメータを示します。

各内部タイミング・マイクロパラメータ・シンボルの詳細については、「MAX IIデバイスのタイミング情報」の章を参照してください。

UFM 512 x 16 なし 3 1 10.0 10.0 10.0 MHz

512 x 16 SPI (2) 37 1 9.8 9.8 9.7 MHz

512 x 8 パラレル(3)

73 1 (4) (4) (4) MHz

表 5–14の注：(1) このデザインはバイナリ・ローダブル・アップ・カウンタです。 (2) このデザインは、拡張モードでのリード・オンリ動作用にコンフィギュレーションされています。読み出しおよび書き込み機能を追加した場合、使用する LE数が増加します。

(3) このデザインは、リード・オンリ動作用にコンフィギュレーションされています。読み出しおよび書き込み機能を追加した場合、使用する LE数が増加します。

(4) このデザインは非同期式です。

表 5–14. MAX IIデバイスの性能 (２ /２ )

使用リソース

デザインのサイズと機能

モード

使用リソース性能

単位LE数 UFM

ブロック数




表 5–15. LEの内部タイミング・マイクロパラメータ (１ /２ )

シンボルパラメータ



-5スピード・グレード単位

最小最大最小最大最小最大

tLUT LE組み合わせLUT遅延

583 757 932 ps

tCLR LEレジスタ・クリア遅延

243 315 388 ps

tPRE LEレジスタ・プリセット遅延

243 315 388 ps



tSU LEレジスタのセットアップ・タイム（クロック前）

113 146 180 ps

tH LEレジスタのホールド・タイム（クロック後）

0 0 0 ps

tCO LEレジスタの「Clock-to-Output」遅延

243 315 388 ps

tCLKHL 最小クロックHighまたはLowタイム

170 221 272 ps

tC レジスタ・コントロール遅延

875 1,137 1,400 ps

表 5–16. IOEの内部タイミング・マイクロパラメータ (１ /２ )






tFASTIO 隣接 LEからI/Oブロックへのデータ出力遅延

164 214 261 ps

tIN I/O入力パッドおよびバッファ遅延

708 920 1,132 ps

tGLOB (1) グローバル信号ピンとしてのI/O入力パッドおよびバッファ遅延の使用

1,588 2,064 2,540 ps

tIOE 内部で生成された出力イネーブル遅延

424 552 679 ps

tDL 入力配線遅延 171 222 274 ps

tOD (2) 出力遅延バッファおよびパッド遅延

1,064 1,383 1,702 ps

tXZ (3) 出力バッファ・ディセーブル遅延

756 982 1,209 ps

表 5–15. LEの内部タイミング・マイクロパラメータ (２ /２ )








表 5–17および 5–20に、ドライブ能力 16 mAの 3.3 V LVTTL以外の標準 I/O規格を使用する場合の tXZおよび tZXマイクロパラメータの追加遅延を示します。

tZX (4) 出力バッファ・イネーブル遅延

1,003 1,303 1,604 ps

表 5–16:の注：(1) tGLOBの遅延の数値は、各デバイスの集積度とスピード・グレードごとに異なります。表 5–16に示す遅延の数値は、

EPM240デバイス・ターゲットに基づいています。(2) 異なる標準 I/O規格、ドライブ強度、およびスルー・レートに関連する追加遅延については、表 5–29および表 5–31を参照してください。

(3) 異なる標準 I/O規格、ドライブ強度、およびスルー・レートに関連する tXZ追加遅延については、表 5–19および表 5–20を参照してください。

(4) 異なる標準 I/O規格、ドライブ強度、およびスルー・レートに関連する tZX追加遅延については、表 5–17および表 5–18を参照してください。

表 5–16. IOEの内部タイミング・マイクロパラメータ (２ /２ )






表 5–17. tZX高速スルー・レートでの IOEマイクロパラメータ追加遅延

規格





3.3 V LVCMOS 8 mA 0 0 0 ps

4 mA 28 37 45 ps

3.3 V LVTTL 16 mA 0 0 0 ps

8 mA 28 37 45 ps

2.5 V LVTTL 14 mA 14 19 23 ps

7 mA 95 124 152 ps

1.8 V LVTTL 6 mA 450 585 720 ps

3 mA 526 684 842 ps

1.5 V LVTTL 4 mA 926 1,204 1,482 ps

2 mA 1,005 1,307 1,608 ps

3.3 V PCI 20 mA 19 25 31 ps



表 5–18. tZX 低速スルー・レートでの IOEマイクロパラメータ追加遅延

規格





3.3 V LVCMOS 8 mA 5,682 5,382 5,081 ps

4 mA 6,416 6,116 5,815 ps

3.3 V LVTTL 16 mA 5,682 5,382 5,081 ps

8 mA 6,416 6,116 5,815 ps

2.5 V LVTTL 14 mA 8,510 8,210 7,909 ps

7 mA 9,437 9,137 8,836 ps

3.3 V PCI 20 mA –75 –375 –676 ps

表 5–19. tXZ 高速スルー・レートでの IOEマイクロパラメータ追加遅延

規格






4 mA –56 –72 –89 ps

3.3 V LVTTL 16 mA 0 0 0 ps

8 mA –56 –72 –89 ps

2.5 V LVTTL 14 mA –3 –4 –5 ps

7 mA –47 –61 –75 ps

1.8 V LVTTL 6 mA 40 52 64 ps

3 mA –47 61 75 ps

1.5 V LVTTL 4 mA 152 198 243 ps

2 mA 197 256 315 ps

3.3 V PCI 20 mA 71 93 114 ps

表 5–20. tXZ 低速スルー・レートでの IOEマイクロパラメータ追加遅延 (１ /２ )

規格





3.3 V LVCMOS 8 mA 206 –20 –247 ps

4 mA 159 –67 –294 ps



3.3 V LVTTL 16 mA 206 –20 –247 ps

8 mA 159 –67 –294 ps

2.5 V LVTTL 14 mA 222 –4 –231 ps

7 mA 188 –38 –265 ps

3.3 V PCI 20 mA 161 –65 –292 ps

表 5–21. UFMブロックの内部タイミング・マイクロパラメータ (１ /３ )






tASU アドレス・レジスタ・シフト信号のレジスタ・クロックに対するセットアップ

20 20 20 ns

tAH アドレス・レジスタ・シフト信号のレジスタ・クロックに対するホールド

20 20 20 ns

tADS アドレス・レジスタ・データ・インのレジスタ・クロックに対するセットアップ

20 20 20 ns

tADH アドレス・レジスタ・データ・インのレジスタ・クロックからのホールド

20 20 20 ns

tDSS データ・レジスタ・シフト信号のデータ・レジスタ・クロックに対するセットアップ

60 60 60 ns

tDSH データ・レジスタ・シフト信号のデータ・レジスタ・クロックからのホールド

20 20 20 ns

tDDS データ・レジスタ・データ・インのデータ・レジスタ・クロックに対するセットアップ

20 20 20 ns

表 5–20. tXZ 低速スルー・レートでの IOEマイクロパラメータ追加遅延 (２ /２ )

規格







tDDH データ・レジスタ・データ・インのデータ・レジスタ・クロックからのホールド

20 20 20 ns

tDP データ・クロックのホールド・タイムに対するプログラム信号

0 0 0 ns

tPB プログラムの立ち上がりエッジからUFMビジー信号の立ち上がりエッジまでの最大遅延

960 960 960 ns

tBP UFMビジー信号 Lowからプログラム信号 Lowまでの許容最小遅延

20 20 20 ns

tPPMX プログラム時のビジー・パルスの最大長

100 100 100 µs

tAE クロック・ホールド・タイムに対する最小消去信号

0 0 0 ns

tEB 消去信号の立ち上がりエッジから UFMビジー信号の立ち上がりエッジまでの最大遅延

960 960 960 ns

tBE UFMビジー信号 Lowから消去信号 Lowまでの許容最小遅延

20 20 20 ns

tEPMX 消去時のビジー・パルスの最大長

500 500 500 ms

tDCO データ・レジスタ・クロックからデータ・レジスタ出力までの遅延

5 5 5 ns

tOE データ・レジスタ・クロックからデータ・レジスタ出力までの遅延

136 136 136 ns

tRA 最大リード・アクセス・タイム

65 65 65 ns

表 5–21. UFMブロックの内部タイミング・マイクロパラメータ (２ /３ )








図 5-2から 5-4に、表 5–21に示す UFMブロックのタイミング・パラメータに対するリード、プログラム、およびイレース波形を示します。

図 5-2. UFMリード波形

tOSCS OSC_ENAの立ち上がりエッジから消去 /プログラム信号の立ち上がりエッジまでの最大遅延

350 350 350 ns

tOSCH 消去 /プログラム信号Lowから OSC_ENA信号Lowまでの許容最小遅延

350 350 350 ns

表 5–21. UFMブロックの内部タイミング・マイクロパラメータ (３ /３ )






tDCO

tDCLKtDSS

tDSH

tADH

tADS

tASUtACLK

tAHARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy

16データ・ビット

9アドレス・ビット

OSC_ENA



図 5-3. UFMプログラム波形

図 5-4. UFMイレース波形

tADS

tASU tACLK

tADH

tAH

tDDS

tDCLKtDSStDSH

tDDH

tPB tBP

tPPMX

tOSCS tOSCH

ARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy

16 データ・ピット


OSC_ENA

ARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy

9アドレス・ビットtASU

tACLK tAH

tADH

tADS

tEB

tEPMX

tOSCS tOSCH

OSC_ENA

tBE



外部タイミング・パラメータ

外部タイミング・パラメータは、デバイスの集積度とスピード・グレード別に規定されています。ここに示す外部 I/Oタイミング・パラメータはすべて、最大ドライブ能力および高速スルー・レートでの 3.3 V LVTTL標準 I/O 規格に対するものです。LVTTL 以外の標準規格または異なる電流値を使用する外部 I/Oタイミングについては、表 5–27から 5–31に示す標準 I/O規格入力および出力の追加遅延を使用してください。

表 5–23 に、EPM240 デバイスの外部 I/O タイミング・パラメータを示します。

表 5–22.配線遅延の内部タイミング・マイクロパラメータ

配線





tC4 369 480 591 ps

tR4 456 593 730 ps

tLOCAL 342 445 548 ps

表 5–23. EPM240のグローバル・クロック外部 I/Oタイミング・パラメータ (１ /２ )

シンボルパラメータ条件





tPD1 1つのルック・アップ・テーブル（LUT）を介したワースト・ケースのピン間遅延

10 pF 4.7 6.2 7.6 ns

tPD2 1 つの LUTを介したベスト・ケースのピン間遅延

10 pF 3.8 4.9 6.0 ns

tSU グローバル・クロックのセットアップ・タイム

1.6 2.1 2.6 ns

tH グローバル・クロックのホールド・タイム

0.0 0.0 0.0 ns

tCO グローバル・クロックの「Clock-to-Output」遅延

10 pF 2.0 4.3 2.0 5.6 2.0 6.9 ns

tCH グローバル・クロックのHigh時間

170 221 272 ps



表 5–24 に、EPM570 デバイスの外部 I/O タイミング・パラメータを示します。

tCL グローバル・クロックのLow時間

170 221 272 ps

tCNT 16 ビット・カウンタの最小グローバル・クロック周期

3.3 4.0 4.9 ns

fCNT 16 ビット・カウンタの最大グローバル・クロック周波数

304.0 (1)

249.9 202.9 MHz

表 5–23の注：(1) 最大周波数は、クロック入力ピンの標準I/O規格によって制限されます。16ビット・カウンタのクリティカル遅延は、このグローバル・クロック入力ピンの最大周波数よりも高速になります。

表 5–23. EPM240のグローバル・クロック外部 I/Oタイミング・パラメータ (２ /２ )






表 5–24. EPM570のグローバル・クロック外部 I/Oタイミング・パラメータ (１ /２ )






tPD1 1 つのルック・アップ・テーブル（LUT）を介したワースト・ケースのピン間遅延

10 pF 5.5 7.1 8.8 ns

tPD2 1つの LUTを介したベスト・ケースのピン間遅延

10 pF 3.7 4.8 6.0 ns


1.4 1.9 2.3 ns


0.0 0.0 0.0 ns


10 pF 2.0 4.5 2.0 5.9 2.0 7.2 ns

tCH グローバル・クロックの High時間 170 221 272 ps

tCL グローバル・クロックのLow時間 170 221 272 ps

tCNT 16ビット・カウンタの最小グローバル・クロック周期

3.3 4.0 4.9 ns



表 5–25に、EPM1270デバイスの外部 I/Oタイミング・パラメータを示します。

fCNT 16ビット・カウンタの最大グローバル・クロック周波数

304.0 (1)

249.9 202.9 MHz


表 5–24. EPM570のグローバル・クロック外部 I/Oタイミング・パラメータ (２ /２ )






表 5–25. EPM1270のグローバル・クロック外部 I/Oタイミング・パラメータ






tPD1 1つのルック・アップ・テーブル（LUT）を介したワースト・ケースのピン間遅延

10 pF 6.3 8.2 10.1 ns


10 pF 3.7 4.8 6.0 ns


1.4 1.8 2.2 ns


0.0 0.0 0.0 ns


10 pF 2.0 4.6 2.0 6.0 2.0 7.3 ns

tCH グローバル・クロックのHigh時間 170 221 272 ps



3.3 4.0 4.9 ns


304.0 (1)

249.9 202.9 MHz




表 5–26に、EPM2210デバイスの外部 I/Oタイミング・パラメータを示します。

外部タイミング I/O追加遅延標準 I/O規格の入力および出力追加遅延と入力遅延に対する I/O遅延タイミング・パラメータは、デバイスの集積度に関係なくスピード・グレードによって規定されています。

表 5–27から 5–31に、すべてパッケージの I/Oピンに関連する追加遅延を示します。単位値が 16 mAで高速スルー・レートの LVTTL以外の標準 I/O規格を選択した場合、表 5–23から 5–26に示す外部 tSUタイミング・パラメータに、選択した入力追加遅延を加算します。表 5–23から 5–26に示す外部 tCOおよび tPDタイミング・パラメータに、出力追加遅延を加算します。

表 5–26. EPM2210のグローバル・クロック外部 I/Oタイミング・パラメータ






tPD1 1 つのルック・アップ・テーブル（LUT）を介したワースト・ケースのピン間遅延

10 pF 7.1 9.2 11.3 ns


10 pF 3.7 4.8 6.0 ns


1.4 1.8 2.2 ns


0.0 0.0 0.0 ns


10 pF 2.0 4.7 2.0 6.1 2.0 7.5 ns

tCH グローバル・クロックのHigh時間 170 221 272 ps



3.3 4.0 4.9 ns


304.0 (1)

249.9 202.9 MHz




表 5–27.外部タイミング入力追加遅延

規格





3.3 V LVTTL シュミット・トリガなし

0 0 0 ps

シュミット・トリガ付き

334 434 535 ps

3.3 V LVCMOS シュミット・トリガなし

0 0 0 ps


334 434 535 ps


23 30 37 ps


339 441 543 ps


291 378 466 ps


681 885 1,090 ps

3.3 V PCI シュミット・トリガなし

0 0 0 ps

表 5–28. GCLKピンの外部タイミング入力追加遅延 tGLOB (１ /２ )

規格






0 0 0 ps


308 400 493 ps


0 0 0 ps


308 400 493 ps


21 27 33 ps


423 550 677 ps




353 459 565 ps


855 1,111 1,368 ps


6 7 9 ps

表 5–29.高速スルー・レート時の外部タイミング入力遅延および追加遅延 tOD

規格





3.3 V LVTTL 16 mA 0 0 0 ps

8 mA 65 84 104 ps


4 mA 65 84 104 ps

2.5 V LVTTL 14 mA 122 158 195 ps

7 mA 193 251 309 ps

1.8 V LVTTL 6 mA 568 738 909 ps

3 mA 654 850 1,046 ps

1.5 V LVTTL 4 mA 1,059 1,376 1,694 ps

2 mA 1,167 1,517 1,867 ps

3.3 V PCI 20 mA 3 4 5 ps

表 5–30.低速スルー・レート時の外部タイミング出力遅延および追加遅延 tOD (１ /２ )

規格





3.3 V LVTTL 16 mA 5,710 5,391 5,072 ps

8 mA 6,445 6,126 5,807 ps

表 5–28. GCLKピンの外部タイミング入力追加遅延 tGLOB (２ /２ )

規格







3.3 V LVCMOS 8 mA 5,710 5,391 5,072 ps

4 mA 6,445 6,126 5,807 ps

2.5 V LVTTL 14 mA 8,518 8,199 7,880 ps

7 mA 9,446 9,127 8,808 ps

3.3 V PCI 20 mA 261 339 418 ps

表 5–31. MAX II IOEのプログラマブル遅延

パラメータ





Increase_input_delay_to_internal_cells=ON 1,837 2,388 2,939 ps

Increase_input_delay_to_internal_cells=OFF 214 278 342 ps

表 5–30.低速スルー・レート時の外部タイミング出力遅延および追加遅延 tOD (２ /２ )

規格







最大入力および出力クロック・レート

表 5–32および 5–33に、MAX IIデバイスでの標準 I/Oピンの最大入力および出力クロック・レートを示します。

表 5–32. MAX II I/Oの最大入力クロック・レート

規格-3スピード・グレード



単位


304 304 304 MHz


250 250 250 MHz


304 304 304 MHz


250 250 250 MHz


220 220 220 MHz


188 188 188 MHz


220 220 220 MHz


188 188 188 MHz


200 200 200 MHz


200 200 200 MHz


150 150 150 MHz


304 304 304 MHz

表 5–33. MAX II I/Oの最大出力クロック・レート (１ /２ )




単位

3.3 V LVTTL 304 304 304 MHz

3.3 V LVCMOS 304 304 304 MHz

2.5 V LVTTL 220 220 220 MHz

2.5 V LVCMOS 220 220 220 MHz



JTAGタイミング規格図 5-5に、JTAG信号のタイミング波形を示します。

図 5-5. MAX II JTAGタイミング波形

表 5–34に、MAX IIデバイスの JTAGタイミング・パラメータと値を示します。

1.8 V LVTTL 200 200 200 MHz

1.8 V LVCMOS 200 200 200 MHz

1.5 V LVCMOS 150 150 150 MHz

3.3 V PCI 304 304 304 MHz

表 5–33. MAX II I/Oの最大出力クロック・レート (２ /２ )




単位

TDO

TCK

tJPZX tJPCO

tJPH

tJPXZ

tJCP

tJPSU tJCL tJCH

TDI

TMS

キャプチャされる信号

ドライブされる信号

tJSZX

tJSSU tJSH

tJSCO tJSXZ



表 5–34. MAX II JTAGタイミング・パラメータ (１ /２ )

シンボルパラメータ最小最大単位

tJCP (1) VCCIO1 = 3.3 VでのTCKクロック周期

55.5 ns

VCCIO1 = 2.5 VでのTCKクロック周期

62.5 ns


100 ns


143 ns

tJCH TCKクロックのHigh時間

20 ns

tJCL TCKクロックのLow時間

20 ns

tJPSU JTAGポートのセットアップ・タイム (2)

8 ns

tJPH JTAGポートのホールド・タイム

10 ns

tJPCO JTAGポートの「Clock-to-Output」遅延 (2)

15 ns

tJPZX JTAGポートのハイ・インピーダンスから有効出力まで (2)

15 ns

tJPXZ JTAGポートの有効出力からハイ・インピーダンスまで (2)

15 ns

tJSSU キャプチャ・レジスタのセットアップ・タイム

8 ns

tJSH キャプチャ・レジスタのホールド・タイム

10 ns

tJSCO アップデート・レジスタの「Clock-to-Output」遅延

25 ns

tJSZX アップデート・レジスタのハイ・インピーダンスから有効出力まで

25 ns



tJSXZ アップデート・レジスタの有効出力からハイ・インピーダンスまで

25 ns

表 5–34の注：(1) TDOピンの 10 pF負荷に対して規定される最小クロック周期。TDOの負荷が増加すると、最大 TCK周波数が低下します。

(2) この仕様は、JTAGピンの 3.3 V LVTTL/LVCMOSおよび 2.5 V LVTTL/LVCMOS動作に対するものです。1.8 V LVTTL/LVCMOSおよび1.5 V LVCMOSの場合、tJPSUの最小値は6 ns、tJPCO、tJPZX、tJPXZは35 nsで最大値です。

表 5–34. MAX II JTAGタイミング・パラメータ (２ /２ )

シンボルパラメータ最小最大単位





この資料は英語版を翻訳したもので、内容に用としてご利用ください。設計の際には、最

MII51006-1.1

6. 参照および製品コード

相違が生じる場合には原文を優先します。こちらの日本語版は参考新の英語版で内容をご確認ください。

ソフトウェア MAX® IIデバイスは、新しい MAX+PLUS® IIルック & フィール・オプションを備えたアルテラの Quartus® IIデザイン・ソフトウェアでサポートされています。このデザイン・ソフトウェアは、HDLおよび回路図デザイン入力、コンパイルとロジック合成、完全なシミュレーションと高度なタイミング解析、およびデバイス・プログラミングを提供します。Quartus II ソフトウェアの機能について詳しくは、「Design SoftwareSelector Guide」を参照してください。

Quartus IIソフトウェアは、Windows XP/2000/NT、Sun Solaris、LinuxRed Hat v8.0、および HP-UXの各オペレーティング・システムをサポートしています。また、NativeLink®インタフェースによる業界標準の EDAツールとのシームレスなインテグレーションもサポートしています。

デバイス・ピン配置

MAX IIデバイスのピン配置は、アルテラ・ウェブサイト（www.altera.co.jp）で提供されています。

製品コード図 6-1 は、MAX II デバイスの製品コードを説明したものです。各パッケージについて詳しくは、パッケージ情報の章を参照してください。


製品コード

図 6-1. MAX IIデバイスのオーダー・コード

T:

F:薄型クワッド・フラット・パック（TQFP）

F ineLine BGA

240:

570:

1270:

2210:

EPM: MAX I I

240個のロジック・エレメント570個のロジック・エレメント1,270個のロジック・エレメント2,210個のロジック・エレメント

ES: エンジニアリング・サンプル

特定のデバイス・オプションまたは出荷方法を示す

3、4、または5（3が最高速）

特定のパッケージのピン数

C:

I:

一般用温度（TJ = 0°～ 85°）

工業用温度（TJ = -40°～ 100°）

EPM 240 G T 100 C 3 ES

G:

ブランク :

デバイスのコア電圧を示す

1.8 V VCCINT のデバイス2.5 Vまたは3.3 V VCCINTのデバイス

N：鉛フリー・パッケージ


Altera Corporation

この資料は更新された最新の英語版が存在しま設計の際には、最新の英語版で内容をご確認く

す。こちらの日本語版は参考用としてご利用ください。

セクション II. PCBレイアウトのガイドライン

ださい。

このセクションでは、ボード・レイアウトの設計者がMAX® IIデバイスのボードを適切にレイアウトするための情報を提供します。必要な PCBレイアウトのガイドライン、デバイスのピン・テーブル、およびパッケージの仕様が含まれます。


第 7章　パッケージ情報

第 8章　多電圧システムにおけるMAX IIデバイスの使用



7 2004年 12月 v1.1 ボード・デカップリング・ガイドラインのセクションを更新（0.2を 0.1に変更）

8 2005年 1月 v1.2 以前は第 9 章として構成されていた。内容の変更はなし。

2004年 12月 v1.1 図 8-2の注 3の誤植を修正。

セクション II–1Preliminary

改訂履歴 MAX II デバイス・ハンドブック

セクション II–2 Altera CorporationPreliminary



MII51007-1.1

ます。こちらの日本語版は参考用としてご利用ください。

7. パッケージ情報

ください。

はじめにこのデータ・シートには、アルテラのMAX® IIデバイスのパッケージ情報が記載されています。以下のセクションが含まれています。

セクションページ

デバイスとパッケージの相互参照 . . . . . . . . . . . . . . . . . . . . . . 7–1熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2パッケージ外形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2

このデータ・シートでは、パッケージはピン数の少ない順に記載されています。図 7-1～ 7-4を参照してください。

ボード・デカップリングのガイドライン

ボード上のデカップリングは、デバイスで使用するロジック数および出力スイッチング要件に基づいて決定されます。I/Oピン数およびピンの負荷容量が増加するほど、より大容量のデカップリング・キャパシタンスが必要になります。可能な限り多数の 0.1-µFの電源デカップリング・コンデンサを、VCCピンと GNDピン、または VCCプレーンと GNDプレーンに接続しなければなりません。これらのコンデンサは、できるだけMAX IIデバイスの近くに配置する必要があります。VCCINT/GNDINTおよび VCCIO/GNDIOのペアはそれぞれ、0.1 µFのコンデンサでデカップルする必要があります。ボール・グリッド・アレイ（BGA）など、高集積パッケージを使用する場合は、VCC/GNDペアごとに 1個のデカップリング・コンデンサを使用できないことがあります。この場合、可能な限り多数のデカップリング・コンデンサを使用する必要があります。集積度の低いデザインでは、コンデンサの数を減らすことも可能です。デカップリング・コンデンサは、モノリシック・セラミック・コンデンサなど、良好な周波数応答特性を備えたものでなければなりません。

デバイスとパッケージの相互参照

表 7–1 は、薄型クワッド・フラット・パック（TQFP）および FineLineBGA®パッケージで供給可能なアルテラMAX IIデバイスを示します。


熱抵抗

熱抵抗表 7–2に、アルテラMAX IIデバイスの θJA（接合部から周囲への熱抵抗）および θJC（接合部からケースへの熱抵抗）の値を示します。

パッケージ外形以下のページのパッケージ外形は、ピン数の少ない順に記載されています。アルテラのパッケージ外形は、JEDEC Publication No. 95 の規格に適合しています。

表 7–1. TQFPおよび FineLine BGAパッケージの MAX IIデバイス

デバイスパッケージピン

EPM240 TQFP 100

EPM570 TQFP 100

TQFP 144

非耐熱 FineLine BGAパッケージ 256

EPM1270 TQFP 144


EPM2210 非耐熱 FineLine BGAパッケージ 256


表 7–2. MAX IIデバイスの熱抵抗

デバイスピン数パッケージθJC

(° C/W)

θJA

（° C/W）静止大気

θJA

（° C/W）100

フィート/min

θJA

（° C/W）200

フィート/min

θJA

（° C/W）400

フィート/min

EPM240 100 TQFP 12.0 39.5 37.5 35.5 31.6

EPM570 100 TQFP 11.2 38.7 36.6 34.6 30.8

144 TQFP 10.5 32.1 30.3 28.7 26.1

256 FineLine BGA

13.0 37.4 33.1 30.5 28.4

EPM1270 144 TQFP 10.5 31.4 29.7 28.2 25.8

256 FineLine BGA

10.4 33.5 29.3 26.8 24.7

EPM2210 256 FineLine BGA

8.7 30.2 26.1 23.6 21.7

324 FineLine BGA

8.2 29.8 25.7 23.3 21.3


パッケージ情報

100ピン・プラスチック薄型クワッド・フラット・パック（TQFP）

寸法および公差はすべて ANSI Y14.5M – 1994に準拠寸法単位はミリメートル Nはリード数

パッケージ情報パッケージ外形図の参考値

説明仕様シンボル

ミリメートル

注文コードの表記 T 最小標準最大

パッケージの略語 TQFP A – – 1.27

リード材質銅 A1 0.05 – 0.15

リード仕上げ半田プレート（85/15標準） b 0.17 0.22 0.27

JEDEC外形 MS-026 D 15.80 – 16.20

JEDECオプション BDE D1 13.50 – 14.50

最大リード・コプラナリティ 0.003インチ（0.08 mm） E 15.80 – 16.20

重量 0.5 g E1 13.50 – 14.50

耐湿性レベル耐湿バッグに記載 q 0° 3.5° 7°

θ1 0° – –

θ2 11° 12° 13°

θ3 11° 12° 13°

C 0.09 – 0.20

L 0.45 0.60 0.75

L1 1.00 REF

R1 0.08 – –

R2 0.08 – 0.20

S 0.20 – –

e 0.50 BSC

N 100


パッケージ外形

図 7-1. 100ピン TQFPパッケージ外形DD1

D1 D22

D

EE 1

E 1

E2

2

BA

4X

CA

e b

A1

詳細A

01

L

02

+R1

S

R2ゲージ面

L1

H

0.25

003

B

B

ピン1



144ピン・プラスチック薄型クワッド・フラット・パック（TQFP）

寸法および公差はすべて ANSI Y14.5M – 1994に準拠寸法単位はミリメートル Nはリード数



ミリメートル

注文コードの表記 T 最小標準最大

パッケージの略語 TQFP A – – 1.60

リード材質銅 A1 0.05 – 0.15

リード仕上げ半田プレート（標準 85/15） b 0.17 0.22 0.27

JEDEC外形 MS-026 D 22.00 BSC

JEDECオプション BFB D1 20.00 BSC

最大リード・コプラナリティ 0.003インチ（0.08 mm） e 0.50 BSC

重量 1.3 g E 22.00 BSC

耐湿性レベル耐湿バッグに記載 E1 20.00 BSC

q 0° 3.5° 7°

θ1 0° – –

θ2 11° 12° 13°

θ3 11° 12° 13°

L 0.45 0.60 0.75

L1 1.00 REF

R1 0.08 – –

R2 0.08 – 0.20

S 0.20 – –

N 144



図 7-2. 144ピン TQFPパッケージ外形

ピン1

DD1

D1 D22

D

EE 1

E 1

E2

2

BA

A

A1

C

詳細A

01

L

02

+R1

S

R2ゲージ面

L1

H

0.25003

B

B

e

(n-4) X b



256ピン非耐熱 FineLineボール・グリッド・アレイ寸法および公差はすべて ANSI Y14.5M – 1994に準拠寸法単位はミリメートル Mは最大半田ボール・マトリックス・サイズ



ミリメートル

注文コードの表記 F 最小標準最大

パッケージの略語 FBGA A (1) – – 3.50

リード材質錫 /鉛合金（63/37） A1 0.30 – –

リード仕上げ非適用 A2 0.25 – 1.10

JEDEC外形 MS-034 A3 – – 2.50

JEDECオプション AAF-1 D/E 17.00 BSC

最大リード・コプラナリティ 0.008インチ（0.20 mm） b 0.50 0.60 0.70

重量 1.2 g e 1.00 BSC

耐湿性レベル耐湿バッグに記載 M 16

(1) アルテラの Aの厚さ規定は最大 2.6 mmです。表中の Aの最大項目は JEDEC規格に基づいて決定されています。



図 7-3. 256ピン非耐熱 FineLine BGAパッケージ外形

ボールA1の位置を示す

ピンA1

G

F

E

D

C

B

A

H

J

K

L

M

N

P

R

T

16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

A1A2

A

C設置面

b

e

E

BDA



324ピン非耐熱 FineLineボール・グリッド・アレイ寸法および公差はすべて ANSI Y14.5M – 1994に準拠寸法単位はミリメートル Mは最大半田ボール・マトリックス・サイズ



ミリメートル

注文コードの表記 F 最小標準最大

パッケージの略語 FBGA A (2) 1.20 – 3.50

リード材質錫 /鉛合金（63/37） A1 0.30 – –

リード仕上げ非適用 A2 0.25 – 3.00

JEDEC外形 MS-034 D/E 19.00 BSC

JEDECオプション AAG-1 b 0.50 0.60 0.70

最大リード・コプラナリティ 0.008インチ（0.20 mm） e 1.00 BSC

重量 1.5 g M 18

耐湿性レベル耐湿バッグに記載 (2) アルテラの Aの厚さ規定は最大 2.6 mmです。表中の Aの最大項目は JEDEC規格に基づいて決定されています。



図 7-4. 324ピン非耐熱 FineLine BGAパッケージ外形

ボールA1の位置を示す

123456789101112131415161718

ABCDEFGHJKLMNP

RTUV

A1ボール・パッド・コーナ

AA1 C設置面

E

BDA

b

e

A2


Altera Corporation Co2004年 1月


MII51009-1.2

ます。こちらの日本語版は参考用としてご利用ください。

8. 多電圧システムにおけるMAX IIデバイスの使用

ください。

はじめにディープ・サブミクロン・プロセスの技術的進歩に伴い、半導体デバイスの電源電圧レベルが低下したため、システム・ボード上のデバイスが、5.0 V、3.3 V、2.5 V、1.8 V、1.5 Vといった多数の異なる電源電圧を使用できるデザイン環境が実現しました。この環境では、最終的には電圧の衝突が発生する可能性があります。

システム・ボード上の多様なデバイスに接続するために、MAX® IIデバイスは MultiVoltTM I/O インタフェースを搭載しており、これによって複数の電圧が混在するデザイン環境内のデバイスが MAX II デバイスと直接通信できます。MultiVoltインタフェースは、電源電圧（VCCINT）を出力電圧（VCCIO）から分離するため、MAX IIデバイスは同じプリント基板（PCB）上の異なる電圧レベルを使用して、他のデバイスにインタフェースすることが可能です。

さらに、MAX II MultiVoltコアの機能により、MAX IIデバイスは、MAX IIデバイス用の 3.3 Vまたは 2.5 V電源、およびMAX IIGデバイス用の 1.8 V電源（MAX IIデバイスは、1.8 Vに安定化する内部電圧レギュレータを搭載）で動作することが可能です。MAX IIG デバイスの場合、内部電圧レギュレータはバイパスされるので、ユーザはデバイスに 1.8 V を供給する必要があります。

この章では、デバイスやシステムを損傷させることなくアルテラ・デバイスを多電圧システムに実装できるようにする、以下の機能について解説します。

ホット・ソケット—デバイスやシステムの動作に影響を及ぼすことなく、パワー・アップされたシステムに MAX II デバイスを取り付けたり、システムから取り外します。

パワー・アップ・シーケンスの柔軟性 — MAX IIデバイスは、どのパワー・アップ・シーケンスにも対応可能です。

パワー・オン・リセット— MAX IIデバイスは、電圧が動作範囲内になるまでリセット状態を維持します。

re Version a.b.c variable 8–1Preliminary

標準 I/O規格

標準 I/O規格 MAX IIデバイスの I/Oバッファは、プログラムが可能で、広範囲の I/O電圧規格をサポートします。MAX II デバイスの各 I/O バンクは、異なる I/O規格に準拠するようにプログラムできます。I/Oバンクはすべて、以下の規格でコンフィギュレーションできます。

3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS

シュミット・トリガ入力オプションは、3.3 V および 2.5 V I/O 規格でサポートされます。また、I/Oバンク 3には、EPM1270および EPM2210デバイスの 3.3 V PCI 標準 I/O 規格インタフェース機能も含まれています。図 8-1を参照してください。


多電圧システムにおける MAX IIデバイスの使用

図 8-1. MAX IIデバイスでサポートされる標準 I/O規格注 (1)、(2)、(3)、(4)、(5)

図 8-1の注：(1) 図 8-1はシリコン・ダイの上面図です。(2) 図 8-1は、説明図にすぎません。正確なピン配置については、ピン・リストおよびQuartus® II開発ソフトウェアを参照してください。

(3) EPM240および EPM570デバイスには、2つの I/Oバンクしかありません。(4) 3.3 V PCI標準 I/O規格は、EPM1270および EPM2210デバイスでのみサポートされています。 (5) 3.3 Vおよび 2.5 V標準 I/O規格でのシュミット・トリガ入力オプションは、すべての I/Oピンに対してサポートされています。

MultiVoltコアと I/O動作

MAX IIデバイスは、MultiVoltコア I/O動作機能を備えているため、デバイスのコアと I/Oブロックは、別々の電源電圧でパワー・アップできます。VCCINTピンはデバイス・コアに電源を供給し、VCCIOピンはデバイス I/Oバッファに電源を供給します。VCCINTピンは、MAX IIGデバイスに対しては 1.8 Vで、MAX IIデバイスに対しては 2.5 V/3.3 Vでパワー・アップできます。MultiVolt機能を備えた I/Oバンクに対応する VCCIOピンはすべて、同じ電圧レベル（5.0 V、3.3 V、2.5 V、1.8 V、1.5 Vなど）から供給する必要があります。図 8-2を参照してください。

I/Oバンク1

I/Oバンク2

I/Oバンク3

I/Oバンク4

I/Oバンク3は、さらに3.3 V PCI標準I/O規格をサポート

すべてのI/Oバンクは以下をサポート 3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS

個別のパワー・バス


5.0 Vデバイスの互換性

図 8-2. MAX IIデバイスを使用した多電圧システムの実装注 (1)、(2)、(3)、(4)

図 8-2:の注：(1) MAX IIGデバイスの場合、VCCINTピンは 1.8 V電源しか受け入れません。(2) MAX II デバイスの場合、VCCINTピンは2.5 Vまたは3.3 V電源だけを受け入れます。(3) MAX IIデバイスは、VCCIO = 3.3 Vの場合に、5.0 V TTL入力をドライブできます。

5.0 V CMOSをドライブするには、内部 PCIクランプと外部抵抗を使用したオープン・ドレイン設定が必要です。

(4) MAX IIデバイスは、EPM1270および EPM2210デバイスに外部抵抗および内部 PCIクランプ・ダイオードを使用して、5.0 V耐圧を実現できます。


MAX IIデバイスは、MAX IIデバイスの VCCIOピンを 3.3 Vに接続することによって、5.0 V TTL デバイスをドライブできます。3.3 V インタフェースの出力 High電圧（VOH）が、5.0 V TTL デバイスの最小 Highレベル電圧 2.4 Vを満たすために、これが可能です。

MAX IIデバイス

3.3 Vデバイス

2.5 Vデバイス

5.0 Vデバイス

1.8 V/2.5 V/3.3 V電源

VCCINT

VCCIO VCCIO

VCCIO



MAX IIデバイスの出力を5.0 V CMOSデバイスの入力に直接接続した場合、MAX IIデバイスは 5.0 V CMOSデバイスと正しく連携できない場合があります。MAX IIデバイスの VOUTが VCCIOよりも高い場合、PMOSプルアップ・トランジスタは、そのピンが High をドライブしていれば導通し続け、外部プルアップ抵抗が信号を 5.0 V にプルアップするのを防止します。MAX IIデバイスの出力を 5.0 V CMOSデバイス互換にするには、PCI クランプ・ダイオードをイネーブルにして、出力ピンをオープン・ドレイン・ピンとして使用し、外部にプルアップ抵抗を接続します。図 8-3を参照してください。

図 8-3. MAX IIデバイスと 5.0 V CMOSデバイスとの互換性

図 8-3の注：(1) このダイオードはパワー・アップ後にのみアクティブになります。MAX IIデバイスは、パワー・アップ前に 5.0 Vでドライブされる場合は、外部ダイオードを必要とします。

オープン・ドレイン・ピンはHighレベルをドライブすることはなく、Lowまたはトライ・ステートのみドライブします。オープン・ドレイン・ピンがアクティブなときには、Low レベルをドライブします。オープン・ドレイン・ピンが非アクティブの場合、ピンはトライ・ステートになり、トレースは外部抵抗によって 5.0 V にプルアップされます。PCI クランプ・ダイオードをイネーブルする目的は、MAX IIデバイスの I/Oピンを保護することです。PCIクランプ・ダイオードに 3.3 Vの VCCIOを供給すると、ポイントAの電圧は 4.0 Vにクランプされ、トレース電圧が 4.0 Vを超えた場合の MAX II デバイスの信頼性限界値に適合します。5.0 V 入力は入力仕様の範囲内なので、デバイスは正常に動作します。

VCCIO

3.3 V

VCCIO

5.0 V ± 0.5 V

RINTとしてのモデル

VIN

VSS

VCCIO

REXT

5.0 V LVCMOSデバイス

A

VOUT

オープン・ドレイン

(1)



PCIクランプ・ダイオードは、EPM1270および EPM2210デバイスの I/Oバンク 3でのみサポートされます。外部保護ダイオードは、EPM1270 および EPM2210 デバイスの他の I/O バンクと、EPM240およびEPM570デバイスのすべてのI/Oピンに必要です。

プルアップ抵抗値は、信号の立ち上がり時間に対応するよう小さく、かつMAX II デバイスの IOL（出力 Low）仕様に違反しないよう大きくなければなりません。

MAX IIデバイスの最大 IOLは、I/O出力のプログラマブル・ドライブ強度に依存します。表 8–1は、MAX IIデバイスに対する 3.3 V LVTTL/LVCMOS標準 I/O規格で利用可能なプログラマブル・ドライブ強度の設定を示します。PCI標準 I/O規格は常に 20 mAで設定され、別の設定はありません。

REXTに必要な値を計算するには、まずMAX IIデバイスのオープン・ドレイン・トランジスタのモデルを計算します。この出力抵抗（REXT）は、VOLを IOLで除算してモデル化できます（REXT = VOL/IOL）。表 8–2 は、MAX IIデバイスに対する 3.3 V LVTTL/LVCMOS標準 I/O規格の最大VOL を示します。標準 I/O 規格の仕様については、「DC 特性およびスイッチング特性」の章を参照してください。

表 8–1. 3.3 V-LVTTL/LVCMOSのプログラマブル・ドライブ強度

標準 I/O規格 IOH/IOLの設定電流値（mA）

3.3 V LVTTL 16

8

3.3 V LVCMOS 8

4

表 8–2. 3.3 V LVTTL/LVCMOSの最大 VOL

標準 I/O規格電圧（V）3.3 V LVTTL 0.45

3.3 V LVCMOS 0.20



MAX IIデバイスの IOL仕様に違反しないようにREXTを選択します。REXT

の必要なプルアップ抵抗値は、式 REXT = (VCC/IOL) – RINTを使用して計算できます。例えば、I/Oピンがドライブ強度 16 mAを持つ 3.3 V LTTLとしてコンフィギュレーションされている場合、最大電源電圧（VCC）を5.5 Vとすると、REXTの値は以下のとおり計算できます。

この抵抗値の計算では、ワースト・ケース条件を想定しています。REXT

の値は、デバイス・コンフィギュレーションのドライブ強度に従って調整できます。さらに、システムで電源電圧レベルに広範囲の変動がない場合は、状況に応じてこれらの計算を調整できます。

MAX IIデバイスは 3.3 V、32ビット、33 MHz PCIに準拠しているため、入力回路は 4.0 V の最大 High レベル入力電圧（VIH）を受け入れます。5.0 VデバイスでMAX IIデバイスをドライブするには、MAX IIデバイスと 5.0 Vデバイスの間に抵抗（R2）を接続する必要があります。図 8-4を参照してください。

図 8-4. 5.0 Vデバイスを使用したMAX II PCI準拠デバイスのドライブ

図 8-4の注：(1) このダイオードはパワー・アップ後にのみアクティブになります。MAX IIデバイスは、パワー・アップ前に 5.0 Vでドライブされる場合、外部ダイオードを必要とします。

REXT5.5V 0.45 V–( )

16 mA---------------------------- 315.6 Ω= =

VCC

R2I I

5.0 V ± 0.5 V

R1としてのモデル

5.0 V デバイス

MAX II デバイス

VCCIO

VCCIO

3.3 V

PCIクランプ

B

(1)



MAX IIデバイスの VCCIOが 3.3 Vで、PCIクランプ・ダイオードがイネーブルされている場合、図 8-4 のポイント B での電圧は 4.0 V になり、トレース電圧が 4.0 Vを超えた場合のMAX IIデバイスの信頼性限界値に適合します。5.0 Vデバイスからの大きな電流の流入を制限するために、R2

は、高速信号が立ち上がり時間に対応するよう小さく、かつトレースをドライブするデバイスの Highレベル出力電流（IOH）仕様に違反しないよう大きくなければなりません。

R2に必要な値を計算するには、まず 5.0 V デバイスのプルアップ・トランジスタのモデルを計算します。この出力抵抗（R1）は、5.0 Vデバイスの電源電圧（VCC）を IOHで除算（つまり R1 = VCC/IOH）してモデル化できます。

図 8-5は、5.0 Vデバイスの標準的な出力ドライブ特性の例を示します。

図 8-5. 5.0 Vデバイスの出力ドライブ特性

上記のとおり、R1 = 5.0 V/135 mAです。

通常データ・シートに示す値は、標準的な動作条件に基づくものです。保護帯域用にデータ・シートの値から 20%を減算します。上記の例にこの減算を適用すると、R1の値は 30になります。

150

90

54321

30

60

120

135

VO 出力電圧（V）

標準的なIO出力電流（mA）

IOH

IOL

VCCINT = 5.0 V

VCCIO = 5.0 V



MAX IIデバイスの IOH仕様に違反しないように R2を選択します。例えば、上記のデバイスの最大 IOHが 8 mAの場合、PCIクランプ・ダイオードを使用すると、VIN = VCCIO + 0.7 V = 3.7 Vになります。5.0 Vデバイスの最大電源負荷（VCC）を 5.50 Vとすると、R2の値は以下のとおり計算できます。

この解析ではワースト・ケース条件を想定しています。システムで電源電圧レベルに広範囲の変動がない場合は、状況に応じてこれらの計算を調整できます。

MAX IIデバイスの 5.0 Vデバイス許容差を実現するには、PCIクランプを使用する必要があり、このクランプはパワー・アップ後にのみアクティブになるため、5.0 V信号はデバイスがコンフィギュレーションされるまで、デバイスにドライブできない場合があります。PCI クランプ・ダイオードは、EPM1270および EPM2210デバイスの I/O バンク 3でのみサポートされます。外部保護ダイオードは、EPM1270および EPM2210デバイスの他の I/Oバンクと、EPM240および EPM570デバイスのすべての I/Oピンに必要です。

5.0 V互換を実現するための推奨動作条件

前述のとおり、5.0 V許容差は、外付け直列 /プルアップ抵抗でイネーブルされる PCIクランプ・ダイオードでサポートできます。デバイスの I/Oバッファの長期の信頼性を保証するために、最大クランプ電流に基づいてMAX II I/Oをドライブする信号デューティ・サイクルに制約があります。表 8–3に、PCIクランプ電流の処理機能を備えた 3.3 Vの VCCIOに対する最大信号デューティ・サイクルを示します。

R25.50V 3.7 V–( ) 8 mA 30 Ω×( )–

8 mA------------------------------------------------------- 194 Ω= =

表 8–3.最大信号デューティ・サイクル (１ /２ )

VIN (V) (1) ICH (mA) (2) 最大デューティ・サイクル（%）

4.0 5.00 100

4.1 11.67 90

4.2 18.33 50

4.3 25.00 30

4.4 31.67 17

4.5 38.33 10



MAX IIの入力ピンでデューティ・サイクルが 30%を超える信号に対して、アルテラは長期の I/O信頼性を保証するために、3.0 Vの VCCIO電圧を推奨しています。デューティ・サイクルが 30%未満の信号に対しては、VCCIO

電圧は 3.3 Vにすることができます。


ホット・ソケットについては、「MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット」の章を参照してください。

パワー・アップ・シーケンス

MAX IIデバイスは、パワー・シーケンスの制御が困難な多電圧環境でも動作するように設計されています。したがって、MAX IIデバイスはどのパワー・シーケンスにも対応できるように設計されています。VCCINT または VCCIOのいずれかで最初にデバイスに電源を供給でき、3.3 V、2.5 V、1.8 V、または 1.5 Vの入力信号で、VCCINTまたは VCCIOが印加される前に、特別な注意なしでデバイスをドライブできます。MAX IIデバイスは、VCCINTレベルよりも高い VCCIO電圧レベルで動作できます。

異なる電源から MAX II デバイスに VCCIOおよび VCCINTが供給された場合、VCCIOと VCCINTとの間の遅延が生じることがあります。両方の電源が推奨動作範囲内になるまで、ユーザ・モードには入りません。VCCINT がパワー・アップされると、IEEE Std. 1149.1 JTAG（Joint Test Action Group）回路がアクティブになります。TMSおよび TCKが VCCIOに接続されても、VCCIOがパワー・アップされていない場合、JTAG 信号はフローティング状態のままです。このように、TCKが変化すると、ステート・マシンは未知の JTAGステートに遷移し、VCCIOが最終的にパワー・アップされたときに誤動作することがあります。パワー・アップ・シーケンス中に JTAGステートをディセーブルするには、TCKをプル・ダウンして、TCKに偶発的な立ち上がりエッジが発生しないようにしなければなりません。

パワー・オン・リセット

パワー・オン・リセット（POR）については、「MAX IIデバイスのホット・ソケットおよびパワー・オン・リセット」の章を参照してください。

4.6 45.00 5

表 8–3の注：(1) VINはパッケージ・ピンでの電圧です。(2) ICHは 3.3 Vの VCCIOを使用して計算されます。VINの値が同じであれば、VCCIOの値が高くなるほど、ICHの値は低くなります。

表 8–3.最大信号デューティ・サイクル (２ /２ )

VIN (V) (1) ICH (mA) (2) 最大デューティ・サイクル（%）



まとめ MAX IIデバイスはMultiVolt I/Oをサポートしているため、1.5 V、1.8 V、2.5 V、および 3.3 V デバイスは、電圧の衝突を生じることなく、MAX IIデバイスと直接インタフェースできます。さらに、MAX II デバイスは、外部ハードウェア・インタフェースを多少変更し、Quartus II開発ソフトウェアで PCIクランプ・ダイオードをイネーブルすることによって、5.0 Vデバイスとインタフェースできます。このMultiVolt機能により、デバイス・コアは他のデバイスとの I/O ピンの互換性を維持しながら、コア電圧 VCCINTで動作することも可能になります。アルテラは、VCCINTおよびVCCIOを任意のシーケンスでパワー・アップ可能なデバイスを設計したり、ホット・ソケットのサポートを組み込むことによって、システム・デザインをさらに容易にする手法を開発しました。


まとめ


Altera Corporation

この資料は更新された最新の英語版が存在します。こちらの日本語設計の際には、最新の英語版で内容をご確認ください。

セクション III. ユーザ・フラッシュ・メモリ

版は参考用としてご利用ください。

このセクションでは、MAX® IIデバイスのユーザ・フラッシュ・メモリ（UFM）ブロックに関する情報を提供します。


第 9章　MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用

第10章　シリアルEEPROMとMAX IIユーザ・フラッシュ・メモリの置き換え

セクション III–1Preliminary

ユーザ・フラッシュ・メモリ MAX II デバイス・ハンドブック Volume 1



9 2005年 1月 v1.3 以前は第 10章として構成されていた。内容の変更はなし。

2004年 12月 v1.2 表 9-4の RTP_BUSYの内容を更新。オシレータ・セクションの内容を更新。UFM動作モード・セクションの内容を更新。シリアル・ペリフェラル・インタフェースのセクションの内容を更新。表 9-6に 1行を追加。表 9-7を更新。READセクションの内容を更新。WRITEセクションの内容を更新。SECTOR-ERASEセクションの内容を更新。UFM-ERASEセクションを新規に追加。WRSRセクションの内容を更新。表 9-8を更新。表 9-9を追加。ALTUFM SPI タイミング仕様のセクションを追加。図 9-13、9-15、9-16、9-21、および 9-24を追加。表 9-10を追加。ALTUFMパラレル・インタフェース・タイミング仕様のセクションを追加。シミュレーション・パラメータのセクションを追加。表 9-12を追加。

2004年 6月 v1.1 図 9-4から 9-7を更新。


2004年 12月 v1.1 デザイン検討事項のセクションの内容を更新。

セクション III–2 Altera CorporationPreliminary



MII51010-1.3

9. MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用


はじめに MAX® II デバイスは、シリアル EEPROM と同様に使用できる最大 8 Kビットの不揮発性情報を格納するユーザ・フラッシュ・メモリ（UFM）ブロックを備えています。UFMは、MAX IIロジック・アレイのブリッジ・ロジックを介してインタフェースするあらゆるプロトコル（SPI、パラレル、その他のプロトコル）をサポートする、理想的なストレージ・ソリューションを提供します。

この章は UFMアプリケーションのガイドラインであり、MAX II UFMブロックおよび Quartus® II altufmメガファンクションの特長と機能を説明しています。

UFMアレイの説明

各 UFMアレイは、1セクタあたり 4,096ビットの 2つの独立したセクタで構成されます。各セクタは個別に消去できます。表 9–1 に、UFM アレイのサイズを示します。

メモリ構成マップ

表 9–2に、MAX II UFMブロックのメモリ構成を示します。000h～ 1FFh

の 9 ビット・アドレス範囲で指定される 512 の位置があります。各位置には 16ビット幅のデータが格納されます。アドレス・レジスタの最上位ビット（MSB）は操作中のセクタを示します。

表 9–1. UFMアレイ・サイズ

デバイストータル・ビットセクタアドレス・ビットデータ幅


8,192 2（1セクタあたり4,096ビット）

9 16

表 9–2.メモリ構成

セクタアドレス範囲

1 100h 1FFh

0 000h 0FFh


UFM機能の説明

UFMストレージの使用とアクセスUFM を使用すると、さまざまなメモリ・サイズおよびデータ幅のデータを格納できます。UFMストレージ幅は 16ビットですが、altufmメガファンクションを使用して、異なるデータ幅またはシリアル・インタフェースを実装できます。表 9–3は、Quartus II開発ソフトウェアがサポートする 3タイプのインタフェースで利用できる各データ幅を示します。

altufmメガファンクションでのロジック・アレイ・インタフェース・オプションの詳細については、9–14ページの「UFMブロックのソフトウェア・サポート」を参照してください。

UFM機能の説明

図9-1は、MAX II UFMブロックとインタフェース信号のブロック図です。

表 9–3.ロジック・アレイ・インタフェースのデータ幅

ロジック・アレイ・インタフェース

データ幅（ビット）インタフェース・タイプ

SPI 8または 16 シリアル

パラレル 3から 16までのオプションパラレル

なし 16 シリアル


MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用

図 9-1. UFMブロックとインタフェース信号

表 9–4は、MAX II UFMブロック入力および出力インタフェース信号をまとめたものです。

OSC 4

プログラム消去

コントロール

UFMセクタ1

UFMセクタ0

:_


PROGRAM

ERASE

OSC_ENA

RTP_BUSY

BUSY

OSC

データ・レジスタDRDin DRDout

ARCLK

ARSHFT

ARDin

DRCLK

DRSHFT

16 16

9

表 9–4. UFMインタフェース信号 (１ /３ )

ポート名ポート・タイプ説明

DRDin 入力データ・レジスタへのシリアル入力。UFM に書き込みむ際に、データ・ワードを入力するのに使用されます。データ・レジスタは 16ビット幅です。データは、DRCLKごとに、最下位ビット（LSB）から MSBにシリアルにシフトされます。このポートは書き込みに必要ですが、UFMがリード・オンリ・モードの場合は使用されません。

DRCLK 入力データ・レジスタを制御するクロック入力。データが DRDin からDRDoutにシフトされるとき、またはフラッシュ・メモリからパラレルにロードされるときに必要で、制御を取得します。DRCLKの最大周波数は 10 MHzです。


UFM機能の説明

DRSHFT 入力データ・レジスタをシフトするか、DRCLKエッジでロードするかを決定する信号。値が Highの場合、データは DRDinからデータ・レジスタの LSBにシフトされ、さらにデータ・レジスタのMSBから DRDout

にシフト・アウトされます。値が Lowの場合、フラッシュ・メモリの現在のアドレス値がデータ・レジスタにロードされます。

ARDin 入力アドレス・レジスタへのシリアル入力。読み出し、プログラム、または消去するメモリ位置のアドレスを入力するのに使用されます。アドレス・レジスタは、UFMサイズ（8,192ビット）に対して9ビット幅です。

ARCLK 入力アドレス・レジスタを制御するクロック入力。アドレス・データをARDinからアドレス・レジスタにシフトする場合、またはインクリメント・ステージ中に必要です。ARCLKの最大周波数は 10 MHzです。

ARSHFT 入力アドレス・レジスタをシフトするか、ARCLKエッジでインクリメントするかを決定する信号。値が Highの場合、データは ARDinからアドレス・レジスタにシリアルにシフトされます。値が Lowの場合、現在のアドレスが 1インクリメントされます。アドレス・レジスタは、アドレス空間が最大値になると、0にロール・オーバします。

PROGRAM 入力プログラム・シーケンスを開始する信号。立ち上がりエッジで、データ・レジスタ内のデータは、アドレス・レジスタが示すアドレスに書き込まれます。プログラム・シーケンスが完了するまで BUSY信号がアサートされます。

ERASE 入力消去シーケンスを開始する信号。立ち上がりエッジで、アドレス・レジスタの MSB が示すメモリ・セクタが消去されます。消去シーケンスが完了するまで BUSY信号がアサートされます。

OSC_ENA 入力この信号は、UFM ブロックの内部オシレータをオンにします。これはオプションですが、OSC出力を使用するときには必要です。OSC_ENAがHighにドライブされた場合、内部オシレータがイネーブルされ、OSC出力がトグルします。OSC_ENAが Lowにドライブされた場合、内部オシレータがディセーブルされ、OSC出力は一定の Lowにドライブします。

DRDout 出力データ・レジスタのシリアル出力。DRCLK 信号が印加されるたびに、新しい値が利用可能になります。DRDout データは、DRSHFT 信号に依存します。DRSHFT信号が Highのとき、DRDoutの値は、データ・レジスタの MSBにシフトされた新しい値です。DRSHFTが Lowの場合、DRDout には、データ・レジスタに読み込まれたメモリ位置のMSBが格納されます。

BUSY 出力メモリが、PROGRAMまたは ERASE命令を実行中で、BUSYであることを示す信号。Highの場合、アドレスおよびデータ・レジスタはクロックしないようにする必要があります。新しい PROGRAM 命令またはERASE命令は、BUSY信号がデアサートされるまで実行されません。

表 9–4. UFMインタフェース信号 (２ /３ )




MAX IIデバイスの UFMブロックとロジック・アレイ間の連携動作を調べるには、EPM240 デバイスの場合は図 2-16 を、EPM570、EPM1270、および EPM2210デバイスの場合は図 2-17を参照してください。

UFMアドレス・レジスタMAX II UFM ブロックは 512 × 16 のメモリとして構成されます。UFMブロックは 2つの独立したセクタに構成されるため、アドレスのMSBは処理対象となるセクタを、セクタ 0（UFM0）は 0で、セクタ 1（UFM1）は 1で示します。ERASE命令は、アドレス・レジスタのMSBが示す特定のセクタの内容を消去します。図 9-2に、アドレス・レジスタのMSBを使用した処理における UFMセクタの選択を示します。

ERASEモードの詳細については、9–12ページの「イレース」を参照してください。

OSC 出力内部オシレータの出力。UFM でユーザ・ロジックを制御するクロックの生成に使用できます。出力を生成するには、OSCイネーブル入力が必要です。

RTP_BUSY 出力この出力信号はオプションであり、リアルタイム ISP機能を使用する場合にのみ必要です。この信号は、リアルタイム ISPの間は Highにアサートされ、リアルタイム ISPを開始して最終的な読み出し /消去 /書き込み操作を許可するまで、500 ms にわたって RUN_STATE に留まります。RTP_BUSY 信号が High になると、読み出し、書き込み、またはアドレスおよびデータ・シフト動作の発行は許可されません。データ・レジスタおよびアドレス・レジスタは、リアルタイム ISP 中のUFMブロックに対する最後の読み出し操作、または書き込み操作の内容を保持しません。

表 9–4. UFMインタフェース信号 (３ /３ )



UFM機能の説明

図 9-2. アドレス・レジスタのMSBを使用した UFMセクタの選択

アドレス・レジスタには、ARSHFT、ARCLK、および ARDinの 3つのコントロール信号があります。ARSHFT は、シフト・イネーブル・コントロール信号と自動インクリメント信号の両方として使用されます。ARSHFT 信号がHighの場合、ARCLKの立ち上がりエッジによって、アドレス・データが ARDinポートからシリアルにロードされ、データはレジスタをシリアルに移動します。ARSHFT信号が Lowのクロック・エッジによって、アドレス・レジスタが 1インクリメントされます。これによりアドレスの自動インクリメントが実現され、データ・ストリーミングが可能になります。プログラム、読み出し、または消去シーケンスの実行中、アドレス・レジスタ内のアドレスがアクティブなUFM位置になります。

UFMデータ・レジスタUFMデータ・レジスタは 16ビット幅で、DRSHFT、DRCLK、DRDin、および DRDoutの 4つのコントロール信号を備えています。DRSHFTは、DRDinからまたは DRDoutにシリアルにデータを移動させるクロック・エッジと、UFM セクタからデータをパラレルにラッチするクロック・エッジを区別します。DRSHFT 信号が High の場合、クロック・エッジによって、データはレジスタを通して DRDin から DRDout にシリアルに移動します。DRDSHFT信号が Lowの場合、クロック・エッジによって、アドレス・レジスタが示す UFMセクタからパラレルにデータがキャプチャされます。MSB は DRDout に現れる最初のビットです。また、データ・レジスタ DRSHFT信号は、データ読み出し用に UFMをイネーブルするのにも使用されます。DRSHFT信号が Lowのとき、UFMはデータ・レジスタにデータをラッチします。図 9-3に、UFMデータ・レジスタを示します。

1

0

ARDin

ARClk


セクタ0

セクタ1

UFMブロック

UFMブロック

A0 A1 A2 A3 A4 A5 A6 A7 A8

LSB MSB



図 9-3. UFMデータ・レジスタ

UFMプログラム /消去コントロール・ブロックUFMプログラム /消去コントロール・ブロックは、UFMブロックを個別にプログラムおよび消去するのに必要なすべてのコントロール信号を生成するのに使用されます。これによって、ロジック・アレイに UFMコントローラを実装するのに必要な LE数が削減されます。さらに、UFMに対するコントロール信号の正しいタイミングが保証されます。PROGRAMまたはERASEのいずれかに立ち上がりエッジがあると、このコントロール信号ブロックがアクティブになり、プログラム・サイクルまたは消去サイクルを伴うシーケンスを開始します。この時点で、プログラム命令用に、データ・レジスタ内のどのデータでも、アドレス・レジスタが示すレジスタに書き込まれます。

セクタ消去だけが UFMでサポートされています。ERASEコマンドが実行されると、このコントロール・ブロックはアドレス・レジスタにアドレスが格納されたセクタを消去します。PROGRAMコマンドまたはERASE

コマンドが最初にプログラム /消去コントロール・ブロックをアクティブにすると、BUSY信号が Highにドライブされ、UFM内で処理が進行中であることを示します。プログラムまたは消去アルゴリズムが完了すると、BUSY信号は強制的に Lowになります。

LSB MSB

MAX II UFMブロック

DRDin

DRCLK

DRDout

データ・レジスタ

D0 D1 D3 D4 D11 D12 D13 D14 D15D5 D6 D7 D8 D9 D10

16 16


UFM機能の説明

オシレータ

UFMブロックの入力信号の 1つである OSC_ENAは、オシレータ信号をイネーブルし、OSC 出力ポートを通して出力するために使用されます。この OSC 出力ポートを使用して、ロジック・アレイ内のインタフェース・ロジックに接続することができます。この入力信号は、ロジック・アレイを通して配線され、アドレス・レジスタの入力クロック（ARCLK）およびデータ・レジスタの入力クロック（DRCLK）としてフィードバックできます。OSCポートの出力周波数は、オシレータ周波数の 1/4です。結果として、OSCポートの周波数範囲は 3.3～ 5.5 MHzです。ARCLKおよび DRCLKで受け入れられる最大クロック周波数は 10 MHzです。

OSC_ENA 入力信号がアサートされると、オシレータがイネーブルされ、出力は OSC 出力を通してロジック・アレイに配線されます。OSC_ENAが Low に設定されると、OSC 出力は一定の Low にドライブされます。UFMブロックの OSCポートから OSC出力ピンまでの配線遅延は、配置によって異なります。この遅延は Quartus IIタイミング・アナライザを使用して解析できます。

分周されていない内部オシレータ（アクセスは不可）は、13.33～ 22.22MHzの周波数範囲で動作します。内部オシレータは、パワー・アップ、イン・システム・プログラミング、およびリアルタイム ISPの間にイネーブルされます。それ以外の場合、UFM がデザインでインスタンス化され、OSC_ENA ポートがアサートされるまで、オシレータは動作しません。ALTUFM の特定の動作モードにおける OSC_ENA とオシレータの処理方法については、9–14 ページの「UFM ブロックのソフトウェア・サポート」を参照してください。ユーザ生成ロジックが UFM にインタフェースするには、オシレータが PROGRAM または ERASE 操作中はイネーブルされる必要がありますが、READ 操作中にはその必要はありません。PROGRAM コマンドまたは ERASE コマンドを発行しない場合は、OSC_ENAを Lowに固定することができます。

リアルタイム ISP動作中は、OSC_ENA信号が Lowに接続されていても、内部オシレータは自動的にイネーブルされ、OSC 出力ポート（このポートがインスタンス化されている場合）を通して出力します。RTP_BUSY信号を使用すると、リアルタイム ISP動作の開始と終了を検出して、この自己イネーブルされた OSC出力状態をゲート付きで制御できます。



UFM動作モード

UFMブロックには、以下の 3種類のモードがあります。

読み出し /ストリーム・リードプログラム（書き込み）イレース（消去）

プログラム中に、アドレスとデータは同時にロードできます。UFM タイミング仕様に適合する場合は、必要に応じて UFM インタフェース・コントロールを操作して、特定のプロトコルを実装できます。図 9-4 ～9-7は、3種類のモードで UFMにアクセスするためのコントロール波形を示します。PROGRAM モード（図 9-6）および ERASE モード（図 9-7）の場合、PROGRAM信号および ERASE信号は、アドレスとデータをロードした直後にアサートしなくてもかまいません。これらの信号は、アドレス・レジスタとデータ・レジスタがロードされた後はいつでもアサートできます。リアルタイム ISPモードに入った後で、READ、PROGRAM、および ERASE信号をアサートしたり、データやアドレスを UFMにシフトしてはなりません。RTP_BUSY 信号を使用すると、リアルタイム ISP動作の開始と終了を検出し、すべての UFM ポート動作を停止するコントロール・ロジックを生成できます。このユーザ生成コントロール・ロジックは、自動生成ロジックを持たない altufm_none メガファンクションに対してのみ必要です。altufm メガファンクションのその他のインタフェース（altufm_parallel、altufm_spi、altufm_i2c）は、RTP_BUSY信号を自動的にモニタするためのコントロール・ロジックを備えており、リアルタイム ISP 動作が進行中のときには UFM に対する操作を中止します。

デザイン内でUFMブロックを利用する際の ISPおよびリアルタイム ISPの使用に関するガイドラインについては、「MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン」の章を参照してください。

デバイス・アーキテクチャの詳細、およびこの章に記載するタイミング・パラメータの具体的な値については、このハンドブックの「MAX IIアーキテクチャ」の章を参照してください。


UFM動作モード

読み出し /ストリーム・リードPROGRAM、ERASE、および BUSYの 3つのコントロール信号は、読み出し操作またはストリーム・リード操作中は必要ありません。読み出し操作を実行するには、UFM 内でデータが配置されている、または配置される予定のリファレンス・アドレスをアドレス・レジスタにロードする必要があります。ARCLKクロック・パルスを停止すると、アドレス・レジスタがアドレスをインクリメントまたは ARDin からシフトするのを停止できます。UFM からデータ・レジスタにデータをロードするには、DRCLKの次の立ち上がりでDRSHFTがLowにアサートされなければなりません。レジスタからビットをシフトするには、16ビット幅のデータを読み出すために 16 個のクロック・パルスを供給する必要があります。DRCLKを使用すると、DRCLKクロック・パルスを不連続にして、読み出し時間を制御したり、データ・レジスタをディセーブルすることができます。図 9-4に、リード・モード中の UFMコントロール波形を示します。

また、UFMブロックはストリーム・リード操作を実行し、アドレス・インクリメント機能を使用して UFM から連続的に読み出すこともできます。ストリーム・リード・モードは、アドレス・レジスタにベース・アドレスをロードして開始されます。DRCLKの最初の立ち上がりエッジでDRSHFTを Lowにアサートして、アドレス・レジスタが示すアドレスからデータ・レジスタにデータをロードする必要があります。次に、DRSHFTをHighにアサートし、MSBから順に16ビット幅データをシフト・アウトします。図 9-5 に、ストリーム・リード・モード中の UFM コントロール波形を示します。

図 9-4. UFMリード波形

tDCO

tDCLKtDSS

tDSH

tADH

tADS

tASUtACLK

tAHARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy



OSC_ENA



図 9-5. UFMストリーム・リード波形

プログラム

UFMをプログラムするか UFMに書き込むには、最初にアドレス・レジスタにリファレンス・アドレスをロードするシーケンスを実行する必要があります。次に、DRSHFTを Highにアサートして、データをMSBから順にデータ・レジスタにシリアルにロードする必要があります。アドレス・レジスタへのアドレスのロードと、データ・レジスタへのデータのロードは、同時に行うことができます。16 ビットのデータがデータ・レジスタに正常にシフトされると、PROGRAM信号を Highにアサートして、UFMへの書き込みを開始する必要があります。立ち上がりエッジで、データ・レジスタ内のデータがアドレス・レジスタで示す位置に書き込まれます。BUSY信号は、プログラム・シーケンスが完了するまでアサートされます。データおよびアドレス・レジスタは、BUSY信号がデアサートされるまで変更してはなりません。変更するとフラッシュの内容が破壊されます。BUSY 信号がアサートされた場合、PROGRAM 信号は無視されます。PROGRAM 信号が、ERASE 信号とまったく同時に印加されると、動作は不定となり、フラッシュの内容が破壊されます。図 9-6に、プログラム・モード中の UFM波形を示します。

ARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy


インクリメント・アドレス


OSC_ENA

インクリメント・アドレス


UFM動作モード

図 9-6. UFMプログラム波形

イレース

ERASE信号によって、UFMの 1セクタを消去するイレース・シーケンスが開始されます。イレース・シーケンスの実行にデータ・レジスタは不要です。消去する UFMのセクタを示すには、アドレス・レジスタのMSBに 0をロードして、UFMセクタ 0を消去するか、1をロードして UFMセクタ 1を消去しなければなりません（9–6ページの図 9-2）。ERASE信号の立ち上がりエッジで、アドレス・レジスタのMSBが示すメモリ・セクタが消去されます。BUSY 信号は、イレース・シーケンスが完了するまでアサートされます。フラッシュ内容が破壊されるのを防止するために、アドレス・レジスタは、BUSY 信号がディアサートされるまで、変更してはなりません。BUSY信号がアサートされている場合、この ERASE信号は無視されます。図 9-7 に、イレース・モード中の UFM 波形を示します。

UFM セクタが消去されると、16 ビットのすべての位置に FFFFが充填されます。各 UFMストレージ・ビットは、イレース・シーケンス間に一度だけプログラムできます。その位置に対する 2回目のプログラミング試行が 0を追加するだけの場合は、最大 2回の書き込みが可能です。1 は入力ワードに対するマスク・ビットで、フラッシュ・アレイの 0に上書きすることはできません。この位置を新たに 1にするのは、消去によってのみ可能です。したがって、UFM アレイは各位置に対して 16 ビットなので、バイト・ライトの実行が可能です。

tADS

tASU tACLK

tADH

tAH

tDDS

tDCLKtDSStDSH

tDDH

tPB tBP

tPPMX

tOSCS tOSCH

ARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy

16 データ・ピット


OSC_ENA



図 9-7. UFMイレース波形

JTAGを使用した UFMのプログラミングと読み出し

アルテラMAX IIデバイスでは、IEEE Std. 1149.1 JTAGインタフェースを使用して、UFMにデータを書き込んだり、UFMからデータを読み出すことができます。PC または UNIX ワークステーション、Quartus IIProgrammer、および ByteBlaster MVTM または ByteBlasterTM II パラレル・ポート・ダウンロード・ケーブルを使用して、MAX II デバイスのUFM ブロックをターゲットとする Quartus II 開発ソフトウェアから、Programmerオブジェクト・ファイル（.pof）、JamTM Standard Test andProgramming Language（STAPL）ファイル（.jam）、または Jam バイト・コード・ファイル（.jbc）をダウンロードすることができます。

POF、Jamファイル、または JBCファイルは、Quartus II開発ソフトウェアを使用して生成できます。

Jamファイル

Jam STAPLと JBCファイルはともに、UFMブロックのプログラミングをサポートします。

Jam Player

Jam Playerは、Jamファイルの記述情報を読み出し、ターゲット・デバイスをプログラムするデータに変換します。Jam Playerは特定のデバイス・アーキテクチャやベンダをプログラムするのではなく、Jamファイル仕様で定義された構文の読み出しと解釈のみを行います。フィールドでの変更は、Jam Playerではなく Jamファイルに限定されます。その結果、フィールドでアップグレードされるたびに、Jam Player のソース・コードを修正する必要はありません。

ARShft

ARClk

ARDin

DRShft

DRClk

DRDin

DRDout

Program

Erase

Busy

9アドレス・ビットtASU

tACLK tAH

tADH

tADS

tEB

tEPMX

tOSCS tOSCH

OSC_ENA

tBE


UFMブロックのソフトウェア・サポート

2種類の Jamファイルに対応するために、ASCII Jam STAPL Playerと JamSTAPL Byte-Code Playerの 2種類の Jam Playerがあります。ASCII JamSTAPL Playerと Jam STAPL Byte-Code Playerはともに、16ビットおよび 32ビット・プロセッサ用の Cプログラミング言語でコーディングされています。

ISP 中の UFM 動作に関するガイドラインについては、「MAX II デバイスのイン・システム・プログラマビリティ・ガイドライン」の章を参照してください。


アルテラ Quartus II開発ソフトウェアには、デザイン・プロセスを短縮するシンプルで使いやすい手順を維持しながら、MAX II デバイスのUFMブロックの利点をフルに活用する高度なツールが含まれています。以下のセクションでは、次のような UFM ブロックの標準インタフェース・プロトコルをインスタンス化するためのシンプルなデザイン手法を、altufmメガファンクションでサポートする方法について説明します。

SPI パラレル None（アルテラ・シリアル・インタフェース）

このセクションでは、メガファンクション・シンボル、入力および出力ポート、MegaWizard® Plug-In Managerオプションの説明とMega Wizardのスクリーン・ショット例を示します。altufm メガファンクションAHDL 機能プロトタイプ（Verilog HDL に適用可能）、VHDL コンポーネント宣言、およびパラメータの説明については、Quartus IIのヘルプを参照してください。図 9-8は、MegaWizard Plug-In Managerで altufm

メガファンクション（フラッシュ・メモリ）を選択する状況を示します。このメガファンクションは、（Toolsメニューから）Megafunctionsダイアログ・ボックスのmemory compilerディレクトリにあります。



図 9-8. MegaWizard Plug-In Managerの altufmメガファンクションの選択

altufm MegaWizard Plug-In Managerには、MAX II UFMブロックに適用される個別のページがあります。コンパイル中に、Quartus IIコンパイラは、利用可能なロジック・アレイ・インタフェースのオプションおよび特定の割り当てに対して選択された、altufmパラメータを検証します。

シリアル・ペリフェラル・インタフェース

シリアル・ペリフェラル・インタフェース（SPI）は、モトローラの 6805および 68HC11 シリーズ・マイクロコントローラに搭載された、4 ピン式のシリアル通信サブシステムです。SPIによって、マイクロコントローラ・ユニットはペリフェラル・デバイスと通信でき、またマルチマスタ・システムではプロセッサ間通信を行うこともできます。



SPIバスはマスタとスレーブで構成されます。マスタ・デバイスは、データ転送を開始および制御し、同期用のクロック信号を提供します。スレーブ・デバイスは、マスタ・デバイスからのデータ転送要求に応答します。SPI バスのマスタ・デバイスがサービス要求を開始し、スレーブ・デバイスがサービス要求に応答します。

altufmメガファンクションを使用すると、UFMおよびMAX IIロジックは、SPIバスのスレーブ・デバイスとしてコンフィギュレーション可能です。SPIメガファンクションが、リード・オンリおよびリード /ライト・インタフェースの両方に対してインスタンス化されている場合、OSC_ENAは内部オシレータをイネーブルするために常にアサートされます。

Quartus II 開発ソフトウェアは、ベース・モード（8 ビットのアドレスおよびデータを使用）と拡張モード（16ビットのアドレスおよびデータを使用）の両方をサポートしています。ベース・モードは UFM セクタ0（2,048 ビット）のみを使用するのに対し、拡張モードは UFM セクタ0 とセクタ 1（8,192 ビット）の両方を使用します。SPI に存在するピンは、SI、SO、SCK、および nCSの 4本のみです。表 9–5に、SPIピンと機能の説明を示します。

スレーブ・デバイスの SI ポートに送信されたデータは、スレーブ・デバイスによって正の SCK クロックでサンプリングされます。データは、スレーブ・デバイスから SOを介して、負の SCKクロック・エッジで送信されます。nCSがアサートされた場合、現在のデバイスは処理のためにマスタ・デバイスによって、SPI バスの他端から選択されていることを意味します。nCSがアサートされていない場合、SIポートと SCKポートがマスタ・デバイスから信号を受信できないようにするとともに、SOをハイ・インピーダンス状態にして、共有 SPIバス上で衝突が発生するのを回避しなければなりません。すべての命令、アドレス、およびデータは、MSB から先に転送され、nCS の High から Low への遷移で開始されます。図 9-9に回路図を示します。

表 9–5. SPIインタフェース信号

ピン説明機能

SI シリアル・データ入力データをシリアルに受信。

SO シリアル・データ出力データをシリアルに送信。

SCK シリアル・データ・クロックデータ転送を同期化させるために、マスタ・デバイスで生成されたクロック信号。

nCS チップ・セレクトスレーブ・デバイスによるマスタ・デバイスとの間でのデータの送受信を可能にするアクティブLow信号。



図 9-9. SPIインタフェースの読み出しまたは書き込み操作の回路図

オペコード

8ビット命令オペコードを表 9–6に示します。nCSが Lowにプルされた後、ここに示すオペコードを供給する必要があります。オペコードを供給しない場合、インタフェースは、マスタ・デバイスに内部ロジック・エラーがあり、残りの着信信号を無視するものとみなします。nCSが再び High にプルされると、インタフェースは通常の状態に戻ります。新規サービス要求に対しては、nCSを再びLowにプルする必要があります。

READ オペコードと WRITE オペコードは送信用の命令です。すなわち、データは UFMから読み出されるか UFMに書き込まれます。

表 9–6. SPI用命令セット

名称オペコード操作

WREN 00000110 UFMへの書き込みイネーブル

WRDI 00000100 UFMへの書き込みディセーブル

RDSR 00000101 リード・ステータス・レジスタ

WRSR 00000001 ライト・ステータス・レジスタ

READ 00000011 UFMからのデータの読み出し

WRITE 00000010 UFMへのデータの書き込み

SECTOR-ERASE 00100000 セクタの消去

UFM-ERASE 01100000 UFMブロック全体（両方のセクタ）の消去

リード、ライト、消去ステート・マシン

オペコード・デコーダ

8ビット・ステータス・シフト・レジスタ

アドレスおよびデータ・ハブ

UFMブロックSPIインタフェース・コントロール・ロジック

SI SO SCK nCS



WREN、WRDI、RDSR、および WRSRは、ステータス・レジスタ用の命令です。これらは、UFM と直接やりとりすることはありませんが、インタフェース・ロジック内でステータス・レジスタの読み出しまたは設定を行います。ステータス・レジスタは、READまたは WRITE操作にUFMブロックが利用可能かどうか、インタフェースが WRITEイネーブルされているかどうか、および UFM WRITE 保護の状態に関するステータスを提供します。ステータス・レジスタのフォーマットを表 9–7 に示します。ALTUFM SPI（ベースまたは拡張モード）をリード・オンリで実装する場合、ステータス・レジスタは存在しないため、LEリソースが節約されます。

以下のパラグラフでは、SPI用の命令について説明します。

READ

READはデータ送信用の命令です。データは UFMブロックから読み出されます。データ転送中の場合、MSBは常に送信または受信される最初のビットです。データ出力ストリームは、nCSポートでの LowからHighへの遷移によって終了するまで、すべてのアドレスを通して連続しています。図 9-10に示すとおり、READ操作は常に SPIで以下のシーケンスにより実行されます。

表 9–7.ステータス・レジスタのフォーマット

位置ステータスパワー・アップ時のデフォルト

説明

ビット 7 X 0 -

ビット 6 X 0 -

ビット 5 X 0 -

ビット 4 X 0 -

ビット 3 BP1 0 ブロック書き込み保護の現在のレベルを示します (1)。

ビット 2 BP0 0 ブロック書き込み保護の現在のレベルを示します (1)。

ビット 1 WEN 0 1= SPI WRITEイネーブルされた状態0= SPI WRITEディセーブルされた状態

ビット 0 nRDY 0 1 = Busy、UFM WRITEまたは ERASEサイクルが進行中。0 = 進行中の UFM WRITEまたは ERASEサイクルなし。

表 9–7の注：(1) ステータス・レジスタ・ビット BP1および BP0の詳細については、表 9–8および 9–9を参照してください。



1. nCSが Lowにプルされ、送信の開始を示します。

2. 8 ビットの READ オペコード（00000011）がマスタ・デバイスから受信されます（内部プログラミングが進行中の場合、READは無視され受け入れられない）。

3. 16ビット・アドレスがマスタ・デバイスから受信されます。アドレスのLSBは最後に受信されます。UFMブロックは、最大でも 9ビットのアドレスしか受け取れないので、受信した最初の 7つのアドレス・ビットは破棄されます。

4. スレーブ・デバイスが必要とするワード数のデータが、READ操作用のSOを通して送信されます。UFMストレージ・アレイの末端に達すると、アドレス・カウンタが UFM の先頭にロール・オーバし、READ 操作が継続されます。

5. nCSが再びHighにプルされて、送信の終了を示します。

SPIベース・モードの場合、READ操作は常に SPIで以下のシーケンスにより実行されます。


2. 8 ビットの READ オペコード（00000011）がマスタ・デバイスから受信され、これに 8ビット・アドレスが続きます。内部プログラミングが進行中の場合、READ操作は無視され、受け入れられません。

3. スレーブ・デバイスが必要とするワード数のデータが、READ操作用のSOを通して送信されます。内部アドレス・ポインタは、最上位メモリ・アドレス（UFMセクタ 0が使用されるため、アドレス 255のみ）に到達するまで、自動的にインクリメントされます。アドレス 255に到達しても、アドレス・カウントはロール・オーバしません。アドレス 255からの 8つのデータ・ビットがすべて、SOポートを通してシフト・アウトされると、SO出力はハイ・インピーダンス（Z）に設定されます。




図 9-10.拡張モードの READ操作シーケンス

図 9-11に、ベース・モードの READ操作シーケンスを示します。

図 9-11. ベース・モードの READ操作

0 1 2 3 4 5 6 7 8 9 10 11 20 21 22 23 24 25 26 27 36 37 38 39

nCS

SCK

SI

SOハイ・インピーダンス

03H ステータス・レジスタ入力

MSB

MSB MSB

MSB

16ビット・データ出力1 16ビット・データ出力2

8ビット命令

16ビットアドレス

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

nCS

SCK

SI

SO

ハイ・インピーダンス

03H

MSB

MSB MSB

MSB

8ビット・データ出力1 8ビット・データ出力2

8ビット命令

8ビット命令

20 21 22 23 23



WRITE

WRITEはデータ送信用の命令です。データはUFMブロックに書き込まれます。UFM ブロック内の書き込みのターゲット位置は、WRITE 操作を開始する前に、消去状態（FFFFH）でなればなりません。データ転送中の場合、MSBは常に送信または受信される最初のビットです。命令が内部で実行される前に、nCS を High にドライブする必要があります。内部のセルフ・タイム式 WRITEサイクルの完了は、ソフトウェア・ステータス・レジスタの nRDYビットをポーリングして判断することができます。SPI 拡張モードの場合、図 9-12 に示すとおり、WRITE 操作は常にSPIで以下のシーケンスにより実行されます。


2. 8 ビットの WRITE オペコード（00000010）がマスタ・デバイスから受信されます。内部プログラミングが進行中の場合、WRITE操作は無視され、受け入れられません。

3. 16ビット・アドレスがマスタ・デバイスから受信されます。アドレスのLSBは最後に受信されます。UFMブロックは、最大でも 9ビットのアドレスしか受け取れないため、受信した最初の 7 つのアドレス・ビットは破棄されます。

4. WRITE操作がイネーブルされているかどうか、およびアドレスが保護された領域外にあるかどうかを判断するために、ステータス・レジスタがチェックされます（表 9–7を参照）。チェックしない場合、ステップ 5は省略されます。

5. 1ワード（16ビット）のデータが、SIを通してスレーブ・デバイスに送信されます。


SPIベース・モードの場合、WRITE操作は常に SPIで以下のシーケンスにより実行されます。


2. 8ビットの WRITEオペコード（00000010）が受信されます。内部プログラミングが進行中の場合、WRITE 操作は無視され、受け入れられません。

3. 8ビット・アドレスが受信されます。WRITE操作がイネーブルされているかどうか、およびアドレスが保護された領域外にあるかどうかを判断するために、ステータス・レジスタがチェックされます（表9–7を参照）。チェックしない場合、ステップ 4は省略されます。



4. 8ビット・データが SIを通して送信されます。


図 9-12.拡張モードのWRITE操作シーケンス

図 9-13に、ベース・モードの WRITE操作シーケンスを示します。

図 9-13.ベース・モードのWRITE操作シーケンス

0 1 2 3 4 5 6 7 8 9 10 11 20 21 22 23 24 25 26 27 36 37 38 39

nCS

SCK

SI


02H

MSB MSB MSB

16ビット・データ入力

8ビット命令


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

nCS

SCK

SI


02H

MSB MSB

8ビット・データ入力

8ビット命令




SECTOR-ERASE

SECTOR-ERASEは、UFMブロックの1つのセクタを消去する命令です。各セクタには 256ワードが格納されます。SE操作を正常に実行するために、WENビットとセクタは保護しないようにする必要があります。命令が内部で実行される前に、nCSをHighにドライブしなければなりません。内部のセルフ・タイム式 SECTOR-ERASEサイクルの完了は、ソフトウェア・ステータス・レジスタの nRDY ビットをポーリングして判断することができます。SPI拡張モードの場合、図 9-14に示すとおり、SE操作は以下のシーケンスにより実行されます。

1. nCSが Lowにプルされます。

2. オペコード 00100000がインタフェースに送信されます。

3. 16ビット・アドレスを送信します。アドレスの 8番目のビット（最初の7ビットは破棄される）は、消去されるセクタを示します。つまり、0はセクタ 0（UFM0）が消去され、1 はセクタ 1（UFM1）が消去されることを意味します。

4. nCSが再びHighにプルされます。

SPIベース・モードの場合、SE命令は UFMセクタ 0を消去します。消去する UFM セクタは選択できないため、この命令にはアドレス・コンポーネントはありません。SE操作は常に、SPIベース・モードで以下のシーケンスにより実行されます。






図 9-14.拡張モードの SECTOR-ERASE操作シーケンス

図9-15に、ベース・モードのSECTOR-ERASE操作シーケンスを示します。

図 9-15.ベース・モードの Sector_ERASE操作シーケンス

0 1 2 3 4 5 6 7 8 9 10 11 20 21 22 23

nCS

SCK

SI


20H

MSB MSB

8ビット命令


0 1 2 3 4 5 6 7

nCS

SCK

SI

SO


20H

MSB

8ビット命令



UFM-ERASE

UFM-ERASE（CE）命令は、SPI 拡張モードでは UFM セクタ 0 とセクタ 1の両方を消去します。SPIベース・モードでも、CE命令には SECTOR-ERASE（SE）命令と同じ機能がありますが、SE命令は UFMセクタ 0のみ消去します。CE操作を正常に実行するために、WENビットと UFMセクタは保護しないようにする必要があります。命令が内部で実行される前に、nCS を High にドライブしなければなりません。内部のセルフ・タイム式 CE サイクルの完了は、ソフトウェア・ステータス・レジスタの nRDYビットをポーリングして判断することができます。図 9-16に示すとおり、SPI拡張モードおよびベース・モードのどちらも UFM-ERASE操作は以下のシーケンスにより実行されます。




図 9-16に、UFM-ERASE操作シーケンスを示します。

図 9-16. UFM-ERASE操作シーケンス

0 1 2 3 4 5 6 7

nCS

SCK

SI

SO


60H

MSB

8ビット命令



WREN（ライト・イネーブル）（ライト・イネーブル）（ライト・イネーブル）（ライト・イネーブル）

インタフェースは、書き込みがディセーブルの状態でパワー・アップされます。したがって、ステータス・レジスタの WEN（表 9–7を参照）は、パワー・アップ時には 0 です。書き込みを許可する前に、WREN を発行して、ステータス・レジスタの WENを 1に設定する必要があります。インタフェースがリード・オンリ・モードの場合、ステータス・レジスタが存在しないため、WRENが WENに影響を及ぼすことはありません。WENは 1 に設定されると、WRDI 命令でリセットできます。WRITE およびSECTOR-ERASE命令がWENビットをリセットすることはありません。図9-17に示すとおり、WRENは以下のシーケンスで発行されます。


2. ステータス・レジスタの WENを 1に設定するために、オペコード00000110がインタフェースに送信されます。

3. WRENの 8番目のビットが送信された後、インタフェースは待ち状態になります（nCSが再び Highにプルされるのを待機）。これ以降の送信はすべて無視されます。


図 9-17. WREN操作シーケンス

0 1 2 3 4 5 6 7

nCS

SCK

SI


06H

MSB

8ビット命令



WRDI（ライト・ディセーブル）（ライト・ディセーブル）（ライト・ディセーブル）（ライト・ディセーブル）

UFMがプログラムされると、WRDIを発行して WENを 0に戻し、WRITEをディセーブルして、UFM に不注意で書き込みが行われるのを防止できます。図9-18に示すように、WRDIは以下のシーケンスで発行されます。


2. ステータス・レジスタで WENを 0に設定するために、オペコード00000100が送信されます。

3. WRDIの 8番目のビットが送信された後、インタフェースは待ち状態になります（nCSが再び Highにプルされるのを待機）。これ以降の送信はすべて無視されます。


図 9-18. WRDI操作シーケンス

0 1 2 3 4 5 6 7

nCS

SCK

SI


04H

MSB

8ビット命令



RDSR（リード・ステータス・レジスタ）（リード・ステータス・レジスタ）（リード・ステータス・レジスタ）（リード・ステータス・レジスタ）

ステータス・レジスタの内容は、RDSR を発行することにより、読み出すことができます。RDSRを受信すると、インタフェースは SOポートを通してステータス・レジスタの内容を出力します。最上位 4ビット（ビット 7 ～ビット 4）は、有用な情報を保持するものではありませんが、ステータス・レジスタの 8 ビットすべてが SO ポートを通して出力されます。これによって、ステータス・レジスタのビット 7～ビット 4の意味が更新された場合でも、将来にわたって互換性が維持されます。UFMの内部プログラム・サイクル中に、RDSR はインタフェースで認識される唯一有効なオペコードであり（したがって、ステータス・レジスタは随時読み出し可能）、nRDYは唯一の有効なステータス・ビットとなります。その他のステータス・ビットは固定され、内部プログラム・サイクルが終了するまで不変です。図 9-19に示すとおり、RDSRは以下のシーケンスで発行されます。



3. SIは着信信号を無視します。SOはステータス・レジスタの内容を、Bit 7を最初、Bit 0を最後として出力します。

4. nCSが Lowに維持されている場合は、ステップ 3を繰り返します。

5. nCSが再びHighにプルされて、送信が終了します。

図 9-19. RDSR操作シーケンス

ステータス・レジスタ出力

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

nCS

SCK

SI


05H

MSB MSB

MSB MSB

8ビット命令



WRSR（ライト・ステータス・レジスタ）（ライト・ステータス・レジスタ）（ライト・ステータス・レジスタ）（ライト・ステータス・レジスタ）

ブロック保護ビット（BP1 および BP0）は、UFM の特定のセクションを不注意による書き込みから保護するためのステータス・ビットです。BP1およびBP0のステータスは、WRSRによって更新されます。WRSRの間は、ステータス・レジスタの BP1 および BP0 のみ、有効な情報を書き込むことができます。ステータス・レジスタの残りのビットは無視され、更新もされません。BP1と BP0がともに 0の場合、UFMは保護されません。BP1と BP0がともに 1の場合、UFMは完全に保護されます。BP0と BP1は、パワー・アップ時に 0に設定されます。表 9–8に、拡張モードのブロック・ライト保護ビットの詳細を示し、表 9–9にベース・モードのブロック・ライト保護ビットの詳細を示します。図 9-20に示すように、WRSRは以下のシーケンスで発行されます。



3. ステータス・レジスタの BP1と BP0を更新するために、8ビットのステータスがインタフェースに送信されます。

4. nCS が High にプルされる時期が早すぎる（ステップ 2 またはステップ 3の 8ビットすべてが送信される前）場合、または遅すぎる（9番目またはそれ以降のビットが送信される）場合、WRSRは実行されません。

5. nCSが再びHighにプルされて、送信が終了します。



図 9-20. WRSR操作シーケンス

表 9–8.拡張モードのブロック・ライト保護ビット

レベル

ステータス・レジスタ・ビット保護された

UFMアレイ・アドレスBP1 BP0

0（保護なし） 0 0 なし

3（完全な保護） 1 1 000～ 1FF

表 9–9.ベース・モードのブロック・ライト保護ビット

レベル

ステータス・レジスタ・ビット保護された UFM

アレイ・アドレスBP1 BP0

0（保護なし） 0 0 なし

3（完全な保護） 1 1 000～ 0FF

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

nCS

SCK

SI


01H

MSB MSB

ステータス・レジスタ入力

8ビット命令



ALTUFM SPIタイミング仕様

図 9-21は、SPI拡張モード（リード /ライト）に必要なタイミング仕様を示します。これらの nCSタイミング仕様は、SPI拡張リード・オンリ・モードや SPIベース・モードには適用されません。ただし、SPI拡張モード（リード・オンリ）および SPIベース・モード（リード・オンリとリード /ライトの両方）に対して、nCS信号と SCKを同時にトグルすることはできません。表 9–10は、SPI拡張モード（リード /ライト）にのみ適用されるタイミング・パラメータを示します。

図 9-21. SPIタイミング波形

Quartus II altufm メガファンクションを使用したSPIのインスタンス化

図 9-22は、Quartus II開発ソフトウェアで SPIをインスタンス化するための altufmメガファンクション・シンボルを示します。

表 9–10.拡張モードに対する SPIタイミング波形

シンボル説明最小（ns）最大（ns）tSCK2NCS SCK信号の立ち下がりエッジから nCS

信号の立ち上がりエッジまでに必要な時間。

50

tHNCSHIGH nCS信号をHighに保持しなければならない時間。

600

tNCS2SCK nCS信号の立ち下がりエッジから SCK

信号の立ち上がりエッジまでに必要な時間。

750

nCS

SCK

tHNCSHIGH

tNCS2SCKtSCK2NCS



図 9-22. SPIインスタンス化のためのaltufmメガファンクション・シンボル

altufm MegaWizard Plug-In Manager のページ 3 にある希望のロジック・アレイ・インタフェースを選択できます。図 9-23 は、altufmMegaWizard Plug-In Managerのページ 3で、インタフェース・プロトコルとして SPIを選択した状態を示します。このページでは、UFMに対するアクセス・モードとして、リード / ライト・モードまたはリード・オンリ・モードのどちらを実装するかを選択できます。また、このページでは、SPIのコンフィギュレーション・モード（ベースまたは拡張）を選択することもできます。9–39ページの「メモリ・コンテンツ・ファイルの作成」で説明するように、altufm MegaWizard Plug-In Managerのページ 4では、UFMブロックの初期内容を指定できます。

図 9-23. altufm MegaWizard Plug-In Managerのページ 3（SPI）



パラレル・インタフェース

このインタフェースによって、UFM ブロックと外部ロジックとの間でパラレル通信が可能になります。READ要求、WRITE要求、または ERASE

要求がアサートされると（アクティブ Low アサート）、UFM 内のデータの取り出し、書き込み、または消去中にも、外部ロジックまたはデバイス（マイクロコントローラなど）は自由に操作を継続することができます。この間は、nBUSY信号を「Low」にドライブして、それ以上の要求に応答できないことを示します。操作が完了すると、nBUSY 信号を「High」に戻し、新しい要求を処理できることを示します。READ 要求の場合、DATA_VALIDが「High」にドライブされ、DOポートのデータが最後に読み出したアドレスからの有効データであることを示します。

READ、WRITE、および ERASEは、同時にアサートできません。複数の要求は無視され、UFMブロックでは読み出し、書き込み、消去は何も行われません。パラレル・インタフェースでは、シーケンシャル・リードやページ・ライトはサポートされていません。パラレル・インタフェースのリード・オンリ・モードおよびリード /ライト・モードのどちらでも、OSC_ENA が常にアサートされ、内部オシレータがイネーブルされます。表 9–11は、パラレル・インタフェースのピンと機能をまとめたものです。

表 9–11.パラレル・インタフェース信号

ピン説明機能

DI[15:0] 16ビット・データ入力 16 ビット・データをパラレルに受信します。altufm メガファンクションを使用して、3ビット～ 16ビット幅を任意に選択できます。

DO[15:0] 16ビット・データ出力 16 ビット・データをパラレルに送信します。altufm メガファンクションを使用して、3ビット～ 16ビット幅を任意に選択できます。

ADDR[8:0] アドレス・レジスタ操作シーケンスはアドレス・レジスタが示すデータを参照します。アドレス・バス幅は、altufmメガファンクションを使用して決定できます。

nREAD READ命令信号リード・シーケンスを開始します。

nWRITE WRITE命令信号ライト・シーケンスを開始します。

nERASE ERASE命令信号 ADDR[]ポートのMSBが示すSECTOR-ERASEシーケンスを開始します。

nBUSY BUSY信号 Low にドライブされ、それ以上の要求に応答できないことを通知します。

DATA_VALID データ有効 Highにドライブされると、DOポートのデータが、READ要求に対して最後に読み出されたアドレスからの有効なデータであることを示します。



altufmメガファンクションによって、3ビット～ 9ビットのアドレス幅範囲を選択できますが、UFM ブロックは常にアドレス・レジスタに対して最大の 9ビット幅を要求します。したがって、選択されたレジスタ幅が 9ビット未満の場合、altufmメガファンクションは常にアドレス・レジスタの残りの LSB に「0」を充填します。アドレス・レジスタで受信したアドレスが「0」から始まる場合、アドレス・レジスタはセクタ 0を指します。一方、受信したアドレスが「1」で始まる場合、アドレス・レジスタはセクタ 1を指します。

altufmメガファンクションを使用して、3ビット～ 16ビットのデータ・レジスタ幅を任意に選択できますが、UFM ブロックは常にデータ・レジスタに対して最大の 16ビット幅を要求します。データ・レジスタからの読み出しは、常に MSB から LSB の方向で行われます。ユーザが 16ビット未満のデータ幅を選択した場合、altufmメガファンクションは常にデータ・レジスタの残りの LSBに「1」を充填します。

ALTUFMパラレル・インタフェースのタイミング仕様

図 9-24は、パラレル・インタフェースのタイミング仕様を示します。表9–12は、パラレル・インタフェース命令信号を示します。nREAD、nWRITE、および nERASE信号は、アクティブ Low信号です。



図 9-24. パラレル・インタフェースのタイミング波形

表 9–12.パラレル・インタフェースのタイミング・パラメータ

シンボル説明最小（ns）最大（ns）tCOMMAND コマンド信号（nREAD/nWRITE/nERASE）を

アサートし、リード /ライト /消去シーケンスを開始するために Low に保持するのに必要な時間

600 3,000

tHNBUSY コマンド信号の立ち下がりエッジからnBUSY 信号の立ち下がりエッジまでの最大遅延

300

tHBUS コマンド信号が Lowにアサートされた後に、データおよび /またはアドレス・バスがデータ入力および / またはアドレス・レジスタ・ポートに存在しなければならない時間

600

nBusy

コマンド

データ・バスまたはアドレス・バス

tCOMMAND

tHNBUSY

tHBUS



Quartus II altufm メガファンクションを使用したパラレル・インタフェースのインスタンス化

図 9-25は、Quartus II開発ソフトウェアでパラレル・インタフェースをインスタンス化するための altufmメガファンクション・シンボルを示します。

図 9-25. パラレル・インタフェースのインスタンス化のためのaltufmメガファンクション・シンボル

図 9-26は、altufm MegaWizard Plug-In Managerのページ 3で、インタフェースとして Parallel インタフェースを選択した状態を示します。このページでは、UFMに対してリード /ライト・モードまたはリード・オンリ・モードのどちらを実装するかを選択できます。また、オプションでアドレス・バス（最大 9ビット）およびデータ・バス（最大 16ビット）の幅を選択することもできます。9–39ページの「メモリ・コンテンツ・ファイルの作成」で説明するように、altufm MegaWizard Plug-InManagerのページ 4では、UFMブロックの初期内容を指定できます。



図 9-26. altufm MegaWizard Plug-In Managerのページ 3（Parallel）

None（アルテラ・シリアル・インタフェース）None は専用の UFM シリアル・インタフェースを使用することを意味します。ビルトインUFMインタフェースは、13本のピンを通信に使用します。13 本のピンの機能については、9–3 ページの表 9–4 で説明しています。専用の UFMインタフェースとの通信用に、独自のインタフェース・デザインを作成し、ロジック・アレイに実装することができます。

Quartus II altufm メガファンクションを使用した None のインスタンス化

図 9-27は、Quartus II開発ソフトウェアでNoneをインスタンス化するための altufmメガファンクションのシンボルを示します。



図 9-27. Noneのインスタンス化のための altufmメガファンクションのシンボル

図 9-28は、altufm MegaWizard Plug-In Managerのページ 3で、インタフェース・プロトコルに対して noneを選択した状態を示します。noneを選択すると、その他のオプションはすべてグレー・アウトされ、ユーザが選択できません。ただし、9–39 ページの「メモリ・コンテンツ・ファイルの作成」で説明するように、altufm MegaWizard Plug-InManagerのページ 4では、UFMブロックの初期内容を指定できます。

図 9-28. MegaWizard Plug-In Managerのページ 3 altufm（None）



メモリ・コンテンツ・ファイルの作成

メモリ・コンテンツ・ファイルを使用して、UFM の内容を初期化できます。Quartus II開発ソフトウェアは、Memory Initialization File（.mif）と Hexadecimal File（.hex）の 2種類の初期メモリ・コンテンツ・ファイルのフォーマットをサポートしています。UFM ブロック用の新規メモリ・コンテンツ・ファイルは、（ファイル・メニューから）New を選択して作成できます。Other FilesタブでHEXファイルまたはMIFを選択します（図 9-29）。

図 9-29. 新規ファイル作成ダイアログ・ボックス

OK をクリックすると、ダイアログ・ボックスが表示されます。このダイアログ・ボックスで、Number of wordsはアドレス・ライン数を表し、Word sizeはデータ幅を表します。altufmメガファンクション用のメモリ・コンテンツ・ファイルを作成するには、図 9-30に示すとおり、Numberof wordsには 512を、Word sizeには 16を入力します。


メモリ・コンテンツ・ファイルの作成

図 9-30. Number of Words & Word Sizeダイアログ・ボックス

パラレル・インタフェースでは、HEXファイルを使用して altufmメガファンクションのメモリ・コンテンツを初期化する場合、選択したデータ幅に関係なく各メモリ・アドレスの 16ビットをすべて指定する必要があります。データ幅が 16ビット未満の場合、データ・ワードのMSBにデータを配置し、残りの LSBを 1で充填する必要があります。

例えば、altufm_parallelメガファンクションに address_width =

3とdata_width = 8を選択した場合、HEXファイルには各ワードに16ビットを含む 8つのアドレス・データ（23のアドレス）を格納する必要があります。位置 000の初期内容が 10101010になるようにするには、HEXファイルのアドレス 000 に 1010101011111111 を指定する必要があります。

この仕様はパラレル・インタフェースに使用される HEX ファイルにのみ適用されます。MIF では、各データ・ワードに 16 ビットを完全に指定する必要はありません。

SPI ベース・モード（8 ビット）インタフェースに使用される HEX ファイルには、同様の 16ビットのデータ充填が必要です。さらに、SPIベース・モードでは、セクタ 1を使用しない場合でも、512のすべてのアドレス（セクタ 0とセクタ 1の両方）のメモリ内容をHEXファイルとMIFに完全に指定する必要があります。ユーザは、SPIアドレス 0～ 255（セクタ 0）に有効なデータを入力し、セクタ 1をすべて 1に初期化できます。

図 9-31は、HEXファイルに書き込まれるメモリ内容を示します。



図 9-31. 16進（Intelフォーマット）ファイル

このメモリ・コンテンツ・ファイルは、altufmメガファンクションを使用してインクルードされます。（ファイル・メニューから）Tools >MegaWizard Plug-In Managerを選択します。メモリ・コンテンツ・ファイル（data.hex）は、altufm メガファンクションのページ 4 でインクルードされます（図 9-32）。Yes をクリックし、このファイルをメモリ・コンテンツ・ファイルとして使用します。Browseをクリックして、メモリ・コンテンツ・ファイルをインクルードします。


シミュレーション・パラメータ

図 9-32. altufmメガファンクションのページ 4

シミュレーション・パラメータ

図 9-32は、altufmメガファンクションのページ 4を示します。このページでは、デザイン・シミュレーション中に最大または最小周波数で OSC

出力ポートをシミュレートするよう任意に選択できます。選択した周波数は、Quartus IIシミュレータ用のタイミング・パラメータとしてのみ使用され、実際の MAX IIデバイスの OSC出力周波数に影響を与えることはありません。

まとめ MAX II UFMブロックは、ユーザ・アクセス可能なプログラマブル不揮発性フラッシュ・メモリ・ブロックです。これによって、インタフェースする際の柔軟性が大幅に向上します。MAX II デバイスは、あらゆるアプリケーションでのオンボード不揮発性ストレージに対するニーズを満たし、ボード・スペースの縮小とトータル・システム・コストの削減を実現します。




MII51012-1.2

10. シリアルEEPROMとMAX IIユーザ・フラッシュ・メモリの置き換え


はじめに各MAX® IIデバイスには、最大 8 Kビットのユーザ・データを格納するユーザ・フラッシュ・メモリ（UFM）ブロックが搭載されています。UFMブロックは、ASSPまたはプロセッサ・コンフィギュレーション・ビット、あるいは製造時にボードの電子 ID 情報を格納するのに使用される、オンボード・フラッシュおよび EEPROM メモリ・デバイスを置き換えるのに使用できます。MAX IIデバイスのロジック機能により、これらのシリアル・フラッシュ機能に加えて、システムのパワー・オン・リセット（POR）、インタフェース・ブリッジ、I/O 拡張デザインの統合が可能です。

この章では、MAX II UFMデバイスで置き換えられる可能性のある 2 Kビット、4 K ビット、および 8 K ビットの不揮発性メモリ・デバイスの詳細なリストを示します。表 10–1に、すべてのMAX IIデバイスの UFMブロックの容量を示します。

デザインの検討事項

MAX II の UFM は、JTAG（Joint Test Action Group）ポートを介して、または、IEEE Std. 1532-2002準拠のロジック・アレイとの接続によって、プログラム、イレース、およびベリファイできます。UFMブロックとロジック・アレイとの間に 13のインタフェース信号があり、これによってロジック・アレイは、デバイスがユーザ・モード中に UFMに読み出しまたは書き込みを行うことができます。リファレンス・デザインまたはユーザ・ロジックを使用して UFMを、SCI（Serial Communication Interface）、SPI（Serial Peripheral Interface）、I2C（Inter-Integrated Circuit）、Microwire、その他の独自プロトコルなど、多数の標準インタフェース・プロトコルにインタフェースすることができます。アルテラの Quartus® II altufmメガファンクションは、これらのインタフェースのサブセット（パラレルおよび SPI）用インタフェース・ロジックを提供します。メガファンクションやデザイン例で提供されていないインタフェースでは、UFM ブロックを希望のインタフェース・プロトコルにブリッジするためのユーザ・ロジックをユーザ自身が作成する必要があります。

表 10–1. MAX II UFMアレイ・サイズ

デバイストータル・ビット数

セクタアドレス・ビット

データ幅


8,192 2（1 セクタあたり4096ビット）

9 16


デザインの検討事項

UFMブロックや altufmメガファンクションのプログラミングおよびイレースに関する詳細については、「MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用」の章を参照してください。

シリアル EEPROMアプリケーションの統合の際に検討が必要な、UFMブロックとシリアル EEPROMとの違いは、セクタ・ベースの消去および消去 /再プログラム・サイクルです。シリアル EEPROMはバイト幅消去をサポートしており、これはバイト・ライト・シーケンス中に自動的に実装されます。UFM ブロックはバイト・ライトをサポートしますが、プログラムまたは書き込みの前にセクタ・ベースのイレース・シーケンスを必要とするバイト消去はサポートしません。特定のバイト位置のデータ内容をUFM 内で上書きする必要がある場合、そのバイト位置が消去済み（すべて 1）でない限り、当該バイトが存在するセクタ全体を消去する必要があります。プログラム存続期間に制限があるために、UFM消去 /再プログラム・サイクルがシリアル EEPROMのように 107サイクル以上になることはありません。

MAX II UFMブロック・イレース /プログラミング耐久仕様については、「DC &スイッチング特性」の章を参照してください。


シリアル EEPROMとMAX IIユーザ・フラッシュ・メモリの置き換え

ベンダおよびデバイスのリスト

表 10–2～ 10–10は、ベンダおよびMAX II UFMブロックで置き換え可能なベンダのデバイスを示します。UFMブロックおよびMAX IIデバイスの動作条件範囲は、ここに示すデバイスの範囲内です。

表 10–2. Asahi Kasei Microsystems Co.製デバイスの特性

タイプデバイスサイズ（ビット）

インタフェースfMAX

(MHz)動作電圧（V）(1)SCI 1

線式2線式

3線式

I2C Microwire

EEPROM AK93C75AV 8,192 √√√√ 1.8～ 5.5

EEPROM AK93C75BH 8,192 √√√√ 1.8～ 5.5

EEPROM AK6480AF/M 8,192 √√√√ 1 1.8～ 5.5

EEPROM AK6480BH/L 8,192 √√√√ 1 1.8～ 5.5

EEPROM AK93C65AF/V 4,096 √√√√ 1.8～ 5.5

EEPROM AK93C65BH 4,096 √√√√ 1.8～ 5.5

EEPROM AK93C61AV 4,096 √√√√ 0.9～ 3.6

EEPROM AK6440AF/M 4,096 √√√√ 1 1.8～ 5.5

EEPROM AK6440BH/L 4,096 √√√√ 1 1.8～ 5.5

EEPROM AK6004AF 4,096 √√√√ 1.8～ 5.5

EEPROM AK93C55AF/V 2,048 √√√√ 1.8～ 5.5

EEPROM AK93C55BH 2,048 √√√√ 1.8～ 5.5

EEPROM AK93C51AV 2,048 √√√√ 0.9～ 3.6

EEPROM AK6420AF/M 2,048 √√√√ 1 1.8～ 5.5

EEPROM AK6420BH 2,048 √√√√ 1 1.8～ 5.5

EEPROM AK6003AV 2,048 √√√√ 1.8～ 5.5

表 10–2の注：(1) MAX IIデバイスは 2.375 V～ 2.625 Vと 3.0 V～ 3.6 Vの 2つの異なる VCCINT動作電圧範囲をサポートし、

MAX IIGデバイスは 1.71 V～ 1.89 Vの動作電圧範囲をサポートしています。

表 10–3. Atmel Corporation製デバイスの特性 (１ /２ )



動作電圧（V）(1)SCI SPI 2

線式3線式

I2C Microwire

EEPROM AT25020 2,048 √√√√ 3 MHz 2.7 (2.7～ 5.5)

EEPROM AT25040 4,096 √√√√ 3 MHz 2.7 (2.7～ 5.5)



EEPROM AT25020A 2,048 √√√√ 20 MHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT25040A 4,096 √√√√ 20 MHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT25080 8,192 √√√√ 3 MHz 2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT25080A 8,192 √√√√ 20 MHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C02 2,048 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C04 4,096 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C08 8,192 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C02A 2,048 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C04A 4,096 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT24C08A 8,192 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT34C02 2,048 √√√√ 400 kHz

2.7 (2.7～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT93C56 2,048 √√√√ 2 MHz 2.7 (2.7～ 5.5) 2.5 (2.5～ 5.5) 1.8 (1.8～ 5.5)

EEPROM AT93C66 4,096 √√√√ 2 MHz 2.7 (2.7 ~5.5) 2.5 (2.5 ~ 5.5) 1.8 (1.8 ~5.5)


MAX II Gデバイスは 1.71 V～ 1.89 Vの動作電圧範囲をサポートしています。

表 10–3. Atmel Corporation製デバイスの特性 (２ /２ )




線式3線式

I2C Microwire



表 10–4. Catalyst Semiconductor, Inc.製デバイスの特性




線式3線式

I2C Microwire

EEPROM CAT93C56 2,048 √√√√ 1 MHz 1.8～ 6.0

EEPROM CAT93C57 2,048 √√√√ 1 MHz 1.8～ 6.0

EEPROM CAT93C66 4,096 √√√√ 1 MHz 1.8～ 6.0

EEPROM CAT34WC02 2,048 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT24WC03 2,048 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT24WC05 4,096 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT24WC02 2,048 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT24WC04 4,096 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT24WC08 8,192 √√√√ 400 kHz 1.8～ 6.0

EEPROM CAT64LC20 2,048 √√√√ 1 MHz 2.5～ 6.0

EEPROM CAT64LC40 4,096 √√√√ 1 MHz 2.5～ 6.0

EEPROM CAT25C02 2,048 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25C03 2,048 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25C04 4,096 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25C05 4,096 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25C08 8,192 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25C09 8,192 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25020 2,048 √√√√ 10 MHz 1.8～ 6.0

EEPROM CAT25040 4,096 √√√√ 10 MHz 1.8～ 6.0



表 10–5. Dallas Semiconductor - Maxim Integrated Products, Inc.製デバイスの特性


インタフェースfMAX (MHz) 動作電圧

（V）(1)SCI 1線式

2線式

3線式

I2C Microwire

EEPROM DS2433 4,096 √√√√ 2.8～ 6.0





表 10–6. Fairchild Semiconductor製デバイスの特性




線式3線式

I2C Microwire

EEPROM FM34W02UL 2,048 √√√√ 400 kHz 2.7～ 5.5

EEPROM FM93C56L 2,048 √√√√ 1 MHz 2.7～ 5.5

EEPROM FM93C66L 4,096 √√√√ 1 MHz 2.7～ 5.5

EEPROM FM93CS56L 2,048 √√√√ 1 MHz 2.7～ 5.5

EEPROM FM93CS66L 4,096 √√√√ 1 MHz 2.7～ 5.5

EEPROM FM24C08UL 8,192 √√√√ 400 kHz 2.7～ 5.5

EEPROM FM24C09UL 8,192 √√√√ 400 kHz 2.7～ 5.5

EEPROM NM24C02L 2,048 √√√√ 400 kHz 2.7～ 5.5

EEPROM NM25C020L 2,048 √√√√ 2.1 MHz 2.7～ 5.5

EEPROM NM25C040L 4,096 √√√√ 2.1 MHz 2.7～ 5.5

表 10–6の注：(1) MAX IIデバイスは、2.375 V～ 2.625 Vと 3.0 V～ 3.6 Vの 2つの異なる VCCINT動作電圧範囲をサポートし、


表 10–7. Holtek Semiconductor Inc.製デバイスの特性


インタフェースクロック・レート（MHz）

（VCC = 5.0 V）

動作電圧（V）(1)SCI 1

線式2線式

3線式

I2C Microwire

EEPROM HT24LC02 2,048 √√√√ 0.4 2.2～ 5.5

EEPROM HT24LC04 4,096 √√√√ 0.4 2.4～ 5.5

EEPROM HT24LC08 8,192 √√√√ 0.4 2.4～ 5.5

EEPROM HT93LC56 2,048 √√√√ 1 読み出し：2.0 ～ 5.5書き込み：2.4～ 5.5

EEPROM HT93LC66 4,096 √√√√ 1 読み出し：2.0 ～ 5.5書き込み：2.4～ 5.5





表 10–8. Microchip Technology Inc.製デバイスの特性 (１ /２ )



動作電圧

（V）(1)SCI SPI 2線式 3線式

I2C Microwire

EEPROM 24LCS62 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LCS52 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LC22A 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LC02B 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LC025 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LC024 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24C02SC 2,048 √√√√ 400 kHz 2.5～5.5

EEPROM 24LCS22A

2,048 √√√√ 400 kHz 1.8～5.5

EEPROM 24AA52 2,048 √√√√ 100 kHz 1.8～5.5

EEPROM 24AA02 2,048 √√√√ 100 kHz 1.8～5.5

EEPROM 24AA04 4,096 √√√√ 400 kHz (2)

1.8～5.5

EEPROM 24AA08 8,192 √√√√ 400 kHz (2)

1.8～5.5

EEPROM 24LC04B 4,096 √√√√ 400 kHz 1.8～5.5

EEPROM 24LC08B 8,192 √√√√ 400 kHz 1.8～5.5

EEPROM 24LC09 (3)

8,192 Advanced Communication

Riser (4)

400 kHz 2.5～5.5

EEPROM 93LC66A 4,096 √√√√ 2 MHz 2.5～6.0

EEPROM 93AA66 4,096 √√√√ 2 MHz 1.8～5.5



EEPROM 93LC66B 4,096 √√√√ 2 MHz 2.5～6.0

EEPROM 93LC56A 2,048 √√√√ 2 MHz 2.5～6.0

EEPROM 93AA56 2,048 √√√√ 2 MHz 1.8～5.5

EEPROM 93LC56B 2,048 √√√√ 2 MHz 2.5～6.0

EEPROM 25LC080 8,192 √√√√ 2 MHz 2.5～5.5

EEPROM 25LC040 4,096 √√√√ 2 MHz 2.5～5.5

EEPROM 25AA080 8,192 √√√√ 1 MHz 1.8～5.5

EEPROM 25AA040 4,096 √√√√ 1 MHz 1.8～5.5


MAX II Gデバイスは 1.71 V～ 1.89 Vの動作電圧範囲をサポートしています。(2) VCC < 2.5 Vの場合に 100 kHz。(3) このデバイスは独自のプロトコルに適合するように設計されています。(4) Microchip Technology Inc.独自プロトコル

表 10–9. Philips Semiconductors製デバイスの特性 (１ /２ )




線式3線式

I2C Microwire

EEPROM PCF8582C-2 2,048 √√√√ 100 kHz 2.5～ 6.0

EEPROM PCF8594C-2 4,096 √√√√ 100 kHz 2.5～ 6.0

EEPROM PCF8598C-2 8,192 √√√√ 100 kHz 2.5～ 6.0

EEPROM PCF85102C-2 2,048 √√√√ 100 kHz 2.5～ 6.0

表 10–8. Microchip Technology Inc.製デバイスの特性 (２ /２ )



動作電圧

（V）(1)SCI SPI 2線式 3線式

I2C Microwire



EEPROM PCF85103C-2 2,048 √√√√ 100 kHz 2.5～ 6.0

表 10–9の注：(1) MAX IIデバイスは、2.375 V～ 2.625 Vと 3.0 V～ 3.6 Vの 2つの異なる VCCINT動作電圧範囲をサポートし、


表 10–10. Rohm Co., Ltd.製デバイスの特性 (１ /２ )




線式3線式

I2C Microwire

EEPROM BR24L02-W 2,048 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L04-W 4,096 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L08-W 8,192 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L02F-W 2,048 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L04F-W 4,096 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L08F-W 8,192 √√√√ 400 kHz 1.8～ 5.5

EEPROM BR24L02FJ-W 2,048 √√√√ 400 kHz 1.8～ 5.5



EEPROM BR24L02FV-W 2,048 √√√√ 400 kHz 1.8～ 5.5



EEPROM BR24L02FVM-W 2,048 √√√√ 400 kHz 1.8～ 5.5



EEPROM BR93L56-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56F-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66F-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56RF-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66RF-W 4,096 √√√√ 2 MHz 1.8～ 5.5

表 10–9. Philips Semiconductors製デバイスの特性 (２ /２ )




線式3線式

I2C Microwire



EEPROM BR93L56FJ-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66FJ-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56RFJ-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66RFJ-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56FV-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66FV-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56RFV-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66RFV-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L56RFVM-W 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR93L66RFVM-W 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM BR9020-W 2,048 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9040-W 4,096 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9080AF-W 8,192 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9020F-W 2,048 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9040F-W 4,096 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9080ARFV-W 8,192 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9020FV-W 2,048 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9040FV-W 4,096 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9080ARFVM-W 8,192 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9020RFV-W 2,048 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9040RFV-W 4,096 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9020RFVM-W 2,048 √√√√ 2 MHz 2.7～ 5.5

EEPROM BR9040RFVM-W 4,096 √√√√ 2 MHz 2.7～ 5.5



表 10–10. Rohm Co., Ltd.製デバイスの特性 (２ /２ )




線式3線式

I2C Microwire



表 10–11. Seiko Instruments Inc.製デバイスの特性 (１ /４ )




線式2線式

3線式

I2C Microwire

EEPROM S-93C66B 4,096 √√√√ 2.0 MHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5

EEPROM S-93C56B 2,048 √√√√ 2.0 MHz 読み出し：2.0～ 5.5 書き込み：2.4～ 5.5

EEPROM S-93C76A 8,192 √√√√ 2.0 MHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5

EEPROM S-93C66A 4,096 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-93C56A 2,048 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29430A 8,192 √√√√ 2.0 MHz 読み出し：1.8～ 5.5書き込み：2.5～ 5.5











EEPROM S-29290A 2,048 √√√√ 2.0 MHz 読み出し：1.8～ 6.5 書き込み：2.5～ 6.5





EEPROM S-29355A 4,096 √√√√ 2.0 MHz 読み出し：1.8 V～6.5 V 書き込み：2.7 V～6.5 V

表 10–11. Seiko Instruments Inc.製デバイスの特性 (２ /４ )




線式2線式

3線式

I2C Microwire




EEPROM S-29L330A 4,096 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29L220A 2,048 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29L331A 4,096 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29L221A 2,048 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29L394A 4,096 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29L294A 2,048 √√√√ 2.0 MHz 1.8～ 5.5

EEPROM S-29U330A 4,096 √√√√ 500 kHz 読み出し：0.9～ 3.6書き込み：1.8～ 3.6






EEPROM S-29Z330A 4,096 √√√√ 500 kHz 0.9～ 3.6

EEPROM S-29ZX30A 8,192 √√√√ 500 kHz 0.9～ 3.6

表 10–11. Seiko Instruments Inc.製デバイスの特性 (３ /４ )




線式2線式

3線式

I2C Microwire



EEPROM S-24CS08A 8,192 √√√√ √√√√ 400 kHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5

EEPROM S-24CS04A 4,096 √√√√ 400 kHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5

EEPROM S-24CS02A 2,048 √√√√ 400 kHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5

EEPROM S-24C08A 8,192 √√√√ 400 kHz 読み出し：1.8～ 5.5書き込み：2.7～ 5.5



EEPROM S-24C04B 4,096 √√√√ 400 KHz 2.0～ 5.5

EEPROM S-24C02B 2,048 √√√√ 400 KHz 2.0～ 5.5



表 10–12. STMicroelectronics製デバイスの特性 (１ /２ )




線式3線式

I2C Microwire

EEPROM M24C04-W 4,096 v 400 kHz 2.5～ 5.5

EEPROM M24C02-W 2,048 v 400 kHz 2.5～ 5.5

表 10–11. Seiko Instruments Inc.製デバイスの特性 (４ /４ )




線式2線式

3線式

I2C Microwire



EEPROM M24C08-W 8,192 √√√√ 400 kHz 2.5～ 5.5

EEPROM M24C04-L 4,096 √√√√ 400 kHz 2.2～ 5.5

EEPROM M24C02-L 2,048 √√√√ 400 kHz 2.2～ 5.5

EEPROM M24C08-L 8,192 √√√√ 400 kHz 2.2～ 5.5

EEPROM M24C04-R 4,096 √√√√ 400 kHz 1.8～ 5.5

EEPROM M24C02-R 2,048 √√√√ 400 kHz 1.8～ 5.5

EEPROM M24C08-R 8,192 √√√√ 400 kHz 1.8～ 5.5

EEPROM ST24W04 4,096 √√√√ 100 kHz 3.0～ 5.5

EEPROM ST25W04 4,096 √√√√ 100 kHz 2.5～ 5.5

EEPROM ST24C04 4,096 √√√√ 100 kHz 3.0～ 5.5

EEPROM ST25C04 4,096 √√√√ 100 kHz 2.5～ 5.5

EEPROM M93C76-W 8,192 √√√√ 2 MHz 2.5～ 5.5

EEPROM M93C66-W 4,096 √√√√ 2 MHz 2.5～ 5.5

EEPROM M93C56-W 2,048 √√√√ 2 MHz 2.5～ 5.5

EEPROM M93C76-R 8,192 √√√√ 2 MHz 1.8～ 5.5

EEPROM M93C66-R 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM M93C56-R 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM M93S66-W 4,096 √√√√ 2 MHz 2.5～ 5.5

EEPROM M93S56-W 2,048 √√√√ 2 MHz 2.5～ 5.5

EEPROM M93S66-R 4,096 √√√√ 2 MHz 1.8～ 5.5

EEPROM M93S56-R 2,048 √√√√ 2 MHz 1.8～ 5.5

EEPROM M95080-W 8,192 √√√√ 10 MHz 2.5～ 5.5

EEPROM M95040-W 4,096 √√√√ 5 MHz 2.5～ 5.5

EEPROM M95020-W 2,048 √√√√ 5 MHz 2.5～ 5.5

EEPROM M95080-R 8,192 √√√√ 10 MHz 1.8～ 5.5

EEPROM M95040-S 4,096 √√√√ 5 MHz 1.8～ 3.6

EEPROM M95020-S 2,048 √√√√ 5 MHz 1.8～ 3,6



表 10–12. STMicroelectronics製デバイスの特性 (２ /２ )




線式3線式

I2C Microwire


まとめ

まとめ MAX IIデバイスを使用して、デザイン・ボード上のロジック・デバイスとメモリ・デバイスを統合し、チップ間遅延の排除、ボード・スペースの最小化、トータル・システム・コストの削減を図ることができます。UFM ブロックはニーズに合わせてプログラムできるため、MAX II デバイスでは市販のEEPROMデバイスよりもインタフェースの柔軟性が高くなります。

表 10–13. Toshiba Corporation製デバイスの特性




線式2線式

3線式

I2C Microwire

EEPROM TC9WMA2FK 2,048 √√√√ √√√√ 1 MHz 読み出し：1.8～ 5.5書き込み：2.3～ 5.5

EEPROM TC9WMB2FK 2,048 √√√√ 400 kHz 読み出し：1.8～ 5.5書き込み：2.3～ 5.5




Altera Corporation


。こちらの日本語版は参考用としてご利用ください。

セクション IV. イン・システム・プログラマビリティ

さい。

このセクションでは、イン・システム・プログラマビリティ (ISP) および Joint Test Action Group (JTAG)バウンダリ・スキャン・テスト (BST)の情報とガイドラインを提供します。


第 11章　MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン

第 12章　MAX IIデバイスのリアルタイム ISP および ISP クランプ

第 13章　MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト

第14章　エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用

第 15章　イン・システム・プログラミングへのAgilent 3070テスタの使用

セクション IV–1Preliminary

イン・システム・プログラマビリティ MAX II デバイス・ハンドブック Volume 1




2004年 12月 v1.2 イン・システム・プログラミング中のユーザ・フラッシュ・メモリ動作のセクションを追加。

2004年 6月 v1.1 プルアップ抵抗値。本文を更新



2004年 3月 v1.0 初回リリース


2004年 12月 v1.1 ドキュメントのリファレンスをAN88からAN122に変更。


セクション IV–2 Altera CorporationPreliminary

Altera Corporation 2005年 1月


MII51013-1.3

11. MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン


はじめに「Time-to-Market」に関する要求の高まりに伴い、デザイン・エンジニアは開発と製造を問題なく進めるために、高度なシステム・レベルの製品を必要とします。イン・システム・プログラマビリティ（ISP）を備えたプログラマブル・ロジック・デバイス（PLD）は、開発時間の短縮、イン・フィールド・アップグレードと製造フローの簡略化、在庫コストの低減、およびプリント基板（PCB）テスト機能の改善に役立ちます。アルテラの ISP 対応 MAX® II デバイスは、IEEE Std. 1149.1 JTAG（JointTest Action Group）インタフェースを介してイン・システムでプログラムおよび再プログラムできます。このインタフェースによって、MAX IIデバイスをプログラムし、PCBの機能を 1つの製造ステップでテストできるため、テスト時間や組み立てコストを低減できます。この章では、ISPを使用して適切にデザインするためのガイドラインを説明します。以下の内容が含まれています。

全体的な ISPガイドライン IEEE Std. 1149.1信号シーケンシャル・プログラミングと同時プログラミングの比較 ISPトラブルシューティング・ガイドラインエンベデッド・プロセッサを使用した ISP イン・サーキット・テスタを使用した ISP

全体的な ISPガイドライン

このセクションでは、ISP 対応 MAX II デバイスを適切にデザインするためのガイドラインを示します。どのデザイン実装でもこれらのガイドラインに従うことが必要です。

動作条件

各MAX IIデバイスには、適正動作に必要なパラメータ定格、または動作条件がいくつかあります。MAX IIデバイスは、ユーザ・モードではこれらの条件を超えることがあり、その場合も正しく動作しますが、イン・システム・プログラミング中は、これらの条件を超えないようにしなければなりません。イン・システム・プログラミング中に、動作条件のいずれかに違反すると、プログラミング障害が発生したり、デバイスが不正にプログラムされることがあります。ISP が機能するには、すべてのI/Oバンクの VCCIOとデバイスの VCCINTを完全にパワー・アップする必要があります。

11–1Preliminary


ISP電圧

イン・システム・プログラミング中は、デバイスのフラッシュ・セルが確実に正しくプログラムされるように、デバイス動作条件表に規定される VCCINTおよび VCCIOレベルを、VCCINTピンおよび VCCIOピン上で維持する必要があります。VCCINTおよび VCCIOの仕様は、一般用および工業用温度範囲の製品の両方に適用されます。

入力電圧

「MAX IIデバイス・ファミリ・データシート」では、絶対最大定格表および推奨動作条件表に MAX II デバイスの入力電圧仕様を記載しています。絶対最大定格表にある入力電圧は、デバイスが恒久的な損傷を受けずに許容できる最大電圧を表します。

推奨動作条件表は、デバイスが正常に動作するための電圧範囲を規定しています。イン・システム・プログラミング中に遷移するすべてのピンが、グランドまたは VCCオーバシュートを発生しないことを確認してください。オーバシュート問題は通常、自走クロックまたはイン・システム・プログラミング中にトグル可能なデータ・バスで発生します。1.0 Vを超えるオーバシュートを持つすべてのピンに直列終端が必要です。

MAX II デバイスと終端に対する推奨動作条件と絶対最大定格の詳細については、「DC & スイッチング特性」と「AN 75: 高速ボード設計」をそれぞれ参照してください。

イン・システム・プログラミング中の UFM操作MAX II UFM にアクセス（書き込みまたは消去）可能なデザインでは、UFMの消去または書き込み操作がすべて、必ず ISPセッション（スタンドアロン検証、検査、セキュリティ・ビットの設定、およびUFMの内容の読み出しを含む）の開始前に完了する必要があります。デバイスが回復不可能な状態になる可能性があるため、UFM の消去または書き込み操作の実行中には、絶対に ISP セッションを開始しないでください。ただし、この制限はUFMの読み出し操作には適用されません。

MAX II デバイスに対する ISP 動作の試行前に、UFM の消去または書き込み操作を確実に完了できない場合、リアルタイム ISP 機能を有効にする必要があります。この機能を適切に使用すれば、UFM/ISP操作の競合を防止するのに役立ちます。リアルタイムISPを有効にすると、Quartus® II開発ソフトウェアまたは Jam™（.jam）/Jam Byte-Code（.jbc）ファイルは、500 ms待機してから動作を開始します。この待機時間は、1つのUFMセクタを消去するのに要する時間と同じです（つまり、リアルタイム ISPプログラミング・アルゴリズムは、前に開始されたUFM消去シーケンスが完了するまで待機します）。


MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン

ただし、リアルタイム ISP 機能を使用している場合、この間は他の UFM操作は許可されません（アドレス・シフト、データ・シフト、および読み出し、書き込み、または消去操作は不可）。これは、altufm_none メガファンクションの RTP_BUSY 信号をモニタすることによって制御できます。リアルタイム ISPが動作中の場合、UFMブロックの RTP_BUSY出力信号は High に変化します。この信号をモニタして、リアルタイム ISP が完了するまで、ロジック・アレイからのすべての UFM 操作を停止させることが確実にできます。このユーザ生成コントロール・ロジックは、自動生成ロジックを持たない altufm_noneメガファンクションに対してのみ必要になります。altufm メガファンクションのその他のインタフェース（altufm_parallel、altufm_spi、altufm_i2c）は、RTP_BUSY信号を自動的にモニタし、リアルタイム ISP動作が進行中の場合に UFMに対する操作を中止するコントロール・ロジックを備えています。

イン・システム・プログラミングの割り込み

アルテラはプログラミング・プロセスへの割り込みを推奨していません。ただし、MAX II デバイスには正常なプログラム・シーケンスの最後でのみ設定される ISP_DONEビットがあります。I/Oピンはこのビットが設定されている場合にのみドライブ・アウトします。これによって、部分的にプログラムされたデバイスがドライブ・アウトしたり、予期しない動作を行うことを防止します。

MultiVoltデバイスとパワー・アップ・シーケンスイン・システム・プログラミングまたはバウンダリ・スキャン・テスト中に、JTAG回路が正しく動作するには、JTAGチェイン内のすべてのデバイスが同じ状態にあることが必要です。したがって、複数の電源電圧を持つシステムでは、チェイン内のすべてのデバイスが完全にパワー・アップされるまで、JTAG ピンをテスト・ロジック・リセット状態に維持する必要があります。複数の電源を使用するシステムは、すべての電圧レベルを同時に供給できないため、この手順は特に重要です。

MAX IIデバイスは、MultiVold™機能を備えているので、VCCINTや各 I/Oバンクに対する VCCIOなど、複数の電源を使用できます。VCCINTは JTAG回路に電源を供給します。VCCIOは、入力ピンと TDO などを含めた出力ピンの出力ドライバに電源を供給します。したがって、2つの電源電圧を使用する場合、両方の電源がオンになるまで、JTAG 回路をテスト・ロジック・リセット状態に維持する必要があります。JTAGピンをテスト・ロジック・リセット状態に維持しない場合、イン・システム・プログラミング・エラーが発生することがあります。

Altera Corporation 11–32005年 1月 MAX II デバイス・ハンドブック Volume 1


VCCINTより前の VCCIOのパワー・アップ

VCCINTよりも前に VCCIOがパワー・アップされると、JTAG回路はアクティブにならず、TDO がトライ・ステートになります。JTAG 回路がアクティブでなくても、JTAG チェインの次のデバイスが VCCIOと同じトレースでパワー・アップされた場合、その JTAG回路はテスト・ロジック・リセット状態に留まる必要があります。TMS信号と TCK信号はすべて共通のため、チェイン内のすべてのデバイスでディセーブルにする必要があります。したがって、TCKをプルダウンに、TMSをプルアップすることによって、JTAGピンをディセーブルする必要があります。

イン・システム・プログラミング中にトライ・ステートになる I/Oピンデフォルトでは、すべてのデバイス I/Oピンがイン・システム・プログラミング中にトライ・ステートになります。さらに、MAX II デバイスは、ISP 中にウィーク・プルアップ抵抗を提供します。このウィーク・プルアップ抵抗の目的は、トライ・ステートの I/O ピン上で外部プルアップ抵抗を不要にすることです。

信号をドライブするために使用される、イン・システム・プログラミング中に特定の値（例えば、出力イネーブルまたはチップ・イネーブル信号）を必要とするピンに対しては、MAX IIデバイスで利用可能なイン・システム・プログラミング・クランプ機能またはリアルタイム ISP機能を使用できます。これら 2つの機能を利用すれば、各 I/Oピンはイン・システム・プログラミング中に特定の状態に確実に固定されます。

詳細については、「JTAG およびイン・システム・プログラマビリティ」の章の「イン・システム・プログラミング・クランプおよびリアルタイム ISP」を参照してください。

イン・システム・プログラミング中の JTAG ピンのプルアップとプルダウン

イン・システム・プログラミング・モードで動作する MAX II デバイスには、TDI、TDO、TMS、および TCK の 4 本のピンが必要です。各ピンの詳細な説明と機能は、「MAX IIデバイスの IEEE 1149.1 (JTAG)バウンダリ・スキャン・テスト」の章に記載されています。

4本の JTAG ピンのうちの 3本は、内部ウィーク・プルアップまたはプルダウン抵抗です。TDIピンと TMSピンは内部ウィーク・プルアップ抵抗を備えており、TCKピンは内部ウィーク・プルダウン抵抗を備えています。ただし、JTAGチェインでのデバイス・プログラミングの場合、内部プルアップ抵抗または内部プルダウン抵抗を持たないデバイスが存在する場合があります。アルテラは、10 kΩの抵抗を使用して、外部で TMSをプルアップに TCKをプルダウンすることを推奨しています。



図 11-1は、JTAGチェインの TMSと TCKに対する外部プルアップとプルダウンを示します。TDO ピンには、内部プルアップ抵抗やプルダウン抵抗がなく、外部プルアップ抵抗やプルダウン抵抗も必要としません。

図 11-1. JTAGチェインの TMSと TCKに対する外部プルアップ抵抗と外部プルダウン抵抗

TCKから入力がある場合でも、TAPコントローラをTEST_LOGIC/RESET状態に維持するために、TMSピンはHighにプルアップされます。TCKにHigh のパルスが生成されないようにするために、TCK ピンはパワー・アップ中には Lowにプルダウンされます。プルアップ抵抗への電源供給が増加すると、TCK が High のパルスを生成し、それによって、TAP コントローラが予期しない状態に変化する可能性があるため、TCKをHighにプルアップすることは推奨されません。

IEEE Std. 1149.1信号

このセクションでは、IEEE Std. 1149.1（JTAG）インタフェースを使用したプログラミングのガイドラインを示します。

TCK信号大部分のイン・システム・プログラミング障害は、TCK信号のノイズによって発生します。立ち上がりエッジまたは立ち下がりエッジ遷移時のノイズによって、IEEE Std. 1149.1 Test Access Port（TAP）コントローラに不正なクロックが供給される可能性があります。不正なクロックが発生すると、ステート・マシーンが未知の状態に遷移し、イン・システム・プログラミング障害の原因になることがあります。

TMS TCK

TDI TDO

TMS TCK

TDI TDO

10ピン・オス・ヘッダ（上面図）

TDI TDO

TMS TCK

VCC

10 kΩ

10 kΩ

MAX II デバイスその他のISP対応デバイス

その他のISP対応デバイス

VCC

GND


IEEE Std. 1149.1信号

さらに、TCK 信号は、チェイン内のすべての IEEE Std. 1149.1 デバイスをパラレルにドライブしなければならないため、信号のファン・アウトが大きくなることがあります。ファン・アウトの大きいその他のユーザ・モード・クロックと同様に、クロック・ツリーを活用して、シグナル・インテグリティを維持する必要があります。クロック・インテグリティの問題によって発生する代表的なエラーには、無効な IDメッセージ、ブランク・チェック・エラー、検証エラーなどがあります。

アルテラは、内部ウィーク・プルダウン抵抗または外部 10 kΩ抵抗を使用して、TCK信号を Lowにプルダウンすることを推奨しています。

高速 TCKエッジがボード・インダクタンスと結合すると、オーバシュート問題が発生することがあります。この組み合わせが生じる場合、トレース上のインダクタンスを低減するか、または低速なスルー・レートのTTL（Transistor-to-Transistor Logic）ドライバ・チップを選択することによって、スイッチング・レートを低くする必要があります。アルテラは、エッジ・レートを低速化する目的で抵抗とコンデンサ（RC）の回路網を使用することを推奨していません。これはデバイスの入力仕様に違反する可能性があるためです。ほとんどの場合、ドライバ・チップを使用すれば、エッジ・レートが過度に低下することを回避できます。アルテラは、パワー・アップ時にグリッチを発生しないドライバ・チップの使用を推奨しています。

ダウンロード・ケーブルを使用したプログラミング

MAX IIデバイスは、MasterBlasterTM、ByteBlasterMVTM、ByteBlasterTM II、または USB Blasterダウンロード・ケーブルを使用してプログラムできます。Quartus II開発ソフトウェア・プログラマを搭載した PCまたはUNIXワークステーションを使用すると、ダウンロード・ケーブルを介して、Programmer Object File（.pof）、JamTMファイル（.jam）、または Jam Byte-Codeファイル（.jbc）をMAX IIデバイスにダウンロードできます。

ダウンロード・ケーブルを使用していて、JTAG チェインに 3 個以上のデバイスが含まれている場合、アルテラはチェインにバッファを追加することを推奨しています。ノイズを最小にするには、遷移が低速なバッファを選択する必要がありますが、その場合も、遷移レートが必ず JTAGチェインの TCK性能要件に適合するようにしてください。

ダウンロード・ケーブルを延長する必要がある場合は、標準の PC パラレル・ポートまたは USBポート・ケーブルをダウンロード・ケーブルに取り付けることができます。ダウンロード・ケーブルの 10ピン・ヘッダ部分は延長しないでください。ケーブルのこの部分を延長すると、ノイズやイン・システム・プログラミングの問題が発生することがあります。



ダウンロード・ケーブルによって、プログラミング時間が異なります。MaterBlaster、ByteBlasterMV、ByteBlaster II、または USB Blasterダウンロード・ケーブルの詳細については、「ByteBlasterMV Parallel PortDownload Cable Data Sheet」、「ByteBlasterMV Parallel Port DownloadCable Data Sheet」、

ByteBlaster II Parallel Port Download Cable Data Sheet」、または「USBBlaster USB Port Download Cable Data Sheet」を参照してください。

IEEE Std. 1149.1回路のディセーブルデフォルトでは、MAX II デバイスの JTAG 回路には JTAG 専用ピンと専用回路があるため、常にイネーブルされています。JTAG回路は、ISPおよびバウンダリ・スキャン・テストの間はイネーブルにし、それ以外は常にディセーブルにしなければなりません。ISP またはバウンダリ・スキャン・テスト（BST）回路を使用しないデザインでは、IEEE Std.1149.1回路をディセーブルすることを推奨します。

JTAG回路をディセーブルにするために、TMSをプルアップに TCKをプルダウンすることを推奨します。TCK をプルダウンすると、パワー・アップ・シーケンス中に、TCKに立ち上がりエッジが発生することはありません。TCK はプルアップできますが、まず TMS をプルアップする必要があります。あらかじめ TMS をプルアップすると、TCK に立ち上がりエッジが発生しても、JTAGステート・マシンがテスト・ロジック・リセット状態から遷移することはありません。

IEEE 1149.1回路のディセーブルに関する詳細については、「IEEE 1149.1(JTAG) バウンダリ・スキャン・テスト」の章にある「IEEE Std. 1149.1BST回路のディセーブル」の項を参照してください。

異なる電圧レベルでの動作

JTAG チェイン内のデバイスが異なる電圧レベルで動作する場合、デバイスの出力電圧仕様は、後続デバイスの入力電圧仕様を満たす必要があります。デバイスがこの基準に適合しない場合は、レベル・シフタなどの付加的な回路を追加して、電圧レベルを調整する必要があります。例えば、5.0 Vデバイスが 2.5 Vデバイスをドライブする場合、2.5 Vデバイスの入力電圧仕様を満たすように、5.0 Vデバイスの出力電圧を調整する必要があります。

JTAGチェインのすべてのデバイスは互いに結線されているため、デバイスのチェインを適切にプログラムするには、最初のデバイスの TDO出力が後続デバイスのTDI入力電圧仕様を満たすようにする必要があります。


シーケンシャル・プログラミングと同時プログラミングの比較

すべての MAX II デバイスには MultiVolt I/O 機能が搭載されているため、これらのデバイスは異なる電源電圧を使用するシステムにインタフェースすることができます。すべてのMAX IIデバイスは 3.3 V、2.5 V、1.8 V、または 1.5 V I/O動作に設定できます。MAX IIデバイスの JTAGピンは、これらの電圧レベルをサポートしています。各 VCCIO電圧に対する標準 I/O規格の互換性については、「MAX IIアーキテクチャ」の章を参照してください。例えば、VCCIO1 が 3.3 V の場合、JTAG 入力ピンは 1.8 Vまたは 1.5 V信号を入力できません。

シーケンシャル・プログラミングと同時プログラミングの比較

このセクションでは、シーケンシャル・プログラミングおよび同時プログラミングを使用して、複数のデバイスをプログラムする方法について説明します。シーケンシャル・プログラミングおよび同時プログラミングに対する JTAGチェインの設定は類似しており、プログラミング・アルゴリズムのみ異なります。

シーケンシャル・プログラミング

シーケンシャル・プログラミングとは、チェイン内の複数のデバイスを一度に 1デバイスずつプログラミングするプロセスです。チェイン内の最初のデバイスのプログラミングが完了すると、次のデバイスがプログラムされます。このシーケンスは、JTAG チェイン内の指定されたデバイスがすべてプログラムされるまで、継続されます。デバイスはプログラムされた後はバイパス・モードになり、チェイン内の後続デバイスにデータを渡すことができます。チェイン内のデバイスは、すべてのデバイスがプログラムされるまで、ユーザ・モードに入りません。

同時プログラミング

同時プログラミングは、同じファミリ（MAX II ファミリなど）のデバイスをパラレルにプログラムするために使用します。プログラミング時間は、チェイン内で最大のデバイスをプログラムするのに必要な時間より多少長いだけで、シーケンシャル・プログラミングと比べはるかに短時間ですみます（プログラミング時間は、すべてのデバイスを個別にプログラミングする時間の合計に等しくなる）。データ・シフトのクロック・レートを増やせば、さらに多くの時間を節約できます。

デバイスの同時プログラミングは、Serial Vector Format ファイル（.svf）、Jamファイル、またはQuartus II開発ソフトウェアで作成された JBCファイルを使用して実行できます。図 11-2を参照してください。

1. （Toolsメニューから）Programmerを選択します。

2. Add Fileをクリックし、デバイスごとにプログラミング・ファイルを選択します。



3. （File メニューから）Create/Update > Create JAM, SVF, or ISC Fileを選択します。

4. File formatリストでファイルを指定します。

5. OKをクリックします。

図 11-2. Jam、JBC、または SVFファイルを作成します。

ISPトラブルシューティング・ガイドライン

このセクションでは、ISP に関連する問題を解決するためのヒントをいくつか示します。

無効 IDおよびデバイスが認識されないメッセージイン・システム・プログラミング時の最初のステップは、デバイスのシリコンIDをチェックすることです。シリコンIDが一致しない場合、InvalidIDまたは Unrecognize Deviceエラーが発生します。このエラーの一般的な原因を以下に示します。

ダウンロード・ケーブルが正しく接続されていない TDOが接続されていない JTAGチェインが不完全 TCK信号のノイズ Jam Playerの移植が不適切


ISPトラブルシューティング・ガイドライン

ダウンロード・ケーブルが正しく接続されていない

ダウンロード・ケーブルがパラレルまたは USBポートに正しく接続されていない場合、またはボードから電源が供給されていない場合は、エラーが発生します。

MaterBlaster、ByteBlasterMV、または USB Blasterダウンロード・ケーブルの取り付けに関する詳細については、「MasterBlaster Serial/USB Communication Cable Data Sheet」、「ByteBlasterMV Parallel PortDownload Cable Data Sheet」、「ByteBlaster II Parallel Port DownloadCable Data Sheet」、または「USB Blaster USB Port Download Cable DataSheet」を参照してください。

TDOが接続されていない

チェイン内の 1 つのデバイスの TDO ポートが接続されていない場合は、エラーが発生します。イン・システム・プログラミング中に、JTAGチェイン内の各デバイスとの間で JTAG ピンを通して、データをシフト・インおよびシフト・アウトする必要があります。したがって、各デバイスの TDOポートは、後続デバイスの TDIポートに接続し、最後のデバイスの TDOポートは、ダウンロード・ケーブルの TDOポートに接続しなければなりません。

JTAGチェインが不完全

JTAGチェインが不完全な場合は、エラーが発生します。エラーが不完全な JTAG チェインのために発生しているかどうか確認するには、オシロスコープを使用して、チェイン内の各デバイスから出力されるベクトルをモニタします。イン・システム・プログラミング中に、各デバイスのTDOポートがトグルしない場合、JTAGチェインは不完全です。

TCK信号のノイズ

TCK信号のノイズは、イン・システム・プログラミング・エラーの最も一般的な原因です。立ち上がりエッジまたは立ち下がりエッジでの遷移にノイズがあると、IEEE Std. 1149 TAPコントローラに不適切なクロック供給が行われ、ステート・マシンが失われて、イン・システム・プログラミングが失敗します。ノイズのある TCK信号の対処方法の詳細については、11–5ページの「TCK信号」を参照してください。



Jam Playerの移植が不適切

Jam Playerがプラットフォームに正しく移植されていない場合は、エラーが発生します。エラーが Jam Playerによって発生しているかどうかを確認するには、Jamファイルを使用して、IDCODE命令をターゲット・デバイスに発行します。Jamファイルを使用して IDCODE命令をロードし、次に IDCODEの値をシフト・アウトすることができます。このテストでは、JTAGチェインが正しく設定されているかどうか、JTAGチェインに対して正しく読み出しと書き込みが実行できるかどうかを確認します。

アルテラのWebサイトから idcode.zipファイルをダウンロードすると、idcode.jamファイルを入手できます。

トラブルシューティングのヒント

このセクションでは、ISPの問題を解決するためのいくつかのヒントを記載します。

JTAGチェイン接続の検証

イン・システム・プログラミングが正常に動作するには、JTAGチェイン内の物理的なデバイス数が、Quartus II開発ソフトウェアでレポートされる数と一致しなければなりません。以下のステップは、JTAGチェインが適切に接続されていることを検証するための簡単な方法を示します。

1. Quartus II開発ソフトウェアで Programmerを開きます。

2. Programmerで Auto Detectをクリックします。Quartus II開発ソフトウェアが、JTAGチェイン上で検出されたデバイス数をレポートします。これに失敗する場合は、JTAGチェインが分断されていないことを確認します。

イン・システム・プログラミング中のボードのVCCレベルのチェック

オシロスコープを使用して、JTAGチェイン上のVCCINT信号をモニタし、トリガを該当するデバイス・ファミリ・データ・シートの推奨動作条件表に記載された最小 VCCレベルに設定します。イン・システム・プログラミング中にトリガが発生する場合、デバイスは既存の電源から供給されている電流以上の電流量を必要としていると考えられます。既存の電源を容量の大きい電源に交換してみてください。


エンベデッド・プロセッサを使用した ISP

パワー・アップに関する問題

パワー・アップ中に、過剰な電圧または電流が I/Oピンに供給されると、JTAG チェイン内のデバイスの 1 つがラッチ・アップを起こすおそれがあります。デバイスを手で触れて、高温になっていないか確認します。高温のデバイスはラッチ・アップが発生して、損傷している可能性があります。この場合は、すべての電圧源をチェックして、過剰な電圧または電流がデバイスに供給されていないか確認します。次に、影響を受けたデバイスを交換し、再度プログラムしてみます。

JTAGピン上のランダム信号

通常の動作中、各デバイスの TAPコントローラは、テスト・ロジック・リセット状態になければなりません。デバイスを強制的にこの状態に戻すには、TMS信号をプルアップし、TCKクロック信号を 6回パルス生成します。このとき、デバイスが正常にパワー・アップされた場合は、より高いプルダウン抵抗を TCK信号に追加する必要があります。

ソフトウェアの問題

イン・システム・プログラミング中の障害は、Quartus II開発ソフトウェアに関係していることもあります。ソフトウェア関連の問題は、アルテラのWeb サイト www.altera.comのサポート・センタの下にある FindAnswersセクションに記載されています。データベースで、イン・システム・プログラミングの障害となるソフトウェア問題に関連する情報を検索してください。

エンベデッド・プロセッサを使用した ISP

このセクションでは、Jam STAPL（Standard Test and Programming Language）とエンベデッド・プロセッサを使用して、ISP 対応デバイスをプログラムするためのガイドラインを示します。

プロセッサおよびメモリ要件

Jam Byte-Code Playerは 8ビット以上のプロセッサをサポートし、ASCIIJam Player は 16 ビット以上のプロセッサをサポートしています。JamPlayerは予測可能な方式でメモリを使用します。この方式では、アップデートが Jamファイルに限定されるため、イン・フィールド・アップグレードが簡単になります。Jam Playerのメモリには、ROMとダイナミック・メモリ（RAM）の両方が使用されます。ROMは Jam Playerバイナリおよび Jamファイルの格納に使用され、ダイナミック・メモリは JamPlayerが呼び出されたときに使用されます。

Jam Playerが必要とする RAMおよび ROMの最大容量を推定する方法については、「エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用」の章を参照してください。



Jam Playerの移植アルテラ Jam Player（Byte-Codeバージョンと ASCIIバージョン）は PCのパラレル・ポートで動作します。Jam Playerは、jamstub.cまたはjbistub.cファイル（それぞれ、ASCII Jam Playerおよび Jam Byte-Code Playerに対応）を変更するだけでプロセッサに移植できます。その他のファイルはすべて同じです。Jam Player が不適切に移植された場合、UnrecognizedDevice エラーが発生します。このエラーの原因として最も一般的なものを以下に示します。

Jam Player を移植した後、TDO の値が極性を反転して読み出されることがあります。この問題は、Jam Playerのデフォルト I/Oコードが、PCのパラレル・ポートの使用を想定しているために発生する場合があります。

TMSおよび TDI信号は TCKの立ち上がりエッジでクロック制御されますが、出力は TCK の立ち下がりエッジまで変化しません。この状況では、出力の値を読み出すのに TCK クロック半サイクルの遅延が生じます。立ち上がりエッジ上で TDO の遷移が予期される場合、データは 1クロック分オフセットされているように見えます。

アルテラはレジスタを使用して出力の遷移を同期させることを推奨しています。さらに、プロセッサのデータ・ポートには、レジスタを使用して出力信号を同期させるものもあります。例えば、PCのパラレル・ポートの読み出しと書き込みは、レジスタを読み書きすることによって実現します。JTAGチェインに対して読み出しと書き込みを行うときには、これらのレジスタの使用を考慮する必要があります。これらのレジスタを正しく考慮しないと、値が予想値よりも進んだり遅れることになります。

イン・サーキット・テスタによる ISP

MAX IIデバイスは、イン・サーキット・テスタを介して、イン・システムでプログラムすることも可能です。Agilentの 3070イン・サーキット・テスタを使用した、MAX IIデバイスのイン・システム・プログラミングの詳細については、「エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用」の章を参照してください。

まとめ本書に記載した内容は、開発経験およびアルテラが解決したお客様の問題に基づいています。イン・システム・プログラミング問題の解決に関する詳細については、アルテラ・アプリケーションにお問い合わせください。


まとめ




MII51019-1.1

12. MAX IIデバイスのリアルタイムISP および ISP クランプ


はじめにインシステム・プログラミング中に、大部分の CPLDは入力 /出力（I/O）ピンをトライ・ステートにして、ボード上の信号統合を回避します。プログラミングが成功すると、デバイスはユーザ・モードに遷移し、新しいデザインが機能し始めます。この通常のプログラミング・モードとは別に、MAX® II デバイスは、リアルタイム・インシステム・プログラマビリティ（ISP）と ISPクランプ・プログラミング・モードをサポートし、ISP中の I/Oおよびデバイス動作制御が可能になります。この章では、これら 2つの機能と Quartus® II 開発ソフトウェアでのこれらの使用方法、さらに Jam™ STAPL（Standard Test and Programming Language）および Jam STAPL Byte-Code Playerについて説明します。

リアルタイム ISP ISPクランプ

リアルタイムISP

リアルタイム ISPを利用すると、デバイスの動作中にMAX IIデバイスをプログラムできます。デバイスへのパワー・サイクル（つまり、パワー・ダウンして再びパワー・アップする）が存在する場合、新規デザインのみが既存のデザインに置き換わります。この機能を利用すると、システム全体の動作に影響を与えることなく、MAX IIデバイスのイン・フィールド・アップグレードを実行することができるようになります。

リアルタイム ISPの動作通常の ISP 動作の場合、コンフィギュレーション・フラッシュ・メモリ（CFM）から SRAMへの新規デザイン・データのダウンロードは、CFMプログラミングの完了後に開始されます。CFMをプログラミングし、続いて CFMデータを SRAMへダウンロードするプロセスの間、I/Oピンはトライ・ステートの状態に維持されます。SRAMへの CFMダウンロードが完了すると、デバイスはリセットされユーザ・モード動作に入ります。図 12-1は、通常のプログラミングのフローを示します。


リアルタイム ISP

図 12-1. 通常 ISP動作での MAX IIデバイス

リアルタイム ISPモードでは、CFMのプログラミング中にも、ユーザ・フラッシュ・メモリ（UFM）、プログラマブル・ロジック、および I/Oピンは動作状態のままです。CFMのプログラミングが成功した後、CFMの内容は SRAMにダウンロードされません。そのかわりに、デバイスはパワー・サイクルが発生するのを待ちます。tCONFIG 時間が経過した後、通常のパワー・アップ・シーケンス（パワー・アップ時に、CFMが SRAMにダウンロードされる）が発生し、デバイスはユーザ・モードに入ります。図 12-2は、リアルタイム ISPのフローを示します。

図 12-2. リアルタイム ISP動作

特定のMAX IIデバイスの tCONFIG値については、「DC &スイッチング特性」の章を参照してください。

1 1

2

プログラミング・データ

CFM

SRAM(ロジック・アレイ)

JTAG


CFM


JTAG

電源サイクル

CFM


JTAG


MAX IIデバイスのリアルタイム ISP および ISP クランプ

Quartus II開発ソフトウェアを使用したリアルタイム ISPQuartus II開発ソフトウェアで生成され、これらの 2つの機能をサポートするプログラミング・ファイルのフォーマットは、Quartus II プログラマで使用される Programmer Object ファイル（.pof）と、Quartus IIプログラマまたはその他のプログラミング・ツールのいずれかで使用される Jamファイル（.jam）および Jam Byte-Codeファイル（.jbc）です。

リアルタイム ISP 機能は、Quartus II プログラマで MAX II デバイスをプログラムする前に必ず有効にしてください。Quartus II開発ソフトウェアのリアルタイム ISP機能は、以下のステップで有効にできます。

1. （Toolsメニューから）Optionsを選択します。

2. Categoryセクションの下で、Programmerを選択します。

3. リアルタイム ISP チェック・ボックスをチェックし、OK をクリックします。Quartus IIプログラマが、3つのプログラミング・ファイルのいずれか 1つを使用してMAX IIデバイスのプログラミングを開始すると、MAX IIデバイスはリアルタイム ISPモードに入ります。

図 12-3は、Optionsメニューの Programmerオプションを示します。


リアルタイム ISP

図 12-3. Optionsメニューの Programmerオプション

Jamおよび JBC Playerを使用したリアルタイム ISPPOFから作成された Jamまたは JBCファイルを使用すると、JamまたはJBC Playerを使用したリアルタイム ISPモードでMAX IIデバイスをプログラムできます。

Jamファイルおよび Jam Playerを使用したリアルタイム ISPの場合は、コマンドライン・プロンプトで以下のように入力します。

jp_23 -aprogram -ddo_real_time_isp=1 <file_name.jam>

JBCファイルおよび JBC Playerを使用したリアルタイム ISPの場合は、コマンドライン・プロンプトで以下のように入力します。

jbi_22 -aprogram -ddo_real_time_isp=1 <file_name.jbc>

Playerの実行可能ファイルの名前は、Playerのバージョンによって異なります。アルテラのWebサイトwww.altera.comから最新バージョンの Jamおよび JBC Playerをダウンロードしてください。



ISPクランプ MAX IIデバイスが通常の ISP動作に入ると、すべての I/Oピンがトライ・ステートとなり、内部ウィーク・プルアップ抵抗で VCCIOにプルアップされます。ただし、デバイスが ISP動作中のときには、デバイスの I/Oピンをトライ・ステートにしてはならない状況もあります。例えば、動作中のシステムで、特定の信号（出力イネーブル信号、チップ・イネーブル信号など）が I/Oピンの一部を使用したり、I/Oピンが Highまたは Lowロジック・レベルになること、あるいはデバイスが ISPモードのときには現在のステートを維持するよう要求することもあります。

MAX IIデバイスの ISPクランプ機能により、デバイスをプログラムするときに、デバイスの各 I/O ピンを指定のステートに保持することができます。Quartus II開発ソフトウェアでステートを設定できます。デバイスを ISPクランプ・モードで正しくプログラムすると、これらの I/Oピンが解放され、新しいデザインに従って機能します。

この機能を使用すれば、デバイスが ISPクランプ・モードに入ったときに特定のピンを特定のステート（デバイスがユーザ・モードになっているときと異なるステート）に設定することによって、デバイスがプログラミング中であること、およびプログラミングが完了したことを示すことができます。

ISPクランプの動作方式ISPクランプ機能を使用すると、I/Oピンをトライ・ステート（デフォルト）、High、Low に設定でき、さらにピンの既存のステートをサンプリングして、デバイスが ISP クランプ動作中に、ピンをそのステートに保持することもできます。ソフトウェアは、ユーザの設定に基づいて、各I/O ピンのバウンダリ・スキャン・レジスタにスキャンする値を決定します。これによって、デバイス・プログラミングの進行中にクランプされるピンのステートが決まります。

I/Oピンをクランプする前に、まず SAMPLE/PRELOAD JTAG命令を実行して、適切な値をバウンダリ・スキャン・レジスタにロードします。バウンダリ・スキャン・レジスタに適切な値をロードした後、EXTEST 命令を実行して I/Oピンを SAMPLE/PRELOAD実行中にバウンダリ・スキャン・レジスタにロードされた特定の値にクランプします。


ISPクランプ

デバイスが ISPクランプ・モードに入ったときにピンの既存のステートをサンプリングし、ピンをそのステートに保持するように選択した場合は、信号が安定したステートになることを確認しなければなりません。サンプル・セットアップ・タイムは、ダウンロード・ケーブルやソフトウェアだけでなく、TCK周波数にも依存し、制御することはできないので、安定したステート信号が必要です。トグルする信号、または長期間にわたってスタティックでない信号をサンプリングした場合、キャプチャした値は正しくないことがあります。図 12-4に、ISPクランプ動作を示します。

図 12-4. ISPクランプ動作

Quartus II開発ソフトウェアでの ISPクランプの使用ISP クランプ機能を使用するには、I/O ピンのステートを定義しなければなりません。Quartus II 開発ソフトウェアでピン・ステートを定義するには、2つの方法があります。以下のいずれかで定義できます。

I/Oピン・ステート・ファイル（.ips）を使用するか、またはアサインメント・エディタを使用して、ピンのクランプ・ステートを設定する。

SRAM(コア・ロジック)

JTAG CFM

1



JTAG

2

CFM


JTAG

3

CFM



IPSファイルの使用

IPSファイルの作成ファイルの作成ファイルの作成ファイルの作成

デバイスが ISP クランプ動作中の場合は、アサインメント・エディタで設定をコンフィギュレーションしてデザインを再コンパイルすることなく、ピンのクランプ・ステートを指定できます。まず、新しい I/Oピン・ステート・ファイル（.ips）を作成し、ファイルにピンのステートを定義する必要があります。作成しない場合は、既存の IPS ファイルを使用します。IPSファイルは、デバイスが ISPクランプ動作中のすべてのピンのステートを定義します。デザインが同じデバイスとパッケージをターゲットとする限り、作成されたファイルはどのデザインでもデバイスをプログラムするのに使用できます。IPS ファイルは、POF ファイルとともに使用する必要があり、この POFファイルにはデバイスをプログラムするためのプログラミング・データが含まれています。

IPSファイルを作成するには、以下のように実行します。

1. ツールバーで Programmerをクリックするか（Toolsメニューから）Programmerを選択して、Quartus II Programmerウィンドウを開きます。

2. プログラマで Add File をクリックして、プログラミング・ファイル（POF、Jam、または JBC）を Programmerウィンドウに追加します。

3. プログラマでプログラミング・ファイルをクリックし（ロウ全体が強調表示される）、（Editメニューから）ISP CLAMP State Editorを選択します。図 12-5を参照してください。

図 12-5. Editメニュー


ISPクランプ

4. ISP Clamp State Editor で、デザインのピンのステートを指定します。クランプ・ステートは、トライ・ステート、High、Low、サンプル /持続の 4 つから選択します。デフォルトでは、すべてのピンはトライ・ステートに設定されます。

5. 変更後に IPSファイルを保存します。

図 12-6は、ISP Clamp State Editorを示します。また、（Fileメニューから）Create/Update > Create/Update IPS Fileを選択して IPS Clamp StateEditorを開き、新規 IPSファイルを作成することもできます。

図 12-6. IPS Clamp State Editor

IPSファイルの使用ファイルの使用ファイルの使用ファイルの使用

Quartus II Programmerでは、以下のステップを実行して、使用する IPSファイルを指定する必要があります。

1. IPS File カラムの下のセルをダブル・クリックすると、Select I/O PinState Fileメニューが表示されます。

2. プロジェクトの IPSファイルを選択し、Openをクリックします。

また、プログラミング・ファイルを左クリックし（ロウ全体が強調表示される）、（Editメニューから）Add IPS Fileを選択して、図 12-7に示すSelect I/O Pin State Fileダイアログを開くこともできます。



図 12-7. Select I/O Pin State Fileメニュー

3. 選択した IPSファイルは、図12-8に示すように、Quartus II Programmerウィンドウにリストされます。

デバイスのプログラミングを開始する前に、ISP CLAMP チェック・ボックスがチェックされていることを確認してください。

図 12-8. 特定の IPSファイルを表示する Quartus II Programmerウィンドウ

プログラミング・ファイルへのプログラミング・ファイルへのプログラミング・ファイルへのプログラミング・ファイルへの IPSファイル情報の保存ファイル情報の保存ファイル情報の保存ファイル情報の保存

ファイルを 2つ用意する必要なく IPSファイル内のピン・ステート情報をPOFに保存します。デバイスを ISPクランプ・モードでプログラムするには、プログラミング・ファイルのみが必要です。また、このプログラミング・ファイルは、ISPクランプ用の Jamファイルおよび JBCファイルの作成にも使用されるので、Jam ファイルまたは JBC ファイルにはピン・ステート情報が含まれます。以下のステップを実行すると、IPSファイルのピン・ステート情報がプログラミング・ファイルに保存されます。


ISPクランプ

1. Programmerウィンドウにプログラミング・ファイルを追加します。

2. IPSファイルをプログラマに追加します。

3. Programmerウィンドウまたは Editメニューで Save Fileをクリックして、Save Data To File As ダイアログを表示します。図 12-9 を参照してください。

4. ファイル名を入力し、Include IPS file informationボックスをチェックし、Saveをクリックします。

IPS情報が保存された POFはQuartus II開発ソフトウェアでの IPSクランプ動作のみをサポートし、サードパーティのプログラミング・ツールの IPSクランプ動作はサポートしません。サードパーティ・ツールで ISPクランプが必要な場合は Jamファイルまたは JBCファイルを使用する必要があります。

図 12-9. Save Data To File asメニュー

ISP Clampボックスをチェックしてデバイスをプログラムする場合、Quartus II Programmerは最初に IPSファイルを探します。IPSファイルが見つからなければ、その場合に限り POF内でピン・ステート情報を調べます。

アサインメント・エディタでのピン・ステートの定義

ピン・ステートを定義するもう1つの方法は、アサインメント・エディタを使用することです。アサインメント・エディタでピン・ステートを定義し、デザインをコンパイルすると、生成されるプログラミング・ファイルにはすべてのピン・ステート情報が格納されます。以下に、アサインメント・エディタのステートを示します。



1. ツールバーの Start Analysis and Synthesisをクリックします。

2. （Assignmentsメニューから）Assignment Editorを選択します。

3. Category（アサインメント・エディタ）の I/O Featuresを選択します。

4. Toカラムの下で、デバイスが ISPクランプ・モードのときにクランプするすべてのピンをリスト・ダウンします。Node Finderを使用すると、ピンを簡単に選択できます。

5. ステート値を設定するピンをリスト・ダウンしたら、AssignmentNameの下で、すべてのピンに対してIn-System Programming ClampStateを選択します。

6. Valueの下で、各ピンに対するステートを定義します。ピンは High、Low、トライ・ステート、またはサンプル / 持続にクランプすることもできます。デフォルトでは、デバイスが ISP クランプ・モードに入ると、ピンはトライ・ステートになります。

図 12-7は、アサインメント・エディタでピンのステートを定義する方法を示します。

図 12-10.アサインメント・エディタ

7. アサインメントを保存し、デザインを再コンパイルします。


ISPクランプ

デザインを再コンパイルすると、ISPクランプ・ステート情報が POFに格納されます。Quartus II設定ファイル（.qsf）で、設定を確認することもできます。

Quartus II Programmerでのでのでのでの ISPクランプの実行クランプの実行クランプの実行クランプの実行

デバイスをプログラムする前に、Quartus II Programmer ウィンドウで、ISP Clamp チェック・ボックスがチェックされていることを確認します。Quartus II Programmerは、ユーザがアサインメント・エディタに設定した値（POFに格納される）ではなく、IPSファイルに指定された値を使用するため、IPSファイルを追加しないでください。図 12-7は、Quartus IIProgrammerウィンドウと ISP Clampチェック・ボックスを示します。POFを使用して作成された Jam ファイルと JBC ファイルには、ピン・ステート情報が格納されます。

図 12-11. Quartus II Programmerウィンドウと ISP Clampチェック・ボックス

Jam/JBCファイルを使用した ISPクランプISPクランプに使用される Jamファイルまたは JBCファイルには、すべてのピン・ステート情報が格納されているため、IPS ファイルを必要としません。必ずピン・ステート情報を含む POF ファイルを使用して、Jamファイルまたは JBCファイルを作成してください。ピン・ステート情報はアサインメント・エディタを使用して POFに格納できます。あるいは、前述のとおりにピン・ステート情報を POF に格納します。Jamファイルまたは JBCファイルは、それぞれ、Quartus II Programmer、および Jamまたは JBC Playerで使用できます。



まとめ MAX IIデバイスでリアルタイム ISPおよび ISPクランプ機能を利用すると、デバイスのプログラミング中にデバイスの I/Oピンを特定のステートに設定できます。リアルタイム ISPを利用すると、システムの機能に影響を与えることなく、いつでも MAX II デバイスをプログラムできます。ISPクランプ機能を利用すると、デバイスをプログラムする間に、デバイスの I/Oピンを特定のステートに保持できます。


まとめ




MII51014-1.1

13. MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
はじめにプリント基板（PCB）の複雑化に伴って、徹底的なテストがますます重要になっています。表面実装パッケージおよび PCB 製造技術の進歩によってボードの小型化が進み、従来型の試験方法（外部テスト・プローブや「Bed-of-nails」テスト冶具など）の実装が困難になっています。その結果、PCBスペースの削減によるコストの節約が、従来型の試験方法でのコスト増によって相殺されてしまうこともあります。

1980年代に、JTAG (Joint Test Action Group)は、バウンダリ・スキャン・テストの仕様を開発し、これが後に IEEEStd.1149規格として標準化されました。このバウンダリ・スキャン・テスト（BST）アーキテクチャは、PCB 上に狭いリード間隔で実装されているコンポーネントを効率的にテストする機能を提供します。

この BSTアーキテクチャでは、物理的なテスト・プローブを使用しないでピンの接続をテストでき、またデバイスの通常動作中に機能データをキャプチャすることができます。デバイス内のバウンダリ・スキャン・セルは信号をピンに強制的に出力したり、ピンやコア・ロジック信号からデータをキャプチャしたりすることができます。強制テスト・データはバウンダリ・スキャン・セルにシリアルにシフト・インされます。キャプチャされたデータは、シリアルにシフト・アウトされ、外部で予想結果と比較されます。図 13-1にバウンダリ・スキャン・テストの概念を示します。

図 13-1. IEEE Std. 1149.1バウンダリ・スキャン・テスト

コア・ロジック

シリアル・データ入力

バウンダリ・スキャン・セル

IC

コア・ロジック

シリアル・データ出力

テストする相互接続

JTAGデバイス1 JTAGデバイス2

ピン信号

13–1Preliminary

IEEE Std. 1149.1 BSTアーキテクチャ

この章では、MAX® II デバイスで IEEE Std. 1149.1 BST 回路を使用する方法について説明します。トピックは以下のとおりです。

IEEE Std. 1149.1 BSTアーキテクチャ IEEE Std. 1149.1バウンダリ・スキャン・レジスタ IEEE Std. 1149.1 BST動作コントロール JTAGチェインでの I/O電圧のサポート IEEE Std. 1149.1 BST回路のディセーブル IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン BSDL（Boundary Scan Description Language）のサポート

MAX II デバイスでは、BST に加えてインシステム・プログラミング用IEEE Std. 1149.1コントローラを使用することもできます。MAX IIデバイスは、IEEE Std. 1149.1 Test Access Port（TAP）インタフェースを利用する IEEE 1532 プログラミングをサポートしています。ただし、この章では IEEE Std. 1149.1回路の BST機能についてのみ説明します。

IEEE Std. 1149.1 BSTアーキテクチャ

IEEE Std. 1149.1 BSTモードで動作するMAX IIデバイスは、TDI、TDO、TMS、および TCKの 4本の必須ピンを使用します。表 13–1に、これらの各ピンの機能をまとめます。MAX IIデバイスには、TRSTピンはありません。

表 13–1. IEEE Std. 1149.1ピンの説明

ピン説明機能

TDI(1)

テスト・データ入力命令、テスト・データ、およびプログラミング・データ用のシリアル入力ピン。データは、TCKの立ち上がりエッジでシフト・インされます。

TDO テスト・データ出力命令、テスト・データ、およびプログラミング・データ用のシリアル・データ出力ピン。データはTCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデバイスからシフト・アウトされない場合はトライ・ステートになります。

TMS(1)

テスト・モード選択 TAPコントローラ・ステート・マシンの遷移を判断するコントロール信号を提供する入力ピン。ステート・マシン内での遷移は、TCKの立ち上がりエッジで発生します。このため、TCKの立ち上がりエッジの前に TMSを設定する必要があります。TMSは、TCKの立ち上がりエッジで評価されます。

TCK(2)

テスト・クロック入力 BST回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下がりエッジで発生する動作があります。

表 13–1:の注：(1) TDIピンと TMSピンには、内部ウィーク・プルアップ抵抗があります。(2) TCKピンには、内部ウィーク・プルダウン抵抗があります。


MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト

IEEE Std. 1149.1 BST回路には、以下のレジスタが必要です。

実行する処理の決定に使用されるインストラクション・レジスタとアクセス対象のデータ・レジスタ。

TDIと TDOの間で最小長のシリアル・パスを設けるために使用される、1ビット長のデータ・レジスタであるバイパス・レジスタ。

デバイスのすべてのバウンダリ・スキャン・セルで構成されたシフト・レジスタであるバウンダリ・スキャン・レジスタ。

図 13-2に、IEEE Std. 1149.1回路の機能モデルを示します。

図 13-2. IEEE Std. 1149.1回路

図 13-2の注：(1) MAX IIデバイスのバウンダリ・レジスタの長さについては、「JTAGおよびイン・システム・プログラマビリティ」の章を参照してください。

a

UPDATEIRCLOCKIR

SHIFTIR

UPDATEDRCLOCKDR

SHIFTDR

TDI

インストラクション・レジスタ

バイパス・レジスタ

バウンダリ・スキャン・レジスタ (1)

命令デコード

TMS

TCK

TAP コントローラ

ISPレジスタ

TDO

データ・レジスタ

デバイスIDレジスタ


IEEE Std. 1149.1バウンダリ・スキャン・レジスタ

IEEE Std. 1149.1バウンダリ・スキャン・テストは、13–7ページの「IEEEStd. 1149.1 BST動作コントロール」で説明する TAPコントローラによって制御されます。TMSピンと TCKピンは TAPコントローラを動作させ、TDIピンと TDOピンはデータ・レジスタのシリアル・パスを提供します。TDIピンはインストラクション・レジスタにデータも提供し、インストラクション・レジスタがデータ・レジスタに対するコントロール・ロジックを生成します。


バウンダリ・スキャン・レジスタは、TDIピンを入力、TDOピンを出力として使用する大きなシリアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、MAX II デバイスの I/O ピンに関連付けられている 3ビットのペリフェラル・エレメントで構成されています。バウンダリ・スキャン・レジスタを使用して、外部ピンの接続をテストしたり、内部データをキャプチャすることができます。

MAX II デバイスのバウンダリ・レジスタの長さについては、「JTAG およびイン・システム・プログラマビリティ」の章を参照してください。

図 13-3 に、IEEE Std. 1149.1 デバイスの周辺でテスト・データをシリアルにシフトする方法を示します。

図 13-3. バウンダリ・スキャン・レジスタ

TCKTMS

TAPコントローラ

TDI

内部ロジック

TDO

各ペリフェラル・エレメントは、I/Oピン、専用入力ピンまたは専用コンフィギュレーション・ピンのいずれかです。



MAX IIデバイス I/Oピンのバウンダリ・スキャン・セル4 本の JTAG ピンと電源ピンを除いて、MAX II デバイスのすべてのピン（クロック・ピンを含む）は、ユーザ I/Oピンとして使用でき、バウンダリ・スキャン・セル（BSC）を備えています。3 ビット BSC は、キャプチャ・レジスタのセットとアップデート・レジスタのセットで構成されています。キャプチャ・レジスタは、OUTJ 信号と OEJ 信号で内部デバイス・データに接続でき、アップデート・レジスタは、PIN_OUT 信号とPIN_OE 信号で外部データに接続することができます。IEEE Std. 1149.1BST レジスタに対するグローバル・コントロール信号（SHIFT、CLOCK、および UPDATE）は、TAP コントローラによって内部で生成され、MODE信号はインストラクション・レジスタをデコードして生成されます。バウンダリ・スキャン・レジスタのデータ信号パスは、シリアル・データ入力（SDI）信号からシリアル・データ出力（SDO）信号まで配置されています。スキャン・レジスタは、デバイスの TDI ピンから始まり、TDO ピンで終わります。

図 13-4は、MAX IIデバイスのユーザ I/Oバウンダリ・スキャン・セルを示します。



図 13-4. IEEE Std. 1149.1 BST回路を備えた MAX IIデバイスのユーザ I/O BSC

MODEHIGHZ

PIN_IN

PIN_OE

PIN_OUT

ピン出力バッファ

INJ

OEJ

OUTJ

SDO

UPDATECLOCKSHIFT

SDI

D Q入力

01

D QOE

D QOE

01

D Q出力

D Q出力

01

01

01

キャプチャ・レジスタ

アップデート・レジスタ


01

デバイスI/O セル回路および/またはロジック・コアへ



表 13–2では、MAX IIデバイス内のすべてのバウンダリ・スキャン・セルのキャプチャ・レジスタ機能およびアップデート・レジスタ機能を示します。これらはユーザ I/Oセルを表します。

JTAGピンおよび電源ピンMAX IIデバイスは、専用の JTAGピン（TDI、TDO、TMS、および TCK）と電源ピン（VCCINT、VCCIO、GNDINT、および GNDIO）にはバウンダリ・スキャン・セルを備えていません。

IEEE Std. 1149.1 BST動作コントロール

MAX IIデバイスは、IEEE Std. 1149.1 BST命令の SAMPLE/PRELOAD、EXTEST、BYPASS、IDCODE、USERCODE、CLAMP、および HIGHZを実装しています。BST命令の長さは 10ビットです。これらの命令については、本章の後半で詳細に説明します。

BST 命令とそれらの命令コードの要約については、の「JTAG およびイン・システム・プログラマビリティ」の章を参照してください。

IEEE Std. 1149.1 TAPコントローラは、TCKの立ち上がりエッジでクロックされる 16ステートのステート・マシンであり TMSピンを使用してデバイスの IEEE Std. 1149.1動作を制御します。図 13-5に、TAPコントローラのステート・マシンを示します。

表 13–2. MAX IIデバイスのバウンダリ・スキャン・セルの説明注 (1)

ピン・タイプ

キャプチャドライブ

注出力キャプチャ・レジスタ

OEキャプチャ・レジスタ

入力キャプチャ・レジスタ

出力アップデート・レジスタ

OEアップデート・レジスタ

入力アップデータ・レジスタ

ユーザI/O

OUTJ OEJ PIN_IN PIN_OUT PIN_OE - ユーザ・クロックを含む

表 13–2の注：(1) TDI、TDO、TMS、TCKピン、すべての VCCおよび GNDピン・タイプには、バウンダリ・スキャン・セルはありません。



図 13-5. IEEE Std. 1149.1 JTAGコントローラのステート・マシン

SELECT_DR_SCAN

CAPTURE_DR

SHIFT_DR

EXIT1_DR

PAUSE_DR

EXIT2_DR

UPDATE_DR

SHIFT_IR

EXIT1_IR

PAUSE_IR

EXIT2_IR

UPDATE_IR

TMS = 0

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

RUN_TEST/IDLETMS = 0

TEST_LOGIC/RESETTMS = 1

TMS = 0

TMS = 1 TMS = 1

TMS = 1 TMS = 1

CAPTURE_IR

SELECT_IR_SCAN



TAPコントローラが TEST_LOGIC/RESETステートのときには、BST回路はディセーブルされ、デバイスは通常の動作状態となり、インストラクション・レジスタは IDCODEを初期命令として初期化されます。デバイスのパワー・アップ時には、TAPコントローラはこの TEST_LOGIC/RESETステートで起動します。さらに、TAP コントローラは、5TCK クロック・サイクルにわたって TMSを Highに保持することによって、強制的にTEST_LOGIC/RESETステートにすることもできます。TAPコントローラは、TEST_LOGIC/RESET ステートになると、TCK がクロックされている間に TMSがHighに保持されている限り、このステートのままです。図 13-6に、IEEE Std. 1149.1信号のタイミング要件を示します。

図 13-6. IEEE Std. 1149.1のタイミング波形注 (1)

図 13-6の注：(1) タイミング・パラメータ値については、「DC特性およびスイッチング特性」の章を参照してください。

IEEE Std. 1149.1の動作を開始するには、TAPコントローラをシフト・インストラクション・レジスタ（SHIFT_IR）ステートに進めて命令モードを選択し、TDI ピンに適切な命令コードをシフト・インします。図 13-7の波形図は、インストラクション・レジスタへの命令コードのエントリを表します。TCK、TMS、TDI、TDO の値、および TAP コントローラのステートを示します。RESETステートから、TMSにパターン 01100がクロックされ、TAPコントローラを SHIFT_IRに進めます。

TDO

TCK

tJPZX tJPCO

tJPH

tJPXZ

tJCP

tJPSU tJCL tJCH

TDI

TMS

キャプチャされる信号

ドライブされる信号

tJSZX

tJSSU tJSH

tJSCO tJSXZ



図 13-7. 命令モードの選択

TDOピンは、SHIFT_IRおよび SHIFT_DRステートを除くすべてのステートで、トライ・ステートになります。TDOピンは、いずれかのシフト・ステートに入った後、TCK の最初の立ち下がりエッジでアクティブになり、いずれかのシフト・ステートを終了した後、TCKの最初の立ち下がりエッジでトライ・ステートになります。

SHIFT_IRステートがアクティブになると、TDOはトライ・ステートを抜け、TCK の立ち下がりエッジで、インストラクション・レジスタの最初のステートがシフト・アウトされます。SHIFT_IR ステートがアクティブである限り、TDO はインストラクション・レジスタの内容をシフト・アウトし続けます。TMSが Lowに留まっている限り、TAPコントローラは SHIFT_IRステートになったままです。

SHIFT_IRステートの間、TCKの立ち上がりエッジでTDIピン上のデータをシフトすることによって、命令コードが入力されます。オペコードの最終ビットは、次のステート EXIT1_IRがアクティブになると同時にクロックしなければなりません。つまり、EXIT1_IRは TMS上でロジックHighをクロックすると入力されます。TDOは、EXIT1_IRステートになると再びトライ・ステートになります。TDOは、SHIFT_IRステートと SHIFT_DR

ステートを除いて、常にトライ・ステートになります。命令コードが正しく入力されると、TAPコントローラは、SAMPLE/PRELOAD、EXTEST、または BYPASSの 3つのモードいずれかで、テスト・データのシリアル・シフトの実行に進みます。

SELECT_DR_SCAN

SELECT_IR_SCAN

CAPTURE_IR

RUN_TEST/IDLE EXIT1_IR

TCK

TMS

TDI

TDO

TAP_STATE

TEST_LOGIC/RESET

SHIFT_IR



MAX IIデバイスの場合、TDIおよび TMS用のウィーク・プルアップ抵抗と、TCK 用のプルダウン抵抗があります。ただし、JTAG チェインでは内部プルアップ抵抗または内部プルダウン抵抗を持たないデバイスが存在する場合があります。この場合、BSTまたは ISPの間に TMSピンを Highに、TCKを Lowに（外部 10 kΩ抵抗を通して）プルすることにより、TAPコントローラが意図しないステートに移行するのを防止することが推奨されます。

プルアップ抵抗およびプルダウン抵抗の詳細については、「MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン」の章を参照してください。

SAMPLE/PRELOAD命令モードSAMPLE/PRELOAD 命令モードを利用すると、通常のデバイス動作を中断することなく、デバイス・データのスナップショットを取得できます。ただし、この命令モードを使用する最も一般的な目的は、EXTEST 命令をロードする前に、アップデート・レジスタにテスト・データをプリロードすることです。図 13-8に、SAMPLE/PRELOADモードのキャプチャ、シフト、およびアップデート・フェーズを示します。



図 13-8. IEEE Std. 1149.1 BST SAMPLE/PRELOADモード

MODEHIGHZ

PIN_IN

PIN_OE

PIN_OUT


INJ

OEJ

OUTJ

SDO

UPDATECLOCKSHIFT

SDI

D Q入力

01

D QOE

D QOE

01

D Q出力

D Q出力

01

01

01




01

MODEHIGHZ

PIN_IN

PIN_OE

PIN_OUT


INJ

OEJ

OUTJ

SDO

UPDATECLOCKSHIFT

SDI

D Q入力

01

D QOE

D QOE

01

D Q出力

D Q出力

01

01

01




01



キャプチャ・フェーズの間に、キャプチャ・レジスタの前に配置されたマルチプレクサが、アクティブなデバイス・データ信号を選択し、このデータがキャプチャ・レジスタにクロックされます。また、アップデート・レジスタの出力にあるマルチプレクサはアクティブなデバイス・データも選択して、デバイスの動作中断を防止します。シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通してデータをクロックし、TDOピンから出力することによってバウンダリ・スキャン・シフト・レジスタが形成されます。新しいテスト・データを同時に TDIにシフト・インし、キャプチャ・レジスタの内容を置き換えることができます。アップデート・フェーズでは、キャプチャ・レジスタ内のデータはアップデート・レジスタに転送されます。このデータは次に、EXTEST命令モードで使用できます。

詳細については、13–14ページの「EXTEST命令モード」を参照してください。

図 13-9に、SAMPLE/PRELOAD波形を示します。SAMPLE/PRELOAD命令コードは、TDIピンを通してシフト・インされます。TAPコントローラは、CAPTURE_DRステートに進み、次に SHIFT_DRステートに進みますが、TMSが Lowに保持されていれば、このステートに留まります。TDOピンからシフト・アウトされるデータは、キャプチャ・フェーズ後にキャプチャ・レジスタに存在したデータで構成されます。TDI ピンにシフトされた新しいテスト・データが、バウンダリ・スキャン・レジスタ全体をクロックされた後、TDOピンに現れます。図 13-9は、TDIにシフトされたテスト・データは、キャプチャ・レジスタ・データがシフト・アウトされるまで TDOピンに出力されないことを示しています。TMSが 2連続 TCKクロック・サイクルの間Highに保持されると、TAPコントローラはアップデート・フェーズのために UPDATE_DRステートに進みます。

バウンダリ・スキャン・テスト中に、デバイス出力のイネーブル機能が有効にされても、DEV_OE ピンがアサートされていない場合、バウンダリ・スキャン・セルの OEバウンダリ・スキャン・レジスタは、SAMPLE/PRELOAD中に、デバイスのコアからデータをキャプチャします。I/Oピンがトライ・ステートでも、これらの値はハイ・インピーダンスではありません。



図 13-9. SAMPLE/PRELOADシフト・データ・レジスタ波形

EXTEST命令モードEXTEST命令モードは、基本的にデバイス間の外部ピン接続をチェックするために使用されます。SAMPLE/PRELOAD モードとは異なり、EXTESTでは、テスト・データを強制的にピン信号に出力できます。出力ピンに既知のロジックHighおよびLowレベルを強制することによって、スキャン・チェイン内の任意のデバイスのピンでオープンおよび短絡を検出することができます。

図 13-10に、EXTESTモードのキャプチャ、シフト、およびアップデート・フェーズを示します。

バウンダリ・スキャン・レジスタに格納されたデータがTDOからシフト・アウトされます。

UPDATE_IR

SHIFT_DR

SELECT_DR_SCAN

CAPTURE_DR

EXIT1_IR EXIT1_DR

UPDATE_DR

TCK

TMS

TDI

TDO

TAP_STATE

命令コード

SHIFT_IR

バウンダリ・スキャン・レジスタのデータがシフト・アウトされた後に、 TDIに入力されたデータがTDOからシフト・アウトします。



図 13-10. IEEE Std. 1149.1 BST EXTESTモード

MODEHIGHZ

PIN_IN

PIN_OE

PIN_OUT


INJ

OEJ

OUTJ

SDO

UPDATECLOCKSHIFT

SDI

D Q入力

01

D QOE

D QOE

01

D Q出力

D Q出力

01

01

01




01

MODEHIGHZ

PIN_IN

PIN_OE

PIN_OUT


INJ

OEJ

OUTJ

SDO

UPDATECLOCKSHIFT

SDI

D Q入力

01

D QOE

D Q

OE

01

D Q出力

D Q出力

01

01

01




01



EXTESTは、SAMPLE/PRELOADとは異なる方法でデータを選択します。EXTESTは、出力および出力イネーブル信号のソースとして、アップデート・レジスタからデータを選択します。EXTEST 命令コードが入力されると、マルチプレクサはアップデート・レジスタを選択します。したがって、以前の EXTESTまたは SAMPLE/PRELOADテスト・サイクルからこれらのレジスタに格納されたデータは、強制的にピン信号に供給できます。キャプチャ・フェーズでは、このテスト・データの結果はキャプチャ・レジスタに格納され、シフト・フェーズの間に TDOからシフト・アウトされます。新しいテスト・データは、アップデート・フェーズ中にアップデート・レジスタに格納できます。

図 13-11 の波形図は、EXTEST に対する命令コードが異なることを除いて、SAMPLE/PRELOAD 波形図と類似しています。TDO からシフト・アウトされるデータは、キャプチャ・フェーズ後にキャプチャ・レジスタに存在していたデータで構成されます。TDIピンにシフト・インされた新しいテスト・データは、バウンダリ・スキャン・レジスタ全体をクロックされた後、TDOピンに現れます。

図 13-11. EXTESTシフト・データ・レジスタ波形

BYPASS命令モードBYPASS命令モードは、1のみで構成される命令コードでアクティブになります。図 13-12の波形は、TAPコントローラが SHIFT_DRステートになったときに、スキャン・データがどのようにデバイスを通過するかを示しています。このステートでは、データ信号は TCKの立ち上がりエッジで TDIからバイパス・レジスタにクロック・インされ、同じクロック・パルスの立ち下がりエッジで TDOからクロック・アウトされます。

バウンダリ・スキャン・レジスタに格納されたデータがTDOからシフト・アウトされる。

UPDATE_IR

SHIFT_DR

SELECT_DR_SCAN

CAPTURE_DR

EXIT1_IR EXIT1_DR

UPDATE_DR

TCK

TMS

TDI

TDO

TAP_STATE

命令コード

SHIFT_IR

バウンダリ・スキャン・レジスタのデータがシフト・アウトされた後、 TDIに入力されたデータが TDOからシフト・アウトされる。



図 13-12. BYPASSシフト・データ・レジスタ波形

IDCODE命令モードIDCODE命令モードは、IEEE Std. 1149.1チェイン内のデバイスを識別するために使用されます。IDCODEが選択されると、デバイス識別レジスタに32 ビットのベンダ定義識別コードがロードされます。デバイス ID レジスタが、TDIポートと TDOポートの間に接続され、デバイス IDCODEがシフト・アウトされます。

MAX II デバイスの IDCODE は、「JTAG およびイン・システム・プログラマビリティ」の章に記載されています。

USERCODE命令モードUSERCODE命令モードは、IEEE Std. 1149.1チェインに沿ってデバイス内のユーザ電子署名（UES）を確認するのに使用されます。この命令が選択されると、TDIポートと TDOポートの間にデバイス識別レジスタが接続されます。ユーザ定義の UESは、32ビットの USERCODEレジスタからパラレルにデバイス IDレジスタにシフト・インされます。次にUESはデバイスIDレジスタを通してシフト・アウトされます。デバイスが正常にコンフィギュレーションされた後でのみ、ユーザはUSERCODE情報を利用できます。

Quartus II開発ソフトウェアにはAuto Usercode機能があり、プログラミング・ファイルのチェックサム値を JTAGユーザ・コードとして使用するように選択できます。これを選択すると、チェックサムは自動的にUSERCODE レジスタにロードされます。Assignments > Device > Deviceand Pin Options > Generalを選択します。Auto Usercodeをオンにします。

TCKの立ち上がりエッジで TDIにシフト・インされたデータが、同じTCKパルスの立ち下がりエッジで TDOからシフト・アウトされる。

UPDATE_IR

SELECT_DR_SCAN

CAPTURE_DR

EXIT1_IR EXIT1_DR

UPDATE_DR

SHIFT_DR

命令コード

TCK

TMS

TDI

TDO

TAP_STATE

SHIFT_IR

ビット2 ビット3

ビット1 ビット2 ビットn

ビット1


JTAGチェインでの I/O電圧のサポート

CLAMP命令モードCLAMP命令モードを使用すると、バイパス・レジスタがTDIポートとTDO

ポートの間のシリアル・パスとして選択された場合でも、ピンからドライブされる信号のステートをバウンダリ・スキャン・レジスタから決定することが可能になります。出力ピンからドライブされるすべての信号のステートは、バウンダリ・スキャン・レジスタに保持されるデータによって完全に定義されます。ただし、I/Oのウィーク・プルアップ抵抗または I/Oバス・ホールドのいずれかを選択した場合、CLAMPがそれらに優先することはありません。

HIGHZ命令モードHIGHZ命令モードは、すべてのユーザ I/Oピンを非アクティブなドライブ状態に設定するのに使用されます。これらのピンは新しい JTAG命令が実行されるまでトライ・ステートになります。この命令が選択されると、TDI ポートと TDO ポートの間にバイパス・レジスタが接続されます。I/Oのウィーク・プルアップ抵抗または I/Oバス・ホールドのいずれかを選択した場合、HIGHZがそれらに優先することはありません。

JTAGチェインでの I/O電圧のサポート

JTAGチェインには、さまざまなアルテラ・デバイスやアルテラ以外のデバイスを混在させることができます。ただし、チェインに VCCIO レベルが異なるデバイスが含まれている場合は注意が必要です。デバイスのTDO

ピンは、デバイスの VCCIO に基づく電圧レベルでドライブ・アウトします。MAX IIデバイスの場合、TDOピンは、I/Oバンク 1の VCCIOの基づく電圧レベルでドライブ・アウトします。デバイスは、それぞれの VCCIO

レベルが異なる場合でも、互いに通信できます。例えば、3.3 Vは、5.0 VVCCIOデバイスの TTLレベル入力に対する最小 VIHを満たすため、3.3 VVCCIOデバイスは 5.0 V VCCIOデバイスをドライブできます。MAX IIデバイスの JTAGピンは、I/Oバンク 1の VCCIO電圧に応じて、1.5 V、1.8 V、2.5 V、または 3.3 V入力レベルをサポートできます。

MultiVoltTM I/Oサポートの詳細については、「MAX IIアーキテクチャ」の章を参照してください。

デバイスの VCCIOレベルが異なる場合は、デバイス間にレベル・シフタを挿入して、JTAGピンの TDIラインと TDOラインをインタフェースすることができます。可能な場合は、VCCIOレベルの高いデバイスが VCCIOレベルが同じかそれより低いデバイスをドライブするように JTAGチェインを構築する必要があります。このような方法で JTAGチェインを構築すれば、TDOレベルをJTAGテスタの許容レベルにシフトするためにのみレベル・シフタが必要になります。図 13-13に、複数の電圧が混在する JTAGチェインとレベル・シフタをチェインに挿入する方法を示します。



図 13-13. 混在電圧の JTAGチェイン

IEEE Std. 1149.1 BST回路のディセーブル

MAX IIデバイスの IEEE Std. 1149.1 BST回路は、デバイスのパワー・アップ時にイネーブルされます。この回路はBSTまたは ISPに使用できるため、これらの機能が使用される場合にのみイネーブルしなければなりません。このセクションでは、IEEE Std. 1149.1回路をディセーブルして、必要ないときに回路が誤ってイネーブルされないようにする方法を説明します。

表 13–3に、専用の IEEE Std. 1149.1ピンを備えたMAX IIデバイスで、JTAGをディセーブルするのに必要なピン接続を示します。

2.5 VVCCIO

1.8 VVCCIO

TDI

TDO

テスタ

必要に応じて、 TDOをテスタで許容されるレベルにシフトする。

許容電圧 1.8 Vが必要




レベル・シフタ

3.3 VVCCIO

1.5 VVCCIO

5.0 VVCCIO

表 13–3. IEEE Std. 1149.1回路のディセーブル

JTAGピン (1)

TMS TCK TDI TDO

VCC (2) GND (3) VCC (2) オープンのまま

表 13–3の注：(1) MAX IIデバイスの JTAGをディセーブルするソフトウェア・オプションはありません。JTAGピンは専用ピンです。

(2) VCCはバンク 1の VCCIOを指します。(3) TCK信号は Highに接続することもできます。TCK を Highに接続した場合、

TMSがTCKの前にHighにプルされることをパワー・アップ条件で保証しなければなりません。TCKを Lowにプルするとこのパワー・アップ条件が回避されます。


IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン

IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン

IEEE Std. 1149.1デバイスでバウンダリ・スキャン・テストを実行するときは、以下のガイドラインを使用してください。

SHIFT_IR ステートの最初のクロック・サイクル中に、10 ビットの1010101010などのパターンが、TDOピンを通してインストラクション・レジスタからシフト・アウトされない場合、TAPコントローラは適切なステートに達していません。この問題を解決するには、以下の手順のいずれかを試みてください。

TAPコントローラがSHIFT_IRステートに正しく到達したことを確認します。TAPコントローラを SHIFT_IRステートに進めるには、RESETステートに戻り、TMSピンにコード 01100をクロックします。

デバイスの VCC、GND、および JTAGピンへの接続をチェックします。

EXTESTモードに入ったときに、既知のデータがデバイス・ピンに確実に現れるように、最初のEXTESTテスト・サイクルの前にSAMPLE/PRELOADテスト・サイクルを実行します。OEJアップデート・レジスタに 0が含まれている場合、OUTJアップデート・レジスタのデータがドライブ・アウトされます。システム内の他のデバイスとの競合を回避するために、ステートが既知で正しくなければなりません。

ISPの間は、EXTESTおよびSAMPLE/PRELOADテストは実行しないでください。これらの命令は、ISP の前後でサポートされますが、ISP中はサポートされません。

問題が解決しない場合は、アルテラ・アプリケーションにお問い合わせください。

BSDL（Boundary Scan Description Language）のサポート

BSDLは VHDLのサブセットであり、ユーザはこの構文を使用してテスト可能な IEEE Std. 1149.1 BST対応デバイスの機能を記述できます。テスト・ソフトウェアの開発システムは、テスト生成、解析、障害診断、およびイン・システム・プログラミング用に BSDLファイルを使用します。

詳細情報および IEEE Std. 1149.1準拠MAX IIデバイス用のBSDLファイルの入手については、アルテラの Web サイト www.altera.co.jp をご覧ください。



まとめ MAX IIデバイスで利用可能な IEEE Std. 1149.1 BST回路は、リード間隔の狭いデバイスを搭載したシステムをテストするための経済的かつ効率的な方法を提供します。アルテラおよび他社の IEEE Std. 1149準拠デバイスを搭載した回路ボードは、EXTEST、SAMPLE/PRELOAD、およびBYPASSモードを使用して、内部でデバイス間のピン接続をテストし、デバイス動作をチェックするシリアル・パターンを作成できます。

Institute of Electrical and Electronics Engineers, Inc. IEEEStandard Test Access Port and Boundary-Scan Architecture (IEEEStd. 1149.1-2001).New York: Institute of Electrical and ElectronicsEngineers, Inc., 2001.


まとめ


Altera Corporation Core 2005年 1月

この資料は更新された最新の英語版が存在しま設計の際には、最新の英語版で内容をご確認く

MII51015-1.2

14. エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用

す。こちらの日本語版は参考用としてご利用ください。ださい。

はじめにプログラマブル・ロジック・デバイス（PLD）の進歩により、革新的なイン・システム・プログラマビリティ（ISP）機能が実現しました。Jam™STAPL（Standard Test and Programming Language）、JEDEC標準 JESD-71は、JTAG（Joint Test Action Group）を介して ISPを提供する現在のPLDのすべてと互換性があり、イン・システム・プログラミングおよびコンフィギュレーションに対するソフトウェア・レベルのベンダに依存しない規格となっています。設計者は、Jam STAPLを使用して ISPを実装することにより、最終製品の品質、柔軟性、および寿命を向上させることができます。プログラミングおよびコンフィギュレーションが必要な PLDの数に関係なく、Jam STAPLはインフィールド・アップグレードを簡略化し、PLDのプログラミングを変革させます。

この章では、エンベデッド・システムでの Jam STAPLを使用したMAX®IIデバイスのプログラミング・サポートについて説明します。

エンベデッド・システム

すべてのエンベデッド・システムは、ハードウェアおよびソフトウェア・コンポーネントの両方で構成されます。エンベデッド・システムを設計する場合、最初のステップはプリント基板（PCB）をレイアウトすることです。第 2 のステップは、ボードの機能を管理するファームウェアを開発することです。

エンベデッド・プロセッサへの JTAGチェインの接続JTAGチェインをエンベデッド・プロセッサに接続するには、2つの方法があります。最も簡単な方法は、エンベデッド・プロセッサを JTAGチェインに直接接続することです。この方法では、プロセッサのピンのうちの 4本が JTAGインタフェース専用となるため、ボードのスペースが節約されますが、利用可能なエンベデッド・プロセッサのピン数は減ります。

図 14-1は第 2の方法を示しており、インタフェース PLDを介して既存のバスに JTAG チェインを接続しています。この方法では、JTAG チェインは既存のバスでのアドレスになります。したがって、プロセッサはJTAGチェインを表すアドレスに読み出しや書き込みを行います。

Version a.b.c variable 14–1Preliminary


図 14-1. エンベデッド・システムのブロック図

いずれの JTAG接続方法でも、MasterBlaster™、ByteBlaster™ II、または USB Blaster のヘッダ接続用にスペースを確保する必要があります。ヘッダを使用すると設計者はPLDのコンテンツをすばやく検証したり修正できるため、プロトタイプ作成に役立ちます。製造時にはヘッダを取り除いてコストを削減できます。

TDI

TMS

TCK

TDO

TDI

TMS

TCK

TDO

TDI

TMS

TCK

TDO

TDI

TMS

TCK

TDO

TDI

TMS

TCK

TDO

ControlControl

d[3..0]d[7..0]

adr[19..0]

Control

d[7..0]

adr[19..0]adr[19..0]

インタフェース・ロジック

（オプション）

任意のJTAG

デバイス

EPROM または

システム・メモリ

ダウンロード・ケーブル

エンベデッド・プロセッサ


8

8

4

20

2020

MAX II デバイス

任意のJTAG

デバイス


エンベデッド・プロセッサを利用した ISP用 Jam STAPLの使用

インタフェース PLDデザイン例

図 14-2は、インタフェース PLDの回路図の例を示します。さまざまなデザインが実装できますが、このデザイン例で示す重要な点は以下のとおりです。

TMS、TCK、および TDIが同期出力であることマルチプレクサ・ロジックを搭載し、MasterBlaster、ByteBlaster II、または USB Blasterダウンロード・ケーブルによるボード・アクセスが可能なこと

このデザイン例は参考のみを目的としています。data[3..0]を除く入力はすべてオプションであり、インタフェース PLD がエンベデッド・データ・バス上でアドレス・デコーダとして動作する方法を示すためだけに記載されています。

図 14-2. インタフェース・ロジック・デザイン例

PR

CLR

D

EN

PR

CLR

D

EN

PR

CLR

D

ENadr[19..0] AD_VALID

TDO

TDI

TMS

TCK

DATA3

DATA2

DATA1

DATA0

TDI_Reg

TMS_Reg

TCK_Reg

adr[19..0]

nDS

d[3..0]

R_nW

R_AS

nRESET

CLK

address_decode

ByteBlaster_nProcessor_Select

ByteBlaster_TDI

ByteBlaster_TMS

ByteBlaster_TCK

ByteBlaster_TDO TDO

data[1..0][2..0] result[2..0]

Byteblaster_nProcessor_Select

Q

Q

Q

result1

result0

result2

TDI_Reg

TMS_Reg

TCK_Reg

ByteBlaster_TDI

ByteBlaster_TMS

ByteBlaster_TCK

data[0][0]

data[1][0]

data[0][1]

data[1][1]

data[0][2]

data[1][2]

LPM_MUX



図 14-2において、エンベデッド・プロセッサは JTAGチェインのアドレスをアサートし、R_nW信号および R_AS信号は、プロセッサがチェインにアクセスしようとしたときに、インタフェース PLDに通知するように設定できます。書き込みを行うには、システム・クロック（CLK）でクロックされる 3つの Dレジスタを介して、データ・パス data[3..0] をPLDの JTAG出力に接続します。このクロックは、プロセッサが使用するクロックと同じにすることができます。同様に、読み出しを行うには、トライ・ステート・バッファをイネーブルし、TDO 信号をプロセッサに送り返す必要があります。また、このデザインでは、TDI、TMS、およびTCKレジスタの値をリード・バックするためのハードウェア接続も提供します。このオプション機能を利用すると、インタフェース PLD内のレジスタの有効なステートをソフトウェアでチェックでき、開発段階で役立ちます。さらに、マルチプレクサ・ロジックが搭載されているため、ダウンロード・ケーブルでデバイス・チェインをプログラムできます。この機能は、開発の試作段階で、プログラミングの検証が必要なときに役立ちます。

ボード・レイアウト

IEEE Std. 1149.1 JTAGチェインを介してプログラムするボードをレイアウトするときは、以下の事項が重要になります。

TCK信号配線パターンをクロック・ツリーとして扱うこと TCKにプルダウン抵抗を使用すること JTAG信号配線パターンを可能な限り短くすること外部抵抗を追加して、出力が規定のロジック・レベルになるように外部抵抗を付加すること

TCK信号配線パターンの保護およびインテグリティ

TCKはデバイスのJTAGチェイン全体に対するクロックです。これらのデバイスは、TCK信号でエッジ・トリガされるため、TCKを高周波ノイズから保護することと、TCKが良好なシグナル・インテグリティを持つことが必須となります。信号が該当するデバイス・ファミリのデータ・シートに記載された立ち上がり時間（tR）および立ち下がり時間（tF）パラメータに適合することを確認してください。また、オーバシュート、アンダシュート、またはリンギングを防止するために、信号に終端が必要な場合もあります。このステップは、この信号がソフトウェアで生成され、プロセッサの汎用I/Oピンで発生するため見落とされることがよくあります。



TCKのプルダウン抵抗

パワー・アップ時に JTAG TAP（Test Access Port）を既知のステートに維持するために、TCKはプルダウン抵抗を介して Lowに保持することが必要です。プルダウン抵抗がないとデバイスが JTAG BSTステートでパワー・アップし、それによってボード上で競合が発生する可能性があります。一般的な抵抗値は 10 kΩです。

JTAG信号の配線パターン

JTAG信号の配線パターンを短くすると、ノイズやドライブの強さに関連した問題の解消に役立ちます。TCK ピンと TMS ピンには特別に注意が必要です。TCKと TMS は JTAG チェインのすべてのデバイスに接続されるため、これらのトレースは、TDI や TDO よりも負荷が大きくなります。JTAGチェインの長さと負荷によっては、プロセッサとの間で信号がインテグリティを維持しながら伝播できるように、いくつかの追加バッファリングが必要になることがあります。

外部抵抗

プログラミング中に出力を定義済みロジック・レベルにするには、出力ピンに外部抵抗を追加する必要があります。出力ピンはプログラミング中にはトライ・ステートになります。また、MAX® II デバイスでは、ピンは弱い内部抵抗によってプルアップされます。センシティブな入力ピンをドライブする出力は、10 kΩ の外部抵抗を使用して適切なレベルに接続することを推奨します。

前段の各ボード・レイアウト事項は、特にシグナル・インテグリティなどのさらなる分析が必要になることがあります。場合によっては、ディスクリート・バッファを使用するかターミネーション手法を使用するかを判断するために、JTAG チェインの負荷とレイアウトを解析する必要があります。

詳細については、「MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン」の章を参照してください。

ソフトウェア開発

アルテラのエンベデッド・プログラミングでは、標準化された Jam Playerソフトウェアとともに、Quartus® IIソフトウェア・ツールからの Jamファイル出力を使用します。Jamファイルには、MAX IIデバイスをプログラムするためのすべてのデータが含まれているため、これらのツールの開発時に設計者が行う作業は最小で済みます。開発時間の大部分は、JamPlayer をホスト・エンベデッド・プロセッサへ移植する作業に費やされます。

Jam Byte-Code Player の移植に関する詳細については、14–11 ページの「Jam STAPL Byte-Code Playerの移植」を参照してください。



Jamファイル（.jamおよび .jbc）アルテラは以下のタイプの Jamファイルをサポートしています。

ASCIIテキスト・ファイル（.jam） Jamバイト・コード・ファイル（.jbc）

ASCIIテキスト・ファイル（.jam）

アルテラは以下の 2つのタイプの Jamファイルをサポートしています。

JEDEC Jam STAPLフォーマット Jamバージョン 1.1（pre-JEDECフォーマット）

JEDEC Jam STAPLフォーマットは、JEDEC Standard JESD-71A規格で規定された構文を使用します。アルテラは、すべての新規プロジェクトで JEDEC Jam STAL ファイルの使用を推奨しています。ほとんどの場合、Jamファイルはテスタ環境で使用されます。

Jam Byte-Codeファイル（.jbc）

JBCファイルは、Jamファイルのコンパイルされたバージョンであるバイナリ・ファイルです。JBCファイルは仮想プロセッサ・アーキテクチャにコンパイルされ、そこでASCII Jamコマンドは仮想プロセッサ互換のバイト・コード命令にマップされます。JBCファイルには、以下の 2つのタイプがあります。

Jam STAPL Byte-Code（JEDEC Jam STAPL ファイルのコンパイルされたバージョン）

Jam Byte-Code（Jamバージョン1.1ファイルのコンパイルされたバージョン）

アルテラは、Jam STAPL Byte-Codeファイルは使用メモリが最小になるため、エンベデッド・アプリケーションではこのファイルの使用を推奨します。

Jamファイルの生成Quartus II開発ソフトウェアは、Jamおよび JBCの両ファイル・タイプを生成できます。さらに Jam ファイルは、スタンドアロンの Jam Byte-Codeコンパイラによって、JBCファイルにコンパイルできます。コンパイラは機能的に等価な JBCファイルを作成します。



JBCファイルは直接 Quartus II開発ソフトウェアから簡単に生成できます。ソフトウェア・ツールは、1つまたは複数の JBCファイルから複数のデバイスのプログラミングとコンフィギュレーションをサポートしています。図 14-3 および 14-4 は、Quartus II 開発ソフトウェアでデバイス・チェインおよび JBCファイルの生成を指定するダイアログです。

図 14-3. Quartus II開発ソフトウェアの Programmerウィンドウのマルチ・デバイス JTAGチェインの名前とシーケンス



図 14-4. Quartus II開発ソフトウェアにおけるマルチ・デバイスJTAGチェイン用 JBCファイルの生成

以下のステップで、Quartus II開発ソフトウェアを使用して JBCファイルを生成する方法を説明します。

1. （Toolsメニューから）Programmerを選択します。

2. Add Fileをクリックし、各デバイスのプログラミング・ファイルを選択します。

3. （Fileメニューから）Create/Update > Create Jam or SVF Fileを選択します。図 14-4を参照してください。

4. File formatリストで Jam STAPL Byte-Codeファイルを指定します。


JTAGチェインには、アルテラ・デバイスとアルテラ以外の JTAG準拠デバイスの両方を追加できます。Programming File Namesフィールドでプログラミング・ファイルを指定しなかった場合、JTAGチェインのデバイスはバイパスされます。



MAX II ユーザ・フラッシュ・メモリ・ブロック用Jamファイルの生成

Quartus II Programmer には、デバイス全体、ロジック・アレイ、またはユーザ・フラッシュ・メモリ（UFM）ブロックを個別にターゲットとするオプションが用意されています。セクション（UFM）はロジック・アレイから独立してプログラミングできるため、個別の Jam STAPL および JBC オプションをコマンド・ラインで使用して、UFM およびコンフィギュレーション・フラッシュ・メモリ（CFM）ブロックを個別にプログラムできます。

Jam Player

Jam Playerは、Jamファイル内の記述的情報を読み出し、これらの情報を、ターゲット PLDをプログラムするデータに変換します。Jam Playerは特定のデバイス・アーキテクチャやベンダをプログラムするのではなく、Jamファイル仕様で定義された構文の読み出しと解釈のみを行います。フィールドでの変更は、Jam Playerではなく Jamファイルに限定されます。その結果、フィールドでのアップグレードのたびに、Jam Playerのソース・コードを修正する必要はありません。

2種類の Jamファイルに対応するために、ASCII Jam STAPL Playerと JamSTAPL Byte-Code Playerの 2種類の Jam Playerがあります。この章に記載の全般的な概念は、どちらのタイプの Player にも当てはまりますが、以下の内容は Jam STAPL Byte-Code Playerを対象としています。

Jam STAPLおよび JBCファイルは、MAX II UFMブロックの一方のみまたは両方のセクタをターゲットとして生成できるため、Jam Playerを使用して、MAX IIコンフィギュレーション・フラッシュ・メモリ・ブロックおよびUFMブロックを別々にプログラムしたり、書き込むことができます。

Jam Playerの互換性

エンベデッド Jam Playerは、標準 JEDECファイル・フォーマットに準拠した Jamファイルを読み込むことができます。エンベデッド Jam Playerは、バージョン 1.1 の構文を使用する従来の Jam ファイルと互換性があります。どちらのPlayerも下位互換性があり、バージョン1.1のファイルとJam STAPLファイルを実行できます。

バージョン 1.1の構文に対するアルテラのサポートの詳細については、「AN 122: Using Jam STAPL for ISP & ICR via an Embedded Processor」を参照してください。



Jam STAPL Byte-Code Player

Jam STAPL Byte-Code Playerは、16ビットおよび 32ビット・プロセッサ用に Cプログラミング言語でコーディングされています。

8ビット・プロセッサに対するアルテラのサポートの詳細については、「AN 111: Embedded Programming Using the 8051 & Jam Byte-Code」を参照してください。

16ビットおよび 32 ビットのソース・コードは、以下の 2つのカテゴリに分類されます。

I/Oファンクションを処理し、特定のハードウェアに適用されるプラットフォーム固有のコード（jbistub.c）

Playerの内部ファンクションを実行する汎用コード（他のすべてのCファイル）

図 14-5に、ファンクションによるソース・コード・ファイルの構成を示します。プラットフォーム固有のコードが jbistub.c ファイル内に管理されているため、Jam STAPL Byte-Code Playerを特定のプロセッサに移植するプロセスが簡略化されます。

図 14-5. Jam STAPL Byte-Code Playerソース・コードの構造

Jam STAPL Player

メイン・プログラム

Compare & Export

Error Message

TCK

TMS

TDI

TDO

interpretParse

I/O Functions(jbistub.c file)



Jam STAPL Byte-Code Playerの移植

jbistub.cファイルのデフォルト・コンフィギュレーションには、DOS、32ビットWindows、およびUNIX用のコードが含まれているため、ソース・コードを簡単にコンパイルして、これらの定義済みオペレーティング・システムの機能性評価とデバッグを行うことができます。エンベデッド環境の場合、このコードは単一のプリプロセッサ #define 文を使用して、簡単に除去できます。さらに、コードを移植するには、jbistub.cファイルのコードの特定部分にわずかな変更が必要です。

Jam Playerを移植するには、表 14–1に示す jbistub.cファイルのいくつかのファンクションをカスタマイズする必要があります。

必要なコードをすべてカスタマイズしたことを確認するために、以下の4つのステップを実行します。

1. プリプロセッサのステートメントを設定して、無関係なコードを除外する。

2. JTAG信号をハードウェア・ピンにマップする。

3. jbi_export()からのテキスト・メッセージを処理する。

4. 遅延較正をカスタマイズする。

表 14–1.カスタマイズを必要とするファンクション

ファンクション説明

jbi_jtag_io() 4つの IEEE 1149.1 JTAG信号、TDI、TMS、TCK、およびTDOにインタフェースします。

jbi_export() UES（User Electronic Signature）などの情報を呼び出し側のプログラムに渡します。

jbi_delay() 実行中に必要なプログラミング・パルスまたは遅延を実装します。

jbi_vector_map() 非 IEEE 1149.1 JTAG信号に対して信号からピンへのマップを処理します。

jbi_vector_io() VECTOR MAPで定義されるとおり非 IEEE 1149.1 JTAG信号をアサートします。



ステップ 1:プリプロセッサのステートメントを設定して、無関係なコードを除外する

jbistub.c の先頭で、デフォルトの PORT パラメータを EMBEDDED に変更して、すべての DOS、Windows、UNIX のソース・コード、およびインクルードされたライブラリを除外します。

#define PORT EMBEDDED

ステップ 2: JTAG信号をハードウェア・ピンにマップする

jbi_jtag_io()ファンクションには、バイナリ・プログラミング・データを送受信するコードが含まれています。4 つの JTAG 信号はそれぞれ、エンベデッド・プロセッサのピンに再マップする必要があります。デフォルトでは、ソース・コードは PC のパラレル・ポートに書き込みます。jbi_jtag_io()信号は、図 14-6に示す PCパラレル・ポート・レジスタにJTAGピンをマップします。

図 14-6. デフォルトの PCパラレル・ポート信号マップ注 (1)

図 14-6の注：(1) PCパラレル・ポート・ハードウェアは、最上位ビットの TDOを反転させます。

7 6 5 4 3 2 1 0

0 TDI 0 0 0 0 TMS TCK OUTPUT DATA - ベース・アドレス

TDO X X X X --- --- --- INPUT DATA - ベース・アドレス+ 1

I/Oポート



以下の jbi_jtag_io()ソース・コードでは、マップ処理を強調して示します。

int jbi_jtag_io(int tms, int tdi, int read_tdo)

int data=0;int tdo=0;

if (!jtag_hardware_initialized)

initialize_jtag_hardware();jtag_hardware_initialized=TRUE;

data = ((tdi?0x40:0)|(tms?0x2:0));

/*TDI,TMS*/write_byteblaster(0,data);if (read_tdo)

tdo=(read_byteblaster(1)&0x80)?0:1; /*TDO*/write_blaster(0,data|0x01); /*TCK*/write_blaster(0,data);return (tdo);

前のコードで、PCパラレル・ポートは TDOの実際の値を反転させます。jbi_jtag_io()ソース・コードは、この値を再度反転させて元のデータを回復します。TDOの値を反転させる行は以下のとおりです。

tdo=(read_byteblaster(1)&0x80)?0:1;

ターゲット・プロセッサが TDOを反転させない場合、コードは以下のように記述します。

tdo=(read_byteblaster(1)&0x80)?1:0;

信号を正しいアドレスにマップするには、左シフト（<<）または右シフト（>>）演算子を使用します。例えば、TMSと TDIがそれぞれポート 2とポート 3の場合、コードは以下のようになります。

data=(((tdi?0x40:0)>>3)|((tms?0x02:0)<<1));

TCKおよび TDOにも同じ手法を適用します。



read_byteblaster および write_byteblaster 信号はそれぞれ、conio.hライブラリのinp()およびoutp()ファンクションを使用して、ポートの読み出しと書き込みを行います。これらのファンクションが利用できない場合は、同等のファンクションで代用する必要があります。

ステップ 3: jbi_export()からのテキスト・メッセージを処理する

jbi_export() ファンクションは、printf() ファンクションを使用して、テキスト・メッセージを stdioに送信します。Jam STAPL Byte-CodePlayerは jbi_export()信号を使用して、オペレーティング・システムまたは Player を呼び出すソフトウェアに情報（デバイスの UES またはUSERCODEなど）を渡します。ファンクションはテキスト（文字列形式）と数値（10進整数形式）を渡します。

これらの用語の定義については、「AN 39: IEEE Std. 1149.1 (JTAG) Boundary-Scan Testing in Altera Devices」を参照してください。

stdoutが利用できるデバイスが存在しない場合、情報はファイルまたはストレージ・デバイスにリダイレクトされるか、あるいは Playerを呼び出すプログラムに変数として渡されます。

ステップ 4:遅延較正をカスタマイズする

calibrate_delay()ファンクションは、ホスト・プロセッサが 1ミリ秒間に実行するループ数を決定します。プログラミングとコンフィギュレーションで正確な遅延が使用されるため、この較正は重要です。デフォルトでは、この数値は 1 ミリ秒あたり 1,000 ループとしてハードコード化され、以下のように表わされます。

one_ms_delay = 1000

このパラメータが既知の場合、それに従って変更します。既知でない場合は、WindowsおよびDOSプラットフォームに同様のコードを使用できます。1つの whileループの実行に必要な時間分のクロック・サイクル数をカウントするプラットフォームのためのコードが含まれています。このコードは、遅延の基準となる正確な結果を得るために、複数回のテストを通じてサンプリングされ平均化されます。この手法の利点は、ホスト・プロセッサの速度に基づいて較正を変更できることです。

Jam STAPL Byte-Code Playerが移植され動作した後、ターゲット・デバイスでの JTAGポートのタイミングとスピードを検証してください。MAX IIデバイスのタイミング・パラメータは、「DC &スイッチング特性」の章で記載された値に準拠する必要があります。



Jam STAPL Byte-Code Playerがタイミング仕様で動作しない場合は、適切な遅延でコードを最適化する必要があります。タイミング違反は、プロセッサが非常に高性能で、25 MHzを超える高速レートで TCKを生成できる場合にのみ発生します。

jbistub.cファイルを除く他のファイルのソース・コードはデフォルト状態から変更しないことを強くお勧めします。これらのファイルのソース・コードを変更すると、Jam Playerの動作は予測不能になります。

Jam STAPL Byte-Code Playerのメモリ使用量

Jam STAPL Byte-Code Playerは、予測可能な方法でメモリを使用します。このセクションでは、ROM および RAM メモリの使用量を見積もる方法を示します。

ROM使用量の見積もり

Jam Playerおよび JBCファイルの格納に必要な ROMの最大容量を見積もるには、以下の式を使用します。

ROMサイズ = JBCファイル・サイズ + Jam Playerサイズ

JBC ファイル・サイズは、プログラミング・データの格納に必要なメモリ容量とプログラミング・アルゴリズムに必要なスペースの 2つのカテゴリに分割できます。JBC ファイル・サイズの見積もりには、以下の式を使用します。

JBC ファイル・サイズ = Alg +

ここで、

Alg = アルゴリズムで使用されるスペースData= 圧縮されたプログラミング・データで使用されるスペースk = ターゲットとなるデバイスを表すインデックスN = チェイン内のターゲット・デバイスの数

この式によって JBCファイル・サイズが見積もられ、この値はデバイスの利用率によって ±10%変動することがあります。デバイス利用率が低い場合、ファイル・サイズを最小化する圧縮アルゴリズムは、繰り返しデータを検出する可能性が高いため、JBC ファイル・サイズが小さくなる傾向があります。

Data

k 1=

N

∑



この式は、アルゴリズム・サイズは 1つのデバイス・ファミリに対しては一定となるが、プログラミング・データ・サイズは、ターゲットとするデバイスが増えるほど増大することも示しています。デバイス・ファミリでは、JBC ファイル・サイズ（データ・コンポーネントによる）の増加は線形となります。

表 14–2 は、1個のMAX IIデバイスをターゲットとする場合のアルゴリズム・ファイル・サイズ定数を示します。

表 14–3は、ISP用の Jam言語をサポートするMAX IIデバイスの場合のデータ・サイズ定数を示します。

表 14–2. 1つのアルテラ・デバイス・ファミリをターゲットとするアルゴリズム・ファイル・サイズ定数

デバイス一般的な JBCファイル・アルゴリズム・サイズ（KB）

MAX II (1)

表 14–2の注：(1) 詳細については、アルテラ・アプリケーションにお問い合わせください。

表 14–3.データ定数

デバイス

標準的な Jam STAPL Byte-Codeのデータ・サイズ（KB）

圧縮形式非圧縮形式 (1)

EPM240 (2) (2)

EPM570 (2) (2)

EPM1270 (2) (2)

EPM2210 (2) (2)

表 14–3の注：(1) 非圧縮プログラミング・データを使用した JBCファイルの生成方法の詳細については、アルテラ・アプリケーションにお問い合わせください。

(2) 詳細については、アルテラ・アプリケーションにお問い合わせください。



JBC ファイル・サイズを見積もった後、表 14–4 に示す情報を使用してJam Playerサイズを見積もります。

ダイナミック・メモリ使用量の見積もり

Jam Player が必要とする DRAM の最大容量を見積もるには、以下の式を使用します。

RAMサイズ = JBCファイル・サイズ + （非圧縮データ・サイズ）k

JBC ファイル・サイズは、シングル・デバイスまたはマルチ・デバイスの式で求められます（14–15ページの「ROM使用量の見積もり」を参照）。

Jam Playerが使用する RAMの容量は、JBCファイルのサイズにターゲットとする各デバイスに必要なデータの合計を加算したものです。JBCファイルが圧縮データを使用して生成される場合、データを解凍して一時的に格納するために、Player によって一部の RAM が使用されます。非圧縮データ・サイズは表 14–3に示します。非圧縮 JBCファイルが使用される場合は、以下の式を使用します。

RAMサイズ = JBCファイル・サイズ

スタックおよび蓄積のためのメモリ要量は、Jam STAPL Byte-CodePlayerが使用する全メモリ容量に関しては無視できます。スタックの最大の深さは、jbimain.cファイル内の JBI_STACK_SIZEパラメータによって設定されます。

表 14–4. Jam STAPL Byte-Code Playerのバイナリ・サイズ

構築説明サイズ（KB）

16ビット MasterBlasterまたは ByteBlasterMVダウンロード・ケーブルを使用する Pentium/486

80

32ビット MasterBlasterまたは ByteBlasterMVダウンロード・ケーブルを使用する Pentium/486

85

Datak 1=

N

∑



メモリ見積もり例

以下の例では、16ビットのモトローラ 68000プロセッサを使用して、IEEEStd. 1149.1 JTAGチェイン内の EPM7128AEおよび EPM7064AEデバイスを、圧縮データを使用する JBC ファイルでプログラムします。メモリ使用量を算出するには、必要な ROMの容量を求めてから RAMの使用量を見積もります。Jam Byte-Code Playerが必要とする DRAMの容量を計算するには、以下のステップを使用します。

1. JBCファイル・サイズを算出します。以下のマルチ・デバイスの式を使用して、JBCファイル・サイズを見積もります。JBCファイルは圧縮データを使用するため、圧縮データのファイル・サイズ情報を使用して、Dataサイズを算出します。

JBC ファイル・サイズ = Alg +

ここで、

Alg = 21 KbytesData = EPM7064AE Data + EPM7128AE Data = 8 + 4 = 12 Kbytes

したがって、JBCファイル・サイズは 33 Kbytesになります。

2. JBC Playerのサイズを見積もります。この 68000は 16ビット・プロセッサなので、この例では 62 Kbytesの JBC Playerサイズを使用します。以下の式を使用して、必要な ROM容量を求めます。

ROMサイズ = JBCファイル・サイズ + Jam Playerサイズ

ROMサイズ = 95 Kbytes

3. 以下の式で、RAM使用量を見積もります。

RAMサイズ =33 Kbytes + （非圧縮データ・サイズ）k

Datak 1=

N

∑

Datak 1=

N

∑



JBCファイルは圧縮データを使用するため、使用される全 RAM容量を算出するには、各デバイスの非圧縮データのサイズを合計する必要があります。非圧縮データ・サイズの定数は以下のとおりです。

EPM7064AE = 8 Kbytes

EPM7128AE = 12 Kbytes

DRAMの全使用量を以下のとおり計算します。

RAMサイズ = 33 Kbytes + (8 Kbytes + 12 Kbytes) = 53 Kbytes

一般に、Jamファイルは ROMより RAMを多く使用します。RAMの方が安価であり、多数のデバイスがプログラムされるほど簡単なアップグレードを実現するために要求される全体的なコストが低下されるため、これは好ましい傾向です。ほとんどのアプリケーションでは、メモリ・コストよりもアップグレードの容易さのほうが重要です。

Jamを使用したデバイスのアップデート

フィールドでのデバイスのアップデートとは、多くの場合は「プログラム」動作によって新しい JBCファイルをダウンロードし、Jam STAPL Byte-Code Playerを実行することを意味します。

Playerの実行のためのメイン・エントリ・ポイントは、jbi_execute()です。このルーチンは特定の情報を Playerに渡します。Playerが終了すると終了コードが返され、併せてランタイム・エラーがあればそれに関する詳細なエラー情報が返されます。インタフェースは、ルーチンのプロトタイプ定義で定義されます。

JBI_RETURN_TYPE jbi_execute(

PROGRAM_PTR programlong program_size,char *workspace,long workspace_size,*action,char **init_list,long *error_line,init *exit_code

)

jbi_execute()に渡される変数は、jbistub.cにあるmain()内のコードで決定されます。ほとんどの場合、このコードはエンベデッド環境には適用できません。したがって、このコードを削除し、エンベデッド環境用に jbi_execute() ルーチンを設定することができます。表 14–5に各パラメータを、表 14–6に各アクション名を示します。



表 14–5.パラメータ注 (1)

パラメータステータス説明

program 必須 JBCファイルへのポインタ。大部分のエンベデッド・システムでは、このパラメータはjbi_execute()を呼び出す前にポインタにアドレスを割り当てるのと同じように、容易に設定できます。

program_size 必須 JBCファイルが占有するメモリ容量（バイト単位）。

workspace オプション JBC Player が必要なファンクションの実行に使用できる、ダイナミック・メモリへのポインタ。このパラメータの目的は、Player のメモリ使用を定義済みのメモリ空間に限定することです。このメモリは、jbi_execute()を呼び出す前に割り当てる必要があります。ダイナミック・メモリの最大使用量が問題でない場合、このパラメータは nullに設定します。それによって、Player は必要なメモリを動的に割り当てて、特定のアクションを実行することができます。

workspace_size オプション workspaceが指すメモリ容量（バイト単位）を表すスケーラ。

action 必須文字列（Player に指示するテキスト）へのポインタ。action の例にPROGRAM や VERIFY があります。ほとんどの場合、このパラメータは文字列 PROGRAM に設定されます。Player では大文字と小文字が区別されないため、テキストは大文字と小文字のどちらでもかまいません。Playerは、「Jam Standard Test and Programming Language Specification」で定義されるすべてのアクションをサポートしています。表 14–6 を参照してください。文字列は nullで終了する必要があることに注意してください。

init_list オプション文字列へのポインタの配列。このパラメータは、Jamバージョン 1.1ファイルを適用する場合に使用します。 (2)

error_line – 長い整数へのポインタ。実行中にエラーが発生した場合、Player は、エラーが発生した JBCファイルの行を記録します。

exit_code – 長い整数へのポインタ。JBCファイルの構文または構造に関するエラーが発生した場合、コードを返します。このようなエラーが発生した場合は、サポートしているベンダに問い合わせて、終了コードが発生した状況を詳しく説明する必要があります。

表 14–5の注：(1) Playerを実行するために、必須パラメータを渡す必要があります。(2) 詳細については、「AN 122: Using Jam STAPL for ISP & ICR via an Embedded Processor」を参照してください。

表 14–6.サポートされるアクション ( １ /２ ) 注 (1)

アクション名説明

READ_USERCODE IEEE 1149.1 USERCODEを読み出してエクスポートします。

ERASE デバイスの消去を実行します。

BLANK_CHECK デバイスの消去状態をチェックします。

PROGRAM デバイスをプログラムします。



Playerは、JBI_RETURN_TYPEまたは整数型のステータス・コードを返します。この値は、アクションが成功した（「0」を返す）かどうかを示します。「Jam Standard Test and Programming Language Specification」で定義されるとおり、jbi_execute() は、以下の表 14–7 に示す終了コードのいずれか 1つを返すことができます。

VERIFY デバイスのプログラミング・データを検証します。

READ_CHECKSUM デバイスのプログラミング・データに対する 1ヒューズ・チェックサムを計算します。

表 14–6の注：(1) READ_IDCODEなどのその他のアクションは、ファンクションが利用可能な場合にサポートされます。

表 14–6.サポートされるアクション ( ２ /２ ) 注 (1)

アクション名説明

表 14–7.終了コード

終了コード説明

0 成功

1 チェインのチェックの失敗

2 IDCODEの読み出しの失敗

3 USERCODEの読み出しの失敗

4 UESCODEの読み出しの失敗

5 ISPへの移行の失敗

6 認識されないデバイス ID

7 デバイスのバージョンがサポートされていない

8 消去の失敗

9 ブランク・チェックの失敗

10 プログラミングの失敗

11 検証の失敗

12 読み出しの失敗

13 チェックサム計算の失敗

14 セキュリティ・ビット設定の失敗

15 セキュリティ・ビット照会の失敗

16 ISP終了の失敗

17 システム・テスト実行の失敗



Jam STAPL Byte-Code Playerの実行

Jam STAPL Byte-Code Playerの呼び出しは、その他のサブルーチンの呼び出しと類似しています。この場合、サブルーチンはアクションとファイル名が指定され、その関数を実行します。

インフィールド・アップグレードは、現在 .のデバイス・デザインが最新かどうかにより、実行できる場合があります。多くの場合、JTAG USERCODEは、PLDデザインのリビジョンを示す電子「スタンプ」として使用されます。USERCODE が古い値に設定されると、エンベデッド・ファームウェアはデバイスをアップデートします。以下の擬似コードは、Jam Byte-Code Playerを複数回呼び出して、ターゲット PLDをアップデートする方法を表しています。

result = jbi_execute(jbc_file_pointer, jbc_file_size, 0, 0, “READ_USERCODE”, 0, error_line, exit_code);

ここで Jam STAPL Byte-Code Playerは、JTAG USERCODEを読み出し、jbi_export() ルーチンを使用してこれをエクスポートします。次に、コードはその結果に基づいて分岐できます。

以下に、Jam Playerを使用するコードの例を示します。

switch (USERCODE)

case "0001": /*Rev 1 is old - update to new Rev*/ result = jbi_execute (rev3_file, file_size_3, 0, 0, “PROGRAM”, 0, error_line, exit_code);

case "0002": /*Rev 2 is old - update to new Rev*/ result = jbi_excecute(rev3_file, file_size_3, 0, 0, "PROGRAM", 0, error_line, exit_code);

case "0003":; /*Do nothing - this is the current Rev*/

default: /*Issue warning and update to current Rev*/

Warning - unexpected design revision; /*Program device with newest rev anyway*/

result = jbi_execute(rev3_file, file_size_3, 0,0, "PROGRAM", 0, error_line, exit_code);

switch文を使用すると、どのデバイスにアップデートが必要で、どのデザイン・リビジョンを使用するかを決定できます。Jam STAPL Byte-Codeソフトウェア・サポートによって、PLDアップデートはコードに数行追加するのと同じくらい簡単なものになります。



まとめ Jam STAPLを使用すると、ISPの利点を簡単に活用できます。Jamは、小さなファイル・サイズ、使いやすさ、プラットフォームからの独立性など、必要なエンベデッド・システム要件のすべてを満たします。アップデートを Jam STAPL Byte-Code ファイルに限定することによって、インフィールド・アップグレードが簡単になります。Jam Playerの実行は、使用されるリソースの計算と同様に簡単です。最新のアップデートと情報については、JamのWebサイトwww.altera.com/jamispにアクセスしてください。


まとめ




MII51016-1.1

15. イン・システム・プログラミングへのAgilent 3070テスタの使用


はじめにイン・システム・プログラミングは、プログラマブル・ロジック・デバイス（PLD）の中心的な機能であり、システム設計者およびテスト・エンジニアは、PLDプログラミングをボード・レベル・テストに統合して、コスト面で大きなメリットを享受することができます。これらのメリットには、事前にプログラムされたデバイスの在庫削減、コスト低減、取り扱い時のデバイスの損傷の減少、技術変更における柔軟性の向上などがあります。アルテラは、Agilent 3070システムの既存テスト・フローにイン・システム・プログラマビリティ（ISP）を統合するソフトウェアとデバイスのサポートを提供しています。この章では、Agilent 3070 テスト・システムを使用して、アルテラのMAX® IIデバイスのプログラミング時間を短縮する方法について説明します。

Agilent 3070用の新しいPLD製品

Agilent 3070テスタのメーカである Agilent Technologiesは、PLDプログラミング問題の解決をサポートする新しい PLD ISPソフトウェアを発表しました。この新製品の使用にはいくつかの利点があり、それらはこの章の後半で説明します。

デバイス・サポート

Agilent 3070テスタを使用して、MAX IIデバイスを他のファミリのデバイスとともにプログラムする場合は、このテスタでチェイン内のすべてのデバイスをプログラムできるようにする必要があります。

PLD ISPソフトウェアを使用しないAgilent 3070開発フロー

AgilentのPLD ISPソフトウェアを使用しないで、Agilent 3070テスタ（SerialVector Format（.svf）ファイルを使用）でデバイスをプログラムするには、以下のステップに従う必要があります。図 15-1を参照してください。


PLD ISPソフトウェアを使用しない Agilent 3070開発フロー

図 15-1. SVFファイルを使用した、イン・システム・プログラミングに対するAgilent 3070開発フロー（PLD ISPは不使用）

プログラミングが成功？

開始

終了

Serial Vector Format（.svf）ファイルを作成

ファイルから実行可能テストを作成

実行可能テストをコンパイル

デバッグ

いいえ

はい

SVFファイルをパターン・キャプチャ・フォーマット（.pcf）ファイルに変換

プリント基板（PCB）とテスト冶具を作成ステップ1

ステップ2

ステップ3

ステップ4

ステップ5

ステップ6

設計者

テスト・エンジニア


イン・システム・プログラミングへの Agilent 3070テスタの使用

ステップ 1: PCBおよびテスト冶具の作成イン・システム・プログラミングを成功させるための最初のステップは、テスト開発を始める前に、ボードを適切にレイアウトしてからテスト冶具を作成することです。

PCBの作成

以下の情報は、PCBデザインの問題における重要事項に関するものです。

TCKシグナル・トレースは、クロック・ツリーと同様に慎重に扱う必要があります。TCKは、デバイスの JTAG（Joint Test Action Group）チェイン全体に対するクロックです。これらのデバイスは TCK信号でエッジ・トリガされるため、この信号を高周波ノイズから保護し、良好なシグナル・インテグリティを確保することが不可欠です。信号が、デバイス・データ・シートで規定される tRおよび tFパラメータに適合するようにしてください。

TCKにプルダウン抵抗を追加します。TCK信号は、PCFダウンロードとPCFダウンロードの間は、プルダウン抵抗を介して Lowに保持する必要があります。パターン・キャプチャ・フォーマット（PCF）ダウンロードの詳細については、「ステップ 2: Serial Vector Formatファイルの作成」を参照してください。Agilent 3070ドライバは、テストとテストの間には「ハイ・インピーダンス」になり、次の PCFが適用されると短時間だけ Lowにドライブするため、TCKは Lowに保持しなければなりません。TCKラインが「フロート」すると、プログラミング・データ・ストリームが破壊され、デバイスは正しくプログラムされません。

テスト冶具のネイルに対して、VCCおよび GNDテスト・アクセス・ポイントを設けます。動作中には、PCB 動作が乱れないように、十分なアクセス・ポイントが必要です。アクセス・ポイントが足りないと、システムのノイズが増大し、JTAGスキャンが中断する可能性があります。

オンボード・オシレータをオフにします。プログラミング中に、システム・ノイズを低減するために、オンボード・オシレータを電気的にオフにする機能が必要です。

プログラミング中に外部抵抗を追加して、定義済みロジック・レベルに出力をプルします。

出力ピンはプログラミング中にはトライ・ステートになり、弱い内部抵抗でプルアップされます。ただし、アルテラは定義済みレベルを必要とする信号は、外部抵抗を使用して外部から強制的に適切なレベルに設定することを推奨しています。

ISP用ボード・デザインの詳細については、「MAX IIデバイスのイン・システム・プログラマビリティ・ガイドライン」の章を参照してください。



冶具の作成

イン・システム・プログラミングを成功させるには、テスト冶具とターゲット・ボートとの間に、クリーンなインタフェースを提供することが不可欠です。クリーンなインタフェースを提供するには、テスト冶具内で短いワイヤを使用して、TCKの接続性を向上させます。ワイヤを長くすると、システム内部に誘導ノイズが誘発され、プログラミングが中断することがあります。TCKを接続するワイヤは 1インチ未満にしてください。テスト冶具のレイアウトと作成を管理するには、Agilent Fixture Consultantを使用します（Agilent Board Test Family Manualを参照）。

ステップ 2: Serial Vector Formatファイルの作成Quartus II 開発ソフトウェアは、1 つまたは複数のデバイスをプログラムするための SVFファイルを生成します。複数のMAX II CPLDファミリ・デバイスをターゲットとする場合、Quartus II開発ソフトウェアは、デバイスを同時にプログラムするための 1 つの SVF ファイルを自動的に生成します。したがって、すべてのデバイスのプログラミング時間は、IEEEStd. 1149.1 JTAGチェイン内の最大の CPLDデバイスのプログラミング時間にほぼ等しくなります。

図 15-2に、SVFファイルの生成に使用する Create JAM, SVF, or ISC Fileダイアログ（Fileメニュー）を示します。

図 15-2. Create JAM, SVF, or ISC Fileダイアログ

SVFファイルを作成する前に、まずQuartus IIで Programmerを開いて、チェイン内のすべてのデバイス用のプログラマ・オブジェクト・ファイル（.pof）をプログラマに追加します。各 POFは、それぞれターゲット・デバイスに対応します。



Create JAM, SVF, or ISC Fileダイアログで、TCK frequencyボックス内の値は、TCK がテスト中に動作する周波数に一致する必要があります。実際のテストで使用される値と異なる周波数を入力すると、プログラミングが失敗したり、プログラミング時間が異常に長くなることがあります。

また、プログラムおよび検証操作のどちらを実行するかを選択でき、さらにオプションでプログラミング・オプションをオンにすることにより、デバイスの検証およびブランク・チェックを選択できます。アルテラは、検証ベクタを含む SVFファイルの生成を推奨しています。これによって、プログラミングの失敗が識別され、限定された追加プログラミング時間が使用されます。必要な SVFファイルは、プログラミング対象となるボードおよびアルテラ・デバイスのスキャン・チェイン・トポロジに基づいて生成できます。SVF ファイルが生成されると、テスト・エンジニアはこれを開発に使用できます。

デバイスを個別にプログラムする必要がある場合、チェイン内のアルテラ・デバイスごとに、個別に SVFファイルを生成できます。チェイン内の 1つのデバイス用に SVFファイルを作成する場合は、そのデバイスにPOFを指定し、残りのデバイスは <none>に設定したままにします。これはプログラマで Add Deviceを選択して実行できます。これらのデバイスはプログラミング中にはバイパスされます。ターゲットとするすべてのデバイスに対する SVFファイルを作成するまで、このプロセスを繰り返します。

ステップ 3: SVFファイルの PCFファイルへの変換Agilent 3070 テスタで使用するには、アルテラ svf2pcf 変換ユーティリティでSVFファイルをPCFファイルに変換する必要があります。svf2pcfユーティリティは、1つのデバイス・チェインに対して複数の PCFファイルを作成できます。このユーティリティを実行すると、ファイルごとにベクタ数を指定できます。結果として得られたファイルで使用されるメモリ容量は、データによって異なります。Agilent 3070 デジタル・コンパイラはベクタの繰り返しパターンを検索し、ディレクトリを最適化します。さらに、テスタ・コントロール・カード上の RAM に順番を付けて、ファイルを再ロードする前のベクタの最大数を適用します。コンパイル済み PCFファイル内のベクタ数は、ターゲットとするデバイスのサイズと集積度によって、10万から 100万以上になります。

svf2pcf変換ユーティリティは、アルテラのWebサイトwww.altera.co.jpのAgilent ISP Supportからダウンロードできます。



ステップ 4:ファイルからの実行可能テストの作成Agilent 3070テスタを使用して、デバイスのチェインをプログラムするためのデジタル・テストを作成するには、以下のステップを実行する必要があります。

1. ターゲット・デバイスまたはスキャン・チェインのライブラリを作成する。

2. Test Consultantを実行する。

3. デジタル・テストを作成する。

4. テスト用のワイヤリスト情報を作成する。

5. テスト・プランを修正する。

ターゲット・デバイスまたはスキャン・チェインのライブラリの作成

ボード用の初回プログラム開発では、ISP バウンダリ・スキャン・チェイン・インタフェース用のセットアップ専用ノード・テスト・ライブラリを作成します。テスト・ライブラリにより、ターゲット・デバイスをプログラムするためのテスト冶具に、Agilent 3070 テスタ・リソースが確実に予約されます。ボード上に 1つのターゲット・デバイスしかなく、かつそのデバイスがバウンダリ・スキャン・チェインの一部分でない（分離されている）場合はピン・ライブラリを使用し、それ以外の場合はノード・ライブラリを使用します。ピン・ライブラリを使用する場合は、すべてのデバイス・ピンを記述する必要があります。テスト・ライブラリにはテスト・ベクタを含めないでください。

以下のコード例は、セットアップ専用ノード・テスト・ライブラリを示します。

!Setup only test for the boundary scan chainassign TCK to nodes "TCK" ! Node name for the TCK pinassign TMS to nodes "TMS" ! Node name for the TMS pinassign TDI to nodes "TDI" ! Node name for the TDI pinassign TDO to nodes "TDO" ! Node name for the TDO pininputs TCK, TMS, TDIoutputs TDOpcf order is TCK, TMS, TDI, TDO ! The order is defined by the program that

! generates the PCF files.

TCKおよび TMSバウンダリ・スキャン・ノードを、Board ConsultantでCRITICALとしてマークします。このクリティカル属性は、テスト冶具でのノードのワイヤ長を最小にします。



Test Consultantの実行

Test Consultantを実行して、新しいボード開発用のすべてのファイルを作成します。Test Consultantはこのセットアップ専用テスト・ライブラリを使用して実行を終了すると、正しい冶具配線情報とともに、実行可能テスト（ベクタなし）を作成します。このファイルをテンプレートとして使用して、実行可能テストのソース・コードを作成します。

デジタル・テストの作成

実行可能テンプレートを希望のプログラム名にコピーして、デバイスのプログラムに必要なデジタル・テストを作成します。例えば、svf2pcfが 4つのPCFファイルを作成した場合は、デジタル・ディレクトリ内の 4つの実行可能テスト（prog_a、prog_b、prog_c、prog_d など）にテンプレート・ファイルをコピーします。

これらのテスト名を testorderファイルに追加し、以下の構文を使用してこれらに permanentマークを付けます。

test digital "prog_a"; permanenttest digital "prog_b"; permanenttest digital "prog_c"; permanenttest digital "prog_d"; permanent

テスト用ワイヤリスト情報の作成

これらの実行可能テストをコンパイルして、テストのセットアップ専用バージョン用に、オブジェクト・ファイル（「テスト・プランの修正」を参照）を生成します。Module Pin Assignmentを実行して、必要なエントリをwirelistファイル内に作成します。

次に、ターゲット・デバイスをプログラムするためのベクタが含まれるように、実行可能テストを修正します。実行可能テストで include ステートメントを使用するか、ベクタをファイルにマージできます。includeステートメントには以下の構文を使用します。これは実行可能テストの最後のステートメントでなければなりません。

include "pcf1"

PCFファイルは、デジタル・ディレクトリに存在し、またデジタル・ファイルでなければならないことに注意してください。デジタル・ファイルが正しいディレクトリに存在するように、BT-Basicコマンドラインで以下のコマンドを実行します。

load digital "digital/pcf1" | re-save



また、シェル・プロンプトで chtypeコマンドを使用して、ファイルの位置を確認することもできます。

chtype -n6 digital/pcf1

各 PCFファイルについて、このステップを繰り返します。

テスト・プランの修正

以下の構文を使用して、テスト・プランにテスト・ステートメントを追加します。

test "digital/prog_a" ! First program filetest "digital/prog_b" ! Second program filetest "digital/prog_c" ! Third program filetest "digital/prog_d" ! Fourth program file

テストの実行は、SVF ファイルが分割された順番と同じにします。例えば、SVFファイルが 4つのファイル（pcf1、pcf2、pcf3、pcf4）に分割された場合、テストはこれらのファイルが分割された順番に実行しなければなりません（prog_a、prog_b、prog_c、prog_d の順に実行します）。この順序に従わなければ、デバイスは正しくプログラムできません。

ステップ 5:実行可能テストのコンパイルアルテラは、BT-Basicまたは UNIXシェルを使用したバッチ起動式コンパイルを推奨しています。BT-Basicで以下のバッチ・ファイル・コードを参照してください（ターゲット・デバイスをプログラムするための 4つの実行可能テストと、デバッグ・オブジェクト・コードの生成を仮定しています）。

compile "digital/prog_a" ; debugcompile "digital/prog_b" ; debugcompile "digital/prog_c" ; debugcompile "digital/prog_d" ; debug

後で技術的変更が発生しても対応できるように、このファイルはボード・ディレクトリに保存してください。対応するシェル・スクリプトを参照してください（–Dオプションでデバッグ情報を生成）。

dcomp -D digital/prog_adcomp -D digital/prog_bdcomp -D digital/prog_cdcomp -D digital/prog_d



ソース・ファイルに含まれる PCF ベクタ数、コントローラのタイプ、およびコントローラの負荷によっては、コンパイル時間が長くなることがあります。アルテラは、バッチ・ファイルを使用して、ISPテストのコンパイルを自動化することを推奨しています。

アルテラ・デバイスを含むバウンダリ・スキャン・チェインが定義され、PCFベクタが JTAGインタフェースに適用されている場合は、アルテラ・デバイスのみプログラムされます。

ステップ 6:テストのデバッグ実行可能テストが作成されると、テスト・システムのデバッグが可能になります。適用されたベクタ・セットにより、デバイスのコンテンツを検証すればデバイスが正しくプログラムされていることを確認できます。プログラミング・アルゴリズムは、TDOピンを使用してデバイスからのビットストリームをチェックします。どのベクタも予想値に一致しない場合にはテストは失敗し、以下の 2つのうちのいずれかを示します。

デバイス ID が予想された ID と一致しない。最初のテストの開始時に失敗する場合は、明らかにこれが原因です。

デバイスのプログラミングが失敗した。

多数のベクタが検証されるため、各ベクタを調べて失敗の原因を特定することは実用的ではありません。デバイスのプログラミングが失敗する場合は、以下のトラブルシューティング・ガイドラインに従ってください。

テスト冶具のプルダウン抵抗をチェックします。デザイン・エンジニアが、ボードで TCK ピンにプルアップ抵抗を配置した可能性があります。プルダウン抵抗が大きすぎる場合、TCKピンはロジック Lowに対するデバイスのスレッショルドを超えることがあります。抵抗値を適切に調整します。入力ロジック・レベルの仕様については、該当するデバイス・ファミリのデータシートを参照してください。

TCKピンで過電力エラーが発生した場合は、抵抗値をチェックします。抵抗値が小さすぎるために、テスト・システムが長い間バック・ドライブできないことが原因と考えられます。

テストの実行順序が正しいことを確認します。テストを順不同で実行すると、プログラミング情報が不正になります。また、同じテストを連続 2回実行すると、ターゲット・デバイスが順不同になり、正しいプログラミング情報を受け取れません。

実際のベクタが、入力ピン（TCK、TMS、および TDI）に予想値と一致するようにします。予想値が一致しない場合は、テストを再コンパイルする必要があります。

テストにおける pcf orderステートメントが、15–4ページの「ステップ 2: Serial Vector Format ファイルの作成」で生成された PCF コードの順序に一致するようにします。一致しない場合は順序を変更して、テストを再コンパイルしなければなりません。


PLD ISPソフトウェアを使用した Agilent 3070開発フロー

可能な場合は、Quartus II 開発ソフトウェア、ByteBlasterTM II ダウンロード・ケーブル、および SVFファイルの生成に使用した POFを使用して、デバイスが正しくプログラムされていることを確認します。この処置は、製造時に実用的ではありませんが、テスト開発およびデバッグ中に役立ちます。

個々のデバイスを分離する必要がある場合、チェイン内のターゲットとするアルテラ・デバイスごとに個別の SVF ファイルを生成できます。SVF ファイルを生成するプロセスは、15–4 ページの「ステップ 2: Serial Vector Formatファイルの作成」で説明しています。検証エラーが発生し、チェイン内の複数のアルテラ・デバイスがプログラムされる場合は、このプロセスが役立ちます。

上記いずれの手順を実行しても問題が解決しない場合は、バウンダリ・スキャン・チェインの定義を調べます。命令レジスタのビット数が、チェイン内の各デバイスに対して正しく指定されていることを確認します。チェイン内のいずれかのデバイスに対して不正なビット数が定義されている場合、プログラミング・テストは失敗します。

テストがスムーズに動作すれば、ボードは製造プログラミングが可能な状態になります。アルテラは、PCFファイルとオブジェクト・コードをバックアップのために保存しておくことを推奨しています。圧縮プログラムを使用して、保存するバイナリおよびファイルのサイズを最小にします。

PLD ISPソフトウェアを使用したAgilent 3070開発フロー

PLD ISP ソフトウェアを使用した Agilent 3070 テスタによるデバイスのプログラミングは、図 15-1のステップとは多少異なります。図 15-3は、Agilentオプションの PLD ISPソフトウェアとAgilent 3070テスタを使用した開発フローを示します。



図 15-3. Agilentの PLD ISPソフトウェアを使用したイン・システム・プログラミングに対するAgilent 3070開発フロー

プログラミングが成功？

開始

終了

SVF、Jam、またはJBCファイルを作成

ファイルから実行可能テストを作成

実行可能テストをコンパイル

デバッグ

いいえ

はい

プリント基板（PCB）とテスト冶具を作成ステップ1

ステップ2

ステップ3

ステップ4

ステップ5

設計者

テスト・エンジニア


プログラミング時間

Agilent PLD ISPソフトウェアを使用すると、デバイス・プログラミングに対する SVF2PCFフローと比較して、以下の利点が得られます。

テスタは、SVF、Jam STAPL、または JBCファイル・フォーマットを直接使用した（つまり、PCFや VCLに変換しない）デバイスのプログラミングをサポートできます。

デバイスをプログラムする Agilent 3070デジタル・テストは 1つのファイルになります。

デバイス・プログラミングは全体として 1つのテストとして実行されるため、テスタの冶具で TCKラインと TMSラインにプルアップ抵抗とプルダウン抵抗は必要ありません。

デジタル・テストのソース・ファイル、およびコンパイル済みのオブジェクト・ファイルのサイズが、SVF2PCFソリューションの場合よりも、はるかに小さくなります。

1つのデジタル・テスト・ファイルのみ実行されるため、大規模なCPLDおよびコンフィギュレーション・デバイスに対する実行時間が高速化されます。

Agilentの PLD ISPソフトウェアを使用すると、Jam Byte-Code Playerはテスタの Control XTP カードに実装されます。これによってユーザは、Quartus II から直接作成された JBC ファイルを使用して、デバイスをプログラムすることが可能になります。また、テスタはこれらのプログラミング用ファイルをコンパイルする JBC コンパイラを備えているため、Jamファイルや SVFファイルにも対応します。Jam Byte-Code Playerは、Control XTPカード上のマイクロコントローラを介して実行され、それによってユーザは、ベクタのシーケンスを実行するのではなく、アルゴリズム的にベクタを適用することが可能になります。Jam Byte-Code Playerは、デバイスのプログラミングおよび消去パルス幅レジスタを読み出し、これらの値をプログラミングおよび消去アルゴリズムで使用します。

プログラミング時間

Agilent 3070におけるプログラミング時間は、極めて一貫しています。唯一の変数は TCK周波数で、これはプログラミング時間に影響を及ぼします。クロックを高速にすると、データをデバイスにシフトする時間が短くなります。プログラミング時間は、TCKクロック・レートの関数です。MAX IIデバイスは、最大 25 MHzの TCKクロック・レートをサポートしています。



ガイドライン Agilent 3070 テスタをプログラミングに使用するときには、以下のガイドラインに従ってください。

ピン・ライブラリを使用して、スタンドアロンのバウンダリ・スキャン・チェイン内のターゲット・デバイスを記述する場合には注意が必要です。アルテラは、ISP デバイスのすべての I/O ピンを双方向として記述することは推奨していません。この手法では多数のハイブリッド・カード・チャネルが使用されるため、テストの開発時に、冶具のオーバフロー・エラーが発生する原因となる可能性があります。

テスト・ライブラリには PCF ベクタを含めないでください。セットアップ専用ノード・ライブラリを使用してください。PCF ベクタを含むテスト・ライブラリを作成すると、大きなライブラリ・オブジェクト・ファイルが作成され、テスト開発時間が大幅に長くなります。このような遅延が発生するのは、統合プログラム・ジェネレータ（IPG）がライブラリ・オブジェクトのベクタ・セット全体を調べ、競合回避のためにベクタをコメント・アウトする必要があるかどうかを判断するからです。ライブラリ・オブジェクト・コンパイルは、実行可能コンパイルとは異なります。さらに、ライブラリ・オブジェクト・ファイルが大きいために、IPGが失敗することがあります。

時間とディスク・スペースを節約するには、プログラミング動作での検証を含む SVF ファイルを生成します。このプロセスでは、検証ベクタは 1つのステップに統合されるため、テスト開発プロセスでの作業量が減少します。この統合化された検証は、プログラミング・エラーを正確にキャプチャするため、テスト・シーケンスに付加的なスタンドアロン検証を追加する必要はありません。

本書では、テストを生成してプログラミング用のデバイスにベクタを適用する方法を説明していますが、デバイスの機能をテストするにはバウンダリ・スキャン記述言語（BSDL）ファイルが必要です。バウンダリ・スキャン・テストまたは機能テストの実行が必要な場合は、ピン・コンフィギュレーション情報（どのピンが入力ピン、出力ピン、双方向ピンであるかなど）を含むターゲット・デバイスのプログラム済み状態に対応する BSDLファイルを生成します。テストの生成には、Agilent 3070バウンダリ・スキャン・ソフトウェアを使用します。

バウンダリ・スキャン・テストに対するアルテラのサポートの詳細については、「MAX IIデバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト」の章を参照してください。

まとめアルテラは、Agilent 3070テスト・システムを使用して、すべてのMAX IIデバイスをプログラムするソリューションを提供しています。すべてのMAX II デバイスは、その他の ISP 対応デバイスと組み合わせてプログラムできます。ソフトウェアおよびデバイス・サポートにより、Agilent3070ユーザはコスト削減と生産性の向上を実現できます。


まとめ


Altera Corporation


セクション V. デザインの検討事項


このセクションでは、MAX® IIデザインの検討事項に関する情報を提供します。


第 16章　MAX IIデバイスのタイミング情報

第 17章　MAX IIデバイスの消費電力と評価方法




2004年 12月 v1.2 プログラマブル入力遅延のセクションを追加。

2004年 6月 v1.1 表 16-1を更新。各種パラメータの名称を更新。


2004年 12月 v1.1 Excelのマクロ、一般的な I/O AC電源、および一般的な DC電源セクションを追加。

図を更新。表 17-1を更新。

セクション V–1Preliminary

デザインの検討事項 MAX II デバイス・ハンドブック Volume 1

セクション V–2 Altera CorporationPreliminary



MII51017-1.3

16. MAX IIデバイスのタイミング情報


はじめにアルテラ・デバイスは、シミュレーションからアプリケーションまで一貫した予測可能なデバイス性能を提供します。デバイスをプログラムする前に、任意のデザインに対するワースト・ケースのタイミングを決定できます。Quartus® IIタイミング・アナライザを使用するか、またはこの章で説明するタイミング・モデルと個々のデバイス・データ・シートに記載されたタイミング・パラメータを使用して、伝播遅延を概算できます。

最も正確なタイミング結果を得るには、Quartus IIタイミング・アナライザを使用する必要があります。結果には、この章の後半で述べる二次的要因の影響が考慮されます。

この章では内部および外部タイミング・パラメータを定義し、MAX® IIデバイス・ファミリのタイミング・モデルについて説明します。

ここでは、読者にデバイスのアーキテクチャと特性についての知識があるものと仮定しています。デバイス・アーキテクチャの詳細、およびこの章に記載するタイミング・パラメータの具体的な値については、このハンドブックにある特定のデバイスまたはデバイス・ファミリのデータシートを参照してください。

外部タイミング・パラメータ

外部タイミング・パラメータは、実際のピン間のタイミング特性を表します。それぞれの外部タイミング・パラメータは、内部タイミング・パラメータを組み合わせて構成されます。外部タイミング・パラメータの値は、「DC &スイッチング特性」の章に記載されています。これらの外部タイミング・パラメータは、広範囲にわたる性能測定から導出され、テストによって確認されたワースト・ケース値です。すべての外部タイミング・パラメータは、太字で示されています。表 16–1は、MAX IIファミリの外部タイミング・パラメータを定義しています。




デバイス内部で、個々のアーキテクチャのエレメントによって生じる時間遅延は、内部タイミング・パラメータと呼ばれ、このパラメータは明示的には測定できません。すべての内部パラメータは、イタリック体で示されています。表 16–2に、MAX IIデバイス・ファミリの内部タイミング・マイクロパラメータを定義します。

表 16–1.外部タイミング・パラメータ

パラメータ説明

tPD1 デバイスの対角線の全長に沿い、出力ピンに隣接するロジック・アレイ・ブロック（LAB）でひとつのルック・アップ・テーブル（LUT）に組み合わせロジックを実装した、ワースト・ケースのI/O配置に対するピン間遅延。隣接するロジック・エレメント（LE）から出力ピンの間に、高速 I/O接続が使用されます。

tPD2 入力ピンに隣接する LE内に組み合わせロジック（2入力 ANDゲート）を実装したベスト・ケースのピン間遅延。2つの入力の最長ピン・パスが示されます。隣接する LEから出力ピンの間に、高速 I/O接続が使用されます。

tCLR レジスタ・クリア時間遅延。入力遷移から測定し、Low信号が外部出力に現れるのに要する時間。

tSU グローバル・クロックのセットアップ・タイム。クロック・ピンでグローバル（同期）クロック信号がアサートされる前に、入力ピンにデータが存在しなければならない時間。

tH グローバル・クロックのホールド・タイム。クロック・ピンでグローバル・クロック信号がアサートされた後、入力ピンにデータが存在しなければならない時間。

tCO グローバル・クロックから出力までの遅延。クロック・ピンでグローバル・クロックがアサートされた後、有効な出力を得るのに必要な時間。

tCNT 最小のグローバル・クロック周期。グローバル・クロックでドライブされるカウンタが維持される最小周期。

表 16–2.内部タイミング・マイクロパラメータ (１ /２ )


tLUT データ入力からデータ出力までの LEの組み合わせ LUT遅延。

tCLR LEレジスタ・クリア遅延。レジスタの非同期クリア入力がアサートされてから、レジスタ出力がロジック Lowで安定するまでの遅延。

tPRE LEレジスタ・プリセット遅延。レジスタの非同期プリセット入力がアサートされてから、レジスタ出力がロジック Highで安定するまでの遅延。

tSU LEレジスタのセットアップ・タイム。レジスタが入力データを正しく格納するために、レジスタ・クロックの立ち上がりエッジ前に、データおよびイネーブル入力信号が安定していなければならない時間。

tH LEレジスタのホールド・タイム。レジスタが入力データを正しく格納するために、レジスタ・クロックの立ち上がりエッジ後に、データおよびイネーブル入力信号が安定していなければならない時間。


MAX IIデバイスのタイミング情報

tCO LEレジスタのクロックから出力までの遅延。レジスタのクロックの立ち上がりエッジからレジスタ出力にデータが現れるまでの遅延。

tC レジスタ・コントロール遅延。LEレジスタのクロック、プリセット、またはクリア入力に信号を伝達するのに必要な時間。

tFASTIO 組み合わせ出力遅延。tFASTIO は、I/Oブロックに隣接する LEからの組み合わせ信号が高速 I/O接続を使用した場合に必要となる時間です。

tIN I/O入力パッドおよびバッファ遅延。tIN は、入力として使用される I/Oピンに適用されます。

tGLOB tGLOB は、グローバル信号を使用する場合、GCLKピンに適用されます。tGLOB は、グローバル・クロック・ネットワークを介して、GCLK ピンから LAB カラム・クロックにグローバル信号を伝達するのに必要な遅延です。

tIOE 内部生成した出力イネーブル信号に対する遅延。内部生成した信号がインタコネクトからトライ・ステート・バッファの出力イネーブルに到達するまでの遅延です。

tDL 入力伝達遅延。隣接する LEへの入力として使用されるロウ I/Oピンから生じる遅延。

tIODR ロウ・インタコネクトに対する出力データ遅延。ロウ・インタコネクトから I/O セルに信号を伝達する場合の遅延です。

tOD 出力遅延バッファおよびパッド遅延。異なる標準 I/O規格、ドライブ能力、およびスルー・レートに関連する追加遅延については、MAX IIデバイス・ファミリ・データ・シートの「タイミング・モデルおよび仕様」を参照してください。

tXZ 出力バッファ・ディセーブル遅延。出力バッファのイネーブル・コントロールがディセーブルされた後、ハイ・インピーダンスが出力ピンに現れるのに必要な遅延。異なる標準 I/O規格、ドライブ能力、およびスルー・レートに関連する追加遅延については、MAX IIデバイス・ファミリ・データ・シートの「タイミング・モデルおよび仕様」を参照してください。

tZX トライ・ステート・バッファのイネーブル・コントロールがイネーブルされた後、出力信号が出力ピンに現れるのに必要な出力バッファ・イネーブル遅延。異なる標準 I/O規格、ドライブ能力、およびスルー・レートに関連する追加遅延については、MAX II デバイス・ファミリ・データ・シートの「タイミング・モデルおよび仕様」を参照してください。

tC4 平均的負荷のカラム・インタコネクトに対する遅延。tC4 はロウ方向の 4つの LABまでの距離に対応します。

tR4 平均的負荷のロウ・インタコネクトに対する遅延。tR4 はカラム方向の 4つの LABまでの距離に対応します。

tLOCAL ローカル・インタコネクト遅延。

表 16–2.内部タイミング・マイクロパラメータ (２ /２ )



MAX II UFMの内部タイミング・パラメータ

MAX II UFMの内部タイミング・パラメータ

MAX II ユーザ・フラッシュ・メモリ（UFM）のタイミング・パラメータは、UFM アーキテクチャのエレメントによって生じるタイミング遅延で、明示的には測定できません。すべてのタイミング・パラメータは、イタリック体で示しています。表 16–3に、MAX II UFMのタイミング・マイクロパラメータを定義します。

タイミング・モデル

タイミング・モデルは、アルテラ・デバイスを通じての遅延を示す簡略化されたブロック図です。ロジックはさまざまなパス上に実装できます。デザインで使用される実際のパスは、プロジェクトの Quartus II ReportFile（.rpt）にリストされる式を調べて追跡できます。次に、適切な内部タイミング・パラメータを加算して、デバイスを通じた遅延を見積もることができます。

表 16–3. MAX II UFMの内部タイミング・マイクロパラメータ


tASU アドレス・レジスタ・シフト信号のアドレス・レジスタ・クロックに対するセットアップ

tAH アドレス・レジスタ・シフト信号のアドレス・レジスタ・クロックに対するホールド

tADS アドレス・レジスタ・データ入力のアドレス・レジスタ・クロックに対するセットアップ

tADH アドレス・レジスタ・データ入力のアドレス・レジスタ・クロックに対するホールド

tDSS データ・レジスタ・シフト信号のデータ・レジスタ・クロックに対するセットアップ

tDSH データ・レジスタ・シフト信号のデータ・レジスタ・クロックに対するホールド

tDDS データ・レジスタ・データ入力のデータ・レジスタ・クロックに対するセットアップ

tDDH データ・レジスタ・データ入力のデータ・レジスタ・クロックに対するホールド

tDCO データ・シフト・アウト時のデータ・レジスタ・クロックからデータ・レジスタ出力までの遅延。

tDP PROGRAM信号のデータ・クロックに対するホールド・タイム。

tPB PROGRAMの立ち上がりエッジから UFM BUSY信号の立ち上がりエッジまでの最大遅延。

tBP UFM BUSY信号 Lowから PROGRAM信号 Lowまでの許容最小遅延。

tPPMX プログラム時のビジー・パルスの最大長

tAE ERASE信号のアドレス・クロックに対する最小ホールド・タイム。

tEB ERASEの立ち上がりエッジから UFM BUSY信号の立ち上がりエッジまでの最大遅延。

tBE UFM BUSY信号 Lowから ERASE信号 Lowまでの許容最小遅延。

tEPMX 消去中の busyパルスの最大長。

tRA 最大リード・アクセス・タイム。DRSHFT信号 Lowからデータ・レジスタ出力で最初のデータ・ビットが観測されるまでの遅延。

tOE OSC_ENA信号がUFMに達してから内部のOSCによるクロックの立ち上がりが出力されるまでの遅延。

tOSCS OSC_ENAの立ち上がりエッジから ERASE/PROGRAM信号の立ち上がりエッジまでの最大遅延。

tOSCH ERASE/PROGRAM信号 Lowから OSC_ENA信号 Lowまでの許容最小遅延。



MAX IIアーキテクチャは、グローバルに伝達されるクロックを備えています。MultiTrackTMインタコネクトにより、MAX IIデバイスの全集積度およびスピード・グレードにわたって、性能の予測、正確なシミュレーション、および正確なタイミング解析が保証されています。

図 16-1に、MAX IIデバイスのタイミング・モデルを示します。タイミング・モデルは暫定バージョンのため、変更される場合があります。タイミング・モデルの最終バージョンは、適宜リリースされます。

図 16-1. MAX IIデバイスのタイミング・モデル

タイミング遅延の計算

図 16-1に示すタイミング・モデルを使用し、「DC特性およびスイッチング特性」の章を参照すると、MAX II デバイスのピン間タイミング遅延を概算できます。それぞれの外部タイミング・パラメータは、内部タイミング・パラメータの組み合わせから計算されます。図 16-2～ 16-6に、MAX IIデバイス・ファミリの外部タイミング・パラメータを示します。MAX IIデバイスを介して異なるパスを通過する信号の遅延を計算するには、タイミング・モデルを参照して、どの内部タイミング・パラメータを合計するかを決定します。

最も正確なタイミング結果を得るには、配置やファン・アウトなどの二次的要因の影響を計上するQuartusIIタイミング・アナライザを使用します。

I/OピンI/O入力遅延tIN

入力

グローバル入力遅延

t C4

tR4

出力遅延t ODt XZt ZXt L

OC

AL

tGLOB


I/Oピン

t FASTIO

出力配線遅延ユーザ・フラッシュ・メモリ

隣接LEから

隣接LEへ

入力配線遅延tDL

t LUT

t C

LUT遅延

レジスタ・コントロール遅延

レジスタ遅延

tCOtSUtH

tPREtCLR

データ入力/LUTチェイン

データ出力

t IODR

出力および出力イネーブルのデータ遅延

tIOE


タイミング遅延の計算

図 16-2. 外部タイミング・パラメータ（tPD1PD1PD1PD1）注 (1)

図 16-2の注：(1) tPD1 = tIN + N x tR4 + M x tC4 + tLUT + tCOMB + tFASTIO + (tOD + ∆tOD)

表 16–4に、デバイス集積度に対する LAB数を示します。

∆tODは、電流値16 mAの3.3 V LVTTL以外の標準I/O規格を使用する場合の、tOD マイクロパラメータに対する追加遅延（図 16-2 の注を参照）です。追加遅延の値については、「DC 特性およびスイッチング特性」の章を参照してください。例 :

電流値 16 mA、3.3 V LVTTL高速スルー・レートの標準 I/O規格を使用する EPM240デバイスの tPD1は、以下のようになります。

tPD1 = tIN + 4 × tR4 + 6 x tC4 + tLUT + tCOMB + tFASTIO + tOD……(a)

電流値 7 mA、2.5 V LVTTL高速スルー・レートの標準 I/O規格を使用するEPM240デバイスの tPD1は、以下のようになります。

tPD1 = (a) + (2.5 V LVTTL高速スルー 7 mAの ∆tOD)

図 16-3. 外部タイミング・パラメータ（tPD2PD2PD2PD2）注 (1)

図 16-3の注：(1) tPD2 = tIN + tDL + tLUT + tCOMB + tFASTIO + (tOD + ∆tOD)

表 16–4.デバイス集積度に対する LAB数

デバイス集積度 N LABロウ数 M LABカラム数EPM240 4 6

EPM570 7 12

EPM1270 10 16

EPM2210 13 20

TRI

LUTMAX IIデバイス

TRI

LUTMAX IIデバイス



図 16-4. 外部タイミング・パラメータ（tCOCOCOCO）注 (1)、、、、(2)

図 16-4の注：(1) tCO = tGLOB + tC + tCO + (N x tR4 + M x tC4) + (tIODCまたは IODR) + (tOD + ∆tOD)(2) 定数NおよびMは、デバイス全体における LABの位置に応じて変更されること

があります。

図 16-5. LEレジスタのクリアおよびプリセット・タイム（tCLRCLRCLRCLR）注(1)

図 16-5の注： (1) tCLR = tGLOB + tC + tCLR + (N x tR4 + M x tC4) + (tIODCまたは IODR) + (tOD + ∆tOD)

図 16-6. LEレジスタのクリアおよびプリセット・タイム（tPREPREPREPRE）注(1)

図 16-6の注：(1) tPRE = tGLOB + tLOCAL + tC + tPRE + (N x tR4 + M x tC4) + (tIODCまたは tIODR) + (tOD + ∆tOD)

I/Oデータおよびクロック入力からのセットアップおよびホールド・タイム

Quartus II開発ソフトウェアは、LEレジスタに対するゼロ・ホールド・タイムを保証するために、入力ピンからレジスタ入力までの追加配線遅延を挿入することがあります。セットアップ・タイムおよびホールド・タイムの取得には、Quartus IIタイミング・アナライザの使用を推奨します。図16-7と 16-8を参照してください。

LEレジスタ

LEレジスタ

LEレジスタ



図 16-7. セットアップおよびホールド・タイム（tSUSUSUSU）注 (1)

図 16-7の注：(1) tSU = (tIN + N x tR4 + M x tC4 + tLUT) - (tGLOB + tC) + tSU

図 16-8. セットアップおよびホールド・タイム（tHHHH）注 (1)

図 16-8の注：(1) tH = (tGLOB + tC) - (tIN + N x tR4 + M x tC4 + tLUT) + tH

図 16-4～ 16-8で、定数NおよびMは、組み合わせロジック実装のために、デバイス全体における LABの位置に応じて変更されることがあります。


プログラマブル入力遅延は、入力ピンに遅延を追加してゼロ・ホールド・タイムを保証するオプションを提供します。このオプションは、（Assignmentsメニューから）アサインメント・エディタでピンごとに設定できます。以下の手順は、Quartus II 開発ソフトウェアで選択された入力ピンに対する入力遅延をオンにする方法を示します。

1. デザイン・ファイルで入力ピン名を選択します。

2. アサインメント・エディタで右クリックし、Locateを選択します。

3. Assignment Name の下のセルをダブル・クリックし、ドロップダウン・リストで Input Delay from Pin to Internal Cellsを選択します。

4. 作成されたアサインメント名の右側のValueセルをダブル・クリックし、1を入力します。

5. （Fileメニューから）Saveをクリックします。

LEレジスタ組み合わせ

ロジック

LEレジスタ組み合わせ

ロジック



タイミング・モデルとQuartus IIタイミング・アナライザの比較

タイミング・モデルに基づく手計算によって、デザインの性能をかなり正確に見積もることができます。ただし、Quartus II タイミング・アナライザは、以下のような配線マイクロパラメータに影響を及ぼす二次的な要素を計上できるため、デザイン性能に関する最も正確な情報を常に提供することが可能です。

遅延パスにおける各信号のファン・アウト信号のソースとディスティネーションに対するその他の負荷の位置信号のソースとディスティネーション間の距離デバイスのエッジで一部のインタコネクトが切り取られる各種インタコネクト長

まとめ MAX IIデバイス・アーキテクチャには、信号の合成および配置に基づいて見積もることができる、予測可能な内部タイミング遅延があります。Quartus II タイミング・アナライザは、最も正確なタイミング情報を提供します。ただし、MAX IIデバイス・ファミリ・データ・シートに記載されたタイミング・パラメータでタイミング・モデルを使用し、コンパイル前にデザインの性能を見積もることができます。どちらの方法でも、デザインのイン・システム・タイミング性能を正確に予測できます。


まとめ


Altera Corporation Core Ve2005年 1月


MII51018-1.2

17. MAX IIデバイスの消費電力と評価方法

。こちらの日本語版は参考用としてご利用ください。さい。

はじめに低消費電力がますます重要視されているため、CPLD アプリケーションでは消費電力が重要な要素になっています。さらに、バッテリ駆動デバイスでの CPLDの使用が増加するに伴い、バッテリ寿命を延長するために、全体的な DCおよび ACの低消費電力化がますます重要となっています。これは待機時および動作時の消費電力が低いMAX® IIデバイスで実現できます。

MAX IIデバイスの消費電力

従来の CLPDアーキテクチャとは異なり、MAX IIロジックはデバイス内での信号電圧を増幅するのにバイアス電流が必要なセンス・アンプを使用しません。さらに、Quartus® II開発ソフトウェアにより、MAX IIデバイスでローカル配線とのインタコネクトの大部分が効率的に実装され、動作時消費電力が大幅に低下します。図 17-1に、MAX IIデバイスの標準消費電力と周波数の関係を示します。図は、デバイスにできるだけ多くの 16ビット・カウンタ（Enable、UP/Down、Loadable 機能付き）を搭載し、出力負荷のない標準条件下（室温、公称電圧下）で動作させた場合の消費電力（mW）を示しています。

rsion a.b.c variable 17–1Preliminary

MAX IIデバイスの消費電力

図 17-1. MAX IIデバイスの消費電力と周波数の関係注 (1)、(2)

図 17-1:の注：(1) すべてのデバイスは、消費電力を見積もるために 16ビット・カウンタを使用して、フルに利用されます。(2) 1.8 Vのグラフは、注文コード・サフィックスが「G」のMAX IIデバイスです。(3) VCCINT = 3.3 V(4) VCCINT = 2.5 V(5) VCCINT = 1.8 V

MAX II デバイスで消費される電力は、デザインによって異なります。MAX II デバイスでの消費電力が、システムの要件と仕様に適合することを保証するには、デザイン・プロセスの早期段階で消費電力の評価を完了することが極めて重要です。

この章では、www.altera.co.jpで入手可能なMAX IIパワー・カリキュレータ・スプレッドシートを使用して、MAX II の電力を評価および制御する方法について解説します。この計算結果は消費電力の見積もりにのみ使用し、仕様（規格）としては使用しないでください。デバイスの実際の消費電力または消費電流は、デザイン・パターンによって異なり、システムで検証する必要があります。

標準消費電力（

mW）

周波数（MHz）周波数（MHz）


mW）

周波数（MHz）周波数（MHz）


mW）


mW）


MAX IIデバイスの消費電力と評価方法

パワー・カリキュレータ・スプレッドシートを使用した MAX IIの電力見積もり

MAX II パワー・カリキュレータ・スプレッドシートは、標準条件（室温および公称 VCC）での電流（ICC）および電力（P）の見積もりを提供します。パワー・カリキュレータには、デバイス・リソース、トグル・レート、動作時の fMAX、汎用 I/O、およびその他のパラメータを入力する必要があります。

パワー・カリキュレータには、以下の 9つのセクションがあります。

Excel Macro Device ICCSTANDBY User Flash Memory (UFM) Dynamic Power Logic Array Dynamic Power General I/O AC Power General I/O DC Power Total Power Thermal Analysis

Excel Macro

MAX IIパワー・カリキュレータには、3つのマクロが組み込まれています。これらのマクロを使用すると、Quartus II 開発ソフトウェアで生成されたMAX IIの消費電力見積もりファイルからデータをインポートし、グローバル・トグル・レートを入力し、ユーザが入力したすべての数値をリセットすることができます。3つのマクロは以下のとおりです。

Import Data Enter Toggle % Clear All Values

図 17-2は、MAX IIパワー・カリキュレータに組み込まれた 3つのマクロを示します。

図 17-2. Excel Macro



デフォルトでは、Microsoft Excel 2002 のマクロのセキュリティ・レベルは、「High」に設定されています。マクロのセキュリティ・レベルが「High」に設定されている場合、マクロは自動的に無効化されます。Microsoft Excel2002 のマクロ・セキュリティ・レベルを変更するには、（Tools メニューから）Options を選択します。Options ウィンドウの Security タブで、Macro Securityをクリックします。Securityダイアログの Security Levelタブで、Mediumを選択します。マクロのセキュリティ・レベルをMediumに設定すると、マクロを含んだスプレッドシートを開くたびに、マクロを有効にするか無効にするかを確認するポップアップ・ウィンドウが表示されます。マクロのセキュリティ・レベルを変更してからスプレッドシートを閉じ、再度開いてマクロを使用します。

Import Dataマクロ

Import Dataマクロを実行すると、Quartus II開発ソフトウェアで生成されたMAX IIの消費電力見積もりファイルからデバイス・リソース情報をインポートできます。Import Dataマクロは、パワー・カリキュレータに手動で情報を入力する時間と労力を節約します。また、マクロの使用後に手動で値を変更することもできます。既存のデザインまたは部分的に完成したデザインを持っている場合、Quartus II開発ソフトウェアのバージョン 4.1以上で生成されたMAX II消費電力見積もりレポート・ファイルには、パワー・カリキュレータに入力する必要があるデバイス・リソース情報が含まれています。MAX IIの消費電力見積もりファイルを生成するには、まず Quartus II 開発ソフトウェアでデザインをコンパイルする必要があります。デザインのコンパイルが完了したら、（Projectメニューの）Generate Power Estimation Fileをクリックします。Quartus II開発ソフトウェアは、< プロジェクト名 >_pwr_cal.txt という名前で MAX IIの消費電力見積もりファイルを作成します。以下のコードは、Quartus II開発ソフトウェアで生成されたMAX IIの消費電力見積もりファイルの内容の一例です。

<name=DEVICE value=EPM570GT144C3><name=used_UFM value=0><name=fmax_LE0 value=304.04><name=tot_LE0 value=0><name=totwcc_LE0 value=128><name=tot_FF0 value=128><name=fmax_GIO0 value=304.04><name=NumbOB_GIO0 value=80><name=avgCLoad_GIO0 value=10><name=iostd_GIO0 value=3.3_LVTTL_16>

Quartus II開発ソフトウェアにおける消費電力見積もりファイルの詳細については、「Quartus II開発ハンドブック」の「Early Power Estimation」の章を参照してください。



パワー・カリキュレータで Import Dataをクリックすると、Import Dataダイアログ・ボックスが表示されます（図 17-3を参照）。

図 17-3. Import Dataダイアログ・ボックス

パラー・カリキュレータにデータをインポートするには、以下のステップを実行します。

1. Quartus II開発ソフトウェアで生成された消費電力見積もりファイルのフル・パス名（<プロジェクト名 >_pwr_cal.txt）を指定します。

2. MAX II デバイスの VCCINT 電源電圧を選択します。テキスト・ボックスを空白のままにすると、デフォルト値はMAX IIデバイスの場合は3.3 V、注文コード・サフィックスが「G」のMAX IIデバイスの場合は 1.8 Vになります。

3. デザイン全体のトグル率（%）を入力します。テキスト・ボックスを空白のままにすると、デフォルト値は 12.5 %になります。

4. デザイン全体の出力イネーブル率（%）の値を入力します。テキスト・ボックスを空白のままにすると、デフォルト値は 100%になります。


OK をクリックすると、パワー・カリキュレータにユーザが入力した値はクリアされ、指定した消費電力見積もりファイルからのデバイス・リソース情報がパワー・カリキュレータに挿入されます。

パワー・カリキュレータにインポートされた fMAXは、Quartus IIタイミング・アナライザでレポートされた fMAXと同じです。パワー・カリキュレータの fMAX、出力イネーブル率、およびトグル率は、システム要件に合わせて手動で編集できます。



Enter Toggle %マクロ

Enter Toggle %マクロにより、デザイン全体のトグル率を入力できます。パワー・カリキュレータで Enter Toggle % をクリックすると、Toggle%ダイアログ・ボックスが表示されます（図 17-4を参照）。

図 17-4. Toggle %ダイアログ

1%から 100%の間でトグル率を入力できます。テキスト・ボックスを空白のままにすると、デフォルト値は 12.5 %になります。OKをクリックして、すべてのトグル率フィールドに指定された値を入力します。

Clear All Valuesマクロ

Clear All Values マクロは、ユーザが入力したすべての値をクリアします。パワー・カリキュレータの Clear All Valuesをクリックすると、マクロを実行できます。マクロを無効化した場合、すべてのユーザ入力値を手動でリセットする必要があります。

Deviceセクション同様の条件下にある類似デザインでも、消費電力量は MAX II デバイスの型番によって異なります。これは、デザインが広範囲に配置される場合、デバイスの規模が大きくなるほど多量の電力が消費される可能性が高くなるためです。さらに、デザインが広範囲に配置される場合は、MAX II デバイスのクロック・ツリー（デバイスの規模が大きくなるほど、ツリー・サイズも増大）によっても、動作時消費電力が増加します。ただし、Quartus II 開発ソフトウェアを使用すれば、デザインは速度に対してデフォルトで最適化されて配置されるため、消費電力は最小になります（すべてのロジック・エレメント（LE）は互いに近接して配置され、各 LEを接続するインタコネクトの長さが短い）。ターゲット・デバイスは、対応するパッケージおよびデザインで使用する温度グレードを指定して選択する必要があります。図 17-5を参照してください。



図 17-5. デバイス選択と全消費電力

Device

このメニュー項目では、適切なMAX IIデバイスを選択できます。MAX IIデバイスには、集積度ごとに 2つのタイプがあります。例えば、EPM570デバイスと注文コード・サフィックス「G」の EPM570デバイスがあります。EPM570デバイスは、2.5 Vおよび 3.3 V VCCINT電源を受け入れ、注文コード・サフィックス「G」の EPM570デバイスは、1.8 V VCCINTを受け入れます。

Package

このメニュー項目では、ターゲットのパッケージが選択できます（熱解析に使用）。

Temperature Grade

このメニュー項目では、デバイスの温度グレードを選択できます。アルテラのWebサイトwww.altera.comでデバイス・セレクタ・ガイドをチェックして、特定のデバイス /パッケージの組み合わせが工業用グレードで利用できるかどうかを確認します。

VCCINT

このセクションには、VCCINT電源電圧が表示されます。

Total PINT (mW)

このセクションには、VCCINT電源からの全消費電力が表示されます。

Total PIO (mW)

このセクションには、I/Oバンクの電源 VCCIOからの全消費電力が表示されます。



Total P (mW)

このセクションには、デザインの全消費電力が表示されます。これは、PINTと PIOを合計したものです。

ICCSTANDBYセクション

ICCSTANDBYは、コンフィギュレーション後に、デバイスをドライブする信号がなく、トグルするノードのない状態でデバイスが消費する電流です。ICCSTANDBYには、レギュレータ、UFM、およびデバイスの待機電流が含まれます。この電流は、VCCINTの電源電圧に応じて自動的に決まります。レポートされる値は、標準的なデフォルト値です（図 17-6を参照）。

図 17-6. デバイスのスタティック電流 - ISTANDBY

VCCINT

このメニュー項目では、デバイスの電源電圧を選択できます。内部コア電圧は 1.8 V ですが、異なる電源（VCCINT）を使用した場合（3.3、2.5、1.8V など）、MAX II デバイスの全消費電力も異なります。消費電力の変動は、MAX IIデバイスのレギュレータによる消費電力が原因です。例えば、2.5 V VCCINTを使用した場合、全スタティック消費電力は 30 mWです。ただし、内部コア電圧はわずか 1.8 Vなので、内部コアは 21.6 mWしか消費しません。したがって、（30 mW ～ 21.6 mW）= 8.4 mWの電力がレギュレータで消費されます。

User Flash Memory Dynamic Powerセクション図 17-7は、パワー・カリキュレータのUFMセクションに必要な入力項目を示します。このセクションでは、デザインで使用されるUFMによる消費電力が見積もられます。レポートされる PINTは、UFMの読み出し動作の最初のクロック・サイクルにおける平均消費電力です。UFM に読み出し /書き込み動作を行っていない場合、UFMは電力を消費しません。したがって、UFM の各読み出し動作の最初のクロック・サイクル中に、全VCCINT 電源で、EPM240 または EPM570 デバイスの場合は 12.0 mA、EPM1270またはEPM2210デバイスの場合は 15.0 mAの平均電流が存在します。平均読み出し電流は、周波数およびトグル%とは無関係です。



図 17-7. User Flash Memory Dynamic Power

User Flash Memory

このメニュー項目では、UFMをデザインで使用するかどうかを選択できます。

Logic Array Dynamic PowerセクションMAX IIデバイスには、4つの専用クロック・ネットワークが用意されています。したがって、パワー・カリキュレータにはクロック・ドメインの行が 4つあり、各 MAX IIデバイスの実際のクロック・リソースが反映されます。図 17-8は、パワー・カリキュレータにおいてロジック・アレイの動作時消費電力を決定するのに必要な入力項目を示します。このセクションでは、それぞれのクロック・ドメイン毎のクロック・ツリーおよび LEによる消費電力を見積もります。

図 17-8. ロジック・エレメント（LE）の消費電力

動作時消費電力を算出するには、最大周波数、使用 LE数、使用フリップフロップ数、およびトグル・レートの 4つの入力が必要です。

fMAX (MHz)

fMAXは、このデザイン・モジュールのクロック・ドメインに対する、グローバル・クロックの最大動作クロック周波数（MHz）です。各クロック・ドメインは、1つのクロックしか含んではなりません。



#Logic Elements

このデザイン・モジュールにおける各クロック・ドメインの LE総数（例：150 MHz のグローバル・クロックの場合は 129 LE、100 MHz のグローバル・クロックの場合は 200 LE）。この総数は、Resource Usage Summary >Logic cellsを選択すると、Quartus II Compilation Reportファイル（.fit.rpt）にレポートされます（図 17-9を参照）。

図 17-9. Quartus II Compilation Reportファイル - Resource Usage Summary



# Flipflop

各クロック・ドメイン信号でドライブされるフリップフロップの総数。この総数は、MAX II デバイスのクロック・ツリー・ネットワークで消費される電力の計算に使用されます。したがって、クロック・ツリー・ネットワークのファン・アウトのモデル化にのみ使用されます。フリップフロップをカウントする場合、その LEも LE部分で同様にカウントする必要があります。したがって、Quartus II Compilation Reportファイルでレポートされるフリップフロップは、すでに LE カウントに含まれています。例えば、デザインが、1つのクロック、129の LE、および 128のフリップフロップを使用することが Quartus II Compilation ReportFile でレポートされた場合、このクロック・ネットワークに使用されるレジスタ・ファン・アウトおよび LEの総数は、それぞれ 128および 129となります。この総数は、Global & Other Fast Signals > Fan-out sectionを選択すると、Quartus II Compilation Reportファイル（.fit.rpt）に表示されます（図 17-10を参照）。

図 17-10. Quartus II Compilation Reportファイル（Global & Other Fast Signals）



Toggle %

トグル%、つまりトグル・レートは、各クロック・サイクルにおいてトグルする LEの割合を平均したものです。トグル %の範囲は 0%から 100%です。標準的にトグル%は 12.5 %です。

図 17-11は、入力が VCCに接続された TFFの例を示します。この場合、出力はクロック・サイクルごとにロジック状態を変化させるので、TFFのトグル・レートは 100 %になります。

図 17-11. 入力が VCCに接続された TTF

図 17-12は、シンプルな 4ビット・カウンタの例を示します。

図 17-12. 4ビット・カウンタ



cout0はクロック・サイクルごとにトグルするため、最下位ビット（LSB）出力 cout0を持つ最初のDタイプ・フリップフロップ（DFF）のトグル・レートは 100 %です。cout1は 2クロック・サイクルごとにトグルするため、cout1を出力とする 2番目のDFFのトグル・レートは 50%になります。その結果、cout2を出力とする 3番目のDFF、および cout3を出力とする 4番目のDFFのトグル・レートは、それぞれ 25%と 12.5%になります。したがって、この 4 ビット・カウンタの平均トグル % は、以下のようになります。

(100 + 50 + 25 + 12.5)/4 = 46.875%

16ビット・カウンタを使用する場合、平均トグル・レートは以下のようになります。

(100 + 50 + 25 + 12.5 + 6.25 + 3.125 + 1.5625 + 0.7813 + 0.3906 + 0.1953 +0.0977 + 0.0488 + 0.0244 + 0.0122 + 0.0061 + 0.0031)/16 = 12.5%

General I/O AC PowerセクションMAX IIデバイスは、広範囲な工業用標準 I/O規格をサポートするプログラマブル I/Oピンを備えているため、デザインの柔軟性を向上させることができます。パワー・カリキュレータの General I/O AC Power セクションでは、使用する I/Oピンの AC消費電力を標準 I/O規格および容量性負荷に基づいて見積もることができます。

図 17-13は、General I/O AC Powerセクションに必要な入力項目を示します。I/Oピンは標準 I/O規格タイプに基づいてグループ化する必要があります。例えば、デザインに 1 つの標準 I/O 規格しかなく、かつクロック周波数が同じ場合は、それらを 1つのデザイン・モジュールとしてグループ化することができます。

図 17-13. General I/O AC Power

I/Oバッファの AC消費電力を決定するには、最大周波数、使用する入力、出力、および双方向ピン数、出力トグル・レート、イネーブル・トグル・レート、平均容量性負荷、および標準 I/O規格の 7つのエントリが必要です。



fMAX (MHz)

fMAXは、I/Oピンに接続されているノード（レジスタ・ロジック）をクロッキングしているクロック・ドメインの最大動作周波数です。

# Input Pins

各デザイン・モジュールで使用される入力ピン数です。入力ピンの総数には、入力ピンのみが含まれ双方向ピンは含まれません。

# Outputs & Bidirectional Pins

各デザイン・モジュールで使用される出力ピン数および双方向ピン数です。出力電力は入力電力よりも高いため、パワー・カリキュレータで双方向ピンは入力ピンとはみなされません。

I/O Toggle %

I/O Toggle %は、各クロック・サイクルでの入力ピンと出力ピンのトグル率の平均値です。トグル %の範囲は 0%から 100%です。トグル率は、LEs Power セクションでのトグル・レートと同じ方法で取得できます。例えば、VCCに入力が接続され、出力ピンをドライブする TFFでは、トグル・レートは 100%になります。

Enable Toggle %

Enable Toggle %は、出力ピンが出力イネーブル（OE）をイネーブルする時間の平均割合です。トグル %の範囲は 0%から 100%です。

Average Capacitive Load (pF)

この列は、各出力ピンおよび双方向ピンの平均容量性負荷を指定します。

I/O Standard

このメニュー項目には、標準 I/O規格がリストされます。各デザイン・モジュールには、標準 I/O規格が 1つのみ存在します。標準 I/O規格が異なれば、PIOも異なります。



General I/O DC PowerセクションGeneral I/O DC Powerセクションでは、使用する I/OピンのDC消費電力を、標準 I/O 規格に基づいて見積もることができます。このセクションでは、組み合わせデザインの I/O ピンでの DC 消費電力が計算されます。使用するデザインが組み合わせデザインでない場合は、General I/OAC Powerセクションを使用するだけで、全 I/O消費電力を見積もることができます。

図 17-14は、General I/O DC Powerセクションに必要なエントリを示します。I/Oピンは標準 I/O規格タイプに基づいてグループ化する必要があります。例えば、デザインに 1 つの標準 I/O 規格しかない場合は、それらを 1つのデザイン・モジュールとしてグループ化することができます。

図 17-14. General I/O DC Power

組み合わせデザインの I/OバッファDC電力を求めるには、内部プルアップ抵抗がイネーブルされた I/O ピン数、プルダウン・トグル・レート、および標準 I/O規格の 3つのエントリしか必要ありません。

# I/O Pins with Internal Pull-Up Resistors

各デザイン・モジュールで使用される、内部プルアップ抵抗が有効な I/Oピン数です。内部プルアップ抵抗がディセーブルされた I/Oピンは、消費電力が無視できるため、このモジュールでは考慮されません。

Pull Down %

Pull Down %は、内部プルアップ抵抗が有効な I/Oピンがグランドにドライブされる時間の平均割合です。Pull Down %の範囲は 0%から 100%です。



I/O Standard

このメニュー項目には、標準 I/O規格がリストされます。各デザイン・モジュールには、標準 I/O規格が 1つのみ存在します。標準 I/O規格が異なれば PIOも異なります。

Total PowerセクションTotal Powerセクション（図 17-15に示す）には、デザインの全消費電力が表示されます。表 17–1では、図 17-15に示した値の意味を、ロウとカラムを調整して説明します。

図 17-15. Total Power

表 17–1.図 17-15に示す値の説明

ロウカラム説明

Internal (VCCINT) ICC (mA) ICCSTANDBY、UFM および Dynamic セクションで計算した全ICCINTを表示します。

Power (mW) ICCSTANDBY、UFM および Dynamic セクションで計算した全 PINTを表示します。

I/O (VCCIO) ICC (mA) General I/O AC PowerおよびGeneral I/ODC Powerセクションで計算した全 ICCIO

を表示します。

Power (mW) General I/O AC PowerおよびGeneral I/ODC Powerセクションで計算した全 IIOを表示します。

Total ICC (mA) デザインで消費される全電流（ICCINT および ICCIO）を表示します。

Power (mW) デザインで消費される全電力（PINTおよび PIO）を表示します。



Thermal Analysisセクション図 17-16は、MAX IIパワー・カリキュレータの Thermal Analysisセクションを示します。このセクションでは、デザインで見積もられた電力が最大許容電力より低いかどうかを判断します。最大許容電力が見積もり値よりも低い場合は、信頼性の問題が発生することがあります。

MAX II デバイスの熱解析に関する詳細については、「AN 185: ThermalManagement Using Heat Sinks」を参照してください。

図 17-16. Thermal Analysis

見積もられた電力が、最大許容電力よりも低いかどうかを判断するのに必要なエントリは 1つだけです（周囲温度（TA））。

TJ (°C)

このセクションには、選択したデバイスとパッケージの最大接合温度が表示されます。

TA (°C)

このセクションはデバイスの周囲温度です。周囲温度は、摂氏温度（°C）の単位で入力しなければなりません。



Required JA

このセクションには、デザインが最大接合温度（TJ）以下で動作するためにパッケージに必要な接合部から周囲への熱抵抗（JA）が表示されます。JAの低いパッケージを簡単に探し出せるようになるため、所要 JA値が高いことは極めて重要です。

JC

このセクションには、選択したデバイスおよびパッケージの接合面からケースへの熱抵抗（JC）が表示されます。

JA（無風、100 LFpM、200 LFpM、400 LFpM）

このセクションには、無風状態および空気流量が 100 LFpM、200 LFpM、400LFpMの状態における、選択したデバイスとパッケージの接合面から周囲への熱抵抗（JA）が表示されます。

PMAX（無風、100 LFpM、200 LFpM、400 LFpM）

このセクションには、無風状態および空気流量が 100 LFpM、200 LFpM、400LFpMの状態における、選択したデバイスおよびパッケージの最大許容電力（PMAX）が表示されます。

Package

このセクションには、ターゲットのデザインに対して選択されたパッケージが表示されます。

Result（無風、100 LFpM、200 LFpM、400 LFpM）

このセクションには、無風状態または空気流量が 100 LFpM、200 LFpM、または 400 LFpMの状態において、選択されたデバイス・パッケージのJAが、所要 JAよりも低いかどうかが表示されます。Good、空白（何も表示されない）、およびNo Valueの3つのうち、いずれかが表示されます。

Goodは、パッケージの JAが、所要最小 JAよりも低いことを意味します。空白は、パッケージの JAが、所要最小 JAを超えることを意味します。 No Valueは、ユーザ・データの欠落により比較できないことを意味します。



省電力手法以下のガイドラインによって、消費電力の低減が図れます。

回路の各部分で動作を低速化する。ICCは動作周波数に比例します。回路の各部分を低速化すると、ICCが減少し、消費電力も低減されます。MAX IIデバイスは、すべてのレジスタにグローバル・クロックまたはアレイ・クロックのソースを供給します。高速な動作を必要としない信号は、より低速なアレイ・クロックを使用して、システム消費電力を低減できます。

出力数を削減する。DCおよび AC電流は、デバイス上のすべての I/Oピンをサポートすることが必要です。I/O ピン数を削減すると、デバイスに必要な電流が減少し、消費電力も低減されます。

出力の負荷および /または外部キャパシタンスを低減する。出力ピンのPCBトレースや他の ICの過剰な負荷やキャパシタンスによって、消費電力が大幅に増加します。出力ピンで可能な限り過剰な負荷と外部キャパシタンスを最小限に抑えることにより、デバイスに必要な電流が大幅に減少します。

デバイスにおける回路の量を削減する。消費電力はある時間に切り替わる内部ロジックの量に依存します。デバイス内のロジックの量を削減すれば、デバイス内の電流が減少し、消費電力も低減されます。

デザインを変更して消費電力を低減する。デザインにおいて、電力要件を軽減するために修正が可能な領域を特定します。一般的な解決方法には、スイッチング・ノードや必要なロジック数の削減、重複する不要な信号の除去などがあります。

I/O の位置を変更する。共通ロジック・ブロックからの I/O をグループ化すると、Quartus II開発ソフトウェアは関連するロジックを互いに近接させて配置できます。ロジック・ブロック、ロジック、および I/O が小型になるほど、動作時消費電力が低下します。I/O がデバイスの周辺に散在する利用率の低いデザインでは、特にこの傾向が強くなります。

Constraintファイルで性能要件を高くする。性能を動作に必要なレベル以上に向上させると、消費電力が低減されます。Quartus II開発ソフトウェアは、デザインの最適化、ロジックの近接配置、短い配線と少数ロジック・レベルの使用、動作時消費電力の低減、性能の向上を実現します。

まとめこの章では、MAX IIパワー・カリキュレータ・スプレッドシートを使用して、MAX IIの消費電力を評価および制御する方法を説明しました。この消費電力評価ツールは、標準的な条件に基づいてデザインの消費電力を見積もります。MAX IIボード・レベルの設計者は、ボードのデザインおよびレイアウトに入る前に、パワー・カリキュレータを活用できます。MAX IIパワー・カリキュレータはアルテラのWebサイト、www.altera.co.jpからダウンロードできます。


まとめ




付録 A. ASCIIコード表


表 A–1から A–4に、ASCIIコードを示します。

表 A–1. ASCIIコード表（0～ 31）

ASCII HEX シンボル ASCII HEX シンボル

0 0 NUL 16 10 DLE

1 1 SOH 17 11 DC1

2 2 STX 18 12 DC2

3 3 ETX 19 13 DC3

4 4 EOT 20 14 DC4

5 5 ENQ 21 15 NAK

6 6 ACK 22 16 SYN

7 7 BEL 23 17 ETB

8 8 BS 24 18 CAN

9 9 TAB 25 19 EM

10 A LF 26 1A SUB

11 B VT 27 1B ESC

12 C FF 28 1C FS

13 D CR 29 1D GS

14 E SO 30 1E RS

15 F SI 31 1F US

表 A–2. ASCIIコード表（32～ 63） (１ /２ )


32 20 (SPACE) 48 30 0

33 21 ! 49 31 1

34 22 " 50 32 2

35 23 # 51 33 3

36 24 $ 52 34 4

37 25 % 53 35 5

38 26 & 54 36 6

A–1Preliminary

付録 A. ASCII コード表

39 27 ' 55 37 7

40 28 ( 56 38 8

41 29 ) 57 39 9

42 2A * 58 3A :

43 2B + 59 3B ;

44 2C ' 60 3C <

45 2D - 61 3D =

46 2E . 62 3E >

47 2F / 63 3F ?


ASCII Hex シンボル ASCII Hex シンボル

64 40 @ 80 50 P

65 41 A 81 51 Q

66 42 B 82 52 R

67 43 C 83 53 S

68 44 D 84 54 T

69 45 E 85 55 U

70 46 F 86 56 V

71 47 G 87 57 W

72 48 H 88 58 X

73 49 I 89 59 Y

74 4A J 90 5A Z

75 4B K 91 5B [

76 4C L 92 5C \

77 4D M 93 5D ]

78 4E N 94 5E ^

79 4F O 95 5F _

表 A–2. ASCIIコード表（32～ 63） (２ /２ )


A–2 Altera CorporationPreliminary 2004年 3月


ASCII Hex シンボル ASCII Hex シンボル

96 60 ‘ 112 70 p

97 61 a 113 71 q

98 62 b 114 72 r

99 63 c 115 73 s

100 64 d 116 74 t

101 65 e 117 75 u

102 66 f 118 76 v

103 67 g 119 77 w

104 68 h 120 78 x

105 69 i 121 79 y

106 6A j 122 7A z

107 6B k 123 7B

108 6C l 124 7C |

109 6D m 125 7D

110 6E n 126 7E ~

111 6F o 127 7F

Altera Corporation A–32004年 3月 Preliminary

付録 A. ASCII コード表

A–4 Altera CorporationPreliminary 2004年 3月

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MAX II デバイス・ハンドブックAltera Corporation v Preliminary MAX II デバイス・ハンドブック 目次セクション II. PCB レイアウトのガイドライン

MAX II デバイス・ハンドブックAltera Corporation v Preliminary MAX II デバイス・ハンドブック目次セクション II. PCB レイアウトのガイドライン