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お客様各位
資料中の「ラピスセミコンダクタ」等名称の
ラピステクノロジー株式会社への変更
2020 年 10 月 1 日をもって、ラピスセミコンダクタ株式会社の LSI 事業部門は、
ラピステクノロジー株式会社に分割承継されました。従いまして、本資料中にあります
｢ラピスセミコンダクタ株式会社｣、｢ラピスセミ｣、「ラピス」といった表記に関しましては、
全て「ラピステクノロジー株式会社」に読み替えて適用するものとさせていただきます。
なお、会社名、会社商標、ロゴ等以外の製品に関する内容については、変更はありま
せん。以上、ご理解の程よろしくお願いいたします。
２０２０年１０月１日
ラピステクノロジー株式会社
Dear customer LAPIS Semiconductor Co., Ltd. ("LAPIS Semiconductor"), on the 1st day of October, 2020, implemented the incorporation-type company split (shinsetsu-bunkatsu) in which LAPIS established a new company, LAPIS Technology Co., Ltd. (“LAPIS Technology”) and LAPIS Technology succeeded LAPIS Semiconductor’s LSI business. Therefore, all references to "LAPIS Semiconductor Co., Ltd.", "LAPIS Semiconductor" and/or "LAPIS" in this document shall be replaced with "LAPIS Technology Co., Ltd." Furthermore, there are no changes to the documents relating to our products other than the company name, the company trademark, logo, etc. Thank you for your understanding.
LAPIS Technology Co., Ltd. October 1, 2020
FJDL7125-002-01
作成日：2017 年 10 月 31 日
ML7125-002
Bluetooth
v4.1 LSI
概要
ML7125-002 は Ultra-Low Power RF 回路と Baseband、CPU、各種ペリフェラルを搭載した 2.4GHz 帯無線通信
LSI です。Bluetooth® Core Specification v4.1 に対応しており、Bluetooth
® v4.1 に対応したスマートウォッチ、ヘ
ルスケア・フィットネス機器やリモコン、PC 周辺機器等の用途に適しています。
特長
Bluetooth® SIG Core Spec v4.1 準拠、Master/Slave 機能搭載
低消費電力 RF ブロック内蔵
汎用プロセッサ Cortex-M0+を搭載
プログラム格納用 96KB ROM(CODE_ROM)
データ及びユーザーアプリケーション格納用 28KB SRAM 内蔵
メモリリテンション領域は 8KB/28KB 選択可能
Bluetooth® v4.1 Single Mode に準拠した Baseband コントローラを搭載
2 つの動作モード
HCI (Host Controller Interface)モード：Bluetooth 標準のコントローラ（LL+RF-PHY）とプロトコルスタック間のインタ
ーフェースモード
APPLICATION モード：ユーザーアプリケーションを内蔵 SRAM にダウンロードして動作するモード、Standalone タ
イプと Add-on タイプの 2 種類をサポートします
UART インターフェース
I2C (Master & Slave)インターフェース
GPIO を搭載 （*端子共用）
内蔵レギュレータ Liner Regulator もしくは Switching Regulator から選択して使用可能
低消費電力モードを搭載
電源電圧 2.0V～3.6V
動作温度 -20℃～75℃
消費電流
外部からの Lowpower クロック供給でのディープスリープ状態
0.35A(TYP) *1, 0.90A(TYP) *2
内蔵発振回路を使用したディープスリープ状態
2.60A (TYP)*1, 3.15A(TYP) *2
アイドル状態 2.0mA(TYP) (メモリリテンション、26MHz クロック動作)
送信アクティブ状態 6.7mA(TYP) (Switching Regulator を使用)
受信アクティブ状態 6.2mA(TYP) (Switching Regulator を使用)
パッケージ 7row x 10column WCSP
(0.4mm pad pitch LGA type, 4.69mm x 3.12mm)
鉛フリー、RoHS 準拠
*1 : APPLICATION RAM retention 無時
*2 : APPLICATION RAM retention 時
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ML7125-002
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ブロック図
全体
RF
LNA
Linear
Regulator
T0
LO
PLL
UART_TXD
VDDIF
SWOUT
VDDRF
VDDVCO
PA_MATCH
_OUT
PLL LPF
MAINREG
_OUT
PA
MIX BPF
ADC
Limitter
Low Power
Regulator
VD
DB
AT
Demod
Bluetooth LE
Controller
+
PeripheralDAC Modulator
I2C_SDA
I2C_SCL
UART_RXD
SPIDIN/TM1
SPIDOUT/TM2
SPIXCS/TM3
SPICLK/TM4
RF_ACTIVE/
GPIO0
PS_CONTROL/
GPIO3
IRQ/GPIO2
WAKEUP/GPIO1
VR
EF
_Z
F
LP
RE
G
_O
UT XI
XO
LP
CL
KIN
LP
CL
K
BU
S
VD
DIO
VD
DC
OR
E
GN
D
Low Power
Logic
MODEM
RSSI
ADCTemp
Sensor
TM
OD
E
RE
SE
TB
Zap Fuse
T1
T2
VCO_CAP
Switchng RegulatorSWREG_OUT
SWCK
SWD
VD
DL
P
PS_SW
VD
DR
EG
SWREG
_TEST
VDDBAT_SW
LPCLK
(32kHz OSC)
XO
(26MHz OSC)
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ML7125-002
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Bleutooth LE Controller 部
Cortex-M0+
AH
B B
US
CODE_ROM
(96KB)
AP
B B
US
WDT
UART
GPIO
TIMER
(2ch)
LONG
_TIMER
CLOCK_GEN
HOST
MODESEL
26MHz
X’tal
I2CEEPROM,
etc.
Bluetooth LE
Baseband
APB
Bus Bridge
Antenna RF
HOST
HOST32.768kHz
RESET_GEN
Low Power Logic
DATA_RAM
(28KB)
BOOT_ROM
(4KB)
REMAP_REG
SPI_SLAVE HOST
端子配置
BOTTOM VIEW
K J H G F E D C B A
7 MAINREG_ OUT VDDREG VDDBAT LPREG_OUT VDDIF LPCLKIN VDDLP GND SWREG_OUT VDDBAT_SW
6 GND T1 T0 T2 GND LPCLKBUS RESETB TMODE SWREG_TEST GND
5 SWOUT - GND GND GND GND GND GND SWD SWCK
4 - VDDRF GND GND GND GND GND GND GPIO3 GPIO2
3 PA_MATCH_ OUT VCO_CAP GND GND GND GND GND GND
GPIO1 GPIO0
2 - VDDVCO GND GND PS_SW TM4 TM2 I2C_SDA I2C_SCL VDDIO
1 PLLLPF VDDCORE XI XO VREF_ZF TM3 TM1 UART_RXD UART_TXD GND
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ML7125-002
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端子説明
I/O 定義 IRF ： RF 入出力端子です。
I ： デジタル入力端子です。
ISH ： Shmit 付デジタル入力端子です。
Ipd ： 33kΩ プルダウン付きデジタル入力端子です。
IA ： アナログ入力端子です。
IAH ： High 電圧アナログ入力端子です。
ISH ： Lowpower クロック入力端子です。
XSH ： Lowpower クロック発振子接続端子です
XM ： マスタークロック発振子接続端子です。
O2 ： 2mA のデジタル出力端子です。
B2 ： 2mA のデジタル入出力端子です。
B2pd ： Controllable pull down 付 2mAbuffer デジタル入出力端子です。
OA ： アナログ出力端子です。
RF・アナログ関連端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
K5 SWOUT Hi-Z IRF --- RXTX 用 SW 出力
H6 T0 Hi-Z IAH --- テスト用入力
J6 T1 Hi-Z IAH --- テスト用入力
G6 T2 Hi-Z IAH --- テスト用入力
K1 PLLLPF Hi-Z OA --- PLL Loop Filter
K3 PA_MATCH_O
UT --- --- --- PA マッチング用端子
J3 VCO_CAP --- --- --- VCO 外付け容量素子接続端子
XO、LPCLK 関連端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
H1 XI Hi-Z XM --- マスタークロック Xtal 入力
G1 XO Hi-Z XM --- マスタークロック Xtal 出力
E6 LPCLKBUS 0V XSH --- Lowpower クロック Xtal 出力
E7 LPCLKIN ISH XSH, ISH --- Lowpower クロック/Xtal 入力
SPI 端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
D1 TM1 入力 I --- TM1 : テストモード設定入力
D2 TM2 入力 B2pd --- TM2 : テストモード設定入力
E1 TM3 入力 I Low TM3 : テストモード設定入力
E2 TM4 入力 I --- TM4 : テストモード設定入力
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UART 端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
B1 UART_TXD High 出力 O2 --- UART TXD 出力
C1 UART_RXD 入力 B2pd --- UART RXD 入力
I2C 端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
B2 I2C_SCL 入力 B2 --- I2C_SCL
C2 I2C_SDA 入力 B2 --- I2C_SDA
GPIO 端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
A3 GPIO0 Low 出力 B2 --- GPIO0 : GPIO 入出力
B3 GPIO1 入力 B2 --- GPIO1 : GPIO 入出力
A4 GPIO2 High 出力 B2 --- GPIO2 : GPIO 入出力
B4 GPIO3 Low 出力 B2 --- GPIO3 : GPIO 入出力
デバッガ端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
B5 SWD 入力 B2 --- SWD データ入出力
A5 SWCK 入力 I --- SWD クロック入力
その他の端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
D6 RESETB 入力 Is Low リセット入力 (Low = リセット)
F1 VREF_ZF --- --- --- テスト用端子
GND に接続して下さい
C6 TMODE 入力 I --- TESTMODE 入力 (Low = 通常動作)
F2 PS_SW 出力 O2 --- スリープ状態を示す信号、外部スイッチのOn/Off
制御に使用
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レギュレータ関連端子
端子
位置
ML7125-002
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
K7 MAINREG_OU
T 1.35V 出力 --- ---
Linear Regulator 出力
注）本端子を短絡しないで下さい。IC を破壊する
可能性があります。
G7 LPREG_OUT 0.9V 出力 --- --- LowPower Regulator 出力
B7 SWREG_OUT 1.35V 出力 --- --- Switching Regulator 出力
J7 VDDREG 1.35V/3.3V
入力 --- ---
Switching Regulator からの Feedback 入力及び Linear
Regulator への電源入力
B6 SWREG_TEST --- --- --- Switching Regulator テスト端子
電源・GND端子
端子
位置
ML7125-001
端子名称
リセット時
属性／値 I/O
Active
Level 端子機能
A7 VDDBAT_SW --- --- --- BATT 電源 3.3V (Typ)
H7 VDDBAT --- --- --- BATT 電源 3.3V (Typ)
A2 VDDIO --- --- --- デジタル部 IO 電源 3.3V (Typ)
J4 VDDRF --- --- --- RF 部電源 1.35V (Typ)
F7 VDDIF --- --- --- IF 部電源 1.35V (Typ)
J2 VDDVCO --- --- --- VCO 部電源 1.35V (Typ)
J1 VDDCORE --- --- --- デジタル部 CORE 電源 1.35V (Typ)
D7 VDDLP --- --- --- LP-デジタル部 CORE 電源 1.35V (Typ)
C7 GND --- --- --- GND (Mandatory)
K6 GND --- --- --- GND (Mandatory)
F6 GND --- --- --- GND (Mandatory)
A6 GND --- --- --- GND (Mandatory)
H5 GND --- --- --- GND (Mandatory)
G5 GND --- --- --- GND
F5 GND --- --- --- GND
E5 GND --- --- --- GND
D5 GND --- --- --- GND
C5 GND --- --- --- GND
H4 GND --- --- --- GND (Mandatory)
G4 GND --- --- --- GND
F4 GND --- --- --- GND
E4 GND --- --- --- GND
D4 GND --- --- --- GND
C4 GND --- --- --- GND
H3 GND --- --- --- GND (Mandatory)
G3 GND --- --- --- GND
F3 GND --- --- --- GND
E3 GND --- --- --- GND
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D3 GND --- --- --- GND
C3 GND --- --- --- GND
H2 GND --- --- --- GND (Mandatory)
G2 GND --- --- --- GND (Mandatory)
A1 GND --- --- --- GND (Mandatory)
未使用端子の処理
端子未使用時の処理方法を示します。ML7125 の基本動作を損なう端子処理は含まれません。
端子番
号 端子名称 推奨端子処理
E6 LPCLKBUS Open
K1 PLLLPF Open (必要に応じて PLL Loop Filter を構成)
F1 VREF_ZF 0V 固定
D1 TM1 High 固定
D2 TM2 Open
E1 TM3 High 固定
E2 TM4 High 固定
B1 UART_TXD Open
C1 UART_RXD Low 固定 (動作モード設定を参照)
B2 I2C_SCL High 固定
C2 I2C_SDA Low 固定
A3 GPIO0 Open
B3 GPIO1 High もしくは Low 固定
固定値については動作モードを参照願います
A4 GPIO2 Open
B4 GPIO3 Open
F1 VREF_ZF Low 固定
C6 TMODE Low 固定
F2 PS_SW Open
B5 SWD Low 固定
A5 SWCK Low 固定
B6 SWREG_TEST Open
H6 T0 Open
J6 T1 Open
G6 T2 Open
D7 VDDLP Open
ご注意
ハイインピーダンス入力設定で、端子をオープン状態のままにしておくと消費電流が過大になる恐れがありますので、未使用
の入力端子及び入出力端子はオープンとならないように処理を行って下さい。
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電気的特性
絶対最大定格
(*1) VDDBAT, VDDBAT_SW,VDDIO 端子
(*2) VDDRF, VDDVCO, VDDCORE
(*3) GND: GND 端子 (裏面 GND)
(*4) IO 定義が、 I, IPD, B2 の端子
(*5) IO 定義が、O2,B2,B2pd の端子
(*6) IO 定義が、IA, OA, XM の端子
(*7) IO 定義が、IAH, ISH, XSH,の端子
項目 記号 条件 定格値 単位
電源電圧 3.3V 系 (*1) VDDHV1
VDDHV2
Ta = 20 to +75°C
GND= 0 V (*3)
VDDRF=VDDVCO
＝VDDCORE
VDDBAT= VDDBAT_SW
=VDDIO
–0.3 to +4.6 V
電源電圧 1.35V 系 (*2) VDDLV –0.3 to +1.8 V
ディジタル入力電圧 (*4) VDIN –0.3 to VDDHV*+0.3 V
ディジタル出力電圧 (*5) VDO –0.3 to VDDHV*+0.3 V
アナログ端子電圧 (*6) VA –0.3 to VDDLV+0.3 V
アナログ HV 端子電圧 (*7) VAH –0.3 to VDDHV*+0.3 V
ディジタル端子電流 (*4)(*5) IDO –10 to +10 mA
アナログ端子電流 (*6)(*7) IA1 –2 to +2 mA
許容損失 PD 1.0 W
保存温度 Tstg – –55 to +125 °C
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推奨動作条件
項目 記号 条件 最小 標準 最大 単位
電源電圧 VDDHV1
VDDIO 端子
（VDDBAT, VDDBAT_SW
≧VDDIO）
2.00 3.00 3.60 V
電源電圧
(Switching Regulator 使用時) VDDHV2_2
VDDBAT,
VDDBAT_SW 端子
（VDDBAT, VDDBAT_SW
≧VDDIO）
2.00 3.00 3.60 V
電源電圧(idle/RF_ACTIVE)
VDDLCV1 VDDCORE 端子 1.25 1.35 1.55 V
VDDLRV1 VDDRF 端子
VDDVCO 端子 1.25 1.35 1.55 V
電源電圧(Deep Sleep)
VDDLCV2 VDDCORE 端子 0.70 0.90 1.00 V
VDDLRV2 VDDRF 端子
VDDVCO 端子 – Hi-Z – V
動作温度 Ta – –20 +25 +75 °C
ディジタル入力立上り時間 tIR1 ディジタル入力端子 – – 20 ns
ディジタル入力立下り時間 tIF1 ディジタル入力端子 – – 20 ns
ディジタル出力負荷 CDL 全ディジタル出力端子 – – 20 pF
マスタークロック FMCK1 振動子を、XI 端子－XO 端
子間に接続（*1）（*2） –40ppm 26 +40ppm MHz
Lowpower クロック FLPCK1 LPCLKIN端子、LPCLKBUS
端子 （*2）
–500
ppm 32.768
+500
ppm kHz
Lowpower クロック
入力デューティ比 DLPCK1
LPCLKIN 端子からの外部
入力、 LPCLKBUS 端子
OPEN
30 50 70 %
RF チャネル周波数(*3) FRF SWOUT 端子 2402 – 2480 MHz
RF 入力レベル PRFIN – -70 – -10 dBm
（*1）マスタークロックについては、外部入力モードは推奨されておりません。
（*2）外付け水晶振動子は、周辺回路も含め推奨動作条件を満たすものを使用して下さい。
（*3）周波数範囲 F = 2402 + 2 x k [MHz] 但し、k=0, 1,2,…,39
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消費電流
<<Switching Regulator 使用時>>
(Ta = 20～+75°C)
項目 記号 条件 標準※2 単位
電源電流
IDD_DSM1 Deep Sleep 状態
(Lowpower クロック外部入力) ※1 --- 0.35 --- A
IDD_DSM2 Deep Sleep 状態
(Lowpower クロック自己発振) ※1 --- 2.60 --- A
IDD_IDLE idle 状態 --- 2.0 --- mA
IDD_RX2 RF 受信状態(Mid Sense Mode) --- 6.2 --- mA
IDD_TX1 RF送信状態(送信出力+4dBm設定時) --- 10.3 --- mA
IDD_TX2 RF 送信状態(送信出力 0dBm 設定時 --- 6.7 --- mA
(*1) APPLICATION RAM(20KB RAM)の retention 時は 0.3A 電流増となります。
(*2) VDDBAT=VDDBAT_SW=VDDIO=3.0V
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DC特性
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
高レベル入力電圧 VIH1 (*1) (*2) (*5) (*6) VDDIO
×0.7 – VDDIO V
低レベル入力電圧 VIL1 (*1) (*2) (*5) (*6) 0 – VDDIO
×0.3 V
LPCLKIN 端子
高レベル入力電圧 VIH2 (*3) 1 – VDDIO V
LPCLKIN 端子
低レベル入力電圧 VIL2 (*3) 0 – 0.3 V
入力リーク電流
IIH1 VIH = VDDIO (*1) (*5) –1 – 1 A
IIH2 VIH = VDDIO (*2) (*6) 5 – 250 A
IIL1 VIL = 0 V (*1) (*2) (*5) (*6) –-1 – 1 A
トライステート出力リ
ーク電流
IOZH VOH = VDDIO (*4) (*5) –1 – 1 A
IOZL VOL = 0 V (*4) (*5) –1 – 1 A
高レベル出力電圧 VOH1 IOH = 2mA (*4) (*5)(*6)
VDDIO = VDDBAT = 2.0～3.6V
VDDIO
×0.75 – VDDIO V
低レベル出力電圧 VOL1 IOL = 2mA (*4) (*5) (*6)
VDDIO = VDDBAT = 2.0～3.6V 0 –
VDDIO
×0.25 V
レギュレータ出力電圧
Vmain_out MAINREG_OUT 端子 1.25 1.35 1.55 V
Vsw_out SWREG_OUT 端子 1.25 1.35 1.55 V
Vlp_out LPREG_OUT 端子 0.70 0.90 1.10 V
入力容量 CIN F=1MHz (*1) (*2) (*4) (*5) – 8 – pF
(*1) 端子説明の I/O に、I と記載されている端子
(*2) 端子説明の I/O に、IPD と記載されている端子
(*3) 端子説明の I/O に、ISH と記載されている端子
(*4) 端子説明の I/O に、O2 と記載されている端子
(*5) 端子説明の I/O に、B2 と記載されている端子
(*6) 端子説明の I/O に、B2pd と記載されている端子
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RF 特性
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
送信
送信パワー POUT1 TX +4dBm 設定時 – 4 – dBm
POUT2 TX 0dBm 設定時 – 0 – dBm
送信パワー制御
PSTEP1 TX-Normal モード時の送信パワー制
御ステップ数 – 4 – Step
PSTEP2 TX-Normal モード時の送信パワー制
御ステップ幅 – 6 – dB
中心周波数許容範囲 FCERR Master Clock tolerance < 40 ppm –40 0 40 ppm
変調データレート DRATE – – 1 – Mbps
変調指数 FIDX – 0.45 0.50 0.55 –
変調 BT 値 BT GFSK – 0.5 – –
変調特性
(*1)
F1avg 00001111 パタンの平均周波数偏移 225 250 275 kHz
FRATE 1010 パタンの 00001111 パタンに対
する周波数偏移比 80 – – %
FDELTA 最小周波数偏移 185 – – kHz
インバンドスプリアス
POS1 2MHz 離調の 1MHz 帯域 – – -20 dBm
POS2 3MHz 以上離れた 1MHz 帯域 – – -30 dBm
バンド外スプリアス POB ARIB STD-T66 規定
(RBW=VBW=100kHz) – – -26 dBm
ランプアップ、ランプダ
ウン特性 TRMP
ランプアップ時間、ランプダウン時
間 0 2 8 sec
受信
受信感度 PSENS2 PER = 30.8%
(Mid Sense Mode) – -85 -70 dBm
妨 害 波 特 性 PER< 30.8%
希望波:-67dBm
妨害波: 変調波
(*1) (*2)
CICO Co-channel 妨害 C/I 21 – – dB
CIS1 隣接チャネル(1MHz)妨害 C/I 15 – – dB
CIS2 隣接チャネル(2MHz)妨害 C/I -17 – – dB
CIS3 隣接チャネル(>=3MHz)妨害 C/I -27 – – dB
CIIMG イメージ周波数(-4MHz)妨害 C/I -9 – – dB
CIIMGS1 イ メ ー ジ の 隣 接 チ ャ ネ ル
(-3MHz,-5MHz))妨害 C/I -15 – – dB
バンド外ブロッキングPER< 30.8%
希望波:-67dBm 妨害
波:CW
(*1)(*2)
PBLK1 30MHz to 2000MHz
10MHz Step -30 – – dBm
PBLK2 2003 to 2399MHz
3MHz Step -35 – – dBm
PBLK3 2484 to 2997MHz
3MHz Step -35 – – dBm
PBLK4 3000MHz to 12.75GHz
25MHz Step -30 – – dBm
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相互変調特性 PER< 30.8%
希望波:-64dBm
(*1)
PIM
CW 妨害波+/-3MHz 変調波妨害波+/-6MHz
あるいは
CW 妨害波+/-4MHz 変調波妨害波+/-8MHz
あるいは
CW 妨害波+/-5MHz 変調波妨害波+/-10MHz
-50 – – dBm
スプリアス放射レベル
(ARIB STD-T66)
PSPR1 30 MHz ～ 1 GHz
(RBW=VBW=100kHz) – – -54 dBm
PSPR2 1 GHz ～ 12.75 GHz
(RBW=VBW=100kHz) – – -47 dBm
最大受信レベル
(*1) PRXMAX PER=30.8% – – -10 dBm
(*1) Ta = 25℃, VDDHV1 = VDDHV2 = 3.0V の条件です。
(*2) SIG テスト規格 RCV-LE/CA/04/C の緩和スペックに従います。
FJDL7125-002-01
ML7125-002
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Analog 特性・Regulators
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
Linear/Switching Regulator
入力電圧範囲 VREG2IN Switching Regulator 使用時 2.00 3.00 3.60 V
出力電圧 VREG2OUT1 Idle, Active モード時 1.25 1.35 1.55 V
VREG2OUT1 Deep Sleep 状態時 0.85 0.9 0.95 V
出力電流 IREG2OUT – 8 10 – mA
起動時間 TREG2 – – – 200 s
LowPower Regulator
入力電圧範囲 VLPREGIN – 2.00 3.00 3.60 V
出力電圧 VLPREGOUT Partial Down、Sleep モード
時 0.70 0.90 1.10 V
出力電流 ILPREGOUT – 8 10 – A
起動時間 TLPREG – – 5 – ms
Analog 特性・その他
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
温度センサー
検出範囲 TRANGE – -20 – 75 °C
相対検出精度 TSLOPE – -4 -5 -6 °C /code
バッテリーモニター
検出範囲 VBRANGE – 1.6 – 3.6 V
検出精度 VBACC – –0.05 – 0.05 V
FJDL7125-002-01
ML7125-002
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UART インターフェース仕様
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
Baud Rate FBAUD 負荷容量
CL=20pF − 57600 − bps(Hz)
Serial Data Start Data Bit 1 Data Bit 7 Data Bit 8
FBAUD
STOP
One Character
FJDL7125-002-01
ML7125-002
16/31
I2C インターフェース仕様
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
SCL クロック周波数 FSCL
負荷容量
CL=20pF
− − 400 kHz
SCL ハイパルス幅 TWSCKH 10 − − s
SCL ローパルス幅 TWSCKL 10 − − s
スタートコンディションホールド時間 TDSTAH 5 − − s
スタートコンディションセットアップ
時間 TDSTAS 5 − − s
ストップコンディションセットアップ
時間 TDSTOS 5 − − s
SDA 出力ホールド時間 TDSOH 5 − − s
SCL 出力遅延時間 TDSOS 5 − − s
SDA 入力セットアップ時間 TDSIS 80 − − ns
SDA 入力ホールド時間 TDSIH 0 − − ns
注意： SCL クロック周波数は固定です。
Stop コンディション（SCL=１時の SDA 立下り）、Start コンディション（SCL=１時の SDA 立上り）
送受信時
注意：本 LSI の電源を遮断した場合，本 LSI の I2C バスに接続されている他のデバイス間の I2C 通信が
できなくなります。その様な場合、本 LSI の電源は遮断しないで下さい。
SCL
FSCL
TWSCKH TWSCKL
SDA(出力)
Start Condition Stop Condition
TDSTOS TDSTAH
SCL
SDA(出力)
SDA(入力)
TDSOH TDSOS
TDSIS TDSIH
TDSTAS
FJDL7125-002-01
ML7125-002
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リセット
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
RESETB 遅延時間
（パワーオン時） TRDL
電源端子(VDDBAT,
VDDBAT_SW, VDDIO)の
Power On 後
20 − − ms
リセットパルス幅 TRPLS RESETB 端子 1 − − μs
本 LSI は、以下のリセット機能を有します。
RESETB 端子からのリセット
電源立ち上げ時、RESETB 端子をアサートすることにより、内部回路にリセットをかけることが出来ます。
電源立ち上げ時以外でも、RESETB 端子にリセット信号を入力することにより、内部回路にリセットをかけることが
出来ます。
リセット後は、クロック安定化回路により、発振回路が安定した後に、通常状態に入ります。
パワーオン
(Ta = 20～+75°C)
項目 記号 条件 最小 標準 最大 単位
電源立ち上がり時間 TPWON
パワーオン時
電源端子(VDDBAT,
VDDBAT_SW,VDDIO)
0.2 1 5 ms
パワーオン時間差 TPWONdly
VDDBAT/VDDBAT_SW 立
ち上がりから VDDIO 立ち
上がりまでの時間差
0 - - ms
パワーオフ時間差 TPWOFdly
VDDIO 立ち下がりから
VDDBAT/VDDBAT_SW 立
ち下がりまでの時間差
0 - - ms
VDDBAT,
VDDBAT_SW,
VDDIO
VDD 電位
GND 電位
RESETB
TRDL TRPLS
TPWON
90% 10% VDDBAT,
VDDBAT_SW
TPWON
90% 10% VDDIO
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ML7125-002
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電源系統及び動作状態仕様
概要: ML7125-002 は主として MAIN logic, RF ブロック電源を供給する Linear Regulator(以下 MAIN_REG)、Switching
Regulator(以下 SW_REG)および低消費電力モード時に使用する LowPower Regulator(以下 LP_REG)を搭載しま
す。動作状態に応じて使用するレギュレータを切り替えて使うことで効果的な低消費電力モードを実現しま
す。
電源ドメイン構成
ML7125-002 に内蔵している各機能ブロックとそれぞれの電源ドメイン構成を下図に示します。低消費電力モー
ドいわゆる Deep Sleep 状態時には下記”Partial Power Shutdown”と記された部分は内部の電源が遮断されます。
RF
XO(26MHz)
MAIN_REG
SW_REG
LPCLK(32.768kHz)
LP_REG
MAIN_LOGIC(RF_LOGIC + BASEBAND + SoC platform)
DFT logic, Fuse
Mask ROM 96kB
Isolation cells
DATA SRAM 28kB(8kB+20kB)
Isolation cells
LP_TIMER, LP_LOGIC
Control logic for analog block
Always Power On Blocks
Scalable power On/Off control
Partial Power shutdown
ANALOG blocks Digital blocks
Analog IO cells Digital IO cells
Analog IO cells Digital IO cells
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ML7125-002
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内蔵レギュレータ
ML7125-002 は Linear Regulatore(MAIN_REG)、Switching Regulator(SW_REG)からなるレギュレータを内蔵しており
ます。内蔵レギュレータの構成図を下図に示します。
MAIN_REGSW_REGFor Digital/Analog blocks
For Digital blocks
1.6/2.0 to 3.6V
VDDIO
VDDBAT
VDDBAT_SW
SWREG_OUT VDDREG
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ML7125-002
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POWER Mode
ML7125-002 は以下の POWER Transition 図に示す動作モードを備えます。
Fig.1 Power state transition and operating Mode
[DEAD]
電源供給開始と共に一定期間ハードウェアリセットをアサートしてください。ML7125-002 はハードウェアリセ
ットが解除されると、Initialize/Boot State へ移行します。
[Initialize/Boot]
ハードウェアリセットが解除されると Boot を開始します。Boot プログラムはペリフェラルの初期化とパラメー
タのロードを実行します。Boot 処理が完了するとファームウェアの制御により Idle 状態へと移行します。
[Idle]
内蔵 CPU ブロックが動作することができる状態、ユーザーアプリケーションはこの State で実行されます。RF
ブロックは内部電源が切られた状態。Idle 状態では 26MHz クロックが供給されています。
[Active]
無線通信を行うことが可能な状態。本状態では RF ブロック、内蔵 CPU ブロック、26MHz クロックなど主な回
路ブロックが動作状態になります。不要な Sub-Block にはクロックの供給を止めるなど消費電流の最適化を柔軟
に行うことが可能です。
[Deep Sleep]
Connection event の間やアプリケーションが一定期間動作する必要がなくなった場合はファームウェアの制御に
より Deep Sleep 状態へ移行します。Deep Sleep 状態では待機時電流を削減するために、一部の回路ブロックの電
源をシャットダウンするオプションがあります。(Deep Sleep with Shutdown)
Deep sleep 状態では 32.768kHz の Lowpower クロックのみで動作し、動作を復帰させるには Wakeup timer ないし
外部端子からの Wakeup Factor 条件の成立によって Active 状態、Idle 状態へと移行します。
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ML7125-002
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Wakeup Factor
Deep sleep 状態からの復帰は Wakeup Factor にて行います。Wakeup Factor は GPIO1/WAKEUP 端子の Low 状態
を検出し、RF が 26MHz 発振を開始します。
動作状態
各電力モード時の電源状態一覧を示します。
LP_REG および MAIN_REG には常に電源は供給されています。MAIN_REG はモードによりイネーブル制御が行
われます。
Block
Power Mode
DEAD Initialize [Boot] Idle Active Deep Sleep
LP_REG DISABLE ENABLE ENABLE ENABLE ENABLE
MAIN_REG / SW_REG
DISABLE ENABLE ENABLE ENABLE DISABLE
XO DISABLE ENABLE SELECTABLE ON OFF
LPCLK DISABLE SELECTABLE SELECTABLE SELECTABLE SELECTABLE
RF DISABLE ON OFF ON OFF
IO CELLS OFF ON ON ON ON
LP_TIMER, LP_LOGIC etc.
OFF ON ON ON ON
SRAM 8kB OFF ON ON ON ON
SRAM 20kB OFF ON/OFF ON/OFF ON/OFF ON/OFF
Mask ROM 96kB
OFF ON ON ON OFF
MAIN_LOGIC OFF ON ON ON OFF
ENABLE:ENABLE while POWER is ON
DISABLE:DISABLE while POWER is ON
ON: POWER is ON
OFF: POWER is OFF
ON/OFF: Available to select ON or OFF
SELECTABLE:Available to select ENABLE or DISABLE
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ML7125-002
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動作モード
ML7125-002 では、内蔵するファームウェアによって以下の表に示す動作モードを備えます。
動作モード 概要 ML7125-002
HCI モード
Bluetooth 標準の動作モード。UART イン
ターフェースを介して ML7125-002 とホ
スト MCU の間でコマンド・イベントの通
信を行います。
対応
APPLICATION
モード
Standalone タイプ
内蔵の SRAM にプログラムコードをダウ
ンロードする APPLICATION モード。
Standaloneタイプは外付けのホストMCU
を必要とせず単独で動作することを想定
します。
対応
Add-on タイプ
内蔵の SRAM にプログラムコードをダウ
ンロードする APPLICATION モード。
Add-on タイプはラピス独自の
AT-command による制御コマンド体系を
提供します。
対応
ML7125-002 は起動時の Boot プロセスで動作モードを選択します。動作モードの選択に際して下記に示す端子
の状態を参照します。また、APPLICATION モードにおいては起動時の Boot プロセス時に読み込むコンフィギ
ュレーションパラメータによって決まるタイプのモードが選択されます。動作モードは起動時のみ選択が実行
されるため、動作中に動的に動作モードを切り替えることはできません。
動作モード
Boot動作時における ML7125-002の
端子状態
UART_RXD GPIO3
HCI モード High Pull-Up
APPLICATION
モード
Standalone タイプ Low/High Low
Add-on タイプ High Low
Low:Low 入力
High:High 入力
Pull-Up:電源への Pull-Up
X:OPEN(出力)
各動作モードの詳細は、以下の各項目を参照下さい。
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ML7125-002
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HCI モード
ML7125-002 を HCI モードに設定した場合のプロトコルスタック構成を下記に示します。
HOST-CPU と UART インタフェースを経由して、Bluetooth LE 規格に準拠した HCI コマンド、イベントの送受
信を行う事ができます。なお、本 LSI の HCI Vendor コマンドに関しては、Appendix (HCI Vendor commands)を参
照下さい。
Note: ML7125-002 は UART インターフェースが接続されてかつコンフィギュレーションパラメータによって
Add-on モードがディセーブルとなっている際に HCI モードとして起動します。WAKEUP 端子による低消費電
力動作が利用可能となります。
Bluetooth Host Stack
Bluetooth Controller
Bluetooth Profile
Application
(UART)
ML7125-00X
Host MCU
FJDL7125-002-01
ML7125-002
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APPLICATION モード- Standalone タイプ
EEPROM が接続され、かつコンフィギュレーションパラメータが指定された時、ML7125-002 は APPLICATION モードと
して動作します。このモードでは EEPROM の CODE_RAM 領域に格納されたファームウェアがダウンロードされ、Boot
動作後に実行されます。このタイプの APPLICATIONモードではホストMCUがなくとも動作可能であり、センサデバイス
からのデータを収集し、Bluetooth無線を使って他のデバイスへデータを転送するような Use Case などに対応することを
想定しています。APPLICATION モード- Standalone タイプに設定した場合のプロトコルスタック構成を下記に示します。
APPLICATION モード- Add-on タイプ
EEPROM が接続され、かつコンフィギュレーションパラメータが指定された時、ML7125-002 は APPLICATION モードと
して動作します。このモードでは EEPROM の CODE_RAM 領域に格納されたファームウェアがダウンロードされ、Boot
動作後に実行されます。Add-on タイプの APPLICATION モードではラピス独自で定義した簡単なコマンド体系によって
ホストMCU との間の制御を行います。APPLICATIONモード- Add-onタイプに設定した場合のプロトコルスタック構成を
下記に示します。
Bluetooth Host Stack
Bluetooth Controller
BLE Manager API ML7125-002 AT command analyzer
Bluetooth Profile
Standalone Application
Bluetooth Host Stack
Bluetooth Controller
Bluetooth Profile
BLE Manager API
AT Command Application
(UART)
Host MCU
ML7125-002 AT command analyzer
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ML7125-002
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システム仕様
Bluetooth 仕様
本 LSI は Bluetooth® Core Specification v4.1 に準拠した Low Energy 機能を有します。
ML7125-002 では下記に示す Link 層の Feature をそれぞれサポートしております。
製品名 core spec version
Supported role Number of connectable device(s)
ML7125-002 v4.1 Slave only 1 device
FJDL7125-002-01
ML7125-002
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UART インタフェース詳細
UART を HCI として使用した場合の仕様と選択肢を以下に記します。
Table 1 UART Settings
Parameter Spec
Baud rate 57600bps,
Data size 8 bits
Parity bit No parity
Stop bit 1 stop bit
Flow control No
I2C インタフェース詳細
I2C の仕様と選択肢を以下に記します。
Table 2 I2C Settings
Parameter Configuration
Master/Slave Master
Data rate 400kHz/220kHz
Address bit 7 bit
Data bit 8 bit
Protocol Non
LPCLK 詳細
LPCLK は低消費電力動作に使用されます。ML7125 を動作させている期間は常に LPCLKIN 端子にクロックを供
給するか、LPCLK 発振回路を使用して内部へクロックを供給してください。
LPCLK の周波数は 32.768kHz と 16.384kHz から選択が可能です。
Table 3 LPCLK Settings
Parameter Configuration
Frequency 32.768kHz or 16.384kHz
Duty None (32.768kHz),
50% (16.384kHz)
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ML7125-002
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パッケージ寸法図
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ML7125-002
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応用回路例
外部回路に関しては、出荷時期などにより異なる場合があります。本回路は回路構成を示すものであり、定数を含めて特性を
保証する回路ではありません。マッチング定数などは、ご使用される基板上で十分評価を行い最終定数を決定してください。
ML7125
PA_MATCH_OUT(K3)
XO
(G1)
XI(H
1)
SWREG_OUT(B7)
VDDREG(J7)
L14.7μ H
C710μ F
SWOUT(K5)
VDDRF(J4)
Z0=50Ω (f=2440MHz)
L62.4nH
C1310pF
MAIN
REG
_OU
T(K
7)
VD
DC
ORE(J
1)
VC
O_C
AP(J
3)
VD
DVC
O(J
2)
C510pF
TM
OD
E(C
6)
GN
D(*
*)
LPREG
_OU
T(G
7)
C310μ F
VREF_Z
F(F
1)
GPIO
3(B
4)VD
DB
AT(H
7)
VD
DIO
(A2)
C110μ F
SWREG
VDD(2.0～3.6V)MAINREGVDD(1.6～3.6V)
GPIO
2(A
4)
IRQ
WAKEUP
GPIO
1(B
3)
GPIO
0(A
3)
RF Active
SPIDIN(D1)
SPIDOUT(D2)
SPIXCS(E1)
SPICLK(E2)
Host/IFSPI_Slave
I2C_SCL(B2)
I2C_SDA(C2)EEPROM
リセットRESETB(D6)
T1(J6)
T0(H6)
UART_TXD(B1)
UART_RXD(C1)
32kHz
LPCLKBUS(E6)
C8100pF
PLLLPF(K1)
SWREG_TEST(B6)
SWD(B5)
SWCK(A5)
L32.4nH
VD
DIF
(F7)
VD
DB
AT_S
W(A
7)
VDDLP(D7)
（L1 DCR=0.4Ω以上）TDK : VLS201610ET-4R7M (201610, DCR=0.462Ω )MURATA : LQM18PN4R7MFR (160808, DCR=0.44Ω )
T2(G6)
PS_CONTROL
GND(**)A1,G2,H2,C3,D3,E3,F3,G3,H3,C4,D4,E4,G4,F4,H4,C5,D5,E5,F5,G5,H5,A6,F6,K6,C7
C182.7pF
Xtal 26MHz
ANTENNA
LPCLKIN(E7)
R7NM
C120.4pF
L25.8nH
※未使用時はGNDに固定してください。
C2.2μ F
PS_S
W(F
2)
R4.7Ω
C60.1μ F
RZM002P02T2L
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ML7125-002
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改版履歴
ドキュメント No. 発行日 ページ
変更内容 改版前 改版後
FJDL7125-01 2015.11.20 - - 初版
FJDL7125-02 2015.12.8 1 1 消費電流の各項目に(TYP)及び条件を追記
- 2 ML7125-001 とML7125-002の差分を追記
2 2 ブロックの誤記を修正
6 6 PS_SW の端子機能の説明を修正
7 7
推奨端子処理
SPIDOUT/TM2 を修正
SWD/SWCK を追加
14 14 GPADC を削除
15 15 SPI インタフェース仕様の図を修正
FJDL7125-03 2016.1.26 25 25 Boot 動作時における ML7125-002 の端子状態を修正
脚注を追記
FJDL7125-04 2016.4.5 1 1 注釈修正
2 2 ブロックの誤記を修正
3 3 端子配置図
SPIDIN/SPIDOUT/SPICLK/SPIXCS 配置修正
4 4 端子機能名 LPXO→LPCLK へ修正
6 6 機能説明修正
MAIN Regulator→Linear Regulator
9 9 電源条件に VDDBAT_SW を追加
10 10
20 20
10 10 マスタークロック 条件欄表記誤記修正
11 11 注釈修正
12 12 DC 特性 高レベル出力電圧条件修正
13 13 送信パワー:条件欄モード表記変更
21 21 図内 LPXO→LPCLK へ修正
22 22 内蔵レギュレータ図端子名修正
SWREG_FB→VDDREG
30 30 LPCLK 説明修正
32 32 応用回路図端子名修正
SWREG_FB→VDDREG
FJDL7125-002-01 2017.10.31 - - ML7125-001 データシートと分離
ML7125-001 関連記述削除
1 1 特長
電源電圧変更
FJDL7125-002-01
ML7125-002
30/31
FJDL7125-002-01 2017.10.31 7 7 未使用端子の処理
VREF_ZF/ TMODE/ SWREG_TEST/ VDDLP 端子処理追加
10 9
推奨動作条件
電源電圧:最小 1.6→2.0V へ変更
電源電圧 (Linear Regulator使用時) 削除
11 10
消費電流
Linear Regulator 使用時 削除
Switching Regulator 使用時 RF 受信状態(High Sense Mode)/ RF 受信状態(Low Sense
Mode) / RF 送信状態(送信出力-18dBm 設定時)削除
消費電流 電源条件追記
12 11
DC 特性
電源電圧範囲変更に伴い、高レベル出力電圧 VOH2 および
低レベル出力電圧 VOL2 項目削除
13 12 RF特性 送信パワー TX -18dBm設定時 項目 削除
13 12
RF特性
受信感度 High Sense Mode およびLow Sense Mode 項目削除
14 13 RSSI 検出範囲 項目削除
16/17 － ML7125-002 限定に伴い SPIインタフェース特性削除
29 - ML7125-002 限定に伴い SPIインタフェース詳細削除
16 16 I2C インタフェースに注意事項を追記
1 1 Bluetooth logo 規定改訂を反映し smart の記載を v4.1 に変更
FJDL7125-002-01
ML7125-002
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ご注意
1) 本資料の記載内容は改良などのため予告なく変更することがあります。
2) ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、半導体製品は種々の要因で故障・誤作動する可
能性があります。 万が一、本製品が故障・誤作動した場合であっても、その影響により人身事故、火災損害等が起こらないよ
うご使用機器でのディレーティング、冗長設計、延焼防止、バックアップ、フェイルセーフ等の安全確保をお願いします。定格
を超えたご使用や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありません。
3) 本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作や使い方を説明
するものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただきますようお願いいたします。
4) 本資料に記載されております技術情報は、本製品の代表的動作および応用回路例などを示したものであり、それをもって、
当該技術情報に関するラピスセミコンダクタまたは第三者の知的財産権その他の権利を許諾するものではありません。したが
いまして、上記技術情報の使用に起因して第三者の権利にかかわる紛争が発生した場合、ラピスセミコンダクタはその責任を
負うものではありません。
5) 本製品は、一般的な電子機器（AV機器、OA機器、通信機器、家電製品、アミューズメント機器など）および本資料に明示
した用途への使用を意図しています。
6) 本資料に掲載されております製品は、耐放射線設計はなされておりません。
7) 本製品を下記のような特に高い信頼性が要求される機器等に使用される際には、ラピスセミコンダクタへ必ずご連絡の上、
承諾を得てください。
・輸送機器（車載、船舶、鉄道など）、幹線用通信機器、交通信号機器、防災・防犯装置、安全確保のための装置、医療機器、
サーバー、太陽電池、送電システム
8) 本製品を極めて高い信頼性を要求される下記のような機器等には、使用しないでください。
・航空宇宙機器、原子力制御機器、海底中継機器
9) 本資料の記載に従わないために生じたいかなる事故、損害もラピスセミコンダクタはその責任を負うものではありません。
10) 本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤り・誤植に起
因する損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものではありません。
11) 本製品のご使用に際しては、RoHS 指令など適用される環境関連法令を遵守の上ご使用ください。お客様がかかる法令
を遵守しないことにより生じた損害に関して、ラピスセミコンダクタは一切の責任を負いません。本製品の RoHS 適合性などの
詳細につきましては、セールス･オフィスまでお問合せください。
12) 本製品および本資料に記載の技術を輸出又は国外へ提供する際には、「外国為替及び外国貿易法」、 「米国輸出管理
規則」など適用される輸出関連法令を遵守し、それらの定めにしたがって必要な手続を行ってください。
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