Assignments\settings, then select ModelSim Altera 

 

 

Click Test Benches, then New 

 

 

Select Top.vhd in File name. Also make Test bench name and Top level module to ‘Top’. Click the check 

box Use test bench to perform VHDL timing simulation, and put UUT as the Design instance name in test 

bench. Put 100 ns in the End simulation. Then click Add. 

 

 

 

 

  

 

Now you can run ModelSim Altera from Quartus II.  

 

 

If it failed, make sure that the path for Modelsim is assigned in Tools\Options as: 

 

 

You may also need to start the menu command: 

Processing>Start>Start EDA Netlist Writer 

Now you are ready to run RTL functional simulation via the menu command: 

Tools>Run EDA Simulation Tool>EDA RTL Simulation 

Or Gate level Timing Simulation via the menu command: 

Tools>Run EDA Simulation Tool>EDA GateLevel Simulation …