КОМП’ЮТЕРНА СХЕМОТЕХНІКА: практикумmino.esrae.ru/pdf/2014/book/1379.pdf · УФ – ультрафіолетове випромінювання. Назви

Комп’ютерна схемотехніка: практикум

1

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

КИЇВСЬКИЙ НАЦІОНАЛЬНИЙ ЕКОНОМІЧНИЙ УНІВЕРСИТЕТ

імені Вадима Гетьмана

Л. Ф. МАРАХОВСЬКИЙ, С. В. ВОЄВОДІН,

Н. Л. МІХНО, О. Д. ШАРАПОВ,

КОМП’ЮТЕРНА СХЕМОТЕХНІКА:

практикум

для бакалаврів спеціальності 6404

“Інтелектуальні системи прийняття рішень”

Київ

КНЕУ 2007


2

УДК 681.325

Рецензенти:

д.т.н., Дианов В.М., Міжнародний науково-навчальний центр інфор-маційних технологій і систем НАН і МОН України; д.ф-м.н., Максимюк В.А., Інститут механіки НАН України; к.т.н., професор Борисов О.В., Національний технічний університет України «Київський політехнічний інститут».

Мараховський Л. Ф., Воєводін С. В., Міхно Н. Л., Шарапов О. Д.

Комп’ютерна схемотехніка: практикум. Для бакалаврів спеціальності “Інтелектуальні системи прийняття рішень”: — К.: КНЕУ, 2007. — 279 с.

В практикуму розглянути основні поняття, завдання і мінімізація булевих

функцій, логічні системи елементів, методи синтезу комбінаційних схем, теорії ло-гічного проектування дискретних пристроїв, методи синтезу лічильників та інших типових комбінаційних схем та схем з пам’яттю.

Розглядається традиційний клас логічних елементів та тригерних схем, який застосовується в сучасних ЕОМ, а також нові класи елементарних автоматних схем пам’яті (багатофункціональні та багаторівневі), які дозволяють розширити теорію автоматів Мілі і Мура до рівня багатофункціональних автоматів першого і другого роду і запропонувати новий клас цифрових автоматів третього роду.

Виконання лабораторних робіт у середовищі імітаційного моделювання NI Multisim дозволяє зробіти більш наочними основні положення курсу. В деяких ви-падках імітаційні комп’ютерні моделі настільки точно і образно відтворюють пове-дінку реальних об'єктів та приладів, що з врахуванням цілей навчального процесу, можуть слугувати заміною реального експеріменту.

Наведені після основного матеріалу додатки в доступній формі знайомлять з сучасними напрямками у розробках цифрових ІС.

Для студентів-бакалаврів, науковців і практичних працівників.

© Мараховський Л. Ф., Воеводин С. В., Міхно Н. Л., Шарапов О. Д. 2007 © КНЕУ, 2007


3

Зміст

Прийняті скорочення та узгодження ......................................................................................... 6

Вступ..............................................................................................................................9

1. Сучасний лабораторний практикум у навчанні ...............................................11 1.1. Імітаційне моделювання ..................................................................................................... 11 1.2. Віртуальні вимірювальні прилади .................................................................................... 13 1.3. Місце лабораторного практикуму у навчанні................................................................. 15 1.4. Новий напрямок у розробках сучасних ЕОМ. ................................................................ 16

2. Методичні поради до користання практикумом ..............................................18 2.1. Послідовність виконання робіт ......................................................................................... 18 2.2. Виконання типового завдання індивідуальної практичної роботи ............................. 18 2.3. Методика проведення лабораторної роботи ................................................................... 19 2.4. Приклад оформлення титульної сторінки звіту.............................................................. 23 2.5. Програма курсу з розподілом навчального часу за формами навчання та видами аудиторних занять....................................................................................................................... 24

3. Імітаційне моделювання у NI Multisim..............................................................25 3.1. Призначення та основні можливості NI Multisim 9 ....................................................... 25 3.2. Запуск та налагоджування NI Multisim 9......................................................................... 27 3.3. Компоненти NI Multisim 9.................................................................................................. 30 3.4. Інструменти NI Multisim 9.................................................................................................. 32 3.5. Прийоми роботи у NI Multisim 9....................................................................................... 33 3.6. Користування приладами NI Multisim.............................................................................. 35

Генератор слів .......................................................................................................................35 Логічний аналізатор ..............................................................................................................40 Логічний перетворювач ........................................................................................................43 Індикатори.............................................................................................................................44

3.7. Знайомство з NI Multisim. Вводне заняття ...................................................................... 46 3.7.1. Тема роботи .................................................................................................................. 46 3.7.2. Мета роботи.................................................................................................................. 46 3.7.3. Хід роботи:.................................................................................................................... 48 3.7.4. Виконання лабораторної роботи ............................................................................... 49 3.7.5. Відповіді на запитання:............................................................................................... 52 3.7.6. Висновки: ...................................................................................................................... 53

3.8. Питання, тести для самоконтролю (NI Multisim 9) ........................................................ 53

4. Практична та лабораторна робота №1. Тема: ...................................................55 Основні поняття теорії множин. Задання перемикаючих функцій..............................55 Мінімізація перемикаючих функцій. Синтез перемикаючих функцій............................55

4.1. Теоретичні відомості........................................................................................................... 55 4.2. Варіанти виконання лабораторної роботи №1................................................................ 79 4.3. Практична робота № 1 (план) ............................................................................................ 90


4

4.4. Лабораторна робота №1...................................................................................................... 91 4.5. Приклад виконання лабораторної роботи № 1 ............................................................... 91

5. Практична та лабораторна робота №2. Тема: ...................................................99 Монофункціональні схеми пам’яті....................................................................................99 Багатофункціональні схеми пам’яті ................................................................................99

5.1. Теоретичні відомості........................................................................................................... 99 5.1.1. Тригери .......................................................................................................................... 99

RS-тригер ................................................................................................................................................... 99 D-тригер ................................................................................................................................................... 104 T-тригер .................................................................................................................................................... 105 JK-тригер.................................................................................................................................................. 106

5.1.2. Багатофункціональні елементарні автомати з пам’яттю..................................... 108 5.2. Практична робота № 2 (план) .......................................................................................... 118 5.3. Лабораторна робота №2.................................................................................................... 120 5.4. Приклад виконання лабораторної роботи № 2 ............................................................. 122

6. Практична та лабораторна робота №3. Тема: .................................................129 Багаторівневі пристрої пам’яті...................................................................................... 129 Синтез типових комбінаційних пристроїв ЕОМ........................................................... 129

6.1. Теоретичні відомості......................................................................................................... 129 6.2. Практична робота № 3 (план) .......................................................................................... 153 6.3. Лабораторна робота №3.................................................................................................... 155 6.4. Приклад виконання лабораторної роботи № 3 ............................................................. 157

7. Практична та лабораторна робота №4. Тема: .................................................163 Методи структурної організації регістрових структур...............................................163 Логічне проектування керуючих пристроїв ....................................................................163

7.1. Теоретичні відомості......................................................................................................... 163 7.2. Практична робота № 4 (план) .......................................................................................... 202 7.3. Лабораторна робота №4.................................................................................................... 205 7.4. Приклад виконання лабораторної роботи № 4 ............................................................. 207

8. Навчальні завдання для самостійної роботи студентів................................214 8.1. Завдання для студентів очної форми навчання............................................................. 214 8.2. Завдання для студентів заочної форми навчання ......................................................... 231

9. Коротка хронологія досягнень комп’ютерної та мікропроцесорної техніки....................................................................................................................................232

10. Проектування пристроїв на основі ПЛІС......................................................250 10.1. Архітектура, засоби та методи проектування ПЛІС .................................................. 250 10.2. Історія розвитку ПЛІС .................................................................................................... 253 10.3. Засоби проектування ПЛІС ............................................................................................ 255 10.4. Перспективи розвитку ПЛІС.......................................................................................... 256

11. Сучасні інтегральні схеми: деякі інструменти розробки і технології ......258 11.1. Програми імітаційного моделювання .......................................................................... 258


5

11.2. Розвиток імітаційного моделювання в електроніці ................................................... 260 11.3. SPICE-моделювання........................................................................................................ 263

Резистор............................................................................................................................... 263 Конденсатор ........................................................................................................................ 264 Діод......................................................................................................................................264 Логічний елемент ................................................................................................................264

11.4. Конструкторсько-технологічне моделювання (TCAD)............................................. 268 11.5. Моделювання: підсумки і перспективи ...................................................................... 270 11.6. Сучасні технології ........................................................................................................... 271

11.6.1. Розвиток кремнієвої інтегральної технології ...................................................... 271 11.6.2. Нанотехнології ......................................................................................................... 276 11.6.3. Схеми пам’яті ........................................................................................................... 277

11.7. Прилади цифрової техніки ............................................................................................. 279 11.7.1. Логічні аналізатори.................................................................................................. 279 11.7.2. Генератори слів ........................................................................................................ 282

11.8. Інші способи реалізації логічних пристроїв................................................................ 283

12. Термінологічний словник ................................................................................286

Висновки ...................................................................................................................291

Рекомендована література......................................................................................293 Основна ............................................................................................................................... 293 Додаткова ............................................................................................................................ 295


6

Прийняті скорочення та узгодження Скорочення:

ANSI – American National Standards Institute, координатор системи ста-

ндартів США

C – ємність.

CMOS – (Complementary Metal Oxide Semiconductor) компліментарна

структура метал-оксид-напівпровідник, CMOS-технологія ви-

готовлення мікросхем, поєднання p- та n- канальних польових

транзисторів на одному кристалі ІС.

HDL – (Hardware Description Language) – програмні мови опису апара-

тних засобів.

L – індуктивність.

LA – Logic Analyzer, логічний аналізатор.

MOS – (Metal Oxide Semiconductor), MOS-транзистор, польовий тран-

зистор з металевим затвором та оксидом кремнію в якості під-

затворного діелектрика.

NI ELVIS – (NI Educational Laboratory Virtual Instrumentation Suite) на-

вчальна лабораторна платформа програмно-апаратного ком-

плексу NI LabVIEW.

NI LabVIEW – (NI Laboratory Virtual Instrument Engineering

Workbench) лабораторія віртуальних вимірювальних інструме-

нтів.

R – резистор.

TCAD – (Technology Computer Aided Design) – приладо-технологічне

моделювання.

Verilog – внутрішня мова симуляції фірми Gateway Design Automaton.


7

VHDL – (Very high speed integrated circuits Hardware Description Lan-

guage) – мова для опису проектів різного ступеня складності.

WG – Word Generator, текстовий генератор слів.

БРПП – Багаторівневий пристрій пам’яті.

БФСП – Багатофункціональна схема пам’яті.

ГС – генератор слів.

ЕА – елементарний автомат.

ЕОМ – електронна обчислювальна машина.

ЄСКД – Єдина система конструкторської документації.

ІС – інтегральна схема (співпадає з англомовним IC – integrated circuit).

ЛА – логічний аналізатор.

МФСП – Монофункціональна елементарна схема пам’яті

ПЗ – програмне забезпечення

ПЛІС – програмована логічна інтегральна схема.

САП – Схема автоматної пам’яті.

САПР – система автоматизації проектування.

УФ – ультрафіолетове випромінювання.

Назви логічних елементів (англ., укр, рос.) AND3 – логічний компонент трьохвходовий ТА (И)

ENOR2 – (eliminate NO-OR) логічний компонент двохвходовий

викл.АБО-НІ (исключающее ИЛИ-НЕ).

NAND2 – логічний компонент двохвходовий ТА-НІ (И-НЕ)

NOR2 – логічний компонент двохвходовий АБО-НІ (ИЛИ-НЕ)

OR2 – логічний компонент двохвходовий АБО (ИЛИ)

Узгодження: Клік – (click) одноразове натискання лівої клавіші миші.


8

Правий клік – (right click) одноразове натискання правої клавіші миші.

Подвійний клік – (double click) подвійне натискання лівої клавіші миші з

малим інтервалом часу (інтервал налаштовується у середовищі

Windows).

Клавіша – елемент комп’ютерної клавіатури.

Кнопка – елемент графічного інтерфейсу користувача GUI (Graphic User In-

terface), зображення кнопки на панелі керування, яке відгукується

на події. Натискається лівим кліком.

Place/Graphics/Ellipse – приклад запису послідовності вкладеності меню

(шлях до кінцевої опції).

[Ctrl+T] – приклад запису комбінації натиснення клавіш (утримуючі натис-

нутою "Ctrl", натиснути "T"

Вступ

9

ВСТУП

Рівень розвитку сучасної комп'ютерної схемотехніки є основою для

підвищення можливостей штучного інтелекту ЕОМ, що дуже важливо при

створені нових методів побудови інтелектуальних систем прийняття рішень.

Практикум з дисципліни «Комп’ютерна схемотехніка» призначений

для поглиблення знань, отриманих на лекційних заняттях, з теоретичних ос-

нов і принципів побудови цифрових пристроїв обчислювальних машин на

логічних елементах потенційного або динамічного типу. У практикумі засто-

совується імітаційне модулювання на ПК. В основу курсу покладені сучасні

методи і принципи теорії автоматів та логічного проектування дискретних

пристроїв на тригерах та схемах автоматної пам'яті (САП).

У даному практикумі містяться методичні поради щодо вивчення ос-

новних понять з дисципліни «Комп'ютерна схемотехніка», організації само-

стійної роботи студентів, виконання практичних та лабораторних завдань,

порядок та критерії оцінювання знань тощо.

Викладений матеріал практикуму структурований згідно навчальному

плану.

Основні задачі практикуму:

виконання практичних робіт з творчім підходом до лекційного матері-

алу ;

ознайомлення з можливостями програми імітаційного моделювання в

електроніці "NI Multisim 9";

набуття навичок побудови логічних пристроїв з використанням мож-

ливостей імітаційного моделювання;

набуття навичок користування інструментами цифрової електроніки

"Генератор Слів" (Word Generator), "Логічний Аналізатор" (Logic Ana-

Вступ

10

lyzer), "Логічний Перетворювач" (Logic Converter), логічними індика-

торами на прикладах з побудови логічних пристроїв.

набуття навичок аналізу роботи логічних схем;

розширення кругозору у сучасних технологіях розробки та проекту-

вання комп’ютерної техніки.

Розділ 1. Сучасний лабораторний практикум у навчанні

11

1. СУЧАСНИЙ ЛАБОРАТОРНИЙ ПРАКТИКУМ У НАВЧАННІ

1.1. Імітаційне моделювання

Процес пізнання (як складова наукового методу) та навчальний процес

в природничих науках можна умовно поділити на наступні етапи (Рис. 1-1):

Рис. 1-1. Процес пізнання та навчальний процес

Дослідження математичних моделей, як складової частини наукових

теорій, є важливим етапом як пізнання, так і навчання. Імітаційне моделю-

вання є окремим випадком математичного моделювання і дозволяє досліджу-

вати не само явище, а його модель. Імітаційна модель – це логіко-

математичний опис об'єкту, який може бути використаний з метою проекту-

вання, аналізу і оцінки функціонування об'єкту. Ефективне застосування імі-

таційного моделювання стало можливим лише із створенням ЕОМ у 1950-

1960 рр.. Перенесення програмного забезпечення для імітаційного моделю-

вання на персональні ЕОМ (1985-1994 рр.) відкрило шлях до нього широко-

му колу науково-інженерних працівників і викладачів. Вдале поєднання гра-

фічного програмування, зручного введення даних, швидкісних обчислень,

анімації та наочного представлення результатів дозволило створювати ілю-

зію відтворення фізичних процесів (іноді у реальному часі), що отримало на-


12

зву «simulation», яка відповідає сучасному розумінню поняття «імітаційне

моделювання».

На сьогоднішній день вже створена величезна кількість програмних

пакетів імітаційного моделювання, які відрізняються за тематичними напря-

мками, способами побудови, метою подальшого використання. Моделювання

складних систем передбачає наявність моделей складових компонентів та ал-

горитмів їх взаємодії. Моделі компонентів можуть бути як суто аналітични-

ми, так і запозиченими з результатів експериментальних досліджень. В

останньому випадку втрачається "прозорість" моделювання, але досягається

висока точність відтворення поведінки реального об’єкту.

Імітаційне моделювання в електроніці, започатковане ще у 60-х роках,

зараз досягло рівня, який дозволяє провадити величезну частину розробок

без втілення у реальні прототипи. Вимоги професійного та освітнього напря-

мку у цій області дещо відрізняються. Професійне використання вимагає на-

явності величезної бібліотеки електронних компонентів з актуальними онов-

леннями, а також безпомилкової та швидкісної роботи моделюючої програ-

ми. Наприклад, один із світових лідерів – програмний пакет OrCAD-PSPICE з

бібліотекою моделей, яка нараховує мільйони компонентів і при оновленні

через мережу Інтернет стає практично необмеженою.

Імітаційне моделювання у навчальному процесі більш потребує якісно-

го графічного відображення і наочності системи введення інформації та уяв-

лення процесу її обробки, наявності експертної системи, яка попереджує про

помилки та може їх коментувати, а також ретельно відпрацьованої контекст-

ної довідкової системи (один із світових лідерів – програмний пакет Multisim

компанії National Instruments, Electronics Workbench Group).

Можна привести приклади програмних пакетів, які добре зарекоменду-

вали себе серед фахівців: Micro-Cap, NI Multisim, Design Lab, MatLab, VisSim


13

(більш докладно див. у розділах "11.1. Програми імітаційного моделювання,

11.2. Розвиток імітаційного моделювання в електроніці").

1.2. Віртуальні вимірювальні прилади

Експериментальна частина досліджень у науковій, технічній та навча-

льній діяльності пов’язана з вимірювальними приладами. Бурхливий розви-

ток науки 20-го століття спирався на значну кількість лабораторних експери-

ментів, які, в свою чергу, підштовхнули розвиток якісного лабораторного об-

ладнання. Окрім чистоти експерименту все більше ставала потрібною висока

точність вимірювань, від якої залежала інтерпретація результатів. Роботи на

вістрі переднього краю науки часто вимагали обробки величезної кількості

експериментальних досліджень, накопичування баз даних за значний період

часу. Виникала гостра потреба у автоматизації лабораторних досліджень,

створенні придатних до цього вимірювальних приладів. Високий рівень ав-

томатизації у технічних галузях, проведення одночасних вимірювань на бага-

тьох віддалених об’єктах, освоєння космосу, тощо висували аналогічні вимо-

ги.

Суттєвим прогресом у експериментальних дослідженнях, а також у ла-

бораторному практикумі, стала поява віртуальних вимірювальних приладів, в

яких комп’ютер ви користується для відображення та обробки результатів, а

сигнал від реального об’єкту потрапляє в комп’ютер через аналого-цифровий

перетворювач (світовий лідер – програмно-апаратний комплекс LabVIEW

корпорації National Instruments). У середовищі LabVIEW (NI Laboratory Vir-

tual Instrument Engineering Workbench) користувач має можливості не тільки

вимірювання, але й конструювання вимірювальних комплексів та алгоритмів

вимірювання за допомогою мови візуального (графічного) програмування

«G» (Джей). Вимірювання можна автоматизувати, забезпечити збереження

результатів в базах даних.


14

Вимогою часу є поєднання процесу імітаційного моделювання та вір-

туальних вимірювань в одному програмному середовищі. В професійних

розробках це дозволяє створити замкнений цикл розробки електронних при-

ладів, де моделювання та дослідження реального прототипу виконуються у

тісному зв’язку. Безпосереднє спостереження впливу вхідних параметрів на

вихідні для моделі та прототипу, дослідження розбіжностей між імітаційною

моделлю та прототипом, дозволяє провести значну кількість ітерацій у вибо-

рі параметрів розробки для досягнення бажаного результату, заощаджуючи

при цьому кошти та час.

В навчальному процесі «імітаційне моделювання – моделювання – вір-

туальні вимірювання» дозволяє за короткий період часу творчо перевірити,

обміркувати та засвоїти важливі для розуміння предмету закономірності,

асоціативно зв’язати реальний прибор та його модельні уявлення. Побудова

такого навчального процесу передбачає проведення лабораторного практи-

куму у комп’ютерному класі, де є можливість здійснювати як імітаційне мо-

делювання об’єкту, який вивчається, так і вимірювання віртуальними прила-

дами.

Моделювання можливе як для цифрової так і для аналогової електроні-

ки (наприклад, логічні пристрої або підсилювач низької частоти). Експери-

ментальна частина роботи – дослідження параметрів зібраних на макетному

конекторі реальних моделей – може бути здійснена за допомогою віртуаль-

них вимірювальних приладів. Важливо, що графічне керування створенням

моделей та вимірювальних комплексів не потребує від користувача-

початківця навичок у традиційному програмуванні або спеціальних знань з

математичного моделювання фізичних процесів. Знайомство з середовищем

графічного програмування у вдало побудованому навчальному процесі може

сприяти заохоченню до вивчення дисципліни.


15

1.3. Місце лабораторного практикуму у навчанні

Лабораторний практикум у навчальному процесі з природничих наук

займає особливе місце. Необхідність експерименту стала наявною в процесі

формування наукового методу пізнання оточуючого світу. Створення та пе-

ревірка наукової теорії іноді займає значну частину життя вченого-

дослідника або наукового колективу, натомість, навчальний процес в стислі

терміни пропонує учневі значний обсяг нових для нього відомостей, які він

повинен творчо переробити в свої нові знання.

При цьому лабораторний практикум відіграє декілька ролей, умовно

відтворюючи такі етапи пізнання як: спостереження, експеримент, практичне

використання. Практикум являє єдину можливість сприяти створенню асоці-

ативних зв'язків між реальним об’єктом та його модельними уявленнями, то-

му навчальний процес, як і процес пізнання, не може бути завершеним без

практикуму.

Зважаючи на швидкоплинність практикуму у навчальному процесі (2

академічних години на роботу) для ефективного використання робочого часу

потрібна детальна підготовка кожного студента до роботи: вивчення теоре-

тичного матеріалу, виконання попередніх проектно-розрахункових робіт, чі-

тке уявлення ходу майбутньої лабораторної роботи.

Імітаційне комп’ютерне моделювання в навчальному процесі можна

розглядати як частину підготовки до лабораторного практикуму. Ефективне

використання графічного інтерфейсу, наочного представлення результатів і

анімації дозволяють створювати переконливу ілюзію спостереження фізич-

них процесів. В деяких випадках імітаційні комп’ютерні моделі настільки то-

чно і образно відтворюють поведінку реальних об'єктів, що з врахуванням

цілей навчального процесу, у конкретному випадку можуть слугувати його

завершуючим етапом.


16

1.4. Новий напрямок у розробках сучасних ЕОМ.

У практикумі, окрім теорії синтезу та аналізу відомих цифрових при-

строїв (логічних елементів, комбінаційних схем, тригерів, лічильників, регіс-

трів тощо), розглянута нова теорія синтезу та аналізу схем автоматної пам’яті

(елементарні багатофункціональні та багаторівневі пристрої пам’яті), яка дає

змогу обробляти окрему та загальну інформацію одночасно, що принципово

недоступно відомим схемам пам’яті.

Характерною особливістю систем управління сучасних ЕОМ, телеко-

мунікаційних систем і мереж є їхня багаторівнева ієрархічна структура з по-

слідовним режимом роботи

Останнім часом було опубліковано праці з питань паралельних автома-

тів і систем паралельної обробки інформації, функціонування яких обмежу-

ється можливостями тригерної пам’яті. Елементна база сучасних

комп’ютерних систем, обмежена монофункціональними елементарними ав-

томатами з пам’яттю не дає змоги створювати паралельні пристрої управлін-

ня, не здатні одночасно обробляти загальну і окрему інформацію. Шляхом до

розв’язання цієї проблеми є створення багатофункціональних схем пам’яті.

У даному практикуму розглянуті нові багатофункціональні схеми

пам’яті визначають не тільки пару функцій переходів і виходів, але і зміню-

ють саму структуру запам’ятовування за рахунок введення нових вхідних си-

гналів.

Теоретичним базисом для побудови пристроїв ЕОМ на тригерах, як ві-

домо, є теорія автоматів 1-го (Мілі) і 2-го роду (Мура), вагомий вклад в яку

вніс академік В.М. Глушков та такі відомі вчені як С. Ангер, М.А. Гаврилов,

Е.І. Вавилов, А.Д. Закревський і багато інших. Авторам практикуму вдалося

зробити крок за межі, як рахувалось, завершеної теорії автоматів, і запропо-

нувати ствердження, які змогли суттєво розкрити нові можливості в теорети-

чному базисі автоматів.


17

З появою якісно нових елементарних схем автоматної пам’яті (БФСП і

БРПП) розширилися можливості елементної бази ЕОМ, що дало змогу ство-

рити нову теорію багатофункціональних автоматів з якісно новими функція-

ми переходів, виходів та збереження станів, а також розширити фундамента-

льний принцип програмного управління, що був запропонований

Ч. Беббіджем, до ієрархічного рівня.

В даному практикуму з дисципліни «Комп'ютерна схемотехніка» роз-

глянути елементи теорії множин, функцій перемикання, методи синтезу і

аналізу комбінаційних і запам’ятовувальних схем, описані типові комбіна-

ційні вузли і вузли з тригерною пам’яттю ЕОМ, теорія побудови елементар-

них автоматних схем пам’яті, основи теорії цифрових автоматів, що дає змо-

гу забезпечувати паралельну роботу ієрархічних систем управління в детер-

мінованому, ймовірному і нечіткому режимах, прискорювати їх структурну

перебудову й одночасно обробляти загальну і окрему інформацію.

Теоретичеі питання данного практикуму більш повно розглянуті в

навчальному посібнику "Комп’ютерна схемотехніка: навчальний посібник"

[22].

Розділ 2. Методичні поради до користання практикумом

18

2. МЕТОДИЧНІ ПОРАДИ ДО КОРИСТАННЯ ПРАКТИКУМОМ

2.1. Послідовність виконання робіт

Кожна робота практикуму починається з теоретичних відомостей, з

якими обов’язково треба ознайомитись студенту. Спочатку студент виконує

практичну роботу, а потім – лабораторну роботу в комп’ютерному класі на

ПК.

Перед початком наступної теми, починаючи з другої роботи, прова-

диться експрес-тестування на засвоєння попереднього матеріалу. Тестування

з останньої теми приєднується до заліку.

Зразкове виконання лабораторної роботи здійснюється в

комп’ютерному класі під керівництвом викладача на лабораторному практи-

кумі з «Комп’ютерної схемотехніки». Хід роботи відображується у звіті,

зробленому за наведеним зразком. Виконуючі запропоноване завдання, сту-

дент зберігає поточні результати роботи у вигляді графічних копій фрагмен-

тів екрану середовища Multisim 9 та вставляє їх у відповідні місця звіту. Піс-

ля закінчення роботи необхідно зберегти файли з результатами роботи. Фай-

ли розміщуються на робочому місці у папці з прізвищем викладача. Роздру-

кована копія звіту представляється викладачеві на перевірку.

Для продовження роботи кожний студент отримує індивідуальний ва-

ріант завдання.

2.2. Виконання типового завдання індивідуальної практичної робо-

ти

Виконання практичної роботи полягає в відповідях на запитання з ви-

вчення теоретичного лекційного матеріалу. При цьому студент може консу-

льтуватись з викладачем. Перелік запитань наведений у кожній практичній

роботі.


19

Після виконання практичної роботи студент оформлює звіт, який він

здає викладачеві на наступному заняті. Практична робота дає студенту необ-

хідні знання та навички, які потрібні для виконання лабораторних робіт з за-

даної теми на ПК за допомогою програм імітаційного модулювання.

Структура виконання завдання на практичному занятті

1. Розглянути теоретичній матеріал із заданої тематики самостійно за лекці-

ями та у запропонованій до практичного заняття літературі.

2. З’ясувати не зрозумілі моменти з теоретичного матеріалу у викладача.

3. Отримати від викладача належний варіант завдання.

4. Виконати отримане завдання.

5. Оформити звіт згідно умовам завдання і здати його викладачу на наступ-

ному занятті.

Приклад титульної сторінки звіту, що наданий у розділі 2.4, можна за-

стосувати для лабораторної роботи і для практичної роботи, змінивши слово

«Лабораторна» на «Практична». Більш докладно практичні роботи

представлені у роботі [22] у розділі "Самостійна робота".

2.3. Методика проведення лабораторної роботи

Типова структура лабораторної роботи складається з наступних роз-

ділів:

Тема роботи

Мета роботи

План роботи

Зміст звіту.

Хід роботи (її опис відповідно плану роботи та змісту звіту)

Типовий план роботи:

1. Ознайомлення з теоретичними відомостями.


20

2. Виконання запропонованого завдання з побудови функціональних схем.

3. Побудова тестів для перевірки роботи функціональної схеми.

4. Перевірка роботи отриманої функціональної схеми у середовищі іміта-

ційного моделювання NI Multisim 9.

5. Оформлення звіту.

Типовий зміст звіту:

1. Тема та мета роботи.

2. План роботи

3. Хід роботи з поясненнями щодо виконання завдань з використанням

графічних копій екрану;

4. Відповіді на запитання узяти з розділу 3.8. Питання, тести для самокон-

тролю (NI Multisim 9):

для роботи №1 взяти запитання 1-6.




5. Висновки по роботі.

Хід типової лабораторної роботи (рекомендований перелік пунутів):

6. Вибрати для виконання належний варіант завдання за номером залікової

книжки.

7. Побудувати необхідну комбінаційну схему.

8. Побудувати тести вхідних слів для перевірки роботи побудованої схеми.

9. Запустити програму "NI Multisim9"

10. За допомогою меню "Place Misc Digital" викликати на робоче поле необ-

хідні логічні елементи.


21

11. Створити у середовищі Multisim принципову схему пристрою, наведену у

переліку варіантів, зробити необхідні з’єднання між компонентами і по-

трібними приладами (див. розділ "3.5. Прийоми роботи у NI Multisim 9").

o Подвійним кліком відкрити передні панелі WG та LA і задати режими

їх роботи.

12. Ввести тести перевірки схеми у Генератор Слів або відкрити файл фор-

мату *.dp записаним раніше набором слів.

13. Провести дослідження схеми віртуальними приладами Multisim 9 –

Word Generator (Генератор Слів), Logic Analyzer (Логічний Аналізатор),

Indicators (Індікатори Сигналів).

14. Результати дослідження скопіювати у звіт за допомогою інструменту

"Tools-Capture Screen Area" (Інструменти-Захоплення зображення екра-

ну).

15. Дати вдповіді на запитання.

16. Зробити висновки по роботі.

17. Зберегти файли з результатами роботи:

o звіт (у форматі *.doc),

o файл Multisim з результатами моделювання (у форматі *.ms9),

o файл із записом слів WG (у форматі *.dp)

При цьому притримуватись загального принципу найменування файлів,

наприклад: Lab2_Petrenko_6404. Для цього створити на робочому місці у

папці з прізвищем викладача папку, яку найменувати своїм прізвищем.

(Зважаючи на наявність обмежень з використання кирилиці у

комп’ютерних мережах, пропонується вводити назву файлу латиницею

(припустимі тільки літери, цифри та знак підкреслення).

18. Оформити звіт, роздрукувати його та здати викладачеві на перевірку.


22

Хід роботи може бути також наведений у засобі Multisim "Circuit

Description Box" (блок опису схеми) у файлі-зразку в форматі *.ms9, який

може бути доступним для завантаження на заняттях. Блок опису схеми ви-

кликається або ховається шляхом натискання клавіш [Ctrl+D] у середовищі

NI Multisim.

Пропонується наступна послідовність створення звіту лабораторної ро-боти:

зкопіювати із зразка та заповнити титульну сторінку;

перенести у звіт потрібний варіант завдання;

зберегти файл звіту згідно вимогам п.12. (Хід типової лабораторної

роботи);

розмістити назву теми, план та пункти типового ходу роботи;

послідовно виконуючи етапи роботи, зберігати результати у вигляді

графічних копій виділених областей екрану та вставляти їх у

відповідні місця звіту;

у ході роботи оновлювати збереження файлу звіту.


23

2.4. Приклад оформлення титульної сторінки звіту

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

КИЇВСЬКИЙ НАЦІОНАЛЬНИЙ ЕКОНОМІЧНИЙ УНІВЕРСИТЕТ ІМЕНІ ВАДИМА ГЕТЬМАНА

Лабораторна робота з комп’ютерної схемотехніки

№... Назва теми роботи

Виконав: студент 1-го курсу гр. 6404-1 _________________

(прізвище, ініціали)

"__"________200_ _________________

(підпис)

Перевірив: д.т.н., професор Мараховський Л.Ф. "__"________200_ _________________

Київ 200_


24

2.5. Програма курсу з розподілом навчального часу за формами на-

вчання та видами аудиторних занять

Денна форма на-вчання

Вечірня форма на-вчання

Заочна форма навчання

№п/п

Назви тем курсу

Лек

ції

Пра

ктич

ні

Лаб

орат

орні

ІКР

СРС

Лек

ції

Пра

ктич

ні

Лаб

орат

орні

ІКР

СРС

Лек

ції

Пра

ктич

ні

ІКР

СРС

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

1 Основні поняття теорії множин

2

– – 1 4

1 – – – 10 1 – – 10

2

Синтез комбінацій-них схем

4

2 2 2 10

1 - 2 – 10 1 1 1 10

3 Типові монофункціо-нальні схеми пам'яті

2

– 2 8

1 - 2 – 10 1 1 1 10

4 Базові багатофунк-ціональні схеми па-м'яті

2

2 2 2 6

1 1 – – 10 1 1 – 10

5 Базові багаторівневі пристрої пам'яті.

2

– – 2 6

1 1 – – 15 1 1 - 15

6 Типові комбінаційні пристрої ЕОМ

2

2 2 2 8

1 – – – 10 1 – – 10

7 Методи структур-ної організації регіс-трових структур

2

– - 1 6

1 1 – – 10 1 1 1 10

8 Логічне проектуван-ня керуючих при-строїв

2

2 2 2 8

2 1 – – 10 1 1 1 10

9 Перспективи розви-тку схемотехніки ЕОМ

2

– – – 2

1 – – – 5 – – – 5

Разом (108 годин) 20 8 8 14 58 10 4 4 - 90 8 6 4 90 Форма підсумкового контролю – залік.

Розділ 3. Імітаційне моделювання у NI Multisim

25

3. ІМІТАЦІЙНЕ МОДЕЛЮВАННЯ У NI MULTISIM

3.1. Призначення та основні можливості NI Multisim 9

Програма імітаційного моделювання в електроніці Electronics Work-

bench була розроблена у 1989 році в Торонто, Канада, компанією Interactive

Image Technologies. Потім компанія змінила назву на Electronics Workbench, з

2005 року увійшла до складу корпорації National Instruments (США) як під-

розділ Electronics Workbench Group, а програма отримала назву NI Multisim.

За цей час було розроблено ряд версій, перші з яких були зорієнтовані пере-

важно на навчальний процес. Починаючі з шостої версії програма набуває

можливостей професійного використання, а з версії 9, першій у складі корпо-

рації NI, з’являються можливості спільної роботи з програмно-апаратним

комплексом NI LabVEW. Для спільного використання з Multisim розробле-

ний також програмний продукт Ultiboard – графічний редактор друкованих

плат з автотрасуванням з'єднань. Multisim забезпечує введення електричних

принципових схем, моделювання змішаних аналого-цифрових пристроїв за

допомогою алгоритмів SPICE (докладніше див. у розділі "11.3. SPICE-

моделювання"). Наявність вимірювальних приладів, які за зовнішнім вигля-

дом та функціональністю нагадують реальні промислові прилади, наближує

імітаційне моделювання в Multisim до реального лабораторного експеримен-

ту і може слугувати підготовкою до нього. В 9-й версії з’явилися псевдо-

тривимірний віртуальний макетний конектор і віртуальна лабораторна плат-

форма ELVIS, які є функціональними аналогами реальних пристроїв

LabVIEW. Ці засоби ще більше наближують імітаційне моделювання в

Multisim до реального експерименту.

Програмний пакет імітаційного моделювання в електроніці NI Multisim

– один зі світових лідерів освітнього напряму. Ця програма вже багато років

запрошена на ринку освітнього ПЗ (раніше Electronics Workbench), що дозво-


26

лило сформувати не тільки унікальний набір дидактичних якостей, але і за-

йняти позиції в області професійних розробок складних електронних при-

строїв. Її найважливіші особливості:

інтуїтивний редактор введення схем, що заощаджує час для творчості

в конструюванні;

змішане цифрове і аналогове проектування

широкий набір вимірювальних приладів, що нагадують реальні прото-

типи;

елементна база з 16,000 деталей, що включає:

o імітаційну модель

o схематичний символ

o електричні параметри

o макет для розводки;

безкоштовний доступ до центру конструювання Design Center (більше

12 мільйонів деталей з пошукової бази даних);

можливість як ідеального так і реального моделювання;

єдиний загальноцільовий імітатор для використання з частотами понад

100 МгГц;

можливість групової роботи конструкторів над одним проектом в ре-

альному часі через локальну мережу або Інтернет;

можливості «навскрізного проектування» (у поєднанні з продуктом

Ultiboard дозволяє закінчити розробку топологією друкованої плати);

можливості реалізації замкнутого циклу розробки (Multisim+LabVIEW

– імітаційна модель, реалізація, віртуальні вимірювання, повернення

до імітаційної моделі для аналізу розбіжностей).

Multisim підтримує симуляцію схем з використанням мов VHDL (Very

high speed integrated circuits Hardware Description Language) і Verilog, моде-


27

лювання і синтез ПЛІС різного рівня складності (Multisim VHDL). Multisim

включає функції, які необхідні для створення документів і звітів для профе-

сійних схем.

MultiVHDL може використовуватися для викладання VHDL-

программирования студентам як автономне прикладення, або разом з SPICE-

симулятором Multisim. Досвід роботи з Multisim надалі дозволяє без особли-

вих утруднень перейти в інше середовище розробки, що базується на SPICE-

моделях.

Додатково можна зауважити, що доступна інтерактивна імітація, ши-

рокий набір джерел, включаючи постійний струм, синусоїдальний, імпульс-

ний, пилкоподібний, випадковий, програмне моделювання, розширені опції

для отримання компромісу швидкість/точність. Також Multisim дозволяє

працювати групі конструкторів над ідентичними схемами в реальному часі

через локальну мережу або Інтернет. За допомогою Multisim можна ввести в

документацію спеціальні поля для характеристики деталей, такі як вартість,

час постачання або бажаний постачальник.

Не дивлячись на зручний, інтуїтивно зрозумілий інтерфейс, у Multisim

зконцетровано значний досвід з різних напрямків сучасної електроніки, тому

для повного використання можливостей програми потрібна певна підготовка

користувача. Використання Multisim у лабораторному практикумі з

"Комп’ютерної схемотехніки" дозволить познайомитись з деякими можливо-

стями цього програмного пакету, а саме з роботою з логічними компонента-

ми.

3.2. Запуск та налагоджування NI Multisim 9

Після запуску програми з меню "Пуск" або з піктограми на робочому

столі, з’явиться вікно Multisim з робочими полем та панеллю керування.


28

Рис. 3-1. Вікно Multisim з налагоджуваннями вигляду елементів та панелі ін-

струментів

Спочатку треба змінити стандарт вигляду елементів з ANSI1, прийня-

того в США, на європейський DIN2, більш близький до норм ЄСКД, скорис-

тувавшись опціями головного меню "Options/Preferences/Parts". Потім вибра-

ти з меню "View/Toolbars" необхідні панелі інструментів (Рис. 3-1). До типо-

вих панелей, встановлених за мовчазним погодженням, "Standard", "View",

"Main", "Components". можна додавати інші необхідні.

Панель інструментів

"View/Toolbars/Standard" (Рис. 3-2) скла-

дається з піктограмами типових дій, пе-

редбачених у Windows – "Новий доку-

1 ANSI – American National Standards Institute - координатор системи стандартів США 2 DIN – Стандарти DIN (Deutsches Institute fur Normung e.v.) Німецький інститут національних стандартів

Рис. 3-2. Панель інструментів

"Стандартна"


29

мент", "Відкрити папку", "Зберегти", "Роздрукувати", "Попередній перегляд",

"Вирізати", "Скопіювати", "Вставити", "Крок назад", "Крок вперед".

Панель інструментів "View/Toolbars/View" – "Вигляд" (Рис. 3-3) слугує

для масштабування зображення.

Рис. 3-3. Панель інстру-ментів "Вигляд"

Панель інструментів "Основна"

(рис. 4.4) містить кнопки керування сер-

вісом проекту, слід звернути увагу на

можливість створення нового компоненту

і пуск моделювання. Остання функція ду-

бльована функціональною клавішею F5,

зображенням перемикача на цієї ж панелі,

а також опцією головного меню

"Simulate/Run". У списку "In Use List", що

випадає, – список використаних в схемі

компонентів.


30

3.3. Компоненти NI Multisim 9

Електронні компоненти Multisim

розташовані на панелі інструментів

"Components" і систематизовані по гру-

пах.

Рис. 3-5. Панель інструментів "Компоненти"

Вибір компонентів здійснюється в наступній послідовності: для циф-

рових компонентів обираємо групу "Misc Digital", натискаємо на відповідну

піктограму лівим кліком мишки. Вікно, що випадає (Рис.3-6), призначене для

вибору потрібного компоненту.

Рис. 3-4. Панель інструментів "Основна"


31

Рис. 3-6. Меню вибору компонентів

Зліва (Рис. 3-6) розташовані два списки, що випадають, верхній – Data-

base – дозволяє обрати компоненти із трьох баз даних – основної (Master Da-

tabase), корпоративної (Corporate Database), та бази даних користувача (User

Database). За мовчазною угодою викликається основна база даних (Master Da-

tabase). Нижній список – "Group" – дає можливість вибрати іншу групу ком-

понентів. Потрібний компонент обираємо з правого поля, користуючись

скролінгом-прокруткою. Відмічаємо компонент курсором і натискаємо кноп-

ку "ОК" лівим кліком миші. Обраний компонент з’явиться на робочому полі

Multisim. Треба розрізняти ідеальні і реальні компоненти. Вибір ідеального

компонента у якості логічного елементу позбавляє від необхідності звертати

увагу на порогову напругу, заземлення. Моделююча програма автоматично

врахує ці чинники. Наприклад, компонент NAND3, назва якого відповідає

логічній функції, яку він виконує, є ідеальним компонентом. Реальні компо-

ненти мають маркировку, яка відповідає каталогу виробника. Досвідчені ко-


32

ристувачі перед використанням будь якого компоненту також мають можли-

вість проаналізувати його модель (правим кліком по компоненту викликаєть-

ся контекстне меню, опції "Properties/Value/Edit Model" дають доступ до опи-

су моделі). Є також можливість створювати нові компоненти (опція меню

Main/Create Component). Після закінчення вибору і розташування компонен-

тів натискуємо "Close" для закриття вікна компонентів.

3.4. Інструменти NI Multisim 9

Потрібні вимірювальні інструменти можна знайти у вертикальній па-

нелі з правого боку робочого поля. Накриття курсором миші піктограми ін-

струменту викликає спливаючу назву приладу, одночасно ця назва

з’являється у лівому нижньому куті панелі Multisim. Кліком миші викликає-

мо обраний інструмент на робоче поле. Під курсором з’являється контур об-

раного приладу. Ведемо контур курсором миші до місця розміщення, кліком

фіксуємо інструмент на обраному місці. Додаткове переміщення можна здій-

снити шляхом виділення приладу чи компоненту і натисканням на клавіши зі

стрілками керування.

За тематикою курсу будуть потрібні інструменти: Генератор слів, Логі-

чний аналізатор, Логічний конвертор, індикатори.


33

3.5. Прийоми роботи у

NI Multisim 9

Коли необхідні компо-

ненти і прилади розміщені на

робочому полі Multisim, треба

їх з’єднати згідно запланованій

схемі. З’єднання виконуються

мишею. Курсор миші підво-

диться до одного з виводів

приладу або компонента схе-

ми. При наближенні до виводу

вигляд курсору змінюються і

перетворюється на кульку з

перехрестям. Це означає, що

"захоплення" виводу здійсне-

но. Кліком миші фіксується

перша точка з’єднання і курсор пересувається до наступного виводу. При на-

ближенні до нього також відбувається захоплення (на виводі з’являється чер-

вона крапка). Наступним кліком з’єднання фіксується. Якщо дії були помил-

ковими, можна легко перенести точку з’єднання на інший вивід. Для цього

треба підвести курсор миші до невдалого з’єднання і дочекатися, поки він

перетвориться на подвійну лінію з перехрестям на кінці (див. Рис. Рис. д),

одним кліком миші зафіксувати початок переносу, пересунути курсор миші

до вірної точки з’єднання, впевнитися у захопленні і зробити другий клік.

Якщо усі виводи вже задіяні, а з’єднання за схемою ще не завершені, можна

скористуватися створенням нового вузла схеми за допомогою меню

Рис. 3-7. Меню вимірювальних інструментів


34

"Place/Junction", розмістити його в зручному місці розводки і провести нове

з’єднання саме від нього.

Рис. 3-8. Прийоми з’єднання компонентів

Кожна дія починається і закінчується кліком миші


35

Зручний засіб для користування допоміжною інформацією – View/

Circuit Description Box, або [Ctrl+D]. На панелі, яка відкривається зліва, мож-

на знайти необхідні пояснення до роботи, вносити свої помітки (Рис. 3-9).

Рис.3-9. Додаткова інформація, яка зберігається у "Circuit Description Box"

разом із схемою

3.6. Користування приладами NI Multisim

Генератор слів (Word Generator)

Для повноцінного діагностування закритого цифрового пристрою бу-

ває необхідно не тільки збирати цифрову інформацію, але і подавати на вхід

пристрою деяку послідовність цифрових сигналів. Для даної мети викорис-

товують генератори слів. Генератори слів (генератори даних, генератори тес-

тових послідовностей) – прилади, призначені для формування і подачі вхід-


36

них сигналів на проектовану або діагностовану дискретну систему. Генера-

тори слів повинні мати велику кількість каналів, формувачі вхідних сигналів,

а також обсяг пам’яті, достатній для запису необхідного об’єму тестових по-

слідовностей, високу частоту подачі сигналів, відповідну частоті роботи при-

строю, що тестований, і можливість регулювати частоту. Створення і редагу-

вання сигналів проводиться як у вигляді часових діаграм, так і у вигляді таб-

лиць станів, з можливістю перетворення заданого набору сигналів з одного

вигляду в іншій. Редагування і візуалізація заданого набору сигналів включає

той самий набір сервісних послуг, що і Логічний аналізатор. На базі систем

аналізу цифрової інформації і генератора слів можливе створення комплексів

діагностування, об'єднуючих обидві системи, з узгодженим за часом розпо-

всюдженням сигналів, із загальним програмним забезпеченням, що здійснює

управління всім комплексом.


37

Рис. 3-10. Генератор слів з допоміжними панелями налагоджування

Виклик Генератора Слів (ГС) здійснюється з меню "Інструменти"

(Рис. 3-7Рис. 3-7), яке знаходиться справа від робочого поля, лівим кліком по

піктограмі цього інструменту або з меню "Simulate/Instruments". Вибір поле-

гшується спливаючою підказкою назви приладу (Word Generator). Під курсо-

ром миші з’являється контурне зображення ГС. Обране положення інструме-

нту фіксується кліком.

Налагодження Генератора слів.

ГС Multisim 9 має 32 виходи, нумеровані, починаючи з "0" і до "31".

Зображення приладу можна повертати на 90°, віддзеркалювати по горизонта-


38

лі і вертикалі для більш зручного використання (керування через контекстне

меню, яке з’являється за правим кліком миші).

Рис. 3-11. Контекстне меню керування виглядом компонентів

Подвійним кліком по зображенню Генератора слів відкриваємо його

панель (Рис. 3.10). Розділи панелі керування – "Controls", "Display", "Trigger",

"Frequency".

Налагоджування розділу "Controls", а саме: "Cycle", "Burst", "Step" від-

повідає за просування генератора по тестах, відповідно, циклічно, пакетом і

кроками. Циклічний перебір тестів можна перервати виключенням імітацій-

ного моделювання (натисканням F5 або кнопки керування імітацією, див.

Рис. 3-4); пакетний запуск автоматично перебирає весь пакет тестів, почина-

ючи з позиції, на якій встановлено курсор, і автоматично зупиняється на по-

зиції з маркером "Final Position". Покрокове просування відбувається на один


39

тест при кожному натисканні на кнопку "Step". Обираємо "Controls/Step" –

для покрокового просування ГС по тестам, а також "Display/Binary" – для

вводу послідовностей нулів і одиниць.

Інформація про введені в ГС тести (слова) представлена у вигляді таб-

лиці станів. Початково поле таблиці заповнено нулями. Кожний рядок табли-

ці відповідає окремому тесту, тобто комбінації нулів і одиниць на всіх 32-х

виводах ГС. Їм відповідають 32 значення в рядку таблиці (початково – 32 ну-

ля). Значення молодшого розряду послідовності (крайнє справа) відноситься

до найменшого номеру виводу ГС ("0"); крайнє ліве – відноситься до виводу

ГС під номером "31". Опис станів виводів ГС для наступного тесту здійсню-

ється переходом до наступного рядку. Таким чином, кожний стовпчик таб-

лиці описує послідовність зміни станів на одному з виводів ГС. Вводячи кур-

сор у рядки таблиці, можемо її редагувати, вставляючи де потрібно одиниці,

звільнюючи для цього місця від нулів клавішею "Backspace" або "Delete"

(примітка: не можна залишати незаповнені позиції рядка, або вводити зайві).

При просуванні ГС по тестах поточний стан виводів можна спостерігати у

рядку індикації станів, що розміщений в нижній лівій частині панелі ГС і має

на краях позначки "31" і "0" для відповідних виводів (Рис. 3.10).

Натискання на кнопку "Set" викликає допоміжне меню, в якому можна

обрати потрібні дії. "Load", "Save" – завантаження/збереження послідовності

тестів з файлу формату *.dp (текстовий файл з послідовністю тестів у шіст-

надцятковому коді), "Clear buffer" – очищення буфера пам’яті, , "Up Counter"

– зростаючий відлік: автоматична генерація послідовності значень (0, 1, 2 ...

1023), "Down Counter" – зворотній відлік: автоматична генерація послідовно-

сті значень (1024, 1023, 1022 ... 0), "Shift Right" – зсув вправо, Shift Left" –

зсув вліво (послідовності, в яких присутнє одне значення "1" на рядок, яке

зміщується з кожним тестом на одну позицію вправо чи вліво, відповідно.


40

Для введення обмеженої кількості тестів треба обмежити діючий обсяг таб-

лиці. Для цього слугують спеціальні обмежувальні маркери на лівому полі

таблиці. Правим кліком по ньому викликається меню керування маркерами.

Пункти меню – "Set Cursor" – виставлення курсору ГС у позицію, з якої він

почне запускати тести, "Set Break Point" – встановлення точки переривання

подачі тестів, "Delete Break Point" – видалення точки переривання, "Set Initial

Position", "Set Final Position" – встановлення початкового і кінцевого тесту

ГС.

Частота у полі "Frequency" принципово не має значення для роботи з

ідеальними компонентами, але вона повинна бути узгоджена з частотою Ло-

гічного аналізатора.

Логічний аналізатор (Logic Analyzer)

Рис. 3-122. Логічний аналізатор з допоміжними панелями налагоджування


41

«Логічні аналізатори (ЛА) – контрольно-вимірювальні прилади, при-

значені для збору даних про поведінку дискретних систем, для обробки цих

даних і пред’явлення їх людині на різних рівнях абстракції. Вони працюють

незалежно і непомітно для випробовуваних дискретних систем і застосову-

ються для їх налагоджування і діагностування (в першу чергу мікропроцесо-

рних систем) на всіх етапах життєвого циклу»[1]. Логічні аналізатори харак-

теризуються числом каналів, ємністю пам’яті на канал, частотою запису,

способами синхронізації і запуску, формами представлення даних. Основна

вимога – мінімізація впливу приладу на випробовуваний пристрій. ЛА пови-

нні мати високий вхідний опір (приблизно 1 МОм) і малу вхідну ємність (10-

25 пФ). Для забезпечення цих вимог компаратори логічних рівнів (пристрої

зйому сигналу з шин) робляться виносними.

Основну різноманітність в сімейство логічних аналізаторів вносять

способи запуску і форми уявлення даних. Докладніше про логічні аналізато-

ри див. у розділі "11.7.1. Логічні аналізатори"

Логічний аналізатор Multisim 9 представляє результати у вигляді часо-

вих діаграм. Це дозволяє аналізувати затримки сигналу, що відбуваються у

реальних компонентах. В деяких випадках з цією ж метою можна скористу-

ватися одним з багатоканальних осцилографів.

Виклик ЛА на робоче поле здійснюється з меню інструментів аналогі-

чно ГС. Подвійний клік по зображенню ЛА відкриває його лицеву панель

(Рис. 3-12Рис. 3-122). Треба обов’язково звернути увагу на узгодженість

установок частоти ЛА і ГС (для моделювання з ідеальними компонентами

конкретне значення не суттєве).

Додаткове налагоджування у вигляді кольору ліній кожного з каналів

аналізатора, а також їх назви можна отримати правим кліком по відповідно-

му провіднику розводки, що приєднаний до входу ЛА (Рис. 3-13).


42

З першого меню можна вибрати колір провідника або його сегмента,

цей же колір отримає часова діаграма каналу ЛА, до якого він приєднаний. З

другого меню, яке викликається із першого опцією "Properties", у полі "Net

Name" можна присвоїти унікальне ім’я виводу, і відповідно, каналу аналіза-

тора, яке буде проставлено перед початком відповідної діаграми (наприклад,

на Рис. 3-12Рис. 3-122 у верхньому лівому куті – канали, позначені як "а1, а2,

а3" – відповідно схемним позначенням виходів логічного пристрою, і "29, 30,

31" – відповідно номерам виходів ГС). Це зручно при багатоканальному ана-

лізі.

Рис. 3-13. Налагоджування кольору і назви каналу ЛА

Після закінчення налагоджувань з’єднань запускається процес іміта-

ційного моделювання і на панелі ЛА з’являються часові діаграми каналів. За


43

мовчазною угодою фон панелі ЛА чорний, кнопкою "Reverse" (Рис. 3.12)

можна змінити його на білий. Кнопка "Reset" очищує поле панелі ЛА.

Горизонтальна вісь панелі діаграм – це вісь часу, її масштаб показаний

зверху поля ЛА. У сервісі ЛА є два курсори, червоний і синій, які після заве-

ршення імітації займають відповідно початкову і кінцеву позиції на осі часу,

їх можна перетягувати мишею у потрібне місце діаграми. У вікнах, розташо-

ваних справа від кнопки зі стрілками "T1" і "T2" (знизу панелі ЛА) відобра-

жуються значення положення курсорів на часовій осі, відстань у часі між ку-

рсорами (T2–T1), а також стан всіх доступних для спостереження діаграм, які

перетинає курсор, у шістнадцятковому коді. Натисканням кнопок зі стрілка-

ми "T1" і "T2" можна переміщувати курсори ЛА вздовж часової осі. Вигляд

такту окремої діаграми відповідає стану входу (каналу) ЛА – виступом уверх,

якщо це одиниця, і залишається на початковому рівні, якщо це нуль. Канал

"Clock Int." показує режим роботи задаючого генератора відліку часу.

Логічний перетворювач (Logic Converter)

Виклик ЛП на робоче поле здійснюється з меню інструментів (див.

Рис. 3-7Рис. 3-7). Подвійний клік по зображенню ЛП відкриває його лицеву

панель. Зліва розташовані клеми-індикатори 8-ми входів А, В, C, E, F, G, Н і

одного виходу OUT, екран для відображення таблиці істинності досліджува-

ної схеми, екран-рядок для відображення її булєвого виразу (у нижній части-

ні). В правій частині панелі розташовані кнопки керування процесом пере-

творення (CONVERSIONS). Схема підключення та лицева панель ЛП з пояс-

неннями зображені на Рис. 3-14.


44

Рис. 3-14. Логічний перетворювач

Можливі варіанти використання перетворювача:

1. Логічний аналіз n-входового пристрою з одним виходом (входи дослі-

джуваного приладу підключаються до клем А, В, ... Н, вихід – до клеми

OUT). Використовуючи кнопки керування отримуємо:

таблицю істинності пристрою, що досліджується;

булєвий вираз, що реалізується пристроєм;

мінімізований булєвий вираз;

таблицю істинності на підставі булєвого виразу;

схему пристрою на логічних елементах без обмеження їх типу;

схему пристрою тільки на логічних елементах І-НІ.

Індикатори

Індикатори можуть показувати стан будь якого вузла цифрової схеми.

При наявності одиниці індикатор світиться. Індикатори можна обрати з меню

"Компоненти" (Рис. 3-15Рис. 3-). В Multisim 9 в наявності індикатори декіль-

кох видів.


45

Рис. 3-15. Вибір індикаторів

У роботі використовуються двійкові та шістнадцяткові індикатори.

Двійкові індикатори "PROBE" у вигляді лампочки та стовпчиковий індикатор

"BARGRAPH" на 10 входів, шістнадцяткові індикатори "HEX_DISPLAY". На

Рис. 3-16 показані індикатори у дії, на панелі ГС набрано комбінацію "101",

відповідно шістнадцятковий індикатор показує значення "5", лампочки

"PROBE" і стовпчиковий індикатор світяться згідно поданим сигналам. Дру-

гий вивід елементу стовпчикового індикатору обов’язково потрібно заземля-

ти. У шістнадцятковому індикаторі треба звернути увагу на підключення

розрядів – його крайній правий вивід відповідає молодшому розряду.


46

Рис. 3-16. Індикатори у дії

Якщо стан виводу чи вузла схеми невизначений, індикатор починає

миготіти.

3.7. Знайомство з NI Multisim. Вводне заняття

3.7.1. Тема роботи

Знайомство з можливостями програми імітаційного моделювання

"Electronics Workbench" (Multisim 9) за тематикою занять з дисципліни

"Комп’ютерна схемотехніка".

3.7.2. Мета роботи

1. Навчитися встановлювати режим відображення елементів згідно євро-

пейським стандартам.

2. Навчитися відкривати файли з результатами моделювання та запускати їх

симуляцію.

3. Навчитися будувати комбінаційні схеми за допомогою:


47

o бібліотеки елементів:

Place Misc Digital,

Place/Component;

o інструментів:

"Wire" (Проводка),

"Junction" (Вузол електричного кола),

"Graphics" (Вставлення малюнка),

"Text" (Вставлення тексту).

4. Навчитися встановлювати параметри провідника:

o "Wire Color",

o "Segment Color",

o "Properties".

5. Навчитися робити графічні копії фрагментів роботи за допомогою ін-

струменту "Capture Screen Area" (Захоплення зображення області екрану).

6. Навчитися досліджувати логічні компоненти та комбінаційні схеми за

допомогою інструментів:

o Logic Converter (Логічний перетворювач),

o Word Generator (Генератор слів),

o Logic Analyzer (Логічний аналізатор).

7. Навчитися зберігати результати моделювання в форматі .ms9

Зміст звіту:


2. Перелік виконаних завдань з графічними копіями екрану.

3. Відповіді на запитання:

o Як вибрати логічний компонент для побудови схеми?

o Як побудувати таблицю істинності логічного компоненту або схеми?

o Як побудувати логічну комбінаційну схему?


48

o Пояснити, що ховається за англомовними абревіатурами

"NAND2, OR2, NOR2, ENOR2, AND3"?


3.7.3. Хід роботи:


2. Відкрити демо-файл

"EWB9/samples/Educational/Sample Circuits/Miscellaneous/3Dparts2.ms9"

3. Запустити програму імітації.

4. Закрити файл.

5. За допомогою меню "Place Misc Digital" викликати на робоче поле логічні

елементи NAND2, OR2, NOR2, ENOR2, AND3.

6. Викликати на робоче поле прилад "Логічний Перетворювач" (Logic Con-

verter).

7. З’єднати вибраний логічний компонент з приладом "Логічний Перетво-

рювач" за допомогою інструменту "Wire".

8. Провести дослідження логічного компоненту приладом "Логічний Пере-

творювач" (Logic Converter).

9. Результати дослідження скопіювати у цей звіт за допомогою інструменту


ну).

10. Побудувати RS-тригер та провести його дослідження за допомогою ін-

струментів Word Generator (Генератор Слів) та Logic Analyzer (Логіч-

ний Аналізатор).



ну).и

12. Дати відповіді на запитання.


49

13. Зробити висновки роботи.


3.7.4. Виконання лабораторної роботи

Рис. 3-17. Побудова таблиці істинності за допомогою Логічного Аналізатора

для двохвходового логічного компоненту "І-НІ (И-НЕ)"


50


для двох-входового логічного компоненту "АБО (ИЛИ)"


для двох-входового логічного компоненту "АБО-НІ (ИЛИ-НЕ)"


51

Рис. 3-20. Побудова таблиці істинності за допомогою Логічного Аналізатора для двох-входового логічного компоненту "виключаюче АБО-НІ (искючаю-

щее ИЛИ-НЕ)"


для трьох-входового логічного компоненту "І (И)"


52

Рис. 3-22. Побудова RS-тригера та його дослідження за допомогою Генера-

тора Слів та Логічного Аналізатора

3.7.5. Відповіді на запитання:

Як вибрати логічний компонент для побудови схеми?

Відповідь: Скористатися пунктом меню "Place Misc Digital" або

"Place/Component".

Як побудувати таблицю істинності логічного компоненту або схеми?

Відповідь: Скористатися віртуальним приладом Логічний Конвертор

Як побудувати логічну комбінаційну схему?

Відповідь: Скористатися бібліотекою компонентів "Place Misc Digital"

а також інструментами "Wire" (Проводка), "Junction" (Вузол електрич-

ного кола)

Пояснити, що ховається за англомовними абревіатурами назв компо-

нентів "NAND2, OR2, NOR2, ENOR2, AND3 ?"

Відповідь: NAND2 – логічний компонент двохвходовий І-НІ (И-НЕ)


53

OR2 – логічний компонент двохвходовий АБО (ИЛИ)

NOR2 – логічний компонент двохвходовий АБО-НІ (ИЛИ-НЕ)

ENOR2 – логічний компонент двохвходовий викл.АБО-НІ

(исключающее ИЛИ-НЕ) від "eliminate NO-OR".

AND3 – логічний компонент трьохвходовий І (И)

3.7.6. Висновки:

В роботі відбулося знайомство з програмним пакетом імітаційного мо-

делювання Multisim 9, з віртуальними приладами "Логічний Конвертор",

"Генератор Слів" та "Логічний Аналізатор", було побудовано RS-тригер та

проведено його дослідження. Інструмент "Логічний Конвертор" зробив мож-

ливим швидку побудову таблиць істинності для логічних компонентів та

схем. Використання інструментів "Генератор Слів" та "Логічний Аналізатор"

зробило можливим вести дослідження складних комбінаційних схем, аналі-

зувати поведінку логічного пристрою в залежності від комбінації вхідних

слів.

3.8. Питання, тести для самоконтролю (NI Multisim 9)

1. Що містить вікно програми Multisim?

2. Які команди меню програми ви знаєте?

3. Для чого призначено меню File?

4. Для чого використовується меню Simulate?

5. Меню Analysis, призначення, команди.

6. Якою командою можна відновити схему в її первинному вигляді після

внесених змін?

7. Якими командами можна змінити графічне зображення компоненту (на-

приклад, конденсатора)?

8. Що таке підсхема і як її зробити?

9. Що позначає виділення об'єкту?


54

10. Якою командою можна привласнити компоненту позиційне позначення

(C1, C2, R1 і так далі) і яке правило використовується при привласненні

позиційних позначень однотипних компонентів?

11. Яким чином можна міняти шрифт символів і його атрибути?

12. Яким чином можна отримати короткі відомості про модель конкретного

компонента?

13. Яким чином включаються в електричне коло амперметр і вольтметр?

14. Яким чином за допомогою осцилографа можна отримати значення амплі-

туди сигналу і його частоти?

15. Яким чином можна отримати різнокольорові осцилограми сигналів на

екрані осцилографа і як їх рознести по вертикалі для зручності спостере-

ження?

16. Які типи логічних елементів ви знаєте?

17. Назвіть основні параметри логічних компонентів.

18. Приведіть класифікацію базових елементів і перерахуйте їх основі пара-

метри.

19. Які типи логічних пристроїв представлені на панелі бібліотек компонен-

тів?

20. Яким чином можна скласти бібліотеку моделей компонентів, складену з

вітчизняних комплектуючих?

21. Як вибрати логічний компонент для побудови схеми?

22. Як побудувати таблицю істинності логічного компоненту або схеми?

23. Як побудувати логічну комбінаційну схему?

24. Як побудувати послідовність слів на вході логічного пристрою?"

25. Як налагодити Логічний Аналізатор для відображення вхідних сигналів з

врахуванням назви вхідного сигналу та використати кольорову "леген-

ду"?

26. Як розмістити в схемі індикатор?

Розділ 4. Практична та лабораторна робота №1

55

4. ПРАКТИЧНА ТА ЛАБОРАТОРНА РОБОТА №1. ТЕМА:

Основні поняття теорії множин. Задання перемикаючих функцій.

Мінімізація перемикаючих функцій. Синтез перемикаючих функцій.

4.1. Теоретичні відомості

Способи задання функцій перемикання

Функції перемикання (булєві функції). Функції, так саме як і їхні аргументи,

набувають тільки одного з двох значень 0 або 1, називають функціями пере-

микання (ФП). Ці функції можна задавати табличним, аналітичним, число-

вим, графічним та іншими способами.

Табличний спосіб. Функції перемикання можна задавати таблицями

істинності, в яких значення функції f(x1, x2, …, xn) подаються для всіх можли-

вих наборів значень аргументів x1, x2, …, xn. Для визначеності кожному набору

n ставиться у відповідність 2n-розрядне двійкове число – номер набору. Фун-

кція n аргументів визначається на 2n наборах.

На 2n наборах аргументів можна задати n22 різних функцій перемикання

n аргументів. Наприклад існують 256 різних ФП трьох аргументів.

Кожній ФП n аргументів можна присвоїти номер, що відповідає 2n-

розрядному двійковому числу, яке являє собою значення ФП на всіх 2n набо-

рах.

Функції перемикання одного та двох аргументів (табл. 4.1 і 4.2) мають

спеціальні значення та форми позначення.

Таблиця 4.1

ФП одного аргументу

х 0 1 Позначення Найменування

f0 (x) 0 0 0 Константа 0

f1 (x) 0 1 x Змінна х

f2 (x) 1 0 x Інверсія х

f3 (x) 1 1 1 Константа 1


56

Таблиця 4.2

ФП двох аргументів

x 0 0 1 1 Клас функцій

y 0 1 0 1 A B C D E

Позначення Найменування

f0 0 0 0 0 * – – * * 0 Константа 0

f1 0 0 0 1 * * – * – yxyxxy &,, Кон’юнкція

f2 0 0 1 0 * – – – – yx Заборона за у

f3 0 0 1 1 * * * * * х Змінна х

f4 0 1 0 0 * – – – – xy Заборона за х

f5 0 1 0 1 * * * * * у Змінна у

f6 0 1 1 0 * – – – * yx Сума за модулем

f7 0 1 1 1 * * – * – x y, x+y Диз’юнкція

f8 1 0 0 0 – – – – – x↓y Функція Пірса

f9 1 0 0 1 – * – – * х~у Рівнозначність

f10 1 0 1 0 – – * – * y Інверсія у

f11 1 0 1 1 – * – – – y→x Імплікація від у до х

f12 1 1 0 0 – – * – * x Інверсія х

f13 1 1 0 1 – * – – – х→у Імплікація від х до у

f14 1 1 1 0 – – – – – х|y Функція Шеффера

f15 1 1 1 1 – * – * * 1 Константа 1

Примітка. Зірочкою позначено належність функції f (x, y) до того чи

іншого класу.

Функцію перемикання від будь-якої кількості аргументів можна буду-

вати за допомогою елементарних ФП одного і двох аргументів, використо-

вуючи суперпозицію – підставлення одних функцій в інші замість їхніх аргу-

ментів.

Наприклад, коли f(a, b)= a b і b= c d, то f(a, b, c)= a c d.


57

Аналітичний спосіб. ФП можна подати у вигляді виразу (формул) зі

змінних, поєднаних символами логічних операцій. Кожну ФП можна подати

виразами різного вигляду.

Для однозначності запису ФП застосовують канонічні форми, при яких

кожній ФП відповідає тільки один вираз стандартного типу. Будь-які інші

вирази дістають перетворенням канонічних форм.

Основні елементи виразів у канонічних формах являють собою консти-

туенти одиниці та нуля.

Конституента 1 – це ФП n аргументів, яка дорівнює 1 тільки на одному

наборі аргументів і нулю на всіх інших. Цю властивість має, наприклад, фун-

кція f1(x, y, z) (табл. 5.3), яка дорівнює 1 тільки на одному наборі за номером

7 (у десятковій системі):

f1(x, y, z) = (0, 0, 0, 0, 0, 0, 0, 1) має номер 7, оскільки аргументи

x = y = z = 1 (111(2) = 7(10)).

Таблиця 4.3

ФП трьох аргументів

x 0 0 0 0 1 1 1 1

y 0 0 1 1 0 0 1 1

z 0 1 0 1 0 1 0 1

f1(x, y, z) 0 0 0 0 0 0 0 1

f2(x, y, z) 0 0 0 0 0 1 1 1

f3(x, y, z) 0 0 0 1 0 1 1 1

Правило запису конституенти 1. Кон’юнкція всіх n аргументів ФП

порівнюється з n-розрядним двійковим номером набору, на якому ФП дорів-

нює 1. Над змінною, яка має значення 0, ставиться знак інверсії. Наприклад,

f2(x, y, z) на наборі 5 (1, 0, 1) має значення 1. Тоді цю функцію можна записа-

ти в аналітичному вигляді як zyx . Для ФП n аргументів можна записати 2n рі-

зних конституент 1.


58

Будь-яку ФП можна подати у вигляді комбінації її конституент.

Диз’юнкція конституент 1, які дорівнюють 1 на тих самих наборах, що

й дана ФП, має назву досконалої диз’юнктивної нормальної форми (ДДНФ)

функції. ДДНФ є аналітичною моделлю табличного задання ПФ, а тому ви-

значає її однозначність.

Досконалою кон’юктивною нормальною формою (ДКНФ) функції є

кон’юнкція конституент 0, які дорівнюють 0 на тих наборах, що й дана ФП.

Конституента 0 є ФП, яка дорівнює 0 тільки на одному наборі, а на решті на-

борів дорівнює 1.

Правило запису конституенти 0. Диз’юнкція всіх n аргументів ФП по-

рівнюється з n- розрядним двійковим номером набору, на якому ФП дорів-

нює 0. Над змінною, яка має значення 1, ставиться знак інверсії. Конституен-

та 0 функції f2(x, y, z) на наборі 5 (1, 0, 1) має вигляд zyx .

ДДНФ функції ,),,(23 xyzzxyzyxyzxzyxf

ДКНФ функції ).)()()((),,(23 zyxzyxzyxzyxzyxf

Вибір ДДНФ або ДКНФ для запису ФП визначається кількістю нулів

або одиниць у табличному заданні. Найзручніше використовувати ДДНФ,

оскільки в ній немає дужок. Існують і інші форми задання ФП, як, наприклад,

поліном Жегалкіна, але вони надалі не розглядаються, на практиці застосо-

вуються рідко.

Із ДДНФ і ДКНФ можна дістати коротші форми – диз’юнктивну нор-

мальну форму (ДНФ) або кон’юктивну нормальну форму (КНФ). ДНФ на

відміну від ДДНФ складається з диз’юнкцій елементарних кон’юнкцій. Кон-

ституента 1 являє собою граничний випадок елементарної кон’юнкції.

ДНФ не є досконалою формою, коли хоча б одна з кон’юнкцій у ній

виявляється не конституентою 1, а елементарною кон’юнкцією. Така, напри-

клад, функція zyxxzyxf ),,( або cbaabcbaf),,( .

КНФ складається з елементарних диз’юнкцій. Функція не є доскона-

лою формою, коли інверсія в ній охоплює одночасно більш ніж одну змінну.


59

Такі, наприклад, функції ).)((),,(;),,(_____________

zyxzyxzyxfabcabcbaf

Числовий спосіб. Для числового кодування ДДНФ або ДКНФ викори-

стовують символи “ ” або “” і номери наборів, на яких ФП дорівнює від-

повідно 1 або 0. Наприклад,

).4,2,1,0()4210(),,();7,6,5,3()7653(),,(

23

23

zyxfzyxf

Спеціальною формою Є така, при якій індекс і у функції fi(a,b,c,d,…,z)

кодує розміщення 1 і 0 у табличному відображенні ФП (див. табл. 5.1, 5.2).

Графічний спосіб. Графічно ФП зображаються діаграмами Дейча, або

картами Карно, які мають вигляд таблицями зі спеціальним розміщенням

конституент. У діаграмі Вейча сусідніми завжди є дві конституенти, що різ-

няться наявністю або відсутністю інверсій тільки в однієї й тієї самої змінної.

Діаграми Вейча для функцій n аргументів при n=2, 3, 4 зображено на

рис. 4-1 – 4-3.

n=2 y __

y

x yx yx __

x yx yx

Рис. 4-1

n=3 y __

y

x zyx zyx zyx zyx __

x zyx zyx zyx zyx

z z z

Рис. 4-2

n=4 b b

dcab dcab dcba dcba c a

dabc abcd cdba dcba

dbca bcda cdba dcba c


60

dbca bcda cdba dcba a

dcba dcba dcba dcba c

d d d

Рис. 4-3

Записуючи ФП як діаграму Вейча, у комірки заносять 1 і 0, що відпові-

дають конституентам 1 або 0. На рис. 5.4 діаграмою Вейча зображено функ-

цію .),,(23 xyzyzxzyxzxyzyxf

n=3

f23

y

__

y

x 1 1 1 0 __

x 0 1 0 0

z z z

Рис. 4-4

На діаграмі ФП трьох аргументів сусідніми є також комірки, розміщені

у крайніх лівій та правій частинах діаграми, нижній і верхній її частинах.

Діаграми Вейча застосовуються для зображення ФП аргументів при

n10, оскільки зі зростанням значення n діаграма стає менш наочною і кори-

стуватися нею дуже важко.

2. Мінімізація форм функцій перемикання

ФП – це математичні моделі, на основі яких будуються схеми ЕОМ. У

теорії ФП важливу роль відіграє відшукання мінімальної форми функції. У

булєвій алгебрі мінімальними вважаються диз’юнктивні (кон’юнктивні) нор-

мальні форми ФП, які містять найменшу кількість літер у всіх членах. Кано-

нічною задачею мінімізації називають задачу відшукання мінімальної

ДНФ (КНФ). Подальша мінімізація можлива на основі форм запису із засто-

суваннями дужок у булєвих виразах.

Приклад. Знайти скорочену ДНФ функції

.),,,(__________

dcbacbadcbadcadcbaf


61

▲ Щоб дістати ДДНФ, замінимо добуток __

dca на )(_

bb і __

cba на )(_

dd . Маємо:

dcbadcbadcbadcbadcbadcabdcbaf_

6

___

5

__

4

___

3

____

2

___

1),,,( .

Після склеювання членів 1 – 2, 1 – 5, 2 – 3, 2 – 6, 3 – 5, 4 – 5 виконуєть-

ся така функція: _______

________

),,,( cbadcacbadcbdcbdcadcbaf .

Усі вихідні конституенти брали участь у склеюванні і поглинулися

здобутими коротшими виразами. Склеювання здобутих членів виразу дає та-

ку скорочену функцію: .),,,(____

___

cbacbadcdcbaf

На другому етапі склеювання всі члени, крім двох останніх, поглину-

лися кон’юнкцією __dc . Подальше склеювання неможливе, оскільки здобута

ДНФ є скороченою.

Члени скороченої ДНФ є простими імплікантами, які поглинають одну

або кілька конституент 1. Диз’юнкція простих імплікант, жодна з яких не

можна вилучити, має назву тупикової ДНФ. Функція може мати кілька тупи-

кових форм. Тупикові форми з мінімальною кількістю літер є мінімальними

ДНФ.

Мінімальну форму функції зручно визначати за допомогою імплікант-

ної матриці-таблиці (табл. 5.4), у вертикальні входи якої заносяться консти-

туенти, а горизонтальні входи – усі прості імпліканти даної ДНФ. На перети-

ні рядка з імплікантою і стовпцем, що містить поглинену конституенту ста-

виться символ *. Мінімальна кількість імплікант найменшої довжини, які по-

кривають усі конституенти в стовпцях, утворює мінімальну ДНФ.

Приклад. Знайти мінімальну ДНФ функції

__

6

__

5

__

432

___

1

_

),,( zyxzyxzyxcbayzxzyxzyxf


62

▲ Після склеювання членів 1 – 2, 1 – 3, 2 – 6, 3 – 5, 4 – 5, 4 – 6 і всіх

поглинань отримуємо скорочену ДНФ .),,(______

zyzxxyyxyzzxzyxf Ім-

плікантну матрицю цієї функції зображено у табл. 5.4.

Таблиця 5.4 Імплікантна матриця

Конституенти 1

zyx_

zyx__

zyx _zyx

__zyx

___zyx

№ з/п

Прості імпліканти

1 2 3 4 5 6 1

zx_

2 zy

3 __

yx

4 yx

5 _zx

6 __

zy

Мінімальна кількість імплікант, що поглинають усі конституенти 1,

дорівнює трьом. Дана ДНФ має дві мінімальні форми: ___

1 ),,( zyxyzxzyxf і .),,(___

2 zxyxyzzyxf

Існують кілька інших тупикових форм, які не є мінімальними, напри-

клад: ____

3 ),,( zxxyyxzxzyxf і .),,(_____

4 zyzxxyyxyzzyxf ▲

Приклад. Знайти скорочену ДНФ функції: yzyzxyxzyxf __

),,( .

▲ Перший і другий члени формули припускають узагальнене склею-

вання як за х, так і за у, але утворювані при цьому добутки рівні нулю, оскі-

льки містять одну із букв (х або у) разом з її інверсією. Відмінний від нуля

результат дає узагальнене склеювання першого і третього членів:

.),,(__

xzyzyzxyxzyxf Повторне узагальнене склеювання (третього і чет-

вертого членів) дає yz, що вже є у формулі. Після елементарного поглинання

yzyzyzx _

дістаємо .),,(_

xzyzyxzyxf ▲

* *

*

* *

* *

* *

* *


63

Подвійне дуальне перетворення. Для утворення скороченої ДНФ із

довільної ДНФ пропонується метод подвійного дуального перетворення: коли

в довільній ДНФ функції замінити символи логічних операцій дуальними

(кон’юнкцію диз’юнкцією і навпаки), потім знову замінити знаки логічних

операцій дуальними, розкрити дужки і виконати всі елементарні поглинання,

то дістанемо скорочену ДНФ цієї функції.

Приклад. Знайти скорочену ДНФ функції .),,(__

yxxzzxyzyxf

▲ Перший дуальний перехід та розкриття дужок дає такий результат:

))(())()((____

yzzxxyzyxyxzxzyx

.___

yzxyzxyyzyzxxyzxyxy ▲

Нерідко поряд із відшуканням скороченої ДНФ прямого значення до-

водиться відшукувати скорочену ДНФ інверсної функції. У цьому разі при

першому дуальному переході слід замінити всі значення змінних їх інверсія-

ми; після розкриття дужок і поглинання утворюється скорочена ДНФ інверс-

ної функції. При другому дуальному переході потрібно змінні ще раз заміни-

ти інверсіями. Після розкриття дужок і поглинання утворюється скорочена

ДНФ прямого значення функції. Цей метод, не використовуючи операцій не-

повного або узагальненого склеювання, потребує подання функцій у довіль-

ній ДНФ, а далі можна вже виконувати операції звичайного алгебраїчного

характеру, що дуже важливо за відсутності навичок у перетворенні булєвих

функцій.

Графічний метод мінімізації ФП. За невеликої кількості змінних мі-

німальні форми ФП зручно будувати за допомогою діаграм Вейча. Із способу

побудови діаграм Вейча випливає, що суміжні клітинки завжди містять дві

конституенти, які відрізняються тільки значеннями однієї літери (прямої та

інверсної). Наприклад, х і _x . Такі дві суміжні конституенти можна склеюва-

ти. Дві суміжні клітинки, що мають спільні частини, крім однієї літери, вва-

жаються однаковими. Будь-які чотири суміжні клітинки, яким відповідає спі-


64

льна частина, що містить на дві літери менше, також вважаються однакови-

ми. Отже, можна склеювати суміжні 2і клітинки діаграми. Чим більша площа,

що її покриває імпліканта (2і клітинок діаграми), тим більш скорочений її

аналітичний запис. Для відшукання мінімальної ФП потрібно визначити

найменше покриття всіх одиниць імплікантами, кожна з яких включає в себе

максимально можливу кількість одиниць

Приклад. Знайти мінімальну форму функції ).6,5,4,3,2,1(),,( zyxf

▲ У цьому разі конституенти входять одночасно у три різних покриття

(рис. 5.5) Мінімізуючи функцію, дістаємо скорочену ФП:

.),,(___

yxzxzyzyxf

n=3 y __

y

x

1 0 1 1

__

x 1 1 1 0

z z z

Рис. 4-5

Під час роботи з діаграмами Вейча слід пам’ятати, що спільними у них

є також клітинки на межах рядків та стовпців. З урахуванням цього вираз для

функції )6,5,4,3,2,1(),,( zyxf (рис. 4-6) після мінімізації має такий вигляд:

.),,(___

xyzyzxzyxf

n=3 y __

y

x 1 0 1 1


65

__

x 1 1 1 0

z z z

Рис. 4-6

Мінімізуючи функцію )7,5,4,1(),,( zyxf (рис. 5.7), дістаємо скороче-

ну ФП: .),,(__

yxzyxzzyxf

n=3 y __

y

x 0 1 1 1 __

x 0 0 1 0

z z z

Рис. 4-7

Мінімізуючи функцію ),,,( dcbaf , зображену на рис. 4-8, дістаємо ско-

рочену ФП: .),,,(__

DCdcbaf

n=4 b b

1 1 1 1 c

a 0 1 1 0

0 1 1 0

c

a 1 1 1 1 c

d d d

Рис. 4-8

Діаграму Вейча можна мінімізувати в КНФ, читаючи „по нулях”. Для

цього відповідні нулі змінних (літер) потрібно інвертувати, з’єднання нулів

читати як диз’юнкції, а з’єднання таких диз’юнкцій – як кон’юнкції. Напри-

клад, для функції, наведеної на Рис. 4-9, ,),,( yxzyxf а для функції, зобра-

женої на Рис. 4-10, ).)()((),,(____

zyzxzyxzyxf


66

n=3

y

__

y

x 1 1 1 1 __

x 1 1 0 0

z z z

Рис. 4-9

n=3

y

__

y

x

0 1 0 1

__

x 1 0 0 1

z z z

Рис. 4-10

Частково визначені ФП. Деякі комбінації вхідних сигналів на входи

схем можуть не подаватися. Такі комбінації сигналів називають недозволени-

ми або невизначеними. Робота схем з недозволеними комбінаціями вхідних

сигналів описується частково визначеними ПФ, інакше кажучи, функціями,

значення яких визначено не на всіх наборах аргументів. Умови функціону-

вання схем не порушуються, коли значення вихідних сигналів, що відпові-

дають недозволеним комбінаціям вхідних сигналів, вибираються довільно (у

двійковому структурному аналізі 1 або 0, а у трійковому ще є 0,5).

При мінімізації частково визначеної ФП її значення на недозволених

наборах довизначаються так, щоб результуюча форма була мінімальною.

При графічному способі мінімізації частково визначених ФП їхню мі-

німальну форму знаходять оптимальним розміщенням одиниць і нулів на не-

дозволених наборах.


67

Наведемо приклад функції ),,( zyxf , яка набуває значення 1 на наборах

3 і 5 і не визначена на наборах 0 і 1 (табл. 4-5 та рис. 4-11)

Таблиця 4-5

Функція трьох змінних

x 0 0 0 0 1 1 1 1

y 0 0 1 1 0 0 1 1

z 0 1 0 1 0 1 0 1

f(x, y, z) – – 0 1 0 1 0 0

n=3

y

__

y

x 0 0 1 0 __

x 0 1 – –

z z z

Рис. 4-11

Довизначення функції на наборі zyx__

одиницею, а на наборі ___

zyx нулем

(рис. 4.12) дає .),,(____

zyzxzyxf

При довизначенні обох наборів одиницями дістаємо довшу форму фу-

нкції ,.),,(________

yxzyzxzyxf а при довизначенні нулями має-

мо .),,(____

zyxyzxzyxf

При мінімізації методом Квайна частково визначеної ФП на всіх неви-

значених наборах призначаємо одиницю, дістаючи нову повністю визначену

ДДНФ. Записавши скорочену форму цієї ПФ, побудуємо імплікантну матри-

цю для знайдених простих імплікант і конституент.1 вхідної ФП. Довизначе-

ні конституенти нової ФП до неї не включаються. Мінімальну ДНФ за імплі-

кантною матрицею знаходять звичайним способом. Для функції, наведеної в

табл. 4-6, нова ДДНФ має вигляд zyxyzxzyxzyxzyxf______________

),,( .


68

n=3

y

__

y

x 0 0 1 0

__

x 0 1 1 0

z z z

Рис. 4-11 Рис. 4-12

Відкидаючи нові конституенти 1, побудуємо імплікантну матрицю

(див. табл. 5.11), з якої дістаємо мінімальну ДНФ .),,(____

zyzxzyxf Перший

рядок матриці порожній, оскільки імпліканта ____

yx відповідає двом відкинутим

конституентам 1.

Проблема факторизації. Розв’язуючи канонічну задачу мінімізації

ФП, дістаємо мінімальні ДНФ функцій. Проте, така форма функції не завжди

дає потрібний вираз у булєвій алгебрі.

Наприклад, мінімальну функцію zyzxzyxf ),,( можна легко пере-

творити у простішу функцію ).(),,( yxzzyzxzyxf Для реалізації функ-

ції у першому випадку треба використати три логічних елементи, що мають

загальним шість входів, а у другому випадку – два елементи із загальною кі-

лькістю входів, що дорівнює чотирьом.

Проблема побудови виразів для булєвої функції, що використовує

найменшу кількість операцій диз’юнкції та кон’юнкції, називається пробле-

мою факторизації. Загальних методів розв’язування цієї проблеми поки що

не існує, але в деяких випадках її можна розв’язати, якщо винести спільні

множники за дужки.

Нехай маємо, наприклад, мінімальну ДНФ

.),,,,,( bcdfacdeabfabefedcbaf

Таблиця 4-6

Імлікантна матриця

yzx__

zyx__

____

yx

zx__

zy__

*

*


69

Виносячи спільні множники за дужки і виконуючи відповідні операції,

дістаємо:

).()()()()(),,,,,( bfaecdabbfaecdbfaeabbfaecdfeabfedcbaf

Мінімізація КНФ. Іноді найпростіший вираз функції дає не

диз’юнктивна, а кон’юнктивна нормальна форма. Теорія мінімізації КНФ па-

ралельна теорії мінімізації ДНФ, оскільки ці форми функції дуальні. Проте,

відшукання мінімальних КНФ можна звести до застосування відомих спосо-

бів побудови мінімальних ДНФ, а саме: для знаходження мінімальної КНФ

функції слід у табличному зображенні заданої ПФ замінити всі одиниці ну-

лями, а нулі – одиницями. Далі в будь-який спосіб знайти мінімальну ДНФ

нової функції, а потім інвертувати її і перетворити за формулами де Моргана.

Нехай, наприклад, потрібно знайти мінімальну КНФ функції

).4,3,2(),,( cbaf Заміна нулів одиницями і одиниць нулями у таблиці функції

дає _____

1 )4,3,2(),,( cbabcacbacbaf , мінімальна форма якої має результат:

.),,(___

1 cbabacbaf

У результаті інвертування та перетворення цієї функції за формулами

де Моргана дістаємо ).)((),,(__

11 cbabacbaf При мінімізації функції

),7,6,5,1,0(),,( cbaf що дорівнює функції ),4,3,2(),,( cbaf дістаємо дві міні-

мальні ДНФ функції ,),,(____

bacbabbaacabcbaf складніші, ніж КНФ.

У цьому прикладі мінімальну КНФ простіше було б знайти графічно,

розглянувши діаграму Вейча „за нулями”.

Функціональна декомпозиція. Іноді функцію ),...,( 1 nxxf можна подати

у вигляді ],...,),.,..,([),...,( 11121 ksn zzyyFFxxf або ]),([)( 12 ZYFFXf , де Y={y1,…,

ys} і Z={z1,…, zk} – такі підмножини множини X={x1, . . . , xn}, що Х= Y Z.

Таке подання функції через підфункції називається функціональною декомпо-

зицією.

Якщо кожна змінна з Х може належати тільки одній підмножині Y або

Z, то називається найпростіше роздільною.


70

Нехай задано функцію .),,,(__

acbcdbadcbaf Перетворення

)( bacbcac і _________

baba дають ).(),,,(__

bacdbadcbaf Таким чином,

)],,([),,,( 12 baFFdcbaf де baF 1 і .11

__

2 cFdFF

Узявши __

1 baF , дістаємо .1

__

12 cFdFF Нероздільна декомпозиція

означає, що деякі змінні з Х можуть одночасно належати підмножинам Y і Z.

Коли, наприклад, задано функцію ,),,,,(___

ebdbcadebaedcbaf то при

Fadebaadeba )(__

і ______

)( ebdbedbF маємо

),(],,),,([),,,,(___

1112 ecFaFecaedbFFedcbaf де ._

1 debF

Змінна е цієї функції входить одночасно в підмножину Y і в підмножи-

ну Z, оскільки },,{ edbY , а },,{ ecaZ і }.{eZY Це і є нероздільна декомпо-

зиція.

У результаті декомпозиції функції можна діставати найпростіші вира-

зи.

2. Синтез комбінаційних схем

Синтез комбінаційних схем можна поділити на таки етапи:

1) словесний опис закону функціонування схеми і видача вимог до неї;

2) формалізоване подання заданої функції;

3) мінімізація форми функції;

4) зведення функції до потрібного елементного базису;

5) створення креслення схеми;

6) виготовлення виробу.

Словесний опис. Словесний опис має повно і точно характеризувати

задачу, для реалізації якої призначено пристрій, що синтезується. На цьому

етапі формуються також критерії до швидкодії і апаратних витрат, а також до

системи елементів, які потрібно використовувати для побудови схеми.

Задачу можна поставити в такій спосіб. Для збільшення достовірності

даних використати потрійне дублювання апаратури, при якому одна й та са-


71

ма задача розв’язується трьома блоками (або трьома ЕОМ) одночасно. Вихі-

дні дані цих трьох блоків подаються на елемент, який видає сигнал порівнян-

ня сигналів прийми двох блоків. Потрібно побудувати схему цього елемента,

що працює за принципом більшості. Такий елемент називають мажоритар-

ним, або кворум-елементом. Швидкодія елемента має бути найбільшою (мак-

симальною), апаратурні витрати – найменшими (мінімальними).

Типові системи елементів ЕОМ реалізують функціонально повні сис-

теми ФП. Умовні графічні позначення логічних елементів, застосовувані в

технічній документації і літературі згідно з ГОСТ 2.743 – 72, зображено на

Рис. 4-13.

Вхід елемента може бути з’єднано тільки з одним виходом іншого еле-

мента, а вихід елемента – із входами кількох елементів паралельно. З’єднання

виходу елемента з його входом безпосередньо або через інші елементи в

комбінаційних схемах не припускається.


72

Фізичні сигнали в елементах пристроїв ЕОМ мають набувати двох різ-

них значень, які позначаються двома логічними символами “0” або “1”. При

переході від символу “0” до символу “1” або навпаки (від “1” до “0”) фізич-

ний сигнал набуває проміжного значення логічної невизначеності “0,5”, яке є

невідомим, оскільки в ЕОМ розглядаються тільки два сталі логічні значення

“1” або “0”. Характеристики фізичного сигналу наведено на Рис. 4-14.

Логічна невизначеність використовують, аналізуючи схеми ЕОМ на

здатність роботи.

Кон’юнкцію, диз’юнкцію та інверсію сигналів, що мають три значення

(“1”; “0,5”; “0”), обчислюють за формулами багатозначної логіки:

);(min1 ixix

n

i

(4-1)

Логічна “1”

Логічна невизначеність “0,5”

Логічний “0”

t

U

Рис. 4-14

0 t1 t2

& 1 1 1 &

Рис. 4-13

И(І) ИЛИ(АБО) НЕ(НЕ) ИЛИ-НЕ(АБО-НЕ) И-НЕ(І-НЕ)


73

);(max1 ixix

n

i

(4-2)

.1_

xx (4-3)

Наприклад, знайдемо ФП, що описує роботу схеми, наведеної на

Рис. 4-15.

Елементи схеми ФП реалізують такі функції:

.);)(();)((

;)(;;;______

___

4

___

321

zyxCyzzyxByzzyxA

yzzyfyzfyzfzyf

Визначення вихідних функцій тієї чи іншої схеми за її структурою є

лише початковим етапом аналізу цієї схеми. Аналіз можна проводити не

тільки для перевірки закону функціонування схеми, а й з метою розробки ді-

агностичних та контролюючих тестів, за допомогою яких перевіряють роботу

схеми та виявляють критичні режими.

При аналізі схем широко застосовується комп’ютерне моделювання їх-

ньої роботи.

1

& 1 &

&

1

1

x

y

z

f1

f2 f3

f4

A

B

C

Рис. 4-15


74

Головний критерій якості схем полягає в тому, що вони мають задово-

льняти дві основні вимоги: максимальна (або задана) швидкодія та мінімум

апаратурних витрат. Ці вимоги взаємно виключні, тому основною методоло-

гічною проблемою є задовільне розв’язання суперечності між ними.

Мінімальна кількість входів схеми досягається в разі синтезу схем мі-

німальних структурних формул, побудованих на основі мінімальних ДНФ

(КНФ), із подальшим переходом до запису в дужках.

Швидкодія комбінаційних схем залежить від кількості рівнів елементів

між входами і виходами. Схема, зображена на Рис. 4-15, містить чотири рівні

елементів.

Робота комбінаційних схем із K входами і n виходами описується су-

купністю n функцій K аргументів. У разі незалежної мінімізації цих функцій

загальна схема містить n окремих схем. Загальну схему можна скоротити, ба-

гаторазово скориставшись виразами, що повторюються в тих чи інших стру-

ктурних формулах. Спільна мінімізація формул ґрунтується на спільній фун-

кціональній їх декомпозиції. У найпростіших випадках спільні вирази в

окремих формулах легко знайти безпосереднім порівнянням.

Коли, наприклад, робота схеми описується функціями

bcbaabcbabaabcbaf ____

),,(;),,( ,

то завдяки запису типу bccbafcba ),,(),,( загальна схема зменшиться з 15

до 10 елементів.

Ідея мінімізації схем із багатьма виходами полягає в тому, щоб дістати

такі вирази для сукупності ФП, в яких оптимально використовуються члени,

спільні для кількох функцій. Мінімальною має бути сукупність ФП загалом, а

вирази для окремих функцій при цьому можуть не бути мінімальними.

Аналітичній спосіб спільної мінімізації ДНФ функцій. Спільну мі-

німізацію сукупності функцій nfff .,..,, 21 у нормальній формі виконують у три

етапи. На першому етапі знаходять прості імліканти функцій nfff .,..,, 21 і всіх

можливих добутків функцій .......;...;; 21;3121 ni ffffffff


75

Найпростіші імпліканти добутку функцій є імпліканти, спільні для всіх

функцій, які входять у добуток.

На другому етапі за допомогою імплікантної матриці відшукують най-

простіші формули для подання функцій імплікантами. В імплікантну матри-

цю заносять усі знайдені найпростіші імпліканти і всі коституенти функцій

сукупності; при цьому багато конституент є спільними для кількох функцій

.,,1 kff Поглинання конституент імпликантами позначають у підстовпцях

значком «*». Після заповнення матриці вибирають систему імплікант, яка по-

глинає всі конституенти всіх функцій і до того ж містить мінімальну кіль-

кість літер і членів.

На третьому етапі здобуті для окремих функцій вирази переглядають,

щоб виявити, чи можна й далі спрощувати сукупність функцій об’єднанням

окремих імплікант у кожній функції.

Графічний спосіб спільної мінімізації ДНФ. За невеликої кількості

змінних найзручніше використовувати графічний спосіб спільної мінімізації

функцій.

Нехай функції f1, f2, f3 задано діаграмами Вейча (Рис. 4-16 – Рис. 4-18).

Рис. 4-16

f1 b b

1 1 1 1 c

a 1 1 1 1

1 1

c

a c

d d d

Рис. 4-17

f2 b b

1 1 c

a 1 1

1 1 1

c

a 1 c

d d d

f3 b b

1 1 1 c

a 1 1

1 1 1 1

c

a 1 c

d d d

Рис. 4-18

Побудуємо спільну діаграму для функцій f1 f2, f3 (Рис. 4-19; цифра-

ми 1, 2, 3 позначено місця конституент функцій f1, f2, f3) і за цією діаграмою


76

знайдемо найпростіші імпліканти функцій та їхні добутки. При цьому насам-

перед потрібно виявити всі найпростіші імпліканти, що накривають одиниці

тільки однієї функції (на Рис. 4-20. – імпліканта 1 для функції f3).

Виявляючи такі імпліканти, їх наносять на діаграми функцій f1, f2, f3.

Далі виявляють імпліканти для всіх можливих добутків функцій:

f3 – 1; f2, f3 – 2; f1, f3 – 3; f1, f2,– 4; f1, f2, f3 – 5; f1, f3 – 6 (див. разом рис.5.19

і 5.20).

f1, f2, f3 b b

1

3

1

3

1

2

1

2

3

c

a 1

3

1

3

1

2

1

2

1

2

3

1

2

3

2

3

3

c

a

2

3

c

d d d

f1 b b

c

a 3 4

5 1

c

a 2 c

d d d

Рис. 4-19 Рис. 4-20

Імпліканти добутків функцій мають по змозі не накривати раніше

знайдені імпліканти. Проте головна вимога при цьому – накрити максималь-

ну кількість одиниць імплікантами максимальної площі. Постійне порівнюю-

чи спільну діаграму з вхідними, на які наносяться імпліканти, можна швидше

6 6


77

виявити потрібні конфігурації імплікант. Система імплікант 1 – 6 накриває

всі конституенти всіх функцій f1, f2, f3, які беруться окремо. Заключний етап

синтезу – виявлення можливостей скорочення функцій об’єднанням окремих

імплікант у кожній функції. Скорочення функції буде досягнено, коли в де-

якій формулі k членів вдається замінити числом r k-1 членів.

В розглянутому прикладі імпліканти 3 і 4 для функції f1 можна замінити ім-

плікантою f(a, b, c, d) = a. У результаті дістаємо такі функції (спільна ціна С1

= 24):

.

;

;

_____

3

____

2

_

1

abcadcadbaf

babcadbaf

bcaaf

При роздільній мінімізації дістаємо такі функції (спільна ціна С2 = 28).

:

.

;

;

_____

3

___

2

1

abcadcadbaf

bdbcabaf

bcaf

Мішані форми систем функцій. Мішані диз’юнктивні і кон’юнктивні

форми, що приводять до мінімальних форм при синтезі схем із багатьма ви-

ходами, можна дістати графічно. Порядок дій для таких випадків розглянемо

на прикладах.

Нехай функції f1, f2, f3 задано діаграмами Вейча (Рис. 4-21).

n=3

f3

y

__

y

x 1 0 0 0 __

x 0 1 0 0

z z z

n=3

f2

y

__

y

x 1 1 0 0 __

x 0 1 0 0

z z z

n=3

f1

y

__

y

x 1 1 1 0 __

x 0 1 0 0

z z z

Рис. 4-21


78

Функція f2 реалізується найпростішою логічною схемою. Тому функції

f1 і f3 виразимо через f2. Функція f1 відрізняється від функції f2 додатковою

конституентою одиниці zyx_

.

Тому можна написати f1 = f2 zyx_

. Ураховуючи, що конституента оди-

ниці zyx_

склеюється зі спільною конституентою одиниці xyz, яка входить у

функції f1 і f2, і одиниці zyx_

можна замінити більш скороченою імплікантою

xz, після чого функція набере вигляду f1 = f2 xz .

Функція f3 відрізняється від функції f2 відсутністю конституенти оди-

ниці xyz. Щоб вилучити одиницю з діаграми функції f2, достатньо логічно

помножити цю функцію на конституенту нуля цієї позиції, тобто на (___

zyx ).

Конституента нуля дорівнює нулеві тільки на одній позиції, а на інших вона

дорівнює одиниці.

Легко з’ясувати, що при логічному множенні (кон’юнкції) двох будь-

яких функцій діаграма результату містить одиниці тільки в тих клітинках, де

одиниці вхідних функцій збігаються.

Правило подання системи ФП у змішаній формі можна сформулювати

так. Для подання системи ФП у мішаній формі найпростіша за схемною реа-

лізацією функція вважається базовою, оскільки інші функції виражаються

через неї. Щоб додати в базовій функції одиницю, потрібно логічно додати

до базової функції конституенту одиниці для відповідної позиції або більш

скорочену елементарну функцію. Щоб вилучити з діаграми базової функції

одиницю, потрібно базову функцію логічно помножити на конституенту нуля

для відповідної позиції або на елементарну диз’юнкцію, яка накриває суміж-

ні нулі розглядуваної функції.

Іноді буває, що значення двох функцій на більшості наборів протилеж-

ні. Тоді одну функцію зручно описати через інверсію іншої (Рис. 4-22).

.);,,(

2

___________

21

yzxzxyfzyxff


79

Мінімізація схем із багатьма виходами потребує не тільки навичок, а й

винахідливості.

n=3

f1

y

__

y

x 0 1 0 1 __

x 1 0 1 0

z z z

n=3

f2

y

__

y

x 1 1 1 0 __

x 0 1 0 0

z z z

n=3 __

2f

y

__

y

x 0 0 0 1 __

x 1 0 1 1

z z z

Рис. 4-22

4.2. Варіанти виконання лабораторної роботи №1

(Табличний спосіб задання варіантів ФП)

В-1

n=4 b b

1 1 0 1 c

a 0 1 0 0

0 1 1 0

c

a 1 1 1 1 c

d d d

В-2

n=4 b b

1 1 1 1 c

a 0 0 0 0

0 0 0 0

c

a 1 1 1 1 c

d d d


80

В-3

n=4 b b

1 0 0 1 c

a 0 1 1 0

0 1 1 0

c

a 1 0 0 1 c

d d d

В-4

n=4 b b

1 1 1 1 c

a 0 0 0 0

1 1 1 1

c

a 0 0 0 0 c

d d d

В-5

n=4 b b

1 1 1 1 c

a 0 0 0 0

0 1 1 0

c

a 1 0 0 1 c

d d d


81

В-6

n=4 b b

1 1 1 0 c

a 0 0 0 0

0 0 0 0

c

a 1 1 1 0 c

d d d

В-7

n=4 b b

0 1 1 1 c

a 0 0 0 0

0 0 0 0

c

a 1 1 1 1 c

d d d

В-8

n=4 b b

1 0 0 1 c

a 1 0 0 1

0 1 1 0

c

a 0 1 1 0 c

d d d


82

В-9

n=4 b b

1 0 0 1 c

a 0 0 0 0

0 0 0 0

c

a 1 0 0 1 c

d d d

В-10

n=4 b b

0 1 1 0 c

a 0 0 0 0

0 0 0 0

c

a 0 1 1 0 c

d d d

В-11

n=4 b b

0 0 0 0 c

a 0 1 1 0

0 1 1 0

c

a 0 0 0 0 c

d d d


83

В-12

n=4 b b

1 1 0 0 c

a 0 1 1 0

0 0 0 0

c

a 1 1 0 0 c

d d d

В-13

n=4 b b

0 1 1 1 c

a 0 0 0 0

0 0 0 1

c

a 1 1 1 1 c

d d d

В-14

n=4 b b

1 0 0 1 c

a 0 1 1 0

0 0 0 0

c

a 1 0 0 1 c

d d d


84

В-15

n=4 b b

1 1 0 1 c

a 0 1 0 1

0 0 0 0

c

a 0 1 0 0 c

d d d

В-16

n=4 b b

0 0 0 0 c

a 0 0 1 0

0 0 1 1

c

a 0 0 0 0 c

d d d

В-17

n=4 b b

1 0 1 – c

a 0 0 – 1

0 0 0 0

c

a – 0 0 0 c

d d d


85

В-18

n=4 b b

0 1 1 0 c

a 0 – – 0

0 1 1 0

c

a 0 0 0 0 c

d d d

В-19

n=4 b b

1 1 1 1 c

a 0 0 0 0

0 0 0 0

c

a – 0 0 – c

d d d

В-20

n=4 b b

0 0 1 1 c

a 0 0 1 0

0 1 1 1

c

a 0 0 0 0 c

d d d


86

В-21

n=4 b b

1 0 0 1 c

a 0 1 0 0

0 – 1 0

c

a – 0 – 1 c

d d d

В-22

n=4 b b

– 1 1 0 c

a 1 1 – 0

1 1 0 0

c

a 1 – 0 1 c

d d d

В-23

n=4 b b

1 1 1 1 c

a 0 0 0 0

1 0 0 1

c

a 0 0 0 – c

d d d


87

В-24

n=4 b b

0 0 1 0 c

a 1 0 0 1

1 0 0 0

c

a 0 0 1 1 c

d d d

В-25

n=4 b b

0 0 1 0 c

a 1 0 1 0

1 1 0 0

c

a – – – – c

d d d

В-26

n=4 b b

– 0 0 1 c

a 1 0 0 1

0 1 1 0

c

a – 1 – 1 c

d d d


88

В-27

n=4 b b

0 0 0 1 c

a 0 0 1 –

0 1 0 1

c

a 1 1 – 1 c

d d d

В-28

n=4 b b

1 0 0 1 c

a 0 1 1 0

0 – – 0

c

a – 0 0 – c

d d d

В-29

n=4 b b

1 1 1 0 c

a 0 1 1 1

1 1 0 0

c

a 0 0 1 1 c

d d d


89

В-30

n=4 b b

0 1 1 1 c

a 1 1 1 0

0 0 1 1

c

a 1 1 0 1 c

d d d


90

4.3. Практична робота № 1 (план)

Методичні вказівки щодо виконання лабораторних робіт, типова стру-

ктура лабораторної роботи, типовий зміст звіту, приклад оформлення титу-

льної сторінки звіту розміщені у розділі 2 "Методичні поради до користання

практикумом"

1. Організаційні питання: ознайомлення зі структурою поточного та мо-

дульного контролю, видача календарного плану, комплекту завдань прак-

тичних і лабораторних робіт, завдань для самостійного опрацювання на-

вчального матеріалу, вимог щодо оформлення результатів виконання ро-

біт тощо.

2. Питання на актуалізацію знань:

o схемотехніка як єдність науки і технології при побудові пристроїв

ЕОМ;

o операції з множинами:

відповідність;

функція;

відношення;

властивості множин нечітких підмножин;

o засоби задання перемикаючих функцій;

табличний спосіб;

аналітичний спосіб;

числовий спосіб;

графічний спосіб;

o засоби мінімізації перемикаючих функцій:

функціонально повна система перемикаючих функцій;

алгебра Буля;

мінімізація форм перемикаючих функцій;

метод Квайна;

метод Порецкого – Блейка;


91

подвійне дуальне перетворення;

графічний метод мінімізації перемикаючих функцій;

проблема факторизації;

мінімізація КНФ;

функціональна декомпозиція;

3. Виконання навчальних завдань на ПК за темою практичної роботи:

o мінімізація перемикаючих функцій:

o графічним способом;

o аналітичним способом;

o синтез комбінаційних схем.

4. Контроль та оцінювання результатів виконання студентами практичної

роботи №1 (макс. – 15 балів).

4.4. Лабораторна робота №1.

Тема: Мінімізація перемикаючих функцій. Синтез комбінаційних схем.

Мета: Придбати навички мінімізації ФП, побудови і перевірки роботи фун-

кціональної схеми.

План:


6. Мінімізація перемикаючих функцій.

7. Синтез комбінаційних схем на елементах АБО-НІ (І-НІ).



ційного моделювання NI Multisim 9.


4.5. Приклад виконання лабораторної роботи № 1

Зразок титульної сторінки наведений у розділі 2.4. «Приклад оформлення ти-

тульної сторінки звіту».

Тема роботи:


92

Мінімізація перемикаючих функцій. Синтез комбінаційних схем.

Мета роботи:

Придбати навички мінімізації ФП, побудови і перевірки роботи функціона-

льної схеми.

План роботи:


2. Мінімізація перемикаючих функцій.

3. Синтез комбінаційних схем на елементах АБО-НІ (І-НІ).


5. Перевірка роботи побудованої функціональної схеми у середовищі імі-

таційного моделювання NI Multisim.

6. Оформлення звіту




3. Хід роботи з поясненнями, щодо виконання завдань з використанням


4. Відповіді на запитання. Для роботи №1 взяти перші 6 запитань з розділу

3.8. "Питання, тести для самоконтролю (NI Multisim 9)".


Хід роботи:

1. Обираємо діаграму Вейча у табличному вигляді за варіантом 30.

2. Будуємо необхідну комбінаційну схему. Варіант діаграми Вейча у таб-

личному вигляді потрібно мінімізувати аналітичним або графічним спо-

собом і побудувати структурні схеми на елементах І, АБО, НІ, або на

елементах АБО-НІ, або І-НІ.

Обираємо варіант 30 для виконання лабораторної роботи


93

n=4 b b

0 1 1 1 c

a 1 1 1 0

0 0 1 1

c

a 1 1 0 1 c

d d d

Графічна мінімізація заданної функції в діаграмі Вейча:

;______________

dcbcbacbaabcadf

Використовуючи правило де Моргана перетворюємо функцію:

______________

dcbcbacbaabcadf = ;______________

dcbcbacbaabcad

Будуємо комбінаційну схему функції на елементах «И-НЕ»:


94

3. Будуємо тести для перевірки роботи побудованої функціональної схеми

функції f: ______________

dcbcbacbaabcadf = ;______________

dcbcbacbaabcad

Тести a b c d __a

__b

__c

__d

1 1 0 0 1 0 0 0 0

2 1 1 1 0 0 0 0 0

3 0 0 1 0 1 1 0 0

4 0 1 0 0 1 0 1 0

5 0 0 0 0 0 1 1 1

При визначених тестах 1 – 5 функція f приймає значення одиниці. При

інших значеннях наборах вхідних сигналів функція приймає значення

нуль.

4. Запускаємо програму "NI Multisim 9 для аналізу роботи схеми функції f

на елементах «І-НІ» у середовищі імітаційного моделювання.

5. За допомогою меню "Place Misc Digital" викликаємо на робоче поле не-

обхідні логічні елементи.

6. З’єднуємо елементи згідно розробленій схемі

7. Вводимо розроблені тести у Генератор Слів.

8. Проводимо дослідження схеми віртуальними приладами Multisim 9 –

Word Generator (Генератор Слів), Logic Analyzer (Логічний Аналіза-

тор) Logic Converter (Логічний Перетворювач), Indicators (Індікатори

Сигналів).

9. Результати дослідження копіюємо у звіт за допомогою інструменту


ну).


95

Рис. 4-24. Функціональна схема та таблиця для формування сигналів

Рис. 4-25. Вигляд з Генератором Слів та Логічним Аналізатором


96

Рис. 4-26. Вигляд Генератора Слів

Рис. 4-27. Вигляд Логічного Аналізатора


97




"Place/Component".




Відповідь: Скористатися бібліотекою компонентів "Place Misc Digi-

tal" а також інструментами "Wire" (Проводка), "Junction" (Вузол еле-

ктричного кола)

Як побудувати послідовність слів на вході логічного пристрою?"

Відповідь: Скористатися віртуальним приладом Генератор Слів

(WG).

Налагодити WG (Display: "Binary"; Controls: "Step") ввести необхідні

слова з врахуванням легенди розташування виводів WG.

Встановити позиції курсору для формування циклу (Set Initial Posi-

tion; Set Final Position; Set Cursor.)

Як налагодити Логічний Аналізатор для відображення вхідних сиг-

налів з врахуванням назви вхідного сигналу та використати кольоро-

ву "легенду"?

Відповідь: Скористатися віртуальним приладом Логічний Аналіза-

тор (LA).

Налагодити LA (синхронізувати частоту LA та WG, обмежити кіль-

кість тактів для аналізу. Правим кліком по відповідному входу LA

вибрати з меню, що випадає, варіант кольорової "легенди" входу,

(Wire Color, або Segment Color), потім таким же чином вибрати назву

входу (Properties/Net name).


98

11. Висновки:

В ході роботи було побудовано комбінаційну схему функції на елемен-

тах "І-НІ".

Були використані віртуальні прилади Генератор Слів, Логічний Аналіза-

тор. В Генераторі слів була сформована задана послідовність тестових

сигналів.

Після аналізу в програмі імітаційного моделювання Multisim 9 бачимо,

що функціональна схема функції f працює відповідно тестам вірно. При

поданих на входи сигналах на логічному виході функції отримуємо зна-

чення "1".


99


Монофункціональні схеми пам’яті.

Багатофункціональні схеми пам’яті.


5.1.1. Тригери

Монофункціональною елементарною схемою пам’яті назвемо елемен-

тарний автомат (ЕА), що має повну систему переходів і виходів при за-

пам’ятовуванні всіх його станів тільки при одному зберігаючому вхідному

сигналі e(Δ).

У сучасних ЕОМ використовують монофункціональні елементарні ав-

томати Мура (тригер), що мають повну систему переходів і виходів з двома

внутрішніми станами, які зберігаються при одному зберігаючому вхідному

сигналі e(Δ).

Структурна схема одноступеневого тригера RS-типу складається з двох

логічних елементів І-НІ або АБО-НІ, які мають по два входи: один із них

зв’язаний з вхідним вузлом тригера, а інший з виходом іншого логічного

елемента (див. Рис. 5-1).

RS-тригер на елементах потенціальної системи. Базовим елементар-

ним автоматом з двома входами і двома виходами є тригер RS-типу, на осно-

ві якого проектуються тригери D-, T-, E-, D-V-, JK-типу тощо.

Застосовувані в ЕОМ пристрої є, по суті, тригерними схемами, які в за-

гальному випадку містять власне тригер і комбінаційні елементи.

За характером роботи тригери поділяються на асинхронні і синхронні.


100

У синхронних тригерах прийом інформації на вхідних вузлах і переми-

кання внутрішніх станів схеми відбувається в момент дії синхроімпульсу. На

тригер можуть подаватися синхроімпульси різних серій. Синхроімпульси за-

безпечують координацію роботи під час дії окремих схем.

В асинхронних схемах обмін інформацією здійснюється повільно (без

синхроімпульсів).

Особливістю тригера RS-типу є те, що запис інформації в ньому здійс-

нюється безпосередньо з надходженням на його входи інформаційного (уста-

новчого) сигналу, який однозначно визначає значення вихідних сигналів три-

гера. Стани вихідних сигналів у тригерних схемах зберігаються при одному

зберігаючому вхідному сигналі, що діє між установчими вхідними сигнала-

ми. Функціонування тригера RS-типу ілюструє табл. 5-1.

При аналізі математичної моделі RS-тригера на елементах АБО-НІ у

трійковому численні (“0”, “0,5”, “1”) можна описати його у вигляді системи

безпосередніх зв’язків у булєвих виразах:

.

;__

__

QSQ

QRQ (5.1)

Q

__ Q

__ Q 1

1

&

&

__S

R

S

__R

Рис. 5-1


101

Вхідний сигнал може змінювати своє значення в математичній моделі

при переході від “0” до “1” і навпаки, проходячи значення “0,5”, яке будемо

для зручності позначатиме символом “*”.

Таблиця 5-1 Робота RS-тригера

на елементах І-НІ на елементах АБО-НІ __R

__S Q

__

Q

0 0 1 1

1 0 1 0

0 1 0 1

1 0 1 1

0 1

R S Q __

Q

1 1 0 0

1 0 0 1

0 1 1 0

1 0 0 0

0 1

Розглянемо роботу тригера при появі на його вхідних вузлах R і S вхід-

ного слова р(Т), яке складається з установчого вхідного сигналу x(t), який од-

нозначно встановлює значення на вихідних вузлах тригера, і зберігаючого

вхідного сигналу e(Δ), який діє між установчими вхідними сигналами x(t) і

зберігає запам’ятовувальні стани тригера.

Тригер на елементах АБО-НІ має три установчі вхідні сигнали : x1(t) (R

= 1; S = 1); x2(t) (R = 1; S = 0); x3(t)(R = 0; S = 1); і один зберігаючий вхідний

сигнал: e(Δ)(R = 0; S = 0) за допомогою яких можна розглянути дію трьох

вхідних слів р1(Т)= x1(t), e(Δ) (табл. 2.8); р2(Т)= x2(t), e(Δ) (табл. 2.9) і р3(Т)=

x3(t), e(Δ) (табл. 5.10).

Розглядаючи результати обчислень при дії вхідного слова р1(Т) (див.

табл. 5.8.), бачимо, що установчий x1(t) вхідний сигнал визначає на обох ви-

хідних вузлах значення 0, яке не зберігається при появі зберігаючого вхідно-

го сигналу e(Δ), оскільки на обох вихідних вузлах тригера сигнали мають не-

визначене значення 0,5 ( 5,0Q і 5,0

Q ). Цим пояснюється те, що при засто-

суванні слова р1(Т) тригер не має сталого вихідного сигналу, а отже, таке вхі-


102

дне слово у тригері RS-типу забороняється при використанні в детермінова-

них дискретних пристроях.

Таблиця 5-2

Вхідне слово р1(Т)= x1(t), e(Δ)

Такти 1 2 3 4 5 6

R 1 1 1 * 0 0

S 1 1 1 * 0 0

Q

*

0

0

0

*

*

Q___

*

0

0

0

*

*


табл. 5.9), бачимо, що установчий вхідний сигнал x2(t) визначає на вихідних

вузлах значення 0Q і 1

Q , які зберігаються при появі зберігаючого вхід-

ного сигналу e(Δ).


табл. 4.10), бачимо, що установчий вхідний сигнал x3(t) визначає на вихідних

вузлах значення 1Q і 0

Q , що зберігаються при появі зберігаючого вхід-

ного сигналу e(Δ).

Таблиця 5-3


Такти 1 2 3 4 5 6

R 1 1 1 * 0 0

S 0 0 0 0 0 0

Q

*

0

0

0

0

0

Q___


103

* * 1 1 1 1

Таблиця 5-4


Такти 1 2 3 4 5 6

R 0 0 0 0 0 0

S 1 1 1 * 0 0

Q * * 1 1 1 1

Q___

* 0 0 0 0 0

Опис за допомогою графа роботи RS-тригера в автоматному непере-

рвному часі наведено на рис. 5-2.

Тригер вважається таким, що перебуває в нулі, коли Q = 0, і в одиниці,

коли Q = 1. Цю умову потрібно запам’ятати, щоб завжди можна було визна-

чати, в якому стані знаходиться тригер.

0 1 х3(t)

х2(t)

Рис. 5-2

х2(t) e(Δ) х3(t) e(Δ)


104

Розглянуті схеми одноступеневого RS-тригера асинхронні. Схему син-

хронного RS-тригера наведено на рис. 5-3. Для приймання інформації вво-

дяться синхроімпульси С і спеціальні додаткові елементи И. Наявність син-

хроімпульсу на умовному зображені RS-тригера зображається входом С, як

це надано на рис. 5-4.

D-тригер. Асинхронним D-тригером може бути будь-який логічний

елемент І-НІ (АБО-НІ), оскільки він затримує сигнал на деякий час τ. Для си-

нтезу синхронного D-тригера можна побудувати кодовану таблицю перехо-

дів, стовпець Q(t+1) якої заповнюється згідно з логікою роботи D-тригера, а

стовпці збудження S і R – згідно з матрицею переходів RS-тригера (табл. 5-5).

За відсутності синхроімпульсів (С=0) схема D-тригера зберігає свій

стан (Q(t)=Q(t+1)), а при появі синхроімпульсу (С=1) виконуються звичайні

функції D-тригера.

Таблиця 5-5

Таблиця переходів D-тригера

С D Q(t) Q(t+1) S R 0 0 0 0 1 1 0 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 0

&

&

&

&

Q

__

Q

S

C

R

Рис. 5-3

S T C

Q

__

Q

S

C

R

Рис. 5-4


105

1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1

T-тригер (лічильник за модулем 2). Для синтезу синхронного T-

тригера (Рис. 5-5) побудувати кодовану таблицю переходів, стовпець Q(t+1)

якої заповнюється згідно з логікою роботи T-тригера (табл. 5-6).

Таблиця 5-6

Таблиця переходів Т-тригера

T Q(t) Q(t+1)

0 0 0

0 1 1

1 0 1

1 1 0

1

Рис. 5-5

Q

__ Q

&

&

&

&

&

&

&

&

Т


106

JK-тригер Граф двотактного JK-тригера на двох RS-тригерах зображе-

но на Рис. 5-6. Коди чотирьох станів JK-тригера (00, 01, 10, 11) відповідають

кодам станів ~~

21QQ , ~

1Q Q2, 1Q__

2Q , Q1Q2 RS-тригерів.

Синхроімпульси С забезпечують прийом сигналів J і K, що встанов-

люють новий стан у RS-тригері Т1 і водночас забороняють передавання інфо-

рмації з виходів RS-тригера Т1 на RS-тригер Т2. Тому при С=1 стан RS-

тригера Т2 не змінюється. RS-тригер Т1 установлюється в одиницю (Q1=1)

при появі на вхідних вузлах C=J=1 (CJ=1; Q1=1) або в нуль (Q1=0) при

C=К=1(CК=1; Q1=0).

При 1__C стан у RS-тригері Т1 не змінюється, а RS-тригер Т2 приймає

стан RS-тригер Т1, коли RS-тригер Т2 не був у тому самому стані до цього.

При С = 1 завжди має бути Q1 = Q2, тому на комбінації кодових станів

01 і 10 переходи заборонені.

JK-тригер – це автомат Мура. Вихідні сигнали y і _

y записуються біля

вершин графа (див. рис. 5.35), згідно з яким функції встановлення RS-

тригерів Т1 і Т2 мають вигляд х2(t)=R1 (або R2), де R1=CKQ1Q2; R2= ,21

____

QQC і

х3(t)=S1 (або S2), де S1= ;2

__

1

__

QQCJ S2= 2

__

1

__

QQC . Виключаючи Q1=0 із S1, Q1=1 із

00 01

10 11

_

y

_

y y

y CJC_

1 _C

_C

1S JC

2S

2R

1R

CKC_

1

KC

Рис. 5-6


107

R1, Q2=0 із S2, Q2=1 із R2, дістаємо R1=CKQ2; R2= 1

____

QC ; S1= ;2

__

QCJ S2= .1

__

QC Фу-

нкції виходів у визначаються як диз’юнкції кон’юнкцій, що відповідають ко-

дам станів автоматів, яким приписано даний вихідний сигнал. У цьому випа-

дку

.; 22

__

12

__

1

___

22121

__

QQQQQyQQQQQy

Структурну схему і умовне графічне зображення двотактного JK-

тригера, що синхронізується сигналом С, наведено на Рис. 5-7.

Для коректної роботи автомата має виконуватися правило: вводити і

знімати інформацію з тригерів можна тільки тоді, коли вони перебувають у

сталих станах, а не перемикаються.

Стійкість станів автомата можна забезпечити як схемними методами,

так і вибором способу кодування станів автомата.

При сусідньому кодуванні наступні стани автомата різняться тільки

станом одного тригера. Гонки при цьому відсутні, оскільки при будь-яких

переходах перемикається тільки один тригер. Сусіднє кодування неможливе,

коли граф автомата має цикли з непарною кількістю станів. Для використан-

ня сусіднього кодування при цьому можна вводити порожні стани, для яких

вихідний сигнал відсутній. Апаратне забезпечення і час виконання операцій

&

&

Q2

J

K

S T

С

R Т

Рис. 5-7

S T

С

R Т

& С

Q1

J TT

C

K


108

при цьому збільшується. Аналогічний недолік мають і інші способи протиго-

нкового кодування.

Сусіднє кодування, крім того, забезпечує мінімальну частоту переми-

кання тригера, що дає змогу істотно збільшити надійність електронних і ре-

лейно-контактних схем, а також знизити використовувану потужність для

схем на приладах з різною провідністю (особливо на МОП-транзисторах).

Для полегшення сусіднього кодування станів автомата можна викорис-

товувати діаграми Вейча або карти Карно, де сусідні клітинки різняться зна-

ченнями тільки однієї змінної. Розрядність кодових станів автомата обчис-

люється за формулою

n = 1 + int (log2 K), (5-2)

де К –кількість станів автомата;

int (х) – мінімальне ціле число змінної х.

Стійкість станів автомата можна забезпечити імпульсною синхроніза-

цією його елементів. Коли тривалість синхроімпульсу менша за час прохо-

дження сигналу по найкоротшому ланцюжку елементів зворотного зв’язку,

стійкість забезпечено, оскільки сигнал установлення тригера стає таким, що

дорівнює нулю (х(t)=0), до моменту перемикання автомата в наступний стан.

Стійкість станів автомата можна забезпечити також застосуванням

двохступеневої пам’яті, в якій процес перемикання станів відокремлюється в

часі за рахунок двотактної синхронізації, як це відбувається в двотактному

JK-тригері (див. рис. 5.36). Апаратні витрати при цьому зростають, а швид-

кість роботи зменшується. Подвійна пам’ять широко застосовується в інтег-

ральних схемах ЕОМ.


109

5.1.2. Багатофункціональні елементарні автомати з пам’яттю

Багатофункціональною схемою пам’яті (БФСП) назвемо багатофунк-

ціональним елементарним автоматом (БЕА) з повною системою переходів і

повною системою виходів при реалізації кожної із re (re 2 ) функцій δe за-

пам’ятовування станів.

БФСП класу L можна описати системою рівнянь ФП із логічних еле-

ментів АБО-НІ (І-НІ).

Загальна система рівнянь ФП із логічних елементів АБО-НІ (І-НІ)

БФСП класу L має такий вигляд:

_______________________________________________

1

_______________________________________________

111

;.......................................................................

;......1

ppkqppp

kqppi

uzyyyy

uzyyyy

_______________________________________________

1

_______________________________________________

111

;.......................................................................

;......2

ppkqppp

kqppi

uzyyyy

uzyyyy

_______________________________________________

1

_______________________________________________

1111

;.......................................................................

;......

kkkik

kkkik

uzyyyy

uzyyyym (5-3)

де ),1},{,(_________

kizxXxX i – множина установчих вхідних сигналів х(t);

),1},{,(_________

kiueEeE i – множина зберігаючих вхідних сигналів е(Δ);

),1},{,(_________

kiyYYYY ijj – множина у(Т) вихідних сигналів, які отото-

жнюються зі станами БФСП класу L;

m – кількість груп логічних елементів АБО-НІ (І-НІ), не з’єднаних між

собою за виходом.

БФСП класу L на логічних елементах АБО-НІ, що описується рівнян-

нями (5-3), наведено на Рис. 5-8.


110

Оскільки в запам’ятовуванні станів беруть участь тільки активні вихід-

ні сигнали однієї і-ї групи БАj (елементів АБО-НІ), значення яких дорівнює

логічній одиниці, то можна скоротити зв’язки між групами, скориставшись

додатковим логічним елементом АБО в кожній групі, входи якої з’єднано з

виходами БАj цієї групи, а вихід – із входами БАk решти груп БФСП.

БФСП класу LМ можна описати системою рівнянь ФП із логічних еле-

ментів АБО-НІ (І-НІ) і додаткового логічного елемента АБО (ис. 5-9).

Загальна система рівнянь ФП ФСП класу LМ набирає такого вигляду.

;...;...

..................................................;...

1

11

__________________________________

321

__________________________________

11321

p

ppm

m

yybuzbbby

uzbbby

;...;...

..................................................;...

2

12

_______________________________________

31

______________________________________

11311

qpp

qpqpmqp

ppmp

yybuzbbby

uzbbby

(5-4)

;...;...

..................................................;...

11

________________________________________

121

________________________________________

111211

kk

kkmk

kkmk

yybuzbbby

uzbbby

m

Функціональну БФСП класу L, що запам’ятовує 6 станів, зображено на

Рис. 5-10.


111

1

1

1

1

1

1

у1

ур+1

ук+1

ур

ур+q

уk+η

z1

zp

zp+1

zp+q

zk+1

zk+η

u1

up+1

up+q

uk+1

uk+η

Рис. 5-8

up


112

1

1

1

1

1

1

1

1

1

z1

zp

zp+1

zp+q

zk

zk+η

u1

up

up+1

up+q

uk

uk+η

y1

b1

yp

yp+1

b2

yp+q

yk

yk+η

bm

Рис. 5-9


113

Аналіз побудованої БФСП. Методом математичного моделювання ді-

стаємо множину установчих вхідних сигналів x(t) і множину зберігаючих

вхідних сигналів е(Δ). Результати аналізу схеми пам’яті, наведеної на Рис. 5-

10, подано у табл. 5-7 – 5-10.

Спочатку визначимо множину установчих вхідних сигналів x(t), які

згідно функцією δх, що подається, однозначно встановлюють вихідні сигнали

у2

z1

1

1

1

1

у3

у4

z2

z3 z

z4

u1

u2

u3

u4

x(t)

e(Δ)

Рис. 5-10

у1


114

БА. Характерною особливістю цих наборів вхідних сигналів є наявність оди-

ничних значень вхідних сигналів на вхідних вузлах БА усіх груп, крім і-ї. Кі-

лькість різних наборів вхідних сигналів в і-й групі відповідає характеристич-

ному числу Кі цієї групи. Крім того, є ще один установчий вхідний сигнал,

який має значення одиниці на всіх вхідних вузлах БФСП і однозначно вста-

новлює вихідні сигнали всіх БА у нуль, але цей стан не запам’ятовується при

жодному зберігаючому вхідному сигналі. Узявши до уваги ці особливості,

визначимо установчі набори вхідних сигналів, наведених у табл. 5-7.

Таблиця 5-7

Установчі набори вхідних сигналів

Вхідний

сигнал

zi

x1 x2 x3 x4 x5 x6 x7

z1 1 1 1 1 1 0 0

z2 1 1 1 1 0 1 0

z3 1 1 0 0 1 1 1

z4 1 0 1 0 1 1 1

Підставляючи набори вхідних сигналів x(t) у систему ФП, знаходимо

розв’язки системи відносно вихідних вузлів уі. Значення всіх вхідних вузлів

uі під час такту t беремо такими, що дорівнюють логічному нулю.

При вхідному сигналі х1 система рівнянь набирає такого вигляду:

;01

;011 ___________________

432

___________________

431

yyy

yyy

;01

;012 ___________________

214

___________________

213

yyy

yyy

При відшуканні значень уі скористаємося законами багатозначної логі-

ки, які було розглянуто в математичному моделюванні. Значення у1 = 0, оскі-

льки значення диз’юнкції (y3 y4 1 0) визначається за максимальним зна-

ченням одиничного сигналу, інверсія якого дорівнює логічному нулю. З ура-

хуванням цього всі значення уі, в яких принаймні один аргумент дорівнює


115

одиниці, будуть мати значення логічного нуля. Таким чином, розв’язок А0

системи ФП буде однозначним (у1= y2 =y3 =y4 =0).

При вхідному сигналі х2 система рівнянь має такий вигляд:

;01

;011 ___________________

432

___________________

431

yyy

yyy

;00

;012 ___________________

214

___________________

213

yyy

yyy

Розв’язавши цю систему, дістанемо однозначний розв’язок

А1(у1=y2=y3=0, а y4=1).

Розв’язавши систему рівнянь при наборах хі вхідних сигналів, дістане-

мо однозначні розв’язки Аj, що характеризує відповідні стани (табл. 5-8).

Таблиця 5-8

Установлюємо однозначні стани БФСП класу L

Набір

вхідних

сигналів

хі

y1 y2 y3 y4

Стан

Аj

x1 0 0 0 0 А0

x2 0 0 0 1 А1

x3 0 0 1 0 А2

x4 0 0 1 1 А3

x5 0 1 0 0 А4

x6 1 0 0 0 А5

x7 1 1 0 0 А6

Зберігаючи вхідні сигнали еj(Δ) характеризуються тим, що на вхідні

вузли ui хоча б двох груп має надходити хоча б по одному вхідному сигналу,

що дорівнює логічному нулю в кожній групі, а на всі вхідні вузли uі інших

БАj можуть надходити вхідні сигнали, що дорівнюють логічній одиниці. При

цьому має виконуватись умова, яка свідчить про те, що під час внутрішнього


116

такту Δ вхідні сигнали zi (Δ) дорівнюють логічному нулю. Визначимо мно-

жину вхідних сигналів еj(Δ) з урахуванням їхніх особливостей (табл. 5-9).

Таблиця 5-9

Зберігаючі набори вхідних сигналів

Набір зберігаючих вхідних сигналів еj(Δ) Вхідний

сигнал

ui е1 е2 е3 е4 е5 е6 е7 е8 е9

u1 1 1 1 0 0 0 0 0 0

u2 0 0 0 1 1 1 0 0 0

u3 1 0 0 1 0 0 1 0 0

u4 0 1 0 0 1 0 0 1 0

Для набору вхідних сигналів е1 система ФП має такий вигляд:

;00

;101 ___________________

432

___________________

431

yyy

yyy

;00

;102 ___________________

214

___________________

213

yyy

yyy

Вихідні сигнали у1 і у3 будуть однозначними і такими, що дорівнюють

логічному нулю. Система ФП набирає вигляду:

.

;___

24

___

42

yy

yy

Щоб розв’язати цю систему рівнянь, потрібно довизначити змінні по

черзі, присвоївши їм значення одиниці. Якщо взяти у4=1, розв’язком системи

ФП буде у2=0, а коли взяти у2=1 розв’язком цієї системи буде у4=0. Таким

чином, система рівнянь має дві розв’язки для наборів вихідних сигналів А1 і

А4 (див. табл. 5-10).

Розв’язавши систему рівнянь відносно зберігаючих вхідних сигналів

еj(Δ), наведених у табл. 5-10, визначимо конкретні значення вихідних синга-

лів уі, набори яких ототожнюються з відповідними станами Аj БФСП.

Розв’язок системи наведемо в табл. 5-10.


117

Таблиця 5-10

Стани БФСП, що зберігаються

Набір вхідних сигналів еj(Δ)

Стани БФСП, що зберігаються під впливом наборів вхідних сигна-

лів еj(Δ) е1 А1, А4

е2 А2, А4

е3 А3, А4

е4 А1, А5

е5 А2, А5

е6 А3, А5

е7 А1, А6

е8 А2, А6

е9 А3, А6

Розглядаючи табл. 5-10. доходимо висновку, що набір А0 (див. табл. 5-

8) вихідних сигналів, отриманих під впливом установчого вхідного сигналу

х1, не зберігається при жодному наборі вхідних сигналів еj(Δ). Установчий

вхідний сигнал х1(t) при переході до будь-якого набору вхідних сигналів еj(Δ)

приводить до ймовірного переходу у стан, який зберігається у множині збері-

гаючих еj(Δ) вхідних сигналів.

Наприклад, під впливом вхідного слова р(Т) = х1(t),e9(Δ) БФСП перехо-

дить у стан А3 або А6, але в який саме – невідомо. Отже, установчий вхідний

сигнал х1(t) БФСП, що працює в детермінованому режимі, є забороненим.


118


Тригери. Багатофункціональні схеми пам’яті.

Методичні вказівки щодо виконання практичних та лабораторних ро-

біт, типова структура роботи, типовий зміст звіту, приклад оформлення титу-



1. Експрес-тестування за навчальним матеріалом практичного заняття №1

(у т.ч. з метою оцінювання результатів виконання студентами завдання на

самостійне опрацювання №1 (макс. – 10 балів).


o схема RS-тригера на елементах И-НЕ. Пояснити принцип роботи;

o схема RS-тригера на елементах ИЛИ-НЕ. Пояснити принцип роботи;

o аналіз роботи RS-тригера у трійковому численні (“0”, “0,5”, “1”);

o схема D-тригера. Пояснити принцип роботи;

o схема Т-тригера. Пояснити принцип роботи;

o основні поняття проблеми забезпечення надійності роботи автоматів;

o схема двотактного JK-тригера. Пояснити принцип роботи;

o гонки у автоматах. Що це таке і як їх ліквідувати?

o багатостабільні тригери (БСП);

o число М запам’ятовуючих станів багатостабільного тригера;

o число re різних зберігаючих еj(Δ) вхідних сигналів багатостабільного

тригера;

o установчі набори хі(t) вхідних сигналів дев’ятистабільного тригера;

o однозначно установлені стани пам’яті дев’ятистабільного тригера;

o структурна схема дев’ятистабільного тригера;

o принцип запам’ятання станів у БФСП;

o як задається функція виходів автомату першого роду?


119

o як задається функція виходів автомату другого роду?

o як задається функція виходів автомату третього роду?

o як визначається число М запам’ятовуючих станів БФСП?

o як визначається загальне число rx різних установчих хі(t) вхідних сигна-

лів БФСП?

o як визначається загальне число rе різних зберігаючих еj(∆) вхідних сиг-

налів БФСП?


o створити функціональні схеми пристроїв ЕОМ:

RS-тригера на елементах И-НЕ;

RS-тригера на елементах ИЛИ-НЕ;

D-тригера;

схеми БСП на шість станів;

схеми БФСП на шість станів.



Тема: Тригери. Багатофункціональні схеми пам’яті.

Мета: Придбати навички побудови і перевірки роботи елементарних схем

пам’яті (тригерів та багатофункціональних схем пам’яті).



2. Побудова схеми RS-тригера на елементах АБО-НІ (І-НІ) і вхідних слів для

його роботи.

3. Побудова схеми БФСП на елементах АБО-НІ(І-НІ) і вхідних слів для його

роботи при однозначному та укрупненому переходах.

4. Перевірка роботи отриманої функціональної схеми тригера і БФСП в сере-

довищі програми імітаційного моделювання Multisim 9 (Electronics Work-

bench).


120

5.3. Лабораторна робота №2

Тема роботи: Монофункціональні схеми пам’яті. Багатофункціональні схеми пам’яті. Мета роботи: Придбати навички побудови і перевірки роботи функціональної схеми.

План роботи: 1. Ознайомлення з теоретичними відомостями.

2. Побудова монофункціонального багатостабільного елемента пам’яті на 3

стани.



ційного моделювання Multisim.







4. Відповіді на запитання. Для роботи №2 взяти запитання 7-12 з розділу



Перелік варіантів виконання лабораторної роботи №2 (обрати по

останній цифрі номеру залікової книжки).

o 0 – одноступеневий RS-тригер;

o 1 – одноступеневий D-тригер;

o 2 – синхронний двоступеневий RS-тригер;

o 3 – Т-тригер;


121

o 4 – JK-тригер;

o 5 – БФСП класу L на 6 станів;

o 6 – БФСП класу LМ на 6 станів;

o 7 – багатостабільний тригер на три стани;

o 8 – багатостабільний тригер на чотири стани;

o 9 – багатостабільний тригер на шість станів;

Хід роботи: 1. Вибрати для виконання належний варіант завдання: накреслити варіант

одного з тригерів.

2. Побудувати комбінаційну схему функції на елементах «І-НІ».

3. Побудувати тести вхідних слів для перевірки роботи побудованої функ-

ціональної схеми тригера.




6. З’єднати елементи у схему, наведену у переліку варіантів.

7. Розробити тести перевірки отриманої функціональної схеми.






ну).





122


Тема: Монофункціональні схеми пам’яті. Багатофункціональні схеми

пам’яті.

Мета: Придбати навички побудови і перевірки роботи функціональної схе-

ми.



2. Побудова монофункціонального багатостабільного елемента пам’яті на 3

стани.


4. Перевірка роботи отриманої функціональної схеми в локальній мережі на

базі Multisim.

Хід лабораторної роботи №2:

1. Обираємо варіант 7: багатостабільний тригер на три стани

2. Будуємо комбінаційну схему функції на елементах «І-НІ»:

3. Будуємо тести вхідних слів р = х, е для перевірки роботи побудованої

функціональної схеми тригера:

& & &

a1 a2 а3

x1 x2 х3

Рис. 5-11


123

Таблиця 5-11

№вих. WG 29 30 31

Тести Такти х1 х2 х3

t 0 1 1 1

∆ 1 1 1

t 1 0 1 2

∆ 1 1 1

t 1 1 0 3

∆ 1 1 1

t 0 0 0 4

∆ 1 1 1

При визначених тестах 1–3 тригер приймає значення одиниці на одно-

му виході в такт t і зберігає цей стан в такті ∆. При 4 тесті тригер приймає

значення одиниці на всіх виходах в такт t і не зберігає цій стан в такті ∆.

Як відомо, наборів вхідних сигналів у 4 тесті в такт t в детермінованих

схемах пам’яті є забороненим.

Виконуємо аналіз роботи схеми пам’яті на елементах «І-НІ» за допо-

могою програми імітаційного моделювання "NI Multisim 9":

4. Запускаємо програму "NI Multisim9".

5. За допомогою меню "Place Misc Digital" викликаємо на робоче поле не-

обхідні логічні елементи.

6. З’єднуємо елементи у схему, наведену у переліку варіантів.

7. Вводимо розроблені тести перевірки отриманої функціональної схеми у

Генератор Слів.

8. Провадимо дослідження схеми приладами "Логічний Аналізатор" (Logic

Converter), Генератор Слів (Word Generator), стовпчиковий індикатор.


124



ну).

Виконання роботи

Рис. 5-12. Схема принципіальна та таблиця для формування сигналів.

Прилад не включений


125

Рис. 5-13. Вигляд з Генератором Слів та Логічним Аналізатором на 6-му тес-

ті

Індикатор фіксує наявність «1» (зеленим кольором для вхідних сигналів, жо-

втим – для вихідних)


126

Рис. 5-14. Вигляд при переході з 7-го на 8-й тест

Індикатор фіксує "1" на входах та невизначеність стану на виходах миготін-

ням жовтих прямокутників.




"Place/Component".










127

(WG).









тор (LA).



вибрати з випадаючого меню варіант кольорової "легенди" входу,



Як розмістити в схемі індикатор?

Відповідь: Скористатися бібліотекою компонентів "Place Indicator".

Вибрати "BARGRAPH/UNDCD_BARGRAPH". Підключити сигнали,

які підлягають аналізу до входів індикатора з лівого боку. Відповідні

праві виводи індикатора заземлити.


В ході роботи було побудовано монофункціональний багатостабільний

елемент пам’яті на 3 стани. Були використані логічні компоненти NAND3

(тривходові І-НІ), віртуальні прилади "Генератор Слів", "Логічний Аналіза-

тор", стовпчиковий індикатор типу "BARGRAPH" . В Генераторі Слів була

сформована задана послідовність тестових сигналів.

Після аналізу в програмі імітаційного моделювання Multisim 9 вияви-

лось, що генерація вхідних слів, виконана в покроковому режимі


128

(Controls/Step) проходить впевнено до сьомого тесту. Індикатор чітко фіксує

стан вхідних та вихідних сигналів. На восьмому тесті виходи логічного при-

строю потрапляють у невизначений стан. При цьому позиції індикатора на

виході логічного пристрою починають миготіти. Це повністю збігається з те-

оретично передбаченим станом невизначеності при подачі "заборонених"

слів.


129


Багаторівневі пристрої пам’яті Синтез типових комбінаційних пристроїв ЕОМ


1. Багаторівневі пристрої пам’яті

Основні поняття принципу структурної організації БРПП. Дворів-

невий пристрій пам’яті закритої структури синтезується з керованої БФСП Ау

і автомата стратегії АМ. Згідно з принципом структурної організації БРПП

дворівневий пристрій пам’яті складається із двох БФСП (або з однієї БФСП і

одного багатостабільного тригера), установчі вхідні шини яких можуть бути

об’єднані в загальну установчу вхідну шину, а вихідні вузли керуючої БФСП

(автомата стратегії) АМ відповідно з’єднані зі зберігаючою вхідною шиною

керованої БФСП Ау. Взаємозв’язок між вихідними вузлами автомата стратегії

АМ і вхідними вузлами здійснюється зберігаючою шиною керованої БФСП Ау

відповідно до наборів зберігаючих вхідних сигналів еj(Δ), які визначаються у

процесі математичного аналізу функціонування БФСП Ау. Вхідні шини

БФСП Ау і БФСП АМ можуть бути об’єднані в загальну установчу вхідну ши-

ну дворівневого пристрою пам’яті.

Метод синтезу дворівневого пристрою пам’яті. Розглянемо метод

синтезу дворівневого пристрою пам’яті А, що складається з керованої БФСП

Ау, що може сприймати дев’ять зберігаючих вхідних сигналів еj(Δ), і автома-

та стратегії АМ, що може генерувати дев’ять bj (T). Основа синтезу – органі-

зація ієрархічних зв’язків між керованою БФСП Ау і автоматом стратегії АМ.

Взаємозв’язок вихідних вузлів bj (T) автомата стратегії АМ з вхідними

вузлами БАj (елементів ИЛИ-НЕ) БФСП Ау здійснюється згідно з визначени-

ми у процесі математичного аналізу наборами зберігаючих вхідних сигналів

еj(Δ). Одиничні значення зберігаючих вхідних сигналів еj(Δ) БФСП Ау отото-


130

жнюються з відповідними вихідними вузлами bj(T) автомата стратегії АМ, що

відображають його стани.

Набір вхідних сигналів е1(Δ) керованої БФСП Ау має такі значення ui

вхідних сигналів: u1=1; u2=0; u3=1; u4=0. Згідно з одиничними значеннями u1

і u3 вихідний вузол b1 автомата стратегії АМ з’єднуємо з вхідними вузлами

вхідної зберігаючої шини БА1 і БА3 БФСП Ау. Аналогічно з’єднуємо й інші

вихідні вузли bj автомата стратегії АМ із вхідними вузлами вхідної зберігаю-

чої шини БАi БФСП Ау, крім вихідного вузла b9 автомата стратегії АМ. Це по-

яснюється тим, що набір е9(Δ) вхідного сигналу керованої БФСП Ау має на

всіх вхідних сигналах значення ui, що дорівнює нулю: u1=0; u2=0; u3=0; u4=0.

Функціональна схема дворівневого пристрою пам’яті А зображена на

Рис. 6-1.

Кількість зв’язків між керованою БФСП Ау та автоматом стратегії АМ

визначається за формулою:

rc = re -1 (5-1)

де re –кількість зберігаючих вхідних сигналів еі(Δ) керованої БФСП Ау.


131

Принцип роботи дворівневого пристрою пам’яті. Роботу дворівне-

вого пристрою пам’яті (див. Рис. 6-1) можна описати так. Пристрій пам’яті

може прийняти одночасно установчі вхідні сигнали х(t), що складаються з

двох вхідних сигналів: ху(t) керованої БФСП Ау і хМ(t) автомата стратегії АМ.

Рис. 6-1

1

1

1

у3

у4

z5

z3 z

z4

у1

z2

АВТ

ОМ

АТ

СТРА

ТЕГІ

Ї

z6

z7

z8

z9

z10

z11

z12

z11

b1

b2

b3

b4

b5

b6

b7

b8

b9

z1

у2


132

Сигнал хМ(t) установлює автомат стратегії АМ у стан Аі, а сигнал ху(t) - керо-

вану БФСП Ау у стан Аj. Установлення в новий стан кожної схеми пам’яті

здійснюється одночасно (хоча можливо й послідовно) за час переходу 2τе.

Вихідні сигнали з’являються на вихідних вузлах схем пам’яті через час

τе після появи на вхідних вузлах стійких установчих сигналів ху(t) і хМ(t). Та-

ким чином, коли навіть установлюючий вхідний сигнал хМ(t) за тривалістю

мінімальний і дорівнює 2τе, то його тривалості достатньо для появи на вихід-

них вузлах автомата стратегії АМ (через τе) зберігаючого набору вхідних сиг-

налів еj(Δ) БФСП Ау ще під час дії мінімального вхідного сигналу ху(t) (три-

валість якого навіть дорівнює 2τе) керованої БФСП Ау. При одночасній дії

установчих вхідних сигналів ху(t) і зберігаючих вхідних сигналів еj(Δ) у

БФСП Ау поглинається зберігаючий вхідний сигнал еj(Δ). Мінімізація кілько-

сті вузлів набору установчих вхідних сигналів ху(t) можна пояснити тим, що

фактично тільки БАі однієї групи БФСП Ау при запам’ятовуванні стійких

станів повинні мати активні значення вихідних сигналів, які дорівнюють

одиниці, а всі вихідні сигнали БАі інших груп БФСП Ау повинні мати неакти-

вні значення, які дорівнюють логічному нулю. У цьому випадку кількість

установчих вхідних вузлів можна скоротити до кількості m груп БФСП Ау.

Кількість запам’ятовувальних станів у даній і-й групі визначається характе-

ристичним числом Кі можливих зберігаючих вхідних сигналів еj(Δ).

Таким чином, кількість zi (і = 1, 2, 3, 4) вхідних сигналів у БФСП Ау

(див. рис. 4.44) у табл. 6-1 можна скоротити до двох, а кількість установчих

вхідних сигналів ху(t) – до трьох: ху1(z1= z2=1; z3= z4=0), ху2(z1= z2=0; z3=

z4=1), ху3(z1= z2= z3= z4=1). Установчий вхідний сигнал ху3 є забороненим у

детермінованому режимі роботи схеми пам’яті, оскільки він не за-

пам’ятовується при жодному зберігаючому сигналі.

Розглянемо установчі набори вхідних сигналів хі(t) дворівневого при-

строю пам’яті у табл. 6-1.


133

Таблиця 6-1

Установчі набори вхідних сигналів хі(t)

zi x1 x2 x3 x4 x5 x6 x7 x8 x9 x10 x11 x12 x13 x14 x15 x16 x17 x18

z1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0

z2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0

z3 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

z4 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

z5 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

z6 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

z7 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1

z8 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1

z9 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1

z10 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1

z11 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1

z12 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1

z13 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0

Скоротити кількість установчих наборів вхідних сигналів ху(t) можна

за рахунок об’єднання вхідних вузлів z1 і z2 та z3 і z4. При цьому зменшується

кількість вхідних вузлів дворівневого пристрою пам’яті до 11.

Вхідні сигнали хі(t) однозначно встановлюють стани дворівневого при-

строю пам’яті. Стани у БРПП складаються із станів БФСП Ау і БФСП АМ.

Максимальна кількість maxM запам’ятовувальних станів пристроїв пам’яті за-

лежить від кількості mу використовуваних груп і кількості re зберігаючих вхі-

дних сигналів еj(Δ) БФСП Ау, яка дорівнює кількості станів автомата стратегії

АМ, і обчислюється за формулою:

eyrmM max . (6-2)


134

Набір зберігаючих вхідних сигналів е(Δ) дворівневого пристрою

пам’яті, при якому зберігаються всі його стани, має однакове значення, що

дорівнює логічному нулю на всіх його вхідних вузлах (zi=0).

Вхідні сигнали хі(t) і однозначно встановлені об’єднані стани Аі дворі-

вневого пристрою пам’яті наведемо в табл. 6-2.

Таблиця 6-2 Установлені об’єднані стани дворівневого пристрою пам’яті

Вихідні сигнали БАі xі b1 b2 b3 b4 b5 b6 b7 b8 b9 у1 у2 у3 у4

Стан Аі

x1 1 0 0 0 0 0 0 0 0 0 0 0 1 А1 x2 0 1 0 0 0 0 0 0 0 0 0 1 0 А2 x3 0 0 1 0 0 0 0 0 0 0 0 1 1 А3 x4 0 0 0 1 0 0 0 0 0 0 0 0 1 А4 x5 0 0 0 0 1 0 0 0 0 0 0 1 0 А5 x6 0 0 0 0 0 1 0 0 0 0 0 1 1 А6 x7 0 0 0 0 0 0 1 0 0 0 0 0 1 А7 x8 0 0 0 0 0 0 0 1 0 0 0 1 0 А8 x9 0 0 0 0 0 0 0 0 10 0 0 1 1 А9 x10 1 0 0 0 0 0 0 0 0 0 1 0 0 А10 x11 0 1 0 0 0 0 0 0 0 0 1 0 0 А11 x12 0 0 1 0 0 0 0 0 0 0 1 0 0 А12 x13 0 0 0 1 0 0 0 0 0 1 0 0 0 А13 x14 0 0 0 0 1 0 0 0 0 1 0 0 0 А14 x15 0 0 0 0 0 1 0 0 0 1 0 0 0 А15 x16 0 0 0 0 0 0 1 0 0 1 1 0 0 А16 x17 0 0 0 0 0 0 0 1 0 1 1 0 0 А17 x18 0 0 0 0 0 0 0 0 1 1 1 0 0 А18

Детермінований режим функціонування дворівневого пристрою

пам’яті за швидкодією такий, як у тригера. Кількість L БАі (логічних елемен-

тів) на один запам’ятовувальний стан порівняно з тригером зменшується і

для дворівневого пристрою пам’яті L≈0,7, що означає зменшення апаратур-

них витрат логічних елементів на один запам’ятовувальний стан. Загалом


135

дворівневий пристрій пам’яті (див. Рис. 6-1) можна розглядати як багатоста-

більний тригер на 18 станів. Це пов’язано з тим, що пам’ять запам’ятовує всі

свої стани при одному зберігаючому вхідному сигналі е(Δ).

Дворівневий пристрій пам’яті може здійснювати однозначні та укруп-

нені переходи у БФСП Ау, чого не можуть здійснювати тригери. Крім того,

багатостабільний тригер на 18 станів має 18 вхідних і 18 вихідних вузлів, а

також використовує 18 логічних елементів. У випадку дворівневого при-

строю пам’яті використовуються 13 вихідних і 11 вхідних вузлів, а також ви-

користовується 13 логічних елементів, що значно менше, ніж у тригера. Кі-

лькість зв’язків між БАі (логічних елементів) у багатостабільному тригері на

18 станів становить 1718=306, а у дворівневого пристрою пам’яті –

20+89=92.

Таким чином, дворівневий пристрій пам’яті має значні переваги порів-

няно з багатостабільним тригером.

2. Типові комбінаційні пристрої ЕОМ

2.1. Дешифратори

Основні поняття. Дешифратор – це пристрій з багатьма входами і ви-

ходами, який перетворює n-розрядне двійкове вхідне слово в керуючий сиг-

нал (наприклад, 1) на одному із його виходів, а на інших виходах сигнали з

протилежними значеннями (наприклад, 0).

Дешифратори в ЕОМ застосовуються для дешифрування чисел, напри-

клад, коду операції команди програм і формування сигналу управління ари-

фметичним пристроєм (дешифратори операцій), коду адреси поля пам’яті і

формування керуючих сигналів запису або читання інформації (дешифратори

адреси) тощо.

Керуючий сигнал у дешифраторі чисел з’являється на вихідній шині,

номер якої дорівнює числу, що подано на його вхід. Наприклад, коли дешиф-


136

ратор на п’ять входів (n=5) і на його вхідні вузли надійшло двійкове число

01011, то керуючий сигнал – одиниця – буде формуватися на 11-ій вихідній

шині, а на інших шинах (вихідних вузлах) зберігаються нулі.

Математичний опис закону функціонування. У загальному вигляді

дешифратор має m вихідних шин

m=2n, (6-3)

де n-число розрядів вхідного слова.

Такі дешифратори називають повними. Коли m<2n, дешифратори нази-

ваються неповними. Робота повного дешифратора описується системою ФП.

....

;...

01211

____

0

___

1

_____

2

____

10

xxxxD

xxxxD

nnm

nn

(6-4)

де D0, D1, . . ., Dm-2, Dm-1 – вихідні сигнали ПФ;

x0, x1, . . ., xn-2, xn-1 – вхідні сигнали (аргументи ПФ).

Кожна ФП у виразі (4.11) є констатуентою одиниці.

Кількість входів дешифратора дорівнює 2n, коли кожний розряд деши-

фрованого слова подано прямим ix і __

ix інверсним сигналами (дешифратор з

парафазними каналами) і дорівнює n при подаванні кожного розряду тільки

прямими ix сигналами або тільки інверсними __

ix сигналами (дешифратор з

однофазними входами). В останньому випадку треба у самому дешифраторі

інвертувати вхідні сигнали, що ускладнює схему дешифратора. Умовне по-

значення дешифраторів на функціональних схемах зображено на Рис. 6-2.

Синтез і побудова. У залежності від розрядності слова, що дешифру-

ється, засобів реалізації сукупності ФП і характеристик системи логічних

елементів (наприклад, коефіцієнтів об’єднання К0 і розгалуження Кр ) можна

побудувати одноступеневі і багатоступеневі дешифратори по кількості сту-

пенів дешифрування. Одноступеневі дешифратори у літературі зустрічаються

під різними назвами: лінійні, матричні, прямокутні. Багатоступеневі дешиф-


137

ратори діляться на дві групи: пірамідальні та інші, що мають теж різні назви

– каскадні, прямокутні, ступеневі. Будемо дотримуватися такої класифікації:

лінійні, прямокутні і пірамідальні.

Оцінка і порівняння характеристик різних дешифраторів можливі за

таким ознаками (критеріями).

1. Кількість ступенів дешифрування К.

2. Кількість логічних елементів у схеми N.

3. Загальна кількість входів у логічні елементи С.

4. Швидкодія – величина, яка обернена добутку часу затримки сиг-

налу у одному логічному елементі на число ступенів дешифрації

KF /1 τ, (6-5)

де F- швидкодія дешифратора;

K- кількість ступенів дешифратора;

τ - час затримки сигналу у одному логічному елементі.

5. Навантажувальна здібність дешифраторів (ступені дешифратора),

визначає, на яке максимальне число входів може бути одночасно навантаже-

ний кожний вихід дешифратора або ступені. Гранична навантажувальна зді-

бність кількісно оцінюється коефіцієнтом розгалуження КР логічних елемен-

тів, на яких побудовано дешифратор.

6. Реакція дешифратора (ступені дешифратора) характеризує її зді-

бність навантажувати кожний вихід джерела вхідного слова. Вона оцінюєть-

ся максимальним числом паралельно підключених входів дешифратора (або

0 DC 0 1 1 n-2 m-2 n-1 m-1

x0 x1

xn-2 xn-1

D0 D1

Dm-

2 D

Рис. 6-2. Умовне позначення дешифрато-ра


138

ступені). Реакція визначає навантажувальну здібність елементів джерела вхі-

дного слова, що обчислюється коефіцієнтом розгалуження КР.М..

Лінійні дешифратори будуються на основі сукупності (5-4) без будь-

яких перетворень, до того ж кожна ФП сукупності реалізується окремою

схемою логічного елемента І з n(або 2n) входами і одним виходом. На Рис. 6-

3 зображено дешифратор для трирозрядного вхідного слова.

Число елементів І на n входів у дешифраторі дорівнює числу його ви-

ходів Nл=m=2n. Загальне число входів у логічні елементи Сл=m*n.

Швидкодія дешифратора для К=1 обчислюється за формулою (6-5) і

дорівнює Fл=1/τ.

З урахуванням структури двійкових чисел і усіх можливих їх комбіна-

цій, що подаються на вхідні вузли дешифратора, реакція оцінюється величи-

ною за формулою

Кр.и=2n-1 (6-6)

де Кр.и – коефіцієнт розгалуження елемента джерела вхідного слова.

__

2

2

__

1

1

__

0

0

x

xx

xx

x

&

&

&

&

&

&

&

&

D6

D7

D4

D5

D2

D3

D0

D1

Рис. 6-3. Трирозрядний лінійний дешифратор


139

Вираз (6-6) показує, що з збільшенням значення n величина Кр.и швид-

ко збільшується. Ця обставина враховується при практичному проектуванні

дешифраторів, тому що система елементів має кінцеву величину коефіцієнта

розгалуження. Наприклад, коли для побудови пристроїв ЕОМ прийнята сис-

тема елементів з параметрами К0=8 і Кр=10, то побудувати дешифратор для

n=8 неможливо, тому що джерело вхідного слова повинно мати навантажу-

вальну здібність Кр.и=27=128>> Кр. На таких елементах можна побудувати

дешифратор для чотирирозрядного вхідного слова.

Повні лінійні дешифратори рівномірно навантажують виходи схем, що

підключаються до входів дешифраторів.

Пірамідальні дешифратори будуються послідовним створенням на

кожній ступені часткових конституент, що об’єднують частину розрядів вхі-

дного слова. На першому ступені формуються часткові конституенти двох

аргументів, наприклад, __

0

__

10

__

1

__

0101 ,,, xxxxxxxx , на другому ступені – часткові

конституенти трьох аргументів шляхом створення кон’юнкції часткових кон-

ституент першого ступеня з прямим або інверсним значеннями третього ар-

гументу, наприклад, __

0

__

1

__

20

__

1

__

2

__

01

__

2012

____

0

__

120

__

12

__

012012 ,,,,,,, xxxxxxxxxxxxxxxxxxxxxxxx

На Рис. 6-4 зображено пірамідальний дешифратор для n=3.

Число ступенів дешифратора К=n-1. Для побудови дешифратора засто-

совуються двовхідні елементи І на кожну ступінь. Загальне число елементів

Nn обчислюється так:

Nn=22+23+…+2n=4(2n-1-1). (6-7)

Загальне число Сn входів у логічні елементи обчислюється так:

Сn=2Nn=8(2n-1-1). (6-8)

Швидкодія дешифратора визначається величиною

Fn=1/(n-1)τ, (6-9)

де Nn, Сn, Fn – число елементів І, загальне число входів і швидкодія пі-

рамідального дешифратора.


140

Реакція дешифратора на джерело вхідного слова нерівномірна. Най-

менші навантажені виходи цього джерела, що підключені до нульового і

першого ступеня входів дешифратора. Потім зі збільшеннями номерів ступе-

нів навантаження на наступні виходи джерела, що підключені до другого,

третього тощо ступенів дешифратора, швидко зростає. Реакція дешифратора

оцінюється по коефіцієнту розгалуження sUPK . елементів джерела вхідного

слова i

UP sK 2. , (6-10)

де sUPK . - коефіцієнт розгалуження для і-го ступеня;

і=1, 2, …, n-1 – номер ступеня дешифратора. __

11

__

00 xxxx

&

&

&

&

&

&

&

&

&

&

&

&

D4

D5

D6

D7

D0

D1

D2

D3

2x __

2x

Перший ступінь Другий ступінь

Рис. 6-4. Пірамідальний дешифратор для n=3


141

Прямокутні дешифратори. Із багатоступеневих дешифраторів найбі-

льшу швидкодію мають двоступеневі. Тому при даній розрядності n вхідного

слова, коли дозволяє коефіцієнт об’єднання логічних елементів, доцільно по-

будувати двокаскадні прямокутні дешифратори. Принцип побудови: вхідне

слово розбивається на j складів (підслів). Для кожного складу усі його част-

кові конституенти формуються лінійним дешифратором. Ці дешифратори

складають перший ступінь прямокутного дешифратора. В другій ступені на j-

входових елементах И виконуються операції кон’юнкції часткових конститу-

ент із попереднього ступеню і формуються D0, D1,…, Dm-1 ФП.

Двоступеневий прямокутний дешифратор оцінюється наступними кі-

лькісними характеристиками.

Число ступенів дешифратора К=2.

Припустимо число розрядів у кожному складі однаково і дорівнює r,

тоді j=n/r.

Загальне число r-вхідних елементів І на першому ступені і j- вхідних на

другому визначається за формулою

Nnp=j×2r +2n = n×2r/r + 2n. (6-12)

Число входів Спр у логічні елементи И розраховується таким чином:

Спр = j×r×2r+j×2n = n(2r+2n/r) . (6-13)

(Nnp, Спр- відповідно число елементів И і число входів прямокутного

дешифратора).

Із рівняння 0dr

dCnp графічним методом знаходимо наближене значен-

ня 2/nr , при якому вираз має мінімальне значення. Таким чином, вхідне

слово треба розбити на два склади з однаковим числом розрядів 2/nr при n

– парним і з r1=(n+1)/2 числом розрядів в одному і з r2=(n-1)/2 числом розря-

дів у другому складі при n – непарним.

Швидкодія дешифратора визначається величиною

А = 1/2τ. (6-20)


142

Принцип побудови прямокутних дешифраторів розглянемо на прикладі

дешифрування чотирирозрядного вхідного слова n=4. У цьому прикладі j=2 і

r=2. Сукупність ФП, що основана на принципі дії дешифратора, приймає та-

кий вигляд:

).)((

);)((

012316

__

0

__

1

__

2

__

30

xxxxD

xxxxD

(6-15)

Введемо наступні позначення:

.;;;

;;;;__

2

__

302

__

31

__

232233

__

0

__

100

__

11

__

012013

xxBxxBxxBxxB

xxAxxAxxAxxA (6-16)

Тоді система ПФ приймає вигляд такий:

.;;;;;;;

;;;;;;;;

33153211317303

23142210216202

1313129115101

0312028014000

ABDABDABDABDABDABDABDABD

ABDABDABDABDABDABDABDABD

(6-17)

Вирази вказують, що перший ступінь містить два лінійних дешифрато-

ра на елементах І з коефіцієнтом розгалуження Кр=4, які формують часткові

конституенти А0, ... , А3 і В0,... , В3, а другий ступінь - 16 двовхідних елементів

І, які формують ФП D0, D1, …, D15. На Рис. 6-5 зображена структурна схема

такого дешифратора.

При парному n навантаження на входи джерела вхідного слова рівно-

мірне і оцінюється у відповідності до виразу (6-17), коли замість n ставиться

значення r=n/2.

Реакція другого ступеня дешифратора на входи першого ступеня зале-

жить від розбиття вхідного слова на склади. Позначимо число розрядів у мо-

лодшому складі, що охоплює молодші розряди вхідного слова, через rM, а у

старшому складі, що охоплює старші розряди вхідного слова, – через rС

(Рис. 6-6).


143

Реакція другого ступеня на перший оцінюється коефіцієнтом розгалу-

ження елементів першого ступеня

Кр1=2r, (6-18)

де r – число розрядів у складі.

Для елементів дешифратора молодшого складу коефіцієнт розгалу-

ження знаходиться із виразу (6-18) заміною r на rС. Аналогічно розраховуєть-

ся цей коефіцієнт для елементів дешифратора старшого складу, де замінюємо

r на rМ.

старший склад молодший склад

rС rМ

Рис. 6-6. n розрядів вхідного слова

Рис. 6-5. Структура дешифратора

DС

x0

x1

А0

DС x2

x3

В0

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

D12

D13

D14

D15

D8

D9

D10

D11

D4

D5

D6

D7

D0

D1

D2

D3

Другий ступінь

Перший сту-


144

Кр1М = Cr2

Кр1С = Mr2 (6-19)

Коли rM=rC=r, то коефіцієнт розгалуження розраховується у відповід-

ності з виразом (6-18) і навантаження на два дешифратори молодшого і стар-

шого складів буде однаковим.

Наприклад. Припустимо n=7 і rM=(n-1)/2=3, а rC=(n+1)/2=4.

Тоді Кр1М= 24=16; Кр1С=23=8.

Для n=8, rM=rC=4; Кр1М= Кр1С= Кр=24=16.

Принцип побудови прямокутних дешифраторів з числом ступенів бі-

льше двох (K>2) полягає у наступному. Вхідне слово розбиваємо на j складів,

кожний із яких дешифрується лінійним дешифратором на першому ступені.

На другому ступені формуються кон’юнкції часткових конституент кожної

пари лінійних дешифраторів на двовхідних елементах І. Часткові конституе-

нти пар складів, що отримані на другому ступені, попарно об’єднуються опе-

рацією кон’юнкцією на двовхідних елементах І третього ступеню і так далі.

Коли при розбитті вхідного слова число складів j недодатне, то виходи, що

лишилися без пари, лінійного дешифратора першого ступеня об’єднуються

на двовхідні І з виходами другого ступеню на третій ступінь. Відмітимо, що

лінійні дешифратори складів, на які розбиваємо вхідне слово, конструктивно

не обов’язково повинні бути у першому ступені. Частина із них може бути

включена у другий ступінь.

При розгляданні принципу побудови багатоступеневий прямокутний

дешифратор подається у вигляді з’єднання двоступеневих прямокутних де-

шифраторів.

2.3. Комбінаційні суматори

Визначення і принцип дії. Суматор – це комбінаційний вузол, що ви-

конує операції додавання двох чисел і забезпечує отримання сигналів суми


145

додатка і переносу. За способом обробки вхідної інформації суматори поді-

ляться на послідовні і паралельні.

Послідовний суматор включає однорозрядну схему, у якій додавання

двох чисел здійснюється порозрядно і послідовно у часі. Паралельний сума-

тор складається із визначеним чином з’єднаних однорозрядних суматорів і

обробляє числа одночасно у всіх розрядах.

За методом формування результату суматори діляться на комбінаційні,

у яких результати (сигнали суми і переносу) формуються тільки при одноча-

сному подаванні кодів додатків, і накопичувуючих, у яких коди доданків по-

слідовно накопичуються у вигляді суми і переносу і результат зберігається

після отримання вхідних сигналів.

За кількістю перетворюваної інформації суматори діляться на півсума-

тори (суматори по модулю 2) з двома входами і повних суматорів на три вхо-

ди.

За методом організації порозрядного переносу суматори можуть бути з

послідовним, наскрізним, паралельним (одночасним) і комбінованими пере-

носами.

В ЕОМ суматори знаходять широке застосування у операційній частині

арифметико-логічного пристрою (АЛП) процесора.

Математичний опис законів функціонування суматорів. Математи-

чний опис законів функціонування суматорів опирається на алгоритм опера-

ції додавання по модулю 2 (mod 2) у кожному розряді доданків

,2,1;2,0

;2,2;2,

zbazba

P

zbazbazbazba

S (6-20)

де S, P – відповідно сума цифр даного розряду і перенос у старші розряди;

а і в – значення додатків у даному розряді;

z – значення переносу із сусідніх молодших розрядів.


146

Для синтезу однорозрядних суматорів, звичайно на основі алгоритму

(6-20), складається таблиця істинності і здійснюється мінімізація ФП відоми-

ми методами. При побудові суматорів розв’язується задача отримання мак-

симальної швидкості і забезпечення мінімальної кількості однотипних логіч-

них елементів.

Півсуматор. Робота півсуматора задається таблицею істинності

(табл. 5.21), у відповідності з якою система ФП виходів S і P може бути

.;

__

abPbabaS

(6-21)

Таблиця 6-3

Таблиця істинності

Вхід Вихід

a b P S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

Для побудови схеми півсуматора на елементах ИЛИ-НЕ застосуємо

правило де Моргана _____________

, baabbaba

і перетворимо вираз (5.27) до структурного вигляду

.

;______

_____

_________

____________

_____

______________________

baabP

baabbabaS (6-22)

На Рис. 6-7, а) зображена схема півсуматора. Вона містить два елемен-

ти І-АБО-НІ, і її швидкодія визначається часом затримки одного елемента

F=1/τ.


147

Підставимо вираз (6-21) у формі, яка придатна для побудови півсума-

тора на елементах И-НЕ

.

;_____

__________________________________

___

_____

_____

____________

abP

abbababaS (6-23)

На рис. 6-7, б) зображена схема півсуматора, що побудована за рівнян-

нями (6-23). У склад схеми входять п’ять елементів І-НІ і її швидкодія визна-

чається затримкою двох послідовно включених елементів И-НЕ F=1/2τ.

На рис. 6-7, в) приведено умовне зображення півсуматора.

Повний однорозрядний суматор. Закон функціонування повного су-

матора задається таблицею істинності (табл. 6-4).

Система ФП для виходів суматора записується таким чином:

.

;___

______

abzzabzbabzaP

abzzbazbazbaS (6-24)

Для побудови схеми суматора мінімальними апаратурними витратами

використовується метод мінімізації сукупності ФП, суть якого полягає у то-

му, що сукупність (6-24) перетворюється так, щоб вона містила максимально

можливе число спільних членів.

&

&

&

&

&

&

&

&

&

1

1

HS S

aabb__

aabb__

S S

P P

S

P

a) б)

в)

Рис. 6-7. Півсуматори і їх умовне зображення


148

Таблиця 6-4.

Таблиця істинності

Вхід Вихід а в z P S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1

Максимальну швидкодію суматор буде мати при мінімальному числі

логічних рівнів – послідовно з’єднаних ступенів елементів. Для цього попе-

редньо кожну ФП сукупності (5.30) мінімізують незалежно і перетворюють у

відповідну елементну систему. Коли побудувати схему на елементах І-АБО-

НІ, то можна кожну ФП, що мінімізована, виразити через їх загальну інвер-

сію.

________________

_____

_____________________________________

.

;

zbzababzazabP

zbabzazbazabS (6-25)

Схема суматора, побудованого по сукупності ФП (6-25), приведена на

Рис. 6-8. Вона складається із двох незалежних каналів – каналу складання по

модулю 2 і каналу формування переносу у старший розряд. За такою схемою,

наприклад, побудований комбінаційний суматор ЕОМ ЕС-1020

Повний суматор може бути побудований із двох півсуматорів, реалі-

зуючи суму і перенос за наступними формулами:

.; 11

_

1

_

1 zSPPzSzSS (6-26)

де S1 – вихід суми першого півсуматора;

Р1 – перенос, що формується першим півсуматором.


149

aabbzz___

Схема повного суматора і його умовне позначення зображені на Рис. 6-9.

Десятковий однорозрядний суматор. Сучасні ЕОМ дозволяють вико-

нувати інженерні розрахунки у десятковій системі числення. При цьому зме-

ншується складність процесу програмування, не треба робити переклад чисел

з десяткової системи числення у двійкову і навпаки і т. д. Десяткові числа

кодуються двійково-десятковим кодом. В ЕС ЕОМ прийнятий код 8421, у

якому кожна десяткова цифра подається двійковою тетрадою (табл. 6-5).

Таблиця 6-5

HS S

HS S 1

a

в

z

S1

P1

S

P

SM S

Р

Рис. 6-9. Повний суматор на двох півсуматорах. Умовне позначення

&

&

&

&

&

&

&

1

1

S

P

Рис. 6-8. Повний суматор


150

Переклад

Десяткова цифра 8 4 2 1

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1

Десятковий суматор будується так, що операції додавання виконують-

ся у два етапи. На першому етапі за правилами двійкової арифметики дода-

ються двійково-десяткові коди цифр доданків. На другому етапі корегується

результат першого етапу і формується кінцевий результат. При цьому мо-

жуть виникати три ситуації.

1. S = a + b + z < 10,

де a, b, z – відповідні десяткові цифри відповідно першого, другого

доданку і переносу із молодшої тетради. Корегувати результат першого

етапу не треба.

Приклад 1. a=2 0 0 1 0

b=3 0 0 1 1

z=1 0 0 0 1

S=6 0 1 1 0

2. 15S10 . У цьому випадку треба передати одиницю переносу у ста-

ршу тетраду, а із даної відняти 10. Як показує приклад 2, у результаті вико-

нання першого етапу утримується неправильна тетрада, цифри якої 1010,


151

1011, 1100, 1101, 1110, 1111 не відповідають табл. 6-5. Ознаку неправильної

тетради можна використати для побудови комбінаційної схеми, яка формує

перенесення у старшу тетраду і виконати корекцію результату – віднімання із

даної тетради десяткового числа 10. Віднімання десяткового числа 10 може

бути замінено додаванням до результату першого етапу додаткового двійко-

вого коду 0110.

3. 19S16 . У цьому випадку, як показує приклад 3, перенесення у

старшу тетраду дорівнює десятковому числу 16 і відповідно сума зменшуєть-

ся на 16, а не на десять, як це треба. Тому до даної тетради треба додати 6 у

двійковому численні – 0110.

Приклад 2 Приклад 3

a=6 0 1 1 0 a=8 1 0 0 0

b=7 0 1 1 1 b=9 1 0 0 1

z=0 0 0 0 0 z=1 0 0 0 1

S=13 1 1 0 1 S=18 1 0 0 1 0

- 10 0 1 1 0 Корегування -10 0 1 1 0 Корегування

S= 3 1 0 0 1 1 S= 8 1 1 0 0 0

Для побудови схеми, що керує перенесенням у старшу тетраду, засто-

суємо карту Карно (Рис. 6-10).

Набір аргументів, що складають тетраду результату першого етапу до-

давання, розіб’ємо на дві частини: ab – визначають входи у стовпчики, а cd –

входи у рядки карти Карно. Значення ab (або cd) записуються у послідовнос-

ті, що задовольняє сусідньому циклічному коду Грея, і при цьому одиниці у

сусідніх клітинках склеюються.

Перенос у старшу тетраду Перенос у старшу

тетраду


152

У клітинки карти Карно записуються одиниці, коли ФП дорівнює оди-

ниці, а у протилежному випадку – нулі або ці клітинки залишають порожні-

ми.

На Рис. 6-10 одиницями заповнюються клітинки карти Карно для набо-

рів, які відповідають неправильним тетрадам. У результаті мінімізації маємо

функцію:

F(abcd) = cd v ac

n=4 __ba

_ba ab _

ba __dc

dc_

cd 1 1 1 1 _dc 1 1

Рис. 6-10. Карта Карно

Призначимо Р1 – перенесення, що автоматично формується на першому

етапі додавання, і запишемо вираз для отримання перенесення у десятковому

суматорі, який реалізується на логічних елементах І-НІ і І-АБО-НІ.

На Рис. 6-10 зображена схема однорозрядного десяткового суматора,

побудованого на півсуматорах і повних суматорах з послідовним перенесен-

ням. Лівий рядок суматорів реалізує перший етап додавання, а наступний ря-

док суматорів виконує корегування результату першого етапу при наявності

вихідного одиничного сигналу схеми формування перенесення у старшу тет-

раду. Для цього вихід цієї схеми подається на вхід півсуматора HS1 і повного

суматора SM3.

\

Р = cd v ac v Р1 (6-27)


153


Багаторівневі пристрої пам’яті.

Синтез типових комбінаційних пристроїв ЕОМ

d

P1

SM1 S

SM2 S

SM3 S

SM4 S

z

x

y

a

x

y

b

x

x

y

y

HS1 S

HS2 S

HS3 S

S0

S1

S2

S3

c

&

&

1P

1

Рис. 6-11. Послідовний однорозрядний десятковий суматор


154









o у чому полягає принцип структурної організації елементарних багато-

рівневих пристроїв пам’яті (БРПП)?

o у чому полягає принцип запам’ятовування станів у БРПП з багатофун-

кціональною системою організації?

o відкриті структури пристроїв пам’яті;

o закриті структури пристроїв пам’яті;

o метод синтезу дворівневого пристрою пам’яті.

o структурна схема дворівневого пристрою пам’яті;

o установчі набори хі(t) вхідних сигналів дворівневого пристрою пам’яті;

o установлені об’єднанні стани дворівневого пристрою пам’яті;

o визначення взаємозв’язків між автоматом стратегії і керованою БФСП;

o яка кількість зв’язків між керованою БФСП Ау і автоматом стратегії

АМ?

o принцип роботи дворівневого пристрою пам’яті;

o який установчий сигнал є забороненим у детермінованому режимі?

o як визначається максимальне число запам’ятовуючих сигналів у дворі-

вневого пристрою пам’яті?

o переваги БФСП і БРПП над монофункціональними схемами пам’яті.



побудова дворівневого пристрою пам’яті;


155

визначення характеристик дворівневого пристрою пам’яті.


шифраторів;

дешифраторів;

мультиплексорів;

комбінаційних суматорів.


роботи №3 (макс. –5 балів).


Тема:

Багаторівневі пристрої пам’яті. Типові комбінаційні пристрої ЕОМ

Мета:

Придбати навички побудови і перевірки роботи багаторівневих пристроїв

пам’яті.

План:


2. Побудова схеми БРПП на елементах АБО-НІ(І-НІ) і вхідних слів для його

роботи при однозначному та укрупненому переходах в верхній БФСП.

3. Побудова функціональних схем пристроїв ЕОМ:

o шифраторів;

o дешифраторів;

o мультиплексорів;

o комбінаційних суматорів.

4. Розробка тестів перевірки отриманої функціональної схеми.

5. Перевірка роботи отриманої функціональної схеми БРПП і пристроїв

ЕОМ у середовищі NI Multisim.



156

Перелік варіантів лабораторної роботи (вибрати за останнім номером

залікової книжки студента):

0. Накреслити БРПП на 18 станів не елементах «І-НІ».

1. Накреслити БРПП на 18 станів не елементах «АБО-НІ».

2. Накреслити дешифратор на 4 вхідні змінні на елементах «І-НІ».



5. Накреслити дешифратор на 4 вхідні змінні на елементах «АБО-НІ».


7. Накреслити однорозрядний двійковий півсуматор.

8. Накреслити повний однорозрядний двійковий суматор.

9. Накреслити послідовний однорозрядний десятковий суматор.










1. Вибрати для виконання належний варіант завдання.

2. Виконати завдання з побудови функціональних схем.

3. Розробити тести для перевірки роботи функціональної схеми.



157





Word Generator (Генератор Слів), Logic Analyzer (Логічний Аналізатор)

Logic Converter (Логічний Перетворювач), Indicators (Індікатори Сигна-

лів).



ну).


10. Зробити висновки роботи.




Багаторівневі схеми пам’яті. Дешифратори та комбінаційні суматори


ми.


158

Хід лабораторної роботи №3

1. Обираємо для виконання лабораторної роботи варіант 2:

2. Будуємо схему дешифратора на 4 вхідні змінні на елементах «І-НІ»:

3. Будуємо тести вхідних слів р = х, е для перевірки роботи побудованої

функціональної схеми дешифратора (табл. 6-6):

Таблиця 6-6

№ виходу WG

31 30 29 28 27 26

Вхідні сигнали Вихідні

сигнали

Dі а0

_

a0 а1

_

a1 а2

_

a2

D0 0 1 0 1 0 1

D1 1 0 0 1 0 1

D2 0 1 1 0 0 1

D3 1 0 1 0 0 1

D4 0 1 0 1 1 0

__2

__

1

1

__

0

0

aa

aa

a

&

&

&

&

&

&

&

&

D6

D7

D4

D5

D2

D3

D0

D1

Рис. 6-12. Трирозрядний лінійний дешифратор


159

D5 1 0 0 1 1 0

D6 0 1 1 0 1 0

D7 1 0 1 0 1 0

При визначених вхідних сигналах схема дешифратора приймає значен-

ня одиниці тільки на одному виході Dі (і=0, 1, 2, …, 7).

Аналізуємо роботу схеми дешифратора на елементах «І-НІ» за допомо-

гою програми імітаційного моделювання "NI Multisim 9",

4. Запускаємо програму "NI Multisim9".

5. За допомогою меню Place Misc Digital викликаємо на робоче поле логіч-

ні елементи NAND3 (І-НІ з трьома входами).

6. Будуємо функціональну схему функції f на цих елементах;

7. Проводимо дослідження схеми приладами Word Generator (Генератор

Слів) та Logic Analyzer (Логічний Аналізатор).


Tools-Capture Screen Area.


160

Рис. 6-13. Схема лінійного дешифратора та таблиця для формування сигналів


після виконання всіх тестів


161




"Place/Component".









(WG).









тор (LA).







162


В ході роботи було побудовано трирозрядний лінійний дешифратор на

тривходових логічних елементах "И-НЕ". Були використані віртуальні при-

лади Генератор Слів, Логічний Аналізатор. В Генераторі слів була сформова-

на задана послідовність тестових сигналів.

Після аналізу в програмі імітаційного моделювання Multisim 9 бачимо, що

при визначених вхідних сигналах схема дешифратора приймає значення оди-

ниці тільки на одному виході D7, як і передбачає теорія.


163


Методи структурної організації регістрових структур Логічне проектування керуючих пристроїв


Регістри пам’яті на тригерах

Основні поняття. Основне призначення: паралельний прийом багато-

розрядних кодів (слів) і зберігання їх на протязі потрібного часу. В сучасних

ЕОМ (наприклад, Pentium) широко застосовують 32-розрядні регістри, регіс-

три загального призначення (РЗП), регістри з плаваючою комою (РПК), на-

доперативного запам’ятовуючого пристрою (НОЗП), регістри результатів і

даних, вхідні регістри, буферні регістри, інформаційні регістри, регістри чи-

сел, регістри байтових і тетрадних переносів арифметико-логічних пристроїв

(АЛП) процесорів, регістри адреси основної оперативної пам’яті (ООП) і т.д.

Регістри складаються із сукупності тригерів, багатостабільних схем

пам’яті (БСП), багатофункціональних схем пам’яті (БФСП), багаторівневих

пристроїв пам’яті (БРПП) тощо. Регістри, що складаються із сукупності три-

герів по числу розрядів інформації, яку регістр запам’ятовує, частіше засто-

совують RS- і D-тригери.

У регістр з однофазним прийомом кодів вхідна інформація подається

на кожний його розряд або у прямому, або у зворотному кодах. Нова інфор-

мація вводиться у регістр за два такти: у першому такті Т1 усі тригери регіст-

ру установлюються за керуючим сигналом “установка у0” (у0), у другому та-

кті Т2 також за керуючим сигналом “прийом коду” (ПК) у регістр записується

вхідна інформація.

Інформація може видаватися регістром у прямому, зворотному або па-

рафазному (і у прямому, і у зворотному) кодах в залежності від відповідних

керуючих сигналів (ВПК, ВЗК, ВК).


164

На рис 7-1 зображена структурна схема і-го розряду регістра з однофа-

зним прийомом коду і видачі інформації у прямому або зворотному кодах.

Керуючий сигнал “у0” (S=0; R=1) є установчим для RS-тригера і одно-

значно встановлює його вихідні сигнали. 1;0__

QQ . Цей стан RS-тригера

зберігається при закінчені керуючого сигналу “у0”, коли усі вхідні сигнали

RS-тригера дорівнюють 0, тому що на вхідні вузли тригера подається збері-

гаючий вхідний сигнал (S=0; R=0) при якому стан тригера 1;0__

QQ за-

пам’ятовується.

При появі керуючого сигналу ВПК (S=1; R=0) і аі=1 RS-тригер одно-

значно встановлює вихідні сигнали. 0;1__

QQ .

Цей стан RS-тригера зберігається при закінченні керуючого сигналу

ВПК, коли усі вхідні сигнали RS-тригера дорівнюють 0, тому що на вхідні

вузли тригера подається зберігаючий вхідний сигнал (S=0; R=0), при якому

стан тригера 0;1__

QQ запам’ятовується.

Прямий код знімається з одиничних виходів Q, а зворотній з нульових

виходів __

Q під впливом керуючих сигналів ВПК і ВЗК:

Fi = ВПК*Qi; .*____

ii QВЗКF (7-1)

Q & & S Ti

R

& &

& &

F

__

F

ПК

аі

y0 ВПК ВЗК

Рис. 7-1. Структурна схема і-го розряду регістра


165

Для видачі інформації тільки у прямому або у зворотному коді одноча-

сова поява керуючих сигналів ВПК і ВЗК повинна бути заборонена, що від-

повідає умові

ВПК*ВЗК = 0 (7-2)

При появі керуючого сигналу ПК при парафазному вхідному сигналу

(S=1; R=0, або S=0; R=1), який є установчим для RS-тригера, однозначно

встановлюються його вихідні сигнали 1;0__

QQ і 0;1__

QQ .

Ці стани RS-тригера зберігаються при закінченні керуючого сигналу

ВК, коли усі вхідні сигнали RS-тригера дорівнюють 0, тому що на вхідні вуз-

ли тригера подається зберігаючий вхідний сигнал (S=0; R=0), при якому ста-

ни тригера 0;1__

QQ і 1;0__

QQ запам’ятовуються (рис. 7-1).

Для видачі інформації у парафазному коді повинна виконуватися така

умова

ВПК*ВЗК = 1 (7-3)

Час запису числа у регістр з однофазним прийомом кодів дорівнює

tз =Т0 + τ + τТ, (7-4)

де Т0 - період тактових імпульсів;

τ - час затримки сигналу у елементах І-НІ на вході тригера;

τТ – час переключення тригера.

& &

S Ti

R

& &

& &

F

__

F

ПК

аі

ВПК ВЗК

Рис. 7-1. Структурна схема і-го розряду регістра з парафазним входом

& & __

ia

Q


166

Час запису числа у регістр з парафазним прийомом кодів зменшується і

дорівнює

tз = τ + τТ, (7-5)

Регістри зсуву виконують такі функції: паралельний прийом, збері-

гання і видачу числа, простір-часовий зсув праворуч (переміщення усіх цифр

числа від старших до молодших розрядів), часову затримку цифрової інфор-

мації, генерування циклічних кодів, перетворення паралельного коду у по-

слідовний і навпаки. Прийом і видача інформації здійснюється таким же чи-

ном, як і у тригерах пам’яті. Для синтезу і побудови регістрів зсуву можна

використовувати будь-які елементарні автомати: D-, T-, JK-, RS-тригери, ба-

гатостабільні схеми пам’яті (БСП), багатофункціональні схеми пам’яті

(БФСП), багаторівневі пристрої пам’яті (БРПП) тощо.

Принцип роботи регістра зсуву не залежить від способу запису і видачі

інформації. Тому при синтезі регістрів враховують тільки сигнали, що керу-

ють зсувом інформації. Найчастіше застосовують регістри зсуву, у яких дія

сигналу зсуву приводить до зсуву числа на один розряд вліво або вправо. Для

зсуву на К розрядів послідовно подаються К сигналів зсуву.

C RGn-1 n-1 . 1 1 0 0

ПК

R RGn-1 n-1 . 1 1 0 0

y0

0 RG n-1 1 2 n-2 n-1

y0

Рис. 7-2. Відображення регістрів на функціональних схемах


167

Синтез регістра зсуву (не втрачаючи загальності) розглянемо на при-

кладі дворозрядного регістра на JK-тригерах з зсувом на один розряд вліво.

Побудуємо схему регістра зсуву у базисі І-НІ з парафазним прийомом кодів.

З врахуванням прийому коду функції збудження тригерів регістра подаються

такими виразами:

K0 = ;__

0аПКx

J0 = ;0ПКа

К1 = ;__

1

__

0 аПКQx (7-6)

&

&

&

&

&

&

&

&

&

&

&

J T К

J T К

Q1

Q0

a1

a0

__

0a

__

1a

x ПК

Рис. 7-3. Схема регістра зсуву на один розряд вліво


168

J1 = .10 ПКаxQ

На рис. 7-3 зображена схема регістра зсуву, що побудований у відпові-

дності до виразу (7-6).

Регістри з одночасним зсувом на декілька розрядів будуються комбіно-

ваним способом. На рис. 7-4 зображена структурна схема такого регістра

зсуву.

Вхідний код по керуючому сигналу ПК дозволяється приймати у ре-

гістр пам’яті RG1 одним із розглянутих способів. У тригері регістра числа [A]

записуються по синхросигналу С1 при наявності дозволяючого потенціалу

V1. Для зсуву прийнятий код по синхросигналу С2 при наявності дозволяю-

чого потенціалу V2 переписується із регістра RG1 для проміжного зберігання

у RG2, виходи якого зв’язані з комбінаційним зрушувальником з одночасним

зсувом вліво або праворуч на один, два, чотири або вісім розрядів. При наяв-

ності одного із керуючих сигналів (Л1, Л2, Л4, Л8,П1, П2, П4, П8) комбіна-

ційний зрушувальник здійснює зсув числа, що зберігається у RG2, і результат

зсуву записується знову у регістр RG1.

RG2

Л1, Л2, Л4, Л8 П1, П2, П4, П8

RG1

[A] ПК С1 V1

C2 V2

Рис. 7-4. Структурна схема регістра зсуву на кілька розрядів


169

Принцип побудови реверсивного регістра зсуву розглянемо на при-

кладі дворозрядного регістра. На рис. 2.54 зображена схема реверсивного ре-

гістра зсуву на елементах И-ИЛИ-НЕ з однофазним прийомом інформації.

Функції збудження тригерів приймають вигляд:

R0 = x0 v xЛ v xП__

1Q ; S0 = ПKа0 v xПQ1;

R1 = x0 v xЛ__

0Q v xПQ0 ; S1 = ПKа1 v xЛQ0. (6-7)

Для правильного функціонування реверсивного регістра керуючі сиг-

нали повинні задовольняти співвідношенню:

Л*П = 0 (7-8)

Аналіз виразів (5.39) і (5.41) виявляє, що у схемах регістрів зсуву здій-

снюється парафазна передача кодів між розрядами регістру. Наприклад, у

виразі (3.41) функції збудження R0 і S0 приймають значення __

1Q і Q1 при зсуві

числа праворуч від старшого розряду у молодший (при керуючому сигналі

П). Функції R1 і S1 приймають значення __

0Q і Q0 при зсуві числа вліво від мо-

лодшого розряду у старший (при керуючому сигналі Л).

2. Регістри на багаторівневих пристроях пам’яті (БРПП)

Методи структурної організації синхронних БРПП. Інформаційні

сигнали х БРПП можуть бути тактовні сигналом τ. При відсутності сигналу τ

на вхідних вузлах БРПП подається тільки один зберігаючий е(Δ) вхідний си-

гнал.

БРПП, що тактуються одним сигналом τ, назвемо одноступеневим.

Вхідні вузли усіх установчих шин БРПП можуть бути реалізовані як схеми

кон’юнкції сигналу τ і вхідного сигналу х. У БРПП вхідні сигнали установчих

шин кожної групи БА БФСП можна з’єднати в один вузол, що знижує число

x(t) вхідних сигналів і число вхідних вузлів. Вхідні вузли БРПП, що такту-

ються сигналом τ, зображені на рис. 7-5.


170

Вихідні сигнали БРПП існують двох типів: вихідні сигнали уу керова-

ної БФСП Аj і вихідні сигнали уМ БФСП автомата стратегії АМ.

Багаторівнева пам’ять елементарного автомата може функціонувати як

автомат другого роду, маючи перехід у такті t із одного стану у інший і ви-

&

&

&

1

1&

&

&

&

&

&

&

&

J T1

K

J T1 K

Q1

Q0

a1

a0

Рис. 7-5. Схема реверсивного регістра зсуву на один розряд

&

&

1

1

ПК х Л П у”0”

&


171

даючи вихідний сигнал у(Т), або як автомат третього роду, маючи перехід у

такті Δ із одного стану у інший і видаючи вихідний сигнал у(Δ).

При функціонуванні БРПП (як елементарного автомата другого роду)

можна використовувати два режими: одночасний перехід усіх БФСП багато-

рівневої пам’яті під впливом вхідних сигналів xі(t) із одного стану у інший

або перехід БФСП Ау (при незмінному стані автомата стратегії АМ) тільки із

одного стану в інший у визначеному блоці πj станів під впливом вхідних сиг-

налів xу(t).

При функціонуванні БРПП (як елементарного автомата третього роду)

підчас внутрішнього такту Δ можна використовувати укрупнені переходи у

визначеному блоці μі станів під впливом тільки вхідних сигналів xМ(t) авто-

мата стратегії АМ.

Вихідні сигнали БРПП (або інших схем пам’яті) можуть бути сприйня-

ті іншими пристроями пам’яті тільки при появі наступного тактового сигналу

τі+1. Інакше, вихідні сигнали БРПП повинні мати стійкі значення після зовні-

шнього такту Т, який відображає період між двома тактовими сигналами τі і

τі+1, для надійнісного зняття інформації. Вихідні сигнали у(Т) автоматів дру-

&

&

&

__

1z

__

2z

__

nz

z1

z2

zn

&

&

&

z1

z2

zn

z1

z2

zn

а) б) Рис. 7-6. Схеми вхідних вузлів БРПП


172

гого роду можна використовувати після тактового синхроімпульсу τ у час

внутрішнього такту Δ автоматного неперервного часу. Вихідні сигнали у(Δ)

автоматів третього роду можна використовувати при появі наступного син-

хроімпульсу τі+1. Прийом інформації з вихідних вузлів схем пам’яті можна

здійснювати звичайними способами: асинхронно або синхронно. Зняття ін-

формації з вихідних вузлів схем пам’яті можна здійснювати паралельно з

усіх вузлів або послідовно, як це зображено у схемі на рис. 5.67.

При такому послідовному зніманні інформації з вихідних вузлів схеми

пам’яті кількість зв’язків скорочується до кількості рівнів пам’яті. Тактові

сигнали τі (і= 1, 2, …, K) мають тривалість сигналу, яка достатня для запису

інформації в інші пристрої. Послідовну організацію знімання інформації ви-

користовують, коли потрібно скоротити зв’язки між пристроями або їх бло-

ками. При цьому здійснюється зниження швидкодії при передачі інформації з

одного блоку в інший.

Наведемо приклад одноступеневого синхронного БРПП (рис. 7-7). Усі

вхідні вузли синхронізовані сигналом τі. Вихідні сигнали паралельно зніма-

ються з усіх вихідних вузлів БРПП.

&

&

&

Ау

АМ

ху

хМ

1

1

1

&

&

&

&

&

&

&

&

&

1

1

τ1

τ2

τ3

τ1

τ2

τ3

z2

z1

z3

z1

z1

z2

z3

z2

z3

z1

z2

z3

Рис. 7-7. Схема послідовної організації передачі інформації

τ1

τ2

τ3

τ1

τ2

τ3


173

Побудова функціонально-надійних пристроїв здійснюється при до-

вільному кодуванні станів автомата за рахунок використання тактових сиг-

налів (рис. 7-9) і двоступеневих синхронізованих елементарних автоматів

(наприклад, тригерів).

Це пояснюється тим, що при переході елементарного автомата із одно-

го стану в інший для надійного функціонування на установчих вхідних вуз-

лах треба мати сталі вхідні сигнали хі підчас подавання тактового сигналу τ.

Двоступеневі елементарні автомати таке дозволяють тому, що підчас

переходу автомата одного ступеню функції вхідних сигналів xi(t) формують-

ся із аргументів вихідних сигналів yj(Δ) автоматів другого ступеню, які у да-

ний момент часу не змінюють свій стан.

Набори вхідних сигналів xк(t), що подаються по шинах zi(i= 1, …, n)

одноступеневих синхронних БРПП (рис. 3.56), мають для кожної БФСП зна-

чення логічного нуля для усіх груп БАі, крім однієї. Значення вихідних yj(Δ)

&

&

&

&

AM

Ay

z1

zk

zk+

zn

τ

yy

yM

Рис. 7-8. Схема структури одноступеневого синхронного БРПП


174

відповідно дорівнюють значенням вхідних сигналів. На основі цієї властиво-

сті одноступеневі БРПП з’єднуються один з одним (рис. 7-10).

Кожен ступінь БРПП (рис. 3.58) може працювати як автомат другого та

третього родів, здійснюючи перехід у тактах Тτj і Δτj (j = 1, 2). Переходи в ав-

томатах першого ступеню закінчуються до появи тактового сигналу τ2 друго-

го ступеню, а переходи в автоматі другого ступеню закінчуються до появи

тактового сигналу τ1 першого ступеню, що важливо для надійної роботи дво-

ступеневого синхронного БРПП.

Синхронний автомат другого роду характеризується тим, що кожний

його перехід здійснюється при подаванні на вхід тактового (синхронного) си-

гналу τ.

τ1

τ1

tτ2

tτ1 Δτ1

Δτ2

Tτ2

T/4 T/4 T/4 T/4

Tτ1

Рис. 7-9. Діаграма серії тактових сигналів

t

t


175

Синхронний автомат третього роду характеризується тим, що кожний

його перехід здійснюється після закінчення тактового (синхронного) сигналу

τ з мінімальною затримкою одного логічного елемента.

Одноступеневі асинхронні і синхронні БРПП і двоступеневі БРПП мо-

жуть бути реалізовані при побудові різних обчислювальних пристроїв.

Якісно нові властивості БРПП дозволяють двоступеневим синхронним

пристроям пам’яті перебудовувати алгоритм свого функціонування без втра-

ти швидкодії.

3. Лічильники на тригерах

Основні поняття. Лічильник – це автомат, що виконує за певними

правилами підрахунок вхідних сигналів (імпульсів), формує і запам’ятовує

результат підрахунку в деякому двійковому коді.

Ay

z1

zk

zk+

zn

&

&

&

&

AM

Ay

τ1

Рис. 7-10. Схема структури двоступеневого синхронного БРПП

&

&

&

&

AM

τ2

у1

уk

уk+1

уn

I ступень ІІ ступень


176

Важливою характеристикою лічильника є коефіцієнт К перерахунку

(модуль, період) лічильника – максимальна кількість вхідних сигналів, які

може підрахувати лічильник. Обчислюється він за такою формулою:

K = qn, (7-9)

де q – основа системи числення; n – кількість розрядів лічильника.

Простота реалізації логічних елементів для двійкової системи числення

визначила побудову лічильників з двійковим коефіцієнтом перерахунку

(K=2n). Двійкові лічильники, в яких K 2n, називають лічильниками за моду-

лем K.

Найширше застосування знаходять десяткові (декадні) лічильники з

коефіцієнтом перерахунку K=10, побудовані на двійкових логічних елемен-

тах.

Кількість елементарних автоматів (тригерів) для побудови лічильника

дорівнює кількості його розрядів, що знаходяться із формули (5.42), коли

q=2:

n = [log2K], (7-10)

де [х] – ціла частина х (наприклад, [log25]=3).

За призначенням лічильники поділяють на додатні, від’ємні та ревер-

сивні, за типом кодування – на лічильники зі зважувальним і незважувальним

кодом, за способом перенесення – на лічильники з послідовним, наскрізним,

груповим (паралельним) і комбінованим перенесенням.

Лічильники в сучасних ЕОМ використовуються у схемах центральних

пристроїв управління, зокрема у блоці вибірки команд застосовують лічиль-

ники тактів початкового циклу, лічильники рівнів при трирівневій обробці

інструкцій процесора, лічильники адрес програм, лічильники команд і т. ін.

Лічильники зі зважувальним кодуванням. У цих лічильниках кож-

ний розряд має деяку вагу. Для лічильників з природнім порядком ваги кіль-

кість поданих імпульсів визначається формулою:

1

0,2

n

i

iiQN (7-11)


177

де N – кількість поданих на вхід лічильника імпульсів; n – кількість розрядів

лічильника; Qі – стан і-го розряду лічильника; 2і – вага і-го розряду лічильни-

ка.

Звичайні лічильники зі зважувальним кодуванням будуються на Т-

тригерах. При практичному застосуванні лічильники можуть працювати в

режимі ділення і в керуючому режимі. У режимі ділення лічильники викори-

стовуються як подільники частоти вхідних сигналів, при цьому неістотною є

відповідність інформації, записаної в кожний момент у розрядах лічильника,

а також кількість імпульсів, що подаються на його вхід.

Керівний режим з послідовним перенесенням будується шляхом

з’єднання нульових виходів Т-тригерів попередніх каскадів із лічильними

входами наступних (рис. 7-10, а), а від’ємні – об’єднанням одиничних вихо-

дів з лічильними входами (рис. 7-11, б). На рис. 7-11, в наведено умовне зо-

браження лічильника на функціональних схемах.

Швидкодія лічильника з послідовним перенесенням у керованому ре-

жимі визначається для найгіршої ситуації, коли перенесення поширюється до

старшого розряду:

F = 1/(nτT + τt), (7-12)

де τT - час перемикання тригера; τt – час зняття інформації з лічильника.


178

У режимі ділення частоти з лічильника знімаються тільки сигнали з

останнього розряду. Схему дворозрядного лічильника з послідовним перене-

сенням, який здійснює ділення частоти вхідних сигналів на 4, зображено на

рис. 7-12. Швидкодія лічильника в режимі ділення частоти не залежить від

x

y”0”

Qn-1

Q1

Q0

Т Тn-1

R

Qn-1

1

__

nQ

Т Т1

R

Q1

1

__

Q

Т Т0

R

Q0

0

__

Q

x y”0”

Т Тn-1

S

Qn-1

1

__

nQ

Т Т1

S

Q1

1

__

Q

Т Т0

S

Q0

0

__

Q

x y”1”

T CT R

a) б) в)

Рис. 7-11


179

вигляду порозрядного перенесення і визначається тільки властивостями

швидкодії першого розряду:

F = 1/τT . (7-13)

Для зменшення запізнювання вихідних сигналів подільника відносно

вхідних імпульсів застосовують прискорені види перенесень.

Синтез лічильників із прискореним перенесенням виконаємо графіч-

ним способом. Граф віднімального трирозрядного лічильника зображено на

рис. 7-13.

Т T0

R

Т T1

R

y “0”

x

Q1

0

__

Q

Вихід СТ

Рис. 7-12


180

х х х

аbс аb ас а

0 с b bс

х

х х х

х

__x

__x

__x

__x

__x

__x

__x

__x

Т0

Т0 Т0

Т0 Т1, Т0

Т1, Т0

Т2, Т1, Т

Т2, Т1, Т

Рис. 7-13

T2

T1

Т2 Т

Т1 Т

Т0 Т

&

&

y“1” x

a

b

c

Рис. 7-14

Т0


181

Функції збудження Т-тригерів лічильника подамо у вигляді:

Т0 = х;

Т1 = х__c ; (7-14)

Т2 = х____bc .

Вираз (7-14) дає змогу побудувати лічильник із паралельним перене-

сенням (рис. 7-13), в якого для певної інформації, зафіксованої лічильником,

перенесення можна поширювати одночасно (паралельно) на різні групи роз-

рядів.

Як випливає з виразу (7-14), у кожний розряд вводяться елементи па-

ралельного перенесення, що контролює стан попередніх розрядів (для Т2 ана-

лізується стан b1 тригера Т1 і стан с тригера Т0). за наявності в них одиниці в

момент подання чергового імпульсу х формується імпульсно-паралельне пе-

ренесення, яке перемикає розряд тригера Т1 на протилежний стан. За наявно-

сті в них одиниці у момент подавання чергового імпульсу х формується па-

ралельне перенесення, яке перемикає розряд.

У лічильнику з паралельним перенесенням зі збільшенням номерів

розрядів кількість входів в елемент І паралельного перенесення зростає згід-

но з виразом:

nвх = і + 1, і = 1, 2, ..., n-1. (7-15)

Коли nвх> n0 (коефіцієнт об’єднання елемента И), вхідні вузли старших

розрядів ускладнюються (потрібно будувати їх багаторівневими) і швидкодія

лічильника знижується.

Швидкодія лічильника з паралельним перенесенням визначається

швидкодією одного розряду:

F = 1/(τn + τT + tc), (7-16)

де τn – час затримки сигналу в елементах паралельного перенесення на вході

тригера; τT – час перемикання тригера; tc – час видачі сигналу.

Перетворюючи вираз (7-14), дістаємо систему ФП збудження тригерів

лічильника з наскрізним перенесенням:


182

Т0 = х;

Т1 = х__c =Т0

__c ; (7-17)

Т2 = х____bc = Т1

__b ;

У кожному розряді на вході тригера вмикається елемент И наскрізного

перенесення, на входи якого з виходу попереднього розряду подаються сиг-

нал (прямий для додавання і інверсний для віднімального лічильника) і лічи-

льні імпульси даного розряду (наприклад, для другого розряду Т1). Коли з

попереднього розряду подається сигнал, то елемент И наскрізного перене-

сення формує сигнал перенесення в наступний розряд. Лічильник із наскріз-

ним перенесенням наведено на рис. 7-15.

T2

T1

Т2

Т S

Т1

Т S

Т0

Т S

&

&

y “1” x

a

b

c

Рис. 7-15. Лічильник з наскрізним переносом

Т0


183

Швидкодія лічильника з наскрізним перенесенням визначається часом

затримки сигналу в елементах И наскрізного перенесення.

Принцип роботи реверсивного лічильника полягає в тому, що зале-

жно від значення сигналу Р лічильні імпульси або додаються до числа, яке

записано в розрядах лічильника, і видається здобута сума, або від нього від-

німається і видається знайдена різниця. Нехай при Р=0 лічильник працює в

режимі додавання, а при Р=1 лічильник переходить у режим віднімання. По-

будуємо, наприклад, дворозрядний лічильник на Т-тригерах із двома устано-

вчими входами S і R.

Граф реверсивного лічильника зображено на рис. 7-16.

Функції збудження тригерів мають вигляд:

Т0 = хР(____bababaab ) (

__

Px____bababaab ) = x;

T1 = xP .)()(_________

bPxbxPbaabPxbaba (7-18)

Перетворивши здобуті вирази для функцій збудження тригерів лічиль-

ника в елементному базисі І-НІ і доповнивши їх виразами для формування

ав а

0 в

__x

__x

__x __

x х, P, T

х, P, T1, T

х, P, T

х, P, T1, T

х, __P , T0

х, __P , T0

х, __

P , T1, T0 х, __

P , T1, T0

Рис. 7-16. Граф реверсивного лічильника


184

сигналів початкового встановлення тригерів лічильника (у стані 0 сигналом

х0 у режимі додавання і у стані 1 сигналом х1 у режимі віднімання), дістанемо

вхідну сукупність ФП для побудови реверсивного лічильника:

Т0 = х; Т1 =

______________________________

_______

_

bPxbxP ; S = ____________

1Px ; R = .0

__

xP (7-19)

Схема реверсивного лічильника, у якому реалізовано наскрізне перене-

сення між розрядами, зображено на рис. 7-17.

Десяткові лічильники належать до схем перерахунку. Для лічильни-

ків з коефіцієнтом перерахунку, який відрізняється від 2n, виконується умова

2n > K > 2n-1. (7-20)

Очевидно, перераховувальна схема має містити не менш як n розрядів.

Тоді m = 2n – K станів цієї схеми будуть „зайвими”, і вони не повинні

з’являтися у процесі роботи лічильника. Спосіб кодування внутрішніх станів

схеми можна вибирати довільно. Зручно взяти таку послідовність станів, при

якій функції збудження тригерів у перераховувальній схемі найпростіші. Ра-

ціональним є спосіб, при якому початковий стан схеми кодується кодом чис-

&

&&

&

&

&

&

S T1

T

R

S T0

T

R

P x x1 __P x0

Q1

Q0

Рис. 7-17


185

ла m або нуля. Інші стани кодуються зростаючою послідовністю двійкових

чисел. Заборонені стани схеми відповідають числам 0, 1, ..., m-1 для першого

випадку і числам K, K+1,..., 2n – для другого випадку кодування початкового

стану схеми. Недолік кодування початкового стану схеми числом m полягає в

тому, що кількість зчитаних сигналів визначається кодом з остачею m. Для

K=10 (m = 2n – 10 = 6 ) двійковий код починається зі стану 0110, а стани лі-

чильника кодуються кодом 8421+6. При цьому заборонені стани схеми від-

повідають двійковим кодам 0000, 0001, 0010, 0011, 0100, 0101.

При кодуванні початкового стану десяткового лічильника двійковим

числом 0000 усі його наступні стани кодуються в коді 8421, а заборонені ста-

ни у двійковому коді подаються числами 1010, 1011, 1100, 1101, 1110, 1111.

Виконаємо синтез десяткового лічильника з кодуванням його станів

кодом 8421. Граф десяткового лічильника на Т-тригерах зображено на рис. 7-

18.


186

Функції збудження тригерів подамо у вигляді Ті=хаі. Для знаходження

мінімальних форм ФП аі скористаємося картами Карно (рис. 7-18), вважаючи

значення аі недовизначеними для заборонених станів лічильника.

На картах Карно показано раціональне об’єднання одиничних значень

аі з урахуванням довизначення їхніх одиниць. Після мінімізації функції збу-

дження тригерів набирають вигляду:

Т0 = х; Т1 = х da_

; Т2 = хcd ; Т3 = х( bcdad ). (7-21)

0 d c

ad

a

bc bcd bd

cd

b

x x

x

x

x

x

x

x x

x

__x

__x

__x

__x __

x

__x

__x

__x __

x __x

T0

T0

T0

T0

T0

T1, T0

T2, T1, T0

T1, T0

T3, T2, T1,

T3, T0

Рис. 7-18


187

n=4 __ba

_ba ab _

ba __dc 1 1 1 1

dc_

1 1 1 1

cd – – – – _dc 1 1 – –

а0=1

n=4 __ba

_ba ab _

ba __dc 0 1 1 0

dc_

0 1 1 0

cd – – – – _dc 0 0 – –

а1=__ca

n=4 __ba

_ba ab _

ba __dc 0 0 1 0

dc_

0 0 1 0

cd – – – – _dc 0 0 – –

а2= ab

n=4 __ba

_ba ab _

ba __dc 0 0 0 0

dc_

0 0 1 0

cd – – – – _dc 0 1 – –

а3= bcdad

Рис. 7-19


188

Вираз (5.54) можна перетворити для елементів І-НІ за правилами

де Моргана і побудувати схему десяткового лічильника (рис. 7-19).

У схемі десяткового лічильника реалізується паралельне перенесення і

зворотний зв’язок з виходу а третього тригера Т3 на вхід першого тригера Т1,

який керує переходом лічильника за десятковим імпульсом зі стану 1001(ad)

в початковий стан 0000(0). Під впливом десятого імпульсу тригер Т1 не пере-

Т2

Т R

a

b

c

d Т0

Т R

Т1

Т R

Т3

Т R

y “0”

&&

&&

&&

&

x

Рис. 7-20


189

ходить в одиничний стан, оскільки на його вхід впливає вихідний сигнал __a –

тригера Т3.

На вхід тригера Т2 подається вихідний сигнал с=0 тригера Т1, і тригер

Т2 зберігає свій нульовий стан, а тригери Т0 і Т3 під впливом десятого імпуль-

су переходять із одиничного стану у нульовий.

Висновки. Розглянуті лічильники, є автоматами 2-го роду, оскільки

їхні вихідні сигнали залежать тільки від станів лічильника. Побудова лічиль-

ників є наочним підтвердженням теореми про структурну повноту, яку довів

В. М. Глушков.

4. Лічильники на багаторівневих пристроях пам’яті

Основні поняття. Пам’ять автоматів 3-го роду складається з багаторі-

вневих пристроїв, які можуть здійснювати укрупнений перехід у внутріш-

ньому такті Δ автоматного неперервного часу. На основі розширеної теореми

про структурну повноту можна будувати лічильники, а також будь-які дис-

кретні пристрої, які, крім переходу в такт t, мають ще переходи і під час вну-

трішнього такту Δ автоматного неперервного часу.

Метод структурного синтезу лічильника за модулем 18 із багатофу-

нкціональною системою організації пам’яті, який має чотири алгоритми ро-

боти: два як автомат 2-го роду (реверсивний: додавальний і віднімальний) і

два як автомат 3-го роду (реверсивний: додавальний і віднімальний).

Згідно з розширеною теоремою про структурну повноту застосуємо

БФСП і логічні елементи функціонально повної системи, наприклад І-НІ, І,

НІ, І-АБО-НІ.

БФСП С1 складається з трьох елементів І-НІ (рис. 7-21, а), розбитих на

три групи (m1 = 3) по одному елементу у групі (R1= R2=R3=1), запам’ятовує

три стани (М1=3) і може використовувати чотири установчі вхідні сигнали

x(t) і один зберігаючий вхідний сигнал е(Δ) (табл. 7-1, 7-2).


190

БФСП С2 складається із чотирьох елементів И-НЕ (рис. 7-21, б), розби-

тих на три групи (m2 = 3), у першій з яких два елементи, а в двох інших - по

одному елементу (R1=2; R2=R3=1). Ця схема запам’ятовує 5 станів (М2=5) і

може використовувати 6 установчих вхідних сигналів x(t) і три зберігаючі

вхідні сигнали е(Δ) (табл. 7-3, 7-4).

БФСП С3 складається із чотирьох елементів І-НІ (рис. 7-21, в), розби-

тих на дві групи (m2 = 2), по два елементи у кожній групі (R1= R2=2). Ця схе-

ма запам’ятовує 6 станів (М3=6) і може використовувати 7 установчих вхід-

них сигналів x(t) і 9 зберігаючих вхідних сигналів е(Δ) (табл. 7-5, 7-6).

Побудова БРПП, що запам’ятовують Md (Md=18) станів, полягає у ви-

борі БФСП верхнього рівня за такою умовою:

Md ej rm , (7-22)

де mj – кількість груп БФСП верхнього рівня БРПП; re – кількість зберігаю-

чих вхідних сигналів е(Δ).

Таблиця 7-1

Установчі вхідні сигнали БФСП С1

Структурні сигнали Вхідний

сигнал

)(1 txi

вхідні

z1 z2 z3

вихідні

a1 a2 a3

Стан

БФСП С1 1iA

10x 0 0 0 1 1 1 1

0A 11x 1 0 0 0 1 1 1

1A 12x 0 1 0 1 0 1 1

2A 13x 0 0 1 1 1 0 1

3A


191

& & & &

a8 a9 a1

0 a

Вих.

u8 z8 u9 z9 u10 u11

БФСП С

& & & &

a4 a5 a6 a7

Вих.

u4 z4 u5 z5 z6 z7

БФСП С

в)

б)

& & &

a1 a2 a3

Вих.

z1 z2 z3

БФСП С

а)

Рис. 7-21


192

Таблиця 7-2

Зберігаючі вхідні сигнали БФСП С1

Вхідний сигнал е(Δ)

Структурні вхідні сигнали z1 z2 z3

Блок π станів

1iA , що

запам’ятовуються 10e 1 1 1 1

1A , 12A , 1

3A

Таблиця 7-3



сигнал

)(2 txi

вхідні

z4 z5 z6 z7

вихідні

а4 а5 а6 а7

Стан

БФСП С2 2iA

)(20 tx 0 0 0 0 1 1 1 1 2

0A

)(21 tx 1 0 0 0 0 1 1 1 2

1A

)(22 tx 0 1 0 0 1 0 1 1 2

2A

)(23 tx 1 1 0 0 0 0 1 1 2

3A

)(24 tx 0 0 1 0 1 1 0 1 2

4A

)(25 tx 0 0 0 1 1 1 1 0 2

5A


193

Таблиця 7-4



Структурні вхідні сигнали u4 u5 z6 z7


1iA , що

запам’ятовуються 21e 1 1 1 1 2

3A , 24A , 2

5A 22e 0 1 1 1 2

2A , 24A , 2

5A 23e 1 0 1 1 2

1A , 24A , 2

5A

Таблиця 7-5



сигнал

)(3 txi

вхідні

z8 z9 z10 z11

вихідні

а8 а9 а10 а11

Стан

БФСП С3 3iA

)(30 tx 0 0 0 0 1 1 1 1 3

0A

)(31 tx 1 0 0 0 0 1 1 1 3

1A

)(32 tx 0 1 0 0 1 0 1 1 3

2A

)(33 tx 1 1 0 0 0 0 1 1 3

3A

)(34 tx 0 0 1 0 1 1 0 1 3

4A

)(35 tx 0 0 0 1 1 1 1 0 3

5A

)(36 tx 0 0 1 1 1 1 0 0 3

6A


194

Таблиця 7-6



Структурні вхідні сигнали u8 u9 u10 u11


1iA , що

запам’ятаються 31e 1 0 1 0 3

1A , 34A

32e 0 1 1 0 3

2A , 34A

33e 1 1 1 0 3

3A , 34A

34e 1 0 0 1 3

1A , 35A

35e 0 1 0 1 3

2A , 35A

36e 1 1 0 1 3

3A , 35A

37e 1 0 1 1 3

1A , 36A

38e 0 1 1 1 3

2A , 36A

39e 1 1 1 1 3

3A , 36A

Після визначення БФСП С3 верхнього рівня вибираємо БФСП С2 на-

ступного за ним рівня, що запам’ятовує re станів для генерації зберігаючих

вхідних сигналів е(Δ) БФСП С3. Процес вибору БФСП нижнього (першого)

рівня закінчується тоді, коли кількість m1 груп БФСП С1 стане не меншою за

кількість re зберігаючих вхідних сигналів е(Δ) БФСП С2:

m1 re (7-23)


195

&

& & & &

a8 a9 a1

0 a

z7 z8

БФСП С

Вих.

&

& & &

a1 a2 a3

Вих.

z1 z2 z3

БФСП С

Рис. 7-22

Вих.

a4 a5 a6 a7

z z5 z6

БФСП &

& & & &


196

БФСП С3 задовольняє вираз (7-22), тому що m3 re=2 9=18, БФСП С2

також задовольняє вираз (7-22), тому що m2re=3 3=9, і БФСП С1, оскільки

m1re=3 1=3. Отже, три БФСП, наведені на рис. 7-21, а–в задовольняють вимо-

ги щодо побудови трирівневого пристрою пам’яті, який запам’ятовує 18 ста-

нів.

Таблиця 7-7

Кодування станів лічильника

Стан Аі

лічильника

Стан

БФСП Сі

Структурні вихідні сигнали БРПП

а1 а2 а3 а4 а5 а6 а7 а8 а9 а10 а11

А1 11A , 2

2A , 32A 0 1 1 1 0 1 1 1 0 1 1

А2 11A , 2

2A , 35A 0 1 1 1 0 1 1 1 1 1 0

А3 11A , 2

4A , 32A 0 1 1 1 1 0 1 1 0 1 1

А4 11A , 2

4A , 34A 0 1 1 1 1 0 1 1 1 0 1

А5 11A , 2

5A , 32A 0 1 1 1 1 1 0 1 0 1 1

А6 11A , 2

5A , 36A 0 1 1 1 1 1 0 1 1 0 0

А7 12A , 2

1A , 31A 1 0 1 0 1 1 1 0 1 1 1

А8 12A , 2

1A , 35A 1 0 1 0 1 1 1 1 1 1 0

А9 12A , 2

4A , 31A 1 0 1 1 1 0 1 0 1 1 1

А10 12A , 2

4A , 34A 1 0 1 1 1 0 1 1 1 0 1

А11 12A , 2

5A , 31A 1 0 1 1 1 1 0 0 1 1 1

А12 12A , 2

5A , 36A 1 0 1 1 1 1 0 1 1 0 0

А13 13A , 2

3A , 33A 1 1 0 0 0 1 1 0 0 1 1

А14 13A , 2

3A , 35A 1 1 0 0 0 1 1 1 1 1 0

А15 13A , 2

4A , 33A 1 1 0 1 1 0 1 0 0 1 1

А16 13A , 2

4A , 34A 1 1 0 1 1 0 1 1 1 0 1

А17 13A , 2

5A , 33A 1 1 0 1 1 1 0 0 0 1 1

А18 13A , 2

5A , 36A 1 1 0 1 1 1 0 1 1 0 0


197

Для скорочення міжгрупових зв’язків виходи груп, що складаються з

більш як одного елемента (Ri 1 ) з’єднуються із входами елементів інших

груп через логічний елемент И (ИЛИ). Багатофункціональну систему органі-

зації трирівневого пристрою пам’яті зображено на рис. 7-22.

У такого пристрою пам’яті вхідні вузли логічних елементів груп, що

складаються більш як з одного елемента, взаємозв’язані з виходами елемен-

тів БФСП нижчих рівнів згідно з логічними нулями структурних вхідних си-

гналів ui таблиць зберігаючих вхідних сигналів е(Δ) БФСП верхніх рівнів.

БРПП, побудований у такий спосіб, дає змогу скоротити кількість вхідних

вузлів zi в одній групі логічних елементів БФСП до одного (див. рис. 7-22).

Кодування станів лічильника за модулем 18, що використовує як

пам’ять трирівневий пристрій, зображений на рис. 7-10, ілюструє у табл. 7-7,

а відповідні установчі вхідні сигнали – табл. 7-8.

БРПП має один зберігаючий вхідний сигнал е(Δ), при якому на вхідних

вузлах zi (i= 1, 2, …, 8) значення дорівнюють логічній одиниці і зберігаються

всі 18 запам’ятовувальних станів. Таким чином, кількість елементарних вхід-

них слів рі= хі(t), е(Δ) дорівнює 18. Для стійкої роботи пристрою на потенціа-

льних елементах використовують двоступеневі схеми пам’яті і систему син-

хронізуючих тактових сигналів τ. Для створюваного лічильника використо-

вуємо двоступеневу пам’ять трирівневого пристрою і чотири керуючих вхід-

них сигналів Yi(i=1, 2, 3, 4), які тактуються синхросигналом τ.


198

Таблиця 7-8

Установчі вхідні сигнали БРПП

Установчі

вхідні

сигнали хі

Структурні

вхідні сигнали

z1 z2 z3 z4 z5 z6 z7 z8

Стан

лічильника

Аі

x1 1 0 0 1 0 0 1 0 A1

x2 1 0 0 1 0 0 0 1 A2

x3 1 0 0 0 1 0 1 0 A3

x4 1 0 0 0 1 0 0 1 A4

x5 1 0 0 0 0 1 1 0 A5

x6 1 0 0 0 0 1 0 1 A6

x7 0 1 0 1 0 0 1 0 A7

x8 0 1 0 1 0 0 0 1 A8

x9 0 1 0 0 1 0 1 0 A9

x10 0 1 0 0 1 0 0 1 A10

x11 0 1 0 0 0 1 1 0 A11

x12 0 1 0 0 0 1 0 1 A12

x13 0 0 1 1 0 0 1 0 A13

x14 0 0 1 1 0 0 0 1 A14

x15 0 0 1 0 1 0 1 0 A15

x16 0 0 1 0 1 0 0 1 A16

x17 0 0 1 0 0 1 1 0 A17

x18 0 0 1 0 0 1 0 1 A18


199

Алгоритм роботи лічильника, який розглядається як автомат 2-го роду,

полягає в тому, що переходи БФСП С3 (верхнього рівня) здійснюються в од-

ному блоці πj станів при незмінних стійких станах БФСП С2 і БФСП С1 (ниж-

чих рівнів).

Алгоритм роботи лічильника, який розглядається як автомат 3-го роду,

полягає в тому, що переходи в БФСП нижчих рівнів за рахунок внутрішної

багатофункціональної системи організації пам’яті багаторівневого пристрою

здійснюють укрупнені переходи у БФСП верхніх рівнів.

Алгоритми роботи реверсивного лічильника у вигляді графів зображе-

но на рис. 7-23 і рис. 7-24.

А18 А17 А16 А1 А1

А9 А8 А7 А6

А10 А1 А12 А1

Y2 τ

Y2 τ Y1 τ

Y2 τ Y2 τ

Y2 τ Y2 τ Y2 τ Y2 τ

Y2 τ


Y2 τ

А1 А2 А3 А4 А5


Y1 Y1 Y1 Y1

Y1 Y1 Y1 Y1

Y1 Y1 Y1

Y1

Y1 Y1 Y1 Y1

Y1

Рис. 7-23


200

Стани БФСП Сі характеризуються тим, що тільки в одній групі значен-

ня структурного вихідного сигналу аі дорівнює нулю. Стан пам’яті лічильни-

ка характеризується набором станів БФСП Сі.

Схему трирозрядного лічильника, реалізованого на двоступеневому

трирівневому пристрої пам’яті, який має змогу здійснювати чотири різні ре-

жими Yi (Y1 – Y4) роботи за модулем 18 зображено на рис. 7-25.

Схема лічильника традиційна з тією лише різницею, що в його пам’яті

використовуються БФСП Сі як розряди лічильника і в одному випадку БФСП

С3 береться як молодший розряд лічильника, а БФСП С1 – як старший, в дру-

гому випадку БФСП С3 береться як старший розряд лічильника, а БФСП С1 –

як молодший. Така побудова чотирирежимного лічильника можлива тільки

на БФСП, які реалізовано в одному багаторівневому пристрої пам’яті.

А18 А12 А6 А1 А1

А1 А11 А5 А1

А2 А8 А14 А4

Y4 τ

Y4 τ Y3 τ

Y4 τ Y4 τ


Y4 τ


Y4 τ

А1 А7 А13 А3 А9


Y3 Y3 Y3 Y3

Y3 Y3 Y3 Y3

Y3 Y3 Y3

Y3

Y3 Y3 Y3 Y3

Y3

Рис. 7-24


201

Розглянемо кожний і-й режим чотирипрограмного лічильника. Припу-

стимо, що встановлено перший режим Y1 (Y1=1; Y2=Y3=Y4=0). У цьому випад-

ку БФСП С3 використовується як молодший розряд лічильника.

Лічильник буде працювати послідовно при появі тактового сигналу τ,

переходячи з одного стану Аі в стан Аі+1 (див. рис. 5.83). За незмінних станів

БФСП С1 і БФСП С2 багатофункціональна схема пам’яті С3 функціонуватиме

в одному блоці πj своїх станів (табл. 7-6). При незмінних станів БФСП С1 ба-

гатофункціональна схема С2 також функціонуватиме в одному блоці πj своїх

станів (табл. 7-4). За режимів Y1 і Y2 лічильник працює як автомат 2-го роду,

оскільки переходи в БФСП Сі (і=1, 2, 3) виконуються під впливом тільки

установчих вхідних сигналів xi(t) (див. табл. 7-8) у блоках πj своїх станів, які

запам’ятовуються при відповідних зберігаючих вхідних сигналах ej(Δ) (див.

табл. 7-25, 7-4, 7-6), що надходять за рахунок багатофункціональної органі-

зації пам’яті з вихідних вузлів аі молодших розрядів (рис. 7-22).

У третьому (Y3=1) і четвертому (Y4=1) режимах лічильника БФСП С1

використовується як молодший розряд, а БФСП С3 – як старший. У цьому ра-

&

БРПП

А1

БРПП

А2

&

&

&

&

&

1

Y1 Y2 Y3 Y4 τ

Рис. 7-25


202

зі лічильник функціонуватиме згідно з алгоритмом, зображеним на рис. 7-24.

У цих режимах лічильник функціонуватиме як автомат 3-го роду, оскільки

при зміні станів БФСП С1 відбуваються зміни зберігаючих вхідних сигналів

ej(Δ) і в БФСП С2, і БФСП С3, а також виконуються переходи (за рахунок

внутрішньої багатофункціональної організації пам’яті) із одного стану в ін-

ший у блоці μі їхніх станів. Зміна станів у БФСП С2 і БФСП С3 відбувається

без впливу установчих вхідних сигналів xi(t) – за рахунок внутрішніх збері-

гаючих вхідних сигналів ej(Δ), змінюється стан усього лічильника без додат-

кової організації функцій збудження відповідних БФСП С2 і БФСП С3. Такі

переходи характерні для пристроїв якісно нового (порівняно з пристроями на

тригерах) типу і визначають новий напрям у побудові пристроїв і ЕОМ.

Зауважимо насамкінець, що БРПП мають принципові переваги порів-

няно з багатостабільними тригерами як за апаратними і функціональними

можливостями. Це підтверджується, зокрема, прикладом побудованого реве-

рсивного лічильника на 18 станів (табл. 7-9), де K – потрібна кількість входів

логічного елемента І-НІ (АБО-НІ); nQ – потрібна навантажувальна кількість

для елементів І-НІ (АБО-НІ); Sвн.зв – кількість внутрішніх зв’язків; Sз.зв– кіль-

кість зовнішніх зв’язків; L – кількість елементів на один запам’ятовувальний

стан; R – кількість застосованих елементів І-НІ (АБО-НІ).

Реверсивні лічильники на монофункціональних схемах пам’яті можуть

мати два, а на БРПП – чотири режими роботи.


Проектування регістрових структур та лічильників.






203





o яке основне призначення регістрів пам’яті?

o структурна схема і-го розряду регістра з однофазним прийомом коду і

видачі інформації у прямому або зворотньому кодах;

o структурна схема і-го розряду регістра з парафазним входом;

o як знімається з виходів регістра прямий і зворотній код?

o якій умові повинні відповідати керуючі сигнали?

o який час запису числа у регістр з однофазним прийомом кодів?

o який час запису числа у регістр з парафазним прийомом кодів?

o зображення регістрів на функціональних схемах;

o які функції виконують регістри зсуву?

o які елементарні автомати можна використовувати для синтезу і побу-

дови регістрів зсуву?

o скільки подається сигналів зсуву для зсуву послідовно на К розрядів?

o структурна схема регістра зсуву на один розряд вліво;

o принцип побудови реверсивного регістра зсуву.

o структурна схема реверсивного регістра зсуву на один розряд.

o методи структурної організації синхронних БРПП;

o функціонування БРПП як елементарного автомата другого роду;

o функціонування БРПП як елементарного автомата третього роду;

o схема послідовної організації передачі інформації при використанні

БРПП;

o структурна схема одноступеневого синхронного БРПП;

o структурна схема двоступеневого синхронного БРПП.

o що таке лічильник? Коефіцієнт перерахунку (модуль, період) лічильни-

ка;


204

o як визначається кількість елементарних автоматів (тригерів) для побу-

дови лічильника?

o на які типи поділяють лічильники за призначенням?

o де використовуються лічильники у сучасних ЕОМ?

o як побудувати лічильники з послідовним переносом?

o як побудувати лічильники з паралельним переносом?

o як побудувати лічильники з наскрізним переносом?

o який принцип роботи реверсивного лічильника?

o як побудувати реверсивний лічильник на тригерах?

o як побудувати десятковий лічильник на тригерах?

o схема десяткового лічильника;

o метод структурного синтезу лічильника на багаторівневих пристроях

пам’яті;

o структурна схема багатофункціонального двоступеневого лічильника

на трьохрівневих пристроях пам’яті і логічних елементах.



і-го розряду регістра з однофазним прийомом коду і видачі інфор-

мації у прямому або зворотньому кодах;

і-го розряду регістра з парафазним входом;

регістра зсуву на один розряд вліво;

реверсивного регістра зсуву;

одноступеневого синхронного БРПП;

двоступеневого синхронного БРПП;

з послідовним переносом;

лічильника з паралельним переносом;

лічильника з наскрізним переносом;

реверсивного лічильника на тригерах;

десяткового лічильника на тригерах;


205

багатофункціонального двоступеневого лічильника на трьохрівне-

вих пристроях пам’яті і логічних елементах.




Тема: Проектування регістрових структур та лічильників.

Мета: Придбати навички побудови і перевірки роботи двоступеневого

синхронного регістра на тригерах (або на БРПП) і лічильника (з послідовним

переносом; з паралельним переносом; з наскрізним переносом).

План:


2. Побудова схеми регістра на тригерах або на БРПП.

3. Побудова функціональних схем лічильника:

4. Перевірка роботи отриманої функціональної схеми регістра на тригерах і

лічильника у середовищі імітаційного моделювання NI Multisim 9.

5. Оформлення звіту









Варіанти лабораторної роботи №4 (вибрати за останнім номером заліко-

вої книжки студента):


206

0. Накреслити БРПП на 18 станів не елементах «І-НІ».

1. Накреслити БРПП на 18 станів не елементах «АБО-НІ».


3. Накреслити дешифратор на 3 вхідні змінні на елементах «І-НІ»..




7. Накреслити однорозрядний двійковий півсуматор.

8. Накреслити повний однорозрядний двійковий суматор.

9. Накреслити послідовний однорозрядний десятковий суматор.

Хід роботи: 1. Вибрати для виконання належний варіант завдання, вибравши його по

останній цифрі номеру залікової книжки

2. Побудувати необхідні функціональні схеми.

3. Побудувати тести вхідних слів для перевірки роботи побудованих функ-

ціональних схем.





7. Розробити тести перевірки отриманої функціональної схеми.






ну).




207




Регістрові пристрої ЕОМ. Лічильники.


ми.

План:


2. Побудова функціональної схеми БРПП на 18 станів з автоматами страте-

гії на кожну підгрупу БФСП


4. Перевірка роботи отриманої функціональної схеми у середовищі про-

грами імітаційного моделювання «Multisim 9».



1. Обираємо для виконання варіант "0".

2. Побудуємо функціональну схему БРПП на 18 станів з автоматами страте-

гії на кожну підгрупу БФСП (рис. 5.86).


208

3. Розробляємо тести перевірки отриманої функціональної схеми.

Це елементарний багаторівневий пристрій пам’яті на 18 станів, якій

має 18 наборів установчих вхідних сигналів хі (t), що запам’ятовують свої

стани при одному зберігаючому наборі вхідного сигналу е(∆), в якому всі

структурні вхідні сигнали на вузлах zi дорівнюють логічній одиниці.

Таблиця 7-9

Установчі вхідні сигнали БРПП

Установчі вхідні

сигнали

Структурні вхідні сигнали

Структурні вихідні сигнали

Стан лічиль-

ника

№вив.WG 31,30,29 28,27,26 25,24 –

хі z1 z2 z3 z4 z5z6 z7 z8 b1b2b3 b4 b5b6 a1a2a3a4 Аі

x1 1 0 0 1 0 0 1 0 0 1 1 0 1 1 1 0 1 1 A1

x2 1 0 0 1 0 0 0 1 0 1 1 0 1 1 1 1 1 0 A2

x3 1 0 0 0 1 0 1 0 0 1 1 1 0 1 1 0 1 1 A3

x4 1 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 A4

x5 1 0 0 0 0 1 1 0 0 1 1 1 1 0 1 0 1 1 A5

&

&

&

&

&

&

&

&

&

&

а1

а2

а3

а4

b1

b2

b3

b4

b5

b6

z1

z2

z3

z4

z5

z6 z7 z8

Рис. 7-26


209

x6 1 0 0 0 0 1 0 1 0 1 1 1 1 0 1 1 0 0 A6

x7 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 A7

x8 0 1 0 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 A8

x9 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 1 1 A9

x10 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 1 0 1 A10

x11 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 A11

x12 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 0 A12

x13 0 0 1 1 0 0 1 0 1 1 0 0 1 1 0 0 1 1 A13

x14 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 1 0 A14

x15 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 A15

x16 0 0 1 0 1 0 0 1 1 1 0 1 0 1 1 1 0 1 A16

x17 0 0 1 0 0 1 1 0 1 1 0 1 1 0 0 0 1 1 A17

x18 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 A18

Таким чином, тести для перевірки роботи функціональної схеми БРПП,

що запропонована, складаються з послідовності 18 вхідних слів рі=хі, е, де

і=1, 2, …,18.

4. Проводимо аналіз роботи схеми дешифратора на елементах «І-НІ» за до-

помогою програми імітаційного моделювання "NI Multisim 9", запускає-

мо програму.

5. За допомогою меню Place Misc Digital викликаємо на робоче поле логіч-

ні елементи NAND3 (І-НІ з трьома входами).

6. Будуємо функціональну схему функції f на цих елементах у NI Multisim.

7. Проводимо дослідження схеми приладами Word Generator (Генератор

Слів) та Logic Analyzer (Логічний Аналізатор).


Tools-Capture Screen Area (Інструменти–Захоплення зображення екра-

ну).


210

Рис. 7-27. Побудована функціональну схему БРПП на 18 станів

з автоматами стратегії на кожну підгрупу БФСП

Оскільки прилад "Логічний Аналізатор" має лише 16 входів, необхідність ви-

користання 18 каналів для аналізу сигналів привела до побудови структурної

схеми з використанням двох логічних аналізаторів:

виходи b1- b6 та структурні вхідні сигнали z1 - z8 – на прилад XLA1,

виходи a1- a4 – на прилад XLA2.


211

Таблиця 7-10

Таблиця формування тестових сигналів

Установчі

вхідні

сигнали


вхідні сигнали


вихідні сигнали

Стан

БФСП

№вив.WG 31,30,29 28,27,26 25,24 –

хі z1 z2 z3 z4 z5z6 z7 z8 b1b2b3 b4 b5b6 a1a2a3a4 Аі

x1 1 0 0 1 0 0 1 0 0 1 1 0 1 1 1 0 1 1 A1

x2 1 0 0 1 0 0 0 1 0 1 1 0 1 1 1 1 1 0 A2

x3 1 0 0 0 1 0 1 0 0 1 1 1 0 1 1 0 1 1 A3

x4 1 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 A4

x5 1 0 0 0 0 1 1 0 0 1 1 1 1 0 1 0 1 1 A5

x6 1 0 0 0 0 1 0 1 0 1 1 1 1 0 1 1 0 0 A6

x7 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 A7

x8 0 1 0 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 A8

x9 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 1 1 A9

x10 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 1 0 1 A10

x11 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 A11

x12 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 0 A12

x13 0 0 1 1 0 0 1 0 1 1 0 0 1 1 0 0 1 1 A13

x14 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 1 0 A14

x15 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 A15

x16 0 0 1 0 1 0 0 1 1 1 0 1 0 1 1 1 0 1 A16

x17 0 0 1 0 0 1 1 0 1 1 0 1 1 0 0 0 1 1 A17

x18 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 A18


212


після виконання всіх 18 тестів




"Place/Component".









(WG).



213



tion; Set Final Position; Set Cursor).





тор (LA).







В ході роботи було побудовано функціональну схему БРПП на 18 ста-

нів з автоматами стратегії на кожну підгрупу БФСП. Були використані вірту-

альні прилади "Генератор Слів", два "Логічних Аналізатора". В Генераторі

Слів була сформована задана послідовність тестових сигналів.

Після аналізу в програмі імітаційного моделювання Multisim 9 бачимо,

що всі 18 слів, сформованих зі структурних вхідних сигналів були відпрацьо-

вані моделюючою програмою без помилок.

Розділ 8. Навчальні завдання для самостійної роботи студентів

214

8. НАВЧАЛЬНІ ЗАВДАННЯ

ДЛЯ САМОСТІЙНОЇ РОБОТИ СТУДЕНТІВ

8.1. Завдання для студентів очної форми навчання

Самостійна пізнавальна діяльність студентів проводиться в позауроч-

ний час. Завдання для самостійного опрацювання навчального матеріалу ви-

магають від студента по кожній темі опрацювати теоретичній матеріал перед

практичними роботами і дати відповіді на всі запитання по кожній темі в

окремому зошиту.

ТЕМА 1. ОСНОВНІ ПОНЯТТЯ ТЕОРІЇ МНОЖИН Завдання №1.

Що вивчає цифрова схемотехніка?

Чим імпульсний сигнал відрізняється від потенціального?

Чому у сучасній обчислювальній техніки найбільш широко використо-

вується потенціальні схеми?

Які схеми мають назву комбінаційних?

До якого типу схем відносяться логічні елементи?

Як задається множина?

Як визначається порожня множина?

Чи порожня множина А = { ø }, чи ні?

Як позначається належність елемента х множині А?

Як визначається поняття характеристичної функції )(xA ?

Коли множина є кінцевою?

Які два символи використовуються для позначення підмножини? на-

вести приклад.

Коли множина А має назву нечіткої підмножини Е і як вона визначаєт-

ься?

Як визначається належність нечіткій підмножині?

Чітке визначення поняття нечіткої підмножини.


215

Які властивості має універсальна множина?

Як визначається різниця між множинами Х і Y ?

Як записується рівність множин ~~BiA у множині Е ?

Як додаються дві підмножин ~A і ~

B із Е?

Як визначається перетинання підмножин ~A і ~

B множини Е ?

Як визначається об’єднання підмножин ~A і ~

B множини Е ?

Як задається N-компонентний кортеж А ?

Які умови задовольняються, коли систему множин W = { х1, х2,..., хк }

називають роз’єднанням множини М ?

Що представляє собою відповідність q ?

Що називають композицією відповідностей?

Що називають функціональною відповідністю або функцією?

Що таке звуження функції φ на множині А ?

Для чого використовують операцію звуження функції?

Основні властивості відношень.

Коли застосовується термін „відношення еквівалентності”?

Яким чином можна записати визначення еквівалентності?

Коли відношення еквівалентності на множині Х і розбиття цієї множи-

ни на класи називають сполученими?

Яке відношення називають відношенням не певного порядку?

Яке відношення називають відношенням певного порядку?

Коли множину Х називають упорядкованою?

Основні властивості підмножини усіх підмножин звичайної множини

Е.

Основні властивості нечітких підмножин ~A , ~

B і ~C

універсальної мно-

жини Е.


216

ТЕМА 2.СИНТЕЗ КОМБІНАЦІЙНИХ СХЕМ Завдання 2.

Для чого застосовуються функції перемикання?

Яка мета аналізу схем ЕОМ?

Яка мета синтезу схем ЕОМ?

Чи однозначні отримуємо рішення при аналізу схем ЕОМ?

Чи однозначні отримуємо рішення при синтезу схем ЕОМ?

Яким способом можна задати ФП?

ФП одного аргументу.

ФП двох аргументів.

На скількох наборах визначається функція n аргументів?

Скільки ФП можна отримати від n аргументів?

Як задати функцію табличним способом?

Як задати функцію аналітичним способом?

Яким чином задаються ДДНФ функції?

Яким чином задаються ДКНФ функції?

Як задати функцію числовим способом?

Як задати функцію графічним способом?

Що таке функціонально повна система ФП?

З яких 5 класів складається функціонально повна система ФП?

На яких операціях базується булєва алгебра?

Основні тотожності булєвої алгебри.

Закон комутативності.

Закон асоціативності.

Закон дистрибутивності.

Закон ідемпотентності.

Закон поглинання.

Закон склеювання.

Правило де Моргана.


217

На яких операціях базується алгебра Жигалкіна?

На яких операціях базуються алгебри Шеффера і Пірса?

Метод мінімізації Квайна.

Метод мінімізації Порецького-Блейка.

Подвійне дуальне перетворення.

Графічний метод мінімізації ФП.

Що таке частково визначені ФП.

Проблема факторизації.

Мінімізація КНФ.

Функціональна декомпозиція.

Завдання 3.

З чого складається проектування схем ЕОМ?

На чому основані аналіз і синтез комбінаційних схем ?

Що реалізують типові системи елементів ЕОМ?

Чим характеризуються елементи серій К155 і К500?

Чим характеризується динамічна система елементів?

Які взаємозв’язки можуть бути між каскадами динамічної системи

елементів і чому?

Чому відповідає суперпозиція функцій?

Як розглядається фізичний сигнал у схемах ФП?

Як обчислюються кон’юнкція, диз’юнкція і інверсія за формулами ба-

гатозначної логіки?

Що визначає неперервно-дискретний час?

Що визначає зовнішній такт Т у неперервно-дискретному часі?

Що визначає такт t у неперервно-дискретному часі?

Що визначає внутрішній такт Δ у неперервно-дискретному часі?

На які етапи ділиться синтез схем ЕОМ?

Чим забезпечується максимальна швидкодія схеми?


218

На чому будуються сучасні схеми ЕОМ?

Що є критерієм апаратурних витрат схем?

Від чого залежить швидкодія комбінаційних схем?

З чого складається ступенева система рівнянь безпосередніх зв’язків?

Які аргументи повинні мати елементи класу Кі?

Якими повинні бути у раціональній комбінаційній схемі сигнали на

всіх вузлах ?

В чому повинен полягати алгоритм перевірки на коректність вхідних

даних?

Що треба робити, коли до виходу елемента треба підключити більше

число елементів?

На чому заснована спільна мінімізація формул?

В чому полягає ідея мінімізації схем з багатьма виходами?

Аналітичній спосіб спільної мінімізації ДНФ функцій.

Які три етапи застосовуються при спільній мінімізації функцій?

Графічний спосіб спільної мінімізації ДНФ.

Коли застосовується графічний спосіб спільної мінімізації функцій?

Що таке конституента?

Що таке імпліканта?

Чим відрізняється конституента від імпліканти?

Змішані форми систем функцій.

Правило представлення системи ФП у змішаній формі.

Побудувати комбінаційну схему, що описана такими функціями:

.);,,(

2

___________

21

yzxzxyfzyxff


219

ТЕМА 3.ТИПОВІ МОНОФУНКЦІОНАЛЬНІ СХЕМИ ПАМ'ЯТІ Завдання 4.

Якими мовами описуються дискретні пристрої?

Яким вектором описується математична модель дискретних пристроїв,

що мають пам’ять на тригерних регістрах?

Функціонування монофункціональних класичних автоматів у дис-

кретні моменти часу.

Яким вектором описується математична модель дискретних пристроїв

з багатофункціональною системою організації пам’яті?

З чого складається дискретний пристрій?

Що роблять комбінаційні схеми?

Що роблять схеми пам’яті?

На які два типи розбиваються вхідні сигнали багаторівневого регістра?

З яких послідовних пар вхідних сигналів складається вхідне слово

схеми пам’яті?

Загальна структурна схема автомата.

Чому реальні автомати є кінцевими?

Які множини треба задати для визначення умов функціонування авто-

мата?

Які дві функції треба задати у дискретному автоматному часі для ви-

значення закону роботи автомата на тригерах?

Як задається функція переходів?

Як задається функція виходів для автоматів Мілі?

Як задається функція виходів для автоматів Мура?

Які автомати вважаються еквівалентними?

Якими способами описується робота автомата?

Таблиця переходів автомата Мілі.

Таблиця виходів автомата Мілі

Відмічена таблиця переходів Мура.


220

Що таке граф автомата і для чого він застосовується?

Приклад опису автомата Мілі за допомогою графів.

Приклад опису автомата Мура за допомогою графів.

З яких етапів складається синтез автоматів?

Етап блочного синтезу.

Етап абстрактного синтезу.

Етап структурного синтезу.

Етап надійного синтезу.

Що називають структурно повною системою елементарних автоматів?

Завдання 5.

Яким чином моделюється схема пам’яті?

Як чином моделюються схеми пам’яті у потенціальних і динамічних

системах?

Як може бути отримана математична модель безпосередніх зв’язків?

Як виконується обчислення значень у схемах пам’яті?

Що визначає повнота системи переходів автомата?

Що визначає повнота системи виходів автомата?

Визначення монофункціональної елементарної схеми пам’яті?

Побудувати схему RS-тригера на елементах И-НЕ. Пояснити принцип

роботи.

Побудувати схему RS-тригера на елементах ИЛИ-НЕ. Пояснити прин-

цип роботи.

Аналіз роботи RS-тригера у трійковому численні (“0”, “0,5”, “1”).

Установчі і зберігаючий вхідні сигнали у RS-тригера на елементах И-

НЕ.

Установчі і зберігаючий вхідні сигнали у RS-тригера на елементах

ИЛИ-НЕ.

Граф RS-тригера у автоматному неперервному часі.


221

Структурна схема синхронного RS-тригера.

Асинхронний D-тригер. Пояснити принцип роботи.

Синхронний D-тригер. Пояснити принцип роботи.

Синхронний Т-тригер. Пояснити принцип роботи.

Схеми Т-тригера на елементах И-НЕ.

Основні поняття проблеми забезпечення надійності роботи автоматів.

У результаті чого можуть бути негаразди у схемах ЕОМ?

Суть проблеми забезпечення стійкості станів автомата?

Структурна схема JK-тригер з лініями затримки. Пояснити принцип

роботи.

Граф JK-тригера.

Двотактний JK-тригер. Пояснити принцип роботи.

Гонки у автоматах. Що це таке?

Якими методами можна забезпечити стійкість станів автомата ?

Сусіднє кодування станів автомата.

За якою формулою обчислюється розрядність кодових станів автома-

та?

Як можна забезпечити стійкість станів автомата.

Забезпечення загальної надійності роботи схем із ненадійних еле-

ментів.

Структурна схема БСП. Принципи організації і роботи.

Аналіз роботи БСП на логічних елементах ИЛИ-НЕ.

Аналіз роботи БСП на логічних елементах И-НЕ.

Як обчислюється максимальне число М запам’ятовуючих станів при

обмежені параметрів логічних елементів, з яких будується схема

пам’яті?

Як обчислюється гранична робоча частота переключення (Fp) схема

пам’яті?


222

Як обчислюється навантажувальна здібність по виходам (РQ) схема

пам’яті?

Як обчислюється число внутрішніх зв’язків (Scв) схема пам’яті?

Як обчислюється число зовнішніх зв’язків (Sвc) схема пам’яті?

Як обчислюється число елементів на один стан (L) схема пам’яті?

Як обчислюється максимальне число альтернативних відображень (re)

схема пам’яті?

ТЕМА 4. БАЗОВІ БАГАТОФУНКЦІОНАЛЬНІ СХЕМИ ПАМ'ЯТІ Завдання 6.

Принцип структурної організації багатофункціональних схем пам’яті.

Принцип запам’ятання станів у БФСП.

Дати визначення багатофункціонального елементарного автомата

(БЕА) з повною системою переходів і повною системою виходів.

Метод мікроструктурного синтезу елементарних БФСП класу L.

Функція δх збудження в елементарному автоматі.

Значення двійкового набора на вхідних вузлах zj БФСП при дії уста-

новчого хі(t) вхідного сигналу.

Установчі хі(t) вхідні сигнали БФСП.

Зберігаючі еj(Δ) вхідні сигнали БФСП.

Функція δе зберігання стану в елементарному автоматі.

Значення двійкового набора на вхідних вузлах uj БФСП при дії

зберігаючого е(Δ) вхідного сигналу.

З чим ототожнюється стан аі БФСП?

Як визначається характеристичне число Кі запам’ятовуючих станів і-ої

групи?

Що таке блок μі станів?

Функція δу укрупненого переходу.


223

Розглянути у вигляді таблиць завдання монофункціональних і багато-

функціональних схем пам’яті.

Як задається функція виходів автомату першого роду?

Як задається функція виходів автомату другого роду?

Як задається функція виходів автомату третього роду?

Як визначається число М запам’ятовуючих станів БФСП?

Як визначається загальне число rx різних установчих хі(t) вхідних сиг-

налів БФСП класу L?

Як визначається число різних rk зберігаючих е(Δ) вхідних сигналів?

Як визначається відношення логічних елементів на один за-

пам’ятовуючий стан?

Як визначається кількість Ri логічних елементів в кожній і-ій групі,

коли відомі кількості Кі різних станів в і-ому стовпчику матриці?

У чому полягає схемотехнічна реалізація БФСП класу L?

Як можна описати БФСП класу LМ системою рівнянь ФП?

Метод проектування потенціальних БФСП.

Аналіз побудованої БФСП.

Що є характерною особливістю установчих x(t) вхідних сигналів?

Що є характерною особливістю зберігаючих еj(Δ) вхідних сигналів?

Визначення укрупнених вхідних слів БФСП.

Визначення однозначних елементарних вхідних слів БФСП.

Як обчислюється максимальне число Мmax запам’ятовуючих станів

при обмежені параметрів логічних елементів, з яких будується БФСП?

Як обчислюється гранична робоча частота переключення (Fp) БФСП?

Як обчислюється навантажувальна здібність по виходам (РQ) БФСП?

Як обчислюється число внутрішніх зв’язків (Scв) БФСП?

Як обчислюється число зовнішніх зв’язків (Sвc) БФСП?

Як обчислюється число елементів на один стан (L) БФСП?


224

Як обчислюється максимальне число альтернативних відображень (re)

БФСП?

ТЕМА 5. БАЗОВІ БАГАТОРІВНЕВІ ПРИСТРОЇ ПАМ'ЯТІ Завдання 7

У чому полягає принцип структурної організації елементарних бага-

торівневих пристроїв пам’яті (БРПП)?

У чому полягає принцип запам’ятовування станів у БРПП з багато-

функціональною системою організації?

Відкриті структури пристроїв пам’яті.

Закриті структури пристроїв пам’яті.

Багатостабільні тригери.

Число М запам’ятовуючих станів багатостабільного тригера.

Число re різних зберігаючих еj(Δ) вхідних сигналів багатостабільного

тригера.

Установчі набори хі(t) вхідних сигналів дев’ятистабільного тригера.

Однозначно установлені стани пам’яті дев’ятистабільного тригера.

Структурна схема дев’ятистабільного тригера.

Метод проектування автомата стратегії.

Метод синтезу дворівневого пристрою пам’яті.

Структурна схема дворівневого пристрою пам’яті.

Установчі набори хі(t) вхідних сигналів дворівневого пристрою

пам’яті.

Установлені об’єднанні стани дворівневого пристрою пам’яті.

Визначення взаємозв’язків між автоматом стратегії і керованої БФСП.

Яка кількість зв’язків між керованою БФСП Ау і автоматом стратегії

АМ?

Принцип роботи дворівневого пристрою пам’яті.

Чому можлива мінімізація установчих вузлів керованої БФСП Ау?

Який установчий сигнал є забороненим у детермінованому режимі?


225

Як визначається максимальне число запам’ятовуючих сигналів у

дворівневого пристрою пам’яті.?

Порівняльні характеристики дворівневого пристрою пам’яті і тригера.

Принципи побудування БРПП з підвищеною живучістю.

Що треба робити для підвищення надійності роботи системи?

Які бувають пошкодження схеми?

Як діє БФСП при некатастрофічних пошкодженнях?

Часткові пошкодження БАі.

Приклад роботи дворівневого пристрою пам’яті при часткових пош-

кодженнях.

Коли пошкодження у схемах пам’яті є катастрофічними?

Які можливі випадки працездатності дворівневого пристрою пам’яті?

Принципи побудови БРПП з підвищеною живучістю.

Яки переваги БФСП і БРПП над монофункціональними схемами

пам’яті.

ТЕМА 6. ТИПОВІ КОМБІНАЦІЙНІ ПРИСТРОЇ ЕОМ Завдання 8.

Що таке дешифратор?

Для чого застосовують дешифратори в ЕОМ?

Скільки вихідних шин має повний дешифратор з n входами?

Коли дешифратор називають неповним?

Як описується робота повного дешифратора системою ФП?

Як умовно зображається дешифратор на функціональних схемах ?

Як можна побудувати одноступеневі і багатоступеневі дешифратори?

На які дві групи діляться багатоступеневі дешифратори?

За якими ознаками можна зробити оцінку і порівняння характеристик

різних дешифраторів?

Як будуються лінійні дешифратори?


226

Характеристики лінійних дешифраторів.

Намалюйте схему трьохрозрядного лінійного дешифратора.

Як будуються пірамідальні дешифратори?

Намалюйте схему пірамідального дешифратора для n=3.

Характеристики пірамідальних дешифраторів.

Як будуються прямокутні дешифратори?

Характеристики прямокутних дешифраторів.

Намалюйте схему прямокутного дешифратора.

Розбиття вхідного слова.

Що таке суматор у ЕОМ?

Як поділяються суматори за способом обробки вхідної інформації ?

Як поділяються суматори за методом формування результату?

Як поділяються суматори за кількістю перетворюваної інформації?

Якими можуть бути суматори за методом організації порозрядного пе-

ренесення ?

Як описується алгоритм законів функціонування суматорів?

Побудова півсуматорів.

Побудова повного однорозрядного суматора.

Схема повного однорозрядного суматора.

Схема повного однорозрядного суматора на півсуматорах.

Побудова десяткового однорозрядного суматора.

Схема десяткового однорозрядного суматора.

Завдання 9.

Що розуміється під зрушуванням інформації?

Що є матеріальним носієм простору, у якому зміщається інформація?

Завдяки чому у чистому вигляді простір зміщення реалізувати не

вдається?

Чим визначається часове зміщення інформації?


227

Чому просторово-часовий зсув реалізується на елементах з пам’яттю?

Що таке зрушувальник?

Де знаходять застосування операції зсуву інформації?

Максимальне число зсувів, при яких зсувне число не виходить за роз-

рядну сітку.

Чому еквівалентний зсув вліво на К розрядів?

Чому еквівалентний зсув праворуч на К розрядів?

Що таке логічний зсув?

Що таке арифметичний або модифікований зсув?

Що таке циклічний зсув?

Яку назву мають зрушувальники, що здійснюють зсув праворуч і лі-

воруч?

Математичний опис законів функціонування зрушувальників: двосто-

ронній зрушувальник з логічним зсувом.


ронній зрушувальник з арифметичним зсувом.


ронній зрушувальник з циклічним зсувом.


ронній зрушувальник без втрати розрядів при зсуві числа.

Приклад синтезу зрушувальника.

Що таке вузол порівняння?

Математичне формулювання закону функціонування вузлів по-

рівняння при А=В або А ≠ В.


рівняння при А > В або А < В.


рівняння при А В або А В.

У якому вигляді подаються ФП рівнозначності двох чисел?


228

У якому вигляді подаються ФП нерівнозначності двох чисел?

Схема вузла для порівняння дворозрядних чисел.

Вузол суворої нерівнозначності чисел.

Що таке перетворювач кодів?

Перетворювач коду 8421 у код 8421+6.

Схема перетворювача у додатковий код.

Схема перетворювача, що побудований на елементах И-НЕ і півсу-

маторах з послідовним перенесенням.

ТЕМА 7. МЕТОДИ СТРУКТУРНОЇ ОРГАНІЗАЦІЇ РЕГІСТРОВИХ СТРУК-ТУР Завдання 10.

Що таке регістр?

Як поділяються регістри за функціональним призначенням?

Які можуть бути функції у регістра?

Яке основне призначення регістрів пам’яті?

Які регістри застосовуються у сучасних ЕОМ?

Із чого складаються регістри?

Які тригери частіше використовуються в регістрах?

Як функціонує регістр з однофазним прийомом кодів?

Як може зніматися інформація із регістра?

Структурна схема і-го розряду регістра з однофазним прийомом коду і

видачі інформації у прямому або зворотньому кодах.

Структурна схема і-го розряду регістра з парафазним входом.

Як знімається з виходів регістра прямий і зворотній код? якій умові

повинні відповідати керуючі сигнали?

Який час запису числа у регістр з однофазним прийомом кодів?

Який час запису числа у регістр з парафазним прийомом кодів?

Яка умова повинна виконуватися у регістрі при видачі інформації у

парафазному коді?


229

Зображення регістрів на функціональних схемах.

Які функції виконують регістри зсуву?

Які елементарні автомати можна використовувати для синтезу і побу-

дови регістрів зсуву?

Чи залежить принцип роботи регістра зсуву від способу запису і видачі

інформації?

Скільки подається сигналів зсуву для зсуву послідовно на К розрядів?

Як побудувати схему регістра зсуву у базисі И-НЕ з парафазним прий-

омом кодів?

Схема регістра зсуву на один розряд вліво.

Структурна схема регістра зсуву на кілька розрядів.

Принцип побудови реверсивного регістра зсуву.

Схема реверсивного регістра зсуву на один розряд.

Методи структурної організації синхронних БРПП.

Функціонування БРПП як елементарного автомата другого роду.

Функціонування БРПП як елементарного автомата третього роду.

Схема послідовної організації передачі інформації при використанні

БРПП.

Схема структури одноступеневого синхронного БРПП.

Діаграма серії тактових сигналів.

Схема структури двоступеневого синхронного БРПП.

Побудова функціонально-надійних пристроїв.

ТЕМА 8. ЛОГІЧНЕ ПРОЕКТУВАННЯ КЕРУЮЧИХ ПРИСТРОЇВ Завдання 11.

Яка основна задача структурної теорії автоматів?

Що дозволяє теорія структурного синтезу автоматів?

Яка мета структурного синтезу?

На які типи поділяють автомати при структурному синтезі?


230

Що є теоретичним обґрунтуванням канонічного методу синтезу авто-

матів першого і другого родів?

Визначення теореми про структурну повноту. Які є обмеження цієї

теореми?

Визначення розширеної теореми про структурну повноту.

Що є теоретичним обґрунтуванням канонічного методу синтезу авто-

матів першого, другого і третього родів?

Що таке лічильник? Коефіцієнт перерахунку (модуль, період) лічиль-

ника.

Як визначається кількість елементарних автоматів (тригерів) для побу-

дови лічильника?

На які типи поділяють лічильники за призначенням?

Де використовуються лічильники у сучасних ЕОМ?

Лічильники із зважувальним кодуванням.

Якою формулою визначається для лічильників з природнім порядком

ваги кількість поданих імпульсів?

Як побудувати лічильники з послідовним переносом?

Мінімізації функцій збудження по картах Карно.

Як побудувати лічильники з паралельним переносом?

Як побудувати лічильники з наскрізним переносом ?

Який принцип роботи реверсивного лічильника?

Як побудувати реверсивний лічильник на тригерах?

Як побудувати десятковий лічильник на тригерах?

Схема десяткового лічильника.

З чого складається пам’ять автоматів третього роду?

Метод структурного синтезу лічильника на багаторівневих пристроях

пам’яті.

Багатофункціональні схеми пам’яті.


231

Установчі вхідні сигнали БФСП.

Зберігаючі вхідні сигнали БФСП.

Трирівневий пристрій пам’яті.

У чому полягає алгоритм лічильника, який розглядається як автомат

другого роду?

У чому полягає алгоритм лічильника, який розглядається як автомат

третього роду?

Структурна схема багатофункціонального двоступеневого лічильника

на трирівневих пристроях пам’яті і логічних елементах.

8.2. Завдання для студентів заочної форми навчання

Студентам заочної форми навчання проводяться установчі лекції, на

яких кратко дається основний матеріал по курсу, основна та додаткова літе-

ратура та самостійна робота по теоретичному матеріалу, на запитання які

студент повинен дати відповіді в окремому зошиту (див. п. 7 «Навчальні за-

вдання для самостійної роботи студентів»).

Самостійна робота студентів заочної форми навчання, що проводиться

в позаурочний час, також передбачає виконання чотирьох практичних робіт

(див. п.п. 4-7).

На сесії студент виконує чотири лабораторні роботи на ПК за допомо-

гою програм імітаційного моделювання, що розглядаються в цьому практи-

куму.

Розділ 9. Коротка хронологія досягнень комп’ютерної та мікропроцесорної техніки

232

9. КОРОТКА ХРОНОЛОГІЯ ДОСЯГНЕНЬ КОМП’ЮТЕРНОЇ ТА

МІКРОПРОЦЕСОРНОЇ ТЕХНІКИ

1645

Суматор Блеза Паскаля (1623-1662), великого французького філософа,

математика, фізика. Розпочавши роботу ще у 17-річному віці з метою допо-

могти батькові, який просиджував дні і ночі над одноманітними і утомливи-

ми розрахунками, Паскаль на протязі 5-ти років, послідовно вдосконалюючи

винахід, створив близько 50-ти моделей і завершив роботу в 1645 році. Ця

механічна машина виконувала лише одну арифметичну дію – складання, і

була названа «Паскаліна».

1673

Механічний арифмометр видатного німецького математика, філософа

Готфрида Вильгельма Лейбніца міг виконувати чотири арифметичні дії. Ро-

бота з вдосконалення продовжувалася багато років. Остання модель 1710 ро-

ку могла вже підносити до ступеню та добувати корені.

1822

Механічна різницева машина (Англія).

Створена англійським математиком Чарльзом Беббіджем (Charles

Babbage), призначена для автоматизації обчислень шляхом апроксимації фу-

нкцій багаточленами і обчислення кінцевих різниць. Частина машини почала

функціонувати і проводила обчислення навіть з більшою точністю, чим очі-

кувалося. В ході роботи у Беббіджа виникла ідея створення універсальної об-

числювальної машини, яку він назвав аналітичною і яка стала прообразом

сучасного комп'ютера (арифметичний пристрій, регістри пам'яті, пристрій

введення/виводу, реалізований за допомогою перфокарт).


233

1890

Рахункова машина Вильгодта Теофила Однера (Росія).

Послугувала прототипом арифмометрів, що набули поширення в 1-ій

половині XX ст. Однер замінив ступінчасті вали Лейбніца зубчатим колесом

із змінним числом зубців.

1900

Автоматичне завантаження перфокарт

Винахідник – американський інженер Герман Холлеріт (Herman

Hollerith), творець електро-механічної табулюючої системи Hollerith Electric

Tabulating System (США). Через рік винаходить першу клавіатуру для роботи

з перфокартами. Створена їм компанія TMC (Tabulating Machine Company) в

подальшому увійшла у промисловий конгломерат C-T-R, потім переймено-

ваний у IBM.

1904

Запатентована перша електронна лампа – діод (патент Великобританії).

Англійський інженер Джон Амброуз Флемінг (John Ambrose Fleming)

відкриває еру електронних приладів, реєструючи патент на першу електро-

нну лампу – діод (інші назви – термоелектронна, електронна лампа, вакуум-

ний діод, кенотрон, лампа або діод Флемінга.). У березні 1929 він був при-

свячений в лицарі за «неоціненний внесок в науку і промисловість». Працю-

вав в компаніях Едісона і Марконі. Діод дозволяє електричному струму віль-

но проходити в одному напрямі і не пропускає його в протилежному. Це до-

зволило передавати по радіохвилях не тільки точки-тире азбуки Морзе, але

голос і музику.

1906


234

Створений вакуумний тріод (США).

Лі Де Форест (Lee De Forest) автор більш ніж 300 патентів, патентує

вакуумний тріод, що в подальшому широко використовувався в електронних

схемах, зокрема як перемикач у перших електронних комп'ютерах. Але вірне

пояснення його роботи дав студент Колумбійського університету Едвін Арм-

стронг.

1918

Створення лампового тригера.

Михайло Олександрович Бонч-Бруєвіч винаходить ламповий тригер.

Тригер здатний зберігати одну двійкову цифру. Цей винахід закладає фунда-

мент електронних цифрових комп'ютерів (Радянська Росія).

1936

Розроблена Машина Тюрінга (теоретична модель), Англія. Алан Маті-

сон Тьюрінг (Alan Mathison Turing, 1912–1954), англійський програміст-

теоретик, ґрунтуючись на роботах Бертрана Рассела (Bertrand Russell) і Чар-

льза Беббіджа (Charles Babbage), представляє теоретичну модель комп'ютера,

названу згодом Машиною Тьюрінга (Turing Machine). Ця фундаментальна

робота в комп'ютерній логіці проклала шлях до створення сучасних комп'ю-

терів. Тюрінг вперше пустив в хід сам термін "комп'ютер" в сучасному розу-

мінні.

1942

Створення першої в світі ЕОМ (Англія).

В спеціальному науковому центрі Блетчли-Парк (Bletchley Park) неда-

леко від Лондону створена перша в світі ЕОМ "Colossus" на вакуумних тріо-

дах (більше 1500 ламп, швидкодія 25 тис. операцій в секунду), за допомогою

якої вдалося "зламати" таємний код шифрувальної машини німецького вер-


235

махту "Енігма" («Загадка»). Завдяки цьому під час Другої світової війни анг-

лійський уряд, отримуючи радіо-перехоплення наказів німецького команду-

вання був інформований щодо дій ворога. У створенні машини (спеціалізо-

ваного призначення) видатну роль зіграла група спеціалістів, серед яких ма-

тематик, програміст, криптограф Алан Тьюрінг (Alan Mathison Turing), мате-

матик Макс Ньюмен (Herman Alexander Newman), інженер Томмі Флауерс

(Tommy Flowers). У 1943 році з секретною місією Тьюрінг прибуває в США

для консультацій, де допомагає у вирішуванні аналогічної задачі. Всього бу-

ло виготовлено 10 машин, які після закінчення війни були знищені за нака-

зом. Зараз відновлено один екземпляр.

1946

США оголошують про створення ЕОМ ENIAC (Electronic Numerical In-

tegrator And Computer – Електронний числовий інтегратор і комп'ютер). Ма-

шина запущена у жовтні 1945 р для розрахунків військового відомства. Роз-

робники Джон Мочлі (John Mauchly) і Дж. Пpecпep Еккерт (J. Presper Eckert).

Елементна база – вакуумні тріоди. Містила 17468 електронних ламп, 7200

напівпровідникових діодів, 1500 реле, 70000 опорів, 10000 конденсаторів і

близько 5 мільйонів паяних вузлів. Маса 27 т, об’єм 65 м3, площа 167 м2, ене-

ргоспоживанні 150 квт, продуктивність – 300 флопс, працювала у десятковій

системі. ENIAC стала першою універсальною програмно-керованою елект-

ронно-обчислювальною машиною. Вже в процесі створення ENIAC виявився

її головний недолік – неможливість швидкої зміни програми обчислень, збе-

рігання програми у оперативній пам’яті. Для того, щоб ввести програму, що

працює декілька секунд, персонал повинен був протягом двох діб займатися

перекомутуванням штекерів.

1947


236

16 грудня – створений перший лабораторний зразок біполярного точ-

ково-контактного геманієвого транзистора (23 грудня – демонстрація коле-

гам, 1 липня 1948 року – публікація, 1956 рік – Нобелівська премія). Автори:

Уільям Шоклі (William Shockley), Уолтер Браттейн (Walter Brattain), Джон

Бардін (John Bardeen) співробітники дослідного центру компанії Bell

Laboratories, США.

1949

Перший великий повнофункціональний електронний цифровий ком-

п'ютер з програмою, що зберігається, EDSAC (Electronic Delay Storage Auto-

matic Computer). Розроблений Морісом Вілкесом (Maurice Wilkes) і співробі-

тниками математичної лабораторії Кембріджського університету у 1946-

1949 р.р. (Англія). Перша програма успішно відпрацювала 6 травня 1949 ро-

ку.

1950

Створений перший біполярний планарний транзистор, промислова

технологія, матеріали – германій і кремній. Уільям Шоклі (William Shockley),

співробітники Белловських лабораторій Гордон Тіл (Gordon Teal) і Морган

Спаркс (Morgan Sparks).

1950

Створена перша в континентальній Європі ЕОМ.

6 листопада відбувся пробний пуск малої електронної рахуючої маши-

ни МЭСМ (Малая Электронно Счётная Машина) на 6 тис. електронних лам-

пах. Розробник – Сергій Олексійович Лебедєв. Створена колективом з 12 на-

укових співробітників і 15 техніків в Інституті електротехніки і теплоенерге-

тики АН України (Київ, СРСР).


237

1952

7 травня вперше висловлена ідея інтегральної схеми в публікації Дже-

ффрі В.А. Даммера (G.W.A.Dummer), британського експерта в області радіо-

локації.

1953

Створення БЭСМ-1 (Большая Электронно Счётная Машина), ЕОМ па-

ралельної дії, 8-10 тис. операцій в секунду. (під керівництвом С.А.Лебедєва).

Інститут точної механіки і обчислювальної техніки (Москва, СРСР).

1953

Був утворений НДІ-35 із заводом для розробок і промислового випуску

транзисторів, тоді ж почали виготовлятися точково-контактні транзистори С1

і С2. (СРСР)

1958

Народження нової галузі – інтегральної електроніки (США)

Джек Килбі (Jack Kilby) (лабораторний зразок на германії), Роберт

Нойс (Robert Noyce), Джин Хорні (Jean Hoerni) – кремнієва інтегральна тех-

нологія.

1961

Fairchild Semiconductor Corporation (США) пустила інтегральні схеми у

вільний продаж.

1961

Створена перша російська (радянська) напівпровідникова мікросхема

(логічна комірка И(ИЛИ)–НЕ) у Таганрозькому радіотехнічному інституті, в

лабораторії Л.Н. Колесова (СРСР).


238

1961

Створення першої вітчизняної керуючої напівпровідникової машини

"Дніпро" (В.М.Глушков, Б.Н.Маліновський). Призначена для контролю і

управління безперервними технологічними процесами і складними фізични-

ми експериментами, а також для вивчення процесів в період їх алгоритміза-

ції. Швидкодія: при управлінні (включити-вимкнути) – 50000 оп/сек; при

складанні і відніманні – 20000 оп/сек; при множенні і діленні – 4000 оп/сек.

Середня швидкодія 10000 оп/сек. Типи елементів, використовуваних в ма-

шині: імпульсно-потенційні. Рекорд промислового довголіття – випускалася

десять років (1961-1971) в т.ч на експорт. (Київський Інститут Кібернетики,

СРСР).

1963

Почато серійне виробництво ЕОМ "Промiнь". Машина стала новим

словом в світовій практиці: пам'ять на металізованих картах, ступінчасте мі-

кропрограмне управління. У 1967 році була куплена для вивчення американ-

ською фірмою IBM. (Київський Інститут Кібернетики, СРСР).

1964

Створена ЕОМ МІМ (Малая интегрирующая машина ), перша у світі

ЕОМ, що була побудована за допомогою формальних методів синтезу та

аналізу. Розроблена у відділі академіка В. М. Глушкова під керівництвом

к.т.н. Л. В. Мацевитого та за участю інженерів Є Л. Денисенко,

А. Т. Міщенко, Л. Ф. Мараховського і математика Л. Пасько (Київський Ін-

ститут Кібернетики, СРСР).

1964

Сформульовані емпіричні закони Мура (Gordon Earl Moore), США.


239

Перший закон: число транзисторів на кристалі подвоюватиметься в

середньому кожні півтора – два роки.

Другий закон: вартість фабрик по виробництву мікросхем експоненці-

ально зростає з ускладненням кристалів.

При цьому витрати ростуть швидше, ніж попит на мікросхеми. До 2010

року витрати на будівництво однієї фабрики складуть $30-$50 млрд., а це іс-

тотна частина всього ринку мікросхем (докладніше у розділі 12.5. Сучасні

технології, 12.5.1. Розвиток кремнієвої інтегральної технології).

1966

Створена ЕОМ МІР (Машина Інженерних Розрахунків), перша ЕОМ з

ознаками персональної. Мала вид робочого столу з друкарською машинкою.

Призначалася для самостійної роботи користувача, який включав машину,

вирішував свою задачу і вимикав її. Простота управління машиною обумов-

лено операційною системою, записаною в постійній пам'яті. Мова програму-

вання АЛМІР-65 (розвиток Алголу-60). Розроблена під керівництвом акаде-

міка В. М. Глушкова. (Київський Інститут Кібернетики, СРСР).

1967

Створена універсальна швидкодіюча ЕОМ БЭСМ-6 (Быстродействую-

щая Электронно Счётная Машина), 1 мільйон операцій в секунду. Елементна

база – високочастотні транзистори. Розробка повністю оригінальна. При роз-

робці С.А.Лебедєвим використовувалися розвинені методи проектування і

опису ЕОМ, зокрема імітаційне математичне моделювання; висловлені ідеї

створення багатопроцесорних і багатомашинних обчислювальних комплексів

різної організації. Модель знаходилася у виробництві на протязі 25 років,

(виготовлено понад 350 екземплярів). Використовувалася для розрахунків

найвищого ступеню складності. Інститут точної механіки і обчислювальної

техніки (Москва, СРСР).


240

1968

Створення компанії Intel (США) – лідер сучасних технологій інтегра-

льної електроніки і процесорної техніки. У числі засновників – Роберт Нойс

(Robert Noyce), Анді Гроув (Andy Grove), Гордон Мур (Gordon Earl Moore).

1969

Створена ЕОМ МІР2 (Машина Інженерних Розрахунків). Вперше за-

стосований дисплей зі світловим пером, а також пам'ять на магнітних картах.

Ефективна швидкодія до 12000 операцій в секунду. Ємкість ОЗУ 8 К. Серед-

ній час вирішення основних завдань: вирішення системи лінійних рівнянь ал-

гебри 17-го порядку – 10 мін; знаходження всіх коренів поліному 7-го ступе-

ня – 4 мін.. Пристрій вводу/виводу на магнітній карті (ємкість карти

1 Кбайт); пристрій введення з перфострічки зі швидкістю 1500 рядків/сек;

пристрій вводу/виводу друкарською машинкою з шириною каретки 450 мм зі

швидкістю до 10 символів/сек. До складу входить пристрій відображення зі

світловим пером на базі електронно-проміневої трубки. Мова АНАЛІТИК –

розширення АЛМІРа. 10-річний досвід роботи показав високу ефективність

засобів спілкування з ЕОМ. Навчання мові програмування і методиці роботи

на ЕОМ вимагало всього 6-10 годин. Прості завдання студенти починали са-

мостійно вирішувати і програмувати протягом першої години знайомства з

мовою і пультом управління. (Київський Інститут Кібернетики, СРСР).

1971

У листопаді створено перший однокристальний мікропроцесор i4004

(Intel, США).

Розробники: інженери Тед Хофф (Marcian "Ted" Hoff), Стен Мазор

(Stan Mazor), Федеріко Феггин (Federico Faggin). Кількість транзисторів 2300,

продуктивність 60 тис. операцій в секунду. Розробка народилася як результат


241

творчої переробки технічного завдання на розробку нової моделі калькулято-

ра Busicom для японської корпорації Nippon Calculating Machine (1969 р.) .

Дванадцять замовлених спеціалізованих ІС замінювалися набором з чотирьох

мікросхем під назвою MCS-4. У нього входив центральний процесор 4004,

мікросхема ПЗП для прикладних програм, мікросхема ОЗП для обробки да-

них і мікросхема реєстрів зсуву для порту вводу/виводу. При цьому Intel збе-

рігла права на конструкцію мікропроцесорів. Процесор i4004 мав обчислю-

вальну потужність, порівняну з першим електронним комп'ютером ENIAC,

який був створений в 1946 році і займав об'єм 65 м3. Через рік на основі i4004

був створений комп'ютер.

1972

Компанія Hewlett-packard випустила HP-35, перший кишеньковий

калькулятор для науково-технічних розрахунків.

1975

Створено перший в світі векторний суперкомп'ютер Сгау-1, який по-

клав початок серії нових розробок. Розробник Сеймур Крей (Seymour Cray)

(США). Комп’ютер Cray 1 з швидкодією 37 млн. скалярних і 80 млн. вектор-

них операцій в секунду (160 Мфлопс), Cray X-MP, відповідно, 475 і 755 млн.

операцій в секунду і Cray 2, відповідно, 200 і 1200 млн. операцій в секунду.

Ознаки векторності – наявність декількох взаємозв'язаних процесорів, керо-

ваних одним потоком команд, що оперують з різними даними. Комп’ютери

Cray стали основними обчислювальними засобами урядових, промислових і

академічних науково-технічних проектів США з середини 60-х років до 1996

року з назвою «суперкомп'ютер», що увійшла до загальновживаного лекси-

кону. Характерні риси архітектури – масовий паралелізм, мультипроцесор-

ність.


242

1975

Перший персональний комп'ютер, що поступив у широкий продаж.

Комп'ютер MITS Altair 8800, (Micro Instrumentation and Telemetry Sys-

tems). Ім’я розробника-аматора Ед Робертс. Ні монітора, ні клавіатури ще не

було (нагадувало набір "зроби сам"). До кінця року випущено близько 5 тис.

машин. Оснащений мікропроцесором Intel 8080 і мав всього лише 256-байт

ОЗУ. Містив інтерпретатор BASIC, створений майбутніми засновниками

Microsoft Білом Гейтсом (Bill Gates) і Полом Аленом (Paul Allen).

1976

1 квітня Стів Джобс (Steve Jobs) і Стів Возняк (Steve Wozniak) заснува-

ли компанію Apple Computer і почали продавати системну плату, названу

ними Apple I (одноплатний комп'ютер). Вона була без клавіатури, корпусу і

джерела живлення. Наступні більш досконалі моделі не тільки завоювали

широкий ринок в США, але й залучили до розробок програмного забезпе-

чення значну кількість науково-інженерних працівників. Широке викорис-

тання продукції Apple Computer у навчальних закладах зробило поняття

"Apple Computer" та "Освіта" у США майже синонімами.

1978

i8086, 16-розрядний; базова технологія: n-chanal Кількість елементів

(тисяч)

Тактова частота (МГц)

Продук-тивність (флопс)

Проектні норми (нм)

Уровні розводки, матеріал

Площа (мм2)

Потужність (вт)

29 4,77-10 130? 3000 1Al ~30 75?

Створено процесор i8086, Intel, США, який став справжнім промисло-

вим стандартом для персональних компьютерів і започаткував ціле сімейство

"х86" (вітчизняний аналог КМ1810ВМ86, 1981 р.).

i8186 n-can – CMOS

1981


243

З'явився перший IBM Personal Computer, або РС, у вигляді системного

блоку з дисководами для гнучких дисків, монітором і клавіатурою. На протя-

зі декількох років були стрімко встановлені стандарти архітектури РС на ба-

гато років вперед. Причому, це стосувалося не тільки апаратної частини, але

також і програмного забезпечення. PC були оснащені дисковою операційною

системою MS DOS від Microsoft.

1982

i8286, 16-розрядний; базова технологія: CMOS Кількість елементів

(тисяч)





Площа (мм2)


134 4,77-10 2,6x106? 1500 2Al ~ Створений процесор i80286 (6-12 МГц), Intel, США.

Продуктивність процесора в порівнянні з 8086 збільшилася у декілька

разів (з 0,99 до 2,6 млн. операцій в секунду). Кількість транзисторів: 134 тис.,

техпроцес (нм): 1500 (1,5 мкм). З його появою з'явилося таке поняття, як за-

хищений режим (protected mode) і віртуальна пам'ять. Вперше металічний

шар розводки елементів війшов на другий "поверх" як наслідок масштабу-

вання.

1984

Створена ЕОМ "Дельта" класу супер-міні – потужний спеціалізований

комплекс для збору і обробки телеметричної інформації і управління аероко-

смічними експериментами. Розробники: В.І.Діанов, М.І.Діанов, А.І.Канівець,

І.Г.Кутняк і ін. Комплекс був створений і успішно застосований для системи

прийому і обробки зображень комети Галлея в міжнародному проекті "Вега".

Після аварії на Чорнобильській АЕС його також використовували в терміно-

во створеному ситуативному центрі. У 1995 р. разом з американськими і

японськими ЕОМ увійшла до трьох кращих розробок в світі (Київський Ін-

ститут Кібернетики, СРСР).


244

1985

i8386, 32-розрядний; базова технологія: CMOS Кількість елементів

(тисяч)





Площа (мм2)


275-855 16-33 2,6x106? 1500-800 2Al? ~

Процесор i80386 (16-33 Мгц) (Intel, США).

Перший 32-розрядний процесор. Знаменував собою революцію в світі

процесорів x86. Основні принципи, закладені в цьому чіпі, без кардинальних

змін дожили і до наших днів (за весь цей час зміни стосувалися, в основному,

підвищення продуктивності, розширення набору команд, збільшення розряд-

ності). Кількість транзисторів: 275-855 тис., техпроцес (нм): 1500-800 (залеж-

но від моделі).

1993

Pentium, 32-розрядний; базова технологія: CMOS Кількість елементів

(млн)





Площа (мм2)


3,1-4,5 60-233 7,5x106* 800-350 2Al? 294-141

Створено процесор Pentium (60-233 Мгц), Intel, США.

Pentium — перший суперскалярний процесор Intel. Суперскалярность –

термін, який означає, що процесор має більш за один обчислювальний конве-

єр. У Pentium їх два, що дозволяє йому при однакових частотах в ідеалі бути

удвічі продуктивнішим i486-го, виконуючи відразу 2 інструкції за такт. Так-

това частота ядра (Мгц): 60-233; кількість транзисторів: 3,1-4,5 млн., техпро-

цес (нм): 800-350; площа кристала (мм2): 294-141 (залежно від моделі).

* для моделі 77 МгГц.

1997


245

Pentium II, 32-розрядний; базова технологія: CMOS Кількість елементів

(млн)





Площа (мм2)


7,5-27,4 233-450 50x106* 280 4Al 294-141 250 4Al 180 5Al

Створено процесор Pentium II (233-450 Мгц), Intel, США.

Перші Pentium II – процесори для настільних high-end комп'ютерів

(кращіх моделей сімейства). Була змінена конструкція корпусу – кремнієва

пластина з контактами замінена на картрідж, збільшена частота шини і так-

това частота, розширені MMX інструкції. Кількість транзисторів: 7,5-27,4

млн., техпроцесс (нм): 280, металізація чотиришарова; 250, п'ятишарова; 180,

(залежно від моделі). шари з'єднань алюмінієві;

* для моделі 300 МГц.

1999

Pentium III, 32-розрядний; базова технологія: CMOS, low-k діелектрик Кількість елементів

(млн)





Площа (мм2)


9,5 450-1000 320x106* 250 5Al 128-80 28 180 6Al 44 130 6Cu

Створено процесор Pentium III (450-1000 Мгц), Intel, США.

Кількість транзисторів: 9,5-28-44 млн., техпроцес (нм): 250, Al-

з'єднання 5-ти шарові; 180, Al-з'єднання 6-ти шарові; 130, Cu-з'єднання 6-ти

шарові, low-k діелектрик; площа кристала (мм2): 128-80 (залежно від моделі).

* для моделі 1 ГГц

2000

Pentium 4, 32-розрядний; базова технологія: CMOS, low-k діелектрик


246

Кількість елементів

(млн)

Тактова частота (ГГц)




Площа (мм2)


42 2,2-3,8 ?x106* 180 217-135 169 65

Створено процесор Pentium 4 (2,2-3,8 Ггц)

Принципово новий процесор з гипер-конвейерізацией (hyperpipelining)

— з конвеєром, що складається з 20 ступенів. Процесори, засновані на даній

технології, дозволяють досягти збільшення частоти приблизно на 40 відсот-

ків щодо сімейства P6 (наступного за Pentium) при однаковому технологіч-

ному процесі (при «правильному» завантаженні процесора). Кількість тран-

зисторів: 42-169 млн., Техпроцес (нм): 180-65; площа кристала (мм2): 217-135

(залежно від моделі).

2005

Отримана перша партія мікропроцесорів "Ельбрус" (Е2K)

Техпроцесс (нм): 130, кількість транзисторів: 50 млн.

Продуктивність: 1-2 млрд. операцій в секунду (пікова продуктивність -

6 млрд. оп./сек). Авторські права захищені 29 патентами.

Московський центр SPARC-технологій ЗАТ "МЦСТ" (Росія).

2005

Суперкомп'ютер компанії IBM Bluegene/l подвоює свій рекорд продук-

тивності до 183,5 террафлоп і збирається ще вдвічі збільшити продуктивність

машини – до 367 террафлоп. Bluegene/l – комплекс систем паралельної обро-

бки, а не окремий комп'ютер, архітектура дозволяє масштабувати і приско-

рювати систему шляхом простого додавання нових вузлів в схему.

2005


247

Створення суперкомп'ютера СКІТ для реалізації інформаційних техно-

логій (Україна). Створений у співпраці з компаніями «Юстар» (Київ) і Intel

(США). 64-процесорний 32-вузловий кластер на основі мікропроцесорів Intel

Itanium 2 (1,4 Ггц) з розрядністю 64 бита і можливістю проводити обчислен-

ня з 128 і 256-бітовою інформацією, з піковою продуктивністю не менше

270–300 мільярдів операцій в секунду (255,4 Gflops) і можливістю підвищен-

ня продуктивності до 2–2,5 трильйонів операцій в секунду, системою збере-

ження даних в об'ємі мільярда байтів і можливістю нарощування об'єму до

10–15 трильйонів байтів. Потужність суперкомп'ютера нарощуватиметься.

Завдання: вирішення проблем економіки, екології, космічних досліджень, ви-

вчення біологічних і хімічних процесів, матеріалознавства. Робота проведена

колективом Інституту кібернетики імені В.Глушкова НАН України.

2007

Penryn, 32-розрядні; базова технологія: CMOS, heigh-k + low-k, діелектрики. Кількість елементів

(млн)

Тактова частота (ГГц)




Площа (мм2)


400 (1-core) 3,2 ?x106* 45 800 (2-core) 45

Прорив Intel в технології створення транзисторів.

Фахівці Intel використовують два абсолютно нових матеріала для ство-

рення ізоляційних стінок (low-k діелектрик) і логічних затворів транзисторів

(heigh-k діелектрик) на основі 45-нанометрового виробничого процесу. Роз-

робляється сімейство процесорів з кодовою назвою архітектури Penryn, в то-

му числі багатоядерні процесори сімейств Intel® Core™ 2 Duo, Intel® Core™

2 Quad і Intel® Xeon®. У двух’ядерних процесорах Penryn міститиметься бі-

льше 400 мільйонів транзисторів, в чотирьох’ядерних – більше 800 мільйо-

нів. При цьому збільшується внутрішня тактова частота процесорних ядер, а

об'єм кеш-пам'яті може складати до 12 МБ. 12 листопада представлено 16

нових процесорів Penryn, в тому числі двух'ядерний процесор QX9650 з


248

рекордною поки що продуктивністю в 3.2 ГГц. Процесори розраховані як на

сервери, робочі станції, так і домашні ПК. Наголошується підвищена

екологічність виробів.

2007

На осінньому IDF’2007 (Intel Developer Forum) в Сан-Франциско (Ка-

ліфорнія, США) оголошений термін почтку виробництва процесорів з дотри-

манням норм 32-нм техпроцесса – 2009 рік. Підставою для цього стала перша

презентація мікросхем пам'яті SRAM, виготовлених за технологічним проце-

сом 32 нм на транзисторах з металевим затвором і high-k діелектриком дру-

гого покоління, що містить більше 1,9 мльярдів транзисторів з розміром еле-

менту пам'яті 0,182 мкм2.

2007

У Китаї почалися продажі комп'ютерів, що використовують 1 ГГц

процесор власної розробки (моделі Loongson) під керуванням ОС Linux. Мо-

делі ноутбуків оснащуватимуться 512 Мб оперативної пам'яті і жорстким

диском об'ємом 40 Гб. Запланована низька вартість виробів з метою їх широ-

кого використання, в тому числі для дистанційного навчання на всіх рівнях

освіти.

2007

26 квітня завершені попередні випробування російського обчислюва-

льного комплексу "Ельбрус-3М1" з російським мікропроцесором "Ельбрус".

Підтримує установку користувачем на ВК довільного програмного забезпе-

чення (включаючи системне), розробленого для платформи Intel x86 а також

ефективність виконання переносимого програмного забезпечення. Захищена

операційна система ЗОС МСВС-Е, розроблена на базі ядра OC Linux версії

2.6.14; є універсальна ОС широкого застосування із засобами підтримки ро-


249

боти в режимі реального часу; забезпечується багатокористувацький і бага-

топрограмні режими обчислень.

Розробка МЦСТ (закрите акціонерне товариство «МЦСТ»), створеного

на базі ТОВ «Московський Центр SPARC-технологій (МЦСТ)», утвореного в

Інституті Точної Механіки і Обчислювальної Техніки РАН імені С.А. Лебе-

дєва. Засновник і науковий керівник Бабаян Борис Арташесовіч.

SPARC (Scalable Processor Architecture) — масштабуєма процесорна

архітектура – архітектура RISC-мікропроцесорів розроблена в 1985 році ком-

панією Sun Microsystems.

Розділ 10. Проектування пристроїв на основі ПЛІС

250

10. ПРОЕКТУВАННЯ ПРИСТРОЇВ НА ОСНОВІ ПЛІС

10.1. Архітектура, засоби та методи проектування ПЛІС

Перші програмуємі логічні інтегральні схеми (ПЛІС, або FPGA – field

programmable gate array) з’явилися всередині 80-років. ПЛІС – це цифрова

інтегральна схема (ІС), яка складається із програмуємих логічних блоків і

програмуємих логічних з’єднань між блоками. В залежності від технології

виготовлення, ПЛІС можуть бути як одноразово, так і багаторазово програ-

муємі. Словосполучення "field programmable" означає, що перепрограмуван-

ня може відбуватися у "польових умовах", тобто безпосередньо на робочому

місці, що дозволяє інженерам-розробникам вирішувати багато важливих за-

дач. Спочатку ПЛІС використовувалися в основному для створення

зв’язкової логіки, реалізації кінцевих автоматів середньої складності та для

розв’язання деяких задач обробки даних. З появою ПЛІС виник новий сектор

ринка – системи з перебудованою структурою, або reconfigurable computing

(RC).

Починаючи з 2000 року з’явилися високопродуктивні ПЛІС, які містять

мільйони вентилів. На полі ПЛІС також можна встановлювати мікросхеми та

реалізовувати зв’язки між ними.

Одна із можливих технологій програмування ПЛІС – плавки перемич-

ки. Принцип дії плавкої перемички аналогічний дії побутового запобіжника.

Ці перемички мають мікроскопічні розміри, тому що процес їх виготовлення

є складовою кремнієвої інтегральної технології. Спочатку у новому програм-

ному приладі всі плавкі перемички цілі. При цьому на вхід елемента мікро-

схеми подано рівень напруги відповідний логічному "0". Розробник може ви-

бірково вилучити не потрібні плавкі перемички імпульсами відносно великої

напруги та великого струму. Такий процес називають програмуванням при-

ладів, але іноді також називають пропалюванням перемичок або пропалю-

ванням приладу. Прилад, що оснований на плавких перемичках, є одноразово


251

програмуємим приладом (ОТР – one-time programmable). Перші програмуємі

постійні запам’ятовуючі пристрої (ППЗП) використовували метод плавких

перемичок з ніхрому. Цей метод у сучасних ПЛІС вже не застосовують.

Інша технологія має назву нарощування перемичок. У незапрограмова-

ному стані аморфні кремнієві перемички мають такий високий опір, що цей

стан можна вважати розривом провідника. Процес програмування окремого

елемента здійснюється подачею імпульсу відносно високої напруги і струму

для перетворення аморфного кремнію-ізолятора у полікристалічний кремній,

якій проводить струм. Це теж метод одноразового програмування.

Електронні системи взагалі та комп’ютери зокрема використовують два

типи запам’ятовуючих пристроїв: постійний запам’ятовуючий пристрій

(ПЗП) та оперативний запам’ятовуючий пристрій (ОЗП). При відключені жи-

влення в ПЗП інформація не руйнується , а в ОЗП – руйнується.

Типові мікросхеми ПЗП, які також називають енергонезалежними та

програмовані фотошаблоном, тому що дані в ПЗП жорстко прошиваються на

етапі виготовлення за допомогою фотошаблона. Стандартні ПЗП складають-

ся із деякої кількості рядків (адрес) та стовпчиків (даних), котрі разом ство-

рюють масив даних. До кожного стовпчика підключений один навантажува-

льний резистор, що дозволяє підтримувати на виводі стовпця логічну "1", а

на кожному перетині рядків та стовпчиків присутній транзистор та, при по-

треби, перемичка. Наявність або відсутність перемички задається фотошаб-

лоном. Коли не має з’єднання стовпчика через транзистор з рядком, то на ви-

ході мікросхеми рівень має значення логічної "1", а коли воно є – то логічно-

го "0".

Один з варіантів схеми програмуємих постійних запам’ятовуючих при-

строїв (СППЗП), який був в змозі стирати та заново записувати (перепрогра-

мовувати), був створений в 1970 році компанію Intel. Стирання комірок

пам’яті здійснюється за допомогою джерела ультрафіолетового (УФ) випро-

мінювання. Ця технологія теж залишилася в минулому.


252

Наступними ПЗП стали електрично стираємі програмуємі постійні за-

пам’ятовуючі прилади (ЕСППЗП). Комірки їх складалися з двох послідовно

з’єднаних транзисторів. Один транзистор мав плаваючий затвор, а другий

використовувався для стирання комірки пам’яті електричним способом. Піз-

ніше ця технологія стала застосовуватися у більш універсальних пасивних

логічних пристроях (ПЛП).

Технологія, що відома як Flash, заснована на технологіях СППЗП, так і

ЕСППЗП, має дуже малий час стирання (Flash – миттєвий сполох). Ця техно-

логія може бути застосована в багатьох електронних системах.

Існують два основних типа напівпровідникових пристроїв оперативної

пам’яті: динамічне ОЗП та статичне ОЗП. В динамічних ОЗП комірка пам’яті

повинна постійно перезаряджатися, тобто потребує регенерації. Статичне

ОЗП зберігає значення, що раз записано в його комірці до тих пір, аж поки не

буде спеціально змінено або система живлення не буде вимкнута.

Розглянуті технології програмування наведені в табл. 12.1.

Таблиця 10-1

Технології програмування

Технології Перевага використання для

Плавкі перемички Простих ПЛП

Нарощування перемичок ПЛІС

СППЗП Простих та складних ПЛП

ЕСППЗП Простих та складних ПЛП (деяких ПЛІС)

Статичне ОЗУ ПЛІС (деяких складних ПЛП

Крім того, треба мати на увазі, що постійно з’являються нові техноло-

гії, а ті, що неконкурентноспроможні, досить швидко «зникають».


253

10.2. Історія розвитку ПЛІС

Більшість сучасних ПЛІС основані на комірках статичного ОЗП, а деякі

з них містять вбудовані мікропроцесорні ядра.

Перші інтегральні мікросхеми, що програмуються, можна віднести до

логічних пристроїв, що програмуються, (ПЛП). В подальшому ПЛП поділи-

лися на прості ПЛП (SPLD – simple programmable logic devices) та складні

ПЛП (CPLD – complex programmable logic devices). Існують ПЛП, що стира-

ють інформацію, Flash-версії різних пристроїв, наприклад, СППЗП та

ЕСППЗП тощо.

Мікросхеми ППЗП могуть використовуватися для реалізації комбіна-

ційних схем, при умові, що збудовані функції мають невелику кількість вхо-

дів та виходів.

Програмовані логічні матриці (ПЛМ) з’явилися в 1975 році. Більшість

користувачів використовувала їх як прості ПЛП, тому що масив функцій І, та

масив функцій АБО, були програмованими.

В кінці 1970-х років появився новий клас пристроїв, називає мий про-

грамований масив логіки (ПМЛ або PAL – Programmable Array Logic), який

складався із програмованого масиву логічних функцій І та визначеного маси-

ву функцій АБО. Пристрої GAL –Generic Array Logic, змінюючи масив логі-

ки, були розроблені в 1983 році. Вони більш складні електричні стираємо

КМОП.

Застосування різних пристроїв, що мають різні набори функцій, ство-

рює проблеми для розробників для створення конкретного пристрою. У та-

ких випадках, інженери або обмежують себе у виборі пристроїв та підганя-

ють свою конструкцію під існуючі прилади, або використовують

комп’ютерні програми, за допомогою яких вибирають пристрої максимально

задовольняючи їх вимогам.

Складні ПЛП.


254

Звичайне явище для електроніки – довічний пошук способу, що робить

пристрій більш функціональним, швидким, дешевим з мінімальними розмі-

рами та малою потужністю живлення. Суттєвий прорив був зроблений у 1984

році, коли компанія Altera запропонувала складне ПЛП на основі КМОП- та

СППЗП-технологій. Крім того, компанія запропонувала нарощування прос-

тих ПЛП до рівня великих пристроїв, подібних Мега-PAL. В результаті це

привело до суттєвого зниження швидкості, збільшення розсіяної потужності

та вартості компонентів. Крім окремих блоків простих ПЛП можна було та-

кож запрограмувати з’єднання між ними за допомогою програмованої кому-

таційної матриці.

В залежності від виробника та від типу пристрою програмовані пере-

микачі складних ПЛП можуть бути виконані на комірках пам’яті типу

СППЗП, ЕСППЗП, Flash або на статичних ОЗП.

На початку 80-х років з одного боку існували програмовані пристрої,

що були подібні простим та складним ПЛП, та з другого боку існували зака-

зані спеціалізовані інтегральні схеми. Фірма Xilinx розробила новий клас мік-

росхем ПЛІС, які виготовлювалися по CMOS-технології та для збереження

інформації в яких використовувалися статичні ОЗП.

Основу перших ПЛІС складала концепція програмованих логічних

блоків, що включали в себе 3-х вхідну таблицю відповідності (LUT – lookup

table), регістр, а також деякі інші елементи. Кожна ПЛІС містить велику кі-

лькість таких блоків, призначених для виконання різних функцій. ПЛІС в об-

ласті інтегральних схем стала між ПЛП та заказаними спеціалізованими мік-

росхемами.

Сучасні високотехнологічні ПЛІС містять у собі велику кількість про-

грамованої логіки, вбудовані блоки ОЗП, процесорні ядра, швидкісні блоки

введення/виведення та багато іншого. З’явилася концепція ПЛІС- платформи,

яка дозволяє будь-якої компанії використовувати ПЛІС- платформи для ви-


255

робів внутрішнього використання або для виготовлення заказаних пристроїв

тощо.

10.3. Засоби проектування ПЛІС

Комп’ютерна схемотехніка, що розглядається в даному практикумі,

пропонує для вивчення теоретичні питання синтезу та аналізу типових блоків

електронних цифрових систем, таких як комбінаційні схеми та схеми з

пам’яттю. Знайомство з синтезом таких типових блоків комп’ютера дає поча-

тківцю уявлення про ручні засоби проектування, знаючи які можна зі смис-

лом уявляти реалізації функцій в мікросхемах, ПЛІС’ах або в самому

комп’ютері та в будь-якій іншій електронній обчислювальній системі.

Без знання основ комп’ютерної схемотехніки не можливо розглядати

питання схемотехніки сучасних технологій проектування та застосування

ПЛМ та ПЛІС.

В наш час, при проектуванні пристроїв на ПЛІС, що містять більш 5000

логічних вентилів, використовують програмні мови опису апаратних засобів

або HDL (Hardware Description Language).

Найнижчим рівнем абстракції цифрових HDL є рівень транзисторних

ключів, які визначають схему у вигляді з’єднань транзисторних ключів.

Більш вищім є рівень логічних вентилів.

Наступний рівень HDL підтримує функціональні уявлення пристроїв,

що включають в себе типовій набір компонентів. Функціональний рівень аб-

стракції включає рівень регістрових передач (RTL – register transfer level),

який пропонує сукупність регістрів, що зв’язані між собою елементами ком-

бінаційної логіки. Ці регістри часто управляються за допомогою загального

синхронізуючого сигналу.

Наступним вищим рівнем абстракції рахується поводжений, що описує

поведінку схеми, використовуючи абстрактні логічні структури, наприклад,


256

цикли та процеси. Цей рівень може використовувати такі схеми як суматор

тощо.

Існує ще системний рівень абстракції, який характеризує компоненти,

що призначені для системного рівня проектування.

Версії мов опису апаратних засобів стали основою для перших HDL-

орієнтованих технологій проектування. Ключовою особливістю HDL- орієн-

тованих технологій є використання методів логічного синтезу.

10.4. Перспективи розвитку ПЛІС

В сучасний час заказані мікросхеми виробляються по 90-нм – 13-нм

технологіям, містять десятки та сотні мільйонів логічних елементів, в них за-

стосовуються зміна конфігурація пристроїв, таких як ПЛІС на основі статич-

ного ОЗП тощо.

Сфера електроніки настільки швидко розвивається, що передбачити як

буде далі зі схемами, ПЛІС та іншими пристроями дуже важко.

Але можна заключити, що майбутні ПЛІС будуть містити мільярди

транзисторів (компанія Xilinx вже запропонувала пристрій такого типу). Ці

кристали будуть виготовлені за новою технологією (вже існує 45-нм техно-

логія для процесорів і 32-нм для схем пам’яті).

Багато сучасних ПЛІС мають декілька блоків, що кожний передає 2,5

гігабайта інформації в секунду. Є пристрої, що перетворюють оптичний сиг-

нал в чотири електричних каналів та передають їх в ПЛІС та навпаки зі шви-

дкістю 10 Гбіт/с.

В майбутньому могуть з’явитися нові технології без провідної передачі

між кристалами по типу ПЛІС-ПЛІС або ПЛІС-заказна мікросхема.

Більшість сучасних ПЛІС приймають та передають інформацію зо до-

помогою послідовного бітового або 8-ми бітового потоку. Це обмежує засто-

сування ПЛІС в системах з архітектурою, що автоматично перебудовується..


257

Можливо розширення 8-ми бітового потоку до 256 і більше біт, що приско-

рить зміну конфігурації даних.

З великою імовірністю можна стверджувати, що в майбутньому ПЛІС

будуть також містити реальні аналогові блоки, подібно тис, що застосовуєть-

ся в мікросхемах FPAA (field programmable analog arrays). Розробники ПЛІС

дуже ретельно працюють над пристроями ПЛІС наступного покоління і мож-

на чекати появи нової архітектури ПЛІС.

На завершення можна відмітити, що розглянуті в практикумі багатофу-

нкціональні та багаторівневі схеми пам’яті можуть стати одним із стимулів

удосконалення функціональної привабливості для розробників ПЛІС, що

змінюють свою архітектуру без затримки на перебудову.

Розділ 11. Сучасні інтегральні схеми: деякі інструменти розробки і технології

258

11. СУЧАСНІ ІНТЕГРАЛЬНІ СХЕМИ: ДЕЯКІ ІНСТРУМЕНТИ РОЗ-

РОБКИ І ТЕХНОЛОГІЇ

11.1. Програми імітаційного моделювання

Програми імітаційного моделювання відрізняються за призначенням,

типом моделей, побудовою розрахункових алгоритмів, зручністю викорис-

тання, надійністю та швидкістю обчислень. Майже кожного року з’являється

новий пакет, який може претендувати на лідерство.

Такі широко відомі пакети, як Mathcad, Simulink, MATLAB & Simulink,

VisSim, значною мірою універсальні, можуть бути застосовані до моделю-

вання широкого кола явищ, зберігають "прозорість" математичних моделей і

логіку моделювання.

Mathcad – програмний засіб, середовище для виконання на комп'ютері

різноманітних математичних і технічних розрахунків, забезпечений простим

в освоєнні і в роботі графічним інтерфейсом, який надає користувачеві ін-

струменти для роботи з формулами, числами, графіками і текстами. У сере-

довищі Mathcad доступна більше сотні операторів і логічних функцій, при-

значених для чисельного і символьного вирішення математичних завдань рі-

зної складності. Це ПЗ дозволяє вирішувати велику кількість математичних

завдань, не удаючись до програмування. Можливе підключення до пошире-

них офісних і конструкторських програм, а також до Internet.

Simulink – інтерактивний інструмент для моделювання, імітації і ана-

лізу динамічних систем. Він дає можливість будувати графічні блок-

діаграми, імітувати динамічні системи, досліджувати працездатність систем і

удосконалювати проекти. Simulink повністю інтегрований з MATLAB, забез-

печуючи негайним доступом до широкого спектру інструментів аналізу і

проектування. Simulink також інтегрується з Stateflow для моделювання по-

ведінки, викликаної подіями. Ці переваги роблять Simulink найбільш популя-


259

рним інструментом для проектування систем управління і комунікації, циф-

рової обробки і інших додатків моделювання.

MATLAB & Simulink Студентська версія – ідеальне комп'ютерне се-

редовище для студентів, що спеціалізуються в області електротехніки, меха-

ніки, хімії, біології, фінансовому аналізі і інших областях науки і техніки.

VisSim – ПЗ для симуляції систем. Має частотні, кореневі, варіаційні,

нейроні інструменти оцінки якості, стійкості, синтезу, корекції, оптимізації,

лінеаризації, налагоджування об'єктів в контурі моделі і програмування циф-

рових сигнальних процесорів. VisSim є програмою симуляції з точним, бага-

тоцільовим трафіком, заснованим на поведінкових моделях. Для багатьох

технічних дисциплін, що використовують моделювання, вона стала обов'яз-

ковим інструментом для оптимізації складних систем. Це також справедливо

для планування транспортних потоків, де моделювання дозволяє знизити ва-

ртість. Експертиза розробки транспортних потоків, комбінована з 3D аніма-

цією, гарантує переконливе уявлення як для технічних експертів, так і для

осіб, що ухвалюють рішення. Також є досвід використання в електроніці, але

VisSim поки що не підтримує SPICE-моделі. VisSim використовується більш

ніж в 70 країнах світу.

Окреме місце займають такі гіганти моделювання, як пакети ANSYS,

NASTRAN, в яких накопичений досвід десятиліть роботи фахівців багатьох

науково-інженерних напрямків, наприклад, міцності, теплофізіки, електрома-

гнетизму, гидрогазодінаміки, моделювання процесів вибуху, горіння, швид-

ких зіткнень, ковки, штамповки, перетікання пресматеріалів, ядерних вибу-

хів, процесів еволюції зірок, тощо. За широтою охоплення явищ різної фізич-

ної природи пакет ANSYS є світовим лідером серед подібних програмних за-

собів. Покладений в його основу метод кінцевих елементів (МКЕ) є чисель-

ним методом вирішення диференційних рівнянь, що зустрічаються у фізиці і

техніці і може бути застосований при розв’язанні будь-яких диференційних

рівнянь. Виникнення цього методу пов'язане з вирішенням завдань космічних


260

досліджень (1950 р.), він став світовим стандартом для розрахунку різних ха-

рактеристик, оцінки міцності і працездатності машин і конструкцій. У по-

єднанні з пакетами інженерного проектування, наприклад AutoCAD, це доз-

воляє провести "навскрізьне" проектування складного технічного виробу (ав-

томобіля чи літака), починаючи з ідеї і креслень до віртуальних випробувань

і тестування розробки, і врешті, її виготовлення.

В наукових і промислових розробках з електроніки більш поширені

спеціалізовані програми, які забезпечують зручність користування, мають

велику бібліотеку моделей реальних електронних приладів, більше пристосо-

вані до типових задач розробки в електроніці. Більшість таких програм моде-

лювання засновані на алгоритмах і навіть використовують початкові тексти

програми SPICE2G6 (Каліфорнійський університет в Берклі) і базуються на

вхідній мові опису схем, яка збереглася з тих пір і стала стандартом де-факто,

що дозволяє називати їх "SPICE-подібними" засобами моделювання схемоте-

хніки. Це програмні пакети Hspice (Meta-software, Inc.), Spectre, Pspice

(Cadence), Eldo (Mentor Graphics), Smartspice (Silvaco), Saber, ADS, Berkeley

Spice, Dr.Spice, SMASH, Spice3, HSIM, (NASSDA Corporation), і нарешті

Ultrasim (Celestry), що дозволяє оперувати 1 мільярдом транзисторів для при-

строїв пам'яті на SPICE-подібному рівні деталізації.

11.2. Розвиток імітаційного моделювання в електроніці

Поява перших інтегральних схем стала поштовхом у розвитку нового

напрямку: моделювання електронних схем. Відомі роботи, здійснені в Київ-

ському Інституті Кібернетики під керівництвом академіка В.М. Глушкова,

наприклад, к.т.н. Л.В. Мацевитий в 1962-1964 роках розробив формальний

метод аналізу цифрових схем, який використовувався при побудові малої ін-

тегральної машини (МІМ), в подальшому були розроблені програми безде-

фектного аналізу інтегральних схем, які використовувалися замість фізично-

го макетування в розробках ЕОМ [48]. Під терміном "бездефектний аналіз"


261

малася на увазі можливість супроводу і перевірки розробки за допомогою за-

собів імітаційного моделювання на всіх етапах до самого процесу виготов-

лення виробу. Зраз у проектуванні інтегральних схем використовується тер-

мін "веріфікація" – процедура забезпечення надійної і безперервної відповід-

ності цілей проекту і проектних даних.

Широко відома програма SPICE (Simulation Program with Integrated Cir-

cuit Emphasis, або програма моделювання, орієнтована на інтегральні схеми),

яка використовується вже понад тридцять років. Оригінальна розробка SPICE

була зроблена в кампусі Каліфорнійського Університету Берклі в кінці

1960-х. Значний вклад у напрямок вніс професор Дональд Педерсон. SPICE

розвивалася в значній мірі як допоміжна до програми CANCER (Computer

Analysis of Nonlinear Circuits, Excluding Radiation) (Комп'ютерний Аналіз Не-

лінійних Схем, Виключаючи Радіацію), що також розроблялася тоді в Уні-

верситеті Берклі.

Перша широко використовувана версія SPICE була анонсована у Вате-

рлоо, Канада, в 1973 році. Незабаром після цього SPICE прийняли практично

всі головні інженерно-технічні установи в Північній Америці. SPICE еволю-

ціонувала в академічний і промисловий стандарт для моделювання аналого-

вих, цифрових і комбінованих схем. Перша комерційна версія програми була

випущена фірмою Microsim в 1984 році.

За ці роки програма збільшила свої можливості за рахунок додаткових

алгоритмів моделювання, нових моделей компонентів, усунення помилок. І

сьогодні SPICE залишається найбільш поширеним в світі схемним симулято-

ром, як і його найостанніша версія, випущена в 2006 році, – SPICE 3F5.

XSPICE був розроблений в Технологічному Інституті Джорджії

(Georgia Tech) як розширення до мови SPICE. XSPICE вводить динамічне

моделювання компонентів, яке корінним чином збільшує швидкість моделю-

вання змішаних схем. Multisim базується на SPICE 3F5 і XSPICE і за рахунок

поєднання цих могутніх мов забезпечує зростання швидкості і поліпшення


262

збіжності процесу моделювання. Компроміс між швидкістю і точністю, про-

блеми збіжності моделювання витікають з побудови моделі електричного ко-

ла досліджуваного електронного пристрою

Моделювання електронної схеми повинно враховувати фундаменталь-

ні закони електротехніки, до яких можна віднести закон Ома, сформульова-

ний для RLC-елементів, закони Кирхгофа. Звернемо увагу на форми запису

закону Ома.

Таблиця 11-1

Очевидно, якщо в електричних схемах зустрічаються котушки або

конденсатори, то відповідний математичний опис міститиме диференційні

рівняння. Відсутність простого аналітичного рішення для розрахунку елект-

ричного кола призвела до необхідності використання числених ітераційних

методів з процедурами покрокових обчислень, які стартують з певних почат-

кових значень і послідовно наближуються до стану, коли всі базові закони,

передбачені для кола, виконуються із заданою точністю. Зважаючи на вели-

ких обсяг необхідних обчислень, застосування таких методів стало можли-

вим тільки за умов використання комп’ютера.

Моделювання SPICE було створене в той час, коли типовий комп’ютер

мав меншу потужність, ніж зараз має керуючий пристрій побутової мікро-

хвильової пічки. Обчислювальна потужність (кількість елементарних опера-

цій в секунду) була дуже дорога. Моделювання схем з найвищим ступенем

точності могло продовжуватися довго і вимагати витрат більших, чим ство-

рення реальної схеми. Враховуючи це, розробники SPICE створили програ-

му, яка могла давати результати з розумною точністю і достатньо рентабель-

но, в якій за допомогою додаткових налаштувань можна вибирати точність


263

моделювання. Обчислювальна потужність росла за ці роки експоненціально,

так само росла складність схем, що підлягають моделюванню. Тому компро-

міс між швидкістю і точністю, проблеми збіжності ітераційного процесу за-

лишаються важливими чинниками моделювання схем.

11.3. SPICE-моделювання

Опис моделей SPICE був зроблений у текстовому форматі (зараз зу-

стрічається ще використання мови програмування C++, а також перетворення

у формат *.dll (Dynamic Link Library – файли бібліотек, що динамічно компо-

нуються з додатками під час виконання). Опис схеми з’єднання складається з

переліку компонентів та номерів вузлів схеми, до яких належать виводи ком-

понентів. Нумерація вузлів при описі топології схеми здійснюється в довіль-

ному порядку, проте вузол «земля», щодо якого відлічуватимуться потенціа-

ли решти вузлів, повинен мати номер «0». Кожен вузол повинен бути гальва-

нічно пов'язаний з «землею».

Для всіх моделей при запису у текстовому форматі:

спочатку вказується тип (R, C, L тощо) та ім’я компоненту;

параметри в кутових дужках <> необов'язкові. Якщо залишилися неви-

значеними, використовуються типові значення параметра SPICE, при-

йняті за мовчазною угодою;

n+ і n- – позитивні і негативні вузли елементу, відповідно.

Приклад опису у SPICE-моделі резистору, як складової електронної

схеми:

Резистор

Rname n1 n2 value

Приклад: Rin 2 0 100

Примітки: значення (value) є опором (у омах) і може бути позитивним

або негативним, але не нулем.


264

Приклад опису у SPICE-моделі конденсатору, як складової електронної

схеми:

Конденсатор

Cname n+ n- value <Ic=incond>

Приклад: Cout 13 0 1uf Ic=3v

Примітки:

Значення (value) є ємкість у Фарадах. Початкова умова – початкове

значення напруги на конденсаторі у Вольтах (часовий нуль).

Діод

Середовище Multisim має зручний конструктор для аналізу та редагу-

вання складних SPICE-моделей елементів, наприклад для діоду (рис. ).

Рис. 11-1. Редагування моделі діода у Multisim

Слід зауважити, що небажано втручатися у параметри існуючих моде-

лей бібліотеки, перед редагуванням треба спочатку створити новий елемент.

Параметри моделі з діалогового вікна "Edit Model" можна змінювати і збері-

гати.

Логічний елемент

Для цифрової техніки важливі моделі логічних елементів. в якості при-

кладу можна привести модель трьохвходового елементу 3NOR.


265

Для віртуального елемента: наведені тільки затримки передньго (rise

delay) і заднього (fall delay) фронтів сигналу.

Рис. 11-2. Модель ідеального логічного пристрою

Для реального елемента: додатково наведена порогова напруга приладу

– 5V, прилад містить 3 однотипних логічних елемента в одному корпусі,


266

Рис. 11.3. Модель реального логічного пристрою

Елементна база сучасних схем доповнилася новими типами елементів,

в тому числі нелінійних, таких як діоди та транзистори, логічних елементів

цифрової техніки, з’явилися SPICE-моделі інтегральних схем. Для підвищен-

ня швидкості моделювання електричних кіл, до складу яких входять інтегра-

льні схеми, використовують їх спрощені SPICE-моделі, отримані на підставі

попереднього аналізу повних моделей. Поповнення моделей компонентів по-

стійно продовжується3.

3 Поповнення бібліотеки можна здійснювати через Інтернет з сайтів компаній-постачальників електронних компонентів. Поява нових моделей породжує нові проблеми верифікації, достовірності, точності, стандарти-зації, навчання. Для допомоги в рішенні цих проблем створені такі організації, як рада з компонентних (компактним) моделей (Compact Model Council — СМС), робоча група Американського національного ін-


267

SPICE-моделювання стало діючим чинником розробок в електроніці.

Завдяки SPICE десятки мільйонів елементів сучасної інтегральної схеми ще

на стадії розробки можуть бути охоплені імітаційною моделлю, яка виклю-

чить помилки проектування. Подальшим етапом проектування ІС є розробка

топології розміщення елементів на кремнієвому кристалі. Цей етап

пов’язаний з необхідністю враховувати взаємодію близько розташованих

елементів, розподілення теплових полів, тощо. Наступним етапом розробки є

виготовлення фотошаблонів технологічних шарів схеми, до яких входять

елементи конструкції компонентів (наприклад, області стоку, істоку, затвора

польового транзистора, області емітера, бази, колектора биполярного транзи-

стора, багатошарова металічна розводка схеми, тощо). Перед початком виго-

товлення ІС необхідно впевнитися, чи не закладені в конструкцію помилки,

які призведуть до фатальної або параметричної відмови схеми. Задача часто

ускладнюється наявністю декількох альтернативних варіантів розробки а та-

кож необхідністю допрацювань схеми за результатами випробувань. Тому на

кожному етапі розробки передбачена можливість програмного "відкату", по-

вернення від рівня пошарових шаблонів до моделей елементів і до імітацій-

ної моделі схеми і її перевірка, так звана верифікація. Верифікація, тобто пе-

ревірка через зв’язок з імітаційною моделлю, стає надійним бар’єром від по-

милки проектування, без чого виготовлення сучасної схеми було б неможли-

вим. Наприклад, у технологічних шарах схеми з 50 мільйонами транзисторів

повинно бути 150 мільйонів контактних отворів до областей стоку, істоку та

затвору, іноді розташованих в різних шарах схеми. Усі зусилля розробників

будуть зведені нанівець, якщо навіть один з них буде відсутнім, зайвим чи

розташованим не в тому місці або не в тому шарі (доречи, в сучасних схемах

найвищого ступеню інтеграції розмір такого отвору знаходиться у межах де-

сятків нанометрів). Знайти помилку в "ручному" режимі в такому обсязі да-

них просто неможливо. Процедура веріфікації дозволяє виявити помилки в

ституту стандартів (NIST Working Group on Model Validation), підкомітет по моделюванню при Асоціації напівпровідникових компаній (FSA Modeling Subcommittee).


268

топології схеми (порушення проектних норм), помилки реалізації електрич-

ної схеми і отримати безпомилковий проект на рівні топології.

11.4. Конструкторсько-технологічне моделювання (TCAD)

Створення SPICE-моделей не враховує тонких фізичних явищ, які про-

тікають в активних областях напвпровідникових приладів, розміри яких іноді

знаходяться за суб-мікронним бар’єром. Необхідність враховувати все біль-

ше чинників роботи електронних пристроїв, таких як вплив температури, ра-

діаційного випромінювання, причому різних його видів, таких як гама-

випромінювання, потік нейтронів, необхідність прогнозувати поведінку при-

ладу в умовах, які ще не досліджувалися, залежність параметрів приладу від

конструктивно-технологічних особливостей його виготовлення – все це ви-

магає побудови повної трьох-вимірної фізико-технологічної імітаційної мо-

делі приладу, в якій враховані розміри, властивості матеріалів, фізичні зако-

ні, які описуюсть поведінку носіїв електричного заряду, вплив зовнішніх фа-

кторів. Наприклад, відхилення товщини одного з діелектричних шарів в

конструкції ІС призведе до відгуку у зміні параметрів багатьох типів елемен-

тів, у кожного за окремою моделлю. Наявність зв’язку між технологічними та

електро-фізичними параметрами елементів дозволяє отримати відповідь у

вигляді нових параметрів функціювання ІС. Таке моделювання одержало на-

зву приладо-технологічного (TCAD – Technology Computer Aided Design). На

базі TCAD-моделі приладу передбачена процедура генерації його SPICE-

моделі для подальшого використання у схемотехнічному моделюванні. Спів-

робітники компанії SYNOPSYS, розробники програмного комплексу

Sentaurus TCAD, стверджують, що на ринку зараз нема технології, моделі

якої б не були або отримані, або підтверджені моделюванням у

Sentaurus TCAD. Слід зауважити, що тривімірне моделювання поглинає зна-

чні комп’ютерні ресурси, складність таких програм висока, вони належать до

категорії коштовних ліцензійних програм спеціального призначення.


269

Рис. 11.4. Проектування в Sentaurus TCAD перспективного FinFET-

транзистора. а)…– е) – тривимірне проектування процесу виготовлення

напівпровідникової структури; ж) – тривимірна сітка фрагменту каналу

прилада; з) – розподілення густоти електронів уздовж канала транзистора.

Інша компанія, Silvaco, пропонує аналогічні підходи. Її програмні

пакети ATLAS і ATHENA надають легкі у використанні, модульні

розширювані платформи для моделювання.

ATLAS – імітаційне моделювання напівпровідникових приладів, їх

електричних, оптичних властивостей, температурного і часового дрейфу.

Двух- і трьох- вимірне моделювання, засноване на фізичних процесах, що

відбуваються в приладах, і застосовується для аналізу на постійному і змін-

ному струмі для всіх напівпровідникових технологій.

ATHENA – імітаційне моделювання процесу виготовлення напівпрові-

дникових приладів – іонної імплантації, дифузії, витравлювання, напилюван-

ня, літографії, окислення напівпровідникових матеріалів. Це замінює дорогі

експерименти з кремнієвими пластинами, скорочує цикл розробки.


270

Традиційні моделі транспорту для напівпровідникових пристроїв трак-

тують електрони і дірки як класичні частинки. TCAD-моделювання викорис-

товує саме таке класичне наближення. Проте, при зменшенні розмірів при-

строїв до нанометрів, межа між пристроєм і матеріалом стає розпливчатою.

Квантовомеханічні ефекти структури матеріалу нанопристрою почнуть домі-

нувати над характеристиками самого пристрою. Southnovel, компанія по роз-

робці програмного забезпечення для моделювання напівпровідникових при-

строїв розробила Aeneas – передову програму для моделювання квантового

транспорту в тривимірних напівпровідникових пристроях з органічних і не-

органічних матеріалів з використанням методу Монте Карло. За допомогою

програми Aeneas були успішно змодельовані деякі нанопристрої, які показу-

ють цікаві можливості наноелектроніки.

11.5. Моделювання: підсумки і перспективи

Імітаційне моделювання зарекомендувало себе як цінний інструмента-

льний засіб в багатьох областях, в яких непридатні аналітичні методи і не-

можливі експерименти, стало вирішальним для прискорення розробок та

швидкого просунення на ринок новітніх виробив та технологій. Імітаційне

моделювання охоплює практично всі науково-технічні галузі на всіх етапах

від розробки до організації виробництва. Персональні комп’ютери наблизили

ці досягнення безпосередньо до широкого кола науково-технічних працівни-

ків та викладачів, дозволяють охопити також і навчальний процес. Викорис-

тання імітаційного моделювання в навчальному процесі може слугувати як

підготовкою до лабораторного практикуму, так і його частковою заміною.

Моделювання в сучасній електроніці охоплює як схемотехнічні рішен-

ня, так і елементну базу та технологію і просувається до моделювання на рів-

ні атомних структур (нанотехнології).


271

Потужність обчислювальних систем зростає завдяки використанню

мультипроцесорності. До кінця цього десятиліття очікується поява петафло-

пних (Pflops) систем, що виконують квадрильйон плаваючих операцій в се-

кунду. Більшість з них будуватиметься на основі комерційних компонентів у

вигляді інтегрованих і масштабуємих кластерів симетричних мультипроце-

сорів. Такі рішення забезпечуватимуть високий рівень паралелізму на основі

використання десятків тисяч ЦП, тера- або навіть пета- байтной основної па-

м'яті і зовнішньої пам'яті об'ємом в десятки петабайт (слід звернути увагу, у

назві «петабайт» приставка пета-, означає множення на 1015, а для 250 прави-

льною є двійкова приставка пебі-).

Світ вступив в інформаційну еру, яка характеризується, з одного боку,

безперервно зростаючими потребами світового суспільства в обміні інфор-

мацією, а з іншої – технічною можливістю їх повного задовольнення.

Сучасний прогрес у швидкості обробки інформації поєднується з про-

гресом в області швидкості її передачі. За цими показниками спостерігається

перехід від тера-ери до пета-ери (від досягнутих 1012 біт\сек до 1015 біт\сек).

Розвиток інформаційних і телекомунікаційних технологій стає визна-

чальним у світовій економіці і у розвитку будь-якої країни.

11.6. Сучасні технології

11.6.1. Розвиток кремнієвої інтегральної технології

Найкращі результати в галузі розробок сучасної мікропроцесорної тех-

ніки і схем пам’яті досягнуті завдяки розвитку кремнієвої інтегральної тех-

нології. Технологія масового виробництва цифрових ІС базується на викори-

станні компліментарних польових транзисторів (n- і p- канальних). Схемоте-

хнічні рішення на цій елементній базі дозволяють зменшити енергоспожи-

вання, що дуже важливо за умов великої кількості елементів.


272

Ще у 1965 році Гордон Мур, директор Research & Development Labora-

tories опублікував статтю в журналі “Electronics”, в якій дав прогноз на

найближчі 10 років по темпах розвитку індустрії напівпровідникових інтег-

ральних схем у вигляді простого графіка в напівлогарифмічному масштабі.

Подальший розвиток подій підтвердив його прогноз. На Рис. 13.5 зображено

як зростала кількість елементів на кристалі ІС за останні роки, а також відо-

бражено зростання розміру кремнієвих пластин, на яких формуються ІС,

зменшення величини конструкторських норм, назви провідних моделей

мікропроцесорів.

Рис. 11.5 Закон Гордона Мура у дії

За прогностичними уявленнями Мура закріпилася назва "Закон Мура".

Нагадаємо його положення:

перший закон: число транзисторів на кристалі подвоюватиметься в

середньому кожні півтора – два роки.

другий закон: вартість фабрик по виробництву мікросхем експоненці-

ально зростає з ускладненням кристалів.

Слід зауважити, що при цьому витрати ростуть швидше, ніж попит на

мікросхеми, тому другий закон виступає у ролі обмежуючого. (До 2010 року


273

витрати на будівництво однієї фабрики прогнозуються на рівні $30-$50

млрд., а це істотна частина всього ринку мікросхем).

Просування у збільшенні ступеню інтеграції за пророцьтвом Мура

здійснювалося шляхом масштабування – пропорційного зменшення розмірів

MOS-транзисторов (з умовним коефіціентом n). Крім того, це приводило до

покращення характеристик транзисторів. Особливо це стосується енергії пе-

ремикання, яка зменшується в n3 разів і є важливою характеристикою, часто

використовуваною для для порівняння інтегральних схем, виготовлених на

основі різних технологій. У кращу сторону змінюються також час прольоту

носіїв, ємкість затвора, сила струму, потужність перемикання. Виключенням

є тільки густина струму, яка зростає в n разів. Для проводячих доріжок з

алюмінію гранична густина струму, перевищення якої приводить до значної

електроміграції атомів металу і руйнування провідника, складає 106 А/см2. (У

сучасних ІС високого ступеню інтеграції використовується мідь). Товщина

підзатворного діелектрика досягла 1,2 нм, що становить близько п’яти атом-

них шарів. Подальше зменшення товщини підзатворного діелектрика, яке по-

зитивно впливає на ефективність керування струмом в каналі польового тра-

нзистора, дозволяє зменшувати порогову напругу, наштовхується на одне із

фундаментальних обмежень для подальшого масштабування, ефект тунне-

лювання (проходження електронів через тонкі шари діелектрика). При цьому

сумарна величина тунельного струму через мільони транзисторів зростає до

неприпустимих значень, тому просування в напрямку подальшого масштабу-

вання загальмувалося, подовжилися терміни розробок, зросла їх складність.

Однак останні досягнення фахівців Intel дали два абсолютно нових ма-

теріала для створення логічних затворів транзисторів (heigh-k діелектрик) і

ізоляційних стінок (low-k діелектрик) на основі 45-нанометрового виробни-

чого процесу. Оскілки ефективність керування носіями заряду в каналі тран-

зистора пропорційна ємності затвору, яка в свою чергу залежть від товщини

підзатворного діелектрика та відносної діелектричної проникливості k (більш


274

розповсюджене у нас позначення ), в разі збільшення останньої в декілька

разів можна на стільки ж збільшити товщину діелектрика без збільшення по-

рогової напруги. Шар діоксиду кремнію, що гранично «потоншав», в остан-

ніх розробках був замінений на товщий шар матеріалу на базі солей рідкозе-

мельного металу гафнію з високим показником діелектричної проникності

(high-k), внаслідок чого тунельний струм через затвор вдалося скоротити

більш ніж вдесятеро в порівнянні з традиційним діоксидом кремнію, зберіг-

ши при цьому можливість коректно і стабільно управляти роботою транзис-

тора. Внаслідок несумісності нового матеріалу з традиційним для затвору

полікремнієм, затвори в новому процесі виготовляються з металу. Навпаки,

low-k діелектрик з низьким показником діелектричної проникності ефектив-

но використовується для зменшення впливу ізольованих ним шарів металевої

розводки.

Одна з проблем масштабування – необхідність "багатоповерхового"

розшарування металічної розводки в наслідок зменшення місця на кристалі.

Кількість шарів розводки, яка вперше вийшла на двохповерховий рівень у

процесорі Intel i80286 (1982 рік), на передових виробах зараз перевищує ві-

сім, що значно ускладнює технологію.

Рис. 11.6 Багатоповерхова металізація ІС


275

Рис. 13.6. Зростання кількості шарів розводки

із ростом ступеню інтеграції Перехід на значення проектно-конструкторських норм менше 180 нм, а

потім менше 130 нм потягнув за собою цілу низку проблем, пов’язану з

необхідністю розробки нових джерел випромінювання та нових комплектів

обладнання для здійснення одного з основних технологічних процесів –

фотолітографії – оптичного перенесення зображення нового технологічного

шара на поверхню кремнієвої пластини. Надмалі розміри елементів

конструкції ІС стали менше за довжину хвиль близького ультрафіолету, який

використовувався для проекції зображення раніше. Занурення в ці проблеми

отримало назву глибокого субмікрону (deep submicron). Межа досяжності у

подальшій мініатюризації і "масштабуванні" традиційної кремнієвої

технології, яка вже наближується, пролягає через розміри транзистора у 100

нанометрів. Спостереження за такими об’єктами у звичайному світлі

(довжина хвилі 380-750 нм) вже неможливо, використовуються електронний

і ультрафіолетовий мікроскопи.

Нові рішення Intel – 45 нм технологія з high-k та low-k діелектриками у

сукупності з трьохвимірними конструкціями транзисторів дозволять що най-

менше на найближчі 10 років відсунути обмеження на подальше виконання

закону Мура для мікропроцесорних ІС та схем пам’яті , що може започатку-

вати новий етап інформаційної ери, позначений подальшим додаванням при-

строям нових функцій, збільшенням кількості обчислювальних ядер, підви-

щенням продуктивності, зниженням виробничих витрат і вартості одного


276

транзистора. Зараз розробники оперують сотнями мільйонів транзисторів у

схемах пам’яті та мікропроцесорах. Вже створено САПР, який дозволяє мо-

делювати схеми з кількістю елементів більше мільярда. У вересні 2007 року

продемонстровано зразки схем пам’яті з кількістю транзисторів 1,9 мільярда

(Intel). Останні були виготовлені вже з проектними нормами 32 нм. Створен-

ня виробничіх потужностей для масового виробництва процесорної техніки з

такими нормами потягне витрати, які оцінюються в декілька мільярдів дол-

ларів і тому потребує співробітництва декількох компаній (вступає у дію

другий закон Мура).

Один з подальших шляхів збільшення ступеню інтеграції у кремнієвій

технології пролягає через спроби створити трьохвимірні структури. Розгля-

даються можливості об'ємного (3-D) і стекового (етажерки) проектування як

чергових етапів розвитку CMOS технології. Стекова конструкція може до-

зволити в 1000 разів збільшити швидкодію схем пам'яті і в 100 разів зменши-

ти їх енергоспоживання.

11.6.2. Нанотехнології

Подальший прогрес у

підвищенні ступеню інтегра-

ції цифрових схем

пов’язують з розвитком на-

нотехнологій. Під нанотех-

нологіями розуміють такі

прийоми, які дозволяють ма-

ніпулювати матерією на атомному рівні, створювати структури, які ще відсу-

тні у природі і можуть мати властивості, які ще не досліджені. Багато експе-

риментів робиться з так званими нанотрубками, структурною формою з ато-

мів вуглецю, в яких присутня модифікація "графен". Нові модифікації вугле-

Рис. 11.7. Трьохвимірні структури


277

цю можуть мати як напівпровідникові властивості, так і підвищену електри-

чну проводимість.

Наприклад, так званий Y-транзистор на основі нанотрубок – як показа-

ли результати вимірювань вольтамперних характеристик наносистеми шля-

хом докладання напруги на "стовбур" нанотрубки, протікання електронів від

однієї гілки до іншої припиняється. Це характерна особливість транзистор-

них ключів: при подачі напруги на затвор струм між витоком і стоком не

протікає. І навпаки: як тільки був прикладений позитивний потенціал до

"стовбура" нанотранзистора, протікання струму через "гілки" поновилося.

Транзистори з нанотрубками мають частотні властивості у тера-герцовому

діапазоні, що на три порядки перевищує досягнуті досі частоти перемикання,

високу термо- і радіаційну стійкість, мале енергоспоживання і тепловиділен-

ня, розміри в десятки нанометрів.

11.6.3. Схеми пам’яті

В світі ведеться постійний пошук нових фізичних принципів реалізації

запам’ятовуючих комірок. Ведуться також дослідження у спінелектроніці – з

метою використання магнітного моменту електрона для запису і зчитування

інформації. Дослідників приваблюють очікувані нові досягнення у швидкості

премикання з малими витратами енергії.

До двох основних типів комірок – енергозалежної на CMOS транзисто-

рах та енергонезалежної Flash-Memory може бути додана MRAM (Magnetic

Random Access Memory) або інший її різновид FeRAM.


278

Рис. 11.8. Комірка магніторезистивної пам’яті

На Рис.13.8 приведена схема елементу магніторезистивной пам'яті

(Motorola), заснованої на магнітному тунельному переході. Для зберігання

інформації MRAM використовує явище гістерезису, а для зчитування – MTJ

(Magnetic Tunneling Junction, або магнітний тунельний переход). Вона функ-

ціонує подібно до напівпровідникової статичній пам'яті (SRAM), проте її ва-

жливою особливістю є здатність зберігати дані при відключенні живлення.

Основними складовими конструкції елементу пам'яті MRAM є взаємно пер-

пендикулярні розрядна (bit line) і числова (word line) шини, між якими роз-

ташовується структура MTJ. При операції запису (мал. 5) по шинах пропус-

кається електричний струм, що створює магнітне поле, яке міняє напрям на-

магніченості у вільному феромагнетику. При операції читання відкривається

розв'язуючий транзистор і струм проходить через структуру MTJ. Зміна опо-

ру середовища може бути інтерпретована як двійкові «0» або «1». Така па-

м'ять працює в 1000 разів швидше традиційною EEPROM і не має обмеження

з кількості циклів перезапису.

Комірка розробляється як енергонезалежна та високошвидкісна. Пе-

редбачається, що комп’ютер, побудований з використанням MRAM не буде

містити механічних пристроїв пам’яті (HDD, або жорсткий диск) і його мож-


279

на буде включати і виключати миттєво, як радіоприймач, бо енергонезалежна

оперативна пам’ять завжди буде зберігати поточну інформацію.

11.7. Прилади цифрової техніки

11.7.1. Логічні аналізатори

Рис. 11.9. Вигляд промислового логічного аналізатора

З появою цифрових систем, зокрема мікропроцесорів, виникла задача

їх налагоджування і тестування. Для цієї меті використовувався прилад, під

назвою логічний аналізатор (ЛА), завдання якого зводилося до фіксації циф-

рових послідовностей сигналів, їх візуалізації і аналізу. ЛА використовували-

ся розробниками апаратура і для ряду інших специфічних завдань. Основні

вимоги до цього типу приладів були сформульовані в ході різносторонньої

експлуатації і згодом були узяті за основу для нових розробок.

Дамо наступне визначення ЛА: Логічні аналізатори – контрольно-

вимірювальні прилади, призначені для збору даних про поведінку дискрет-

них систем, для обробки цих даних і пред’явлення їх людині на різних рівнях

абстракції. Вони працюють незалежно і непомітно для випробовуваних дис-

кретних систем і застосовуються для їх налагоджування і діагностування (в

першу чергу мікропроцесорних систем) на всіх етапах життєвого циклу.» Ло-

гічні аналізатори характеризуються числом каналів, ємкістю пам’яті на ка-

нал, частотою запису, способами синхронізації і запуску, формами представ-

лення даних. Основна вимога – мінімізація впливу приладу на випробовува-

ний пристрій. ЛА повинні мати високий вхідний опір (приблизно 1 Мом) і

малу вхідну ємність (приблизно 10-25 пФ). Для забезпечення цих вимог ком-

паратори логічних рівнів робляться виносними.


280

Основну різноманітність в сімейство логічних аналізаторів вносять

способи запуску і форми уявлення даних.

Коли потрібна інформація зібрана, виникає необхідність її подання на

екран монітора. Причому потрібно подати не тільки зібрану інформацію, але

і результати її обробки (наприклад, діаграми й коди). На ранній стадії розви-

тку засобів представлення інформації достатньо було текстових чорно-білих

моніторів з невеликим розподіленою здатністю. Зараз використовуються

найсучасніші засоби: монітори з високою розподіленою здатністю і глиби-

ною кольору, які дозволяють реалізувати відображення в графічному режимі,

багатовіконний інтерфейс, що спрощує налаштування приладу і візуалізацію

інформації, маніпулятор миша, суттєво полегшуючий роботу. Найбільш по-

ширеною формою представлення даних є часові діаграми і таблиці станів.

При відображенні застосовуються такі засоби, що спрощують роботу з дани-

ми, як маркер запуску, який індукує момент запуску, масштабування по осях,

курсор або екранний покажчик, переміщуючи який, можна відстежувати зна-

чення даних. Дані у таблиці станів можуть відображуватись у різних кодах

(двійковому, вісімковому, шістнадцятьковому, ASCII тощо). Для зручності

сприйняття застосовується угрупування рядків і стовпців даних в блоки.

Часто вирішальним чинником вибору приладу є його ціна, у зв'язку з

чим отримали розповсюдження ЛА, виконані у вигляді периферійних при-

строїв або плат розширення для персональних комп'ютерів (віртуальний при-

лад). Часто за своїми технічними параметрами, надійності, забезпеченню до-

кументацією і супроводом такі аналізатори не поступаються кращім дискре-

тним приладам.


281

Рис. 11-10. Вигляд логічного аналізатора, як віртуального вимірювального приладу

Створені ЛА на базі персонального комп'ютера (ПК) з числом каналів

від 16 до 64 і швидкістю запису до 100 Мгц. Пристрої введення логічних сиг-

налів виконані у вигляді вбудованих плат або зовнішніх пристроїв, що здійс-

нюють обмін з комп'ютером через паралельний порт. Це істотно зменшує ва-

ртість виробу, не погіршуючи його характеристик. Налаштування системи і

візуалізація зібраної інформації проводяться програмною оболонкою, причо-

му висока продуктивність ПК не обов'язкова, оскільки вбудовані плати

включають всі швидкодіючі модулі ЛА: пам'ять, лічильники передісторії і пі-

сля історії, модуль запуску, детектор перешкод. Модульна побудова програ-

много забезпечення, а також можливість додавання в ПК додаткових плат ЛА

роблять систему гнучкою та легко адаптованою до конкретних завдань діаг-

ностики цифрових пристроїв. Це дозволяє використовувати її як закінчений

пристрій (ЛА) або як базовий засіб для розробки систем цифрової діагности-

ки «під ключ». При підключені ЛА до тестованого пристрою використовують

виносні аналогові компаратори, що забезпечують великий вхідний опір і ма-

лу вхідну ємність. Програмна оболонка ЛА здійснює управління збором і ві-

зуалізацію зібраних даних у вигляді тимчасових діаграм і таблиць станів, при

цьому включаючи набір таких сервісних послуг, як екранний покажчик, по-

шук заданих блоків даних, порівняння, масштабування.


282

Є варіант логічного аналізатора, який можна сконструювати у середо-

вищі віртуальних вимірювальних приладів LabVIEW.

Пристрій запису цифрових сигналів

NI Digital Bus Writer є зручним інструмен-

том для управління і аналізу цифрових си-

стем, а також для управління схемами,

змонтованими на макетній платі NI ELVIS.

Цей прилад дозволяє здійснювати запис на

8-розрядну цифрову шину макетної плати

NI ELVIS TTL сигналів, визначених корис-

тувачем. При цьому шаблон даних може

бути заданий користувачем уручну, а може

бути вибраний із стандартних – таких як

пилкоподібний сигнал, логічний сигнал

або тест одиниця, що "біжить". Даний прилад може проводити операції запи-

су шаблону як в одиночному, так і в безперервному режимі, а користувач має

можливість введення даних в двійковому, вісімковому, шістнадцятковому і

десятковому форматах.

11.7.2. Генератори слів

Для повноцінного діагностування закритого цифрового пристрою бу-

ває необхідно не тільки збирати цифрову інформацію, але і подавати на вхід

пристрою деяку дію у вигляді послідовностей цифрових сигналів. Для даної

мети використовують генератори слів. Генератори слів (генератори даних,

генератори тестових послідовностей) – прилади, призначені для формування

і подачі вхідних впливів на проектовану або діагностовано дискретну систе-

му. Генератори слів повинні мати велику кількість каналів, формувачі вхід-

них впливів, а також обсяг пам'яті, достатній для запису необхідного об'єму

тестових послідовностей, високу частоту подачі впливів, відповідну частоті

Рис. 10.11. Панель пристрою запису цифрових сигналів NI Digital Bus Writer


283

роботи тестованого пристрою, і можливість регулювати частоту. Створення і

редагування сигналів проводиться як у вигляді часових діаграм, так і у ви-

гляді таблиць станів, з можливістю перетворення заданого набору сигналів з

одного вигляду в іншій. Редагування і візуалізація заданого набору сигналів

включає той же набір сервісних послуг, що і ЛА. На базі систем аналізу циф-

рової інформації і генератора слів можливе створення комплексів діагносту-

вання, об'єднуючих обидві системи, з узгодженим за часом розповсюджен-

ням сигналів, із загальним програмним забезпеченням, що здійснює управ-

ління всім комплексом [2].

11.8. Інші способи реалізації логічних пристроїв

Логічні елементи можуть бути реалізовані різними способами. Їх фізи-

чне втілення відповідає рівню доступної технології. Перші логічні машини

були механічними. Відома механічна машина Бебіджа. Механічні машини

характеризувалися невисокою швидкодією та неминучим шумом при роботі,

але вже могли приносити відчутну користь. Повністю механічними також

були арифмометри, наприклад, широко відомий "Фелікс". Машина була не

двійковою, в її основу було покладено десяткове колесо Однера. Такі при-

строї використовувалися у воєнний час навіть для швидких розрахунків да-

них до стрільби з гармат, у мирні часи полегшили та прискорили багато нау-

кових та бухгалтерських розрахунків.

У 50-ті роки минулого сторіччя з’явилося цікаве технічне рішення реа-

лізації перемикаючих функцій – пневматичне. Була навіть започаткована но-

ва галузь – пневмоніка (інша назва – струмінева техніка). Принцип роботи

пневматичного логічного пристрою проілюстровано на рисунку. У металевій

або пластмасовій пластині створювався замкнений рельєф з каналами та по-

рожнинами, по яких пускалося стиснуте повітря. Просуваючись по каналах,

струмені повітря зіткалися, взаємодіяли одне з одним. Принцип роботи пне-

вмоперемикача показаний на Рис. 13.12.


284

Відносно слабкий керую-

чий струмінь повітря, поданий з

керуючого отвору, відхиляє більш

потужний основний потік і він в

подальшому потрапляє в інший

канал, змінюючи свій попередній

напрям. На таких принципах мо-

жна реалізовувати різні типи ло-

гічних операцій. Є також можли-

вість обробляти, підсилювати

аналогові, тобто неперервні сиг-

нали. Топологія плати з логічним

пристроєм показана на Рис.27.

Рис. 11.13. Приклади пневмоприладів

Рис. 11.143. Друкована плата

пневмоприладу

На виході пристрою повинен стояти датчик тиску, з якого можна зняти

інформацію у вигляді електричних сигналів. Швидкодія – 10-100 Гц – вище

механічних. Розповсюдження ЕОМ призупинило цей напрямок, але він не

зник з арсеналу технічних рішень розробників і успішно використовується

для виконання логічних операцій у середовищах, де робота електроніки не-

Рис. 11.12. Елементи пневмо-логіки


285

можлива, наприклад у середовищах з наявністю вибухонебезпечних або аг-

ресивних хімічними речовин, підвищеної температури і радіації, ударних на-

вантажень (до 1000g). В останніх досягненнях у конструюванні сучасних ре-

активних авіаційних та ракетних двигунів з ВВТ (відхилюваний вектор тяги)

використані саме принципи пневмоніки, що дозволило отримати недосяжні

раніше результати у маневреності, економічності та надійності. Принципи

пневмоніки слугують не тільки для керування відхиленням реактивної струї,

але і для дублювання роботи електронних керуючих пристроїв, що підвищує

"живучість" конструкції.

Розділ 12. Термінологічний словник

286

12. ТЕРМІНОЛОГІЧНИЙ СЛОВНИК

Доповнення словника російськомовними та англомовними еквівален-

тами термінів полегшить їх впізнаваємість у іншомовних джерелах.

FLOPS (акронім від англ. Floating point Operations Per

Second, вимовляється як флопс) — величина, ви-

користовувана для вимірювання продуктивності

комп'ютерів, показує, скільки операцій з плаваю-

чою комою в секунду виконує дана обчислюва-

льна система. Флопс досить широко використо-

вується, не дивлячись на певні недоліки свого

визначення. Під «операцією з плаваючою ко-

мою» можуть ховатися відмінні поняття, крім то-

го, на величину флопс можуть впливати такі

чинники, як: розрядність операндів, пропускна

спроможність каналів зв'язку з оточенням проце-

сора, продуктивність основної пам'яті і синхро-

нність роботи кеш-пам'яті різних рівнів. Частко-

во ця проблема вирішується угодою про викори-

стання одноманітних тестових програм (напри-

клад LINPACK) з усереднюванням результатів.

Багато завдань інженерної і наукової практики,

зрештою, зводяться до вирішення систем ліній-

них рівнянь алгебри, а тест LINPACK якраз і ба-

зується на вимірюванні швидкості розв'язання

таких систем.

high-end computer комп’ютер старшої моделі (найбільш продуктив-

ний в сімействі).

GSI (Giant Scale Integration) ГИС, гигантская интег-

ГІС, гігантська інтегральна схема (понад мільярд

транзисторів).


287

ральная схема

LSI (Large-Scale Integration) БИС, большая интегра-льная схема

велика інтегральна схема (десятки тисяч елемен-тів).

MSI (Medium Scale Integration)

ІС середнього ступеню інтеграції, СІС, мікро-

схеми із ступенем інтеграції в декілька тисяч

транзисторів.

MTOPS (Millions of Theoretical Operations Per Second)

мільйон теоретичних операцій в секунду

SSI (Small Scale Integra-tion)

ІС малого ступеню інтеграції, мікросхема з дуже

невеликим (десятки) числом елементів.

ULSI Ultra Large Scale Integra-tion СБИС сверхбольшая ИС

УВІС, ультравелика інтеграція, з кількістю тран-

зисторів на кристалі від 10 млн. до 1 млрд.

Verilog Мова Verilog була розроблена в 1995г. фірмою

Gateway Design Automaton як внутрішня мова

симуляції. Більш простій, але менш універсаль-

ний, ніж VHDL, що з'явився раніше (1987г.). У

Verilog існують специфічні об'єкти (UDP,

Specify-блоки), що не мають аналогів в VHDL, а

також стандарт PLI (Program Language Interface),

який дозволяє включати функції, написані кори-

стувачем (наприклад, на С), в код симулятора.

Викуплена і відкрита для суспільного викорис-

тання фірмою Cadence в 1989 р.

VLSI Large-Scale Integration

надвелика інтегральна схема (100 000 до 10 млн.


288

СБИС, сверхбольшая интегральная схема

транзисторів або логічних вентилів).

VHDL (Very high speed integrated circuits Hardware De-

scription Language) – мова призначена для опису

проектів різного ступеня складності – від

простого вентиля до цілої системи, що склада-

ється з апаратних і програмних частин. Дозволяє

будувати моделі на різних рівнях абстракції, ви-

конувати імітаційне моделювання і генерувати

тимчасові діаграми, вести точне документування

проекту, здійснювати синтез структури за пове-

дінковим описом, веріфікувати проект формаль-

ними методами, автоматично генерувати тести.

Створювався як мова опису цифрових (digital)

схем, зараз – цифро-аналогова.

векторний процесор векторный процессор vector processor array processor

ЕОМ або спецпроцесор, що забезпечують пара-

лельне виконання операцій над масивами чисел –

векторами або матрицями. Зазвичай складається

з набору арифметичних процесорів, що викону-

ють однакові операції над різними елементами

масиву, із загальним пристроєм управління.

верифікація верификация verification

встановлення достовірності, перевірка істиннос-

ті; у програмуванні – доказ правильності про-

грам або виконання операції. У проектуванні ін-

тегральних схем – засіб забезпечення надійної і

безперервної відповідності цілей проекту і прое-

ктних даних.

за мовчазним пого-дженням по умолчанию

постійно діючі налаштування програми або при-

ладу, які не вимагають змін при кожному запус-


289

default settings ку або включенні.

замкнений цикл роз-робки приладів замкнутый цикл разра-ботки приборов Close Loop of Hardware Design

цикл, який складається з моделювання, виготов-

лення діючого макету, його дослідження (напри-

клад віртуальними приладами), аналіз розбіжно-

стей з моделлю та повернення до моделювання з

метою внесення корекції.

макетний конектор макетный коннектор breadboard

плата з контактними отворами, на якій можна

розмістити компоненти електронної схеми з ме-

тою її фізичного макетування без використання

пайки компонентів.

навскрізне проекту-вання – сквозное про-ектирование end-to-end design

проектування, починаючи з ідеї, до закінченого

виробу, яке відбувається у певному програмному

середовищі, наприклад: ідея електронного при-

ладу – імітаційна модель – розробка друкованої

плати – закінчений виріб (можливе середовище

проектування – Multisim).

операція в секунду операция в секунду instructions per second

одиниця вимірювання швидкодії ЕОМ.

(розрізнюють скалярну та векторну)

симулятор симулятор simulator

програма, що моделює функціювання деякого

об'єкту. Зазвичай "модель" має на увазі моделю-

вання побудови об'єкту і використовується для

його дослідження, "імітатор" відноситься до мо-

делювання зовнішніх проявів для застосування

замість модельованого об'єкту.

скалярний процесор скалярный процессор scalar processor

процесор, призначений для обробки скалярних

величин.

ступінь інтеграції степень интеграции

показник ступеня складності мікросхеми, який

визначається кількістю її елементів.


290

scale of integration

схемний симулятор схемный симулятор circuit simulator

програма, що моделює функціонування електро-

нної схеми.

фаблес-компанія фаблесс-компания fabless firm

фірма-розробник без власних виробничих поту-

жностей (застосовується переважно для мікро-

електроніки)

Висновки

291

ВИСНОВКИ

У вступній частині практикуму розглянуто місце імітаційного моделю-

вання, віртуальних вимірювальних систем та лабораторного практикуму у

навчальному процесі.

Матеріал, викладений у практикумі, дає можливість познайомитись з

фундаментальними основами роботи цифрових автоматів, на яких ґрунтуєть-

ся сучасна цифрова комп’ютерна схемотехніка та електроніка. Розглянуті ос-

новні схемотехнічні рішення, які використовуються у конструюванні сучас-

них ЕОМ – комбінаційні схеми і схеми пам’яті. Відома теорема про функціо-

нальну повноту елементарних автоматів має обмеження, пов’язане з можли-

вістю побудови лише послідовних автоматів. Це обмеження пов’язане з ви-

користанням тригерів в якості пам’яті і може бути знято шляхом впрова-

дження запропонованих в нашому практикумі напрямів, пов’язаних з побу-

довою нових елементарних автоматів:

побудова структурних автоматів 3-го роду [26,51],

створення нових елементарних автоматів, багаторівневих і багатофун-

кціональних, які дають підгрунтя для створення напрямку – розробки

ЕОМ, обробляючих загальну та часткову інформацію одночасно.

Ці нові матеріали, що витікають з робіт авторів, можуть бути успішно

використані у розробці програмних продуктів для напрямку інтелектуальних

систем приняття рішень.

В даному практикумі також представлена ефективна методика навчан-

ня, яка дозволяє при вивчені складних цифрових схем комп’ютерної схемо-

техніки зробити декілька підходів до важливих понять і принципів курсу: в

перший раз на лекції; удруге – у письмових відповідях на питання з матеріа-

лу лекції, утретє – у запитаннях до викладача під час лекцій, в четвертий раз

на практичному занятті, у п'ятий раз – на зразковому виконанні лабораторної

роботи засобами імітаційного моделювання під керівництвом викладача, в

Висновки

292

шостий – під час самостійного виконання індивідуального завдання з лабора-

торної роботи, що сприяє якісному та поглибленому засвоєнню матеріалу.

Лабораторний практикум з використанням засобів імітаційного моде-

лювання робить більш наочними основні положення курсу, створює зв’язок

між теоретичним матеріалом та засобами його практичного втілення. В де-

яких випадках імітаційні комп’ютерні моделі настільки точно і образно від-

творюють поведінку реальних об'єктів та приладів, що з врахуванням цілей

навчального процесу, можуть слугувати заміною реального експеріменту.

В додатковому матеріалі, мета якого – розширення кругозору читача з

вивчаємої дисципліни, викладені відомості з хронології важливих досягнень

комп’ютерної і мікропроцесорної техніки; в доступній формі описано перс-

пективний напрямок – проектування цифрових пристроїв на основі ПЛІС;

більш докладно розглядається напрямок імітаційного моделювання в елект-

роніці, зокрема SPICE-моделі; відбувається знайомство з конструкторсько-

технологічним моделювання електронних компонентів (TCAD); розглянутий

сучасний стан розвитку технології ІС мікропроцесорів та схем пам’яті та її

перспективи, зокрема в напрямку нанотехнологій; дана коротка характерис-

тика використаних у практикумі приладів цифрової електроніки; а також,

враховуючи універсальність застосування принципів побудови цифрових ав-

томатів щодо варіантів їх фізичної реалізації, наведено приклад їх викорис-

тання у напрямку, званому пневмоніка, яке не втратило значення у сучасних

розробках.

У час, коли розвиток інформаційних і телекомунікаційних технологій

стає визначальним у світовій економіці і в розвитку будь-якої країни, знання

з фундаментальних основ сучасної цифрової техніки, на засвоєння яких зорі-

єнтований практикум, можуть сприяти підвищенню конкурентноспроможно-

сті майбутніх фахівців на ринку труда.

* * *

Рекомендована література

293

РЕКОМЕНДОВАНА ЛІТЕРАТУРА

Основна 1. Авер’янова Ю.А., Харченко Р.П. Схемотехнічна практика: навч. посібник.

– К.: НАНУ, 2003. – 180 с.

2. Базь Г.А., Самохвалов Е.А. Основы построения узлов электронных вычи-

сдительных машин: Учеб. пособие. К.: КИНХ, 1978. – 109 с.

3. Букреев И.Н., Мансуров В.М., Горячев В.И. Микроэлектронные схемы

цифровых устройств. – М.: Сов. радио, 1975. – 368 с.

4. Бухараев Р.Г. Основы теории вероятностных автоматов. – М.: Наука,

1985. – 288 с.

5. Глушков В.М. Синтез цифровых автоматов. – М.: Физматгиз, 1962. –

476 с.

6. Глушков В.М., Капитонова Ю.В., Мищенко А.Т. Логическое проектирова-

ни дискретных устройств. – К.: Наук. думка, 1987. – 264 с.

7. Дьяков В.П. VisSim + Machcad +MATLAB /Визуальное математическое

моделирование. –М.: СОЛОН-Пресс, 2004. – 383 с.

8. Закревский А.Д. Логический синтез каскадных схем. – М.: Наука, 1981. –

416 с.

9. Карлащук В.И. Электронная лаборатория на IBM PC. Том 2. Моделиро-

вание телекоммуникационных и цифровых систем. 6-е изд., перераб. и

дополн. – М.: СОЛОН-ПРЕСС, 2006. –640 с.

10. Шарапов А.Д., Воеводин С.В., Махоткина А.Я Имитационное моделиро-

вание цифровых логических схем и учебный процесс. Доклад на Второй

Международной конференции “Новые информационные технологии в

образовании для всех” 29-31 мая 2006, Киев, Украина.

11. Мараховский Л.Ф., Шарапов А.Д., Воеводин С.В., Михно Н.Л. Новые ин-

формационные технологии в лабораторном практикуме. Доклад на Пер-

вой Между-народной конференции “Новые информационные технологии

в образовании для всех” 21-23 ноября 2007, Киев, Украина.


294

12. Мараховський Л.Ф. Комп’ютерна схемотехніка: навчальний посібник. –

К.: КНЕУ 2007. – 344с.

13. Коршунов Ю.М. Математические основы кибернетики: Учеб. пособие для

вузов. – 3-е изд., перераб. и доп. – М.: Энергоатомиздат, 1987. – 496 с.

14. Кофман А. Введение в теорию нечетких множеств: Пер. с фран. – М.: Ра-

дио и связь, 1982. - 432 с.

15. Мараховский Л.Ф. Основы теории проектирования дискретных уст-

ройств. Логическое проектирование дискретных устройств на схемах ав-

томатной памяти: монография / – Киев: КГЄУ, 1996.–128 c.

16. Марховский Л.Ф., Михно Н.Л.. Математические основы многофункцио-

нальных автоматов 1-го и 2-го рода и автоматов 3-го рода. – М.: «Акаде-

мія Тринитаризма», Эл№77-6567, пул.14296. 17.03.07. –36 с.

17. Михалевич В.С., Молчанов И.Н. Проблемы развития параллельных ком-

пьютеров. – К., 1994.- 14 с. – Сер.. препр. НАН Украины. Ин-т киберне-

тики им. В.М.Глушкова.

18. Мищенко В.А., Козюминский В.Д., Семашко А.Н. Многофункциональные

автоматы и элементная база цифровых ЭВМ / Под ред. В.А.Мищенко. –

М.: Радио и связь, 1981. – 249 с.

19. Многофункциональные регулярные вычислительные структуры /

Е.П. Балашов, В.Б. Смолов, Г.А. Петров, Д.В. Пузанков – М.: Сов. радио,

1978. –288 с.

20. Программируемые контроллеры для систем управления. Часть 2. Харак-

теристики микроконтроллеров и ПЛК: Учеб. пособие для вузов / Г.И. За-

гарий, Н.О. Ковзель, А.И. Стасюк и др. – Харьков: ХФИ «Транспорт

Украины», 2003. – 264 с.

21. Рабинович З.Л. Основы теории элементных структур ЭВМ. – 2-е изд., пе-

рераб. и доп. – М.: Радио и связь, 1982. -279 с.

22. Романкевич А.М. Прикладная теория цифровых автоматов. – К.: Вища

шк., 1987. – 375 с.


295

23. Справочник по цифровой вычислительной технике: (процессоры и па-

мять) / Б.Н.Малиновский, Е.И.Брюхович, Е.Л.Денисенко и др. / Под ред.

Б.Н.Малиновского. – К.: Техника, 1979. – 366 с.

24. Схемотехника ЭВМ: Учеб. для студ. вузов, обуч. по специальности эл.

выч. маш. / Под ред. Т.Н. Соловьева. – М.: Высш. школа. – 1985. – 391 с.

25. Тарасенко В.П., Корнейчук В.И. Основи компьютерной техники. – К.:

Вища шк., 2002.

26. Цирамуа Г.С. Дискретные системы переменной структуры. – М.: Знание,

1970. – 47 с.

27. Чирков М.К. Основы общей теории конечных автоматов. – Л.: Изд-во Ле-

нингр. ун-та, 1975. – 280 с.

28. Шило В.Л. Популярные цифровые микросхемы: Справочник. – 2-е изд.,

испр. – М. : Радио и связь, 1989. – 352 с.

Додаткова 29. Заде Л.А. Основы нового подхода к анализу сложних систем и процессов

принятия решений // Математика сегодня. – М., 1974. – С. 5–49.

30. Заде Л.А. Понятие лингвистической переменной и его применение к при-

нятию приближеннях решений: Пер. с англ.. – М.: Мир, 1976. – 165 с.

31. Коваленко А.Е., Гула В.В. Отказоустойчивые микропроцесорние системы.

– К.: Техника, 1986. – 150 с.

32. Вопросы проектирования элементарных схем памяти /

Л.Ф.Мараховский. – К.: Киев. ин-т народ. хоз-ва, 1980. – 13 с. Деп. в

УкрНИИНТИ 28. 07.81, №21/4059.

33. Мараховский Л.Ф. Система автоматизованного проектирования одноуро-

вневых многофункциональных схем памяти // Машинная обработка ин-

формации. – К.: Лыбидь, 1990. – Вып. 51 – С. 57-61.

34. Мараховський Л.Ф. Концепція побудови паралельних комп’ютерних сис-

тем: від схем автоматної пам’яті до поліграмних пристроїв // Праці між-

народного симпозіуму з історії створення перших ЕОМ та внеску євро-


296

пейців в розвиток комп’ютерних технологій – К.: «Феникс» УАИНП,

1998. – С. 274–281.

35. Обзор по машиному проектированию БИС, логический синтез и парал-

лельные вычисления. – М.: ЭИ ВТ, 1989. – С. 20-22.

36. Spice 3 User Manual by T.Quarles, A.R.Newton, D.O.Pederson,

A.Sangiovanni-Vincentelli, Department of Electrical Engineering and

Computer Sciences University of California, Berkeley, Ca., 94720

37. Микропроцессоры: [В 3 кн.] /Кн.3.–Под ред. Л.Н. Преснухина. – М.: Вы-

сшая школа, 1982.

38. Перцовский М., Воробьев Е., Трифонов А..Применение логических анали-

заторов в тестировании цифровой техники. СТА 2/2000. Автори — спів-

робітники «Лабораторії автоматизованих систем і управління».

39. Keigler Arthur, vice president of technology at NEXX Systems.

40. Kathy O'Donnell, director of business development for NEXX Systems.

Zhenqiu Liu, director of process engineering. Bill Wu, senior engineer with

expertise in microfabrication process. John Trezza, president and CTO of

Cubic Wafer. http://www.russianelectronics.ru/review/acp/doc2526.phtml

41. Мараховський Л.Ф., Міхно Н.Л. Структурний автомат. Патент на корисну

модель №25816. 27 серпня 2007 р.

42. Мараховський Л.Ф. Комп’ютерні інформаційні технології в навчальному

процесі як психолого-педагогічна проблема/ Збірник: ”Психолого-

педагогічні проблеми удосконалення професійної підготовки фахівців в

сфері туризму в умовах неперервної освіти: Наукові записки КІТЕП.” –

Київ: НПЦ Перспектива, 2001. – Т2. – с. 88-91.

43. Мараховский Л.Ф. Многоуровневые устройства автоматной памяти. ІІ ч.

– Киев: УсиМ. - №2. – 1998. – С.63-69

44. Мараховский Л.Ф. Многоуровневые устройства автоматной памяти. І ч. –

Киев: УСиМ. – №1.– 1998.– С.66-72


297

45. Мараховский Л.Ф. Многофункциональные схемы памяти. – Киев: УСиМ

– № 6.-!996.– С.59-69

46. Мараховський Л.Ф. Бездефектное проектирование функциональных схем

средствами математического моделирования (в троичном исчислении:

0,1,) на ЦВМ./ Сб.: ”Проблемы надежности систем управления”, Науко-

ва думка, Киев, 1973, С. 66-69.

47. Мараховский Л.Ф., Михно Н.Л. Теория построения потенциальных эле-

ментарных схем автоматной памяти. – «Академія Тринитаризма», М.,

Эл№77-6567, пул.14508. 16.07.07. – 19 с.

* * *

*

Documents

КОМП’ЮТЕРНА СХЕМОТЕХНІКА: практикумmino.esrae.ru/pdf/2014/book/1379.pdf · УФ – ультрафіолетове випромінювання. Назви