Predavanja MPS ETF

  • Upload
    macak76

  • View
    144

  • Download
    1

Embed Size (px)

Citation preview

MIKROPROCESORSKI SISTEMI 1 MIKROPROCESORSKISISTEMI UVOD Zahvaljujuirazvojumikroelektronskihtehnologijadolojedomogunosti realizovanja sloenih integrisanih kola. To je dalje dovelo do pojave mikroprocesora, kaosistemakojisepojavljujunajednomintegrisanomkolu,akojiimajuizuzetno dobremogunostiikarakteristikekojeomoguavajunjihovuprimjenuurazliitim oblastima.Osnovne dobre karakteristike mikroprocesora su: -Niske cijene -Velika fleksibilnost -Velika pouzdanost-Mogunost programiranja -Male dimenzije -Male potronje -Relativno velike brzine rada U praksi postoji veliki broj razliitih proizvoaa i familija p. Meutim, svi p se mogu svrstati u nekoliko kategorija: -Kalkulatorski namijenjeni -p namijenjeni za upravljanje (kontroleri) -p opte namjene (8 i 16-bitni) -p visokih performansi (32-bitni i RISC procesori) DEFINISANJE POJMOVA

pjesklop,odnosnodigitalnisistemkojivriobradudigitalnihpodatakau skladusaprogramimakojeizvrava.RealizovanjenajednomLSIkoluili korienjem vie modula u obliku LSI kola. Po svojoj strukturi, funkciji i namjeni p odgovaracentralnomprocesorustandardnograunara.Ponainurealizovanja razlikuju se dva tipa p: -monolitnipsurealizovaninajednomkoluitakvisusvistandardnip opte namjene -bitmodularnipserealizujukorienjemvieLSIkolaikoristese uglavnomunekimspecijalnimnamjenama,tamogdjenemogu zadovoljiti monolitni p raunar predstavlja p povezan sa memorijom i U/I skopovima, koji posjeduju odgovarajui program i pomone sklopove. On je obino realizovan korienjem vie MIKROPROCESORSKI SISTEMI 2 integrisanihkola.Meutim,postojeraunarirealizovaninajednomintegrisanom kolu.Takviraunarisuuglavnomnamijenjenizaupravljanje,paseestozanjih koristi termin kontroleri.psisteminiraunarpovazansaodgovarajuimperifernim,senzorskimi upravljakimureajimaisklopovimauzodgovarajueprograme.Onmoedabude opte ili specijalne namjene. Kratak pregled razvoja p 1964 prvo integrisano kolo SSI1968 prva MSI kola 1971 prva LSI kola i prvi p INTEL 4004 (4-bitni kalkulatorski) 1972 INTEL 8008 1973 1977 pojava velikog broja 8-bitnih p 1977 1980 pojava 16-bitnih p od 1980-tih 32-bitni p TEHNOLOGIJA IZRADE p Postoje 2 osnovne elektronske tehnologije u kojima se realizuju p: -unipolarna -bipolarna Unipolarnasekoristizaizradumonolitnihpinatajnainserealizujusvi poznati standardni p opte namjene. Postoje 3 mogue tehnologije: -pMOS -nMOS -CMOS Bipolarna se koristi za realizaciju bitmodularnihp i imajumnogo veebrzine rada.ZarealizacijupobinosekoristiSTTL,LSTTL,ECL,I2L.Nedostaci: poveane dimenzije, potronja i vei uticaj smetnji. OBLASTI PRIMJENE p -Raunarska tehnika -Komunikacije -Upravljanje -Instrumenti -Medicina -Proizvodi visoke potronje -Ostale MIKROPROCESORSKI SISTEMI 3 ARHITEKTURA p SISTEMA OSNOVNA BLOK EMA Ona je ista kao kod raunara, ali se umjesto procesora koristi p, a koristi se ista magistrala. (U/I SKLOP) (ZAJEDNIKA) MAGISTRALA Odosobinapzaviseosobinecijelogsisitema.Postojivietipovap:za upravljanje, za optu namjenu, i sl. Koriste se monolitni p. Kaomemorijekoristesepoluprovodnikememorije,realizovanekaokola visokogstepenaintegracijeLSI.Odnjihsezahtjevavelikabrzinaivelikikapacitet (vanijajebrzinakojatrebadabudenanivoubrzinep,akivea),dane usporavaju rad sistema. UlazniiizlaznisklopovisuintegrisanakolavisokogstepenaintegracijeLSI, kojimogudarealizujuserijskukomunikacijuiliparalelnukomunikacijusa perifernim jedinicama. Zahtjeva se velika brzina komunikacije sa p.Pomoni sklopovi su sklopovi neophodni za rad p i sistema. To su: sklopovi za napajanje, sklopovi za startovanje sistema i generator takt-signala.Uvijeksekoristizajednikamagistrala.Akojeproblemsabrzinomrada,onda sekoristiiviemagistrala.Osnovnioblikjesistemsa1magistralom,aakoje problem sa brzinom realizuje se jo jedna magistrala, itd. U p sistemima koristi se tzv. modularnost: memorija i U/I sklopovi se realizuju u obliku modula, koji se dodaju na zajedniku magistralu i tako se poveava kapacitet memorije ili se dodaju novi ulazno-izlazni sklopovi (npr. personalni raunar). Po konstrukciji i namjeni razlikujemo 2 tipa p sistema: -p sistemi opte namjene -specijalizovani p sistemi BLOK-EMA p SISTEMA OPTE NAMJENE Ovajsistemsluizaopteprimjene.Moedazadovoljiuirokimoblastima. Tipianprimjerjepersonalniraunar.Ovajsistemposjedujesveosovneelemente (osnovnablok-ema)tosetiehardware-a,atosetiesoftware-aimaodreen software za neke opte primjene. POMONI SKLOPOVI MIKROPROCESOR MEMORIJA (OPERATIVNA MEMORIJA) ULAZNI I IZLAZNI SKLOPOVI ULAZNE I IZLAZNE PERIFERNE JEDINICE (PERIFERIJE) MIKROPROCESORSKI SISTEMI 4 MAGISTRALA Kaopkoristisepoptenamjeneilivisokeperformanse,realizovankao monolitnointegrisanokolouNMOStehnologiji(npr.INTEL-ovip8088,80286, 80386, 80486, 80586, 80686 pojavljuju se ve i ovi).Imamo 2 tipa memorije: RAM i ROM. ROMimamanjikapacitet(100-akkbyte)(n10kBnMB).Kodpersonalnih raunara imamo ROM BIOS; ovdje su samo osnovni programi, tzv. usluni programi inekekonstante.JeftinijajeROMmemorija,kodprodajenavelikonpr.raunara (ROM proizvodi proizvoa). Prizvoaima je lake raditi PROM. ROM je u NMOS tehnici kao i p. RAM ima vei kapacitet (n MB n GB). Iz RAM memorije se koristi korisniki program, svi programi operativnog sistema; poeljno je da je RAMveeg kapaciteta dasedobijemaksimalnabrzinaradasistema.URAMsepamteiulaznipodaci, meurezultati i konani razultati. Ako sav program moe stati u RAM imamo odmah i izvravanje, a ako ne,onda se prebacuje dio po dio. Najee su to dinamike RAM da bi se smanjila cijena (zbog velikog kapaciteta velika jei cijena).U/Isklopovikoristesestandardnisklopovizaparalelneiliserijskeprenose, kao i kontroleri (za tastaturu, monitor, za floppy disk). tosetiesoftware-aovisistemiposjedujuoperativnisistem(operativne programe)kojiomoguavajuunoenje,razvijanjeprograma,otkrivanjeiuklanjanje greaka izvravanja korisnikih programa. p sistemi opte namjene su u mnogim primjenama: ekonomskim, tehnikim, pa i naunim. Koristi se princip modularnosti, modularno proirivanje memorije. BLOK-EMA SPECIJALIZOVANOG p SISTEMA Ovipsuprilagoenikonkretnojnamjeniinajveibrojjeupravoovihp.U njimasevrioptimizacijaupogledukorienoghardware-aisoftware-a.Postoje specifini sklopovi u njima, a takoe i specifini programi.GENERATOR TAKT SIGNALA SKLOP ZA STARTOVANJE MIKRO- PROCESOR MEMORIJARAMTIPA MEMORIJA ROM (PROM) TIPA ULAZNI SKLOPOVI IZLAZNISKLOPOVI SKLOPZANAPAJANJE IZLAZNEPERIFERNE JEDINICE ULAZNE PERIFERNE JEDINICE MIKROPROCESORSKI SISTEMI 5

NAPAJA SVE SKLOPOVE Sljedei sklopovi se mogu nai u ovim p sistemima: p:mogu se koristitisvi tipovipuzavisnostiod namjene(nprkontroler,za upravljanje i dr.). Bitmodularni p se koriste kada treba zadovoljiti veliku bzinu rada. Multip se koriste ponekad (vie p) (za veliku brzinu rada; ovi p rade paralelno).ROM: memorija velikog kapaciteta, jar se u njoj nalaze upisani svi programi i iz njeseizvravajusviprogramikojiupravljajuradomsistema(uROMsenalaze konstante). esto se umjesto ROM koriste i PROM i EPROM, da proizvoa sistema programiramemorijuiobezbjeujezatitusistema.Memorijajerelativnovelika (n100 kB n10MB). RAM:memorijamanjegkapacitetaodROM,unjojsepamteulaznipodaci,te meurezultati i konani rezultati (samo se manipulie podacima). Kapacitet memorije je(n10kBnMB).NajeesekoristestatikeRAM,jerjeupravljanje jednostavnije. DodatnaALUkola,brzimnoai,koprocesor:sluezalogike,matematikei trigonometrijskeoperacijeizasloenijematematikeoperacije.Koristeseiz2 razloga:-uvijeksekoristezaubrzavanjelogikihimatematikihfunkcijai sloene matematike operacije -koriste se ako sam p ne posjeduje odgovarajue instrukcije ili ako se ne izvravaju dovoljno brzo ALU kola mogu da vre operacije +, , , : .GENERATOR TAKTSIGNALA SKLOPZA START MIKRO- PROCESOR MEMORIJA ROM(PROM, EPROM, E2PROM) TIPA MEMORIJA RAMTIPA DODATNA ALU KOLA, BRZI MNOAI, KOPROCESOR SKLOP ZA NAPAJANJE

DIJAGNO- STIKI SKLOPOVI TAJMERI I BROJAI ULAZNI I IZLAZNI SKLOPOVI A/D I D/A SKLOPOVI IMPULSNI I SKLOPOVI ZA OBEZBJ. SNAGE SPECIFI. SKLOPOVI DAVAA IIZVRNIH MEHANIZ. OBJEKAT UPRAVLJANJA (IZVOR I PRIJEMNIK INFORMACIJA) ULAZNE I IZLAZNE PERIFERNE JEDINICE MIKROPROCESORSKI SISTEMI 6 Koprocesoromoguavarealizovanjesloenijihmatematikihoperacijaiomoguava preciznijeibreobavljanjematematikihprorauna(dajueksponencijalnei logaritamske funkcije na izlazu). Sad su koprocesori realizovani u 1 ipu sa p. Ovo se koristi kada sistem radi u realnom vremenu (podvueno). Dijagnostikisklopovi:namjenaimjedautvrdegrekuidaotklonetegreke (dobroje dinamiku sistema). Ovo je vano kod sistema kod kojih se mora obezbjediti velika pouzdanost rada i brzo uklanjanje (oporavak) greaka. Tipini sklopovi su: 1.sklop za ponovni start (za hardware-ski restart) PoznatjepodnazivomWatchdogtimer.Tojebrojakojibrojiimpulse kojisedovodeidoksistemispravnofunkcionieonseresetujeine generie nikakav signal. Kod greke, ako se program ne izvrava ispravno, taj timer se ne resetuje, dobrojaedo svog modula i generisae signal koji se vodi na RESET ulaz p-a i tako se ponovo startuje izvravanje programa od poetka. 2.sklop za detektovanje pada napajanjai signalizaciju Ovajskloppostojikodsistemakadadoedoprekidanapajanja,danakon njegovogponovnogdolaskasistemnastavinormalnosaradom.Sistem zapamtistanjaprijeprekidanapajanjainakonponovnepojavenapajanja sistem radi dalje. Postoje 2 metode za ovo: -dioRAMmemorijesedripodstalnimnapajanjem(pomou baterije), to je korieno ranije -programiranjekritinogsadrajauE2PROM(onaseelektrino programira).Podaciseuvajutakodaseoniupiuuovu memoriju(kadadoedoprekidanapajanja).Ovametodaje jednostavna,pasevieikoristi,jarsuproblemisabaterijom (troenje, dopunjavanje i sl.) 3.sklop za rad korak po korak Ovajsklopomoguavaotkrivanjeiispravljanjegreakauprogramu, omoguava da se program izvrava instrukcija po instrukcija i da se nakon izvravanja svake instrukcije mogu pratiti rezultati. 4.sklopovi za dijagnostike take esto se postavljaju dijagnostike take (u njima se utvruje gdje su greke tj. lociraju se greke) (npr. kod TV aparata, prilikom kvara), isto je i ovdje. 5.procedura samotestiranja i odgovarajui sklopovi koji se pri tome koriste Vresesamotestiranja,tj.sistemsesamtestirautokurada,tj.testira pojedine sklopove. To se radi kad god procesorima vremena, tj. kad god neradinitadrugo,aobaveznoseradipriukljuuvanjusistema.Postoje posebneprocedurezatestiranjep,ROM,RAM,ulaznihiizlaznih sklopova. Timer-iibrojai:koristesekodsistemakojiradeurealnomvremenuza realizacijuupravljanjasignalasadefinisanimvremenimatrajanjaiimpulsnim oblicima.Koristese zabrojanjevanjskih impulsaitrajanjetakvihsinala.Koriste se kadasesvetonemoerijeitiadekvatnoprogramski.Nekipimajuodreenibroj internih timer-a, pa se vanjski dodaju samo ako nema dovoljno unutranjih timer-a. MIKROPROCESORSKI SISTEMI 7 U/I sklopovi: slue za serijski ili paralelni prenos. Vrlo esto se realizuje veza sa drugim p sistemima ili raunarima. A/DiliD/Asklopovi:koristesezapovezivanjesaobjektomupravljanjakod analognogupravljanja.A/Dsklopsluizadobijanjeinformacija,aD/Aza upravljanje. Svi su povezani paralelno u magistralu. Impulsniisklopzaobezbjeivanjesnage:sluizaupravljanjeiprihvatanje signalaodsklopovasavisokimnaponima(npr.220V,380V),savelikim optereenjimaistrujama,zaformiranjesnanihupravljakihsignala.Tuspadajui sklopovizagalvanskoodvajanje,kaoifiltrizazatituodsmetnji.Postavljajusena ulaze i izlaze kod kojih se treba izvriti odvajanje. Specifinisklopovidavaaiizvrnihmehanizama:koristesekodsenzoraili davaazagenerisanjeodgovarajuihel.signala,kojidajuinformacijeomjerenoj veliini.Tuspadajuisklopovizaupravljanjeizvrnimmehanizmima,kaotosu displeji, servomotori, itd. PROGRAM Uglavnom ne postoji operativni sistem, ve su svi programi prilagoeni samo za izvravanjekonkretnogposla,tj.sviprogramisuaplikativni.Sviprogramisu smjeteniuROM,PROMiliEPROMmemorijuiiznjeseizvravaju.Dabibili maksimalnoprilagoeninamjenirealizujusepomouasemblerskogjezikaili kombinacije asemblerskih jezika i viih programskih jezika. NAMJENA OVAKVIH SISTEMA To su specijalizovani sistemi za upravljanje procesima, objektima, ureajima ili mainamailiobraduinformacija.Radeurealnomvremenuisistemjemaksimalno optimiziranpremakonkretnojnamjeni.Oblastiprimjenesu:upravljanjeiobradai prenos podataka informacija. POSTUPAK PROJEKTOVANJA p SISTEMA Priprojektovanjupostojiodreenaprocedura.Postupakprojektovanja predstavljanizinteraktivnihrazmatranjaidonoenjaodluka.Razmatrajusezahtjevi koje je potrebno zadovoljiti u zavisnosti od konkretne primjene sistema, a donose seodlukeonajpovoljnijojupojedinimfazamaprojektovanja.Polaziseodtehnikih zahtjeva koji se definiu na poetku i koji zavise od toga kakva je namjena, tj. za ta e se koristiti kompletan sistem. Govoriemo s aspekta specijalizovanog p sistema. 1Prvikorakupostupkuprojektovanjajeizborelemenatazarealizaciju, odnosnouovojfazitrebadonijetiodlukudaliesesistemrealizovatikorienjem pilikorienjemdiskretnihstandardnihkomponenti.Itoposmatramosaaspekta MIKROPROCESORSKI SISTEMI 8 primjene. Prvo se analiziraju zahtjevi tog konkretnog sistema, da li se u sistemu mora realizovati mnogo operacija, da li ima mnogo ulazno-izlaznih podataka i sl. Jedan od najvanijih zahtjeva je brzina rada i da li p moe da zadovolji tu brzinu rada. DA NE DA NE DA NE DA NAJVANIJE JE OVO PITANJE NENE DA REALIZUJE SE MNOGO OPERACIJA U SISTEMU START MNOGO ULAZNIH, IZLAZNIH IPRIVREMENIH PODATAKA POTREBNA MOGUNOST MODIFIKACIJE SISTEMA POTREBNA FLEKSIBILNOST PRIMJENE p ZADOVOLJAVA PO BRZINI RADA REALIZACIJA SASTANDARDNIM DISKRETNIM KOLIMA REALIZACIJA KORIENJEM p STOP MIKROPROCESORSKI SISTEMI 9 U najveem broju realizacija p zadovoljava po brzini rada (rijetki su sluajevi kada p ne zadovoljava). 2Sljedeikorakjeizborpip-skefamilije.Vriseanalizakarakteristika raspoloivih p u odnosu na zahtjeve konkretnog sistema i vri se poreenje razliitih pinjihovihkarakteristika,paseondaanalizirajusklopovskekarakteristike (hardware-skekarakteristike)pivriseanalizaprogramskih(software-skih) karakteristikapojedinihpip-skihfamilija.Priizboruznaajnojeiskustvou prethodnom korienju nekog p i p-ske familije. esto je u razliitim primjenama moguekoristitijedanistitipp,pajeondaloginodaseneidenaizbornekog novog p iako to rjeenje moe biti optimalnije, ve se odluujemo na korienje p skojimveimamoiskustvo(kojismokoristiliuprethodnomprimjeru).Akose odluimonanoviptrebaobezbjeditiiinstrukcijezaradirazvojhardware-a,aza prethodnokorieniptosveveimamonaraspolaganju.Kadseanaliziraju karakteristikeprvoseanalizirajuhardware-skekarakteristike,atosunainiU/I prenosa, raspoloivi U/I sklopovi, postojanje timer-a i brojaa i njihove karakteristike i slino.

START RAZMATRANJE RASPOLOIVIH U/I SKLOPOVA ZA ELJENU PRIMJENU RAZMATRANJE JEDNOSTAVNOSTI I FLEKSIBILNOSTI ALTERNATIVNIH p I p-SKIH FAMILIJA RAZMATRANJE U/I MOGUNOSTI ALTERNATIVNIH p I p-SKIH FAMILIJA U/I PRENOS KONTROLERI STRUKTURA DMA PROGRAMABILNIPOD UPRA- ZA SPECIJA-VIESTRUKIH KONTROLER TIMER-I VLJANJEMLNE U/IPREKIDA PROGRAMAUREAJE IZBOR JEDNOG p I p-SKE FAMILIJE STOP MIKROPROCESORSKI SISTEMI 10 Razmatrajuseisoftware-skekarakteristikepojedinihalternativnihp.Takoe posmatramoikonkretnuprimjenu:nainiadresiranja,radsapodprogramima,nain radasaprekidima,radsanizovimaimatricamapodataka,saBCDpodacimakaoi kompletan skup instrukcija kojim p raspolae. Nakonizborapdaljeidenizkorakavezanihzapraktinurealizacijupojedinih programskih i sklopovskih rjeenja, te na njihovo testiranje i konkretnu realizaciju. U optem obliku ti koraci se mogu predstaviti jednim ovakvim dijagramom. START RAZMATRANJE OVIH ZAHTJEVA KONKRETNE PRIMJENE RAZMATRANJE KOJI POSLOVI UZIMAJU NAJVIE VREMENA RADA pRAZMATRANJE SOFTWARE-SKIH MOGUNOSTI ALTERNATIVNIH p I p-SKIH FAMILIJA NAINI STRUKTURANAINI RAD SA NIZO-RAD SA DECI- TESTIRANJEPAKOVANJE ADRESI- RADA SA VIMA I MAT-MALNIM I BITAPODATAKA RANJAPREKIDIMA RICAMA BIMARNIM PODATAKABROJEVIMA

IZBOR JEDNOG p I p-SKE FAMILIJE STOP MIKROPROCESORSKI SISTEMI 11 NE(DA) DA(NE) START DEFINISANJE KONCEPCIJE SISTEMA RAZMATRANJE ZAHTJEVA SISTEMA, POSEBNO NAINA I BRZINA U/I PRENOSA PODATAKA IZBOR U/I SKLOPOVA I UREAJA IZBOR p I p-SKE FAMILIJE U REDU (POTREBNO PONOVNO RAZMATRANJE) ODREIVANJE BROJA POTREBNIH ULAZA, IZLAZA I DRUGIH POTREBNIH U/IMOGUNOSTI PROJEKTOVANJE MIKRORAUNARA PROJEKTOVANJE U/I SKLOPOVA INJIHOVO TESTIRANJE PROJEKTOVANJE I RAZVOJ PROGRAMA (SOFTWARE-A) TESTIRANJE ODNOSA IZMEU HARDWARE-A I SOFTWARE-A UITAVOM SISTEMU KOMPLETIRANJE SISTEMA STOP MIKROPROCESORSKI SISTEMI 12 PROJEKTOVANJE p SISTEMA p INTEL 8086 - (80x86 x=1,2,3,..) SKLOPOVSKE RJEENJE (PROJEKTOVANJE HARDWARE-A) ARHITEKTURA Nacrtaemo optu blok-emu p sistema. ADRESNA MAGISTRALA UPRAVLJAKAMAGISTRALA MAGISTRALA PODATAKA Funkcijaupravljakelogikejedageneriepotrebnesignalezaselektovanje memorijskihkolaiU/Ikolauzavisnostiodadresnihiupravljakihsignalakoje generie p za vrijeme izvravanja instrukcija. Upravljakalogikajekombinacionalogikakojadekodujeadresepojedinih memorijaiU/Isklopovaigeneriesignalezanjihovoselektovanjekadaonibudu adresirani. GENERATOR TAKT SIGNALA SKLOP ZA STARTOVANJE MIKRO- PROCE- SOR UPRAVLJA-KA LOGIKA MEMO- RIJA ROM TIPA MEMO- RIJA RAM TIPA ULAZNI SKLO- POVI IZLA-ZNI SKLO- POVI SKLOP ZA NAPAJANJE IZLAZNE PERIFE- RIJE ULAZNE PERIFE- RIJE MIKROPROCESORSKI SISTEMI 13 MIKROPROCESOR INTEL 8086 On najvie utie na kompletan nain projektovanja sistema. OSNOVNE KARAKTERISTIKE To je p opte namjene standardnog tipa, realizovan kao jedno kolo LSI tipa, u NMOS tehnologiji sa Si gejtom i sa optereenjem sa ugraenim kanalom. UDD

Ui optereenje sa ugraenim kanalom Uu Toje16-bitnip,toznaidaobrauje16-bitnepodatkeparalelno,svi unutranjiregistriimagistralesu16-bitni.Koristi1taktsignalisamo1naponza napajanje,moedirektnodaadresirado1Mbyteumemoriji,toznaidaima20 adresnih bita.Ima 16 linija podataka u magistrali podataka, koji se multipleksiraju sa bitima adrese. U jednom takt ciklusu se na tim linijama nalaze biti adrese, a u sljedeem su podaci.Ima17upravljakihlinija,koristi24razliitanainaadresiranja.Posjeduje14 unutranjih registara, koji su po 16 bita.Moedaoperiesabitima,byte-ovima,rijeima(onesu2byte-a)iblokovima podataka(nizovimapodataka).Omoguavaradsapodacimasapredznakomilibez predznakaubinarnomilidecimalnomsistemu,ukljuujuiimnoenjeidijeljenje. Mogu ja rad sa 8-bitnim i 16-bitnim oznaenim ili neoznaenim podacima (sa ili bez predznaka). Moe da koristi takt signal frekvencije 5 MHz,8 MHz i 10 MHz (postoje 3 tipa p sa ovim maksimalnim frekvencijama). Posjeduje 95 instrukcija od kojih je najvei brojinstrukcija1-bajtni, toznai daje operacioni kd8 bita,aostali byte-ovi su operandi, adrese, i sl. BLOK EMA p 8086 MIKROPROCESORSKI SISTEMI 14 PENTUIM3moeistovremenoizvravati2instrukcije,aPENTIUMPRO moeistovremenoizvravati3instrukcije(ima100milionatranzistoranaipu,za razliku od PENTIUM-a 3 koji ima 1 milion). REGISTRI ZA REGISTRI ZAPODATKEPOSEBNE FUNKCIJE BHE /S7 4A16/S3-A19/S6 16AD0-AD15 3INTA , RD, WR 3DT / R , DEN , ALE TEST LOCK INT NMI22 RQ/ GT 0,1QS0 , QS1 HOLD3HLDA S0 , S1 , S2 2

CLK RESETREADYMN/MXGND VCC REGISTRI PODATAKA, REGISTAR POKAZIVAA PODATAKA,INDEKSNI REGISTRI, (8 RIJEI) 16-BITNA ALU BITI STANJA (FLEGOVI-FLAGS) (1 RIJE) SEGMENTNI REGISTRI IPOKAZIVA INSTRUKCIJE (5 RIJEI) JEDINICA ZA POVEZIVANJE SAMAGISTRALOM RED ZA INST- RUKCIJE(6 BYTE-OVA) KONTROLNA JEDINICA Kompletna arhitektura je oko magistrala koje su 16 bita. Arhitektura p je takva da se mogu izdvojiti 2 posebne jedinice: 1 izvrna jedinica EU (execution unit) 2 jedinica za povezivanje sa magistralom - BIU (buss interface unit) MIKROPROCESORSKI SISTEMI 15 Te2jedinicefunkcioniunezavisno,aliodreenavezaizmeunjihpostoji,kaoi sinhronizacija. Poto one funkcioniu paralelno i nezavisno, na taj nain je postignuta poveanabrzinaradap.Postignutajemogunostparalelnogizvravanja1 instrukcijeipribavljanja2.instrukcije.Tosenazivapreklapanjepribavljanjai izvravanjainstrukcija.Instrukcijakojasepribavljaupisujeseuunutranjiredza instrukcije,takodaizvrnajedinicauvijekimaprethodnopribavljenuinstrukcijuu redu instrukcije. Taj red instrukcija ima 6 byte-ova, pa se prethodno moe pribaviti 6 jednobyte-nihinstrukcija.Tamogunostsebaziranatomdasvakipizvrava program prolazei uzastopno kroz 4 sljedea koraka: 1 pribavljanje instrukcije 2 oitavanje operanda 3 izvravanje instrukcije 4 upisivanje rezultata Za svaku instrukciju to se ponavlja. Kod p 8086 ova 4 osnovna koraka su dodjeljena dvjemaposebnimjedinicama:izvrnojjediniciijedinicizapovezivanjesa magistralom.Izvrna jedinica samo izvrava instrukcije, a sve ostale korake realizuje jedinica zapovezivanjesamagistralom.Takojeomoguenopreklapanjeciklusaizvavanja instrukcijasanekimodostalihinstrukcija.Takojepoveanabrzinaizvravanja instrukcija u odnosu na p bez ove mogunosti prethodne generacije (bez preklapanja operacija).Kodsljedeihgeneracijaovihp8086zahvaljujuipoveanombroju tranzistora u integralnom kolu realizovane su takve strukture koje su omoguile pored preklapanjeizvravanjaipribavljanjainstrukcijaistovremenoizvravanjevie instrukcija.486iPENTIUMprocesorisutakvidamoguistovremenoizvravati2 instrukcijekojesuprethodnopribavljene.KodPENTIUMaPROmoguse istovremenoizvravati3instrukcije.Postoje3izvrnejedinice.Na1integralnom kolu PENTIUM PRO ima 100 miliona tranzistora.Primjer: posmatrajmo sluaj istovremenog izvravanja 3 instrukcije. STANDARDNICPU p DRUGEGENERACIJEMAGISTRALA 8086/8088EU

BIU MAGISTRALA(UBRZANO) SKRAENO VRIJEME IZVRAVANJAZA 1 CIKLUS IZVR.UPISPRIBAV.IZVR.PRIBAV.OIT.IZVR. ZAUZ.ZAUZ.ZAUZ.ZAUZ. IZVR.IZVR.IZVR. PRIBAV.UPISPRIBAV.PRIBAV.OIT.PRIBAV. ZAUZ.ZAUZ.ZAUZ.ZAUZ.ZAUZ.ZAUZ. Magistralajezauzetaitavovrijeme:iliseprenosepodaciilisepribavljaju instrukcije. Blok ema p se moe nacrtati i na nain kako je prikazano na sljedeoj slici.MIKROPROCESORSKI SISTEMI 16 Izvrna jedinica nije direktno vezana na vanjsku magistalu, ve preko BIU.Svi podaci i adrese, kojima se manipulie u EU,su 16-bitni i svi prenosi su 16-bitni. Za prenose podatakapremamemorijiiliperifernimjedinicamaEUpostavljazahtjevBIU,BIU vri relokaciju adresa, tako da formira stvarne fizike adrese, koje su veliine 20 bita, imejeomoguenpristupkompletnommemorijskomprostoruod1Mbyte-a.Za vrijeme perioda kada je EU zauzeta izvravanjem instrukcije, BIU gleda unaprijed i pribavljanoveinstrukcijeizmemorije,kojesesmjetajuuredinstrukcija.Izreda instrukcijaonesevodenaEU.Uprincipu,EUuvijekimaprethodnopribavljenu instrukciju u redu instrukcija. IZVRNA JEDINICA EU JEDINICA ZA POVEZIVANJESA MAGISTRALOM (BIU) VANJSKA MAGISTRALA OPTIREGISTRI SEGMENTNIREGISTRI POKAZIVAINSTRUKCIJA GENERISANJE ADRESE I UPRAVLJANJE MAGISTRALOM RED INSTRUKCIJA OPERANDI ARITMETIKO- LOGIKA JEDINICA BITI STANJA (FLEGOVI) Izuzetesujedinoinstrukcijegrananja,kadaseizvravanjeprenosinanekuod instrukcija koja je izvan reda. U tom sluaju se red instrukcija brie i prva instrukcija pribavlja iz operativne memorije. UsastavuBIUsulogikazaupravljanjemagistralom,grupaod416-bitna segmentna registra, registar pokaziva instrukcija i sabira. Logikazaupravljanjemagistralomprihvatasveulazneupravljakesignalei generie potrebne izlazne upravljake signale za pribavljanje instrukcija, operanada i upisivanje rezultata. Grupaod416-bitnasegmentnaregistra,kojiseoznaavajusaCSzasegment programa,SSzasegmentsteka,DSzasegmentpodataka,ESdodatnisegmentza podatke, omoguava poveanje memorije adresnog prostora kome se moe pristupiti. MIKROPROCESORSKI SISTEMI 17 Iako su svi interni registri p od 16 bita, zahvaljujui segmentnim registrima generiu se adrese od 20 bita i tako se moe pristupiti adresnom prostoru od 1 Mbyte-a, a ne samood64kbyte-a.Ujednomtrenutkuprocesormoedapristupimemorijskim lokacijamauokviru4segmentapo64kbyte-a.Poetneadreseta4segmentasu definisanesadrajemsegmentnihregistara.Stvarneadresesedobivajunaosnovu sadrajasegmentnihregistaraiodreenihadresnihregistara.Izmjenomsadraja segmentnihregistaramoeseostvaritiadresiranjebilokojelokacijeuokviru adresnog prostora od 1 Mbyte-a. Zbog toga se kae da je adresni prostor kod ovog p organizovan po segmentima, tj. ima segmentnu realizaciju. Pokaziva instrukcija (IP) je registar koji kod ovog p ima ulogu programskog brojaauokviruaktuelnogsegmentakoda.Tajregistarje16bitaiomoguava adresiranje svih 64 kbyte-a lokacija u okviru aktuelnog kodnog segmenta.Sabirageneriestvarnuadresuod20bita,kojasevodinaadresnelinijep. Stvarna adresa se formira od sadraja nekog od segmentnih registara i odgovarajueg adresnogregistra.Adresaod20bitaseformiratakotose1.sadrajsegmentnog registra proiri na 20bita upisivanjem 4 0-e na 4 najnia bita. Zatim se to sabere sa sadrajemodgovarajuegregistra.Zasluajgenerisanjaadreseukodnomsegmentu za adresiranje instrukcija programa koriste se CS (segmentni) i IP (adresni) registri. SEGMENTNI REGISTAR 150 194320ADRESNI REGISTAR 15 0 16 20 19 0 CS0000 IP SABIRA STVARNA MEMORIJSKA ADRESA REGISTRI p 8086 Ovaj p ima ukupno 14 unutranjih registara. Oni se mogu podijeliti na registre podatka,registrepokazivaa,indeksneregistre,segmentneregistre,pokaziva instrukcijairegistarbitastanja.Svisuoni16-bitni,stimtoseregistripodataka mogu koristiti i kao 8-bitni registri. Svaki registar podataka se moe koristiti kao 2 8-bitna registra. MIKROPROCESORSKI SISTEMI 18 REGISTAR BITA STANJA To je takoe 16-bitni registar, iji biti pokazuju stanje rezultata ili se koriste kao kontrolnibiti.Od16bitapraktinosekoristi9,odegaje6bitastanja,a3su kontrolna bita.

15 0 OF DF IF TF SF ZF AF PF CY Biti stanja su: CY bit prenosa ili pozajmice PF bit parnosti pokazuje da li rezultat ima paran ili neparan broj 1-ca AF poluprenos ili pomoni prenos, pojavljuje se izmeu 4 via i 4 nia bita u okviru 1 byte-a i koristi se pri radu sa BCD podacima ZF bit nule rezultata, pokazuje da je rezultat jednak 0 (tada je bit jednak 1) SFbitznakarezultata,pokazujedalijerezultatpozitivanilinegativan(koristise kod podataka sa predznakom) (1 pozitivan, 0 negativan) to je najvii bit rezultat OFbitprekoraenja,pokazujedarezultatprelazipredvienibrojbitazanjegovo predstavljanje (ako se radi sa oznaenim podacima, onda se ovaj bit pojavljuje kao bit prenosa ispred predznaka naprijed ili predznak naprijed) Ostali biti su kontrolni biti, pomou njih se upravlja radom p i utie na njegovo funkcionisanje. Ti biti su: TFtzv.trapbitnjegovimpostavljanjempsedovodiutzv.korakpokorak nainrada,kojisekoristizaotkrivanjeiuklanjanjegreakauprogramimakoje izvravap.Utakvomnainuradapizvri1instrukciju,paseondagenerietzv. trapprekid.Uokviruprogramazaobradutogprekidamoguseprovjeritisadraji registara,p,memorijskihlokacijaitakoutvrditiispravnostizvravanjainstrukcija. Sve se to ponavlja dok god je TF bit postavljen na 1. Uloga ovog bita je dibagiranje programa - utvrivanje greaka i otklanjanje. DF bit smjera; zavisno od njegovog stanja, instrukcija za rad sa nizovima podataka e automatski uveavati ili umanjivati sadraj registra za adresiranje podataka u nizu. IF to je bit za omoguenje ili onemoguenje prihvatanja zahtjeva za prekid opteg tipa ilijeto bitmaskeprekida.Akojeovajbit 1-ca ondaje omogueno prihvatanje prekida, a ako je na 0-i realizacija prekida bie onemoguena.Ostalih 13 registara su registri podataka. SKUP REGISTARA PROGRAMSKI MODEL p Registrisu32-bitni,ukljuujui8086ikasnijep.Prve2grupesu32-bitne, daklesviosimsegmentnihregistara,asegmentniregistrisuostali16-bitni; oznaavaju se sa: MIKROPROCESORSKI SISTEMI 19 EAXESPEIPE extented proiren EBXEBPEFLAGS ECXESI EDXEDI Postojejo2dodatnasegmentnaregistra:FSiGS,kojisemogukoristitipo potrebi. 3116 15870 AKUMULATOR (ACCUMULATOR)

REGISTRIBAZA (BASE) PODATAKA BROJANJE (COUNT) PODATAK (DATA) POKAZIVA STEKA (STACK POINTER) POKAZIVAIPOKAZIVA BAZE I INDEKSNI(BASE POINTER) REGISTRI INDEKS IZVORA(SOURCE INDEX) INDEKS ODREDITA (DESTINATION INDEX)

SEGMENT KODA (CODE SEGMENT) SEGMENT STEKA (STECK SEGMENT) SEGMENTNI REGISTRISEGMENT PODATAKA(DATA SEGMENT) DODATNI SEGMENT (EXTRA SEGMENT) POKAZIVA INSTRUKCIJE (INSTRUCTION POINTER) BITI STANJA (FLAGS) AX AHAL BX BH BL CX CH CL DX DHDL SP BP SI DI CS SS DS IP FLAGS FS GS ES Skupregistarakodp8086jedostanamjenskiorjentisan.Nekespecifinosti namjene svakog od registara su: AX pri mnoenju, dijeljenju, U/I operacijama i pri radu sa nizovima AL isto kao AX, samo kad se radi sa 8-bitnim podacima, ali se takoe koristi i za obavljanje pomjeranja podataka, BCD i ASCII aritmetiku BX koristi se pri pomjeranju i kao bazni pokaziva zajedno sa DSMIKROPROCESORSKI SISTEMI 20 CX koristi se za rad sa nizovima, kao broja u petljama (CUONTER)DX - za mnoenje, dijeljenje i U/I operacije SP pokaziva steka (uvijek) BP koristi se kao pokaziva kad se pristupa lokacijama u steku zajedno sa SS SI koristi se kao indeksni registar za adresiranje izvornih podataka pri radu sa nizovima, a koristi se zajedno sa DS registrom DI koristi se kao indeksni registar za adresiranje odredita podataka i koristi se zajedno sa ES registrom SIGNALI p 8086 Ovaj p je realizovan kao integrisano kolo sa 40 izvoda, pa se zove DIL kuite. Signale koje p koristi dijelimo na: 1 napajanje 2 takt signal 3 signali memorijske adrese 4 signali podataka 5 upravljaki signali

GND VCC AD14 AD15 AD13A16/S3 AD12A17/S4 AD11A18/S5 AD10A19/S6U MAKSIMALNOM NAINU AD9BHE/S7 RADA KORISTE SE OVI ULAZI AD8 MN/MX AD7 RD AD6 HOLD (RQ / GT0)2XGND DA SE RASTERETI AD5 HLDA (RQ / GT1)MASA AD4 WR(LOCK) AD3 M/IO(S2) AD2 DT / R (S1) AD1 DEN(S0) AD0 ALE (QS0) NMI INTA (QS1) INTR TEST CLK READY GNDRESET POGLED ODOZGOZA MINIMALNI NAIN RADA 140 239 338 437 536 635 734 833 932 1031 1130 1229 1328 1427 1526 1625 1724 1823 1922 2021 MIKROPROCESORSKI SISTEMI 21 Postoje 2 naina rada p: minimalni i maksimalni. Razlika je u signalima koji su napisani u zagradama. NAPAJANJE Ovajp koristi 1 izvor za napajanje, ima 2 prikljuka za napajanje Vcc i GND; Vcc=5V (istosmjerno) to je jedini napon napajanja, GND je masa. Vcc=+5V5% (10%) izvor mora biti ove stabilnosti Poredtogaizvortrebadaobezbjediiodreenusnagu.ptroimaksimalno 300mA, a u prosjeku troi ispod 100mA. TAKT SIGNAL Koristi se samo 1 takt signal, dovodi se na ulaz CLK (clock). To je 1 jednofazni signal,koji semoragenerisatiizvanp.Zagenerisanjetakt signalapostoji posebno kolo,oznaavasesa8284A.Tojeoscilatorijonekisklopovizagenerisanjereset signala i drugi. Na njega se prikljuuje ili kristal kvarca ili RC-mrea. Signal koji taj sklopgenerieimaodnossignal-pauza33%(1/3pozitivnisignal,2/3je0). Frekvencijataktsignaladijelisena3.Maksimalnafrekvencijaovogtaktsignala moe da bude 5 MHz, 8 MHz ili 10 MHz (80-tih godina ovo je bilo visoko,ali danas vie ne). ADRESNI SIGNALI Ima 20 adresnih signala, odnosno bita i adresira 1 Mbyte adresnog prostora. To su ulazi AD0 AD15 i A16/S3 A19/S6. UlaziAD0AD15multipleksiranisusapodacima.Zavrijeme1taktciklusa svakogmainskogciklusanatimlinijamasepojavljujuadrese,audrugimtakt ciklusima prenose se podaci. 4 via bita su multipleksirana sa bitima stanja. A16/S3 A19/S6 pokazuje stanje na magistrali (isto kao i prethodno). Adresnibitisemorajumemorisatiuvanjskomregistruiondasevodena memorijske i U/I sklopove to je adresni registar. A0A19 KOMPLETNA ADRESA AD0AD15 A16/S3A19/S6 ALE ADRESNI REGISTAR (LE REGISTAR) OMOGUENO ALE da bi se upis ostvario u pravom trenutku MIKROPROCESORSKI SISTEMI 22 SIGNALI PODATAKA Procesoripodacisu16-bitni;podaciseprenoseprekolinijaAD0AD15.U drugom i ostalim ciklusima preko tih linija prenose se podaci i prenos je 2-smjeran.Adresnisignalisuuvijekjednosmjerni.Mogusedovestiustanjevisoke impedanse. To su stanja HOLD i HALT.HOLD kad se direktno vri pristup memoriji HALT - p se zaustavi i odvoji se od magistrale I AD0 AD15 se takoe dovode u stanje visoke impedanse. UPRAVLJAKI SIGNALI Svi ostali signali spadaju u upravljake signale. Postoji 18 upravljakih signala. Dijele se na ulazne i izlazne. Ulazni upravljaki signali Postoji 8 ulaznih upravljakih signala: READYulaznisignalkojisekoristipriradusasporimmemorijskimili perifernim ureajima. Pokazuje da je memorijski ili periferni ureaj spreman da primi ilipoaljepodatak.Visoknivonatomulazupokazujedajememorijailiureaj spreman i tad se moe realizovati upis ili oitavanje. Ako je na ulazu nizak nivo,p produava trajanje ciklusa instrukcija i eka dok taj signal ne pree na visok nivo, a ondaserealizujeprenos.pekadamemorijailiureajbudespremanzaprenos. Ulogaovogulazajesinhronizacijapisporihmemorijskihilisporihperifernih ureaja. HOLD ulazni signal zahtjeva za odvajanje od magistrale. Visok nivo na ulazu pokazujedanekidrugipilinekidrugisklop(najeeDMAkontroler)zahtjeva korienjemagistrale.Poprijemutogzahtjevapedovestisvojeizlazeustanje visokeimpedanseiosloboditimagistraluimzavritekuimainskiciklus.Sklop kojijezahtijevaomagistralusadamoedajekoristi.penastavitiizvravanje programa dok god postoje prethodno pribavljene instrukcije u redu instrukcija ili dok ne bude potrebno realizovati prenos preko magistrale. Kad se signalna ovom ulazu vrati na nizak nivo , to znai da je magistrala slobodna i da jepmoekoristiti,p preuzimakorienjemagistraleinastavljaizvravanjeprograma.Ovajulazse najeekoristiuradusaDMAprenosomiliusistemusaviep,kojikoriste zajedniku magistralu ili zajednike sklopove vezane na magistralu.INTR ulaz zahtjeva za prekid opteg tipa. Dovoenje visokog nivoa na taj ulaz predstavljazahtjevzaprekidanjeizvrenjaprograma;tajsignalpispitujenakraju ciklusaizvrenjainstrukcijaizavrijemeHOLDiHALTstanja.Ovakavzahtjevza prekid se moeomoguiti ili onemoguiti postavljanjem i brisanjem bita stanja IF u registrubitastanja.Tajprekidjeonemoguennakonresetaipoprelaskuu podprogramzaobraduprekida,aomoguenjepopovratkuuprogram.Moese MIKROPROCESORSKI SISTEMI 23 softverskiomoguitiilionemoguitipomouinstrukcijazapostavljanjeilibrisanje bita IF.RESET to je ulaz za resetovanjep. Dovoenjem visokog nivoa,p prestaje izvravatiinstrukcijeiprelaziuresetstanje,utomstanjusesadrajodreenog registra postavlja na poetnu vrijednost; kada signal pree na nizak nivo,p poinje da izvrava program od poetne adrese (od poetka). Kod ovogp poetna adresa je FFFFH.Ustanjuresetaobrisanisusegmentniregistri,osimregistraCS.Stanje ostalih registara: FLAGS 0000H IP 0000H CS FFFFH svi registri obrisani osim ovog registra za kod DS 0000H SS0000H ES0000H RED INSTRUKCIJA PRAZAN Signalzaresetsegenerienajeekorienjemkola8284A(vanjskokolo), kojesekoristiizagenerisanjetaktsignala.Ustanjureseta,pneizvrava instrukcije, registri su postavljeni na poetnu vrijednost i odvojeni od magistrale. TEST- stanje naovomulazu seispituje izvrenjeminstrukcijeWAIT.Akoje pri izvrenju te instrukcije na ulazu nizak nivo, nastavlja se dalje izvrenje programa; akojenatomulazuvisoklogikinivo,priizvravanjuWAITinstrukcije,pe ekatidoktajsignalnepreenavisoknivo.Sluizasinhronizacijusavanjskim ureajima (obino sporijim), to je sihronizacija na nivou software-a. NMI ulaz zahtjeva za prekid, koji se ne moe maskirati; to je prekid najvieg nivoa prioriteta, iji se zahtjev uvijek prihvata. Visok nivo na ovom ulazu predstavlja prelazaksavisokognaniskinivo,tadaseiztabelevektoraprekidaoitapoetna adresa programa za obradu prekida(TIP 2).MN/MX ulazni signal, pomou koga se definie nain rada p.MN/MX = 1 p radi u minimalnom nainu rada MN/MX = 0 maksimalni nain rada Kodminimalnognainaradatojeradkodkogasekoristisamo1p,a maksimalninainradasekoristikodpovezivanjaviepilikodpovezivanjapi koprocesora. Izlazni upravljaki signali ALEimpulskojisegenerieutokusvakogprvogtakt-ciklusasvakog mainskogciklusa.PojavljujeseutrenutkukadsenalinijamaAD0AD15iA16/S3AD19/S6pojaveadresnibiti.Koristisedaseadresnibitiupiuuvanjski adresni registar. Na zadnjoj (opadajuoj) ivici tog signala adresni biti se memoriu u vanjskom adresnom registru. Postoji 10 izlaznih upravljakih signala (ulaznih je 8). MIKROPROCESORSKI SISTEMI 24 M/IO pokazuje da li se u toku mainskog ciklusa vri pristup memoriji ili U/I sklopu.ako je M/IO = 1 pristup memoriji M/IO = 0 pristup U/I sklopu Korienjemtogsignalamogusegenerisatipotrebnisignalizaselekciju memorijskih i U/I kola. RD signal oitavanja Nizaklogikinivonatomizlazupokazujedaptebadaoitapodatakiz memorije ili ulaznog sklopa; u tom trenutku je stabilna adresa na adresnoj magistrali i pgenerieovajsignaldabiseoitaopodatakizmemorijeiliulaznogsklopa;taj signal se vodi kao signal za omoguenje oitavanja. WR signal upisivanja Nizaknivonatomizlazupokazujedaeprocesorrealizovatioperaciju upisivanjapodatakaumemorijuiliizlaznisklop.Utrenutkupojavljivanjaovog signalaadresajevestabilnanaadresnojmagistrali;podatakjetakoestabilanna magistrali podataka i treba da se upie u memoriju ili izlazni sklop. Taj signal se vodi na memoriju ili izlazni sklop kao signal za selektovanje i omoguenje upisivanja. RD i WR oba idu u stanje visoke impedanse o odvajaju se od magistrale. HLDA signal kojim se potvruje prihvat HOLD-zahtjeva; kad prihvati HOLD zahtjev, p postavlja ovaj izlaz na visok nivo, to znai da e osloboditi magistralu za korienje od strane onog sklopa koji je zahtjevao magistralu. Kao p izae iz HOLD stanjasignalnaovomizlazusevraananizaknivo,ppreuzimaupravljanje magistralom.INTAsignalpotvrdeprihvatanjazahtjevazaprekidoptegtipa(INTR).Kad pprihvatizahtjevzaINTR-prekiduizvravanjutekueinstrukcijeongenerie nizaknivonaovomizlazukaopotvrdudajezahtjevprihvaen;tajnizaknivose istovremeno koristi za oitavanje vektora prekida, odnosno tipa prekida koji odgovara sklopu koji je izazvao prekid.DT/R signal koji pokazuje smjer prenosa podataka preko magistrale, koristi se zaupravljanjeprenosompodatakakrozkolavezananamagistralu.log1naovom izlazu pokazuje da se podaci prenose od p prema memoriji ili izlaznim sklopovima, a log0 da se podaci prenose ka p. DEN signal za omoguenje prenosa podataka kroz kola vezana na magistralu, onjenaniskomnivoukadgodjepotrebnorealizovatiprenosprekomagistrale.Za vrijeme svakog pristupa memoriji ili U/I sklopovima na tom izlazu je nizak nivo. MIKROPROCESORSKI SISTEMI 25 PMAGISTRALA DEN DT/R UPRAVLJAKA LOGIKA BHE/S7 koristi se zaomoguenje pristupamemorijskimipovimakaosignal BHEilikaosignalstanjaS7multipleksirana2signala.KadjenaADadresa,na ovojlinijijeBHEionsezajednosaadresnimsignalimakoristizaadresiranje memorije. Kod ovog p je mogu pristup byte-u ili rijei (=2byte-a) istovremeno semoeupisatiilioitati8ili16bita,auokviru16bitaimamo2byte-a:parnii neparni.OnajkojisenalazinalinijamaAD0AD7jeparni,anaAD8AD15 neparni byte. Da bi se omoguio pristup parnom ili neparnom byte-u ili itavoj rijei (ova 2 byte-a), koristi se najnii adresni signal A0 i BHE. Ako su oba ova signala na niskom nivou, pristupa se rijei (od 16 bita).Ako je A0=0 iBHE=1 pristupa se parnoj adresi (byte).Ako je A0=1 iBHE=0 neparni byte Ako je A0=1 i BHE=1 nema pristupa adresi (byte-u) Sama memorija se fiziki organizuje u 2 dijela, tj. u 2 banke: u jednoj se nalaze byte-ovi na parnim adresama, a u drugoj na neparnim adresama. NEPARNA BANKAPARNA BANKA MORA SE VODITI RAUNA DA SE BITI PRAVILNO POVEU 8 76 54 DVIJE BANKE PO POLA MBYTE-A UKUPNO 1 MBYTE 32 10 A0 BHE S3, S4, S5, S6, S7 multipleksiraju se sa adresnim bitima, pokazuju stanjei pojavljuju se u 2. dijelu mainskog ciklusa.S3, S4 pokazuju koji se segmentni registar koristi pri konkretnom ciklusu instrukcije pri pristupu magistrali. MIKROPROCESORSKI SISTEMI 26 S4S3Memorijski pristup 00alternativni pristup ili pristup ekstra segmentu (koristi se ES) 01pristup steku (koristi STEK segment SS) 10 pristup programu ili bez pristupa (koristi CS ili ne koristi segmentni registar 11pristup podacima (koristi se DS) Moemo da znamo tano emu se pristupa.S5 bit za omoguenje prekida, pokazuje vrijednost omoguenja bita prekida IF S6pokazujedaliprocesorkoristiilinemagistralu,na0jekadpkoristi magistralu. S7tzv.rezervnibitstanjainekoristisekodovogp,alijeostavljenkao mogunost da se koristi u sljedeim p iz ove serije. TIPINI TALASNI OBLICI SIGNALA p 8086 -za ciklus oitavanja iz memorije (za minimalni nain rada) MIKROPROCESORSKI SISTEMI 27 T1T2T3T4T5 CLK

ADRESASTANJE BHE/S7 BHE A16/S3A19/S6A16A19S3S7 ALE ADRESA AD0AD15 A0A15 PODATAK RD WR DT/R DEN MAINSKI CIKLUS UPISIVANJA (PUNA) I OITAVANJA (ISPREKIDANA) (ovo ne moramo znati!) Svaki mainski ciklus traje 4 takt perioda. Ciklus instrukcije moe da traje 1 ili vie mainskih ciklusa, to zavisi od instrukcije o kojoj se radi. Za svaku instrukciju se moe odrediti koliko traje izvrenje te instrukcije poznajui broj mainskih ciklusa i trajanje takt perioda. fCLK=10MMHz , TCi=4TCLK=400ns MIKROPROCESORSKI SISTEMI 28 Zaciklusupisivanjaumemoriju,talasniobliciserazlikujuutometose generiesignalWR,aneRD,tosignalDENduetrajeitoseranijepojavljuje podatak iz p (isprekidana linija na prethodnoj slici). MINIMALNI I MAKSIMALNI NAIN RADA p 8086 MN/MX definie se nain rada: maksimalni ili minimalni MINIMALNI NAIN RADA Uglavnom se drimo ovog naina rada. U minimalnom nainu rada, p se koristi prirealizovanjujednostavnihsistema,sistemakojikoristesamo1p.Utakvom nainuradapgenerieupravljakesignaleALE,DEN,DT/R,M/IOiupravljake signale RD, WR, INTA za upravljanje memorijom i U/I sklopovima,te signale koji se koristezaradsaDMApristupom,tj.samogunoudaposlobodimagistralui prepusti je kontroleru: HOLD i HLDA. Samp ima vrlo sline signale kaop 8085 (8-bitni procesor). MAKSIMALNI NAIN RADA Razlikauodnosunaminimalninainradajeunainugenerisanjaivrstama nekih upravljakih signala. Postoji 8 signala koji se koriste u ovom nainu rada, a ne u minimalnom. p se u ovom nainu rada koristi u sloenijim sistemima, u kojima se koriste i koprocesori. Najee se koriste koprocesori za upravljanje U/I jedinicama; tajkoprocesorsezoveU/Ikoprocesor8089iliU/Ikanal.Drugijenumeriki koprocesor.Proizvodisepodoznakom8087onrealizujenumerikeoperacijesa veom preciznou i veim brojem bita i veom brzinom.Maksimalni nain rada omoguava povezivanje od 2 do 16 p (ili koprocesora). Umaksimalnomnainurada generiuse upravljakisignalizajednikemagistrale Multibus Intelov bus za magistralu. Za generisanje signala na magistrali koristi se posebnododatnokolo,kojesezovekontrolermagistralepodoznakom8288.Na njegasedovodesignalistanjaS0,S1,S2itaktsignaliongeneriepotrebne upravljakesignalezaMultibusmagistralu.Zahvaljujuiovomkolumoese povezati216pilikoprocesora.Ovokologeneriesignalekojipostojeu minimalnomnainuradaALE,DEN,DT/Rnaistinainkaotoihgenerieipu minimalnom nainu rada, a generie i upravljake signale magistrale, ije su funkcije date u sljedeoj tabeli. (dekoduje S0, S1, S2 i generie signale na magistrali) S2S1S0CIKLUS MIKROPROCESORA MULTIBUS SIGNAL (GENERIE GA 8288) MIKROPROCESORSKI SISTEMI 29 000PRIHVATANJE PREKIDA INTA 001OITAVANJE IZ U/I SKLOPA IORC 010UPISIVANJE U U/I SKLOP IOWC, AIOWC * 011HALT ZAUSTAVLJANJENE GENERIE SE100OITAVANJE INSTRUKCIJE MRDC 101OITAVANJE IZ MEMORIJE MRDC 110UPISIVANJE U MEMORIJU MWTC, AMWTC * 111PASIVANNE GENERIE SE *-prefiksAukazujedaseovisignaligeneriuranije(duetrajuuodnosuna standardne) Umaksimalnomnainuradapostojejo3upravljakasignalazaupravljanje magistralom: RQ/GT0, RQ/GT1, LOCK Koriste se za komunikaciju i sinhronizaciju izmeu vie p ili koprocesora. Prva 2 signala su bidirekcioni (dvosmjerni) signali, koji se koriste za postavljanje zahtjeva za oslobaanje magistrale i signalizaciju potvrde da je magistrala osloboena. Oni su zamjena za signale HOLD i HLDA, koji se koriste u minimalnom nainu rada. Signal LOCK se koristi za sinhronizaciju prilikom pristupa zajednikim resursima od strane vie p. On treba da sprijei pojavu da dok 1 p ispituje da li je neki zajedniki resurs slobodan da 2. preuzme njegovo korienje, to moe da dovede do toga da se odobri pristupodstraneviepistovremenozajednikomresursuilidasvipekaju odobrenjepristupa.TojeonemoguenosaLOCKsignalomiinstrukcijamasa prefiksom LOCK.Pristupzajednikojmagistralirealizujeseu3faze:zahtjev,odobrenjei oslobaanje.p koji zahtjeva pristup magistrali postavlja liniju RQ/GT0,1 na nizak nivo.Taj signalsedovodinapodkogasezahtjevadaoslobodimagistralu.Tajp,kada oslobodimagistralu,naistojlinijiRQ/GT0,1generieimpulsniskognivoaime dajeinformacijedajeoslobodiomagistraluisvojeizlazedoveoustanjevisoke impedanse. Tako je magistrala dodjeljena p koji ju je zahtjevao. p koji je oslobodio magistralu odvaja svoju BIU jedinicu od magistrale, a izvrna jedinicaEU nastavlja izvravanjeinstrukcijeizredainstrukcija.Kadizvrisveinstrukcijeizreda instrukcijailikadbudepotrebanpristupmagistrali,tajpezaustavitidalje izvravanjedoknedobijeponovomagistralunakorienje.Kadapkojijedobio magistralu na korienje zavri njeno korienje, on generie impuls niskog nivoa na MIKROPROCESORSKI SISTEMI 30 istojlinijiRQ/GT0,1,signalizirajuitakodajeoslobodiomagistraluidanjeno korienje moe da preuzme neki drugi p.| RQ/GT0,1 ili 0 ili 1| Korienjem RQ/GT0,1 mogue je da p radi u sprezi sa druga 2 p bez ikakvih drugihdodatnihkola.Akosekoristiveibrojpondajepotrebnokoristititzv. arbitarmagistrale.Kodova2signala,linijaRQ/GT0imaviiprioritetuodnosuna RQ/GT1 , dok obje imaju vii prioritet u odnosu na zahtjeve za prekid. LOCK signal se koristi pri sinhronizaciji pristupa zajednikim resursima. Koristi se kada viestruke pristupe zajednikoj magistrali treba uiniti nedjeljivim za vrijeme izvravanjanekeinstrukcije.Tosedeavapriizvravanjunekeinstrukcijesa prefiksomLOCK.Tadazahtjevizapristupmagistraliodstranedrugihpneebiti omogueni sve dok se ta instrukcija, koja ima dopisan prefiks LOCK, ne izvri. Da bi setoostvarilopmorabitivezannamagistraluprekoarbitarmagistrale,kojase realizujepodoznakom8289.Kodovognainaradaobezbjeujesenedjeljivo oitavanje,izmjenaiupisivanjebitailipodatakaumemoriji,kojisluiza obezbjeenjesinhronizacijepristupanekomzajednikomresursu.Takvibitise nazivajusemaforima,paLOCKmehanizamobezbjeujenedjeljivoispitivanjei promjenusemafora.Tajmehanizamsemaforasekoristizasinhronizacijupristupa zajednikim resursima.Ako je resurs (periferna jedinica) slobodan, bit je 0, a kad je zauzet bit je 1.pispituje/mijenjasadrajsemaforaisignaliziradajeupitanjuispitivanjei promjena semafora.Postojejo2signala,kojipokazujunastanjeredainstrukcija(umaksimalnom nainurada).TosuQS0iQS1.Poznavanjestanjaredainstrukcijajenekad interesantno, jer omoguava nekom drugomp da prati izvrenje instrukcija, a to je neophodno pri korienju koprocesora. Istovremeno se prate i signali na linijama SO, S1iS2.KadsenaovimlinijamapojavikombinacijaS0=0,S1=0,S2=1,toje situacijakadseoitavainstrukcijaizmemorijeiupisujeuredekanja.Tadalinije QS0iQS1ukazujunaaktivnostiistanjauvezisauzimanjeminstrukcijaizreda instrukcija. QS1QS0TIP AKTIVNOSTI 00AKTIVNOST NE POSTOJI 01 PRVI BYTE OPERACIONOG KODA SE UZIMA IZ REDA INSTRUKCIJA 10PRAZAN RED INSTRUKCIJA 11 UZIMA SE SLJEDEI BYTE INSTRUKCIJE IZ REDA INSTRUKCIJA

Nakon operacije itanja iz reda taj status je vaei. MIKROPROCESORSKI SISTEMI 31 ZATIENI NAIN RADA (PROTECTED MODE) Kod p od 80286 pa nadalje uveden je i tzv. zatieni nain rada. Nain rada p 8086,bioonminimalanilimaksimalan,nazivaserealninainrada(realmode). Takav nain rada koriste svi ostali p iz ove serije 80X86.Razlikaizmeurealnogizatienognainaradajeuglavnomunainu adresiranjai veleiniadresnog prostora,komesemoepristupiti.Urealnomnainu radaprocesormoemaksimalnoadresirati1MB(koristi20adresnihbita),zatim koristisesegmentninainadresiranja,gdjesusegmentneveliine64kB.Svi programi napisani za procesor 8086 mogu se izvriti bez izmjene software-a i na svim ostalimp,kojimorajutaddaradeurealnomnainurada.Takojepostignuta software-skakompatibilnost,tojejednaodprednostiIntelovefamilijep8086. Uvijek nakon reseta p startuje u realnom nainu rada, a kasnije se po potrebi moe promijeniti nain rada i prei u zatieni (kod 80286 i kasnijih). U realnom se koriste adresnibitiA0A19,aA20A31senekoriste.Adresiranjesevrikorienjem segmentnihregistaraiofseta(kaokod8086).Prednosttakvogadresiranjaje jednostavnamogunostrelokacijepodatakaiprogramaumemoriji,promjenom sadraja segmentnog registra, a takoe i to to se tako napisani programi za izvrenje u realnom nainu rada mogu izvriti i u zatienom nainu rada. Kodzatienognainaradadozvoljenjepristuppodacimaiprogramimau okvirucjelokupnogadresnogprostorap(nijeograniennasegmentneregistre). Tako je npr. kod 80286 16MB, jer je adresa 24 bita, kod 80386 64MB4GB, zavisno odverzijeprocesora,kod80486adresniprostorje4GB,jerjeadresa32bita.Za 80386 adresa je 2632 bita; i kod Pentiuma je 64 GB, a adresa je 32 bita.Pristup veem adresnom prostoru zahtjeva promjenu naina adresiranja, pa se ne koristisadrajizsegmentnogregistra+ofset,vesamoofset.Umjestoadreseu segmentnom registru se nalazi selektor, koji selektuje deskriptor iz tabele deskriptora. Deskriptordefiniegdjesenalazimemorijskisegment,kolikajenjegovaveliinai kakvasunjegovapravapristupatomsegmentu.Deskriptorjeveliine8byte-ova, postoje 2 tabele deskriptora: lokalna i globalna. Lokalna tabela deskriptora odnosi se najednujedinstvenuaplikaciju,aglobalnatabeladeskriptorasadridefiniciju segmenata koji se odnose na sve programe. Kod ovog naina adresiranja memorija se organizuje po stanicama, a ne segmentima i koristi se princip virtuelne memorije. PREKIDI Strukturaprekidajejednaodnajvanijihosobinap.Posebnojeznaajnakod sistemakojirade urealnomvremenu.Kod 8086radsa prekidimajebaziran na tzv. tabeli vektora prekida, koja se nalazi u prvom KB-u adresnog memorijskog prostora, adrese00000H003FFH.Programizaobraduprekidamogusenalazitibilogdjeu okviru1MBadresnogprostora.Utabelivektoraprekidasupoetneadresesvih programa za obradu prekida. Poto se kod ovogp stvarna adresa dobiva na osnovu sadrajasegmentnogregistraCSipokazivaainstrukcijaIP(obaregistrasupo16 MIKROPROCESORSKI SISTEMI 32 bita), ondajei poetnaadresa svakogprogramazaobradu prekida data sa 4 byte-a, gdje su 2 byte-a sadraj CS registra, a 2 byte-a sadraj IP registra. Tabela ima adrese za 256 razliitih programa za obradu prekida. Kod ovog p postoje 3 razliita izvora prekida, pa se onda i prekidi mogu podijeliti u 3 razliite grupe: 1 hardware-ski (sklopovski) prekidi 2 software-ski (programski) prekidi 3 unaprijed definisani prekidi Hardware-skeprekideizazivajusignalikojidolazenaulazezaprekidINTRi NMI.INTRjeprekidoptegtipa,kojisemoemaskiratipomoubitaIFuregistru bita stanja. NMI je nemaskirajui ulaz zahtjeva za prekid(p ga uvijek prihvata, jer se ne moe onemoguiti). Software-ski prekidi se generiu izvravanjem odgovarajuih instrukcija. Postoje instrukcije tipa INTn, koje izazivaju software-ske prekide, gdje je n tip prekida (od 0 do 255).Unaprijeddefinisaniprekidisegeneriupripojavigrekeutokuizvravanja nekeinstrukcije.Jedantakavprekidjeusljedgrekeudijeljenju,odnosnopri dijeljenju sa 0-om. Ako se pri dijeljenju sa 0-om dobije suvie velika vrijednost, koja ne moe stati u registar, generie se prekid. Kada prihvati zahtjev za prekid, ovaj p prvo smjeta na stek sadraj registra bita stanja, zatim sadraj CS registra i sadraj IP registra(memorie sesadrajregistra bita stanja i povratnaadresa uprogramu,gdje je prihvaen zahtjev za prekid). Prvo se dekrementuje, pa se upisuje. TakoeseonemoguavaprihvatanjezahtjevazaprekidtipaINTRikorakpo korak,poslijetogavraasesadrajIP,CSiFLAGS,tosemoepredstavitiiu obliku dijagrama (naredna slika). Zautvrivanjesameadreseprogramazaobraduprekidakoristesesadrajiiz tabele vektora prekida. U toj tabeli se nalaze tzv. vektori (pokazivai) prekida, pa se tatabelenazivatabelapokazivaaprekida.Samvektor(pokaziva)prekidaje informacija od 4B, 2B je sadraj CS, a 2B sadraj IP registra i one definiu poetnu adresu programa za obradu konkretnog zahtjeva za prekid. Postoji 256 vektora (pokazivaa) prekida. Za adresiranje vektora prekida u tabeli prekidakoristise8-bitnipodatak,kojisenazivatipprekida.Onpokazujeadresu jednogod256vektoraprekida.Konkretnupoetnuadresupdobivatakototip prekidamnoisa4.pautomatskioitavasadrajtogvektoraprekidaiupisujeu registarCSiIP.Takoserealizujeskoknaprogramzaobraduprekida.Tajskokje dugi skok, jer se moe adresirati bilo koja lokacija u cijelom memorijskom prostoru. Postoji 256tipovaprekida.Prvih 5 su tzv.unaprijed definisani ili dodijeljeni.To su od 0 do 4; od 5 do 31 su prekidi rezervisani od strane INTEL-a za kasnije potrebe i koriene su kod sljedeihp ove generacije i od 32 do 255 su prekidi koji stoje na raspolaganju korisniku, tzv. raspoloivi prekidi. MIKROPROCESORSKI SISTEMI 33

1. 2.

PRELAZAK NA OBRADU 3. PREKIDA (16) 4. 5.

REALIZOVANJE SKOKA NA PROGRAM ZA 6. OBRADU PREKIDA SMJETANJE SADRAJA REGISTRA P NA STEK OBRADA PREKIDA 7. VRAANJE SADRAJA IRETREGISTARA P SA STEKA 8. 9. POVRATAK IZ OBRADE PREKIDA (810) 10. START DEKREMENTOVANJE SP ZA 2I SMJETANJE FLAGS NA STEK ONEMOGUAVANJE PRIHVATANJAZAHTJEVA ZA INTR PREKID (IF=0) ONEMOGUAVANJE PRIHVATANJA ZAHTJEVA ZA PREKID TIPA KORAK PO KORAK(TF=0) DEKREMENTOVANJE SP ZA 2 I SMJETANJE SADRAJA CS NA STEK DEKREMENTOVANJE SP ZA 2 I SMJETANJE IP NA STEK DALEKI SKOK NA ODGOVARAJUI PROGRAM ZA OBRADU PREKIDAPROGRAM ZA OBRADU PREKIDA INKREMENTOVANJE SP ZA 2 I UPISIVANJE (VRAANJE) SADRAJA IP SA STEKA INKREMENTOVANJE SP ZA 2 I UPISIVANJE (VRAANJE) SADRAJA CS SA STEKA INKREMENTOVANJE SP ZA 2 I UPISIVANJE (VRAANJE) SADRAJA FLAGS SA STEKA STOP MIKROPROCESORSKI SISTEMI 34 TABELA VEKTORA PREKIDA 3FFH PREKIDIKOJI STOJE NARASPOLAGANJUKORISNIKU 084H 080H 07FH PREKIDI REZERVISANI OD INTEL-A ZA KASNIJE POTREBE 014H 010H UNAPRIJED DEFINISANI00CH (DODIJELJENI)PREKIDI 008H 004H 000H 150 TIP 255 (RASPOLOIV) TIP 254 (RASPOLOIV) TIP 32 (RASPOLOIV) TIP 31 (REZERVISAN) TIP 6 (REZERVISAN) TIP 5 (REZERVISAN) TIP 4 PREKORAENJE TIP 3 TAKA PREKIDA TIP 2 NEMASKIRAJUI PREKID TIP 1KORAK PO KORAK TIP 0 GREKA PRI DIJELJENJU CS IP Svaki vektor prekida se sastoji od 4 byte-a. 0. 1. VEKTOR PREKIDA 2.(4 BYTE-A) 3.

7 0IPL IPH CSL CSH MIKROPROCESORSKI SISTEMI 35 Greka pri dijeljenju TIP0 (ili dijeljenje sa 0-om) Generie se ako se dijeli sa 0-om. Pri izvravanju instrukcija sa dijeljenjem, DIV iIDIV,pojavisesuvievelikirezultat,kojiprevazilazisadrajregistra,pase automatski generie prekid TIP-a 0 i p prelazi u podprogram za obradu tog prekida. Prekid tipa korak po korak TIP1 Koristiseprirazvojusistema(software-aihardware-a)zapronalaenjei ispravljanje greaka. Kadsegenerie ovajprekid, procesorprelaziupodprogramza obradu tog prekida, u okviru koga se najee nalazi program za pokazivanje sadraja memorijskih lokacija i registara i tako se moe pratiti izvravanje programa i rezultati nakon izvravanja svake instrukcije. To omoguava da se otkrije greka u programu ili sistemu i da se ispravi. U ovakav nain radap odlazi u jednoj instrukciji, nakon postavljanjabitaTFuregistrubitastanja.Postavljanjemtogbita,pprelaziutzv. nainradakorakpokorak,atoznaidasenakonizvravanjasvakeinstrukcije generieovakavprekid.NepostojiinstrukcijazapostavljanjebitaTF,pase postavljanje i brisanje tog bita realizuje tako to se 1. sadraj registra bita stanja upie nastek,zatimsepromjeniTFnaeljenuvrijednostivratisastekauregistarbita stanja.Kadseizvriprelazakupodprogramzaobraduovogprekida,bitTFse automatski resetuje, tako da je rad korak po korak onemoguen u programu za obradu ovog prekida. Koristi se pri dibagovanju i pri otkrivanju greaka u programu i cijelom sistemu. Nemaskirajui prekid TIP 2 Generiesedovoenjemsignalaiprelaskomsaniskognavisoknivonaulazu NMI.Najeesekoristizadetektovanjenekihkatastrofalnihgreaka(injihovu signalizaciju) u sistemu, npr. nestanak napajanja. Prekid tipa taka prekida TIP 3 To je software-ski prekid, generie se pri izvravanju instrukcija za software-ski prekid INT3. Koristi se takoe pri dibagovanju (odn. otkrivanju i otklanjanju greaka ineispravnostiuradusistema).INT3sepostavljauprogramnaonomjestogdjeje potrebno provjeriti funkcionisanje sistema odn. dotadanje rezultate.Prekoraenje TIP 4 Koristisedaseomoguiotkrivanjeprekoraenjapriizvravanjuaritmetikih operacija. U praksi se i za instrukciju koja obavlja aritmetiku operaciju i gdje moe dadoedoprekoraenjapostavljainstrukcijaINTO.Usluajudadoedo prekoraenjauizvrenjuaritmetikihoperacija,ondaepriizvravanjuove instrukcijebitigenerisanovajprekid;uprogramuzaobradutogprekidaobinose signaliziradajedolodogrekeprekoraenja.Akonedoedoprekoraenja,onda izvravanje instrukcije INTO slui samo da se signalizira da je dolo do prekoraenja. SOFTWARE- SKI PREKIDI Mogubitibilokojegtipa(TIP0TIP255).Moesegenerisatiizvrenjem instrukcijeINTn,ntipprekida.Npr.INTCgenerisaeseTIP0grekapri MIKROPROCESORSKI SISTEMI 36 dijeljenju,itd.(podlaziuprogramzaobradutogprekida).Ovakosenajee generiu tipovi prekida, koji su raspoloivi korisniku. HARDWARE-SKI PREKIDI Mogu biti bilo kojeg tipa (TIP0 TIP255). Realizovae se kad se na ulaz INTR dovede visok nivo. Koji tip prekida e se realizovati zavisi od toga kakav e podatak obezbjeditisklopkojijeizazvaoprekid.Sklopkojijeobezbjedioprekidmorada obezbjedi8-bitnipodatak,kojipredstavljatipprekidautabelivektoraprekida. Njegovimmnoenjemsa4dobijaseadresagdjesusmjetenipodaciopoetnoj adresiprogramazaobradutogprekida.Kadpprihvatiovajzahtjevzaprekid,on generiesignalINTA,kaopotvrdudajezahtjevprihvaen.Tajsignalsevodina sklopkojijeizazvaoprekidiomoguavaoitavanjetipaprekidaiztogsklopa. Oitanipodataktj.tipprekidapojavljujesenamagistralinalinijamaAD0AD7i uitava se u procesor kao informacija o tipu kokretnog prekida. Ovi prekidi se mogu maskirati pomou bita IF, oni su maskirani nakon resetovanja p i nakon prihvatanja ovakvogzahtjevazaprekid,automatskiseomoguavajupoizlaskuizprogramaza obradu tog prekida. Postoje instrukcije za programsko postavljanje i brisanje bita IF. To su STI i CLI (1. je za postavljanje, a 2. je za brisanje, tj. onemoguenje prekida). STI IF=1IF=1 jedan program moe da prekine drugi program CLI IF=0IF=0 ne smije doi do prekida Izmeu svih tih prekida postoje prioriteti. Prioriteti prekida su dati tabelom. PREKIDIPRIORITET GREKA DIJELJENJA, INTn, INTONAJVII NMI INTR KORAK PO KORAKNAJNII INSTRUKCIJE p 8086 Moguseposmatratina2nivoa:naasemblerskomimainskom.Na asemblerskom nivou postoji oko 100 instrukcija. Poto se pri prevoenju neke od tih instrukcijamoguprevestiurazliitemainskekodove,ondanamainskomnivou ovajpimaoko 300instrukcija.Premafunkciji i namjeniskup instrukcija ovogp se moe podijeliti u 6 grupa (to je uradio INTEL): 1 instrukcije za prenos podataka 2 aritmetike instrukcije 3 instrukcije za manipulisanje bitima ili logike instrukcije 4 instrukcije za rad sa nizovima podataka 5 instrukcije za prenos upravljanja u programu 6 instrukcije za upravljanje p MIKROPROCESORSKI SISTEMI 37 INSTRUKCIJE ZA PRENOS PODATAKA Koristesezaprenospodatakaveliinebyte-ailirijeiizmeumemorijskih lokacijaregistaraiizmeuakumulatoraiU/Isklopova.Utugrupuspadajui instrukcije za manipulisanje stekom, instrukcije za prenos sadraja registra bita stanja iinstrukcijezaupisivanjeusegmentniregistar.Postoji14instrukcijazaprenos podataka, obino se dijele u 4 grupe: 1instrukcijezaprenospodatakaoptenamjene:MOV,PUSH,POP,XCHG, XLAT 2 ulazno - izlazne instukcije: IN, OUT 3 instrukcije za prenos adresa: LEA, LDS, LES 4 instrukcije za prenose bita stanja: LAHF, SAHF, PUSHF, POPF ARITMETIKE INSTRUKCIJE Realizujuaritmetikeoperacije:sabiranje,oduzimanje,mnoenjeidijeljenje. Mogu se realizovati na 4 vrste podataka: 1 neoznaeni binarni 2 oznaeni binarni (sa predznakom) 3 neoznaeni pakovani decimalni 4 neoznaeni nepakovani decimalni podaci Oveinstrukcijeutiunabitestanja.Dijeleseu4grupe,uzavisnostiod aritmetike operacije koju realizuju: 1 instrukcije za sabiranje: ADD, ADC, INC, AAA, DAA 2 instrukcije za oduzimanje: SUB, SBB, DEC, NEG, CMP, AAS, DAS 3 instrukcije za mnoenje: MUL, IMUL, AAM 4 instrukcije za dijeljenje: DIV, IDIV, AAD, CBW, CWD INSTRUKCIJE ZA MANIPULISANJE BITIMA ILI LOGIKE INSTRUKCIJE Postoje3tipatakvihinstrukcija,kojemanipuliubitovimaubyte-ovimaili rijeima:1 logike instrukcije: NOT, AND, OR, XOR, TEST 2 instrukcije za pomjeranje: SHL/SAL, SHR/SAR 3 instrukcije za rotiranje: ROL, ROR, RCL, RCR INSTRUKCIJE ZA RAD SA NIZOVIMA PODATAKA Postoje ovakve instrukcije, koje omoguavaju rad sa nizovima byte-ova ili rijei. Mogue je da niz ima maksimalno 64 kB. Postoje instrukcije za prenose, poreenje i skaliranjenaodreenuvrijednost,apostojimogunosthardware-skogponavljanja instrukcija,korienjeminstrukcijaprefiks-tipaREP(repeat).Uovakveinstrukcije spadaju:REP,REPE/REPZ,REPNE/REPNZ,MOVS,MOVSB/MOVSW,CMPS, SCAS, LODS, STOS. MIKROPROCESORSKI SISTEMI 38 INSTRUKCIJE ZA PRENOS UPRAVLJANJA U PROGRAMU Postoje 4 tipa moguih instrukcija: 1 instrukcije za bezuslovni prenos 2 instrukcije za uslovni prenos 3 instrukcije za upravljanje iteracijama 4 instrukcije koje se odnose na rad sa prekidima Bezuslovniprenositosubezuslovniskokovi,mogubitiinfrasegmentniili NEARilimogubitiizmeusegmenataintersegmentniFAR.Realizujuse bezuslovno. Tu spadaju instrukcije: JMP, CALL, RET Uslovniprenositosuinstrukcijezarealizacijuskokovauzavisnostiodstanja bitauregistrubitastanja.Sviskokovisukratki,adresaje8-bitnioznaenipodatak, adresiranje je relativno u odnosu na stanje pokazivaa instrukcija. SHORT kratki skok (-128 +127 byte-ova) u odnosu na 1. byte sljedee instrukcije Neke instrukcije su: JA/JNBE, JAE/JNBE, JB/JNAE,...,JNS, JO, JP/JPE, JS Instrukcije za upravljanje iteracijama slue za regulisanje ponavljanja software-skihpetlji.RegistarCXsluikaobrojaponavljanjapetlji.Kaoikoduslovnih skokovaoveinstrukcijeseprenoseuokviru128+127byte-ova;tosuSHORT prenosi. Instrukcije su: LOOP, LOOPE/LOOPZ, LOOPNE/LOOPNZ, JCXZ Instrukcije zarad sa prekidima omoguavaju da se programi za obradu prekida aktiviraju software-ski od strane programa. Instrukcije su: INTn, INTO, IRET. INSTRUKCIJE ZA UPRAVLJANJE p One omoguavaju da se programski upravlja razliitim funkcijama p. Postoje 3 tipa instrukcija:1instrukcijekojeoperiubitimastanja:STC,CLC,CMC,STD,CLD,STI, CLI. 2instrukcijezavanjskusihronizaciju(zasinhronizacijupsadrugim sklopovima): HLT, WAIT, ESC, LOCK 3instrukcijakojanedovodinidokakveoperacije,zoveseNOP(NO OPERATION) (nema operacije, samo da proe vrijeme).

MIKROPROCESORSKI SISTEMI 39 MIKROPROCESORSKI SISTEM SA p 8086 SKLOP ZA NAPAJANJE Trebadaobezbjedipotrebnenaponezanapajanjesvihelektrinihkolaup sistemu sa dovodnim strujama. Sam p se napaja sa naponom +5V5% ili +5V10%. Tonapajanjetrebadaobezbjediiodreenustabilnostnaponanapajanja.Akosei ostalakolanapajajusa5V,potrebnojeodreditiovajnapon5Vsaodreenom stabilnouisnagomusistemu.Napajanjesevriiznaizmjeninogizvora 220V/50Hz; da bi dobili 5V treba smanjiti 220V, pa onda izvriti ispravljanje. Jedan sklop za napajanje izgleda kao na slici.

OS P TrVc=+5VMASA ISPRA- VLJA NAPONSKI REGULATOR 220V/50Hz Integrisaniregulatorisekoristezajednostavnesistememalihsnaga.Npr.78XX; regulator7805(zadobijanjenaponaod5V).Ovojenajjednostavnijeinajjeftinije rjeenje (za struje do 2A maksimalno). Za vee struje koriste se diskretne realizacije regulatora.Sklop za napajanje za jednostavniji sistem koji koristi regulator je na slici. OSIGURAOSPTr

ZA ISPRAVLJANJEZA REGULACIJU I FILTRIRANJE +Vcc=+5V 220V/50Hz 4700F2,7F 2,7F15F 10nF 13 2 7805 (ovo je za struje do 2A) Za ove izvore za napajanje postoji posebna oblast.Porednapona,strujeistabilnosti,oviizvoriimajuiosobinuefikasnosti.Toje karakteristikakojapokazujekolikusnagudajeizvoruodnosunaovusangukoju uzima iz mree. Kod ovih linearnih izvora napajanja efikasnost je mala i iznosi 40%. Znatno efikasniji su impulsni izvori napajanja, koji mogu imati efikasnost i do 90%, MIKROPROCESORSKI SISTEMI 40 alisuimpulsnidostasloenijiizahtjevajuviesklopovaiunosesmetnje.Linearni izvori su jednostavniji i manje efikasni. GENERATOR TAKT-SIGNALA p 8086 ne posjeduje generator takt-signala, ne postoji oscilator na integrisanom kolu,vesekoristiposebno(vanjsko)integrisanokolo,kojeuzgenerisanjetakt-signala generie i signal za resetovanje p i za odreenu sinhronizaciju u sistemu.To integrisano kolo proizvodi se pod oznakom 8284A i naziva se generator takt-signala i driver.Usastavuintegrisanogkolajeioscilator,takodasetakt-signalmoe generisati spajanjem kristala kvarca na ulaze oscilatora. Takoe se moe na ulaz tog generatoradovoditinekivanjskiimpulsnisignalsadrugoggeneratora(nemorase koristitikristalkvarca).Ovajgeneratordajetakt-signalzap,ijajefrekvencija3 putamanjaodfrekvencije(rezonantne)kristalakvarcailivanjskogsignala,kojise dovodi.Takoegeneriejo2periodinaimpulsnasignala.Jedansafrekvencijom kojaje2putamanjaodrezonantnefrekvencijekvarcailifrekvencijesignala dovedenogspolja.Treisignaljeistefrekvencijekaotojefrekvencijakristala kvarca ili spolja dovedenog signala.Osnovni signali kod kola za generisanje takt-signala: X1CLK X2PCLK 8284A EF1 OSC F/C RES RESET X1, X2 ulazni prikljuci na koje se spaja kristal kvarca, ako se kristal kvarca koristi za generisanje EF1 ulazni signal na koji se dovodi vanjski impulsni signal , ako se ne koristi kristal kvarca za generisanje signala F/Culazniupravljakisignalpomoukogasedefiniedalisezagenerisanje koristi kristal ili vanjski signal. Ako se koristi vanjski signal onda je F=1, a ako se F postavi na 0 kristal kvarca se koristi za generisanje takt-signala (C kristal) CLK izlaz; takt-signal za p i 3 puta je nie frekvencije od frekvencije kristala kvarca ili od signala na ulazu EF1 PCLK izlaz generisanog signala, ija je frekvencija dvostruko manja od frekvencije kristala kvarca ili ulaznog signala. esto se dovodi na periferne ureaje, pa se onda naziva takt-signal za periferije (P periferija) OSC generie se prostoperiodini signal iste frekvencije kao to je frekvencija kristalakvarcailifrekvencijasignalanaulazuEF1.Ovokolodaje3razliita MIKROPROCESORSKI SISTEMI 41 prostoperiodinasignala.PCLKza periferije,OSCbilogdje. Ovo kolose koristiza generisanje signala za resetovanje p, pa postoje 2 prikljuka vezana za to.RESulaznisignal;dovoenjeniskognivoanaovajulazizazivagenerisanje visokog nivoa na izlazu RESET, koji se vodi na RESET ulaz p i vri resetovanje p RESET izlazni signal, koji se direktno vodi na ulaz za resetp i koristi se za resetovanje p Poredovihsignalapostojejosignalivezanizasinhronizaciju,adresiranjei selekciju ikojise koristeu primjenamausistemimasaviep.Jedanodsignalaje READY;tojeizlaznisignal,direktnosevodinaulazpionkaedajeperiferija spremna zaprenos. Korienje ovog kola zagenerisanje signala i povezivanje sap je dato na slici. 8284A 8086 READY X22pF CLK22pF RESET +Vcc R +Vcc D C=3,3 F KOLO ZA AUTOMATSKO STARTOVANJE (ZA STARTOVANJE NAKON UKLJUENJA) X1 X2 READY CLK RESET RDY1PCLK RDY2 OSC AEN1 AEN2 EF1 CSYNC ASYNC F/CRES

F/C je na +Vcc, a na EF1 je napon vanjskog oscilatora, ako nema kristala kvarca. SKLOP ZA STARTOVANJE Funkcija mu je da obezbjedi signale da p startuje sa izvravanjem programa od poetka,odprveadreseprogramaFFFFCH.Postojeupraksi2situacijekadap treba da pone izvravanje programa od poetka: 1 stratovanje pri prikljuivanju napajanja 2 startovanje u toku rada ili tzv. ponovni start

MIKROPROCESORSKI SISTEMI 42 Startovanje pri ukljuivanju Prilikomukljuivanjanapajanja,da bippoeoizvravati programod poetne lokacije,trebaizvritiresetovanjep,tj.generisatisignalvisokognivoanaulazu RESET p, koji treba da traje vie od 10 ms nakon to se uspostavi napon napajanja. Tada e se p ispravno resetovati, programski broja e mu se postaviti na vrijednosti kojeedatipoetnuadresu(CSnasve1-ce,IPnasve0-e),resetujeseibitIEi HLDA. Za generisanje ovog signala koristi se isto kolo koje se koristi za generisanje takt-signala i u principu to izgleda kao na slici. +Vcc=+5VVcc +Vcc +Vcc 5V 4,75V D R8284A ILI8086 U1 t tri IRES +U1 Vcc T _CVTH tt1 RESET >4 TCLK >4 TCLK tri VRIJEME USPOSTAVLJANJA NAPONA NAPAJANJAt VTH - VISOKI PRAG MITOVOG TRIGERA t2 t2 > 10 ms (uslov) t2 =10 ms RESET RESRESET t1 _ tri = t2 > 10ms ( )||||.|

\|t =te 1ccV t u1 C R t = - vremenska konstanta ( )TH 1 1V t t u = = ri 2TH1t tVccVccVln RC t + >= TH'2 riVccVccVlnt tRC+>; R=n10kO MIKROPROCESORSKI SISTEMI 43 R=10kO ; R=n10kO C=3,3F ; C=nF RiCobezbjeujuvremenskokanjenje.KadseCprazniivriresetovanje, zadatak D je da se brzo isprazni C, da se ne uniti ulaz RES. Ponovno startovanje RESET Utokuradasistemapotrebnojepovremenoresetovatipiponovnoga startovati. Obino jeto kad doe do greke u radu sistema, amoese i projektovati sistem tako da startuje nakon odreenog vremena. Jedan od osnovnih mehanizama za startovanjeje timerbroja,onresetujepako doedo grekeu programu(watch dogtimer).Drugamogunostjerunoresetovanjeiliponovnostartovanje.Dabise p ponovo startovao potrebno je na ulaz RESET dovesti signal visokog nivoa, koji e trajati najmanje 4 takt-perioda. Kod runog ponovnog startovanja najjednostavnije je koristiti 1tasterTvezanparalelno sa kondenzatorom(kao na prethodnoj slici).Kad seonstisneCsebrzoisprazni,kadpustimotasterCsepuni(ponovo)(kaopri ukljuenju napajanja). Ako se radi automatski onda se mora dodati 1 dodatna logika. Druga varijanta je dasepostaviILIkolo(aneI).Nakonresetovanjaseobinouprogramuvri inicijalizacija(kadseprogramponevritiodpoetka).Upisujusepoetne vrijednosti u segmentne registre, pokaziva steka; programiraju se pojedine periferne jediniceirealizujesesvepotrebnodasesistemdovedeupotrebnopoetnostanje, potrebno za njegov kasniji ispravni rad u skladu sa ranijim zahtjevom. ZAJEDNIKA MAGISTRALA Svisklopovisuspojeninazajednikumagistralu.Prekozajednikemagistrale prenosesesignalikojegeneriepikojidolazenap,pagovorimooulaznimi izlaznimsignalima,asvitisignaliseprenoseprekozajednikemagistrale.U zavisnostiodkonkretneprimjene,nekiodtihsignalamoedasenekoristi.Utom smislujeprvopotrebnorazmatratikojisignalisekoriste,akojine,tauraditisa onima koji se ne koriste, a oni koji se koriste na koje druge sklopove se koriste. ta je potrebno definisati u tom smislu? Ulazni signali (sa strane p) Akosenekoristenekiodulaznihsignala,onisemorajudefinisatitakodane utiunafunkcionisanjep.Akosekoriste,ondasemoravoditiraunaotomdase dovodetanodefinisanilogikinivoiuskladusafunkcijomodgovarajuegulaznog signala.to se tie izlaznih signala, ako se neki od njih ne koriste, onda u zavisnosti od tipaizlazamoguda ostanu odspojeni ilisepomouotpornikamoradefinisatistanje MIKROPROCESORSKI SISTEMI 44 na njima. Kod standardnog izlaza, ako se ne koriste, treba da ostanu odspojeni. Ako se radi o trostatikim izlazima onda se oni moraju preko otpornika otpornosti n10kO vezati na + ili pol izvora za napajanje. +VDD R

Zaizlaznesignale,kojisekoristeusistemu,morasevoditiraunaotomna koliko drugih kola se povezuju. Potrebno je voditi rauna o tzv. faktoru optereenja. Izlaz p 8086 ima mogunost pobuivanja 1 standardnog TTL kola. Izlazna struja je, zanizaklogikinivo,2mA,azavisoklogikinivo400A.Akoseprikljuuju LPSTTL(otkijevakolamalesnage),MOS,CMOS,onda1izlazpmoeda pobuuje 5-8 kola (paralelno vezanih). Ako se radi o sloenijem sistemu, u kom je na 1 liniju povezano vie od 5-8 ovakvih kola ili vie od 1 standardnog TTL kola, mora se pojaati signal u toj liniji, tj. vri se tzv. baferovanje. 1)UPRAVLJAKA MAGISTRALA Postoje ulazni i izlazni upravljaki signali. Ulazni upravljaki signali Kodnjihjebitnotoakosenekiodulazanekoristiuvijeksemoradefinisati stanje na ulazu, a tako da ne utie na rad p.READY ako se ne koristi treba ga vezati na visoki nivo, spojiti gana +VCC INTR treba ga vezati na masu (- VSS), jer tada nema zahtjeva za prekid TEST treba biti spojen takoe na masu (na nizak nivo)(izvravanje ide dalje) NMI treba se vezati na masu (ne postoji takav zahtjev) MN/MXdefinieseuskladusaradomp(minimalniilimaksimalninain rada)(spojen na 0 ili na 1) HOLD na masu Izlazni upravljaki signali Vanojedalisekoristeiakosekoriste,potrebnojebaferovati,aakosene koriste: ALE uvijek se koristi da se upie adresa u vanjski adresni registar i sl. Ako se vodi samo na 1 registar, ne treba ga baferovati, a ako se vodi na vie registara treba ga baferovati. To se radi korienjem standardnih TTL kola. To je neophodno uraditi zbog toga to je u stanju visoke impedansenatomizlazuppotrebnodefinisatinivo signala na odgovarajuoj liniji magistrale, jer se ta linija dovodinaulazedrugihkolausistemu.Natajnainse definiu stanja na ulazima tih kola. Ako se radi o CMOS ulaznim kolima, onda se to obavezno radi. MIKROPROCESORSKI SISTEMI 45 ALE

ALEALEALE ALE

1/47408 2/6 7404 MOGUNOST DA SE OVDJE SPOJI 58 PARALELNO VEZANIH KOLA (TO JE BAFEROVANJE) RD to je signal sa trostatikim izlazom i on seuvijek koristi, jer je potrebno bar oitavatiprogram.Akoseradiojednostavnomsistemu,tajizlazpotrebnojespojiti na + izvor za napajanje preko otpornika od 10 kO. +VCC TROSTATIKI IZLAZ R=10kO RD RD (PREMA DRUGIM KOLIMA) p ZAJEDNIKA MAGISTRALA RD je uglavnom na +, zbog ulaznih struja kola, na koje ovo gore spajamo. Ako seradiosloenomsistemu,gdjeseRD vodi na vie ulazadrugih kola, ondasetaj signal mora baferovati. Ako se u sistemu ne koristi HOLD nain rada, (magistrala ne treba da ide u stanje visoke impedanse), onda je: HOLD +VCC RD RD p ZAJEDNIKA MAGISTRALA 1/47408 AkosekoristiHOLDnainrada,uoptemsluajumoraseomoguitidaRD zajednikemagistralemoeotiiustanjevisokeimpedanse.Zbogtogaseondaza baferovanje mora koristiti 3-statiko kolo. To se moe ovako realizovati: +VCC R=10kO 1/474126 RDRD pZAJEDNIKA MAGISTRALA HLDA 1/6 7404 MIKROPROCESORSKI SISTEMI 46 Ako se koristi HOLD nain rada, HLDA je na visokom nivou, pa imamo 0, ona onemoguava gornje kolo, tj. imamo stanje visoke impedanse. WR izlaz (3statiki), uglavnom se koristi; i za njega priblino vrijedi sve kao i zaRDM/IO takoe je 3statiki izlaz, uglavnom se koristi u sistemu, za njega vrijedi slino kao i zaRD iWR. Ne koristi se tamo gdje ima U/I sklop.HLDAtojeizlazstandardnogtipa,uvijekjeili1ili0.Akosenekoristi odspojen je, a ako se koristi moe se baferovati na osnovu istih principa kao ALE.INTA takoe standardni izlaz i ako se ne koristi ostavlja se odspojen, a ako se koristi nekad ga treba baferovati kao za ALE i HLDA DT/R signal sa 3-statikim izlazom, ima priblian timing kao iM/IO i slino kao i on se definie DEN 3-statiki izlaz, s njim se slino postupa kao kod DT/R i M/IO

2)ADRESNA MAGISTRALA Adresa kod ovog p je 20 bita i oni se prenose preko signala p: AD0AD15 A16/S3A19/S6 BHE/S7 Svi ovi signali moraju da se prenose preko adresne magistrale, oni su pojavljuju u 1. ciklususvakogmainskogciklusa,morajusememorisatiuvanjskommemorijskom registru i voditi se na adresnu magistralu. Svi ovi ulazi su 3-statiki. Za upisivanje u vanjski adresni registar koristi se ALE signal. Za memorijske adrese moe se koristiti bilo koji paralelni stacionarni registar sa paralelnim ulazima i izlazima i oni se mogu koristiti kao pojedinani D-flip-flopovi. Ako bi se koristili pojedinani D-flip-flopovi, onda bi se moglo koristiti integrisano kolo 74273, koga ini 8 D-flip-flopova i onda bi bila potrebna 3 ovakva registra za memorisanje ostalih bita. MIKROPROCESORSKI SISTEMI 47 808674273 BHE/S7 BHE A19 A18 A17/S4A17 A16/S3A16 AD15A15 A14 A13ADRESNA A12MAGISTRALA A11 A10 AD9A9 AD8A8 AD71817 A7 AD617 16 A6 14 15 A5 13 12 A4 89 A3 76A2 45 A1 AD0 32 A0 ALE 1/67404 INTEL D7 Q7 D1 Q1 D0 Q0 CR D7 Q7 D1 Q1 D0 Q0 CR D7 Q7 D1 Q1 D0 Q0 CR kolo82828-bitniregistaribafer,sadri8D-flip-flopova,kojiimaju3-statike izlazeikojiseopisujusinhronosa1ulaznimsignalom.Povezujeseslinoovim kolimanaslici,aomoguavadovoenjeadresnemagistraleustanjevisoke impedanse, kad se p nalazi u HOLD stanju. MIKROPROCESORSKI SISTEMI 48 +VCC+VCC

CPU 8086 21xR21xR 21x10kO21x10kO BHE/S7BHE A19 A18 A17/S4 A17 A16/S3 A16 AD15A15 ADRESNA MAGISTRALA AD8 A8 DI - INPUT DO-OUTPUT AD7 812 A7 713 614 515 416 317 218 AD0119 A0 119 ALE ADRESNA MAGISTRALA HLDA JE JEDNOSJERNA SLIKA DI7 DO7 8282 DI1 DO1 DI0 DO0 STBOE DI7 DO7 8282 DI1 DO1 DI0 DO0 STBOE DI7 DO7 8282 DI1 DO1 DI0 DO0 STBOE Ovakola8282ujednovrebaferovanjeipovezivanjeviekolanaadresnu magistralu. Svaki od ovih registara u sebi ima jedan D-flip-flop. DIiDOi STB OE DQ CC CL 3)MAGISTRALA PODATAKA p operie sa 16-bitnim podacima i oni se prenose; magistrala podataka je od 16 bita.PodaciseprenoselinijamaAD0AD15.Oviprikljucimagistrale(ailinije) dvosmjerni su. AD0 AD15 imaju 3-statike izlaze. to se tie magistrale podataka MIKROPROCESORSKI SISTEMI 49 mora se voditi rauna koliko se drugih sklopova vezuje paralelno na magistralu, jer je nekadapotrebnoizvritibaferovanjetihsignala.Akoseradiojednostavnim sistemima kod kojih je na magistrali vezano 58 LPTTL, MOS ili CMOS kola, onda nijepotrebnobaferovatilinijemagistrale.UtakvomsluajusignaliAD0AD15 direktno se veu na magistrali podataka.LP low powerLPS low power shotky +VCC 16xR 808616x10kO AD15 D15 AD14 D14 AD13 D13 AD12 D12 D11 D10 D9MAGISTRALA D8PODATAKA D7 D6 D5 D4 D3 AD2 D2 AD1 D1 AD0 D0 R se vezuju na +, jer se smanjuje struja iz izvora napajanja kad su izlazi u stanju logike 1-ce, a smnjuje se faktor optereenja u odnosu kad su R na masi. Dodavanje R negativno utie na rad p i itavog sistema, naime smanjuje se faktor optereenja. Postojanjetihotpornikasmanjujestrujepunjenjaipranjenjaparazitnih kapacitivnosti na linijama magistrale podataka i to smanjenje je vee to je vrijednost otpornika manja. S druge strane, poveavanje R poveava parazitne kapacitivnosti na linijamamagistrale.Ijednoidrugopoveavakanjenjenamagistrali,tj.smanjuje brzinuradapisistemanamagistrali.Zbogtogasemoraodreditikompromisna vrijednostR,kojazavisiodukupnogbrojaparalelnovezanihsklopovanaliniji magistrale podataka i od potrebne brzine rada p, odnosno takt-frekvencije kojom se pobuuje p. Zavisno od tih uslova praktine vrijednosti otpornika R se kreu od 5 25 kO. Najee se u praksi uzima 10kO, a ako se desi da sa tim otpornostima sistem neispravnofunkcionie,problemseeliminiebaferovanjemlinijamagistrale podataka.Za sloenije sisteme linije magistrale podataka se moraju baferovati da bi se obezbjedila dovoljna snaga za pobuivanje svih prikljuenih kola. Za baferovanje magistralesekoristekolakojasezovudrajver/bafer.Ovakolamorajubiti dvosmjerna,imajuprikljukezaodreivanjesmjeraprenosa,kojimaseupravljaod stranep.Oniimaju3-statikeizlazedabiselinijemagistralepodatakadoveleu stanjevisokeimpedanse.Iakoseuprincipumogukoristitibilokojitipovi drajver/bafera, u praksi se najee koriste takva kola koja su prilagoena za primjene u p sistemima iz odreene p familije. U familiji INTEL-ovih p, jedno takvo kolo je 8286. To je 8-bitni bafer/drajver sa 3-statikim izlazima. Potrebna su 2 takva kola zabaferovanjemagistalepodataka.Tokoloimaprikljukezaodreivanjesmjera MIKROPROCESORSKI SISTEMI 50 prenosaiprikljukezadovoenjeizlazaustanjevisokeimpedanse. (bafer/drajverdrajver/bafer) +VCC +VCC 16xR 16xR 8086 16x10kO 16x10kO AD15D15 AD14D14 MAGISTRALA PODATAKA 812 713 614 515 416 317 218 AD11 19 D1 AD0+VCC 11 9 D0 R DT/R HLDA +VCC R DEN SLIKA A7 B7 A6B6 8286 A1B1 A0B0 T OE A7 B7 A6B6 8286 A1B1 A0B0 T OE T smjer prenosa T=1 AB T=0 AB OE omoguenje izlaza OE=0 izlaz omoguen OE=1 izlaz u stanu visoke impedanse Na izlazu svakog kola 8286 na prikljucima su: AiBi i=0,1,..,7

OVA LOGIKA ZOVE SE BAFER ILI DRAJVER ILI TRANSMITER (SAMO 1 OD KOLA JE OMOGUENO) T OE UPRAVLJAKA LOGIKA MIKROPROCESORSKI SISTEMI 51 Ako bi crtali zajedno adresnu i magistralu podataka imali bi kombinaciju slika i . Ako je sistem jednostavan izostave se baferi, tj. kola 8286 na prethodnoj slici. U velikimp sistemima, da bi se rasteretila zajednika magistrala podataka sistema, estosevrirazdvajanjenaviemagistrala.Obinosevriodvajanjememorijske magistrale i U/I magistrale i vri njihovo posebno baferovanje i tu se kao kola koriste baferi/drajveri i mogu se koristiti kola 8286. MEMORIJA Moe biti ROM i RAM tipa. To su poluprovodnike memorije u p.OrganizovanamemorijamoraposjedovatiROMinajeepostojidioRAM memorije za upis podataka. Potrebno je damemorija ima odgovarajuu brzinu rada, vrijeme pristupa treba da bude na nivou radap ili memorijamora da bude bra od p. MEMORIJA ROM TIPA Ovdjesememoriupodaci,programi,osnovniprogrami,programiopte namjeneisvispecijalizovaniprogrami.OrganizacijaROMzavisiodkarakteristika sistema i od korienih memorijskih kola. Mogu se koristiti memorije: ROM, PROM, EPROM, E2PROM.Nain povezivanja sa p zavisi od potrebnih kapaciteta ove memorije i od toga kakve upravljake signale zahtjevaju koriena memorijska kola.Jedna od memorija je UV EPROM 2716 (pretpostavimo da emo ovu koristiti). Brie se ultraljubiastom svjetlou,a programira se elektronskim putem. Kapacitet je 2kx8(2kB)(8-bitneelije).OvojememorijanMOStipasa1izvoromnapajanja VCC=+5V i naponom programiranja Vpp=+25V. 1` 24 223 1114 12 13 A7 VCC A6A8 A5A9 A4 VPP A3CS A2 A10 A1 PD/PGM A0O7 O0O6 O1O5 O2O4 GNDO3 A0 A10 adresni signali O0 O7 izlazi podataka Vpp napon programiranja PD/PGM za omoguenje izlaza i programiranje CS signal za omoguenje izlaza (za selektovanje memorijskih kola) MIKROPROCESORSKI SISTEMI 52 Dabisepodatakoitaoizovememorijetrebadovestiadresu,zatimgenerisati signal CS, to je omogueno pomou signala na ulazu PD/PGM. Takoe se upravlja oitavanjem. Nain radaPD/PGM CSVppO0O7 Oitavanje00+5VPodatak Onemoguenje izlazaX1+5VHI Onemoguenje izlaza (smanjena potronja) 1 X+5VHI memorija je neto sporija i to se koristi kod prenosnih ureaja ovo je normalni nain rada i on se uglavnom koristi OrganizovanjeipovezivanjeROMmemorijezavisiodkapacitetainaina adresiranja. Kod sistema samanjim kapacitetom koristi se linearno adresiranje, gdje sezagenerisanjesignalazamemorijskaelektronskakolakoristedirektnopojedini bitiadrese.Kodsloenihsistemasaveimbrojemkolakoristisetzv.dekodovano adresiranjeuzprimjenudekodera,kojinaosnovuadresnihbitageneriusignaleza selektovanje,tzv.adresneselekcionesignale.Poredadresnihsignalazagenerisanje potrebnih signala za ROMmemoriju, koriste se i upravljaki signali RD i M/IO, a da bimoglipristupitiviemiliniembyte-urijeikoristesesignaliBHEiA0.S obziromdajememorija8-bitna,zadobijanje16-bitnerijeikoristeseminimalno2 memorijska ipa, tako da se u 1 nalaze lokacije niih, a u drugom lokacije viih byte-ova rijei. 2kx16 bita kapacitet (4kx8) FF000H FFFFFH adresni prostor (posljednjih 4kB) MIKROPROCESORSKI SISTEMI 53 ADRESNA MAGISTRALA +VCC=5V 11 A1A11 10nF 10F

A0 +VCC BHE A12 10kO AS OVI KONDENZATORI SEA19 DODAJU U SAMO INTEGRISANO M/IOKOLO I TO ZBOG INDUKOVANJA RD SMETNJI UZ IZVOR NAPAJANJA (DA TO SPRIJEE) MAGISTRALA +VCC=5V PODATAKA 11 8 VCC A0A10VPP PD/PGM GND CS O0O7 VCC A0A10VPP PD/PGM GND CS O0O7 Kodveihkapacitetamemorije,zagenerisanjeadresnihselekcionihsignala koristesedekoderi.UpsistemusaINTELp,koristisenajeedekoderpod oznakom 8205 (isti je kao 74138, funkcionalno,iz iste serije). VCC=+5V 16 15 114 ULAZI213 312 411SIGNALIZA510OMOGUENJE 69 7 8 VDD Q0 A0Q1 A1Q2 A2Q3 E1 E2 E3 GND Q7 A0 A2 adrese E1 E3 ulazi za omoguenje Q0 Q7 izlazi (nadvueno dobije se nizak nivo kad je signal dekodovan) E1, E2 = 0 E3=1 omoguen izlaz, samo u ovom sluaju Pomou ovog kola se generiu potrebni adresni selekcioni signali za memorijske ipove, npr. za ROM memorije kapaciteta 4x16 bita u adresnom prostoru: FE000H FFFFFH Ondasezadekodovanjemoekoristitiovakavdekoder,pasupotrebna4 integrisana kola 2716. IZLAZI MIKROPROCESORSKI SISTEMI 54 A1A11 11 A0 BHE D0D7 8 +VCC

R=10kO11 RD A12 A13 A14 A15A16 AS1

A17 A18 A1911 M/IO 8 D8D15 11 8 A0Q7 A1 A0Q6 E1

E2 Q1 E3Q0 A0A10 PD/PGM CS2716 O0O7

O0O7 A0A10 PD/PGM CS2716 O0O7

O0O7 A0A10 PD/PGM CS2716 O0O7

O0O7 A0A10 PD/PGM CS2716 O0O7

O0O7 Memorije su sada veeg kapaciteta i jednostavnije su za povezivanje. MEMORIJA RAM TIPA Tojedrugidiomemorijeukojemsedrepodaciimeupodaci.Moguse koristiti2tipa:statikeidinamike.Statikesekoristeusistemusamanjim kapacitetom,adinamikesaveimkapacitetom.Realizacijazavisiodpotrebnog kapaciteta,korienihmemorijskihkolaiadresnogprostora.Posmatramostatiku memoriju RAM tipa u nMOS tehnologiji, pod oznakom 2114, kapaciteta 1kx4bita. MIKROPROCESORSKI SISTEMI 55 118 217 811 910 A6VCC A5A7 A4A8 A3A9 A0I/O1 A1I/O2 A2I/O3 CSI/O4 GND WE A0 A9 adresni ulazi I/O1 I/O4 izlazi podataka CS ulaz za omoguenje upisivanja ili oitavanja WE ulazni signal za omoguenje upisivanja podataka Nain radaWECSI/O1 I/O4 oitavanje10podatak iz memorije upisivanje00podatak u memoriju onemoguen izlaz/ulaz X1HI (visoka impedansa) Za generisanje WE i CS koriste se RD, WR i adresni signali. Ovo nije samo za p sisteme, pa nije jednostavno generisati signal za selektovanje. Za generisanje WE moesedirektnodovestiWRazagenerisanjeCSpotrebnajeodreenalogika. Najjejdnostavnije se taj signal moe generisati ovako:

WRAS ADRESNI SLEKCIONI SIGNAL, CSKOJI SE DOBIJA NA OSNOVU ADRESERDLOKACIJA U TOM MEMORIJSKOM IPU AS Dabisedobilememorijskelokacijesa16bitapotrebnojekoristiti4ovakva ipa.KakoesegenerisatisignalASzavisiodadresnogprostoraukomeebiti RAMmemorijaiodkapacitetaRAMmemorije.Ovdjesetakoemoekoristiti linearno i dekodovano adresiranje. 1kx16 kapacitet u memorijskom prostoru 00000H 007FFH (koristiemo adresiranje bez dekodera) MIKROPROCESORSKI SISTEMI 56 A1A10 +VCC=5V

10nF 10F A0 BHE

D0D3 4 D4D74+VCC A11 A12AS CSL A19

M/IOCS RDCSH+VCC R +VCC 4 D8D11 R +VCC D12D154 WR VCC AOA9 2114 WE GND CS I/O1I/O4 VCC AOA9 2114 WE GND CS I/O1I/O4 VCC AOA9 2114 WE GND CS I/O1I/O4 VCC AOA9 2114 WE GND CS I/O1I/O4 Moe se koristiti dekodovano adresiranje. Najee se koristi isti dekoder 8205 naistimprincipimakaoikodROMmemorijezagenerisanjeadresnogselekcionog signala AS. Samo generisanje signala za selektovanje memorijskog kola realizuje se po principima koji vrijede za RAM memoriju.2kx16 bita kapacitet u adresnom prostoru 00000H 00FFFH potrebno je 8 kola 2114; mogla bi se koristiti sljedea logika za generisanje signala za selektovanje memorijskih kola uz korienje dekodera: A0 AS1 CSL1 A11 A12ZA NIIH 1K RIJEI A14 A13(4X2114) A15AS2 CSH1 A16BHE A17 A18 A0A19 CSL2 WRRD M/IO ZA VIIH 1K RIJEI (4X2114) CSH2 BHE A0 Q0 A1 Q1 A2 Q2 E1 E2 Q6 E3 Q7 MIKROPROCESORSKI SISTEMI 57 ULAZNI I IZLAZNI SKLOPOVI Ulazniiizlaznisklopoviveuseparalelnonamagistralupodatakai onemoguavaju prenos podataka izmeu p i vanjskih sklopova. Bez obzira koja kola se koriste kao ulazna i i zlazna ona moraju da zadovoljavaju odreene zahtjeve: 1 paralelno se povezuju na zajedniku magistralu 2 ulazna kola i sklopovi moraju biti sa 3-statikim izlazima, jer se njihovi izlazipovezujunazajednikumagistralu.Takolamogu,anemoraju sadravati registar, to zavisi od konkretne periferije (ulaza). 3izlaznakolaisklopposjedujuuglavnomregistar,jerseunjihupisuje podatakizp,aondavodinaizlazniureaj,patakvakolaposjeduju paralelni stacionarni registar 4iulaznaiizlaznakolamorajuimatimogunostselekcijesamou odgovarajuem kratkom vremenskom trenutku, kad su ona adresirana i kad je potrebno izvriti prenos podataka izmeu njih i p S obzirom da neki p (takav je i 8086) mogu da koriste i memorijski preslikani i izolovani U/I prenos, nain povezivanja ulaznih i izlaznih sklopova u odreenoj mjerizavisi od naina U/I prenosa, koji se koristi. ULAZNI SKLOPOVI Kao ulazni sklopovi mogu se koristiti standardna integrisana kola sa 3-statikim izlazima ili posebno projektovana kola prilagoena primjeni u odreenojp familiji. Zavisno od ulazne periferne jedinice sa kojom se vri povezivanje, ulazni sklop moe posjedovatiistacionarniparalelniregistar.Akoperifernajedinicaposjedujeregistar nasvojimizlazima,ondaulaznisklopnemoraposjedovatiregistariobrnuto.U praksisezapovezivanjekoristeisloeniprogramabilniulazno-izlaznisklopovi, prilagoeni za povezivanje sa p bez obzira na tip sklopa koji se koristi. Za njegovo upravljanje se koriste adresni signali zajednike magistrale i upravljaki signali RD i M/IO i INTA sa upravljakim magistralama.Primjer: nain povezivanja jednostavnih ulaznih sklopova. Tu korieni principi vrijedeizasloenijesklopove.Odjednostavnihsklopovanajeesekoristeulazni registri sa 3-statikim izlazima i tzv. ulaz U/I port. Najee se koristi registar 8282, a U/Iportjerealizovankao8212.Odsloenijihsenajeekoristiprogramabilni periferni interfejs PPI 8255.Sluaj:memorijskipreslikanU/Iprenos.Akosekoristiregistar8282,treba koristiti 2 takva registra za prenos podataka od 16 bita. Za adresiranje se koriste biti saadresnemagistraleslinokaokodadresiranjamemorijskihkola;samisignaliza selektovanjeregistarageneriusenaosnovuadresnihiupravljakihsignala,koje generie procesor. MIKROPROCESORSKI SISTEMI 58

8282 16 D0D15 88 A0 OEL (CSL) AS RD BHE OEH (CSH) 88

M/IO HLDA DO0DO7 OE8282 STB DI0DI7 DO0DO7 OE8282 STB DI0DI7 Q0Q7 Q8Q15 STBULAZNI UREAJ AS adresni selekcioni signal, generisan na osnovu adrese ovog ulaznog sklopa (slinokaoikodmemorijskognajeekorienogdekoderailinekodovanog direktnog adresnog bita) Ako se koristi HOLD nain rada koristi se HLDA.Ulazno-izlaznisklopoviseposmatrajukaomemorijskisklopovi.Akobise koristioizolovaniU/Iprenospovezivanjenamagistralubilobiidentino,jedinose ovi selekcionisignaliOELiOEH generiu neto drugaije,zavisnood toga koji tip ulazne instrukcije se koristi: da li onaj koji ima adresu od 8 ili 16 bita, tako da e se adresniselekcionisignalASgenerisatiu zavisnosti od toga(ilikorienjemsamo8 bita ili svih 16 bita).Poto je pri izvravanju ulaznih instrukcija signal M/IO na niskom nivou, onda nije potreban invertor na ulazu M/IO (kao na ovoj slici), a AS se sad generie ili na osnovu 8 bita ili kao ovdje na osnovu 16 bita (ako je adresa od 16 bita).U/Iport8212je8-bitnisklopkojiomoguavarealizacijuulaznogiliizlaznog prenosa;unjegovomsastavuje8-bitniregistarsa3-statikimizlazima,logikaza omoguavanjeselektovanjaiupisivanjailioitavanjai1bitkojipokazujedali postojipodatakuregistru.Tajbitkojipokazujedalipostojipodatakkoristiseza sinhronizaciju izmeu p i porta, odnosno U/I ureaja. 124 223 1114 12 13 DS1 VCC MD INT DI1 DI8 DO1DO8 DI2 DI7 DO2DO7 DI3 DI6 DO3DO6 DI4 DI5 DO4 DO5 STB CLR GNDDS2 MIKROPROCESORSKI SISTEMI 59 DI1 DI8 ulazi podataka DO1 DO8 izlazi podataka DS1, DS2 ulazni signali za selektovanje kola MD ulaz za izbor naina rada STB ulazni signal za upis podataka u registar INTsignalkojipokazujedapostojipodatakuregistru(naniskomnivou-postoji podatak u registru) CLR signal za brisanje registra i izlaza INT Ako je potrebno izvriti prenos rij