Arhitektura mikrosistemaAntifuzeSturktura:
provodnik-dijalektrik-provodnikProgramiranjem postaje permanentni
spoj
Arhitektura mikrosistema
*Na Sl. 218 je prikazana klasifikacija integrisanih kola prema
stilu projektovanja. Na prvom nivou klasifikacije nalaze se
standardna IC i aplikaciono-specifina integrisana kolim ili ASIC
(od Application-Specific Integrated Circuit). IC fiksne funkcije,
kao to su komponente iz serije 7400 su primer standardnih IC. Za
razliku od standardnih IC, iju funkciju definie proizvoa, funkciju
ASIC kola definie projektant. Napomenimo da se PLD kola mogu
svrstati u obe kategorije. Sa jedne strane, PLD su standardne
komponente, jer se proizvode u masovnim serijama za unapred
nepoznatog kupca. Sa druge strane, PLD se mogu klasifikovati i kao
vrsta ASIC kola, zbog mogunosti projektanta da definie njihovu
funkciju. *Danas postoji vie razliitih tipova, komercijalno
dostupnih tipova PLD komponenti. Istorijski gledano, prva takva
kola bila su programabilna logika polja ili PLA (Programmable Logic
Array). Principijelna blok ema PLA kola prikazana je na Sl. 24.
Koncept strukture PLA kola zasnovan je na injenici da se bilo koja
logika funkcija moe realizovati u vidu zbira logikih proizvoda. S
toga glavni deo PLA kola ine dve logike mree: AND mrea u kojoj se
formiraju logiki proizvodi i OR mrea na ijim izlazima se dobijaju
logike sume. Kao to je prikazano na Sl. 24, ulazi PLA x1, , xn
prolaze kroz skup bafera i invertora kako bi se za svaki ulaz pored
njegove prave generisala komplementarna vrednost. U AND mrei
generie se skup proizvoda P1, , Pk. Svaki od ovih proizvoda moe se
konfigurisati tako da realizuje bilo koju AND funkciju promenljivih
x1, , xn i njihovih komplemenata. Formirani proizvodi su ulazi u OR
mreu koja generie izlaze f1, , fm. Svaki izlaz moe biti
konfigurisan tako da realizuje bilo koju sumu proizvoda P1, , Pk.
*Na Sl. 25(a) prikazana je detaljnija blok ema jednog PLA kola
malog obima. PLA sa Sl. 25(a) ima tri ulaza, etiri proizvoda i dva
izlaza. Svako AND kolo u AND mrei ima est ulaza, od kojih svaki
odgovara pravoj ili komplementarnoj vrednosti jednog od tri ulaza.
Ulazne veze AND kola su programabilne u smislu da se po potrebi
mogu raskinuti. Talasasta linija ukazuje da izmeu AND kola i
odgovarajueg ulaznog signala postoji veza, a prekinuta linija da
veza ne postoji. Ulazi AND kola koji su nepovezani deluju kao
logike 1-ce i tako ne utiu na funkciju kola. U PLA kolu sa Sl.
25(a), AND kolo koje generie proizvod P1 spojeno je sa ulazima x1 i
x2. Stoga vai P1=x1x2. Slino, P2=x1x3`, P3=x1`x2`x3 i P4=x1x3.
Programabilne veze takoe postoje i u OR mrei. Izlaz f1 spojen je sa
proizvodima P1, P2 i P3 i zbog toga realizuje funkciju f1= x1x2 +
x1x3` + x1`x2`x3. Slino, vai f2 = x1x2 + x1`x2`x3 + x1x3. Drugaijim
programiranjem prekidaa, PLA kolo je moglo da realizuje i neku
drugu funkciju promenljivih x1, x2 i x3. Pri tome, jedino
ogranienje potie od veliine AND mree koja, za komponentu sa Sl.
25(a) sadri etiri AND kola i zato moe da generie samo etiri
razliita proizvoda. Dakle, PLA sa Sl. 25(a) moe da realizuje bilo
koju funkciju tri promenljive koja se moe izraziti u obliku sume
najvie etiri proizvoda. Komercijalno dostupna PLA kola poseduju vee
dimenzije od kola sa Sl. 25(a). Tipini parametri su komponente sa
16 ulaza, 32 proizvoda i 8 izlaza.Sl. 25(a) jasno ilustruje
funkcionalnu strukturu PLA kola. Meutim, ovakav nain crtanja nije
podesan za vee PLA strukture. U tehnikoj literaturi uobiajeno je da
se struktura PLA kola prikazuje na nain kao na Sl. 25(b). Svako AND
logiko kolo predstavljeno je jednom horizontalnom linijom spojenom
sa simbolom AND kola. Vertikalne linije simboliu mogue ulaze u AND
kola, a znak X oznaava postojanje veze na odgovarajuem ulazu AND
kola. Koristei ovu simboliku, AND mrea u PLA kolu sa Sl. 25(b)
realizuje iste proizvode kao i AND mrea sa Sl. 25(a). OR logiko
kolo predstavlja se na slian nain: vertikalna linija u spoju sa
simbolom OR kola. U preseku ovih linija i izlaza AND kola mogu se
formirati programabilne veze. Raspored programabilnih veza u PLA
strukturi sa Sl. 25(b) odgovara funkcijama f1 i f2 sa Sl. 25(a).
*Kod PLA strukture obe mree, AND i OR, su programabilne. U poetnom
periodu razvoja PLD kola, glavni problemi u fabrikaciji ovakvih
struktura ticali su se implementacje programabilnih prekidaa. Na
tadanjem nivou razvoja tehnologije, nije bilo lako realizovati
programabilne prekidae. Oni su takoe znaajno poveavali kanjenje
signala kroz kolo. Ovi nedostaci doveli su do razvoja sline
programabilne strukture kod koje je AND mrea programabilna, a OR
fiksna. Takva struktura poznata je pod skraenicom PAL (Programmable
Array Logic Programabilni logiki niz). Zbog manjeg broja
programabilnih prekidaa, proizvodnja PAL-a bila je jednostavnija, a
time i jeftinija, pa su u praktinim primenama PAL kola brzo postala
popularna. Na Sl. 26 prikazan je PAL sa tri ulaza, etiri proizvoda
i dva izlaza. Proizvodi P1 i P2 fuksno su povezani na jedno, a
proizvodi P3 i P4 na drugo OR kolo. PAL sa Sl. 26 je tako
programiran da realizuje funkcije f1 = x1x2x3` + x1`x2x3 i f2 =
x1`x2` + x1x2x3. U poreenju sa PLA sa Sl. 25, PAL poseduje manju
fleksibilnost: dok PLA dozvoljava do etiri proizvoda po OR kolu, OR
kola kod PAL imaju samo dva ulaza. Smanjena fleksibilnost donekle
je kompenzovana dostupnou PAL kola sa razliitim brojem ulaza i
izlaza i razliitim brojem ulaza u OR kola. *Struktura PAL16L8 kola
prikazana je na Sl. 12. Kolo poseduje 10 ulaznih, 2 izlazna i 6
ulazno/izlaznih (U/I) pinova. Svaki od 6 U/I pinova se moe
koristiti bilo kao ulaz ili izlaz, tako da u krajnjim sluajevima
kolo moe da ima 16 ulaza i 2 izlaza, ako se svi U/I pinovi koriste
kao ulazi, odnosno 10 ulaza i 8 izlaza, ako se svi U/I pinovi
koriste kao izlazi. Programabilna AND matrica je dimenzija 32x64,
to znai da ima 32 ulaza i generie 64 logikih produkta. Logiki
produkti su grupisani u 8 grupa od po 8 produkata. Sedam produkta
iz svake grupe se sumira pomou jednog OR kola, dok osmi produkt
upravlja trostatikim baferom koji povezuje izlaz OR kola sa
pripadajuim pinom. Da bi se U/I pin koristio kao ulaz potrebno je
da izlaz odgovarajueg trostatikog bafera bude postavljen u stanje
visoke impedanse. Treba uoiti da u sluaju konfiguracije U/I pina
kao ulaza, logiki produkti pridrueni toj poziciji ostaju
neiskorieni. Logike funkcije koje se generiu na pozicijama U/I
pinova koji su konfigurisani kao izlazi se vraaju u AND matricu,
gde se mogu kombinovati sa drugim ulazima u cilju formiranja
sloenijih logikih funkcija. *ROM je programabilno AND-OR polje kod
koga je AND mrea fiksna, a OR programabilna. Realizacija logikih
funkcija pomou ROM-a zasnovana je na poznatom stavu iz Bool-ove
algebre da se svaka logika funkcija moe predstaviti u vidu sume
potpunih proizvoda (tj. minterma). Kod ROM-a sa n ulaza, fiksna AND
mrea generie sve mogue minterme n promenljivih, dok se u OR mrei,
programiranjem prekidaa, sumiraju samo oni mintermi koji ulaze u
izraz za sumu minterma konkretne logike funkcije. Na taj nain, ROM
sa n ulaza i m izlaza moe da realizuje bilo koji sistem od m
logikih funkcija od n promenljivih. Struktura ROM-a sa 3 ulaza i 2
izlaza prikazana je na Sl. 28. Fiksni spojevi u AND matrici
naznaeni su kvadratima, a programabilni prekidai u OR matrici
krstiima. Raspored zatvorenih prekidaa u OR mrei je takav da ROM
realizuje identine funkcije, f1 i f2, kao i PLA sa Sl. 25(b) U
optem sluaju, kod ROM-a sa n ulaza i m izlaza fiksna AND mrea se
sastoji od 2n n-ulaznih AND kola, a OR mrea od m 2n-ulaznih OR
kola. Svako AND kolo u AND mrei je u fiksnom spoju sa jednom
kombinacijom ulaza i njihovih komplemenata, formirajui tako jedan
minterm. Drugim reima, AND matrica ima funkciju binranog dekodera
n/2n. *Konfigurabilnost PLD kola omoguena je postojanjem internih
programabilnih taka koje, u sutini, predstavljaju prekidake
elemente koji se mogu programirati tako da se ponaaju kao
kratko-spojeni ili otvoreni prekidai. U fazi programiranja kola,
signali koji se dovode na ulaz kola otvaraju i zatvaraju
programabilne take (elektronske prekidae) i na taj nain ostvaruju
eljene oblike povezivanja internih komponenta.Kod prvih PLD kola za
realizaciju programabilnih prekidaa korieni su poluprovodniki
osigurai. Inicijalno svi osigurai su "nesagoreni". Pobuivanje kola
neto viim naponima od radnih uslovljava da kroz PLD protiu velike
struje. Kao posledica, veze koje formiraju osigurai se raskidaju.
Treba pri ovome naglasiti da ne postoji metod za rekonstrukciju
(obnavljanje) stanja prekidaa, tj. njegovo sagorevanje je trajno
ili bespovratno. Tipian predstavnik ovakvih kola je programabilni
ROM ili PROM.Danas, kod SPLD, za realizaciju programabilnih
prekidaa, preovladavaju tehnologije zasnovane na tranzistorima sa
izolovanim gejtom (floating-gate) EPROM ili EEPROM tipa. Radi se o
istoj tehnologiji koja se sree kod EPROM i EEPROM memorija.
Programabilni prekida je tranzistor sa izolovanim gejtom (EPROM
tranzistor), koji se, programiranjem, moe permanentno zakoiti.
EPROM tehnologija omoguava reprogramiranje PLD kola, odnosno prua
mogunost da se p Komercijalno dostupne SPLD komponente sadre i do
vie hiljada programabilnih prekidaa. Zbog toga je praktino nemogue
da korisnik pojedinano definie stanje svakog prekidaa, ve se za tu
namenu koriste specijalizovani CAD alati. Korisnik najpre kreira
izvorni PLD fajl koji sadri tekstualni opis eljene funkcije, u vidu
logikih funkcija, tabela istinitosti, tabela stranja (Sl. 29(a)).
Dodatne konstrukcije omoguavaju korisniku da definie i druge
progamabilne opcije kola, kao to je tip izlaz (registarski ili
kombinacioni). Izvorni PLD fajla se obrauje CAD alatom, koji
koristi bazu informacija sa detaljima o internoj strukturi
razliitih tipova SPLD kola. Nakon to je korisnik izabrao tip
komponente koju eli da koristi, alat analizira izvorni fajl i
obavlja logiku minimizaciju kako bi se osiguralo optimalno
iskorienje raspoloivih resursa komponente. Kao izlaz, alat generie
izlaznu datoteku, tzv. datoteku za programiranje, koja sadri mapu
osiguraa, sa upisanim stanjem svakog prekidaa u kolu (Sl. 29(b)).
Raunar na kome se izvrava CAD alat povezan je kablom sa ureajem
koji se zove programator (Sl. 29(c)). SPLD komponenta se postavlja
u programator, a datoteka za programiranje se iz raunara preko
kabla prenosi u programator. Programator postavlja SPLD u reim
programiranja i pojedinano konfigurie svaki prekida. Proces
programiranja moe da traje i do nekoliko minuta. Obino, nakon
zavrenog programiranja programator automatski oitava stanja svih
prekidaa i proverava da li je ip ispravno programiran. Nakon
verifikacije, SPLD ip je spreman za ugradnju u ciljni sistem, najee
na tampanu plou. SPLD kola se obino ne leme direktno na tampanu
plou ve se postavljaju u posebno kuite, tzv soket, kako bi
naknadno, ako se javi potreba, mogli lako da se reprogramiraju
nekom drugom funkcijom. *Primena SPLD kola ograniena je na
realizaciju relativno jednostavnih digitalnih sistema. Ukupan broj
ulaza i izlaza kod komercijalno dostupnih PLA i PAL nije vei od 32.
Ako digitalni sistem zahteva vei broj ulaza i izlaza, ili ako je
njegova funkcija isuvie sloena da bi se realizovati u jednom
PLA/PAL ipu, projektant moe da postupu na jedan od sledea dva
naina: (1) podeli sistem na vie jednostavnijih delova i svaki deo
realizuje jednim PLA/PAL kolom, ili (2) upotrebi dugaiji tip PLD
kola, poznat pod nazivom sloena PLD kola ili CPLD (od Complex
PLD).CPLD je integrisano kolo koje sadri vei broj programabilnih
logikih blokova meusobno povezanih preko zajednike programabilne
prekidake matrice. Svaki programabilni logiki blok po strukturi je
slian PLA ili PAL. Na Sl. 210 je prikazan primer CPLD strukture
koja se sastoji od etiri programabilna logika bloka (PLB). Svaki
PLB je, sa jedne strane, povezan na programabilnu prekidaku matricu
(PPM), a sa druge na U/I blok preko koga se ostvaruje sprega sa
ulazim i izlaznim pinovima ipa *Za realizaciju vei sistema,
uobiajeno se koristi drugaiji tip PLD komponenti sa daleko veim
logikim kapacitetom poznate pod nazivom FPGA (Field Programmable
Gate Array). Arhitektura FPGA kola nije zasnovana na prekidakim
mream, ako to je to sluaj sa drugim tipovima programabilnih
komponenti. Umesto toga, kod FPGA se za ralizaciju logikih funkcija
koriste logiki blokovi. Na Sl. 212 je prikazana uoptena struktura
FPGA kola, koju ine tri glavana tipa resursa: (1) logiki blokovi,
(2) U/I (ulazno/izlazni) blokovi za spregu sa pinovima i (3) veze i
programabilni prekidai. Logiki blokovi su rasporeeni u
dvodimenziono polje, dok su veze i prekidai smeteni u
horizonatalnim i vertikalnim kanalima za povezivanje. Kanali sadre
veze i programabilne prekidae putem kojih se ostvaruje eljeno
interno povezivanje logikih blokova. Progamabilni prekidai su
grupisani u blokove (oznaeni na Sl. 212 kao zatamljeni kvadrati).
etiri bloka prekidaa koji okruuju logiki blok, slue za spregu
ulaznih i izlaznih prikljuaka logikog bloka sa vezama iz
vertikalnih i horizontalnih kanala (veze nisu prikazane na Sl.
212). Blokovi prekidaa pozicionirani dijagonalno u odnosu na logike
blokove slue za meusobno povezivanje horizontalnih i vertikalnih
veza. Programabilne veze takoe postoje i izmeu U/I blokova i
internih veza.FPGA kola omoguavaju realizaciju digitalnih sistema
sloenosti od nekoliko desetina hiljada do nekoliko miliona
ekvivalentnih gejtova. Sa tako velikim logikim kapacitetom na
raspolaganju, primena FPGA kola nije ograniena samo na realizaciju
relativno jednostavnih digitalnih struktura, kao to je to sluaj kod
SPLD i CPLD, ve pruaju mogunost realizacije kompletnih sistema na
jednom ipu zasnovanih na mikroporocesoru. Takoe, savremena FPGA
kola poseduju ugraenu RAM memoriju i specijalizovane module, kao to
su mnoai, komunikacioni kontroleri i sl. Dva primera FPGA kola su
komponente FLEX 10K, firme Altera, i XC4000, firme Xilinx. FPGA
kola su dostupna u pakovanjima sa po nekoliko stotina pinova.
*Logiki blok FPGA kola tipino ima manji broj ulaza i jedan izlaz.
Mada postoje i drugaija reenja, najee korieni logiki blok je tipa
look up tabela (tabela pretraivanja), ili LUT. LUT sadri memorijske
elije i moe da realizuje samo jednostavne funkcije. Svaka
memorijska elija sadri jednu logiku vrednost, 0 ili 1. LUT blokovi
se razlikuju po veliini, gde se pod veliinom podrazumeva broj
ulaza. Na Sl. 213(a) je prikazana struktura jednostavnog LUT bloka,
sa samo dva ulaza x1 i x2 i jednim izlazom f. Ovaj LUT blok moe da
realizuje bilo koju logiku funkciju dve promenljive. S obzirom da
tabela istinitosti za dve promenljive ima etiri vrste, LUT ima
etiri memorijske elije. Svaka memorijska elija odgovara jednoj
vrsti tabele istinitosti. Ulazne promenljive x1 i x2 se koriste kao
selekcioni ulazi tri multipleksera, koji zavisno od vrednosti x1 i
x2 na izlaz f prosleuju sadraj jedne od etiri elije. *Realizaciju
logikih funkcija u LUT bloku, razmotriemo na primeru funkcije f1
definisanu tabelom istinitosti sa Sl. 213(b). Funkcija f1 se moe
zapamtiti LUT bloku na nain kao na Sl. 213(c). Kada je x1=x2=0, na
izlaz LUT bloka prenosi se sadraj prve gornje elije, koja odgovara
prvoj vrsti tabele istinitosti (x1x2=0). Slino, za svaku
kombinaciju vrednosti promenljivih x1 i x2, logika vrednost zapaena
u memorijskoj eliji koja definie izlaz LU-a, identina je izlaznoj
vrednosti odgovarajue vrste tabele istinitosti.*Na Sl. 216 je
prikazna deo FPGA kola programiran tako da realizuje neku konkretnu
funkciju. FPGA sadri dvo-ulazne logike blokove i kanale za
povezivanje sa po etiri veze u svakom. Slika, takoe prikazuje
programirani sadraj LUT blokova i programirana stanja prekidaa.
Programabilni prekidai su prikazani znakom X. Crni prekidai su
otvoreni, a sivi zatvoreni, tj. ine spoj izmeu vertikalne i
horizontalne veze. Tabele istinitosti programirane u LUT blokove iz
gornjeg reda odgovaraju funkcijama: f1 = x1x2 i f2 = x2x3. Logiki
blok desno u donjoj vrsti, programiran je tako da realizuje
funkciju: f = f1 + f2 = x1x2 + x2x3.
