Projektovanje ola Projektovanjedigitalnih integrisanih kolaleda.elfak.ni.ac.rs/education/PEK_stari/literatura/predavanja_PDIK/PDIK 1 od 14 (Uvod... · 1 Projektovanje digitalnih integrisanih

1

Projektovanje digitalnih integrisanih kola

Prof. Dr Predrag Petković,Prof. Dr Milunka Damnjanović

Mr Miljana Sokolović

Katedra za elektronikuElektronski fakultet Niš

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

2

Projektovanjedigitalnih integrisanih kola

Sadržaj:I. Uvod - sistem projektovanja

II. Analiza kola primenom računara

III. Optimizacija el. kola

IV. Logička simulacija


Sadržaj:I. Uvod

II. CMOS Proces

III. Potpuno projektovanje po narudžbini

IV. Delimično projektovanje po narudžbini

3

I. Uvod – da se podsetimo

Sadržaj:1. Osnovni pojmovi 2. Stilovi projektovanja3. Izbor stila projektovanja4. Automatizacija projektovanja


4

1. Osnovni pojmovi

1.1 Definicija1.2 Faze projektovanja1.3 Projektovanje u užem smislu1.4 Aspekti projektovanja


5

1.1 Definicija

Projektovanje (el. kola) podrazumevaskup aktivnosti koje od opisa željenefunkcije kola dovode do realizacijeprototipa.

Ove aktivnosti rezultiraju potpunomdokumentacijom neophodnom da bi kolo ušlo u redovnu proizvodnju


6

1.1 Definicija

DOMENI opisa projekta

1. Funkcionalni opis Šta kolo/sistem radi(opis ponašanja)

2. Strukturni opis Čime se ostvaruje 3. Fizički opis Kako izgleda


Kako se opisuje projekat?

7

1.1 Definicija

NIVOI opisa projektaZavise od toga ŠTA opisujemoDigitalni sistem (PC ili digitalno kolo)

1. Sistemski2. Algoritamski3. RTL4. Logički5. Električni



8

1.1 Definicija



n+n+S

GD

+

KOMPONENTA

KOLO

GEJT

MODUL

SISTEM

9

1.1 Definicija


Ravan projektovanja između ose domena i ose nivoa (apstrakcije)

Funkcionalni(ponašanje)

nivo apstrakcije

Algoritamski (modu )

istemsk

stem

S

i (si)

(RTL

registri)

Logicki (gejt)

l

i

E ektricn

(kolo)

Strukturni

Fizicki

dom

en

10

1.1 Definicija

Na osnovu čega se procenjuje uspešnost projektovanog kola?

• Cena• Pouzdanost• Brzina (kašnjenje,radna frekvencija) • Disipacija snage• Potrošnja energije• Mogućnost skaliranja sa promenom

tehnologije


11

1. 2 Faze projektovanja


Uno enje zahteva

Projektovanje

Izrada prototipa

Kvalifikacija zaproizvodnju

š

12

1. 3 Projektovanje u užem smislu


Sinteza

Verifikacija

SintezaProjektovanjelogicke i

e lektricne šeme

Fizickoprojektovanje

Verifikacija

Sinteza

Verifikacija

Sinteza

Verifikacija

13

1.4. Aspekti projektovanja

a) Tehnološki aspekt projektovanjab) Sistemski aspekt projektovanjac) Aspekt testiranjad) Ekonomski aspekt e) Pravni aspektf) Ekološki aspekt projektovanja


14




15

Tehnološki aspekt projektovanja


Murov zakon (1965)Broj tranzistora na čipu udvostručava se svakih 18-24 meseci

1 61 51 41 31 21 11 0

9876543210

1959

1960

1961

1962

1963

1964

1965

1966

1967

1968

1969

1970

1971

1972

1973

1974

1975

LOG

2 OF

THE

NU

MB

ER O

FC

OM

PON

ENTS

PER

INTE

GR

ATE

D F

UN

CTI

ON

Electronics, April 19, 1965.

16



Murov zakon primenjen na mikroprocesore

400480088080

8085 8086286

386486 Pentium® proc

P6

0.001

0.01

0.1

1

10

100

1000

1970 1980 1990 2000 2010Godina

Bro

j tra

nzis

tora

x 1

000

Porast 2X za 1.96 godina!

Broj tranzistora u vodećim mikroprocesorimaudvostručava se na svake 2 godine

Broj tranzistora u vodećim mikroprocesorimaudvostručava se na svake 2 godine

17



40048008

80808085

8086286

386486 Pentium ® procP6

1

10

100

1970 1980 1990 2000 2010Godina

Dim

enzi

ja č

ipa

(mm

)

Godišnji rast ~7%Rast za 10 godina ~2X

Dimenzija čipa raste 14% da bi se zadovoljio Murov zakonDimenzija čipa raste 14% da bi se zadovoljio Murov zakon

18



P6Pentium ® proc

48638628680868085

8080800840040.1

1

10

100

1000

10000

1970 1980 1990 2000 2010Godina

Frek

venc

ija(M

hz)

Radna frekvencija mikroprocesora udvostručava se na svake 2 godineRadna frekvencija mikroprocesora udvostručava se na svake 2 godine

Udvostručava se na 2 godine

19



P6Pentium ® proc

486386

2868086

808580808008

4004

0.1

1

10

1971 1974 1978 1985 1992 2000Godina

P (W

)

Snaga i dalje rasteSnaga i dalje raste

20



5KW 18KW

1.5KW 500W

4004800880808085

8086286

386486

Pentium® proc

0.1

1

10

100

1000

10000

100000

1971 1974 1978 1985 1992 2000 2004 2008Godina

P (W

)

Napajanje i disipacija snage postaće veliki problem!Napajanje i disipacija snage postaće veliki problem!

21



400480088080

8085

8086

286 386486

Pentium® procP6

1

10

100

1000

10000

1970 1980 1990 2000 2010Godina

Gus

tina

snag

e(W

/cm

2)

Ringla

NuclearniReaktor

RaketniMotor

Gustina snage je velika i čip se grejeGustina snage je velika i čip se greje

22




23

Sistemski aspekt projektovanja


24




25

Aspekt testiranja


Odgovor na pitanje da li su zadovoljeni projektni zahtevi

Ne unosi novu vrednost

26

Aspekt testiranja


Pravilo 10x1

Troškovi testiranja po defektu

test

iran

jeko

mpo

nena

ta

test

iran

jepl

oca

test

iran

jesi

stem

a

1

10

100

27

Aspekt testiranja


Testiranje komponente u

fazi proizvodnje

28

Aspekt testiranja


Projektovati kolo koje može lako da se testira – testabilno

Design For Testability (DFT)

29


a) Tehnološki aspekt projektovanjab) Sistemski aspekt projektovanjac) Aspekt testiranjad) Ekonomski aspekte) Pravni aspektf) Ekološki aspekt projektovanja


30

Ekonomski i pravni aspekt


Zadatak svih fabrika na svetu je da proizvode samo jadan ‘artikal’

31



32



Fiksni troškoviVreme i cena projektovanjaCena izrade maskeOstali fiksni troškovi (zakupnina prostora, ...)

Proporcionalni troškoviCena urošenog materijala (silicijuma), pakovanja (kućišta), testiranjaProporcionalni veličini serijeProporcionalni površini čipa

12.10.2006

33



Raste cena fiksnih troškova

34



Na porast fiksnih troškova utiče rast troškova projektovanja:

Projektanti su skupi i postaju skuplji• obrazovanje• uslovi rada• uslovi života

Investicije u novi hardverInvesticije u novu softver ($100 000)

35



Cena jednog peleta

pelet (die)

Ploča (Wafer)

From http://www.amd.com

36



Prinos po pločici (Yield)

NdiY= x100 %

Nd

Ndi - broj ispravnih peleta

Nd – ukupan brojpeleta na pločici

37



Cena po tranzistoru

0.00000010.0000001

0.0000010.000001

0.000010.00001

0.00010.0001

0.0010.001

0.010.01

0.10.111

19821982 19851985 19881988 19911991 19941994 19971997 20002000 20032003 20062006 20092009 20122012

troškovitroškovi: : ¢¢--popo--trantranzzistoristoruu

Troškovi izrade po tranzistoru prate Murov zakon

38




39



IP - Intelektualna svojina prava vezana za IP proističu iz zaštite:

ZnakaPatentaAutorskog prava nad kopijom književnog delaPrava na javno izvođenjeRegistrovanih oblika i likova Projekata

Kako stimulisati inventivnost?

Kako zaštititi IP na složeni el. sistem?

40



StandardiMeđunarodni :

•ISO International Organization for Standardization•IEC International Electrotechnical Commision•ITU International Telecommunication Union

Regionalni: •CEN European Committee for Standardization•CENELEC (Elektrotehnika)• ETSI (Telekomunikacije)

Nacionalni standardi (JUS, DIN, ANSI, ГОСТ,...)

Korporacijski standardi

41



Standardi

42


43



Nacionalni standardi

Institution for Standardization of Serbia and Montenegro

44



http://www.jus.org.yu/

45




46

Ekološki aspekt projektovanja


Broj elektronskih uređaja u upotrebi postaje sve veći!

•Da li ćemo imati dovoljno energije za njihov rad?

Raste broj elektronskih uređaja van upotrebe!

•Šta raditi sa uređajima koji se ne koriste?

47



Rešenje tražiti još tokom projektovanja:

Glavni problemi•Potrošnja energije•Zagađenje istrošenim proizvodima•Zagađivanje otrovnim materijalima

Projektovanje za prirodnu okolinu

48



Potrošnja energije

•Kada su u pitanju PC važe sledeće preporuke u normalnom radnom režimu

•Sistemski projektovati za manju potrošnju•Smanjiti napon napajanja•Strogo kontrolisati procese i napajati samo aktivne delove,...

u sleep režimu•Smanjiti frekvenciju takta na matičnoj ploči•Isključiti diskove•Isključiti video kontroler•DRAM prebaciti u režim sporog osvežavanja,...

49



Zagađenje istrošenim proizvodima

•1998. godine u EU je 5% ukupnog gradskog tvrdogotpada potiče od elektronskih uređaja

•Značajno gomilanje materijala, ali i opasnih materija (u izradi štampanih ploča samo 7% početnog materijala ostaje, a 93% predstavlja hemijski otpad –kalajno/olovni lem opasan po zdravlje ljudi

50



Tehnološki vek pojedinih uređaja (podaci iz 1999.)

51



Tehnološki vek računara proizvedenih 1999. je 3,1 godina!

52



Gomilanje elektronskog otpada!

53



Gomilanje elektronskog otpada!

Projektovanje za prirodnu okolinu:

•Briga o zdravlju•Briga o prirodnoj okolini i sigurnosti tokom

čitavog životnog veka proizvoda

•Projektovanje za preradu•Projektovanje za reciklažu•Projektovanje za produženje životnog veka

proizvoda

Osnovne smernice

54



ISO 14000 i rezultati

•SGS Tomphson primena principa PPO dovelo do povećanja profita:

•energija sa 680kWh/$1000 na 550kWh/$1000•voda 11,3m3/$1000 na 7,8m3/$1000 •Otpad sa 71% na 35%•Potrošnja papira 1200t/god na 800t/god

55

I. Uvod

Sadržaj:1. Osnovni pojmovi2. Stilovi projektovanja3. Izbor stila projektovanja4. Automatizacija projektovanja


56

2. Stilovi projektovanja

2.1 Standardna integrisana kola (IC)

2.2 Integrisana kola specifične namene (ASIC)

2.3 Standardna ASIC (SASIC)


57

2. Stilovi projektovanja


58

2.1 Standardna integrisana kola (IC)


Kola koja postoje na tržištu i mogu se kupiti u radnji.Oznaka definiše tip kola i njegovu namenu (katalozi)CD4000, LM741, mA741, 74xxx serija,...

59

Application Integrisana

Specific Kola

Integrated Specificne

Circuits Namene


2.2 Integrisana kola specifične nameneApplication Specific IC (ASIC)

60



61

Kola koja NE postoje na tržištu i NEmogu se kupiti u radnji.

Oznaka definiše tip kola samo neposrednom korisniku – ne nalaze se u katalozima, funkcija poznata samo korisniku



62


Potpuno projektovanje po narudžbini

Delimično projektovanje po narudžbini

- Predprojektovane strukture

Standardne ćelijeMakroćelijeGejtovski nizovi


63


Potpuno projektovanje po narudžbini(Full custom design)

Namenjeno za projektovanje IC koja se proizvode u velikim serijama.

Projektovanje do najsitnijih detalja na tranzistorskom nivou.

Maksimalna ušteda u površini čipa.

Postupak projektovanja veoma skup.


64



65

Delimično projektovanje po narudžbini(Semi custom design)

• Zasnovano na korišćenju predprojektovanih struktura.

• Proizvodjači nude biblioteke predprojektovanih logičkih ćelija a projektovanje se svodi na razmeštaj i povezivanje ćelija.

• Površina čipa nije minimalna za datu funkciju, ali projektovanje kraće traje i cena mu je znatno niža.



66

Delimično projektovanje po narudžbiniTipovi

o Standardne ćelije (Standard Cells)

o Geltovski nizovi/matrice (Gate Array)

o Makro ćelije ...



67

Standardne ćelije (Standard Cells)



68


Standardne ćelije (Standard Cells)


69



A

A

A

B

B

BC C

CF

F

VDD

VSS

p2Sp2

Dp2p3

Sp3

Dp3p1

Sp1

Sn1

Sn2

Sn3

Sn3

Dp1 Dp1

PMOS niz

NMOS niz

Dn1

Dn1

Dn2

Dn3

n1

n2

n3

ABC

F

VDD

VSS

A B C Y0 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 1

1 1 1 0

Strukturno projektovanje

Fi i ko projektovanje

z č

Proj

ekto

vanj

e el

ektro

nike

Razm

ešta

nje

i pov

eziv

anje

tranz

istor

a

Domen

pona

šanj

e

Jednačinekola, Funkcija

prenosa

stru

ktur

a Tranzistori iveze

(električnašema)

fizič

ki Lejauttranzistora i

vezaNivo

Električni

70


Gejtovski nizovi/matrice (Gate Array)

Predproizvedene struktureNa čipu se nalaze i tranzistori;masovno proizvedene pločice pasiviziraju se i skladište.

Između nizova tranzistora ostavljen prostor za povezivanje

Konačni izgled čip dobija Posle dodatnih maski za metalizaciju


71


Gejtovski nizovi/matrice (Gate Array)

Gate Array Sea of Gates


pMOS niznMOS niz

pMOS niznMOS niz

Preiferne I/O ćelije

Preiferne I/O ćelije

Pasivniuglovi

Pasivniuglovi

pMOS pMOS

pMOS

pMOS pMOS

pMOS

pMOS pMOS

pMOS

pMOS pMOS

pMOS

pMOS pMOS

pMOS

pMOS pMOS

nMOSnMOS

nMOSKanal za trasiranje veza

nMOSnMOS

nMOS

nMOSnMOS

nMOS

nMOSnMOS

nMOS

nMOSnMOS

nMOS

nMOSnMOS

72


Makro ćelijeIntel Pentium IV


73

Standardna integrisana kola (kupuju se u radnji).

To su IC koja u sebi sadrže već uradjene i logičke komponente i veze.

Korisnik programira konačnu funkciju koju obavljaju. Programiranje se sastji u tome da se neželjene veze prekinu ili da se formiraju željene veze (osigurači/antiosigurači), odnosno otvoreni /zatvoreni prekidači


2.3 Standardna ASIC(SASIC)

74


PROMPLDEPLDFPGA


75



SPLD CPLD PGA

76



77

I. Uvod



78

3. Izbor stila projektovanja


Koji stil projektovanja izabrati?

Standardna integrisana kola (IC)Integrisana kola specifične namene (ASIC)Standardna ASIC (SASIC)

79



Osobine standardnih integrisanih kola:

Poznata funkcija na osnovu oznake

Relativno jeftina

Broj lemnih tačaka veliki

80



Osobine uredjaja zasnovanih na standardnim integrisanim kolima:

– Lako se kopiraju

– Veći broj čipova na štampanoj ploči

– Glomazni su

– Broj lemnih tačaka veliki – pouzdanost manja

81



Osobine ASIC:

Funkcija kola poznata samo naručiocu

Cena zavisi od obima prizvodnje

Broj pinova mali

Naručilac projektuje i daje proizvođaču na izradu/doradu

82



Osobine uredjaja zasnovanih na ASIC:

+ Teško se kopiraju

+ Manja cena ukoliko se izabere pravilni tip

+ Male dimenzije

+ Broj lemnih tačaka mali – pozdanost veća

83



Osobine SASIC:

Funkcija kola poznata samo naručiocu

Cena velika

Broj pinova veliki

Naručilac projektuje i finalizuje

84



Osobine uredjaja zasnovanih na SASIC:

+ Teško se kopiraju

+ Isplativa za vrlo male serije

+ Brza izrada prototipa

- Broj lemnih tačaka veliki – pouzdanost manja od ASIC

- Dimenzije štampe veće nego kod ASIC

85



Koji ASIC?

• potpuno projektovanje po narudžbini

(Full custom design)

•delimično projektovanje po narudžbini,

(Semicustom design)

• SASIC (standardna ASIC)

86



vreme/cena projektovanja

vreme/cena proizvodnje

FC SC GA FPGA

posle projektovanjapre projektovanja

87



C - cena uredjaja N – ukupna serija

CD- cena projektovanja y - prinos

CP - cena proizvodnje n - broj čipova u lotu

nyC

NCC PD

×+=

88



potpuno delimičmoprojektovanje po narudžbini

ASIC SASIC

89



90



BrzinaOK?

BrzinaOK?

standardno IK

FPGA

PotrošnjaOK?

PotrošnjaOK?

CenaOK?

CenaOK?

Kraj

Kraj

ne

nene

ne

ne

ne

da

da

da

da

da

da

BrzinaOK?

delimičnopo

narudžbini

PotrošnjaOK?

CenaOK?

Kraj

ne

ne

ne

da

da

da

BrzinaOK?

potpunopo

narudžbini

PotrošnjaOK?

CenaOK?

Kraj

ne

ne

ne

da

da

da

Čekajnovu

tehnologiju

91

Zaključak


KratkoDugoKratkoVreme izlaska na tržište

DaDaNeZahtev za novim alatima

RasteNeDaPostoji navika

Manja od ASICVelikaMalaPouzdanost

ZaštićenaZaštićenaNije zaštićenaPoslovna tajna

Male serijePrilagđena serijiMale serijeOptimalna cena

SASICASICStandardna IC

92

Zaključak


Optimalni izbor zavisi od:

Ekonomske isplativosti

Namene

Raspoložive tehnologije

93

Zaključak



Ekonomska isplativost

za velike serije i male dimenzije – FCza srednji obim proizvodnje – SC, GAza male serije i prototipove - FPGA

94

Zaključak



Namene

ako su dimenzije, pouzdanost i sl. ključni faktor – FC

Raspoložive tehnologije

džabe projektujemo ako ne možemo da proizvedemo

95

I. Uvod



96

4. Automatizacija projektovanja



nivo apstrakcije


istemsk

stem

S

i (si)

(RTL

registri)

Logicki (gejt)

l

i

E ektricn

(kolo)

Strukturni

Fizicki

dom

en

l

97



A B C Y0 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0


nivo apstrakcije

l

i

E ektricn

(kolo)

Strukturni

Fizicki

dom

en

98




nivo apstrakcije


istemsk

stem

S

i (si)

(RTL

registri)

Logicki (gejt)

l

i

E ektricn

(kolo)

Strukturni

Fizicki

dom

en

l

99




nivo apstrakcije


istemsk

stem

S

i (si)

(RTL

registri)

Logicki (gejt)

l

i

E ektricn

(kolo)

Strukturni

Fizicki

dom

en

l

100



Specifikacija projekta

Projektovanje arhitekture

Funkcionalno projektovanje

Logičko projektovanje

Projektovanje elektronike

Fizičko projektovanje

Fabrikacija

Pakovanje i testiranje

101



3razlaganje

5plan površine

6razmeštaj

7povezivanje

8

ekstarkcijakola

9

post-lejautsimulacija

1opis projekta

lčk

oov

anje

ogi

pro

jekt

fizčk

o ovan

jei

pro

jekt

2logičkasinteza

4

pre-lejautsimulacija

početak

kraj

čip

blok

logičkećelije

Specifikacija projekta

Projektovanje arhitekture

Funkcionalno projektovanje

Logi ko projektovanječ

Projektovanje elektronike

Fizi ko projektovanječ

Fabrikacija

Pakovanje i testiranje

102



Upravljanje podacima iprocesom

projektovanja

Alati zaprojektovanje

Bibliotekemodela - IP

Baza podataka za upravljanje

projektom

Sprega sa korisnikom

103


projektovanja


BibliotekeIP


projektom




Alati za projektovanje

Povezuju korisnika sa bazama podataka iomogućavaju upravljanje projektom Cadence Synopsis

Tanner

Alliance Magic

Mentor GraphicsMentor Graphics

104



Sprega sa korisnikom –veza između mašine i projektanta

Modeli

Jezici

Formati

VHDL, Verilog,

Različiti nivoi apstrakcije zahtevaju različite modele za istu ćeliju

LEF, GDSII, CIF

105



Biblioteke – baze podataka•Podaci o svakoj ćeliji (INV, OR2, AND2, ... )•Podaci o različitim tehnologijama (CMOS035, CMOS018, ...)•Podaci o svakom nivou opisa modela

oFunkcionalni, oLogički, oElektrični, oFizički

106




projektovanja


BibliotekeIP


projektom


Baze podataka za upravljanje projektom

•Podaci o svakom projektu koji je u tokuo PROJEKAT1 (Podprojekt 1.1,... )oPROJEKAT2 (Podprojekt 2.1,... )

•Podaci o svakom stilu projektovanja i svakom proizvođaču

o Standardne ćelije (AMIS, AMS,...)o FPGA (Xilinx, Altera,...)

107




projektovanja


BibliotekeIP


projektom


Upravljanje podacima i procesom projektovanja

• Upravljanje pojedinačnim projektomo Zavisi od stila projektovanja

Svaki stil ima svoju metodologijuo Zaštita od uticaja drugih stilova, tehnologija...

• Upravljanje celim centrom za projektovanjeo alatima, tehnologijama, bazama, o Pomoć u izboru stila projektovanjao Praćenje svakog projekta i koordinacijao Mere za ocenu uspešnosti

108

Primer


Documents

Projektovanje ola Projektovanjedigitalnih integrisanih kolaleda.elfak.ni.ac.rs/education/PEK_stari/literatura/predavanja_PDIK/PDIK 1 od 14 (Uvod... · 1 Projektovanje digitalnih integrisanih