S-Pisces はシリコン・ベース・テクノロジに対する高度な 2 次元デバイス・シミュレータで、ドリフト拡散とエネルギー・バランスの両方の輸送方程式を内蔵しています。表面 / バルクの移動度、再結合、インパクト・イオン化、トンネルなどのモデルを含む非常に多くの物理モデルを備えています。典型的なアプリケーションとして、MOS、バイポーラ、および BiCMOS テクノロジなどを含みます。すべての物理モデルの機能は、ディープ・サブミクロン・デバイス、SOI デバイス、および不揮発性メモリ構造までカバーしています。 すべての計測可能な電気パラメータは計算により求めることが可能です。MOS テクノロジでは、ゲートおよびドレイン特性、しきい値下のリーク電流、基板電流、およびパンチスルー電圧などが含まれます。また、バイポーラ・テクノロジでは、ガンメル (Gummel) プロットおよび飽和曲線を予測することが可能です。その他の計算で求められる重要な特性には、降伏電圧、キンク効果、スナップバック効果、CMOS ラッチアップ、ガード・リング降伏電圧、低温および高温での動作、AC パラメータ、および固有のスイッチング時間があります。

寄生バイポーラに起因する降伏電圧カーブにおけるスナップバック・シミュレーション

エネルギー・バランス・モデルと古典的ドリフト拡散モデルを使用して計算したMOSFET の基板電流

MOS キャパシタ・ゲートのC-V プロット。高周波および低周波の両方に対する応答を示しています。

ID-VD および ID-VGS をシミュレートしたデータ。これらの特性は Utmost で直接読み込み、等価な BSIM3、BSIM4 の SPICE モデルを抽出できます。

0.3um MOSFET の電子温度分布図。インパクト・イオン化率は、キャリア温度の影響を受けています。

プロセス・シミュレータ Athena でシミュレートし、最終構造を直接 Atlas へインポートして生成した LDD MOSFET 構造。プロット上に電場の等高線が重ねて表示されています。

S-Pisces2次元シリコン・デバイス・シミュレータ

総合的な MOS キャラクタライゼーション

S-Pisces により、バイポーラ・デバイス性能のすべての要素がシミュレート可能です。ガンメル (Gummel) プロットや IC 対 VCE など、すべてのDC 特性も容易にシミュレートできます。また、固有のスイッチング・スピードと fT 対 IC の過渡計算は、S-Pisces の時間領域モードを使用して実行できます。

シミュレートされたガンメル (Gummel) プロット (IC および IB 対VB) と電流ゲイン対 IC のグラフ

Athena でシミュレートし、Atlas へインポートしたバイポーラ・トランジスタです。コレクタとベース・コンタクトに電圧が印加されて、トランジスタがオン状態になっています。この図はデバイスが動作している際の電子密度を等高線で、電流フローをベクタで表示しています。

S、H、Y、Z および ABCD パラメータ解析をサポートします。上図は、S11と S22 パラメータがプロットされているスミス・チャートを示しています。TonyPlot を使用すると、スミス・チャートとポーラ・プロットにより S パラメータを表示できます。

任意の高い周波数に対する AC 性能をキャラクタライズすることが可能です。上図はコレクタ電流の関数としてのカットオフ周波数 (fT) を示しています。電流ゲインおよびその他の RF 性能指数を周波数に対してプロットすることも可能です。

ベースにパルス電圧を入力して過渡解析を実行することで求めたバイポーラ・トランジスタ固有のスイッチング・スピード

シミュレートされた IC-VCE 特性

総合的なバイポーラ・キャラクタライゼーション

上記 2 つの図は、パワー DMOS デバイスがオンおよびオフ状態時の電子密度の比較を表しています。左図が、ゲート電圧が 0 でオフ状態の図です。右図は、ゲート電圧がしきい値を十分に超えた状態の図です。チャネル表面において反転層が明確に確認できます。

S-Pisces の機能強化で、SOI トランジスタの迅速で堅牢なシミュレーションが可能になりました。高度な数値手法を採用しているため、キンク効果を含めてすべての SOI 特性を迅速に計算します。上図は薄膜 SOIトランジスタにおけるインパクト・イオン化率と電流の流線を示しています。 右図には、上図デバイスの ID-VD 特性 ( キンク効果および降伏現象の両方 ) が示されています。

ハイブリッド・デバイスの例として、上図に絶縁ゲート型バイポーラ・トランジスタ (IGBT) の構造を示します。オン状態のポテンシャルおよび電流の流線が表示されています。電流の流線の間隔は同じ電流量が流れていることを意味しています。電流は、エミッタから表面近傍へ、ゲートの下、そして裏側のコレクタ・コンタクトへ向かって流れていきます。

S-Pisces は、EPROM、EEPROM および FLASH EEPROM セルのシミュレーションをサポートするモデルを含んでいます。フローティング・ゲートを充 / 放電するために、ホット・キャリア注入およびFowler-Nordheim トンネル効果が使用できます。上図は、プログラミング前の FLASH EEPROM セルにおけるポテンシャルおよびインパクト・イオン化を示しています。複雑な形状は自動的に Athena からインポートされました。EEPROM デバイスの設計カーブを右に示します。これらは、それぞれプログラミング時間対ドレイン電圧、消去時間対ゲート酸化膜厚、およびプログラミング ID/VDS カーブにおけるパンチスルーのグラフです。

先進的なデバイス構造

技術仕様S-Pisces では、一般的なノンプレーナ 2 次元シリコン・ベースのデバイス構造に対して DC、AC および時間領域ソリューションを計算します。デバイス構造は、ユーザにより指定、またはAthena などのプロセス・シミュレータの出力から指定することもできます。S-Pisces は、ドリフト拡散およびエネルギー・バランスの両輸送モデルを内蔵し、多数の高度な移動度モデルを提供します。また S-Pisces には、Shockley-Read-Hall 再結合、Auger 再結合、バンドギャップ・ナローイング、インパクト・イオン化、バンド間トンネル効果、Fowler-Nordheimトンネル効果、non-localトンネル効果、ホット・キャリア注入、オーミック/ショットキー・コンタクト、およびフローティング・ゲートに対するモデルが含まれています。

リモートクーロン散乱およびリモートフォノン散乱によるHigh-k 材料の移動度の低下

パワー・デバイスの降伏電圧は、多重ガード・リング構造を使用することで改善されます。S-Pisces によりフローティング領域をシミュレートし、ガード・リングの数およびスペースを最適化できます。上図は2つのガード・リングを持つ構造を示しています。この 2 つのガード・リングは、ポテンシャルの等高線を広げるように作用し、それにより、電場は縮小し、降伏電圧は上がります。円柱対称性を使用して、3 次元ガード・リング構造のモデリングが可能です。降伏電圧を上げるその他の一般的な方法は、フローティング・フィールド・プレートの使用です。S-Pisces では、これを EPROMフローティング・ゲートとほぼ同等のモデルを使用してシミュレートできます。

High-k ゲート誘電体 降伏現象解析

Rev.111313_09

SiGe 上のひずみシリコン層における面内の電子移動度と垂直方向の電子移動度の比較図

ひずみシリコンMOS

横浜本社〒 220-8136神奈川県横浜市西区みなとみらい 2-2-1横浜ランドマークタワー 36FTEL：045-640-6188 FAX：045-640-6181

〒 604-8152京都市中京区烏丸通蛸薬師下ル手洗水町 651-1第14 長谷ビル 9FTEL：075-229-8207 FAX：075-229-8208

京都オフィス

株式会社 シルバコ・ジャパン お問い合わせ : jpsales@silvaco.comwww.silvaco.co.jp