UNFV Facultad de Ingeniera Electrnica e Informtica Laboratorio
de Sistemas Digitales I
Ing. Amador Humberto Vivar Recarte
UNFV Facultad de Ingeniera Electrnica e Informtica Laboratorio
de Sistemas Digitales I
2013FACULTAD DE INGENIERA ELECTRNICA E INFORMTICA
GUA N02CONTADORES EN QUARTUS IIVHDL DE FUNCIONES LGICAS
OBJETIVO Conocer el proceso de programacin de contadores en
Quartus II Conocer el lenguaje VHDL para funciones lgicas.
MATERIAL
Esta prctica se realizar en equipos de 3 alumnos por equipo.
Cada equipo de trabajo requiere el siguiente material: EQUIPO
Osciloscopio HAMEG HMO 1522Equipo de cmputoQuartus II v 9.1
MARCO TERICO
PROCEDIMIENTO
Uso de QUARTUS II V 9.11. Instale QUARTUS II v 9.12. Haga sobre
el acceso directo en el escritorio. Saldr la siguiente ventana
3. Ir al men FILE 4. Ir a NEW PROJECT WIZARD. Ir a NEXT
5. Digitar el directorio donde se ubicar el proyecto. Digitar el
nombre del proyecto. Presionar NEXT
6. Oprima YES para crear el directorio si ste no existe.
7. Presione NEXT
8. Elija la familia de dispositivos seriales Cyclone II para su
tarjeta.
9. Elija FINISH
10. Pantalla de entorno de desarrollo
11. Ir al men FILE y a la opcin NEW
12. Elegir la opcin Block Diagram/Schematic File
13. Elegir la opcin Block Diagram/Schematic File. Sale la
ventana de edicin.
14. Presionar el botn con la figura de la compuerta AND. Sale la
siguiente ventana. Busque en la carpeta primitives y encontrar
todos los elementos lgicos entre compuertas lgicas, buffers, etc de
2, 3, entradas. En el caso de no conocer la ubicacin de un
elemento, digitarlo en el campo de texto NAME
15. Disear el esquemtico teniendo en cuenta que la unin de
compoentes y los cables tiene que ser de la siguiente manera:
Partir del terminal de la compuerta con el botn presionado del
mouse hasta llegar al punto de destino de forma exacta y hacer
doble click sobre el punto de destino para tener un cable conectado
en el esquemtico. Despus de acabarlo compilar el archivo
presionando el botn con flecha lila.
16. Disear el esquemtico de un contador digital de 0 a 15 con
flip-flops.
17. Para el caso del diagrama de tiempo, se necesita haber hecho
previamente las asignaciones de pines del FPGA con el circuito
esquematizado, mediante el Assignment Editor del men ASSIGNMENTS.
Recompilar el archivo. Exportar los archivos.
Buscar los nodos en Node Finder
18. Ir al men FILE y la opcin New para elegir ahora Vector
Waveform File y grabar el archivo con extensin *.vwf con el nombre
del proyecto.
19. Hacer doble click en el campo de fondo totalmente blanco
rotulado por Name.
20. Use el Node Finder para insertar las grficas de las seales a
utilizar en el diagrama de tiempo.
21. Al presionar OK sale el siguiente grfico
22. Seleccionar con el mouse cada seal e ir a la opcin VALUE y
configurar cada entrada del circuito como seal de clock dndole un
perodo y frecuencia.
23. Ir a EDIT e ir a la opcin End Time para limitar el eje de
coordenadas hasta ese valor de tiempo.
24. Ir a ASSIGNMENT y a Settings y verificar que el archivo
*.vwf est cargado.
25. Ir al men PROCESSING y presionar GENERATING NODE NETLIST
26. En el men PROCESSING presionar START SIMULATION dando como
resultado el diagrama de tiempo correspondiente al esquemtico.
27. Implemnete el contador Asncrono BCD en Quartus II y simule.
Dibuje el diagrama de tiempo en terico y por software
VHDL
1. Abra QUARTUS II v 9.1 pero en vez de elegir Block
Diagram/Schematic File, debe elegir Language VHDL. Una vez hecho
eso se abrir la pantalla de edicin de programa.
2. Todo programa en VHDL debe tener como encabezado lo
siguiente
LIBRARY ieee;USE ieee.std_logic_1164.all;
3. Debe definir un bloque funcional el cual es denominado
ENTITY
4. Cada entrada y/o salida de bloque es un puerto (PORT)
5. Debe entonces crearse la siguiente estructura:
LIBRARY ieee;USE ieee.std_logic_1164.all; ENTITY nombre del
bloque IS PORT( entrada1, entrada2, : IN STD_LOGIC; Salida1,
salida2,. : OUT STD_LOGIC);END nombre del bloque;
6. Debe crearse despus la siguiente estructura:
ARCHITECTURE Func_logic OF nombre del bloque ISBEGIN Salida1
