Systèmes logiques et électronique associéeDigital systems and hardware/firmware algorithms ERCEGOVAC Milos D., LANG Tomas - Éditeur : John Wiley & Sons Engineering Approach to

1

Systèmes logiques et

électronique associée

Michel MATHIEU

122 janvier 2004 Supélec : Michel MATHIEU

Plan général

Systèmes logiques et électronique associée

Algèbre de Boole et fonctions de commutationCircuits de logique et réalisation des fonctions

Systèmes séquentiels synchrones et basculesAspects temporels des systèmes

Électronique des systèmes logiquesFamilles logiques

Systèmes particuliers

213 février 2004 Supélec : Michel MATHIEU

2

Plan

Système de logique séquentielle

3Supélec : Michel MATHIEU

Biais d’horloge

Paramètres temporels des bascules synchrones

Échantillonnage des entrées asynchrones

Échantillonnage des entrées synchrones

Réponses du système

13 février 2004

Comportement temporel des systèmes

Analyse temporelle

Supélec : Michel MATHIEU 428 février 2003

Analyse : analyser le comportement temporel

Synthèse :prévoir le comportement temporel

3

Aspects temporels dans les systèmes séquentiels

Analyse temporelle

Supélec : Michel MATHIEU 515 mai 2003

Entrées Sorties Systèmecombinatoire

(l , L)

bas-cules

bas-cules

bas-cules

échantillonnage

variablesinternes

excitationssecondaires

Durée d’échantillonnage

Comportement temporel des systèmes synchrones


Excitations

échantillonnage

tsu tht

(tsuL , tsuH) tsu = Max(tsuL , tsuH)

(thL , thH) th = Max(thL , thH)

4

Temps de réponse des sorties (variables internes)



référencepour les sorties

Sorties

t

tpmintpMax

anciennes nouvelles(tpLHmin , tpLHMax) (tpHLmin , tpHLMax)

Chronogramme avec référence unique



référenced'échantillonnage

Sorties

t

tpmintpMax

anciennes nouvelles

Excitations

échantillonnage

tsut h

t

5

Chronogramme avec référence unique


Supélec : Michel MATHIEU 9

référenced'échantillonnage

Sorties

t

tpmintpMax

anciennes nouvelles

Excitations

échantillonnage

tsu th t

tsu d = tpminth D = tpMax

11 février 2004

Conditions nécessaires

Analyse temporelle


E

S L l L l

T

T

∆t Es

∆t Ss

( )stablestable SE tlLt ∆+−>∆

lLtstableE −>∆

( )stablestable SE tlLtT ∆+−>∆≥

cas où les signaux sont périodiques

6

Signal d’échantillonnage



Défini les instants d’échantillonnageTrès généralement périodique (Horloge)Signal de même nature que les signaux logiques

TWL

TWH

T

L

H

Horloge_001.drw

Signal d’échantillonnage (horloge)



Caractérisé par : nivaux électriques L et H

période (précision - stabilité) T = T0 ± ∆TMax

rapport cyclique

temps de transition T

TouT

T WLWH

7

Système séquentiel



bas-cules

H

Systèmecombinatoire

(l , L)

Entrées

Sorties

Conditions temporelles de fonctionnement



tsu th tsu th

Variables d'entrée

Exitations secondaires

échantillonnage

Variables secondaires d D

l

L

L

l l

L

d D

l

T

Période minimale Tmin = D + L + tsuCondition nécessaire d + l > th

cas où l = 0 d > thCONSYN_0.DRW11 février 2004

8

Origine du biais d’horloge (skew)



H

H

Temps de propagation le long des interconnexions

Origine du biais d’horloge (skew)



oscillateur

H

Temps de propagation à travers les amplificateurs

9

Biais d’horloge




(l , L)


(l , L)

bas-cules

bas-cules

H2H1avance retard

FIGSYN_0.DRW11 février 2004

Biais d’horloge




échantillonnage avance

Variables secondaires

tsu th

d D

Ll

S

tsu théchantillonnage retardH2

H1


(l , L)


(l , L)

bas-cules

bas-cules

H2H1avance retard

Retard maximum S = d + l - th

10

Diagramme des temps



tsu th tsu th



Variables secondaires d D d D

Ll l

S T

L

d Dd D



Ll l

tsu th tsu théchantillonnage retard

CONSYN_1.DRW

Biais d’horloge




(l , L)


(l , L)

bas-cules

bas-cules

H2H1avanceretard

FIGSYN_0.DRW11 février 2004

11

Biais d’horloge



d Dd D



Ll l

tsu th tsu théchantillonnage retard

tsu th




l L

T

tsu th

d D

Ll

S

Période minimale Tmin = D + L + tsu + S

11 février 2004 CONSYN_2.DRW

Biais d’horloge


Supélec : Michel MATHIEU 2213 février 2004 FIGSYN_0.DRW


(l , L)


(l , L)

bas-cules

bas-cules

H2H1avance retard

Période minimale Tmin = D + L + tsu + S

Retard maximum S = d + l - th

12

Biais d’horloge


Supélec : Michel MATHIEU 2311 février 2004 CONSYN_3.DRW

tsu th tsu th

d D




Ll

S

d Dd DVariables secondaires

Lltsu th tsu théchantillonnage retard

T

Tl

l L

échantillonnage global

tsu th tsu th

S ST

L

Bascules synchrones



bas-cules

H


(l , L)

Entrées

Sorties

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type de déclenchement et référence

durée minimum des signaux de commandes

temps de pré-affichage (set-up time)

temps de maintien (hold time)

temps de réponse des sorties

temps maximum de transition des signaux

Paramètres temporels

Bascules synchrones


minWHT minWLT [ ]minminminmin si WLWHWW TTTT +>

sutht

minpt pMaxt htd >

À déclenchement par front

Bascules synchrones


Edge triggered Flip-Flop

Horloge

Excitations

t hsut échantillonnage

transfert sur les sorties Q, Q'

t pmin t pMax

TWH TWL

13 février 2004

14

À déclenchement par front

Bascules synchrones


minWHT minWLT ( )minWT

sut ht minpt pMaxt

minptd = pMaxtD =

hphMax tttdS −=−= min

À déclenchement par front et verrouillage

Bascules synchrones


Flip-Flop with data lockout

Horloge

Excitations

t hsut échantillonnage

transfert sur les sorties

t pmin t pMax

TWH TWL

Sorties Q, Q'

12 février 2004 BasycSKW_05.drw

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À déclenchement par front positif et verrouillage

Bascules synchrones


minWHTminWLT ( )minWT

↑sut ↑ht ↓minpt ↓pMaxt

WHp Ttd +↓↑= min WHpMax TtD +↓↑=

↑−+↓↑=−↑= hWHphMax tTttdS min


12 février 2004

À déclenchement par front et verrouillage

Bascules synchrones



12 février 2004

Réalisable en mettant en cascade deux bascules à déclenchement par front

H

Q

Q’

H

Q

Q’H

Q’

Q

16

Bascule asynchrone MOS type D à validation

Bascules synchrones


Φ

D

Q

Q’

Φ’


Bascules synchrones


Φ

D

Q

Q’

Φ’

Φ

Φ’

Q

Q’

D

TWH

Premier mode d’utilisation

17


Bascules synchrones


Φ

D

Q

Q’

Φ’

Φ

Φ’

Q

Q’

D

TWH

Deuxième mode d’utilisation

Bascule synchrone MOS type D à validation

Bascules synchrones


Φ

D

q

q’

Φ’ Φ

Q

Φ’

Q’

18

Bascule synchrone MOS type D à validation

Bascules synchrones


Φ

Φ’

Q

Q’

D

TWH

q

q’

TWL

Du bon usage des bascules synchrones



Pas de bascule synchrone dans l'évaluation temporelle d’un chemin logique : un chemin logique ne traverse que des portes et plus généralement des blocs de logique combinatoires.

Une bascule ne répond dynamiquement qu’au seul signal d’échantillonnage.

Ne pas confondre signal d’horloge (échantillonnage) et signal de validation.

Attention au mélange de bascules synchrones et de bascules asynchrones.

19

Du bon usage des bascules synchrones


Supélec : Michel MATHIEU 3712 févtrier 2004

Attention au mélange de bascules synchrones

à modes de déclenchement différents

respect individuel detsu et th

Distribution d’horloge à soigner




20



H 3

H 1

H 2

E

Echant_001.drw

Il faut échantillonner au moins une fois tous les états stables du signal et ne jamais échantillonner deux fois

de suite une zone d’aléa.

Entrées asynchrones



bas-cule

bas-cule

Circuitcombinatoire

bas-cule

H

E

EchAsync_000.drw

21

1

00

110

011

010

E

XY

Z



Supélec : Michel MATHIEU 4113 février 2004 EchAsync_002.drw

Une entrée asynchrone doit être appliquée à une seule et unique bascule synchrone et sur cette bascule exciter

directement une seule et unique entrée.

Bascule d’échantillonnage



D

H

Q

Q’

E

Bascule D à déclenchement par front

Sortie synchronisée

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t su t h

∆TE ∆tE

TMax

Echant_001.drw

)( hsuEEMax tttTT ++∆−∆=

Échantillonner au moins une fois tous les états stables du signal.




t sut h

∆tE

Tmin

Echant_001.drw

hsuE tttT ++∆=min

Ne jamais échantillonner deux fois de suite une zone non sûrement stable.

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Fréquence d’échantillonnage



hsuE ttt ++∆=τ ττ −∆<< ETT

ET∆<τ2

En terme de fréquence TE = 2.∆TE

ττ1

2122 <<−

< HE

EE F

FFF

Erreurs d’échantillonnage



E

Echant_001.drw

24

Erreurs d’échantillonnage



E

Echant_001.drw

Bibliographie

Systèmes de logique combinatoire et séquentielle

4815 mai 2003 Supélec : Michel MATHIEU

Fundamentals of digital logic designPUCKNELL Douglas A. - Éditeur : Kamran Eshraghian

Pratique des circuits logiquesBERNARD Jean-Michel, HUGON Jean - Éditeur : Eyrolles

Digital systems and hardware/firmware algorithmsERCEGOVAC Milos D., LANG Tomas - Éditeur : John Wiley & Sons

Engineering Approach to digital designFLETCHER William I. - Éditeur : Prentice Hall International Editions

Digital design principles and practicesWAKERLY John F. - Éditeur : Prentice Hall International Editions

Documents

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