Comparación entre Familias Lógicas

• Las funciones de transferencia más ideales las aportan las familias

basadas en las tecnologías CMOS: 4000, HCMOS y ACL. Son ideales

porque definen con mucha claridad, entre otros:

– El estado alto (5 v) y el estado bajo (0 v) (sin carga).

– El umbral de conmutación.

– Margen de transición casi nulo.

• En el caso de las tecnologías TTL, no son tan ideales como las CMOS,

pero su evolución a llevado a una mejora progresiva.

• En cuanto a las características de entrada en las familias lógicas

CMOS, al tener la intensidad de entrada casi nula, sólo se observan

los niveles críticos para los estados alto y bajo. En cuanto a las TTL, si

tienen importancia las corrientes de entrada, siendo muy pequeñas

para nivel alto, pero nada despreciables a nivel bajo.

Familias TTL y CMOS

La compuerta TTL fue una mejora introducida a la compuerta DTL. Los parámetros más importantes de las compuertas TTL son el retardo de propagación (ns), la disipación de potencia (mW), y el producto velocidad -potencia (pJ). El producto velocidad-potencia indica un retardo en la propagación con una disipación de potencia determinada.

Características Generales de los Circuitos Digitales

Las características de un circuito digital se usan con el fin de comparar las compuertas de las distintas familias lógicas. Estas se listan a continuación:

Fan Out (Cargabilidad de salida): Es el máximo número de cargas que pueden ser gobernadas en la salida de la compuerta sin alterar su operación normal.

Fan In (Cargabilidad de entrada): Es el máximo número de entradas que puede tener una compuerta.

Tensión de Umbral: Una curva de transferencia de una puerta lógica inversora se muestra en la figura 9.1.1. En la figura se distinguen dos tensiones de umbral; la primera para el estado lógico cero (Vu, 0) y la segunda para el estado lógico uno (Vu, 1). Los puntos de pendiente -1 representan estas tensiones de umbral. Por lo tanto, la tensión de umbral es la tensión en la que la compuerta comienza a cambiar de estado lógico.

Margen de ruido: Es el límite de tensión de ruido admisible a la entrada del elemento lógico, sin registrar cambios en el estado de la salida. Existen dos márgenes de un ruido, uno para el estado lógico uno y otro para el estado lógico cero.

Figura 9.1.1. Curva de transferencia de un circuito lógico inversor

Vsal, 0 máx = Máxima tensión en la salida de una compuerta cuando su estado lógico es cero y con cargabilidad de salida máxima.

Vsal, 1 mín = Mínima tensión a la salida de una compuerta cuando su estado lógico es uno y con cargabilidad máxima posible.

Vu, 0 = Tensión de umbral del estado lógico de entrada cero.

Vu, 1 = Tensión de umbral del estado lógico de entrada uno.

En circuitos digitales es común conectar dos puertas de las mismas características, una enseguida de otra, tal como indica la figura 9.1.2. Por consiguiente, la tensión máxima de entrada en estado cero VE,0 máx, es equivalente a la máxima tensión de salida en estado cero Vs,0 máx. De igual forma, la tensión mínima de entrada en estado uno VE,1 mín es igual a la tensión mínima de salida en estado uno Vs,1 mín.

Figura 9.1.2. Compuertas Lógicas Interconectadas.

Los margenes de ruido se definen de la forma siguiente:

Margen de ruido en estado cero a la entrada: Es la diferencia entre Vu, 0 y VE,0 máx.

M0 = Vu, 0 - VE,0 máx = Vu, 0 - Vs,0 máx

Margen de ruido en estado uno a la entrada: Es la diferencia entre VE,1 mín y Vu, 1.

M1 = VE,1 mín - Vu, 1 = Vs,1 mín - Vu, 1

Tiempo de programación medio (tpd): Es el tiempo de retardo promedio en la transición de una señal de la entrada a la salida en los casos que esta pasa del estado 1 a 0 y viceversa.

Potencia disipada: Es la potencia consumida por la compuerta. La disipación de potencia en función de la frecuencia de una compuerta TTL es constante dentro del rango de operación. En cambio, la compuerta CMOS depende de al frecuencia (ver figura 9.1.3).

Figura 9.1.3. Curva de potencia en función de la frecuencia

Producto potencia dispada-tiempo de propagación: Es el producto de los dos tipos de características mencionadas.

La velocidad de la compuerta es inversamente proporcional al retardo de propagación.

Familia TTL (Lógica de Transistor - Transistor)

Esta fue la primera familia de éxito comercial, se utilizó entre 1965 y 1985. Los circuitos TTL utilizan transistores bipolares y algunas resistencias de polarización. La tensión nominal de alimentación de los circuitos TTL son 5 V DC.

Niveles Lógicos TTL

En el estudio de los circuitos lógicos, existen cuatro especificaciones lógicos diferentes: VIL, VIH, VOL y VOH.

En los circuitos TTL, VIL es la tensión de entrada válida para el rango 0 a 0.8 V que representa un nivel lógico 0 (BAJO). El rango de tensión VIH representa la tensiones válidas de un 1 lógico entre 2 y 5 V. El rango de valores 0.8 a 2 V determinan un funcionamiento no predecible, por la tanto estos valores no son permitidos. El rango de tensiones de salida VOL, VOH se muestra en la figura 9.1.4.

Figura 9.1.4. Nivel lógico de entrada de un circuito TTL

Circuitos Lógicos CMOS (Metal Óxido Semiconductor Complementario)

La tecnología CMOS es la más utilizada actualmente para la construcción de circuitos integrados digitales, como las compuertas, hasta los circuitos como las memorias y los microprocesadores. La tensión nominal de alimentación de los circuitos CMOS son +5 V y +3,3 V.

Niveles Lógicos CMOS

En la figura 9.1.5. se muestran las tensiones VIL, VIH, VOL, VOH válidas para los dispositivos CMOS de nivel +5 VDC.

Figura 9.1.5. Nivel Lógico de Entrada de un circuito CMOS +5 V

 

ConfiguraciÓn de Salidas en las Familias TTL y CMOS

El funcionamiento interno de estos dispositivos se rige por dos estados bien diferenciados a los cuales se les asigna los valores lógicos uno o cero. La convención es asignar el valor lógico uno al interruptor y el valor lógico cero al interruptor abierto. En lugar de interruptores se usan transistores bipolares o unipolares.

Configuraciones de Salida en las Compuertas TTL

Las compuertas TTL tienes tres tipos de configuraciones de salida:

1. Salida de Colector Abierto.2. Salida de Poste Totémico.3. Salida de Tres Estados.

Compuerta con Salida de Colector Abierto

La compuerta básica TTL fue una modificación DTL. La figura de la compuerta citada se muestra en la figura 9.2.1.

Figura 9.2.1. Compuerta NAND TTL de colector abierto

La resistencia externa RL debe conectarse para que la salida hale hacia el nivel alto, cuando el transistor Q3 está en corte.

Si cualquiera de los niveles lógicos de entrada es cero, la juntura base-emisor en Q1 se polariza directamente. Por consiguiente, la tensión en la base Q1 es igual a:

0.2 V(Tensión de entrada) + 0.7(VbeQ1) = VbQ1 = 0.9 V

El transistor Q3 comienza a conducir cuando la suma de las caídas de tensión de VbcQ1, VbeQ2 y VbeQ3 sean superiores a 1.8 V. Como la tensión en VbQ1 es 0.9.V, el transistor Q3

queda en estado de corte. Por lo tanto, sí se conecta una resistencia al colector, la tensión de salida será un 1 lógico.

Si todos los niveles lógicos de entrada son 1, los transistores Q2 y Q3 se saturan debido a que la tensión en la base de Q1 es superior a la suma de las caídas de tensión VbcQ1, VbeQ2 y VbeQ3. Entonces el estado de salida es igual a cero lógico (0).

Compuerta con Salida de Tipo Totémico (Totem Pole)

Las compuertas se caracterizan por tener una impedancia de salida determinada. Esta impedancia se compone de una resistencia más una capacitancia. La capacitancia se carga exponencialmente de bajo a alto según la constante de tiempo RC, cuando el transistor de salida pasa de bajo a alto. La diferencia entre una compuerta de colector abierto y una de tipo totémico radica en el transistor Q4 y el diodo D1.

Figura 9.2.2. Compuerta TTL de salida tipo totémico

La salida es baja cuando Q2 y Q3 se encuentran en saturación como en la compuerta de colector abierto. La ecuación siguiente expresa el valor de la tensión en el colector de Q2:

0.7(VbeQ3) + 0.2 V(VceQ2) = VcQ2 = 0.9 V

Como F = VceQ3 = 0.2 V, el transistor Q4 está en corte por:

0.6 V(VbeQ4) + 0.6 V(VD1) < 0.11 V(VcQ2 ó VbQ4)

ya que VcQ2 = VbQ4 . Por lo tanto Q4 está en corte. El diodo se coloca para provocar una caída en el lazo y asegurar el corte de Q4 con Q3 saturado.

En una transición de estado lógico 1 en la salida por causa de cambio en la entrada a 0, los transistores Q2 y Q3 se cortan. En este caso, la salida se mantiene un instante de tiempo baja debido a que el voltaje en el condensador no puede cambiar instantáneamente. En el momento que Q2 entra en corte, Q4 conduce por el voltaje conectado a su base a través de la resistencia de 1.6 KW. El transistor Q4 se satura momentáneamente por la corriente exigida por el condensador, incrementándose el voltaje de acuerdo a una constante de tiempo RC. El proceso anterior es rápido por la baja resistencia equivalente entre 130 KW, la resistencia de saturación del transistor y la resistencia del diodo. Por consiguiente, la transición de un valor lógico bajo a uno alto es más rápida. En la medida de acumulación de carga a la salida, el voltaje de salida la corriente por el transistor Q4 disminuye, por lo que éste pasa a la región activa. Entonces, el voltaje de salida es:

F = 5 - 0.6 V(VbeQ4) - 0.6 V(VD1) = 3.6 V

Compuerta con Salida de Tres Estados (Triestado)

Las compuertas de tres estados por su construcción se clasifican en TTL y CMOS.

La compuerta de tres estados se presenta en las compuertas de tipo totémico que permiten la conexión alambrada de las salidas para formar un bus común.

Las compuertas de tres estados tienen los siguientes estados de salida:

1. Un estado de bajo nivel (0).2. Un estado de alto nivel (1).3. un estado de alta impedancia o estado flotante (Z).

En la figura 9.2.3. se muestran los símbolos de las compuertas.

Figura 9.2.3. Compuertas de tres estados

La compuerta de tres estados funciona normalmente con la entrada B1 en alto. La compuerta inversora de tres estados se activa en su funcionamiento con la entrada B2 en bajo. Cuando la entrada C es baja, la salida es un circuito abierto con con una impedancia alta, independiente del valor lógico en la entrada A1 (Ver figura Figura 9.2.3.a). En el estado Z no existe posibilidad de circulación de corriente en ningún sentido. En la tabla 9.2.1. se indican los valores de salida para estas dos compuertas.

A1 B1 C1 A2 B2 C2

0 0 Z 0 0 01 0 Z 1 0 10 1 0 0 1 Z1 1 1 1 1 Z

Tabla 9.2.1. Compuertas TTL de tres estados

Compuerta de Tres Estados TTL

El circuito en estado Z se basa en bloquear los dos transistores de la salida Totem- Pole a la vez cuando se active la entrada de control. La figura 9.2.4. muestra el inversor TTL 3-State. La entrada B2 en alto, hace que el transistor T5 se corte; por lo tanto la corriente base colector de T5 satura los transistores T6 y T7. El diodo D6 conduce y esto produce que los transistores de salida del circuito se corten, debido al potencial bajo en el emisor de T1 y el colector de T2. La conducción de T1, bloquea a T2 y T4 no recibe corriente en la base, por lo que entra a estado de corte. De otro lado, el colector del transistor T2 queda a un potencial muy próximo a masa, llevando a T3 a corte.

Figura 9.2.4. Circuito Inversor de tres estados TTL

Compuerta de Tres Estados CMOS

En el circuito CMOS de la figura 9.2.5., el estado de la salida es igual a la entrada sólo si la entrada B1 está en nivel alto (1). Cuando la entrada B1 está en nivel bajo (0), la salida se encuentra en nivel de impedancia alta (Z) y es independiente del nivel de entrada A1. En el funcionamiento del circuito interno de la figura 9.2.5., en el estado de entrada B1=0 conduce el transistor QP1 (canal P) y la activación de este elemento hace conducir a QN3 (canal N); por lo tanto el drenador QN3 queda a un potencial de 0 V y esto sitúa al transistor QN5 en estado de corte. El potencial de 0 V en la puerta del transistor QP3 hace conducir a éste, colocando al transistor QP5 en estado de corte. En este estado de la entrada de control, los transistores de salida QP5 y QN5 están en corte y el terminal de salida queda en estado de alta impedancia o tercer estado.

Cuando la entrada B1 está en nivel bajo (1), el estado de salida es igual de la entrada, tal como se deduce del funcionamiento del circuito. Si la compuerta tiene estado de entrada A1=1, conduce el transistor QP5 y QN5 entra en corte, lo cual hace la salida C1 igual a 1. Cuando A1=0, conduce el transistor QN5 y QP5 entra en corte, lo cual hace la salida C1

igual a 0.

Figura 9.2.5. Circuito de tres estados CMOS

Compuertas BÁsicas

Las compuertas básicas se estudiaron en la lección 1 del capítulo 2. Las compuertas se encuentran disponibles según la tecnología de fabricación.

Familia CMOS

Inversor

Un dispositivo CMOS consiste en distintos dispositivos MOS interconectados para formar funciones lógicas. Los circuitos CMOS combinan transistores PMOS y NMOS. El conocimiento sobre el funcionamiento de los transistores MOS es importante para la comprensión de la lección. La convención de los transistores MOS de canal p y canal n es la siguiente:

Figura 9.3.1. Símbolos para transistores MOS

La operación del transistor MOS se basa en los siguientes preceptos básicos:

1. El transistor MOS de canal p conduce cuando el voltaje de puerta a fuente es negativo.

2. El transistor MOS de canal n conduce cuando el voltaje de puerta a fuente es positivo.

3. Cualquiera de los dos dispositivos entra a corte cuando el voltaje de puerta a fuente es cero.

El circuito mostrado en la figura 9.3.2. representa un inversor CMOS y está formado por un transistor de canal tipo P(QP1) y otro de canal tipo N(QN1). Cuando la entrada A1 está en nivel bajo (0), QP1 y QN1 están a potencial cero. La entrada está a 0 V con respecto a la fuente de QN1 y a -VSS con respecto a la fuente de QP1. Como resultado el transistor QP1 se activa y el transistor QN1 se pone en estado de corte. El resultado es un camino de baja impedancia de VSS a la salida F y uno de alta impedancia de tierra a la salida.

Cuando la entrada A1 está en nivel alto (1), QP1 y QN1 están a potencial VSS. Como resultado el transistor QP1 se pone en estado de corte y el transistor QN1 se activa. El resultado es un camino de baja impedancia de tierra a la salida y uno de alta impedancia de VSS a la salida F. La tabla 9.3.1. ilustra los estados en el circuito lógico.

A1 Q1 Q2 F0 ON OFF 11 OFF ON 0

Tabla 9.3.1. Tabla de Estados del Inversor CMOS

Figura 9.3.2. Circuito lógico de un inversor CMOS

Compuerta NAND

En una compuerta NAND CMOS, las entradas en nivel alto, hacen que los transistores QP1 y QP2 entren en corte y ambos transistores QN1 y QN2 en conducción (Ver Tabla 9.3.2). La salida pasa a bajo (0) a través de QN1 y QN2.

Cuando ambas entradas están en bajo, QP1 y QP2 entran a conducción y QN1 y QN2 entran a corte. La salida pasa a alto a través de QP1 y QP2.

En las parejas de transistores ya sean de canal n ó de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conducción. La salida pasa a alto (1) acoplandose a través del transistor en conducción a VSS. El circuito mostrado en la figura 9.3.3. representa una compuerta NAND CMOS.

A1 B1 QP1 QP2 QN1 QN2 F0 0 ON ON OFF OFF10 1 ON OFF OFF ON 11 0 OFFON ON OFF11 1 OFFOFF ON ON 0

 

 

 

 

 

 

 

Figura 9.3.3. Circuito lógico de la compuerta NAND CMOS

Las entradas no usadas de una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe conectar a otra entrada o a uno de los dos terminales de alimentación. Esto también es válido para circuitos secuenciales y demás circuitos CMOS. Ejemplo: Contadores, Flip-Flops, etc.

Compuerta NOR

En una compuerta NOR CMOS, las entradas en nivel alto, hacen que los transistores QP1

y QP2 entren en corte y ambos transistores QN1 y QN2 en conducción (Ver Tabla 9.3.3). La salida pasa a bajo (0) a través de QN1 y QN2.

Cuando ambas entradas están en bajo, QP1 y QP2 entran a conducción y QN1 y QN2 entran a corte. La salida pasa a alto (1)a través de QP1 y QP2.

En las parejas de transistores ya sean de canal n ó de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conducción. La salida pasa a bajo (0) acoplandose a través del transistor en conducción a tierra. El circuito mostrado en la figura 9.3.4. representa una compuerta NOR CMOS.

A1 B1 QP1 QP2 QN1 QN2 F0 0 ON ON OFF OFF 10 1 ON OFF OFF ON 01 0 OFF ON ON OFF 0

1 1 OFFOFF<

ON ON< 0

Tabla 9.3.3. Tabla de estados de la compuerta NOR CMOS

Figura 9.3.4. Circuito lógico de la compuerta NOR CMOS

Familia TTL

INVERSOR

La descripción de los elementos del inversor lógico de la figura 9.3.5. se muestra en la tabla 9.3.4. Cuando la entrada E es alta (1), la unión base-emisor de Q1 se polariza inversamente y la unión base colector se polariza directamente. La circulación de corriente por esta juntura provoca la saturación del transistor Q2. El transistor Q2 excita a Q3, acercándose el potencial de colector de éste a tierra. La tensión de colector de Q3, bloquea el transistor Q4.

Cuando la entrada está en nivel bajo (0), la unión base-emisor de Q1 se polariza directamente y la unión base colector se polariza inversamente. La circulación de corriente por esta juntura tiene el sentido hacia tierra. Q2 entra en estado de corte por la ausencia de circulación de corriente en su base. Por lo tanto, el colector del transistor Q2

está en nivel alto y hace entrar en conducción a Q4. La saturación de Q4 permite un nivel lógico 1 en la salida. El potencial de tierra en el emisor de Q2 impide la conducción de Q3.

Dispositivo DescripciónQ1< Transistor de acoplamientoD1 Diodo de fijación de nivel de entradaQ2 Transistor divisor de faseQ3y Q4 Transistores Totem Pole

Tabla 9.3.4. Tabla descriptiva de los elementos del inversor

Figura 9.3.5. Circuito lógico de un inversor lógico TTL

NAND

La compuertas NAND se detalló en la lección de configuraciones de salida TTL.

ComparaciÓn entre las Distintas Familias LÓgicas

Las características vistas en la lección 1 se utilizan usualmente para comparar las distintas familas lógicas. Las características estáticas y las dinámicas sirven de buen comparación entre las familias lógicas. La compuerta NAND sirve de comparación entre cada familia.

Características Estáticas

Entre las características estáticas escogidas se encuentran:

Función de transferencia. Características de entrada. Características de salida. Cargabilidad de salida (Fan-Out). Disipación de potencia.

Función de Transferencia

La función de transferencia de tecnología CMOS se aproxima más a la ideal en comparación con la tecnologia TTL. Entre las razones más importantes se encuentran los estados bajo (0) y alto (1) sin carga, el umbral de conmutación y el margen de transición nulo.

Características de Entrada

Los estados en los niveles de tensión de entrada y salida se explicaron en la lección 1. En la familia TTL los niveles lógicos bajos son más importantes que los niveles altos. De las gráficos 9.1.4. y 9.1.5. se puede concluir la preferencia de un valor VILmáx lo más elevado posible y un valor VIHmín lo más reducido posible.

Características de Salida

Las entradas de las compuertas CMOS nunca deben dejarse flotantes. La estructura de entrada de un elemento TTL contiene una resistencia que proporciona un camino a Vss. La estructura de los dispositivos CMOS no contiene la resistencia y tiene una impedancia de entrada extremadamente alta. Por la anterior, un ruido pequeño hace que la entrada sea baja ó alta. En el caso de un ruido entre el nivel lógico 0 y 1, los dos transistores de entrada pueden estar en conducción y puede circular una corriente excesiva. En ocasiones la corriente afecta la fuente de tensión y crea una oscilación de alta frecuencia en la salida del dispositivo. Según especificación del fabricante es necesario conectar la entrada de estos dispositivos a Vss, tierra u otra fuente. Las figuras 9.1.4. y 9.1.5. establecen la diferencia de salida entre las familias TTL y CMOS.

Cargabilidad de Salida (Fan-Out)

La cargabilidad se puede establecer de acuerdo a número máximo de cargas que se pueden conectar a la salida de una compuerta, para una tensión de salida a nivel bajo de 0.3 V (VOL= 0.3 V). La referencia 4000B tiene un fan - out menor en comparación a la familia TTL estándar.

Disipación de Potencia

Por razones económicas predominan los dispositivos de baja disipación de potencia. La diferencia de potencia CMOS es un millón de veces menor a la familia TTL.

Características Dinámicas

La característica dinámica de una familia lógica es el comportamiento del dispositivo ante la conmutación. Las características dinámicas más importantes son:

Retardo de propagación y frecuencia máxima de funcionamiento. Disipación de potencia en conmutación. (familia CMOS).

Retardo de propagación y frecuencia máxima de funcionamiento

El diseño de un sistema digital de un regimen de trabajo a alta velocidad debe incluir un tiempo de retardo de propagación de compuertas bajo. Lógicamente, un menor retardo de propagación se traduce en una mayor frecuencia máxima de funcionamiento. El tiempo de propagación medio (tPD) se mide en nS y la máxima de frecuencia de funcionamiento en MHz. En la tabla 9.4.1. se muestran los tiempos de la familias lógicas TTL y CMOS.

Disipación de Potencia en Conmutación

En la familia CMOS, la disipación de potencia se da prácticamente en régimen de conmutación. La mayor disipación de potencia en regimen estático ocurre en la familia TTL.

La tabla 9.4.1. muestra algunas características de las compuertas TTL y CMOS.

Características TTL CMOS 3,3 V CMOS 5 V

F LS ALS LV LVC ALVC HC AC AHC

Retardo de Propagación de puerta, tp (ns) 3,3 10 7 9 4,3 3 7 5 3,7

Frecuencia máxima de reloj (MHz) 145 33 45 90 100 150 50 160 170

Excitación de salida IOL(mA) 20 8 8 12 24 24 4 24 8

Tabla 9.4.1. Características de Compuertas TTL y CMOS

Compuerta de TransmisiÓn CMOS

La compuerta de transmisión es un dispositivo utilizado como interruptor controlado por tensión. Generalmente se emplean transistores para cumplir la función de interrupción y existen compuertas en tecnología NMOS, PMOS y CMOS.

Compuerta de transmisión NMOS

La compuerta NMOS corresponde a un transistor MOS de canal N conectado en la configuración que se muestra en la figura 9.5.1. En la figura se observa que la fuente se encuentra conectada a tierra. Este transistor puede conducir corriente en cualquiera de sus dos direcciones (Vsal/Vent o viceversa) cuando la tensión en la compuerta (VG) supere la tensión de umbral para encenderlo, es decir, aplicando un 1 lógico.

Figura 9.5.1. Compuerta de Transmisión NMOS

Compuerta de transmisión PMOS

El transistor MOS de canal P conectado en la configuración de la figura 9.5.2 funciona como compuerta de transmisión. Su funcionamiento es similar a la compuerta de transmisión NMOS, excepto que la lógica que maneja para entrar en conducción es inversa, es decir que la tensión en la compuerta (VG) debe ser negativa para encender el transistor, en este caso la señal aplicada corresponde a un 0 lógico.

Figura 9.5.2. Compuerta de Transmisión PMOS

Compuerta de transmisión CMOS

Esta compuerta agrupa algunas características de las compuertas de transmisión NMOS y PMOS. En la figura 9.5.3 (a) se ilustra el circuito de esta compuerta, observe que esta compuerta contiene un transistor NMOS, un PMOS y un Inversor.

Figura 9.5.3. Compuerta de transmisión CMOS

El inversor es empleado para tener una sola señal de control para encender o apagar los transistores. Cuando VC se encuentra en bajo (0 lógico) el transistor NMOS se apaga al igual que el transistor PMOS, análogamente, si la tensión VC cambia alto (1 lógico), los transistores se encenderan. Existe otra representación de esta compuerta de transmisión, la cual se ilustra en la figura 9.5.3 (b). Note que la compuerta no tiene incluido el inversor y que las señales de control son C y C'. Otra opción de representación se muestra en la figura 9.5.3 (c).

Circuitos de Arseniuro de Galio

Los circuitos integrados digitales utilizan habitualmente silicio, sin embargo un semiconductor se puede producir mediante una mezcla de elementos del grupo tres (III) y cuatro (IV)de la tabla periódica. H. Welker descubrió en los años cincuenta, que el enlace químico de

estos compuestos permitía una gran movilidad de electrones. El silicio a pesar de permitir el desarrollo del transistor bipolar y el transistor de efecto de campo, no es un semiconductor universal que dé respuesta a todos los inconvenientes que se presentan al tratar de realizar dispositivos en diferentes aplicaciones prácticas. Por lo tanto se ha generado el interés por desarrollar dispositivos con semiconductores III- IV y puntualmente, con arseniuro de galio (GaAs), complementarios en la fabricación de circuitos integrados de gran velocidad.

Los transistores MOSFET han sido ampliamente utilizados en tecnologías de silicio debido a las características estables del óxido de silicio que permiten su utilización como aislante entre la puerta y el sustrato. Por el contrario, los óxidos de arsenuro de galio presentan grandes dispersiones en sus características que no permiten tensiones de umbral constantes.

Figura 9.6.1. Canal N de transistores MOS

Por ello se han realizado grandes esfuerzos, con resultados positivos, para realizar en tecnologías GaAs transistores de efecto de campo de semiconductor y metal (Metal-semiconductor fireld effect transistor (MESFET)) una de cuyas estructuras básicas se representa en la figura 9.6.1.

Este transistor se diferencia del MOS al emplear un sustrato semiaislante formado por una zona de alta resistividad que hace posible que la tensión aplicada entre él y la puerta controle por efecto de campo la anchura del canal entre el drenador y la fuente o surtidor.

Los transistores MESFET pueden ser, al igual que los CMOS, empobrecidos (depletion) D-MESFET y enriquecidos (enhancement) E-MESFET. Los D-MESFET conducen con tensión de puerta nula y los E-MESFET necesitan ser polarizados adecuadamente (positivamente la puerta con respecto al sustrato en transistores en transistores de canal N).

Lógica de Diodo Schottky Fet

La familia lógica de diodo Schottky Fet o SDFL (Schottky Diode FET Logic) incluye un inversor. La figura 9.6.2. muestra un inversor básico. El dispositivo del lado derecho mantiene conduciendo los diodos conduciendo. Los dispositivos del lado derecho funcionan como un inversor NMOS con carga activa de deplexión.

En estado lógico uno de salida, el transistor 5 está cortado y 4 está en estado ohmico pero entrega corriente cero.

Figura 9.6.2. Inversor SDFL

En estado lógico cero de salida, el transistor 5 conduce y 4 está activo.

Memorias

La mayoría de los procesos lógicos en electrónica digital se encuentran constituidos por sistemas que manipulan la información binaria para dar como resultado una o varias salidas.

En el proceso de manipular la información, los sistemas requieren del almacenamiento temporal o permanente de los estados lógicos. Un ejemplo de este tipo de sistemas son los microcomputadores, los cuales necesitan del almacenamiento tanto de datos como de los programas que manipulan la información.

En este capitulo veremos los tipos de memorias que existen, sus aplicaciones y algunos ejemplos de memorias de uso general disponibles en el mercado.

http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/100001.htm

Principalmente la diferencia entrelas tecnologias es quela distribucion de pines(patas) es diferente una de otra Cmos trabajacon un voltaje q no puede superar los 18 v pero conmuta(empieza a funcionar) a partir de 5v y Ttl nopuede superar una tension de trabajo de 5 v y comienza a trabajar con muy poco voltaje tambien la respuesta en frecuencia depende de cada tecnologia lo recomendable es trabajar con una sola tecnologia en el circuito sino se debe hacer un circuito adaptador de

tecnologia que algo complicado espero haberte ayudado

► CMOS

- Tecnología de transistor a transistor- El 0 (cero) lógico es de 0 V a 1.5 V- El margen de seguridad es de 1.5 V a 3.5 V- El 1 (uno) lógico es de 3.5 V a 5 V-

► TTL

- tecnología metal óxido semiconductor- El 0 (cero) lógico es de 0 V a 0.8 V- El margen de seguridad es de 0.8 V a 2 V- El 1 (uno) lógico es de 2 V a 5 V