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XAPP1339 (v1.0) 2018 年 10 月 31 日 1japan.xilinx.com
この資料は表記のバージ ョ ンの英語版を翻訳したもので、 内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照ください。
概要
このアプリ ケーシ ョ ン ノートでは、 2.5G に対応した高速 MIPI (Mobile Industry Processor Interface) D-PHY ソ リ ューシ ョ ンを FPGA に実装する方法について説明します。 このソ リ ューシ ョ ンは UltraScale™ または UltraScale+™ FPGA ファ ミ リの GTH ト ランシーバーと SelectIO™ テク ノ ロジに簡単な外部回路を追加し、 『MIPI Alliance specification for D-PHY』 バージ ョ ン 2.1 [参照 1] との互換性を確保します。 このアプリ ケーシ ョ ン ノートでは、 UltraScale FPGA の GTH ト ランシーバーを使用してソ リ ューシ ョ ンを実装する方法を詳し く説明します。 MIPI D-PHY ソ リ ューシ ョ ンは、 UltraScale+ FPGA にも実装できます。 このソ リ ューシ ョ ンを、 ほかのザイ リ ンクス ト ランシーバー テク ノ ロジを使用して実装する場合、または 2.5G を超えるデザインを実装する場合は、 回路の再評価が必要です。 詳細は著者までお問い合わせください。 このアプリ ケーシ ョ ン ノートは、 読者が 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2]、 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 3]、 および 『D-PHY ソ リ ューシ ョ ン』 (XAPP894) [参照 4] を理解しているこ とを前提と しています。
重要: このアプリ ケーシ ョ ン ノートは、 ライン レート 100Mb/s ～ 2.5Gb/s のアプリ ケーシ ョ ンをターゲッ ト と しています。1.5Gb/s 未満の低速アプリ ケーシ ョ ンについては、 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) および 『D-PHY ソリ ューシ ョ ン』 (XAPP894) を参照してください。
設計方法の詳細、および UltraScale と UltraScale+ FPGA の GTH ト ランシーバー実装方法の違いは、「UltraScale FPGA から UltraScale+ FPGA へのデザイン移行」 で説明します。
このアプリ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 ザイ リ ンクスのウェブサイ トからダウンロードできます。 デザイン ファ イルの詳細は、 「 リ ファレンス デザイン」 を参照して ください。
はじめに
MIPI は、 MIPI アライアンスが策定したシ リ アル通信インターフェイス規格です。 FPGA では MIPI を実装するこ とで、 カメ ラ シ リ アル インターフェイス (CSI) またはディ スプレイ シ リ アル インターフェイス (DSI) と呼ばれるカメ ラおよびディ スプレイ用の標準的な接続媒体を提供します。 いずれの規格も、 柔軟で低コス ト な高速シ リ アル インターフェイス ソ リ ューシ ョ ンである D-PHY 仕様を利用します。
UltraScale+ FPGA を除き、 ほとんどのザイ リ ンクス FPGA は D-PHY をネイティブにサポート した I/O を内蔵していません。 MIPI を備えたカメ ラやディ スプレイ コンポーネン ト を接続するには、 FPGA レーンの外側に別コンポーネン ト を使用して、 D-PHY ハードウェア仕様を実装する必要があ り ます (図 1 参照)。 D-PHY のレーン制御ロジッ ク と して機能するデザインは、 図 1 に示すよ うに FPGA 内に実装できます。
アプリケーシ ョ ン ノート : UltraScale および UltraScale+ FPGA
XAPP1339 (v1.0) 2018 年 10 月 31 日
2.5G MIPI D‐PHY コン ト ローラーの実装方法著者: Jinhua Li、 John Hu、 Tom Li
はじめに
XAPP1339 (v1.0) 2018 年 10 月 31 日 2japan.xilinx.com
また、 4K や 8K、 さ らにはそれを超える解像度のイ メージをサポートするため、 MIPI インターフェイスがサポートするライン レート も 2.5G 以上へと徐々に向上しています (表 1)。 この規格を SelectIO テク ノ ロジでサポートするのは困難です。 MIPI インターフェイスに必要な高い速度を達成するには、 よ り高度なテク ノ ロジが必要です。
X-Ref Target - Figure 1
図 1: D‐PHY の概要
DataIF
Logic
TX Ctrl Logic
Esc Encoder
HS-Serialize
Sequences HS-TX
HS-Deserialize Data Sampler
HS-RX
LP-TX
RT
Esc Decoder
Ctrl DecoderLP-RX
RX
State Machine (Incl. Enables,
Selects and System Ctrl)
Error Detect
CtrlIF
Logic LP-CD
CD
TX
Dp
Dn
Lane Control & Interface Logic Lane Side
Data In
PPI(Appendix)
Data Out
Clocks-in
Clocks-out
Control-in
Control-out
ProtocolSide
Reference Ground
HS Diff. Swing (e.g., 200 mV)
Minimum LP-RX Low Threshold
Low-Power Signaling Level (e.g., 1.2V)
HS CommonLevel
(e.g., 200 mV)
Max LP-RX High
IC Supply Voltage (1.2V–3.3V+)
X21662-100418
はじめに
XAPP1339 (v1.0) 2018 年 10 月 31 日 3japan.xilinx.com
DSI と CSI
DSI は、 アクティブ マ ト リ クス ディ スプレイ モジュールなどのペリ フェラルとホス ト プロセッサを接続する高速シ リ アル インターフェイスです。 DSI は物理的な通信層と して D-PHY を使用します。 ホス ト とペリ フェラル間の情報転送は、1 本または複数のシ リ アル データ レーンと 1 本のクロ ッ ク レーンで構成されます。
ト ランシーバーの通信セッシ ョ ンの合間に、 差動データ /ク ロ ッ ク レーンを低電力 (LP) ト ランシーバー ステートへ (または LP ト ランシーバー ステートから ) 切り換えるこ とができます。 高速データをアクティブに送信または受信しない場合、インターフェイスはアイ ドル ステートにする必要があ り ます。 図 2 に高速伝送の基本構造を示します。 DSI インターフェイスのデータ レーンは、 1、 2、 3、 または 4 本が可能です。 よ り幅の広いインターフェイスを構成するには、 1、 2、 3、または 4 レーンの倍数を使用します (たとえば、 8 データ レーンは 1 8 レーンまたは 2 4 データ レーンと して作成可)。
重要: 2.5G MIPI D-PHY ソ リ ューシ ョ ンでは、 8 データ レーンは 2 4 データ レーンと してしか作成できません。 データ レーン 0 は双方向ではあ り ません。
データ レーンが 0 の場合のみ、 低電力データ伝送で双方向のデータ転送がサポート されます。
表 1:統合する D‐PHY のバージョ ンと後方互換性
RX D‐PHY 仕様バージョ ン
D‐PHY v2.1 D‐PHY v2.0 D‐PHY v1.2 D‐PHY v1.1 D‐PHY v1.0
最大速度
(Gb/s)
スキ
ュー調整初期化
最大速度
(Gb/s)
スキ
ュー調整初期化
最大速度
(Gb/s)
スキ
ュー調整初期化
最大速度
(Gb/s)
スキ
ュー調整初期化
最大速度
(Gb/s)
スキ
ュー調整初期化
TX D‐PHY 仕様バ
ージ
ョン
D‐PHY v1.0
1.0 — 1.0 — 1.0 — 1.0 — 1.0 —
D‐PHY v1.1
1.5 — 1.5 — 1.5 — 1.5 — 1.0 —
D‐PHY v1.2
2.5 あ り 2.5 あ り 2.5 あ り1.5 — 1.0 —
1.5 — 1.5 — 1.5 —
D‐PHY v2.0
4.5 あ り 4.5 あ り 2.5 あ り1.5 — 1.0 —
1.5 — 1.5 — 1.5 —
D‐PHY v2.1
4.5 あ り 4.5 あ り 2.5 あ り1.5 — 1.0 —
1.5 — 1.5 — 1.5 —
注記:1. 「–」 で示した組み合わせはスキュー調整初期化が不要です。
はじめに
XAPP1339 (v1.0) 2018 年 10 月 31 日 4japan.xilinx.com
ホス ト とディ スプレイ ペリ フェラル間のすべてのリ ンクは、 ホス ト (マスター ) からディ スプレイ ペリ フェラル (スレーブ) への単方向通信です。 データ レーン 0 のみ、 LP ステートで双方向の転送が可能です。
CSI は、 カメ ラなどのペリ フェラルとホス ト プロセッサを接続する高速シ リ アル インターフェイスです。 この CSI も、MIPI アライアンスで定義されている とおりに D-PHY を物理層インターフェイス と して使用します。 図 3 に、 CSI ト ランス ミ ッ ターと CSI レシーバー間のインターフェイス接続を示します。 CSI インターフェイスのデータ レーンは、 1、 2、 3、または 4 本が可能です。 よ り幅の広いインターフェイスを構成するには、 1、 2、 3、 または 4 レーンの倍数を使用します (たとえば、 8 データ レーンは 1 8 レーンまたは 2 4 データ レーンと して作成可)。
CSI 伝送インターフェイスは、 大 8 つの単方向の差動シ リ アル レーンと高速 (HS) モードで動作する 1 つのクロ ッ ク レーンで構成されます。 ト ランス ミ ッ ターとレシーバーは、 連続するクロ ッ ク動作をサポート しますが、 オプシ ョ ンで非連続のクロ ッ ク動作にも対応します。 制御インターフェイス (図 3 に CCI と して表示) は、 双方向の制御インターフェイスであ り、 LP ステートで動作します。
注記: MIPI デザインが ト ランス ミ ッ ターとレシーバーの間でシステム同期クロ ッ ク モードをサポート しない場合、 2.5G MIPI D-PHY ソ リ ューシ ョ ンでサポート されるのは連続クロ ッ ク モードのみです。 詳細は、 「D-PHY 等価」 を参照してください。
X-Ref Target - Figure 2
図 2:基本的な CSI インターフェイス構造
X-Ref Target - Figure 3
図 3:標準的な CSI インターフェイス構造
Master, Application, or BasebandProcessor
High-SpeedData Links
Datan+Datan–
Data0+Data0–
Clock+Clock–
Datan+Datan–
Data0+Data0–
Clock+Clock–
Slave, Peripheral (Such As Display)
X1339_02_100418
Master, Camera
CSI Transmitter CSI Receiver
CCI Slave CCI Master
UnidirectionalHigh-SpeedData Link
400 kHz BidirectionalControl Link
Datan+Datan–
Data1+Data1–
Clock+Clock–
Datan+Datan–
SCLSDA
SCLSDA
Data1+Data1–
Clock+Clock–
Slave, Application, or BasebandProcessor
X1339_03_100418
はじめに
XAPP1339 (v1.0) 2018 年 10 月 31 日 5japan.xilinx.com
D‐PHY
これまで、 プ リ ン ト回路基板 (PCB) 上のコンポーネン ト間インターフェイスには、 低ビッ ト レートのシングルエンド パラレル バス (LVCMOS)、 差動高速シ リ アル バス、 またはシングル差動チャネルの使用が一般的でした。
D-PHY は、 低速かつ低電力なインターフェイスをシ リ アル形式の高速差動インターフェイスに変換するこ とで、 この構造に高い機能を備えるこ とができます。 つま り、 1 つのシ リ アル インターフェイスに両機能が混在するこ とにな り ます。この方法で、 D-PHY は 1 つのデバイス内のコンポーネン ト間接続に、 高速差動と低速低電力シングルエンドの柔軟なシリ アル インターフェイス ソ リ ューシ ョ ンを提供します。
D-PHY の仕様は、 ASSP (Application Specific Standard Product) または ASIC の実装を考慮して作成されています。 この仕様は、 SLVS (Scalable Low-Voltage Signaling) による HS (High-Speed) I/O と LVCMOS による LP (Low-Power) I/O を 1 つの差動ペア配線でサポート します (図 1 参照)。 前述のとおり、 現時点でザイ リ ンクス FPGA は UltraScale+ FPGA しか D-PHY 準拠 I/O をネイティブにサポート していません。
このアプリ ケーシ ョ ン ノートでは、 FPGA になるべく簡単なペリ フェラルを追加して高速 2.5G MIPI をサポートする新しい方法について説明します。 表 2 では、 物理的な D-PHY の仕様について説明しています。
表 2: D‐PHY の仕様
パラメーター 値
各方向の 小データ ピン数 4
小コンフ ィギュレーシ ョ ン 4 ピンの半二重
小 UniPro コンフ ィギュレーシ ョ ン 8 ピン
媒体 300mm までの PCB、 フレッ クスまたはマイクロ同軸
1 レーンあたりのデータ レート 2.5Gb/s
大 HS レート 2.5Gb/s
小 HS レート 80Mb/s
LP レート 20Mb/s
電気信号
HS SLVS-400
LP LVCMOS-1.2V
HS のクロ ッキング方法 DDR ソース同期
HS のライン コーディング なし /8B9B
レシーバー CDR (ク ロ ッ ク データ リ カバリ ) の必要性 なし
光またはリ ピーターへの対応 なし
100Mb ～ 2.5G 高速 D‐PHY のエミ ュレーシ ョ ン
XAPP1339 (v1.0) 2018 年 10 月 31 日 6japan.xilinx.com
100Mb ～ 2.5G 高速 D‐PHY のエミ ュレーシ ョ ン
このアプリ ケーシ ョ ン ノートでは、 FPGA を MIPI 対応デバイスへ接続するためのソ リ ューシ ョ ンを紹介します。 FPGA I/O インターフェイス デザインの外部に D-PHY 機能を完全または部分的にエミ ュレートするこ とで、 この接続が可能になり ます。 完全にまたは部分的にサポート された D-PHY 機能を使用するかの判断は、 コス ト 、 量、 性能などデザイン固有の基準に基づきます。 このアプリ ケーシ ョ ン ノートでは、 適応の可能性のみ提供します。
基本的な D-PHY エミ ュレーシ ョ ン回路は双方向のデータ レーンと ク ロ ッ ク レーンをサポートできますが、 ザイ リ ンクスおよびほとんどのユーザーは単方向機能のみのサポート を選択します。
図 1 に示すよ うに、 D-PHY には次の 2 つの機能があ り ます。
• レーン制御と インターフェイス ロジッ ク (LCIL)
• レーン サイ ド ロジッ ク (LSL)
このアプリ ケーシ ョ ン ノートでは、 PMA (PHY) 側に焦点を当てて説明します。 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 3] には、図 4 に示す MIPI インターフェイスのロジッ ク階層デザインが記載されており、 PMA 層の I/O 回路およびレーン サイ ド ロジッ ク リ ファレンス デザインが提供されています。 また、 これら 2 つの部分の設計手法も記載されています。 物理符号化副層 (PCS) デザインは、 このアプ リ ケーシ ョ ン ノートには含まれません。
注記: このリ ファレンス デザインは、 ザイ リ ンクスのパートナー Northwest Logic 社の CSI-2 Controller Core V2 と DSI-2 Controller Core を使用してテス ト しています。 他社製 D-PHY PCS を使用してテス トする場合は、 ソ リ ューシ ョ ンを再評価する必要があるため、 ザイ リ ンクス販売代理店までお問い合わせください。
X-Ref Target - Figure 4
図 4: 7 シリーズ FPGA ファ ミ リ向け MIPI D‐PHY TX (マスター ) コア アーキテクチャ
D-PHY TX IP
AXI4-Lite IF Register Interface
TX PPI
TX Fabric Logic (PCS) TX PHY Logic
HS Clock Lane
Clock LaneCLK_PATTERN_GE
N
ULPS_BLK
PHY_CRTLTimers
Data Lane0HS_DATAPATH
ESC_DATAPATH
PHY_CRTLTimers
Data Lane3HS_DATAPATH
ESC_DATAPATH
PHY_CRTLTimers
OSERDES OBUFDS8
2
OSERDES OBUFDS8
2
HS Data Lane0
LP Clock Lane
LP Data Lane0
OSERDES OBUFDS8
2
HS Data Lane3
LP Data Lane3
X21691-100418
100Mb ～ 2.5G 高速 D‐PHY のエミ ュレーシ ョ ン
XAPP1339 (v1.0) 2018 年 10 月 31 日 7japan.xilinx.com
次に、 2.5G D-PHY PMA の主な特長をまとめます。
• FPGA I/O は、 PCB の同じ物理チャネルでタイム シェア リ ングを使用して LP 信号と HS 信号を送信でき、 D-PHY 電気的仕様に準拠したシグナル インテグ リティ も確保されます。
• このデザインは D-PHY 仕様のタイ ミ ング要件を満たしており、 LP 信号と HS 信号を正し く切り換えます。
UltraScale+ FPGA 以前の伝統的な D-PHY ソ リ ューシ ョ ンは、 HS 信号を FPGA の差動規格に接続し、 LP 信号を LVCOMS I/O に接続した上で、 PCB 上の抵抗ブリ ッジを使用して同じ物理チャネルに統合していました。 また、 PCS 層ロジッ クは解析データによるプロ ト コル層の認識に基づいており、 差動 I/O と LVCMOS の信号の切り換えをサポート し、 800Mb/s D-PHY インターフェイス規格を実現していました ( 『D-PHY ソ リ ューシ ョ ン』 (XAPP894) [参照 4] 参照)。
UltraScale+ FPGA は D-PHY バッファー ド ラ イバーを I/O ブロ ッ ク (IOB) に統合しており、これによ り 1 対の SelectIO インターフェイス上で LP 信号と HS 信号を直接送信できるよ うになっています ( 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 3] 参照)。
このアプリ ケーシ ョ ン ノートに付属する リ ファレンス デザインは、 『D-PHY ソ リ ューシ ョ ン』 (XAPP894) に付属するものと似ています。 ただし、 従来の差動 I/O の代わりに GTH ト ランシーバーを使用し、 GTH ト ランシーバーに含まれるいくつかの先進テク ノ ロジを使用するこ とで、 ライン レート 2.5Gb/s の高速 D-PHY インターフェイスを実現しています。
注記: GTH ト ランス ミ ッ ターは、 DC 結合でグランドを基準電位とする 50 負荷を駆動できます。
GTH レシーバーの QPI センサーは、 MIPI LP 信号入力を直接サポート します。 GTH レシーバーのイコライザーは、 大 6dB のワース ト ケース アイ ダイアグラムをサポート します。GTH レシーバーは、 5 倍オーバーサンプリ ングによ り MIPI のバース ト データ ス ト リームをサポート します。 GTH レシーバーの CDR は手動で制御できます。 このため、 手動 CDR を作成する と、 MIPI インターフェイスの非同期クロ ッ ク モードを低コス トで簡単に設計できます。
次に、 設計手法の概要をまとめます。
• この回路設計は電気的特性を満たし、 十分なシグナル インテグ リティを確保できます。
° TX 側: 抵抗ネッ ト ワークの代わりに高速 FET (電界効果ト ランジスタ ) スイ ッチを使用して GTH (HS) および SelectIO (LP) 信号を同じ PCB チャネルに接続します (図 10 参照)。
° RX 側: GTH ト ランシーバーに組み込まれた QPI (Quick Path Interconnect) ユニッ トが リ アルタイムにライン レベルを検出し、 LP データ チャネルと HS データ チャネルを自動で切り換え、 標準 MIPI インターフェイスに接続した D-PHY ド ラ イバーの動作を直接シ ミ ュレーシ ョ ンできます。 外部回路は不要です (図 11 参照)。
GTH ト ランシーバーのテク ノ ロジによ り、 HS 信号の 2.5G レンジでの送受信が可能になり ます。
• レーン サイ ド ロジッ ク デザイン - HS 信号と LP 信号の切り替え
° TX 側: PCS 層ロジッ クが D-PHY プロ ト コルに基づいて送信済みデータの送信ステート を判定し、 チャネル選択信号 (SEL) を送出します。 HS 信号と LP 信号の切り換えは、 PMA 層を利用して FET スイ ッチの SEL ピンへの SEL 信号で実現します。
注記:データ チャネルと クロ ッ ク チャネルでは LP 信号と HS 信号の切り換えタイ ミ ングが厳密には異なり、 連続クロ ッ ク モードでは CLK チャネルを中断できないため、 ク ロ ッ ク チャネルとデータ チャネルには別々の FET スイ ッチが必要です。 2 つの独立した SEL 信号が MIPI 制御ロジッ クから送出されます。
° RX 側: HS と LP のレベルの違いを利用して、 ト ランシーバーの QPI ユニッ トがライン レベルのステータスを リアルタイムに検出し、 データを ト ランシーバー内の LP および HS データ チャネルに自動的に送信します。 PMA 層は LP 信号を PCS 層に送信します。 PMA 層からの出力 HS 信号が PCS 層で正し く回収されるよ うに、 PCS 層は LP チャネルのステート を監視してデータ マスク信号を生成する必要があ り ます。
注記: FPGA 側では、 MIPI ク ロ ッ ク チャネルは別の FPGA I/O ク ロ ッ ク ピンに接続せず、 GTH ト ランシーバーを介して直接送信されます。
受信チャネルが HS 信号に切り替わる と、内部 LP データ チャネルで受信されるデータは常に 0 とな り ます。詳細は、「D-PHY 等価」 の論理設計のセクシ ョ ンを参照してください。
100Mb ～ 2.5G 高速 D‐PHY のエミ ュレーシ ョ ン
XAPP1339 (v1.0) 2018 年 10 月 31 日 8japan.xilinx.com
図 5 に示すよ うに、 D-PHY インターフェイス タイ ミ ング規格に従い、 TX 側の PCS 層は THS-SETTLE および THS-TRAIL ステータスを解析して FET スイ ッチの切り換えを示すこ とができます。 データ チャネルと クロ ッ ク チャネルのタイ ミ ング要件を考慮する と、 FET の切り換え時間には制限があ り ます。 詳細は、 「TX 回路設計の手引き」 を参照して ください。
X-Ref Target - Figure 5
図 5: HS データのバースト送信/クロック レーンを送信と LP モード間で切り換え
TCLK-PREPARE
TCLK-TERM-EN
DisconnectTerminator
TREOT
THS-SKIP
TEOT
THS-TRAIL THS-EXIT
Capture1stData Bit
TD-TERM-EN
THS-SETTLE
LP-00LP-01
VIDTH(max)
Dp/DnTLPX THS-PREPARE THS-ZERO
LP-11
VIH(min)
VIL(max)
VTERM-EN(max)
VIH(min)
VIL(max)
DisconnectTerminator
TCLK-SETTLE
TCLK-MISS
TEOTTCLK-POST
TCLK-TRAIL THS-EXIT TLPX TCLK-ZERO TCLK-PRE
VIH(min)
VIL(max)
DisconnectTerminator TLPX THS-PREPARE
TD-TERMENT
THS-SETTLE
THS-SKIP
Data LaneDp/Dn
CLK
Clock LaneDp/Dn
X21663-100418
HS インターフェイス
XAPP1339 (v1.0) 2018 年 10 月 31 日 9japan.xilinx.com
HS インターフェイス
D-PHY の差動高速部分は、 LVDS や DIFF_HSTL (差動 HSTL) などの差動高速 I/O を使用して FPGA で模倣できます。FPGA の I/O レベルは常に、 D-PHY 仕様に対応する低振幅の SLVS 型 I/O に合わせる必要があ り ます。
D‐PHY 高速 I/O 仕様
表 3 に、 『MIPI Alliance specification for D-PHY』 に記載された D-PHY 高速 I/O 仕様を示します。 これらは、 JESD 8-13 SLVS 仕様 [参照 5] の SLVS 規格の要件を満たします。
FPGA を使用して D-PHY を模倣する場合、 差動の FPGA 規格がこれらの SLVS 仕様を満たす必要があ り ます。 このセクシ ョ ンでは、 D-PHY 準拠ソ リ ューシ ョ ンと して外部の信号整形コンポーネン ト を使用する場合に有効な差動 FPGA 規格について説明します。
表 3: D‐PHY HS ト ランスミ ッ ターの DC 仕様
パラメーター 説明 最小値 公称値 最大値 単位
ト ランスミ ッ ター
EQTX1(1) デエンファシス オプシ ョ ン 1 2.5 3.5 4.5 DB
EQTX2(1) デエンファシス オプシ ョ ン 2 6 7 8 DB
VCMTX(2) HS 送信固定同相電圧 150 200 250 mV
VCMTX_HalfSwing(2)(4) 半振幅モードの HS 送信固定同相電圧 75 100 250 mV
|VCMTX(1,0)|(3) 出力が differential-1 または differential-0 の場合の VCMTX 不一致
5 mV
|VOD|(2) HS 送信差動電圧 140 200 270 mV
|VOD_HalfSwing|(2)(4) 半振幅モードの HS 送信差動電圧 70 100 135 mV
|VOD|(3) 出力が differential-1 または differential-0 の場合の VOD 不一致
14 mV
VOHHS(2) HS は 大電圧を出力 360 mV
ZOS シングルエンド出力インピーダンス 40 50 62.5
ZOS シングルエンド出力インピーダンスは不一致
20 %
注記:1. サポートするデータ レートが 2.5Gb/s を超える場合、 ト ランス ミ ッ ターの適合要件はアイ ダイアグラムで定義します。 この表に示
した等化の値は単なる参考値です。
2. ZID 範囲内の負荷インピーダンスで駆動した場合の値です。
3. 放射を 小限に抑え、 シグナル インテグ リ ティ を 適化するため、 ト ランス ミ ッ ターは VOD と VCMTX(1,0) を 小化する必要
があ り ます。
4. 半振幅モードはオプシ ョ ンです。 システム消費電力をよ り 適化したい場合に使用する ト ランス ミ ッ ターの機能です。
HS インターフェイス
XAPP1339 (v1.0) 2018 年 10 月 31 日 10japan.xilinx.com
表 4: D‐PHY HS ト ランスミ ッ ターの AC 仕様
パラメーター 説明 最小値 公称値 最大値 単位 注記
VCMTX (HF) 共通レベルの変動 (> 450MHz) 15 mVRMS
VCMTX (LF) 共通レベルの変動 (50 ～ 450MHz) 25 mVPEAK
tR および tF 20% ～ 80% の立ち上がり時間と立ち下がり時間
0.3 UI (1)(2)
0.35 UI (1)(3)
100 ps (4)
注記:1. UI = 1/(2 fh)、 ただし fh は動作データ レートの基本周波数です。
2. 大 HS ビッ ト レート 1Gb/s (UI 1ns) をサポートする場合に適用されます。
3. 大 HS ビッ ト レート > 1Gb/s (UI 1ns) かつ 1.5Gb/s (UI 0.667ns) をサポートする場合に適用されます。
4. 大 HS ビッ ト レート 1.5Gb/s をサポートする場合に適用されます。 ただし過度な放射を防ぐため、 ビッ ト レート < 1Gb/s (UI 1ns) の場合、 150ps 未満の値は使用しないでください。
表 5: D‐PHY HS レシーバーの DC 仕様
パラメーター 説明 最小値 公称値 最大値 単位
VCMRX (DC)(1)(2) HS レシーバー用の同相電圧 70 330 mV
ZID 差動入力インピーダンス 80 100 125(3)
ZID_OPEN 非終端モードの差動入力インピーダンス (4) 10K
注記:1. これ以外に、 > 450MHz ではピーク値 100mV の正弦波の RF 干渉が発生する可能性があ り ます。
2. この値には、 ト ランス ミ ッ ターとレシーバー間のグランド電位差 50mV、 固定の同相レベル許容差、 および < 450MHz での変動が含
まれます。
3. 非終端モードでは、 ZID は 125 を超えるこ とができます。
4. HS-RX の非終端モードはオプシ ョ ンです。 このモードは、 ト ランス ミ ッ ターが半振幅モードの場合のみ使用できます。 ZID_OPEN は、 大振幅が |VOD_HalfSwing| で同相電圧範囲が VCMTX_HalfSwing 以内の差動電圧に対して定義されます。
表 6: D‐PHY HS レシーバーの AC 仕様
パラメーター 説明 最小値 公称値 最大値 単位 注記
VCMRX (HF) 同相干渉 (> 450MHz) 100 mV (2)(5)
50 mV (2)(6)
VCMRX (LF) 同相干渉 (50 ～ 450MHz) -50 50 mV (1)(4)(5)
-25 25 mV (1)(4)(6)
VIDTH 差動入力 High しきい値 70 mV (5)
40 mV (6)
VIDTL 差動入力 Low しきい値 -70 mV (5)
-40 mV (6)
VIHHS シングルエンド入力 High 電圧 460 mV (7)
VILHS シングルエンド入力 Low 電圧 -40 mV (7)
ZTERM-EN HS 終端が有効な場合のシングルエンドのしきい値
450 mV
LP インターフェイス
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VCMTX、 |VOD| および VCMRX (DC) は特に重要な指標のため、 注意が必要です。 これら指標の要件を満たすには、 特別な手法を使用する必要があ り ます。
GTH ト ランシーバー
『Kintex UltraScale FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS892) [参照 6] の表 「GTH ト ランシーバーの DC 仕様」 に記載されているよ うに、 VCMOUTDC = VMGTAVTT/2 – DVPPOUT/4 です。 D-PHY を使用する LP シングルエンド I/O の規定レベルは 1.2V です。 DVPPOUT = 1000mV の場合、 VCMOUTDC = 1200/2 – 1000/4 = 350mV です。 これでもまだ、D-PHY の 大 VCMTX の要件である 250mV を上回っています。 ただし DVPPOUT が |VOD| の要件よ り もはるかに大きいため、 減衰器の挿入が可能です。
LP インターフェイス
D-PHY を使用する LP シングルエンド I/O の規定レベルは 1.2V です。 100Mb/s ～ 2.5Gb/s D-PHY 等価回路を FPGA に実装する場合、 送信側の LP 信号は FPGA の SelectIO インターフェイスを経由して送信されます。 受信側の GTH ト ランシーバーは HS 信号と LP 信号を同時に受信するよ うに互換性を持たせるこ とができます。 シグナル インテグ リティを改善するため、 TX 側の LP 信号には HSUL_12_DCI レベル規格またはその他の 1.2V シングルエンド レベル規格と直列抵抗を使用するこ とを推奨します。
重要: LP 信号は 1.2V I/O バンクに配置する必要があ り ます。
D‐PHY 等価
GTH ト ランシーバー ソリューシ ョ ン
D-PHY HS の電気的仕様の要件を満たすには、 GTH ト ランシーバーの TX 側 QPI モジュールを DC 結合と し、低出力同相電圧でグランド負荷を駆動します。 RX 側は DC 結合で低同相電圧信号を受信でき、 0.6V 電圧検出センサーも備えています。
Ccm 同相終端 60 pF (3)
注記:1. 50mV の 「固定」 グランド シフ トは含みません。
2. VCMRX(HF) は、 レシーバー入力に重畳した正弦波のピーク振幅です。
3. 高ビッ ト レートの場合、 同相反射損失の仕様を満たすには 14pF キャパシタが必要です。
4. この電圧差は、 DC 平均同相電位との比較です。
5. データ レート 1.5Gb/s をサポートするデバイスの場合です。
6. データ レート > 1.5Gb/s をサポートするデバイスの場合です。
7. これ以外に、 > 450MHz ではピーク値 100mV の正弦波の RF 干渉が発生する可能性があ り ます。
表 6: D‐PHY HS レシーバーの AC 仕様 (続き)
パラメーター 説明 最小値 公称値 最大値 単位 注記
D‐PHY 等価
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ハードウェア機能
図 6 の波形は、 GTH ト ランシーバーでグランド接続した 50 負荷を駆動したと きの信号ステータスを示しています。High レベルは 496.3mV で、Low レベルは 83.75mV です。したがって同相電圧は 290.0mV で、 これは D-PHY TX の 200mV に近い値です。 あとは、 約 –3dB の分圧減衰器を設計すれば要件を満たすこ とができます。 幸い、 GTH ト ランシーバーの出力は 412.55mV で、 これは D-PHY TX の振幅要件である 140mV よ り も大きい値です。 このため、 減衰器を挿入する条件は満たされています。 このよ うにして、 Keysight ADS 環境でデザインをモデル化してシ ミ ュレーシ ョ ンしました。
シミ ュレーシ ョ ン
図 7 に示すよ うに、 まずグランド接続した 50 負荷を駆動する電流モード ロジッ ク (CML) 回路モデルを作成し、 出力が実際の GTH ト ランシーバー テス ト データの近似値となるよ うにします (図 8)。
X-Ref Target - Figure 6
図 6: 50 負荷を駆動する GTH ト ランシーバーの出力波形
X21688-10041
D‐PHY 等価
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X-Ref Target - Figure 7
図 7: 50 負荷を駆動する GTH ト ランシーバーの ADS モデル
X-Ref Target - Figure 8
図 8: 50 負荷を駆動する GTH ト ランシーバーの ADS モデルの出力波形
v
v
TranTran1StopTime = 100.0 nsMaxTimeStep = 1.0 ns
V_DCSRC3Vdc = 1.2V
RR1R = 50
RR2R = 50
V_ProbeV_Probe2
RR10R = 50
RR11R = 50
VCCSSRC2G = –0.02S
R1R2
LDCSRC4
R2
V_ProbeV_Probe1
R1
VtPRBSVPRBS1Mode = Maximal Length LFSRRegisterLength = 8Trigger = InternalVlo = 0.2VVhigh = 1.0VRout = 50 DeEmphasisMode = Percent ReductionDeEmphasis = 0.0EmphasisSpan = 0EdgeShape = Linear TransitionBitRate = 2.5 Gb/sRiseTime = 10 psFallTime = 10 psDelay = 0 ps
++
- -
+
-
VCCSSRC1G = 0.02S
X21664-100918
X21682-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 14japan.xilinx.com
次に、 グランド接続した 50 負荷を約 5dB の T 型減衰器で置き換え、 出力の同相電圧と差動振幅を観察します。 図 9 に示すよ うに、 同相電圧と差動振幅は D-PHY の HS TX 側の要件を満たしています。
X-Ref Target - Figure 9
図 9:減衰器に置き換えた後のシングルエンドおよび差動出力波形
v
TranTran1StopTime = 100.0 nsMaxTimeStep = 1.0 ns
V_DCSRC3Vdc = 1.2V
RR1R = 50
RR2R = 50
V_ProbeV_Probe2
RR4R = 50
RR3R = 50
VCCSSRC2G = –0.02S
R1R2
LDCSRC4
R2
V_ProbeV_Probe1
R1
VtPRBSVPRBS1Mode=Maximal Length LFSRRegisterLength = 8Trigger = InternalVlo = 0.2VVhigh = 1.0VRout = 50 DeEmphasisMode = Percent ReductionDeEmphasis = 0.0EmphasisSpan = 0EdgeShape = Linear TransitionBitRate = 2.5 Gb/sRiseTime = 10 psFallTime = 10 psDelay = 0 ps
++
- -
+
-
VCCSSRC1G = 0.02S
RR6R = 20
RR7R = 15
V_ProbeV_Probe3
RR9R = 100
RR5R = 20
RR8R = 15
V_ProbeV_Probe4
S12PSNP1File=”C/Downloads/P13 PCIE3415_12_PORT_S_ PARAMETER_031303.s12p”
X21665-100918
D‐PHY 等価
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TX 回路設計の手引き
こ こまでのシ ミ ュレーシ ョ ン結果に基づき、外付けの高速 FET アナログ スイ ッチを使用して図 10 のよ うな D-PHY TX 回路を作成します。
上記の回路で高速 FET アナログ スイ ッチを選択する際には、 次の点を考慮する必要があ り ます。
• 導通抵抗 RON は 20 未満と します。
• スイ ッチ遅延 TSW は THS-SETTLE および THS-EXIT (100ns) よ り も小さ く します。
• 近端クロス トークは –30dB よ り も小さ く します。
• –1dB 帯域幅は >1.25GHz と します。
X-Ref Target - Figure 10
図 10: D‐PHY TX 回路
LP_DATA_P
LP_DATA_N
LP/HS_SEL
HS_DATA (16 bits)
GTHTransceiver
HSUL_12_DCI
HSUL_12_DCI
HD3SS3411
LVCMOS_33
AP
AN
BP
BN
CP
CN
SEL
GND
50
FPGA Outside Circuits
20 15
Ron = 5
33
50
20 15
33
X21666-102518
D‐PHY 等価
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RX 回路設計の手引き
図 11 に示すよ うに、 RX は D-PHY の RX 電気要件を完全にサポート しており、 TX のよ うに外部デバイスを追加する必要はあ り ません。 RXQPIEN を有効にする と、 RXQPISENP/N は LP 信号を検出できます。
実際の D-PHY 同様、 LP モードでは GTH ト ランシーバーのエンド マッチングは切断されておらず、 LP 信号はエンド マッチングによって減衰されます。 この場合、 図 12 に示すよ うに Low レベルが約 0.4V、 High レベルが約 0.8V で、 両方と も RXQPISENP/N によって確実に判定できます。
X-Ref Target - Figure 11
図 11: GTH ト ランシーバーの D‐PHY RX 回路
INPUT_P
GTH Transceiver
INPUT_N5x OS HS_DATA_INT (16 bits)
LP_P_INT
LP_N_INT
X21667-100418
D‐PHY 等価
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X-Ref Target - Figure 12
図 12: 100 負荷を駆動する LP の ADS モデルと出力波形
TranTran1StopTime = 100.0 nsMaxTimeStep = 1.0 ns
++
- -
V_DCSRC3Vdc = 1.2V+
-
E
T
PCGC
PU
PD
IO
DigO
RR3R = 33Ω
PRBSsrcPRBS1Mode = Maximal Length LFSRRegisterLength = 8Vlow = 0.0VVhigh = 1.2VRout = 50ΩDeEmphasisMode = Percent ReductionDeEmphasis = 0.0EmphasisSpan = 0.0EdgeShape = Linear TransitionBitRate = 100 MHzRiseTime = 100 psFallTime = 100 ps
IBIS_IOIBIS1IbisFile = ”C:/=Xilinx/Si_Simulation_Mode/KU040/ultrascale_hpio.ibs”ComponentName = ”UltraScale-HPIO”PinName = ”694"ModelName = ”HP_HSUL_12_DCI_S_OUT60"SetAllData = yesDataTypeSelector = typUsePkg = yes
RR1R = 100Ω
V_ProbeV_Probe2
S12PSNP2File = ”C/Downloads/P13 PCIE3415_12_PORT_S_ PARAMETER_031303.s12p”
V_ProbeV_Probe1
RR2R = 33Ω
++
- -
V_DCSRC2Vdc=1.2 V+
-
E
T
PCGC
PU
PD
IO
DigOPRBSsrcPRBS2Mode = Maximal Length LFSRRegisterLength = 7Vlow = 0.0VVhigh = 1.2VRout = 50ΩDeEmphasisMode = Percent ReductionDeEmphasis = 0.0EmphasisSpan = 0.0EdgeShape = Linear TransitionBitRate = 100 MHzRiseTime = 100 psFallTime = 100 ps
IBIS_IOIBIS2IbisFile=”C:/=Xilinx/Si_Simulation_Mode/KU040/ultrascale_hpio.ibs”ComponentName = ”UltraScale-HPIO”PinName = ”694"ModelName = ”HP_HSUL_12_DCI_S_OUT60"SetAllData = yesDataTypeSelector = typUsePkg = yes
X21687-100418
D‐PHY 等価
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重要: RX は DC 結合モードで動作し、 VICM_DC が約 200mV であるため、 RX を次のよ うに設定する必要があ り ます。· RX_CM_SEL[1:0] = 2'b10· RXDFEAGCCTRL[1:0] = 2'b10これら 2 つのパラ メーターは、 ト ランシーバーの受信チャネルごとに個別に設定します。 サンプル プロジェク トでは、GTH Wizard で設定済みです。 このサンプル デザインはデフォルトで 4+1 レーンです。 この数の MIPI チャネルが必要ない場合は、 これら 2 つのパラ メーターを変更する と GTH チャネルをほかの目的に使用できます。
HS 信号がバース トの場合、 GTH ト ランシーバーはバース ト受信を可能にするロジッ クを使用してオーバーサンプリ ング モードで動作する必要があ り ます。 デザインを簡単にするには、 クロ ッ クに同期したシステムと します。 送信側の基準クロ ッ クをレシーバーに供給できない場合、 連続モードで動作させるにはクロ ッ ク チャネルが必要です。 D-PHY RX CLK チャネルは CDR モードで動作します。 これと同時に、 クロ ッ ク チャネルの CDR 位相パラ メーターがダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート (DRP) 経由でほかのデータ チャネルにリ アルタイムでコピーされます。(1) こ うする とデータ チャネルは正確に 5 倍のオーバーサンプリ ングを達成でき、 デザインを簡略化できます。 さ らに、 PCS ロジッ クを使用して HS の有効なタイム ウ ィンド ウをキャ リブレーシ ョ ンし、 位相処理の安定性を高めます。 (レシーバー ク ロ ッ ク システムの詳細は、 「2.5G MIPI ソ リ ューシ ョ ンの I/O 割り当て/タイ ミ ング制約」 を参照してください)。
注記: TX 側と RX 側が別々のデバイスのこ とがあ り ます (例: TX = カメ ラ、RX = FPGA)。TX と RX の両方が同じ FPGA にあ り、 同じ基準クロ ッ クで駆動されていない場合、 非連続クロ ッ ク モードはサポート されません。
基準クロック
必要な基準クロ ッ ク周波数は、 ライン レートによって異なり ます。 詳細は、 「GTH ト ランシーバー基準クロ ッ クの選択と計算」 を参照して ください。
1. このテク ノ ロジは、 マニュアル CDR-M-CDR と呼ばれます。
D‐PHY 等価
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ロジックの機能/タイ ミング
図 13 に、 2.5Gb/s ト ランシーバー D-PHY リ ファレンス デザインの構造を示します。 このブロ ッ ク図で、 ザイ リ ンクスが提供するのは USER TOP (D-PHY PMA) リ ファレンス デザインのみです。 リ ファレンス デザインのデモを実行するには、Northwest Logic 社の MIPI IP コアと接続する必要があ り ます。
注記: このサンプル デザインの 2.5G D-PHY PCS および MIPI MAC IP コアは、 ザイ リ ンクスの IP パートナーである Northwest Logic 社から提供されます。 2.5G D-PHY PCS および MIPI MAC IP コアの詳細は、 https://nwlogic.com を参照してください。
図 14 に、 Vivado® ツール プロジェク トの HDL 階層を示します。
X-Ref Target - Figure 13
図 13: 2.5G MIPI D‐PHY IP コア アーキテクチャ
USER TOP (KCU105 Loop Top)
GTH PHY TOP
LP_TX
Source codeTX 5 Lane
netlist
MIPI TX from PCS
MIPI TX from PCS
DRP*N(N ≤ 8)
Source code
Host(multi-rate)
Source code
D-PHYPCS
MIPIMAC
RX 5 Lane
netlist
D-PHYPCS
MIPIMAC
MIPI RX from PMA
DRP CM*2Source code
GTH TX Channel BusN
LP_TX
GTHN Lane(N ≤ 8)
Phy_gt_example _wrapper
Source code
GTH RX Channel BusN
GTH TX Channel Bus8-N
GTH RX Channel Bus8-N
REFCLKSEL[2:0]
GTNO
RTHREFCLK
GTREFCLK
GTSOU
THREFCLK
MIPI TOP
X21668-100318
D‐PHY 等価
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デザインのロジッ ク構造を分割する際は、 次の点を考慮する必要があ り ます。
1. このデザインは、 論理レベルでは D-PHY PMA 層および D-PHY PCS 層ーに依存しません。 ユーザー自身で PCS 層を設計するこ と も、 ザイ リ ンクス パートナーのサードパーティ IP コアを使用するこ と もできます。
2. USER TOP には、 2.5Gb/s ト ランシーバー D-PHY モジュールで必要なすべての転送パラ メーターが含まれます。 これと同時に、 GTH ト ランシーバー基準クロ ッ クの物理ロケーシ ョ ンも処理されます。 PCB 上での GTH のロケーシ ョ ンに合わせて、 GTH ト ランシーバーの基準クロ ッ クを設定できます。 User_top.v (KCU105_loop_top.v/ZCU102_loop_top.v) で関連するコードを変更し、 ザイ リ ンクス デザイン制約 (XDC) で GTH ト ランシーバーの基準クロ ッ ク ピン位置も変更する必要があ り ます。 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] の 「基準クロ ッ クの選択および分配」、および 「2.5Gb/s GTH D-PHY カスタム デザインおよび GTH ト ランシーバー移行のガイ ド ライン」 を参照してください。
3. GTH_PHY_Top.v には、 Phy_gt_example_wrapper (GTH)、 RX 5lane および TX 5lane (D-PHY PMA)、 DRP モジュールの 4 つのモジュールが含まれます。 リ ファレンス デザインをカスタマイズするには、 Phy_gt_example_wrapper (GTH) および DRP モジュールに含まれるオープン ソース コードを使用します。
X-Ref Target - Figure 14
図 14: リファレンス デザインの HDL 階層
X21683-100418
D‐PHY 等価
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4. Phy_gt_example_wrapper (GTH) モジュールは、 MIPI インターフェイスのデザイン要件を満たすよ うに標準 <GTH transceiver example wrapper design> に基づいて修正します。このリ ファレンス デザインには、8 チャネル (GTH クワ ッ ド 2 個分) の GTH ト ランシーバー インターフェイスが含まれます。
このモジュールには標準の GTH IP XCI ファ イルが含まれます。 デザインの 上位モジュールには、 各ト ランシーバー チャネルのすべてのポートが引き出されます。 MIPI が使用する ト ランシーバー チャネルは、 論理チャネル アダプテーシ ョ ン層を介して GTH ト ランシーバーからの TX/RX 5lane モジュールに接続されます。 ほかのプロ ト コル トランシーバー インターフェイス用に、 その他の GTH ト ランシーバー チャネル インターフェイスをユーザーが引き出すこ と もできます。
GTH ラ ッパーを使用して GTH モジュールを生成し、 GTH チャネルの数と GTH のロケーシ ョ ンをカスタマイズした後、 RX/TX 5lane モジュールに接続できます ( 「2.5G ト ランシーバー D-PHY リ ファレンス デザインの実装方法」 参照)。ユーザー定義による設計手法の詳細は、 「2.5Gb/s GTH D-PHY カスタム デザインおよび GTH ト ランシーバー移行のガイ ド ライン」 を参照してください。
5. RX/TX 5lane モジュールは、 ト ランシーバー チャネルで送信された MIPI データおよびクロ ッ ク (HS および LP) を処理します。 また、 論理チャネル アダプテーシ ョ ン層を介して ト ランシーバー モジュールにも接続して D-PHY PMA 層の機能を実装し、 PCS に正しいデータを供給します。
6. DRP モジュールは、 GTH ト ランシーバーの設定を動的に変更してマルチ ライン レートの MIPI インターフェイスをサポートするために使用します。 MIPI インターフェイスが固定ライン レート モードの場合、 DRP モジュールはオプシ ョ ンです。
ユーザーは、 GTH チャネルの数と ロケーシ ョ ンをカスタマイズおよび変更した後、 DRP CH モジュール有効化パラメーター MIPI_TX_USED/MIPI_RX_USED (GTH_PHY_TOP.v) を変更できます。
7. MIPI ライン レート を リ アルタイムに変更するには、 シ ミ ュレーシ ョ ン ファ イルに含まれるホス ト モジュール (multi_rate_tb.v) を使用して DRP を制御します。 また、 GTH チャネルのクロ ッ ク ソース (QPLL または CPLL) もホス ト モジュールを使用して選択します。 ホス ト モジュールの動作は、 CPU に実装するか、 HDL コードを使用して FPGA に実装できます。 詳細は、 「マルチ ライン レートのサポート (100Mb/s ～ 2.5Gb/s)」 を参照してください。
8. MIPI TX データ LP および HS 信号は、 FPGA I/O または GTH ト ランシーバーから独立して外部 FET スイ ッチに送信されます。 SelectIO インターフェイスから MIPI LP TX 信号を送信するには、 LP_TX モジュールを使用します。
注記: このリ ファレンス デザインを UltraScale+ FPGA で実行する場合、 CPLL モードはサポート されません。 詳細は、「UltraScale FPGA から UltraScale+ FPGA へのデザイン移行」 を参照して ください。
重要: mipi.xdc 制約ファイルはデザインの一部です。 このファイルは、 ターゲッ ト デザインに含める必要があ り ます。
D‐PHY 等価
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RX
図 15 の RX PHY コア ロジッ クを使用する と、GTH ト ランシーバーから HS データ /ク ロ ッ クおよび LP データ /ク ロ ッ クを抽出できます。 GTH IP を生成する とバインド ト ランシーバー (TX/RX) チャネル コードが常に生成されるため、GTH_PHY_TOP.v は Phy_gt_example_wrapper.v ファ イルを使用して GTH の RX ポート と TX ポート を分離し、 RX 5lane モジュールと TX 5lane モジュールを個別に設計できるよ うにしています。
LP チャネル
LP データおよびクロ ッ クはすべて RX_5lane モジュールから受信します。 これらは非同期信号で、 GTH の構造上、 HS データよ り も先に到達するため、 まずこの情報を使用して MIPI プロ ト コルが処理されます。
HS の選択
hs_sel_i 信号は MIPI コン ト ローラーから受信します。 HS データフローは、 hs_sel が High のと きに有効です。 これ以外の場合、 ビッ ト ロス エラーが発生します。 hs_sel_i 信号はレーンごとに独立して動作します。 この信号は MIPI プロ ト コルに基づいて生成され、 LP 情報をソース とできます。 この信号のタイ ミ ングは非常に重要です。 HS データフローが GTH ト ランシーバーの未定義の I/O レベルとなるこ とは避けてください。 hs_sel_i 信号は LP-00 の後に開始し、 THS-EXIT の前に終了する必要があ り ます。 THS-ZERO および THS-TRAIL には 2 rx_clk2 ク ロ ッ ク サイクルのマージンを確保するこ とを推奨します (図 16 参照)。
X-Ref Target - Figure 15
図 15: 2.5G MIPI D‐PHY RX のロジック ブロック
RX PHY (D-PHY PMA)
RX FPGA Logiclane1
GTH lane4rx_data
PCS
gt_rx_data_lane480
8 lp_data
2 lp_clk
RX FPGA Logiclane4
bit_slip
GTH lane1rx_data
80
GTH lane01/2
realignbit_lose
bit_lock
rx_data16
rx_clk2
rx_rdy
rst
gt_rx_data_lane3
gt_rx_data_lane2
gt_rx_data_lane1
gt_rx_data_lane0
clk
reset_rx_done
hs_sel_i
X21669-101518
D‐PHY 等価
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ビッ ト ロック
PHY コア ロジッ クには GTH ト ランシーバーを制御するためのインターフェイスがあ り、 ト レーニング メカニズムの完了後に HS データパスを抽出します。 MIPI RX ライン レートの HS レーンが安定したら、 bit_lock が High に移行して、レーンが使用可能になったこ とを示します。 アクティブ データ レーンのすべての bit_lock 信号が High になる と、 RX コア ロジッ クは受信可能な状態となり ます。 各 MIPI データ チャネルには 1 つずつ bit_lock 信号があ り ます。
ビッ ト ロス
レーン ロジッ クが GTH ト ランシーバーからの不安定なビッ ト を検出した場合、 一定期間内にエラー ビッ トの累計が一定数を超える と、 コア ロジッ クは bit_lose を High に駆動します。 いったんこの状態になる と、 コン ト ローラーから リセット または再アラインしない限り通常動作には戻り ません。 リセッ ト または再アライン後、 PHY は再びロッ ク します。bit_lose 信号はレーンごとに独立して動作します。
RX クロック構造
データを正し く受信するには、MIPI RX コアは FPGA の MIPI TX 側と同じ周波数および位相のクロ ッ クが必要です。MIPI TX 側と RX 側が PCB 上で同じクロ ッ ク ソースを使用している場合 (システム同期)、 RX は MIPI TX と位相の揃ったクロ ッ クを直接取得します。 MIPI TX と RX でクロ ッ ク ソースが異なる場合、 MIPI インターフェイスの TX から RX は連続クロ ッ ク モードに設定する必要があ り ます。 このモードでは、 HS RX ク ロ ッ ク チャネルの GTH ト ランシーバーが出力する リ カバリ ク ロ ッ クを使用して TX 側のクロ ッ クを追跡します。
X-Ref Target - Figure 16
図 16: GTH ト ランシーバー側の HS と hs_sel_i 信号のタイ ミング
DisconnectTerminator
TREOT
THS-SKIP
TEOT
THS-TRAIL THS-EXIT
Capture1stData Bit
TD-TERM-EN
THS-SETTLE
LP-00LP-01
Dp/Dn TLPX THS-PREPARE THS-ZERO
LP-11
VIH(min)
VIL(max)
VTERM-EN(max)
CLK
VIDTH(max)
hs_sel_i
LP-11
X21675-100418
表 7: PHY RX ピンの説明
信号 方向 説明
mgtrefclk 入力 ト ランシーバー基準クロ ッ クです。
gthrx/gthtx 入力/出力 ト ランシーバー データパスです。
rx_clk2 出力 RX 側の FPGA ロジッ クはすべてこのクロ ッ クで動作する必要があ り ます。 通常、 rx_clk2 の周波数は MIPI RX ライン レート を 16 で割って求めます。
freerun_clk 入力 GTH ト ランシーバーの DRP およびその他モジュールで使用するフ リーランニング ク ロ ッ クです。 グ リ ッチのない 50MHz ク ロ ッ ク とする必要があ り ます。
rst 入力 アクティブ High の非同期リセッ トです。 PHY FPGA ロジッ ク と GTH トランシーバーを リセッ ト します。
D‐PHY 等価
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TX
TX PHY コア ロジッ ク (図 17) は、HS データおよびクロ ッ ク と LP データおよびクロ ッ クを集約して GTH ト ランシーバーに送信します。 GTH IP を生成する とバインド ト ランシーバー (TX/RX) チャネル コードが常に生成されるため、GTH_PHY_TOP.v は Phy_gt_example_wrapper.v ファ イルを使用して GTH の RX ポート と TX ポート を分離し、 RX 5lane モジュールと TX 5lane モジュールを個別に設計できるよ うにしています。
bit_lock[3:0] 出力 レーンごとの PHY ビッ ト ロ ッ ク信号です。 これは、 すべての RX データの位相が揃っており、 PCS に使用できるこ とを示します。
bit_lose[3:0] 出力 PHY が予期しないデータ ビッ ト を検出し、 その数が一定の値を超えると bit_lose が High になり ます。 この場合、 PHY を再アラインまたはリセッ ト して、 も う一度ビッ ト アライ メン ト を実行する必要があ り ます。
realign[3:0] 入力 PHY RX を再アラインします。
rxdata_out[63:0] 出力 PHY から MIPI PCS への RX データです。4 つのチャネルの間にはチャネル ボンディングはあ り ません。 このため、 PCS は各 HS チャネルで同期シーケンスの検出を試みます。各 MIPI HS RX レーンは 16 ビッ ト データ バスにマップします。たとえばビッ ト [15:0] は HS データ lane0 にマップし、 ビッ ト [63:48] は HS データ lane3 にマップします。
lp_data[7:0] 出力 PHY から MIPI PCS への LP データです。 これは非同期信号です。
lp_clk[1:0] 出力 PHY から MIPI PCS への LP ク ロ ッ クです。 これは非同期信号です。
rx_rdy 出力 ト ランシーバーからの RX Ready 信号です。
hs_sel_i 入力 PCS が生成するこの信号を使用して、RX PHY は HS データを受信します。
表 7: PHY RX ピンの説明 (続き)
信号 方向 説明
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 25japan.xilinx.com
LP データ チャネル
lp_hs_n_d_sel_i は、 データ レーンに対して lp_hs_n_d_sel_o 信号を生成します (LP は 1、 HS は 0)。 tx_lp_data_i 信号は、 データ レーンに対して tx_lp_data_o 信号を生成します。 入力データ バス信号はすべて、 lp_hs_n_d_sel_i 信号と位相が揃っている必要があり ます。 TX コア ロジッ クは LP バス/HS バス/SEL の関係と位相が揃っており、 外部スイッチへ接続します。
X-Ref Target - Figure 17
図 17: 2.5G MIPI D‐PHY TX のロジック ブロック
TX PHY (D-PHY-PMA)
TX FPGA Logiclane1
GTH lane4tx_data
PCS
gt_tx_data_lane416
Ip_hs_n_d_sel_i
TX FPGA Logiclane4
GTH lane1rx_data
16
GTH lane0
Ip_clk
Ip_data
tx_data64
tx_rdy
clk
rst
gt_tx_data_lane3
gt_tx_data_lane2
gt_tx_data_lane1
gt_tx_clk_lane0
reset_tx_done
Ip_hs_n_c_sel_i
8
2
Ip_clk
Ip_hs_n_c_sel_o
Ip_data
Ip_hs_n_d_sel_o
8
2
X21689-10041
X-Ref Target - Figure 18
図 18: 2.5G MIPI D‐PHY TX インターフェイスのデータ レーンのタイ ミング
tx_clk2
lp_hs_n_d_sel_i
lp_data_i
hs_txdata
lp_hs_n_d_sel_o
lp_data_o lpdata_o
7 cycleslpdata_i
hsdata_i7 cycles
X21676-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 26japan.xilinx.com
LP クロック チャネル
これもデータパス と同じですが、 ボードに異なるスイ ッチがあるため、 独立したポート を備えています。
TX オーバーサンプリング イネーブル
tx_os_en 信号は、 可変入力基準クロ ッ ク と MIPI レーン レートに基づいて TX コアのオーバーサンプリ ングを有効にします。 この信号は、 マルチ レート モジュールで制御します。
HS クロック レーンの内容
tx_hs_clk_in 信号を使用して TX HS ク ロ ッ ク信号を生成します。 この信号は MIPI コン ト ローラーからの入力を受け取り、次の内容で設定します。
• HS0 の場合: 32'h0
• HS1 の場合: 32'hFFFFFFFF
• ク ロ ッキングの場合: 32'h66666666
X-Ref Target - Figure 19
図 19: 2.5G MIPI D‐PHY TX インターフェイスのクロック レーンのタイ ミング
tx_clk2
lp_hs_n_c_sel_i
lp_clk_i
lp_hs_n_c_sel_o
lp_clk_o lpclk_o
lpclk_i 7 cycles 7 cycles
X21677-100918
表 8: PHY TX ピンの説明
信号 方向 説明
mgtrefclk 入力 ト ランシーバー基準クロ ッ クです。
gthrx/gthtx 入力/出力 ト ランシーバー データパスです。
tx_clk2 出力 TX PCS ロジッ クはこのクロ ッ クで動作する必要があ り ます。 通常、 tx_clk2 の周波数は MIPI TX ライン レート を 16 で割って求めます。
rst 入力 アクティブ High の非同期リセッ トで、 PHY FPGA ロジッ ク と GTH ト ランシーバーを リセッ ト します。
freerun_clk 入力 フ リーランニング ク ロ ッ クです。 ボードからの 50MHz ク ロ ッ ク (デフォルト ) を使用します。
txdata_out[63:0] 入力 MIPI PCS から PHY への TX データです。各 MIPI HS TX レーンは 16 ビッ ト データ バスにマップします。 たとえばビッ ト [15:0] は HS データ lane0 にマップし、ビッ ト [63:48] は HS データ lane3 にマップします。
lp_hs_n_d_sel_i 入力 lp_hs_n_d_sel_i ピンは、 データ レーンに対して lp_hs_n_d_sel_o 信号を生成します。 PCS から PHY へ送信されます。
• 1: LP
• 0: HS
lp_hs_n_d_sel_o 出力 lp_hs_n_d_sel_o ピンは、 IOB からのデータ レーンに対してスイ ッチャーを直接駆動します。
lp_hs_n_c_sel_i 入力 lp_hs_n_c_sel_i ピンは、 ク ロ ッ ク レーンに対して lp_hs_n_c_sel_o 信号を生成します。 PCS から PHY へ送信されます。
• 1: LP
• 0: HS
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 27japan.xilinx.com
リソース使用量
表 9 に、 リ ファレンス デザインのリ ソース使用量を示します。
lp_hs_n_c_sel_o 出力 lp_hs_n_c_sel_o ピンは、 IOB からのクロ ッ ク レーンに対してスイ ッチャーを直接駆動します。
lp_data_i[7:0] 入力 すべてのデータ レーンがボード上の同じスイッチャーを共有しているため、 HS と LP の切り換えの間、 すべてのレーンの整合性を維持する必要があり ます。
lp_clk_i[1:0] 入力 PCS から PHY への LP ク ロ ッ ク レーンです。
lp_data_o[7:0] 出力 PHY から IOB への LP データ レーン出力です。
lp_clk_o[1:0] 出力 PHY から IOB への LP ク ロ ッ ク レーン出力です。
tx_rdy 出力 ト ランシーバーからの TX Ready 信号です。
tx_os_en 入力 TX コア オーバーサンプリ ングを有効にします。
表 9: リソース使用量
名前 CLB LUT CLB レジスタ CLBLUT (ロジックと して使用)
LUT (メモリと して使用)
gth_phy_top_u (gth_phy_top) 2140 4160 666 2128 12
d_phy_gt_example_wrapper_u (d_phy_gt_example_wrapper)
558 1074 220 558 0
full_rate_ch_drp_0 (full_rate_ch_drp) 39 87 18 39 0
full_rate_ch_drp_1 (full_rate_ch_drp_3) 41 87 17 41 0
full_rate_ch_drp_2 (full_rate_ch_drp_4) 40 87 26 40 0
full_rate_ch_drp_3 (full_rate_ch_drp__parameterized0)
56 108 28 56 0
full_rate_ch_drp_4 (full_rate_ch_drp__parameterized1)
63 98 20 63 0
full_rate_ch_drp_5 (full_rate_ch_drp__parameterized1_5)
56 92 17 56 0
full_rate_ch_drp_6 (full_rate_ch_drp__parameterized0_6)
60 106 26 60 0
full_rate_ch_drp_7 (full_rate_ch_drp__parameterized1_7)
57 92 14 57 0
full_rate_cm_drp_0 (full_rate_cm_drp) 42 86 18 42 0
full_rate_cm_drp_1 (full_rate_cm_drp_8) 51 89 23 51 0
lp_tx_u (lp_tx) 12 12 3 0 12
rx_5lane_u (rx_5lane) 525 1348 214 525 0
tx_hs_5lane_os_u (tx_hs_5lane_os) 479 793 141 479 0
表 8: PHY TX ピンの説明 (続き)
信号 方向 説明
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 28japan.xilinx.com
マルチ ライン レートのサポート (100Mb/s ～ 2.5Gb/s)
MIPI プロ ト コルで複数解像度のビデオ ス ト リーミ ングをサポートする方法は 2 つあり ます。 1 つは、 複数のビデオ ス トリーム パケッ ト サイズを固定ライン レートでカプセル化して複数解像度をサポートする方法です。 この場合、 インターフェイスのライン レート帯域幅は、 大解像度のデータ帯域幅よ り も大き くする必要があ り ます。 も う 1 つは、 複数のライン レート を使用して複数解像度のデータをサポートする方法で、 この場合、 低解像度のデータは低ライン レートでサポートできます。
2.5Gb/s ト ランシーバー D-PHY ソ リ ューシ ョ ンは、 これら 2 つのモデルをサポート しています。固定ライン レートの長所は、 デザインが簡単なこ と、 そして GTH ト ランシーバーにパラ メーターを一度設定しておけば、 DRP ユニッ ト を呼び出して管理する必要がないこ とです。 ただしコード内で固定レートの DRP パラ メーターを XDC に書き込んでおく必要があり ます。
マルチ ライン レートの長所は、 低ライン レートで低解像度をサポートでき、 消費電力を削減できる点にあ り ます。 マルチ ライン レート モードでは、 GTH ト ランシーバーに DRP ユニッ トが必要です。 DRP ホス ト を介してユーザーが DRP を設定し、 ト ランシーバーのパラ メーターを調整し、 ライン レート を リ アルタイムに変更します。
注記: このリ ファレンス デザインは、 デフォルトでマルチ ライン レート をサポート しています。 固定ライン レート モードの場合、 DRP 制御モジュールは削除できます。 ただし、 GTH 属性パラ メーターを XDC に直接書き込み、 書き込まれたポートのパラ メーターどおりにポート を接続し、 コード も変更する必要があ り ます。
TX ライン レートごとの主な設定
GTH ト ランシーバーの QPLL および CPLL の特性によ り、 サポート されるレートは表 11 に示すよ うに 8 つのセグメン トに分割されます。 スピードに応じて tx_rate_sel を設定する と同時に、 適切な PLL を選択します。 tx_rate_sel と txpllclksel_in の結果を GTH_PHY_TOP に送信します。
表 10: PLL タイプの選択
PLL タイプ txpllclksel_in rxpllclksel_in
QPLL0 2'b11 2'b11
QPLL1 2'b10 2'b10
CPLL 2'b00 2'b00
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 29japan.xilinx.com
• 例 1: MIPI ライン レートが 2.5Gb/s
tx_rate_sel は QPLL1 と QPLL0、 または CPLL のセグメン ト 7 を選択できます。 通常、 TX で 500Mb/s ～ 2.5Gb/s のレート をカバーするにはセグメン ト 7 ～ 5 を選択し、 100Mb/s ～ 500Mb/s をカバーするにはセグメン ト 4 ～ 0 を選択します。
• 例 2: MIPI ライン レートが <500Mb/s
TX で 100Mb/s ～ 500Mb/s (100Mb/s など) をカバーするにはセグメン ト 4 ～ 0 を選択し、 tx_rate_sel は QPLL1 セグメン ト 0 または CPLL セグメン ト 1 を選択します。
表 11: TX でサポート されるライン レート
PLL
タイプ
PLL 周波数範囲 (–2)
tx_rate_sel最小ライン
レート (Mb/s)
最大ライン レート (Mb/s)
オーバーサンプル レート
最小 PLL 周波数 (MHz)
最大 PLL 周波数 (MHz)
TXOUT_DIV最小 (MHz)
最大 (MHz)
QPLL1 8000 13000
7 2000 3250.0 1 8000 13000 4
6 1000 1625.0 1 8000 13000 8
5 500 812.5 1 8000 13000 16
4 1600 2600.0 5 8000 13000 1
3 800 1300.0 5 8000 13000 2
2 400 650.0 5 8000 13000 4
1 200 325.0 5 8000 13000 8
0 100 162.5 5 8000 13000 16
QPLL0 9800 16375
7 2450 4093.8 1 9800 16375 4
6 1225 2046.9 1 9800 16375 8
5 612.5 1023.4 1 9800 16375 16
4 1960 3275.0 5 9800 16375 1
3 980 1637.5 5 9800 16375 2
2 490 818.8 5 9800 16375 4
1 245 409.4 5 9800 16375 8
0 122.5 204.7 5 9800 16375 16
CPLL 2000 6250
7 2000 6250.0 1 2000 6250 2
6 1000 3125.0 1 2000 6250 4
5 500 1562.5 1 2000 6250 8
4 800 2500.0 5 2000 6250 1
3 400 1250.0 5 2000 6250 2
2 200 625.0 5 2000 6250 4
1 100 312.5 5 2000 6250 8
注記:1. 網掛けのセルは、 5x オーバーサンプル レート と 1x オーバーサンプル レートの違いを示しています。
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XAPP1339 (v1.0) 2018 年 10 月 31 日 30japan.xilinx.com
RX ライン レートごとの主な設定
GTH ト ランシーバーの QPLL および CPLL の特性によ り、サポート されるレートは次に示すよ うに 5 つのセグメン トに分割されます。 スピードに応じて rx_rate_sel を設定する と同時に、 適切な PLL を選択します。 rx_rate_sel と rxpllclksel_in の結果を GTH_PHY_TOP に送信します。
TX 側とは異なり、 RX にはセグメン ト 7 ～ 5 はなく、 セグメン ト 4 ～ 0 のみが存在します。 これらのセグメン トで 100Mb/s ～ 2.5Gb/s MIPI レート をカバーします。
• ケース 1: MIPI ライン レートが 2.5Gb/s
rx_rate_sel は QPLL1 と QPLL0、 または CPLL のセグメン ト 4 を選択できます。
• ケース 2: MIPI ライン レートが 100Mb/s
rx_rate_sel は QPLL1 セグメン ト 0 または CPLL セグメン ト 1 を選択できます。
表 12: RX でサポート されるライン レート
PLL
タイプ
PLL 周波数範囲 (–2)
rx_rate_sel最小ライン
レート (Mb/s)
最大ライン レート (Mb/s)
オーバーサンプル レート
最小 PLL 周波数 (MHz)
最大 PLL 周波数 (MHz)
RXOUT_DIV最小 (MHz)
最大 (MHz)
QPLL1 8000 130004 1600 2600.0 5 8000 13000 1
3 800 1300.0 5 8000 13000 2
2 400 650.0 5 8000 13000 4
1 200 325.0 5 8000 13000 8
0 100 162.5 5 8000 13000 16
QPLL0 9800 163754 1960 3275.0 5 9800 16375 1
3 980 1637.5 5 9800 16375 2
2 490 818.8 5 9800 16375 4
1 245 409.4 5 9800 16375 8
0 122.5 204.7 5 9800 16375 16
CPLL 2000 6250 4 800 2500.0 5 2000 6250 1
3 400 1250.0 5 2000 6250 2
2 200 625.0 5 2000 6250 4
1 100 312.5 5 2000 6250 8
注記:1. 網掛けのセルは、 5x オーバーサンプル レート と 1x オーバーサンプル レートの違いを示しています。
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 31japan.xilinx.com
GTH ト ランシーバー基準クロックの選択と計算
基準クロ ッ クは、 MIPI レート と対応する PLL に基づいて計算します。 この PLL の計算結果 (多重階乗係数) が GTH_PHY_TOP に送信され、 基準クロ ッ クに適用されます。
TX QPLL 基準クロックの選択
QPLL の多重階乗は、 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] の表「GTHE4_COMMON プリ ミティブの DRP マップ」 にある 16 ～ 160 の範囲の QPLL0_FBDIV/QPLL1_FBDIV 属性に基づいて選択します。 基準クロッ クに基づいて適切な値を選択する必要があり ます。 基準クロッ ク周波数は、 式 1 から求めます。
式 1
RX QPLL 基準クロックの選択
表 13: TX QPLL 基準クロックの選択
ライン レート (Mb/s)
オーバーサンプル レート
TXOUT_DIV QPLL 周波数 (MHz) 多重階乗 基準クロック周波数 (MHz)
2500 1 4 10000 40 250
1500 1 8 12000 80 150
1200 1 8 9600 80 120
1080 1 8 8640 80 108
891 1 16 14256 80 178.2
800 1 16 12800 80 160
720 1 16 11520 80 144
640 1 16 10240 80 128
540 1 16 8640 80 108
480 5 4 9600 80 120
100 5 16 8000 80 100
注記:1. 網掛けのセルは、 5x オーバーサンプル レート と 1x オーバーサンプル レートの違いを示しています。
表 14: RX QPLL 基準クロックの選択
ライン レート (Mb/s)
オーバーサンプル レート
RXOUT_DIV QPLL 周波数 (MHz) 多重階乗 基準クロック周波数 (MHz)
2500 5 1 12500 50 250
1500 5 2 15000 100 150
1200 5 2 12000 100 120
1080 5 2 10800 100 108
891 5 2 8910 50 178.2
800 5 2 8000 50 160
720 5 4 14400 100 144
640 5 4 12800 100 128
540 5 4 10800 100 108
480 5 4 9600 80 120
100 5 16 8000 80 100
基準クロック周波数ライン レート OS TXOUT_DIV
QPLL multiple factorial‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 32japan.xilinx.com
RX QPLL 基準クロッ クの選択は TX QPLL 基準クロッ クの選択と似ており、 PLL の競合を避ける必要があり ます。 基準クロッ ク周波数は、 式 2 から求めます。
式 2
TX CPLL 基準クロックの選択
CPLL の多重階乗には、 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] の表「GTHE4_CHANNEL プリ ミ ティブの DRP マップ」 に基づいてパラ メーター CPLL_FBDIV および CPLL_FBDIV_45 が含まれます。 これら 2 つのパラ メーターを同時に考慮する と、 M = CPLL_FBDIV CPLL_FBDIV_45 とな り ます。 基準クロ ックに基づいて適切な値を選択する必要があ り ます。
基準クロ ッ ク周波数は、 式 3 から求めます。
式 3
RX CPLL 基準クロックの選択
RX CPLL 基準クロ ッ クの選択は TX CPLL 基準クロ ッ クの選択と似ており、 PLL の競合を避ける必要があ り ます。
表 15: TX CPLL 基準クロックの選択
ライン レート (Mb/s)
オーバーサンプル レート
TXOUT_DIV CPLL 周波数 (MHz) 多重階乗 基準クロック周波数 (MHz)
2500 1 2 2500 10 250
1500 1 4 3000 20 150
1200 1 4 2400 20 120
1080 1 4 2160 20 108
891 1 8 3564 20 178.2
800 1 8 3200 20 160
720 1 8 2880 20 144
640 1 8 2560 20 128
540 1 8 2160 20 108
480 5 2 2400 20 120
100 5 8 2000 20 100
注記:1. 網掛けのセルは、 5x オーバーサンプル レート と 1x オーバーサンプル レートの違いを示しています。
表 16: RX CPLL 基準クロックの選択
ライン レート (Mb/s)
オーバーサンプル レート
RXOUT_DIV CPLL 周波数 (MHz) 多重階乗 基準クロック周波数 (MHz)
2500 5 1 6250 25 250
1500 5 1 3750 25 150
1200 5 1 3000 25 120
1080 5 1 2700 25 108
891 5 2 4455 25 178.2
800 5 2 4000 25 160
720 5 2 3600 25 144
640 5 2 3200 25 128
基準クロック周波数ライン レート OS RXOUT_DIV
QPLL multiple factorial‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=
基準クロック周波数ライン レート OS TXOUT_DIVCPLL_FBDIV CPLL_FBDIV_45‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 33japan.xilinx.com
基準クロ ッ ク周波数は、 式 4 から求めます。
式 4
インターフェイス タイ ミング
マルチ レート PLL を設定し、 GTH 基準クロ ッ クを選択したら、 その結果が GTH_PHY_TOP に送信されます。 図 20 に、2.5Gb/s の場合の例を示します。
インターフェイス タイ ミ ング制御について説明します。
1. drp_fsm_rdy が Low の場合、 txpllclksel_in、 rxpllclksel_in、 cpll_fbdiv、 cpll_fbdiv_45、 qpll0_fbdiv、 qpll1_fbdiv、 および rate_sel 信号は変化できません。 レート変更は、 drp_fsm_rdy が High になるまで待つ必要があ り ます。
2. DRP の FSM を ト リガーするには、 reconfig 信号を 1 サイクルだけ High にパルスする必要があ り ます。
注記: これらのパラ メーターはすべてホス ト (CPU またはロジッ ク ステート マシン) によって設定されます。
540 5 2 2700 25 108
480 5 2 2400 20 120
100 5 8 2000 20 100
表 16: RX CPLL 基準クロックの選択 (続き)
ライン レート (Mb/s)
オーバーサンプル レート
RXOUT_DIV CPLL 周波数 (MHz) 多重階乗 基準クロック周波数 (MHz)
基準クロック周波数ライン レート OS RXOUT_DIVCPLL_FBDIV CPLL_FBDIV_45‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=
X-Ref Target - Figure 20
図 20: ホストからのライン レート設定
X21708-100918
X-Ref Target - Figure 21
図 21: ライン レートの設定に関するインターフェイス タイ ミング
drp_clk
drp_fsm_rdy
txpllclksel_in
rxpllclksel_in
cpll_fbdiv
reconfig
cpll_fbdiv_45
qpll0_fbdiv
qpll1_fbdiv
tx_rate_sel
rx_rate_sel Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
Value(rate_a) Value(rate_b)
X21709-101518
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 34japan.xilinx.com
デザイン要件
レシーバーのクロック システム設計
同期クロック システム (TX と RX が同じクロック ソースを使用)
このモードでは、 D-PHY RX は MIPI レーン CLK を考慮しません (図 22)。 このため、 MIPI CLK チャネルを RX の CLK レーンに接続する必要がなく、 ト ランシーバー チャネルを 1 つ削減できます。
注記:現在のリ ファレンス デザインは、 同期クロ ッ ク モードをサポート していません。 同期クロ ッ ク モード と互換性のある非同期クロ ッ ク モードのリ ファレンス デザインを提供しています。
D-PHY TX/RX の外部基準クロ ッ ク周波数の選択方法は、 「基準クロ ッ ク」 を参照してください。 必要な基準クロ ッ ク周波数は、 ライン レートによって異なり ます。 位相ノ イズ、 立ち上がり時間、 デューティ サイクル、 振幅およびその他のパフォーマンス値は、 『Kintex UltraScale FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS892) [参照 6] の表 「GTH ト ランシーバーのパフォーマンス値」 および 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS922) [参照 7] を参照して ください。
非同期クロック システム (TX と RX が独立したクロック ソースを使用)
このモードでは、 D-PHY RX 側の MIPI ク ロ ッ クを連続モードで動作させる必要があ り ます (図 23)。 このため、 初期化後は CLK チャネルの信号を常に HS モードで動作させる必要があ り ます。D-PHY RX の CLK 受信チャネルは CDR モードで動作します。 これと同時に、 クロ ッ ク チャネルの CDR 位相パラ メーターが DRP ポート経由でほかのデータ チャネルにリ アルタイムでコピーされます。(1) こ うする とデータ チャネルは正確に 5 倍のオーバーサンプリ ングを達成でき、 デザインを簡略化できます。 さ らに、 PCS ロジッ クを使用して HS の有効なタイム ウ ィンド ウをキャ リブレーシ ョ ンし、 位相処理の安定性を高めます。
X-Ref Target - Figure 22
図 22:同期アプリケーシ ョ ン モード
1. このテク ノ ロジは、 マニュアル CDR-M-CDR と呼ばれます。
LinkPartnerD-PHY
TX
OSC
XilinxD-PHY
RX
1/M 1/N
MIPI D-PHY
X21671-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 35japan.xilinx.com
外部基準クロッ ク周波数の選択方法は、 「基準クロッ ク」 を参照してください。 必要な基準クロッ ク周波数は、 ライン レートによって異なり ます。 パフォーマンス値については、 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 6] の表 「GTH ト ランシーバーのスイ ッチ特性」 および 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 7] を参照してください。 これと同時に、 OSC1 と OSC2 の PPM 偏差は 200ppm 以内と します。
2.5G MIPI ソリューシ ョ ンの I/O 割り当て/タイ ミ ング制約
TX 側の割り当て/タイ ミ ング制約は次のとおりです。
• LP (SelectIO インターフェイス):
° 信号は任意の SelectIO インターフェイスに割り当てできます。 ただし、 隣接したピンの 1 つの I/O バンクに割り当てるこ とを推奨します。
° シグナル インテグ リティ (SI) を 大限に高め、 MIPI 規格に適合するには、 LP 信号は HSUL_12_DCI に割り当てる必要があ り ます。
° LP および HS SEL 信号には、 FET スイ ッチ デバイス特有の要件によって制約が与えられます ( リ ファレンス デザインで提供されるデバイスは 3.3V LVCOMS レベルを必要と します)。
° LP_data と LP_clock は LP 信号の通常の I/O タイ ミ ング制約に従います。
• HS (GTH ト ランシーバー ):
° HS データ レーン 1 ～ 4 は 1 つのト ランシーバー クワ ッ ドに割り当てできます。 HS_clock レーンも同じ ト ランシーバー クワ ッ ド、 または隣接するクワッ ドに割り当てできます (HS ク ロ ッ ク チャネルはデータ と同じよ うに GTH チャネルで送信される )。 HS データ レーンを 4 つサポートする場合は、 次に示すサンプル デザインのよ うに HS_clock を隣接するクワ ッ ドに割り当てる必要があ り ます。
° 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] の GTH デザイン要件を参照して ください。 GTH ト ランシーバーでは、 HS_data レーンまたは HS_clock レーンに CPLL または QPLL0 を使用できます。
QPLL がカバーする周波数は限られているため、 任意の解像度をサポートするために HS_data レーンの GTH クワ ッ ドには QPLL0 と QPLL1 を使用します。 CPLL は任意の解像度をサポートできます。
° サンプル デザインを参照してください。
X-Ref Target - Figure 23
図 23:非同期アプリケーシ ョ ン モード
LinkPartnerD-PHY
TX
OSC1
XilinxD-PHY
RXMIPI D-PHY
OSC2
RefClock
Note: Continuous Clock
X21672-100418
D‐PHY 等価
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RX 側:
• LP (GTH ト ランシーバーには LP が含まれる )
° LP 信号に関しては、 I/O ロケーシ ョ ン制約はあ り ません。
° サンプル デザインを参照してください。
• HS (GTH ト ランシーバー )
° MIPI TX 側と同じ規則が適用されます。
通常、 シンプルなデザインでは同じ MIPI インターフェイスは同じ QPLL (または CPLL) を使用します。 データ レーン数が 4 未満のデザインでは、 これは簡単です。 データおよびクロ ッ ク チャネルを 1 つのト ランシーバー クワ ッ ドに配置できます。 ただし、 このリ ファレンス デザインはなるべく多くのアプリ ケーシ ョ ンをカバーできるよ うに 4+1 MIPI ト ランス ミ ッ ター /レシーバー デザインと しており、 これを 2 つのト ランシーバー クワ ッ ドに結合しています (図 24)。
4 つのデータ チャネルで 1 つのクワ ッ ドを使用し、 ク ロ ッ ク チャネルは同じ ト ランシーバー クワ ッ ドの 1 レーンを使用します。 ク ロ ッ ク リ ソースを節約するため、 TX および RX 側のデータ レーンはすべて QPLL を使用し、 ク ロ ッ ク レーンは CPLL を使用する ミ ッ クス ド ク ロ ッ ク デザインと しています。
2.5G D-PHY デザインの ト ランシーバー ク ロ ッ ク システムには、 CPLL または QPLL、 あるいはこれらを混合して使用できます。 このクロ ッ ク構造は、 ト ランシーバーの移行デザインに非常に役立ちます。
注記: ト ランシーバーの TX/RX チャネルは、 GTH ト ランシーバー IP と同時に生成されます。 MIPI GTH 内の TX チャネルと RX チャネルを両方使用する必要がある場合、 GTH ク ロ ッ クの設計に注意して、 リ ファレンス デザインに基づいて変更して ください。
リ ファレンス デザインは、KCU105 デモ ボード (Kintex UltraScale KU040 FPGA) に拡張カードを追加して実装しています。TX/RX 4 データ レーン + 1 ク ロ ッ ク レーンの MIPI デザインは、 それぞれ 2 つの GTH クワ ッ ドに実装しています。 図 24 に、 GTH ト ランシーバーのマップを示します。
X-Ref Target - Figure 24
図 24: リファレンス デザイン (KCU105) のト ランシーバー マップと GTH ト ランシーバー クロック ソリューシ ョ ン
MIPI_TX_REFCLK
TX_CHANNEL0 (D1)X0Y12
CLK_SEL QPLL0,1RX_CHANNEL0
X0Y12
CPLL0,1,2
TX_CHANNEL1 (D2)X0Y13
TX_CHANNEL2 (D3)X0Y14
TX_CHANNEL3 (D0)X0Y15
RX_CHANNEL2X0Y14
RX_CHANNEL3X0Y15
RX_CHANNEL1 (CLK)X0Y13
CLK_SEL
C/DSI0 TX DATA/2.5G
SOUTHREF0
TX_CHANNEL3 (CLK)X0Y19
CLK_SEL CPLL1,2,3
REFCLK1RX_CHANNEL0 (D0)
X0Y16
QPLL0,1
TX_CHANNEL2X0Y18
TX_CHANNEL1X0Y17
TX_CHANNEL0X0Y16
RX_CHANNEL1 (D1)X0Y17
RX_CHANNEL2 (D2)X0Y18
RX_CHANNEL3 (D3)X0Y19
CLK_SELREFCLK0
C/DSI0 RX HSCLK/1.25G
C/DSI0 RX DATA/2.5G
C/DSI0 TX HSCLK/1.25G
MIPI_RX_REFCLK
CPLL3CLK_SEL
CLK_SEL CPLL1
QUAD 228
QUAD 227
CPLL1,2,3CPLL0,1,2
CPLL0,1,2CPLL0,2,3
QPLL0,1
QPLL0,1
KCU105
SOUTHREF1
X21673-100418
D‐PHY 等価
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2.5G ト ランシーバー D‐PHY リファレンス デザインの実装方法
GTH モジュールは GTH Wizard で生成します。 こ こで示す手順は、 Vivado ツール 2018.2 を使用した場合のものです。
注記:次に示す構成は、 物理制約 (GTH ト ランシーバーのクロ ッ ク ソースおよびロケーシ ョ ン) には直接関係しません。ハード ウェアに合わせてユーザーがコード と XDC を変更する必要があ り ます。
Vivado ツールのバージ ョ ンを更新した場合、 または MIPI デザインをカスタマイズした場合は、 次に示す手順で GTH IP を再生成する必要があ り ます。
1. IP カタログで UltraScale FPGAs Transceivers Wizard を開きます。 [Basic] タブで IP を設定します (図 25)。X-Ref Target - Figure 25
図 25: [Basic] タブ
X21737-101018
D‐PHY 等価
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2. [Physical Resources] タブで IP を設定します (図 26)。X-Ref Target - Figure 26
図 26: [Physical Resources] タブ
X21738-101018
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 39japan.xilinx.com
3. [Optional Features] タブで、 次のよ うに IP を設定します。
a. [Receiver comma detection and alignment] セクシ ョ ンを設定します (図 27)。X-Ref Target - Figure 27
図 27: [Receiver comma detection and alignment] セクシ ョ ン
X21739-101018
D‐PHY 等価
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b. [Receiver channel bonding] セクシ ョ ンを設定します (図 28)。X-Ref Target - Figure 28
図 28: [Receiver channel bonding] セクシ ョ ン
X21740-101018
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 41japan.xilinx.com
c. [Receiver clock correction] セクシ ョ ンを設定します (図 29)。
d. [Buffer control] セクシ ョ ンを設定します (図 30)。
X-Ref Target - Figure 29
図 29: [Receiver clock correction] セクシ ョ ン
X21741-101018
X-Ref Target - Figure 30
図 30: [Buffer control] セクシ ョ ン
X21742-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 42japan.xilinx.com
e. [Advanced clocking] セクシ ョ ンを設定します (図 31)。X-Ref Target - Figure 31
図 31: [Advanced clocking] セクシ ョ ン
X21743-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 43japan.xilinx.com
4. [Structural Options] タブで、 次のよ うに IP を設定します。
a. 各オプシ ョ ンを設定します (図 32)。X-Ref Target - Figure 32
図 32: [Structural Options] タブ
X21744-101118
D‐PHY 等価
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b. [Transceiver-based IP Debug Ports] セクシ ョ ンを設定します (図 33)。X-Ref Target - Figure 33
図 33: [[Transceiver‐based IP Debug Ports] セクシ ョ ン
X21745-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 45japan.xilinx.com
c. [UG576/UG578 Chapter 2 - Reference Clock Selection and Distribution Ports] セクシ ョ ンを設定します (図 34)。X-Ref Target - Figure 34
図 34: [UG576/UG578 Chapter 2 ‐ Reference Clock Selection and Distribution Ports] セクシ ョ ン
X21746-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 46japan.xilinx.com
d. [UG576/UG578 Chapter 2 - Quad PLL Ports]、 [UG576/UG578 Chapter 2 - Reset and Initialization Ports」、 および [UG576/UG578 Chapter 2 - CPLL Reset Ports] セクシ ョ ンを設定します (図 35)。
X-Ref Target - Figure 35
図 35: [UG576/UG578 Chapter 2 ‐ Quad PLL Ports]、 [UG576/UG578 Chapter 2 ‐ Reset and Initialization Ports」、 および [UG576/UG578 Chapter 2 ‐ CPLL Reset Ports] セクシ ョ ン
X21747-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 47japan.xilinx.com
e. [UG576/UG578 Chapter 2 - QPLL0/1 Reset Ports]、 [UG576/UG578 Chapter 2 - TX Initialization and Reset Ports]、[UG576/UG578 Chapter 2 - RX Initialization and Reset Ports]、 および [UG576/UG578 Chapter 2 - Power Down Ports] セクシ ョ ンを設定します (図 36)。
X-Ref Target - Figure 36
図 36: [UG576/UG578 Chapter 2 ‐ QPLL0/1 Reset Ports]、 [UG576/UG578 Chapter 2 ‐ TX Initialization and Reset Ports]、[UG576/UG578 Chapter 2 ‐ RX Initialization and Reset Ports]、 および [UG576/UG578 Chapter 2 ‐ Power Down Ports] セクシ ョ ン
X21748-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 48japan.xilinx.com
f. [UG576/UG578 Chapter 2 - Loopback Ports]、 [UG576/UG578 Chapter 2 - Dynamic Reconfiguration Ports]、[UG576/UG578 Chapter 2 - FPGA TX Interface Ports]、 [UG576/UG578 Chapter 2 - TX 8B/10B Encoder Ports]、 および [UG576/UG578 Chapter 2 - TX Synchronous Gearbox Ports] セクシ ョ ンを設定します (図 37)。
X-Ref Target - Figure 37
図 37: [UG576/UG578 Chapter 2 ‐ Loopback Ports]、 [UG576/UG578 Chapter 2 ‐ Dynamic Reconfiguration Ports]、[UG576/UG578 Chapter 2 ‐ FPGA TX Interface Ports]、 [UG576/UG578 Chapter 2 ‐ TX 8B/10B Encoder Ports]、 および
[UG576/UG578 Chapter 2 ‐ TX Synchronous Gearbox Ports] セクシ ョ ン
X21749-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 49japan.xilinx.com
g. [UG576/UG578 Chapter 3 - TX Asynchronous Gearbox Ports]、 [UG576/UG578 Chapter 3 - TX Buffer Ports]、[UG576/UG578 Chapter 3 - TX Pattern Generator Ports]、および [UG576/UG578 Chapter 3 - TX Polarity Control Ports] セクシ ョ ンを設定します (図 38)。
X-Ref Target - Figure 38
図 38: [UG576/UG578 Chapter 3 ‐ TX Asynchronous Gearbox Ports]、 [UG576/UG578 Chapter 3 ‐ TX Buffer Ports]、[UG576/UG578 Chapter 3 ‐ TX Pattern Generator Ports]、 および [UG576/UG578 Chapter 3 ‐ TX Polarity Control Ports] セクシ ョ ン
X21750-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 50japan.xilinx.com
h. [UG576/UG578 Chapter 3 - TX Fabric Clock Output Control Ports]、 [UG576/UG578 Chapter 3 - TX Phase Interpolator PPM Controller Ports]、 および [UG576/UG578 Chapter 3 - TX Configurable Driver Ports] セクシ ョ ンを設定します (図 39)。
X-Ref Target - Figure 39
図 39: [UG576/UG578 Chapter 3 ‐ TX Fabric Clock Output Control Ports]、 [UG576/UG578 Chapter 3 ‐ TX Phase Interpolator PPM Controller Ports]、および [UG576/UG578 Chapter 3 ‐ TX Configurable Driver Ports] セクシ ョ ン
X21751-101118
D‐PHY 等価
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i. [UG576/UG578 Chapter 3 - TX Out-of-Band Signaling Ports] および [UG576/UG578 Chapter 4 - RX Analog Front End Ports] セクシ ョ ンを設定します (図 40)。
X-Ref Target - Figure 40
図 40: [UG576/UG578 Chapter 3 ‐ TX Out‐of‐Band Signaling Ports] および [UG576/UG578 Chapter 4 ‐ RX Analog Front End Ports] セクシ ョ ン
X21752-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 52japan.xilinx.com
j. [UG576/UG578 Chapter 4 - RX Equalizer (DFE and LPM) Ports] セクシ ョ ンを設定します (図 41)。X-Ref Target - Figure 41
図 41: [UG576/UG578 Chapter 4 ‐ RX Equalizer (DFE and LPM) Ports] セクシ ョ ン
X21753-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 53japan.xilinx.com
k. [UG576/UG578 Chapter 4 - RX CDR Ports] セクシ ョ ンを設定します (図 42)。
l. [UG576/UG578 Chapter 4 - RX Byte and Word Alignment Ports] セクシ ョ ンを設定します (図 43)。
X-Ref Target - Figure 42
図 42: [UG576/UG578 Chapter 4 ‐ RX CDR Ports] セクシ ョ ン
X21754-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 54japan.xilinx.com
X-Ref Target - Figure 43
図 43: [UG576/UG578 Chapter 4 ‐ RX Byte and Word Alignment Ports] セクシ ョ ン
X21755-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 55japan.xilinx.com
m. [UG576/UG578 Chapter 4 - RX Clock Correction Ports] セクシ ョ ンを設定します (図 44)。X-Ref Target - Figure 44
図 44: [UG576/UG578 Chapter 4 ‐ RX Clock Correction Ports] セクシ ョ ン
X21756-101118
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 56japan.xilinx.com
2.5Gb/s GTH D‐PHY カスタム デザインおよび GTH ト ランシーバー移行のガイドライン
MIPI チャネルの数や GTH の配置など、 この リ ファレンス デザインをベースにして MIPI デザインをカスタマイズする場合は、 このセクシ ョ ンの内容を十分に理解してからコードを変更して ください。
GTH 基準クロックの設定
USER TOP (KCU105_loop_TOP.v) には、 図 45 に示すコードが含まれます。 次に示す設定は、 KCU105 デモ ボードのサンプル デザインのクロ ッ ク ソ リ ューシ ョ ンに従っています。 ボード上の GTH ト ランシーバーのロケーシ ョ ン [参照 2] に応じて、 ユーザーがパラ メーターを変更する必要があ り ます。
RX/TX 5lane モジュール
幅広いデザイン要件をサポートするため、 このリ ファレンス デザインは 4 データ レーン + 1 ク ロ ッ ク レーン固定の MIPI TX および RX データ プロセッシング モジュールを MIPI D-PHY PCS 層に接続しています。各ト ランシーバー モジュールは、 5 つの標準 GTH レーン (RX/TX 5lane モジュール) にマップします。 このモジュールはネッ ト リ ス トで提供されます。
「2.5G ト ランシーバー D-PHY リ ファレンス デザインの実装方法」 で説明した方法に従って GTH モジュールを生成し、MIPI インターフェイスのデータ レーン数 (< 4) をカスタマイズし、 論理チャネル アダプテーシ ョ ン層を介して RX/TX 5lane モジュールを接続します。 データ レーン数が 4 未満の場合、 Vivado ツールは RX/TX 5lane の未使用のデータ チャネル ポート を処理して、 これらのチャネルが自動的に 適化されるよ うにコンパイルします。
X-Ref Target - Figure 45
図 45: HDL コードで設定した GTH 基準クロック
X21684-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 57japan.xilinx.com
MIPI TX/RX 5lane モジュールと GTH ト ランシーバー間の論理チャネル アダプテーシ ョ ン層
MIPI インターフェイスのデータ レーンは D0 から DN の順に並びます。RX/TX 5lane のデータ レーンも同じレーン順に並び、 MIPI インターフェイス データ と 1:1 でマップします。
RX/TX 5lane のデータおよびクロ ッ ク レーンと ト ランシーバー物理レーンのマップ関係を簡略化し、 GTH ト ランシーバーのト ランス ミ ッ ター チャネルとレシーバー チャネルを分離する (GTH ト ランシーバー IP を生成する と必ずト ランスミ ッ ター チャネルとレシーバー チャネルの両方が含まれる ) には、 GTH_PHY_TOP.v と GTH_transceiver_example_wrapper.v の間に HDL コードを追加して論理チャネル アダプテーシ ョ ン層を実装します。 このアダプテーシ ョ ン層では、 N (N < 8) 個の独立した論理チャネルをセッ ト アップし、 これら N 個の論理チャネルを 2 つの論理クワッ ドに分割し、 HDL コードでそれぞれに番号を割り当てています。論理チャネル 0 ～ 3 (Q0 0 ～ 3) は論理クワッ ド Q0 に含まれます。論理チャネル 4 ～ 7 (Q1 0 ～ 3) は論理クワッ ド Q1 に含まれます。論理クワッ ドは、 コード内で物理ト ランシーバー クワ ッ ドにマップされ、 論理チャネルも物理ト ランシーバー チャネルにマップされます。 図 46 に、 HDL コードでの論理クワッ ドの記述例を示します。
注記:外部 MIPI インターフェイスのデータ レーン N ～ 0 と FPGA 内部 MIPI TX/RX 5lane モジュールのデータ レーン N ～ 0 の間には、 N から 0 にかけて厳密な 1:1 の関係があ り ます。
X-Ref Target - Figure 46
図 46: HDL コードに記述した論理クワッ ド
X21685-100418
D‐PHY 等価
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図 47 に、 リ ファレンス デザインのチャネル アダプテーシ ョ ン層の論理アーキテクチャを示します。
GTH ト ランシーバー側では、 PCB 上の MIPI インターフェイス データ レーン数およびデザイン要件に応じて GTH ト ランシーバーの物理ロケーシ ョ ンを 初に割り当てた後、 XDC 制約を使用して GTH ト ランシーバーと論理チャネルをマップできます。 図 49 の制約を参照して ください。 MIPI TX/RX 5lane モジュールのレーン D0 ～ DN および MIPI インターフェイス D0 ～ DN は、 FPGA 内の論理チャネル アダプテーシ ョ ン層によって再マップされます。
MIPI データおよびクロ ッ ク レーンの動作は、 論理チャネル アダプテーシ ョ ン層と等価です。 ただし、 MIPI データ レーンには複数のレーンがあ り、 5lane モジュールのデータ レーンに対応するレーン番号が固定されているため、 通常は 初に MIPI データ レーンに制約を与え、 次に GTH ト ランシーバーの MIPI ク ロ ッ ク レーンに制約を与えます。
GTH ト ランシーバーのロケーシ ョ ンが決まったら、 論理クワッ ドに対応する ト ランシーバー クワ ッ ドの位置を決定して基準クロ ッ ク ソースを設定する必要があ り ます。 図 48 に、 例と して KCU105 リ ファレンス デザインの場合のマップ関係を示します (GTH のマップは図 24 参照)。 この図には、 MIPI TX 4 データ レーン + 1 ク ロ ッ ク レーン、 および MIPI RX 4 データ レーン + 1 ク ロ ッ ク レーンを示しています。
X-Ref Target - Figure 47
図 47: リファレンス デザインのチャネル アダプテーシ ョ ン層の論理アーキテクチャ
FPGA
Gth_phy_topPhy_gt_example_wrapper
TX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
RX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
N logic lane adaptation(N ≤ 8)
Q1
Q0
GTH
I/O
QuadXX
QuadXX+1
External PCB
MIPI interface (N ≤ 4)RX/TX N lane data + 1 lane clock
MIPI TX Clock
MIPI TX data DN
MIPI TX data D0
MIPI RX Clock
MIPI RX data DN
MIPI RX data D0
X21678-100418
D‐PHY 等価
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1. MIPI インターフェイスの TX は 1 つのト ランシーバー クワ ッ ドの 4 つの GTH に割り当てられ、 RX 4 データ レーンも 1 つのト ランシーバー クワ ッ ドの 4 つの GTH に割り当てられています。 リ ファレンス デザインでは、 MIPI RX インターフェイスは論理クワッ ド Q0 の論理チャネル 0 ～ 3 (Q0 0 ～ 3) に接続され、 MIPI インターフェイス TX は論理クワッ ド Q0 の論理チャネル 4 ～7 (Q1 0 ～ 3) に接続されます。 論理チャネルの反対側では、 MIPI インターフェイスのデータ レーン D0 ～ D3 を TX/RX 5lane のデータ レーン D0 ～ D3 に正し く接続するため、 RX 5lane モジュールのデータ レーンを論理チャネル 0 ～ 3 (Q0 0 ～3) に接続し、 TX 5lane モジュールのデータ レーンを論理チャネル 4 ～ 7 (Q1 0 ～ 3) に接続します。
2. リ ファレンス デザインでは、 MIPI RX ク ロ ッ ク レーンと MIPI TX データ レーンが同じ GTH ト ランシーバーを共有し、 MIPI TX ク ロ ッ ク レーンと MIPI RX データ レーンが同じ GTH ト ランシーバーを共有します。 ト ランシーバーの論理チャネルはデータ レーンで決定するため、 ク ロ ッ ク レーンも共有 GTH データ レーンと同じ論理チャネル番号を使用します。 リ ファレンス デザインの MIPI RX ク ロ ッ クは論理レーン 6 (Q1 2) にマップされるため、 RX 5lane モジュールのクロ ッ クは論理レーン 6 に接続する必要があ り ます。 TX ク ロ ッ クは論理レーン 3 (Q0 3) にマップされるため、 TX 5lane モジュールのクロ ッ ク レーンは論理レーン 3 に接続する必要があ り ます (KCU105 デモ ボードのデザインに応じて変更)。
3. GTH_PHY_TOP.v で MIPI_TX_USED および MIPI_RX_USED パラ メーターを変更し、対応する DRP CH を有効にします。 KCU105 リ ファレンス デザインでは、 次のよ うに変更します。
MIPI_TX_USED = 8'b11111000
MIPI_RX_USED = 8'b01001111
4. KCU105 リ ファレンス デザインでは、 ロジッ ク Q0 が Quad228 に対応し、 Q1 が Quad227 に対応します。 基準クロ ックが Quad228 から出力される場合、 HDL コードで各 GTH クワ ッ ドの QPLL/CPLL を Refreclk0/Refreclk1 および SouthRef0/SouthRef1 に接続します。
5. XDC に制約を追加し、 MIPI データ レーン (MIPI インターフェイスは GTH ト ランシーバーに接続) および FPGA 論理チャネル マップを実装します。
X-Ref Target - Figure 48
図 48: KCU105 リファレンス デザインのマップ関係
Gth_phy_top
Phy_gt_example_wrapper
TX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
RX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
N logic lane adaptation (N ≤ 8)
Q1
Q0
GTH
I/O
Quad227
Quad228
MIPI interfaceRX/TX 4 lane data + 1 lane clock
MIPI TX Clock MIPI RX Clock
TX channel 7 RX channel 7
TX channel 6 RX channel 6
TX channel 5 RX channel 5
TX channel 4 RX channel 4
TX channel 3 RX channel 3
TX channel 2 RX channel 2
TX channel 1 RX channel 1
TX channel 0 RX channel 0
MIPI TX data D3 MIPI RX data D3
MIPI TX data D2 MIPI RX data D2
MIPI TX data D1 MIPI RX data D1
MIPI TX data D0 MIPI RX data D0
X21679-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 60japan.xilinx.com
このマップ方法に基づき、 ソース コードを変更してユーザーが GTH のマップをカスタマイズできます (図 50)。 たとえば 4 つの MIPI TX データ レーンを、MIPI RX データ レーンのある ト ランシーバー クワ ッ ドで共有する GTH ト ランシーバー チャネルに配置するこ と もできます。 MIPI TX ク ロ ッ ク レーンは MIPI RX ク ロ ッ ク レーンと同じ GTH ト ランシーバー チャネルに配置します。 リ ファレンス デザインの DHL コードを変更して、 TX 5lane モジュールのデータ レーンを TX 論理チャネル 0 ～ 3 (Q0 0 ～ 3)、 TX 5lane モジュールのクロ ッ ク レーンを TX 論理チャネル 6 (Q1 2) に接続する必要があ ります。 RX 5Lane は変更不要です。 対応する DRP モジュール有効化パラ メーターおよび関連する リセッ ト チェーンは、 次のよ うに変更します。
MIPI_TX_USED = 8'b01001111
MIPI_RX_USED = 8'b01001111
変更後の TX GTH ロケーシ ョ ンで XDC を更新します。 これと同時に、 ト ランシーバー クワ ッ ドのロケーシ ョ ンも変更しているため、 コード内の論理クワッ ド Q0 および Q1 のクロ ッ ク パラ メーターも変更する必要があ り ます。
X-Ref Target - Figure 49
図 49: GTH と PCB のマップ
X21686-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 61japan.xilinx.com
GTH DRP チェーン
図 51 に示すよ うに、 GTH PHY TOP には N 個 (N < 8) の DRP チャネル制御ユニッ ト と 2 個の DRP 共通制御ユニッ トが含まれ、 これによってマルチ ライン レート MIPI インターフェイスをサポート します。 RX 5Lane モジュールには、 CDR 5 倍オーバーサンプリ ング用の DRP 制御モジュールがあ り ます。 DRP 制御モジュールのデザイン要件は、 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] を参照してください。
重要: リ ファレンス デザインに基づいて MIPI チャネル番号を再定義します。 GTH ト ランシーバーの配置を変更した場合は、 DRP チェーンも変更する必要があ り ます。
注記: MIPI 固定ライン レート モードでは DRP チャネル モジュールはオプシ ョ ンですが、DRP 共通モジュールは必要です。
X-Ref Target - Figure 50
図 50: カスタマイズしたリファレンス デザインのマップ関係
Gth_phy_top
Phy_gt_example_wrapper
TX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
RX 5LaneDN data lane
N ≤ 3D0 data lane
+clock lane
N logic lane adaptation (N ≤ 8)
Q1
Q0
GTH
I/O
Quad227
Quad228
MIPI interfaceRX/TX 4 lane data + 1 lane clock
MIPI TX Clock MIPI RX Clock
TX channel 7 RX channel 7
TX channel 6 RX channel 6
TX channel 5 RX channel 5
TX channel 4 RX channel 4
TX channel 3 RX channel 3
TX channel 2 RX channel 2
TX channel 1 RX channel 1
TX channel 0 RSX channel 0
MIPI TX data D3 MIPI RX data D3
MIPI TX data D2 MIPI RX data D2
MIPI TX data D1 MIPI RX data D1
MIPI TX data D0 MIPI RX data D0
X21680-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 62japan.xilinx.com
重要: リ ファレンス デザインのソース コードは、 RX/TX 5lane モジュールを除いてすべて変更できます。 理論上は、 コードを変更するこ とで GTH ト ランシーバーのロケーシ ョ ンとチャネル数を変更できます。 現在サポート されるのは、 データ レーン数が 4 以下のデザインのみです。『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] の要件およびリ ファレンス デザインの制約を準拠してください。 サポートが必要な場合は、 ザイ リ ンクスの販売代理店までお問い合わせください。
重要: TX/RX レーンを変更した場合、 GTH ク ロ ッ ク チェーン、 リセッ ト チェーン、 制御パス、 および DRP チェーンもすべて一緒に変更する必要があ り ます。
GTH ト ランシーバー マップのまとめ
GTH ト ランシーバーのマップは、 リ ファレンス デザイン (図 24) に従って実行するこ とを推奨します。 実際のボードでもリ ファレンス デザインと同じ GTH ト ランシーバー ロケーシ ョ ンの関係を使用する と、 修正の必要なクロ ッ クに関するコードは数行で収まるため、 新規デザインを容易に実装できます。
カスタム MIPI インターフェイスを設計し、 GTH ト ランシーバー マップを変更する場合は、 次のガイ ド ラインに従ってください。
1. 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576) [参照 2] および 「2.5G MIPI ソ リ ューシ ョンの I/O 割り当て/タイ ミ ング制約」 に記載の規則に従い、 GTH を配置する前に GTH ク ロ ッ クを決定し、 CPLL および QPLL ク ロ ッ ク リ ソースを割り当てるよ うにします。
2. リ ファレンス デザインは TX/RX 4 データ レーン + 1 ク ロ ッ ク レーンのデザインです。 レーンおよびロケーシ ョ ン要件が異なる場合は、 「2.5G ト ランシーバー D-PHY リ ファレンス デザインの実装方法」 を参照し、 リ ファレンス デザインに基づいて GTH IP を再生成した後、 HDL コードを変更して TX/RX 5lane モジュールに接続して ください。
3. GTH マップに関連するモジュールには、 オープン ソース コードの User_top (KCU105_loop_top.v)、Gth_Phy_top.v、 および Phy_gt_example_wrapper モジュールが付属します。 ユーザーは、 リ ファレンス デザインに従って GTH ポート マップ、 リセッ ト チェーン、 および DRP インターフェイスを変更する必要があ り ます。
X-Ref Target - Figure 51
図 51: 2.5G MIPI D‐PHY コアの DRP チェーン
GTH PHY TOP
TX 5Lane
DRP_CHDRP_CH
DRP_CHDRP_CM
N Xn 8
2 X
RX 5Lane
DRP(CDR)
Phy_gt_example_wrapper
N lane (n 8)
Common1 (Q1)
Common0 (Q0)
X21681-100418
D‐PHY 等価
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マルチ プロ ト コルへの移行
2.5G ト ランシーバー D-PHY ソ リ ューシ ョ ンは、 QPLL と CPLL を柔軟に選択できます。 これと同時に、 リ ファレンス デザインは MIPI レベルで使用していないすべての ト ランシーバー ポート を柔軟に抽出できます。 したがって、 2.5G ト ランシーバー D-PHY デザインを別のプロ ト コルの同じ 8 レーン ト ランシーバー インターフェイスに移行できます。 この場合、 次の点に注意が必要です。
• も重要なのは、 図 52 の例に示すよ うにクロ ッ ク システムをどのよ うに設計するかという点です。
• DRP インターフェイスの使用方法を定義し、 リ ファレンス デザインの DRP 制御チェーンを理解します。 DRP を使用する場合など、 ほかのプロ ト コルの ト ランシーバー インターフェイスが DRP を使用するかど うかにかかわらず、DRP ポート を MIPI インターフェイス との間でタイム シェア リ ングする方法を検討する必要があ り ます。
• 設計したクロ ッ ク システムに従ってオープン HDL コード と リセッ ト チェーン デザインを変更するこ とが非常に重要です。
X-Ref Target - Figure 52
図 52:複雑なカスタマー デザインのト ランシーバー マップおよび GTH ト ランシーバー クロック ソリューシ ョ ンの例 (UltraScale FPGA)
RX_CHANNEL0CLK_SEL
CPLL0~2
REFCLK1
TX_CHANNEL0
QPLL0/1
RX_CHANNEL1
RX_CHANNEL2
RX_CHANNEL3
TX_CHANNEL1
TX_CHANNEL2
TX_CHANNEL3
CLK_SEL
HDMI0 RX/5.94GHDMI0_CLK_297M
VbyOne_REF_148.5M REFCLK0
CPLL3
Vbyone TX/2.97G
RX_CHANNEL0
CLK_SEL QPLL0,1SOUTHREF1
TX_CHANNEL0CPLL0~
3
RX_CHANNEL1
RX_CHANNEL2
RX_CHANNEL3
TX_CHANNEL1
TX_CHANNEL2
TX_CHANNEL3
CLK_SEL
MIPI RX DATA/2.5G
MIPI_REFCLK_250M
SOUTHREF0
Vbyone TX/2.97G
CLK_SELSOUTHREF1MIPI RX HSCLK/1.25G
RX_CHANNEL0CLK_SEL QPLL0,1REFCLK1
TX_CHANNEL0
CPLL0,1,2
RX_CHANNEL1
RX_CHANNEL2
RX_CHANNEL3
TX_CHANNEL1
TX_CHANNEL2
TX_CHANNEL3
CLK_SEL
MIPI RX DATA/2.5G
SOUTHREF0
RX_CHANNEL0
CLK_SEL CPLL1,2,3
REFCLK1
TX_CHANNEL0
QPLL0,1
RX_CHANNEL1
RX_CHANNEL2
RX_CHANNEL3
TX_CHANNEL1
TX_CHANNEL2
TX_CHANNEL3
CLK_SELREFCLK0
MIPI TX HSCLK/750M
MIPI TX DATA/1.5GHDMI1 RX/5.94G
MIPI RX HSCLK/1.25G
MIPI_REFCLK_150M
CPLL0CLK_SELNORTHREF1
HDMI1_OUT_TX_REF_297M
CLK_SEL CPLL3
REFCLK0HDBASE_TX_REF_297M
QUAD 228
QUAD 226
QUAD 225
QUAD 227
HDMI TX/5.94G
CPLL1,2,3CPLL1,2,3
CPLL0,1,2CPLL0,1,2
QPLL0,1
QPLL0,1
QPLL0,1
CPLL0~3
CPLL0~3CPLL0~3
QPLL0/1
CPLL0~2CPLL0~2
REFCLK0
NORTHREF0
HDMI_CLK_156.25M
X21674-100418
D‐PHY 等価
XAPP1339 (v1.0) 2018 年 10 月 31 日 64japan.xilinx.com
UltraScale FPGA から UltraScale+ FPGA へのデザイン移行
UltraScale FPGA から UltraScale+ FPGA へデザインを移行する場合、 UltraScale+ FPGA D-PHY リ ファレンス デザインを使用して ください。 ハード ウェア デザインに関する規則は、 UltraScale FPGA のデザイン要件に完全に準拠します。
注記: 新の UltraScale+ FPGA GTH ト ランシーバーはクロ ッ ク システムが複雑になっており、 現在の UltraScale+ FPGA 2.5G MIPI D-PHY リ ファレンス デザインは CPLL をサポート していません。 従来の PCB デザインにマップする GTH ト ランシーバーを設計する際は、 この制約を考慮に入れる必要があ り ます。
PCB デザイン ガイド ライン
1. コンポーネン トの配置
TX 側の減衰ネッ ト ワーク抵抗は FET スイ ッチ デバイスの近くに配置する必要があ り ますが、減衰ネッ ト ワーク抵抗 (図 10 参照) と FET スイ ッチ デバイスは PCB 上の任意の場所に配置できます。
2. ガイ ド ラインおよび推奨事項
HS セクシ ョ ンの PCB 配線要件は、 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイ ド』 (UG583) [参照 8] の「高速信号ト ランジシ ョ ンを考慮したデザイン」 の章を参照し、 ビアとパッ ドのインピーダンス連続性を 適化してください。
LP デバイスには特別な要件はあ り ません。
3. 挿入損失に関するガイ ド ライン
GTH ト ランシーバー ベースの D-PHY は TX プリエンファシスおよび RX 等化の機能をサポート しています。500Mb/s を超えるライン レートの場合、TX プリエンファシスは TXPOSTCURSOR[4:0] を設定するこ とによ り 0 ～ 6dB の挿入損失をサポートできます。 RX 等化機能は、 次の属性を設定するこ とによ り 0 ～ 6dB の挿入損失をサポートできます (これはリ ファレンス デザインに含まれる )。
UltraScale FPGA の場合:
° RXDFELPM_KL_CFG0[15:9] = 0x40;
° RXLPM_KH_CFG0[15:9] = 0x40;
° RXLPM_GC_CFG[12:8] = 0x1F;
UltraScale+ FPGA の場合:
° RXDFELPM_KL_CFG1[15:9] = 0x40;
° RXLPM_KH_CFG1[15:9] = 0x40;
° RXLPM_GC_CFG[15:9] = 0x1F;
図 53 に、 6dB 挿入損失後のデータ ス ト リーム (左) と、 等化回路で処理後のデータ ス ト リーム (右) のアイ ダイアグラムを示します。
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 65japan.xilinx.com
リファレンス デザイン
このアプリ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 ザイ リ ンクスのウェブサイ トからダウンロードできます。
表 17 に、 リ ファレンス デザインの詳細を示します。
X-Ref Target - Figure 53
図 53: データ スト リームのアイ ダイアグラム
X21707-100918
表 17: リファレンス デザインの詳細
パラメーター 説明
全般
開発者 John Hu
ターゲッ ト デバイス UltraScale および UltraScale+ FPGA
ソース コードの提供 あ り
ソース コードの形式
既存のザイ リ ンクス アプリ ケーシ ョ ン ノート / リ ファレンス デザイン、 またはサードパーティからデザインへのコード /IP の使用
Northwest Logic 社提供の MIPI CSI-2 RX および MIPI DSI-2 TX IP
シミ ュレーシ ョ ン
論理シ ミ ュレーシ ョ ンの実施 なし
タイ ミ ング シ ミ ュレーシ ョ ンの実施 N/A
論理シ ミ ュレーシ ョ ンおよびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベンチの利用
なし
テス トベンチの形式 Verilog
使用したシ ミ ュレータ /バージ ョ ン Vivado 2018.2
SPICE/IBIS シ ミ ュレーシ ョ ンの実施 N/A
インプリ メンテーシ ョ ン
使用した合成ツール/バージ ョ ン Vivado 2018.2
使用したインプリ メンテーシ ョ ン ツール/バージ ョ ン Vivado 2018.2
スタティ ッ ク タイ ミ ング解析の実施 なし
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 66japan.xilinx.com
2.5G MIPI D‐PHY デザイン (シミ ュレーシ ョ ン専用)
図 54 に、 2.5G MIPI D-PHY デザインの HDL 階層を示します。 Prbs_any.v はテス ト信号の生成および検出に使用するもので、 カスタマー デザインには必要あ り ません。 2.5G MIPI D-PHY デザインには、 MIPI HS 信号のシ ミ ュレーシ ョ ンをサポートするシ ミ ュレーシ ョ ン ファ イルが含まれます。
注記: LP 信号はハンドシェイ ク プロ ト コルを含んでおり、 MIPI MAC 層によって管理されるため、 2.5G MIPI D-PHY デザインでは LP 信号のシ ミ ュレーシ ョ ンはサポート されません。 2.5G D-PHY デザインと MIPI CSI-2/MIPI DSI-2 IP を統合する と、 このハード ウェア プラ ッ ト フォーム上でデモンス ト レーシ ョ ン可能なシステムを開発できます。
次に示す 2 つのサブシステム デモンス ト レーシ ョ ンは、 ザイ リ ンクスの IP パートナーである Northwest Logic 社が提供する MIPI CSI-2 RX/MIPI DSI-2 TX IP コアを使用しています。
ハードウェア検証
ハードウェア検証の実施 あ り
使用したハード ウェア プラ ッ ト フォーム KCU105 評価ボード
X-Ref Target - Figure 54
図 54: 2.5G MIPI D‐PHY デザインの HDL 階層
表 17: リファレンス デザインの詳細 (続き)
パラメーター 説明
X21732-101018
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 67japan.xilinx.com
ハードウェア プラッ ト フォーム
2.5G MIPI デモンス ト レーシ ョ ン プラ ッ ト フォームを構築するには、 KCU105 ボード [参照 9] または ZCU102 ボード [参照 10] と Avnet 2.5G MIPI 開発スイート (カード番号: ADX=FMC-MIPI2.5G) が必要です。 図 55 に、 ハード ウェア プラ ッ トフォームの概要を示します。
X-Ref Target - Figure 55
図 55:ハードウェア プラッ ト フォームの概要
X21710-100918
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 68japan.xilinx.com
Avnet 2.5G MIPI 開発スイートにはいくつかのサブカードが含まれます。
• Avnet 2.5G MIPI FMC カード (図 55)。
注記: MIPI TX および RX コネクタはこのボードに実装されています。 各コネクタは、 MIPI CSI-2 または MIPI DSI-2 インターフェイスへの接続をサポート します。
X-Ref Target - Figure 56
図 56: Avnet 2.5G MIPI FMC カード
X21711-100918
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 69japan.xilinx.com
• MIPI カメ ラ ディ スプレイ アダプター カード (図 57)。X-Ref Target - Figure 57
図 57: MIPI カメラ アダプター カード (左) とディスプレイ アダプター カード (右)
X21713-101018
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 70japan.xilinx.com
• MIPI ループバッ ク アダプター カード (図 58)。X-Ref Target - Figure 58
図 58: MIPI ループバック アダプター カード
X21733-101018
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 71japan.xilinx.com
パススルー モードの 2.5G MIPI サブシステム
図 59 に、 パススルー モードの 2.5G MIPI サブシステムを示します。
このデモを実行するには、 KCU105 ボード、 Avnet 2.5G MIPI FMC カード、 Avnet MIPI カメ ラ アダプター カード、 および MIPI ディ スプレイ アダプター カードが必要です。 MIPI カメ ラ アダプター カードで生成されたビデオ ス ト リームは、Avnet 2.5G MIPI FMC カード上の MIPI CSI-2 RX インターフェイスを経由して Avnet 2.5G MIPI FMC カードの MIPI DSI-2 TX と KCU105 ボード上の HDMI™ インターフェイスに同時に送信されます。 DSI-2 TX は、 テス ト パターン ジェネレーター モジュールからの固定ビデオ パターンを送信するよ うに切り換えるこ と もできます。
注記:デモのセッ ト アップ方法の詳細は、 リ ファレンス デザインの ZIP ファ イルに含まれる readme.txt を参照してください。
KCU105 ボード上で 2.5G MIPI サブシステムのパススルー モード デモを実行する方法
Northwest Logic 社の IP 使用許諾契約の制限によ り、 ザイ リ ンクスはこのデモの BIT ファ イルのみを提供しています。ハード ウェア プラ ッ ト フォームを使用し、 この BIT ファ イルを使用して KCU105 ボード上の FPGA をプログラムする と、デモを簡単に構築できます。
注記: 2.5G MIPI サブシステムのハード ウェアおよびロジッ ク デザインの詳細は、Avnet 社および Northwest Logic 社にお問い合わせください。
X-Ref Target - Figure 59
図 59:パススルー モードの 2.5G MIPI サブシステム
KCU105 2.5G MIPI Pass-through
DDR4 MIG
MicroBlaze Processor
VDMA Write VDMA Read VDMA Read
HDMI PIPE 12C &UART GPIO
OV13855 MIPI Panel Monitor
MIPI CSI-2 Peripheral MIPI DSI-2 Host
GTH Transceiver D-PHY
540 Mb/s/lane or1080 Mb/s/lane 800 Mb/s/lane
AXI4-Lite
AXI4-Lite AXI4-Lite
AXI4-Lite
AXI4 AXI4 AXI4
AXI4-LiteAXI4-LiteAXI4-Lite
X21714-102318
リファレンス デザイン
XAPP1339 (v1.0) 2018 年 10 月 31 日 72japan.xilinx.com
ループバック モードの 2.5G サブシステム デザイン
図 59 に、 ループバッ ク モードの 2.5G MIPI サブシステムを示します。
このデモを実行するには、 KCU105 ボード、 Avnet 2.5G MIPI FMC カード、および MIPI ループバッ ク アダプターが必要です。 2.5G MIPI インターフェイスを備えたカメ ラはまだ市場に多く出回っていないため、 Avnet 2.5G MIPI 開発スイートにはループバッ ク カードが用意されています。 このカードで FMC ボードの MIPI RX と DSI TX を直結するこ とで、 2.5G MIPI ループバッ ク テス ト を実行します。
注記:デモのセッ ト アップ方法の詳細は、 リ ファレンス デザインの ZIP ファ イルに含まれる readme.txt を参照してください。
KCU105 ボード上で 2.5G MIPI サブシステムをループバック モードで実行する方法
Northwest Logic 社の使用許諾契約の制限によ り、 ザイ リ ンクスはこのデモの BIT ファ イルのみを提供しています。 ハードウェア プラ ッ ト フォームを使用し、 この BIT ファ イルを使用して KCU105 ボード上の FPGA をプログラムする と、 デモを簡単に構築できます。
注記: 2.5G MIPI サブシステムのハード ウェアおよびロジッ ク デザインの詳細は、Avnet 社および Northwest Logic 社にお問い合わせください。
KCU105 ボードの FMCH VADJ の調整
2.5G MIPI FMC の IPMI (Intelligent Platform Management Interface) を使用する と、 KCU105 ボードから VDJ を自動的に調整できるため、 ユーザーによる調整は不要です。
X-Ref Target - Figure 60
図 60:ループバック モードの 2.5G MIPI サブシステム
KCU105 2.5G MIPI Pass-through
Error Reporting
MicroBlaze Processor
MIPI Test Pattern Generator
GPIO 12C &UART
Loopback Adapter
MIPI DSI-2 Peripheral MIPI DSI-2 Host
GTH Transceiver D-PHY
2.5 Gb/s/lane
AXI4-Lite AXI4-Lite
X21736-102318
まとめ
XAPP1339 (v1.0) 2018 年 10 月 31 日 73japan.xilinx.com
まとめ
このアプリ ケーシ ョ ン ノートで説明した簡単な外部回路を使用するこ とで、 大 2.5G をサポート した MIPI インターフェイス経由で FPGA を ASSP デバイスへ接続できます。
Documentation Navigator およびデザイン ハブ
ザイ リ ンクス Documentation Navigator (DocNav) では、 ザイ リ ンクスの資料、 ビデオ、 サポート リ ソースにアクセスでき、 特定の情報を取得するためにフ ィルター機能や検索機能を利用できます。 DocNav を開くには、 次のいずれかを実行します。
• Vivado IDE で [Help] → [Documentation and Tutorials] をク リ ッ ク します。
• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をク リ ッ ク します。
• Linux コマンド プロンプ トに 「docnav」 と入力します。
ザイ リ ンクス デザイン ハブには、 資料やビデオへのリ ンクがデザイン タスクおよびト ピッ クごとにま とめられており、これらを参照するこ とでキー コンセプ ト を学び、 よ くある質問 (FAQ) を参考に問題を解決できます。 デザイン ハブにアクセスするには、 次のいずれかを実行します。
• DocNav で [Design Hubs View] タブをク リ ッ ク します。
• ザイ リ ンクス ウェブサイ トのデザイン ハブ ページを参照します。
注記: DocNav の詳細は、 ザイ リ ンクス ウェブサイ トの Documentation Navigator ページを参照してください。
注意: DocNav からは、 日本語版は参照できません。 ウェブサイ トのデザイン ハブ ページをご利用ください。
参考資料
注記:日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。
1. MIPI Alliance による D-PHY 仕様 http://mipi.org/specifications/physical-layer
2. 『UltraScale アーキテクチャ GTH ト ランシーバー ユーザー ガイ ド』 (UG576: 英語版、 日本語版)
3. 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202: 英語版、 日本語版)
4. 『D-PHY ソ リ ューシ ョ ン』 (XAPP894: 英語版、 日本語版)
5. 『Scalable Low-Voltage Signaling for 400mV: JESD 8-13』 https://www.jedec.org/standards-documents/docs/jesd-8-13
6. 『Kintex UltraScale FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS892: 英語版、 日本語版)
7. 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS922: 英語版、 日本語版)
8. 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイ ド』 (UG583: 英語版、 日本語版)
9. ザイ リ ンクス Kintex UltraScale FPGA KCU105 評価キッ ト https://japan.xilinx.com/products/boards-and-kits/kcu105.html
10. ザイ リ ンクス Zynq UltraScale+ MPSoC ZCU102 評価キッ ト https://japan.xilinx.com/products/boards-and-kits/ek-u1-zcu102-g.html
11. Avnet ADX=FMC-MIPI2.5G サブカードhttps://www.avnet.com/wps/portal/apac
改訂履歴
XAPP1339 (v1.0) 2018 年 10 月 31 日 74japan.xilinx.com
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次の表に、 この文書の改訂履歴を示します。
お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開
示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される
法律が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、 ザイ リ
ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本情報の使用
を含む) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わない (契約上、 不法行為上 (過失の
場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結
果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を
含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であったり、 ザイ リ ンクスがそれらの可能性につい
て助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 本情
報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いません。 事前の書面による同意のない限り、 貴殿または貴社
は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と と
なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照して ください。 IP コアは、 ザイ リ ンクスが貴殿
または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、
または、 フェイルセーフの動作を要求するアプリ ケーシ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな
重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。
https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。
自動車用のアプリケーシ ョ ンの免責条項
オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機
能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前
に安全を目的と して十分なテス ト を行う ものと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクは
すべて顧客が負い、 製品の責任の制限を規定する適用法令および規則にのみ従う ものと します。
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他の指定されたブランドは、 米国およびその他各国のザイ リ ンクス社の商標です。 HDMI、 HDMI のロゴ、 および High-Definition Multimedia Interface は、 HDMI Licensing LLC の商標です。 すべてのその他の商標は、 それぞれの保有者に帰属します。
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にある [フ ィードバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。 フ ィードバッ クは日本語で入力可能
です。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており
ません。 あらかじめご了承ください。
セクシ ョ ン 内容
2018 年 10 月 31 日 v1.0
初版 N/A
