UltraScale アーキテクチャシステムモニター...UltraScale アーキテクチャシステムモニターユーザーガイド UG580 (v1.9.1) 2019 年 2 月 25 日

UltraScale アーキテクチャシステムモニター

ユーザーガイド

UG580 (v1.10) 2020 年 8 月 25 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

SYSMON ユーザーガイド 2UG580 (v1.10) 2020 年 8 月 25 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2020 年 8 月 25 日 1.10 「外部アナログ入力」で、コンフィギュレーション前の補助アナログ入力の説明と、共通 N 入力を使用する SYSMONE4 および補助チャンネルの説明を更新。「アナログ入力」の最後

の段落に補助アナログ入力に関する文章を追加。「補助アナログ入力」に、共通 N ピンを

共有する N 側の IOSTANDARD の設定を追加。「電源センサー」に、電源レールに関する注

記を追加。「コンフィギュレーションレジスタ (40h ～ 44h)」のレジスタ数を更新。表 3-17 からページアドレス 24h を削除。表 3-20 の SYSMONE4 の小見出しを更新。「電源セン

サーアラーム」に、電源センサーアラームを有効にする方法を説明する文章を追加。「温

度超過自動シャットダウン」に、ヒステリシスモードとウィンドウモードの説明を追加。

2019 年 2 月 25 日 1.9.1 「デザインのインスタンシエーションの例」のデザインファイルの場所を更新。

2018 年 3 月 29 日 1.9 「旧世代との違い」および「熱管理」を変更。表 1-2 および表 4-5 を変更。表 3-1 の VREFN の説明を変更。

2017 年 6 月 15 日 1.8 図 1-3 を更新。表 1-2 のパッケージピン VCC_PSADC の説明を変更。「温度センサー」を更新

し、式 1-2 ～ 1-5 を削除。表 3-13 を変更。「自動チャネルシーケンサー」、「ADC チャネルセトリング時間 (4Eh、 4Fh)」、「ADC チャネル平均化 (47h、 4Ah、 4Bh)」、および「熱管

理」を更新。

2016 年 12 月 20 日 1.7 「SYSMON の属性」の最後の段落を改訂。第 1 章の「温度センサー」を更新。図 3-12 およ

び表 3-12 を追加。「PMBus の例」を追加。図 1-2、図 2-5、図 2-6、図 3-1、図 3-2、図 3-7、図 3-17、および図 3-18 を改訂。表 3-13 の後に注記を追加。表 3-14 の後に注記 (重要) を追

加。表 1-1、表 3-4、表 3-5、表 3-20、表 4-1、表 4-3、表 4-8、表 4-10、表 4-11 を更新。

第 2 章の「温度センサー」の式 2-9 および式 2-10 を更新し、式 2-11 および式 2-12 を追加。

「DRP I2C インターフェイス」を変更。表 3-18 「SYSMONE1 I2C DRP 書き込みのラベルの

説明」を削除。「連続シーケンスモード (低速シーケンス - SYSMONE4)」の重要な注記を

更新。「デザイン例のテストベンチ」の重要な注記を更新。

2016 年 5 月 26 日 1.6 文書全体でデュアルシーケンスを低速シーケンスに変更。式 1-3、式 2-9、式 2-10、式 4-1、式 4-2、および式 4-3 を更新。図 3-2、図 3-7、図 4-1、および図 4-2 を更新。表 1-2、表 1-3、表 3-5、表 4-2、表 4-3、表 4-5、および表 4-6 を更新。「デフォルトモード」、「連続

シーケンスモード (低速シーケンス - SYSMONE4)」、および「熱管理」を更新。図の

フォーマットを統一。

2015 日 11 月 24 日 1.5 文書全体で、 UltraScale+、 Zynq UltraScale+、 Virtex UltraScale+、 Kintex UltraScale+ FPGA の情報を追加。文書全体で、 SYSMONE1 および SYSMONE4 の情報を追加。

2015 年 7 月 11 日 1.4 「SYSMON の概要」の最後の段落を更新。式 1-2 を更新。「温度センサー」を更新。第 3 章

「SYSMON のレジスタインターフェイス」の第 1 段落を更新。「熱管理」に記載されている

数式を更新。「アンチエイリアスフィルター」の第 2 段落を変更。「デザインのインスタン

シエーションの例」の Verilog インスタンシエーションで Temp upper alarm trigger (温度上限

のアラームトリガー )、OT upper alarm limit (OT 上限アラーム)、 Temp lower alarm reset (温度

下限アラームリセット )、および OT lower alarm reset (OT 下限アラームリセット ) の各値を

更新。「デザイン例のテストベンチ」を更新。

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=User_Guides&docId=UG580&Title=UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20%26%2312471%3B%26%2312473%3B%26%2312486%3B%26%2312512%3B%20%26%2312514%3B%26%2312491%3B%26%2312479%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.10&docPage=2


2015 年 2 月 20 日 1.3 表 1-2 の注記を更新。「外部アナログ入力」、「補助アナログ入力」、「I2C スレーブアドレス

の割り当て」、および「デザイン例のテストベンチ」を更新。 26 ページの「温度センサー」

を更新し、外部基準電圧を使用する場合とオンチップ基準電圧を使用する場合の違いをま

とめる。 38 ページの「温度センサー」および 86 ページの「熱管理」を更新。図 2-6、図 4-3、および図 4-4 を更新。

2014 年 9 月 14 日 1.2 「SYSMON の概要」の 1 文目を更新。図 1-3、図 3-19、図 5-1 のフェライトビーズの配置を

更新。式 2-7、式 2-8、式 2-14、式 2-15、式 2-17、式 2-18、式 2-20、式 2-21 を追加。図 3-3 からタイミング情報を削除。「SYSMON DRP への JTAG 書き込み」を更新。「I2C 読み出し /書き込み転送」の第 1 段落を更新。「電源センサーアラーム」および「熱管理」を更新。

「デザインのインスタンシエーションの例」の TCL ファイルの情報を追加。表 1-6 の注記 2 を明確に記述。

2014 年 7 月 17 日 1.1 「SYSMON の概要」、「外部アナログ入力」、「セトリング時間の調整」、「I2C スレーブアド

レスの割り当て」、「外部マルチプレクサーの動作」、「基準電圧入力 (VREFP および VREFN)」、「アンチエイリアスフィルター」および「参考資料」を更新。図 1-3、図 3-5、図 3-8、図 3-18、および図 5-3 を更新。図 3-1 にキャリブレーション係数と注記を追加。

I2C_SDA_IN および I2C_SCLK_IN のポート名の _IN を削除して修正。表 1-2、表 1-4、表 3-2、表 3-5、および表 3-9 を更新。「IBUF_ANALOG」を追加。 AVCC、 AVTT、および MGTVCCAUX に関する説明を削除。表 3-1 に I2C Addr Meas および Reserved ステータスレジスタを追加。「DRP JTAG インターフェイス」の注記を更新。第 4 章「SYSMON の動作

モード」の最初の段落を更新。「デザインのインスタンシエーションの例」の SYSMON Verilog サンプルデザインを更新。

2013 月 12 月 10 日 1.0 初版

日付バージョン内容




目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章: 概要およびクイックスタートUltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5SYSMON の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6SYSMON のピン配置の要件. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11SYSMON のインスタンシエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

第 2 章: 基本機能ADC の伝達関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27アナログ入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

第 3 章: SYSMON のレジスタインターフェイスダイナミックリコンフィギュレーションポート (DRP) のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45ステータスレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46制御レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51DRP アービトレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56DRP JTAG インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56DRP I2C インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

第 4 章: SYSMON の動作モードシングルチャネルモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75自動チャネルシーケンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75シーケンサーモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81外部マルチプレクサーモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83自動アラーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

第 5 章: アプリケーションガイドライン基準電圧入力 (VREFP および VREFN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89アナログ電源とグランド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90外部アナログ入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93SYSMON ソフトウェアサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

付録 A: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107




第 1 章

概要およびクイックスタート

UltraScale アーキテクチャの概要

ザイリンクス UltraScale™ アーキテクチャは、チップ上での効率的な配線とデータ処理だけでなく、スマートプロ

セッシングによって数百ギガビット /秒レベルのシステム性能を可能にする業界初の ASIC クラスのアーキテクチャ

です。 UltraScale アーキテクチャデバイスは、次世代配線、 ASIC 方式のクロッキング、 3D-on-3D IC、マルチプロ

セッサ SoC (MPSoC) テクノロジ、新しい消費電力削減機能など、業界最先端をいく革新的な技術によって高帯域幅、

高使用率の幅広いシステム要件に対応します。これらのデバイスは多数の構築ブロックが共通となっているため、

異なるプロセスノード間や製品ファミリ間での拡張性に優れ、複数のプラットフォームに渡るシステムレベルでの

投資を可能にします。

Virtex® UltraScale+™ デバイスは、最も高いシリアル I/O 帯域幅と信号処理帯域幅、最大のオンチップメモリ集積度

など、 FinFET ノードで最高の性能と統合性を提供します。業界で最高性能を誇る FPGA ファミリの Virtex UltraScale+ デバイスは、 1Tb/s を超えるネットワークやデータセンターから、完全統合型レーダー /早期警告システ

ムにいたるまで、広範なアプリケーションに最適です。

Virtex UltraScale デバイスは、シリアル I/O 帯域幅およびロジック容量などにおいて、 20nm で最高の性能と統合性を

提供します。 20nm プロセスノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネットワークから

大規模 ASIC のプロトタイピングやエミュレーションなどのアプリケーションに最適です。

Kintex® UltraScale+ デバイスは、トランシーバー、メモリインターフェイスラインレート、 100G コネクティビティコアなどのハイエンド機能を備えることで最もコスト効率の高いソリューションを可能にし、 FinFET ノードで最も

優れた価格/性能/ワットのバランスを提供します。この最新のミッドレンジファミリは、パケット処理と DSP を多

用する機能に最適であると同時に、ワイヤレス MIMO 技術、 Nx100G ネットワーク、データセンターなど広範なア

プリケーションにも対応します。

Kintex UltraScale は、 20nm で最高の価格/性能/ワットのバランスを提供するデバイスで、ミッドレンジデバイスとし

て最高の信号処理帯域幅、次世代トランシーバー、最適な対コスト性能をもたらす低コストパッケージを提供しま

す。このファミリは、 100G ネットワークやデータセンターアプリケーションでのパケット処理だけでなく、次世代

の医療用画像処理、 8k4k ビデオ、ヘテロジニアスなワイヤレスインフラなどで必要とされる DSP 性能を重視するア

プリケーションにも最適です。

Zynq® UltraScale+ MPSoC デバイスは、 64 ビットのプロセッサスケーラビリティを実現しつつ、リアルタイム制御と

ソフトエンジンおよびハードエンジンを兼ね備えており、グラフィックス、ビデオ、波形、およびパケットの処理

に対応します。高度な解析が可能な Arm® ベースのシステムとタスクのアクセラレーションが可能なオンチッププログラマブルロジックが統合されているため、 5G ワイヤレス、次世代 ADAS、インダストリアル IoT など広範なア

プリケーションにおいて無限の可能性を引き出すことができます。

この章では、 SYSMON ブロックの基本的な理解に必要な要点を押さえながら、 SYSMON の機能の概要を簡単に説明

します。また、ピン配置の要件およびデザインで基本機能をインスタンシエートする方法についても説明します。

SYSMON 機能の詳細は後続の章で説明します。




第 1 章: 概要およびクイックスタート

このユーザーガイドでは、 UltraScale アーキテクチャのシステムモニターについて説明します。 UltraScale アーキテ

クチャに関するその他の資料は、ザイリンクスのウェブサイト (japan.xilinx.com/documentation) から入手可能です。

SYSMON の概要

SYSMON は、アナログ-デジタルコンバーター (ADC) と、外部電圧のサンプリングおよび温度や電源電圧レベルな

どのオンダイ動作条件のモニタリングに使用可能なオンチップセンサーを備えています。 ADC とセンサーは完全に

テストされ、『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 7]、『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 7]、『Virtex UltraScale FPGA データ

シート : DC 特性および AC スイッチ特性』 (DS893) [参照 7]、『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923) [参照 7]、および『ZynqUltraScale+ MPSoC データシート : DC 特性および AC スイッチ特

性』 (DS925) [参照 7] に仕様が規定されています。 ADC は、単極および双極アナログ入力信号の差動サンプリングを

サポートし (第 2 章「基本機能」参照)、さまざまな動作モードで最大 17 の外部アナログ入力チャネルを変換します (第 4 章「SYSMON の動作モード」参照)。ステータスレジスタには、 ADC でサンプリングされたデータが格納さ

れ、次の方法でアクセスできます。

• ダイナミックリコンフィギュレーションポート (DRP) を介する直接アクセス

• 外部 JTAG インターフェイスを介する

• I2C インターフェイスを介する

• パワーマネージメントバス (PMBus) を介する (UltraScale+ デバイス)

• アドバンスドペリフェラルバス (APB) を介する (Zynq UltraScale+ MPSoC デバイス)


https://japan.xilinx.com/documentation




SYSMON インターフェイスは、ダイ温度のレベルや電源しきい値などユーザー指定の動作条件に基づいて一連のア

ラームポートを駆動するよう簡略化できます。図 1-1 に、 SYSMON (UltraScale デバイスの場合は SYSMONE1、UltraScale+ デバイスの場合は SYSMONE4) のブロック図を示します。

Zynq UltraScale+ MPSoC のプロセッシングシステム (PS) ブロックには、プログラマブルロジック (PL) ブロックにある SYSMONE4 と同様の追加 SYSMON ブロックが含まれます (図 1-2 参照)。ただし、 SYSMON ブロックはより高いサン

プリング周波数 (1000kSPS) を供給し、 PS のダイ温度および電源基準のモニタリング専用センサーを提供します。

PS の SYSMON ブロックには、電力管理に使用できる PS と PL 両方の SYSMONE4 へのアクセスを可能にするビルト

インロジックも含まれます。 SYSMONE4 をスレーブの APB に接続する場合、 DRP インターフェイスが使用され、

実行中の DRP トランザクションに割り込みが発生する可能性があります。 SYSMONE4 への DRP アクセスを制限し

たくないシステムでは、 PS ブロックは DRP インターフェイスも使用可能です。 PS ブロック内の SYSMON に関する

詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 10] を参照してください。

X-Ref Target - Figure 1-1

図 1-1: SYSMONE1、 SYSMONE4 (PL) のブロック図

MUX

°C

ADC Control Registers

Status Registers

DRP

On-Chip Ref 1.25V

ADC Direct Data Out(SYSMONE4 only)

TemperatureSensor

SupplySensors

External Analog Inputs

VP/VN

VREFP VREFN

JTAG I2C, PMBUS

(SYSMONE4)

VAUXP/N[0]

VAUXP/N[15]

SYSMON DRPInterfaceor AdvancedPeripheral Bus(APB)

SYSMONE1, SYSMONE4 (PL)

X16717-102516





デザインに SYSMON がインスタンシエートされていない場合、デバイスはオンチップの温度および電源電圧をモニ

ターする既定のデフォルトモードで動作します。 SYSMON にはいくつかの動作モードがあり、これらをユーザーで

定義するには、 DRP、 JTAG、 I2C のいずれかで制御レジスタにアクセスして書き込みを行います。これらのレジスタ

の内容は、ブロック属性を使用して SYSMON をデザインにインスタンシエートする際に初期化することも可能です。

ヒント : SYSMON が不要な場合は、デバイスに対して恒久的に無効に設定できます。 XDC ファイルで次のコマンド

を使用して、 SYSMON の電源を切断および無効化できます。

set_property BITSTREAM.GENERAL.SYSMONPOWERDOWN <DISABLE|ENABLE> [current_design]

スタックドシリコンインターコネクト (SSI) テクノロジを採用した 3D IC の場合、各 SLR (Super Logic Region) に 1 つのシステムモニターが含まれ、 SLR 内の電源電圧をモニターします。 I2C DRP および JTAG DRP へアクセスできる

のは、マスター SLR にある SYSMON のみに限定されています。システムモニターは一番下の SLR0 (SYSMONE1_X0Y0) に配置され、 Y 値が大きい上位の SLR に連続して配置できます (SLR1 は SYSMONE1_X0Y1、SLR2 は SYSMONE1_X0Y2 など)。 SLR の境界を超えたモニターはサポートされていません。各 SYSMON は、その SLR 内のバンクにのみアクセス可能です。温度、 VCCINT、 VCCAUX、 VCCBRAM の測定値は、各 SLR 固有の値となり

ます。各 SLR が属するバンクの詳細は、『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 1] および関連する ASCII パッケージファイルを参照してください。

「DRP I2C インターフェイス」で説明されているように、 UltraScale+ 3D IC では、スレーブ SLR への I2C アクセスが

追加されています。

UltraScale FPGA の SYSMONE1 では、 System Management Wizard を利用し、 DRP ポートおよび追加ロジックを使用し

てスレーブ SLR に I2C アクセスできるようにします。詳細は、『System Management Wizard LogiCORE IP 製品ガイド (AXI)』 (PG185) [参照 9] を参照してください。


図 1-2: システムモニター (PS) のブロック図

°C

ADC ControlRegisters

StatusRegisters

DRP

On-Chip Ref 1.25V

TemperatureSensor

SupplySensors

Direct Access to PL DRP Interface using Advanced Peripheral Bus

(APB)

System Monitor (PS)

MUX

X16718-081516





UltraScale+ デバイスでは、 SYSMONE4 に ADC_DATA ポートが追加されています。このポートを使用して測定デー

タにアクセスできます。さらに、 Zynq UltraScale+ MPSoC では、 SYSMONE4 で PS の VCC_PSINTLP 、 VCC_PSINTFP 、お

よび VCC_PSAUX 電源をモニターします。

重要: SYSMON に直接接続される専用の I2C ピンはマスター SLR への I2C 接続しかサポートしませんが、スレーブ SLR 内の SYSMON ブロックへのアクセスに使用可能な I2C 機能が System Management Wizard によって提供されま

す。System Management Wizard が提供する 3D IC デバイス用の追加 I2C 機能では DRP ポートが使用され、制限が存在

することがあります。

旧世代との違い

SYSMON の機能は基本的には 7 シリーズの XADC と同じですが、いくつかの違いがあります。このセクションで

は、これらの相違点について説明します。なお、機能に違いがあるため、すべての XADC デザインは SYSMONE1 プリミティブを使用して再設計する必要があります。 SYSMONE4 は、 SYSMONE1 に機能を追加したものです。

重要: SYSMON には 10 ビット 0.2MSPS ADC が 1 つしか含まれません。したがって、 SYSMON のシーケンサーは同

時サンプリングモードと個別 ADC モードをサポートしていません。

• 10 ビット 0.2MSPS シングルチャネルアナログ-デジタルコンバーター

• 任意の I/O バンクを 1 つ選択して外部アナログ入力を含めることが可能 (SYSMONE4 では I/O バンクを 2 つまで

選択可能)

• 8 つのアラーム出力を追加し、合計で 16 のアラームを利用可能

• ステータス /制御レジスタを 256 アドレスに拡張

• 同時サンプリングモードと個別 ADC モードは使用不可

Zynq UltraScale+ MPSoC、 Kintex UltraScale+ FPGA、および Virtex UltraScale+ FPGA の SYSMONE4 は、次の機能が SYSMONE1 に追加されたものです。

• ADC_DATA ポートを介した測定データへの直接アクセス

• PS 電源 (Zynq UltraScale+ MPSoC の VCC_PSINTLP、 VCC_PSINTFP、 VCC_PSAUX) のモニター

• Zynq UltraScale+ MPSoC の PS 内の追加システムモニターが、最大 1MSPS で動作可能

• 低速シーケンス

• PMBus アプリケーション用の SMBALERT

• シングルエンド用の単一 N 入力を共有することによって、共通 N モードで補助アナログ入力用のパッケージピンが削減される

SYSMONE4 は SYSMONE1 の機能を拡張します。その結果、 SYSMONE4 に移行することで、これまで使用できな

かった設定が可能なります。 SYSMONE4 プリミティブを使用して、 ADC_DATA ポートおよび SMBALERT ポートを

追加します。論理シミュレーションを正常に実行するには、 SIM_DEVICE 属性を追加します。





表 1-1 に、 7 シリーズの XADC プリミティブと UltraScale アーキテクチャの SYSMON プリミティブの違いをまとめ

ます。

表 1-1: 7 シリーズ XADC の UltraScale アーキテクチャシステムモニターへの移行

機能

XADC7 シリーズ FPGA および

Zynq-7000 SoC

SYSMONE1Kintex UltraScale および

Virtex UltraScale FPGA

SYSMONE4Kintex UltraScale+ および

Virtex UltraScale+ FPGA および Zynq UltraScale+ MPSoC

(PL のみ)

SYSMON (PS)Zynq UltraScale+ (PS ブロック内)

精度 12 ビット 10 ビット 10 ビット 10 ビット

サンプルレート 1.0MSPS 0.2MSPS 0.2MSPS 1.0MSPS

アナログ-デジタルコンバーターの数

2 1 1 1

補助アナログ

入力の数16 16 16 N/A

外部アナログ入力

をサポートする

バンクの数

1 すべてすべて N/A

制御レジスタ40h ～ 7Fh 40h ～ 7Fh 40h ～ 7Fh、 D0h、 D1h

40h ～ 7Fh、D0h、 D1h

ステータスレジスタ00h ～ 3Fh

00h ～ 3Fh、

80h ～ 8Fh

00h ～ 3Fh、

80h ～ 8Fh

00h ～ 3Fh、

80h ～ 8Fh

アラーム出力の数 8: ALM[7:0] 16: ALM[15:0] 16: ALM[15:0] 16: ALM[15:0]

温度センサー 1 1+ 1+ (PL) 1 (PS)

システム電源

センサーの数 VCCINT、 VCCAUX、

VCCBRAM、 VCCPINT、

VCCPAUX、 VCCO_DDR

VCCINT、 VCCAUX、VCCBRAM

VCCINT、 VCCAUX、

VCCBRAM、 VCC_PSINTLP、

VCC_PSINTFP、 VCC_PSAUX

VCCINT、 VCCAUX、

VCCBRAM、

VCC_PSINTLP、

VCC_PSINTFP、 VCC_PSAUX

USER 電源センサー

の数0 4 4 0

リコンフィギュ

レーションインターフェイス

DRP、 JTAG DRP、 I2C、 JTAGJTAG、 DRP または専用 PS DRP、 I2C および PMBus

JTAG または APB

シーケンサーモードデフォルト、シングルパス、連続、シングルチャネル、同時サンプ

リング、個別 ADC

デフォルト、シングルパス、連続、シングル

チャネル

デフォルト、シングルパス、連続、シングルチャネル、

低速シーケンス

N/A

サンプリングモード

差動サンプリング差動サンプリング

差動サンプリング、共通 N 入力によるシングルエンド

サンプリング

N/A





SYSMON のピン配置の要件

専用パッケージピン

図 1-3 に SYSMON の基本的なピン配置要件を反映した 2 つの推奨コンフィギュレーションを示します。左側は SYSMON の電源として VCCAUX (1.8V) を、基準電圧ソースとして外部の 1.25V を使用しています。精度と熱ドリフ

トの面では、外部基準電圧を使用した場合に最高の性能が得られます。アナログ回路のグランド基準とシステムの

グランドを分離するためにフェライトビーズが使用されています。同様に、 ADC の性能を改善するために VCCAUX 電源にローパスフィルターを追加しています (第 5 章「アプリケーションガイドライン」参照)。グランドインピー

ダンスが共有されることが、アナログ回路にノイズをもたらす最も一般的な原因です。


図 1-3: SYSMON のピン配置の要件

Regulated1.25V ± 0.2%50 ppm /°C

VCCAUX or VCC_PSAUX Supply Filter

DigitalGND

Using External Reference IC

Using On-Chip Reference

Package Pins

(1.8V ± 3%)

VCCAUX or VCC_PSAUX Supply Filter

AnalogGND

AnalogGND

470 nF 100 nF

470 nF 100 nF

VCCADC

VCC_PSADC

GNDADCGND_PSADC

VREFP

VREFN

VCCADC

GNDADC

VREFP

(Zynq UltraScale+ MPSoC only)


GND_PSADC

(1.8V ± 3%)

VCCAUX or VCC_PSAUX Supply Filter470 nF 100 nF

10 uF 100 nF

(1.8V ± 3%)

Connect VREFP and VREFN to GND when using internal reference

DigitalGND

AnalogGND

(1.8V ± 3%)

VCCAUX or VCC_PSAUX Supply Filter470 nF 100 nF VCC_PSADC



VREFN

X16820-052517





SYSMONE1 または SYSMONE4 の ADC にはオンチップ基準電圧も使用できます。 Zynq UltraScale+ MPSoC では、 PS は常にオンチップ基準電圧を使用します。 SYSMONE1 または PL SYSMONE4 のオンチップの基準電圧ソースを有効

にするには、図 1-3 に示したように VREFP ピンをグランドに接続する必要があります。オンチップの温度および電

源の基本的なモニターだけが必要な場合は、オンチップの基準電圧でも十分な性能が得られます。外部およびオン

チップの基準電圧ソースを使用する場合の精度に関する仕様は、『UltraScale デバイスデータシート』を参照してく

ださい。表 1-2 に SYSMON に関連するピンとその推奨接続方法を示します。

重要: 100nF のデカップリングキャパシタを VCCADC_0、 VGNDADC_0、 VREFP_0 (オプション)、 VREFN_0 (オプション) のパッケージボールに可能な限り近接させて使用し、デカップリングキャパシタとパッケージボール間のインダクタ

ンスを最小限に抑えることが重要です。

表 1-2: SYSMON のパッケージピン

パッケージピンタイプ説明

VCCADC 電源

SYSMON に含まれる ADC などのアナログ回路のアナログ電源ピンです。

このピンは 1.8V VCCAUX 電源に接続できます。詳細は、「アナログ電源と

グランド」を参照してください。このピンは GND に接続できません。

SYSMON を使用しない場合でも VCCAUX に接続します。

VCC_PSADC(1) PS 電源

SYSMON に含まれる PS ADC などのアナログ回路のアナログ電源ピンで

す。このピンは 1.8V VCC_PSAUX 電源に接続できます。詳細は、「アナログ

電源とグランド」を参照してください。このピンは GND に接続できませ

ん。 SYSMON を使用しない場合でも、 VCC_PSAUX または VCCAUX に接続し

ます。

VCCADC 電源

SYSMON に含まれる PL ADC などのアナログ回路のアナログ電源ピンで

す。このピンは、ローパスフィルターを介して 1.8V VCCAUX 電源に接続で

きます。詳細は、「アナログ電源とグランド」を参照してください。この

ピンは GND に接続できません。 SYSMON を使用しない場合でも VCCAUX に接続します。

GNDADC 電源

SYSMON に含まれる ADC などのアナログ回路のグランド基準ピンです。

図 1-3 に示すように、分離用フェライトビーズを介してシステムグランド

に接続できます。ミックスドシグナルシステムでは、可能な限りアナロ

ググランドプレーン接続します。その場合、フェライトビーズは不要で

す。詳細は、「アナログ電源とグランド」を参照してください。 SYSMON を使用しない場合でも GND に接続します。

GND_PSADC(1) PS 電源

SYSMON に含まれる PS ADC などのアナログ回路のグランド基準ピンで

す。図 1-3 に示すように、分離用フェライトビーズを介してシステムグラ

ンドに接続できます。ミックスドシグナルシステムでは、可能な限りア

ナロググランドプレーン接続します。その場合、フェライトビーズは不

要です。詳細は、「アナログ電源とグランド」を参照してください。

SYSMON を使用しない場合でも GND に接続します。

GNDADC 電源

SYSMON に含まれる PL ADC などのアナログ回路のグランド基準ピンで

す。図 1-3 に示すように、分離用フェライトビーズを介してシステムグラ

ンドに接続できます。ミックスドシグナルシステムでは、可能な限りア

ナロググランドプレーン接続します。その場合、フェライトビーズは不

要です。詳細は、「アナログ電源とグランド」を参照してください。

SYSMON を使用しない場合でも GND に接続します。





VREFP 基準電圧入力

このピンを外部の 1.25V 高精度基準電圧 IC に接続すると、 ADC の性能を

最大限に引き出すことができます。このピンは、 VREFN 信号と共に 1.25V の差動電圧を供給するアナログ信号として扱います。これを GNDADC に接続することで (図 1-3 参照)、オンチップの基準電圧ソースがアクティブ

になります。外部基準電圧を供給しない場合でも GNDADC に接続します。

詳細は、「基準電圧入力 (VREFP および VREFN)」を参照してください。

VREFN 基準電圧入力

このピンを外部の 1.25V 高精度基準電圧 IC の GND ピンに接続すると、

ADC の性能を最大限に引き出すことができます。このピンは、 VREFP 信号

と共に 1.25V の差動電圧を供給するアナログ信号として扱います。外部基

準電圧を供給しない場合でも GNDADC に接続します。詳細は、「基準電圧

入力 (VREFP および VREFN)」を参照してください。

VP 専用アナログ入力

専用差動アナログ入力チャネル (VP/VN) の正側の入力端子です。このチャ

ネルは柔軟性に優れ、多様なタイプのアナログ入力信号に対応していま

す。詳細は、「アナログ入力」を参照してください。使用しない場合は GNDADC に接続します。

VN 専用アナログ入力

専用差動アナログ入力チャネル (VP/VN) の負側の入力端子です。このチャ

ネルは柔軟性に優れ、多様なタイプのアナログ入力信号に対応していま

す。詳細は、「アナログ入力」を参照してください。使用しない場合は GNDADC に接続します。

_AD0P_ ～ _AD15P(2)(3)

補助アナログ入力/デジタル I/O

アナログ入力または通常のデジタル I/O として使用できる多目的ピンです (図 1-1 参照)。差動補助アナログ入力チャネル (VAUXP/VAUXN) の最大 16 の正側入力端子をサポートします。これらのチャネルは柔軟性に優れ、多

様なタイプのアナログ入力信号に対応しています。詳細は、「アナログ入

力」を参照してください。アナログ入力として使用しない場合は、ほかの

デジタル I/O と同様に使用できます。

注記: PS SYSMON ブロックに補助アナログ入力ピンは含まれません。

_AD0N ～ _AD15N

(2)(3)

補助アナログ入力/デジタル I/O

アナログ入力または通常のデジタル I/O として使用できる多目的ピンです (図 1-1 参照)。差動補助アナログ入力チャネル (VAUXP/VAUXN) の最大 16 の負側入力端子をサポートします。これらのチャネルは柔軟性に優れ、多

様なタイプのアナログ入力信号に対応しています。詳細は、「アナログ入

力」を参照してください。アナログ入力として使用しない場合は、ほかの

デジタル I/O と同様に使用できます。

注記: PS SYSMON ブロックに補助アナログ入力ピンは含まれません。

TCK 専用 JTAG 入力

IEEE Std 1149.1 (JTAG) テストクロック

JTAG チェーン上のすべてのデバイスに対するクロックです。ザイリンク

スケーブルヘッダーの TCK ピンに接続します。クリティカルなクロック

信号であるため、複数のデバイスを JTAG チェーンで接続する場合は、必

要に応じてケーブルヘッダーのこの信号をバッファーしてください。バッ

ファーする場合は、バッファー入力を外部の弱いプルアップ抵抗 (10k など) に接続し、ケーブルを接続していない場合も有効な High を維持するよ

うにしてください。

表 1-2: SYSMON のパッケージピン (続き)






TMS 専用 JTAG 入力

JTAG テストモードセレクト

JTAG チェーン上のすべてのデバイスに対するモードセレクト信号です。

ザイリンクスケーブルヘッダーの TMS ピンに接続します。複数のデバイ

スを JTAG チェーンで接続する場合は、必要に応じてケーブルヘッダーの

この信号をバッファーしてください。バッファーする場合は、バッファー

入力を外部の弱いプルアップ抵抗 (10k など) に接続し、ケーブルを接続

していない場合も有効な High を維持するようにしてください。

TDI 専用 JTAG 入力

JTAG テストデータ入力

JTAG チェーンのシリアルデータ入力です。デバイスが 1 つしかない場合、

または JTAG チェーンの最初のデバイスの場合は、ザイリンクスケーブルヘッダーの TDI ピンに接続します。それ以外の場合 (UltraScale デバイスが JTAG チェーンの最初のデバイスでない場合) は、 JTAG スキャンチェーン

の上位 JTAG デバイスの TDO ピンに接続してください。

TDO 専用 JTAG 出力

JTAG テストデータ出力

JTAG チェーンのシリアルデータ出力です。デバイスが 1 つしかない場合、

または JTAG チェーンの最後のデバイスの場合は、ザイリンクスケーブルヘッダーの TDO ピンに接続します。それ以外の場合 (UltraScale デバイスが JTAG チェーンの最後のデバイスでない場合) は、 JTAG スキャンチェーン

の下位 JTAG デバイスの TDI ピンに接続してください。

I2C_SDA(4) 多目的

SYSMON I2C I/O

SYSMON の I2C DRP インターフェイスをサポートするために使用できる多

目的ピンです。 DRP I2C インターフェイスでは、データピンとして使用し

ます。詳細は、「DRP I2C インターフェイス」を参照してください。

重要: I2C はコンフィギュレーション前にアクティブになる双方向インター

フェイスです。コンフィギュレーション前では、これらのピンは I2C アク

セスにのみ使用されます。

I2C_SCLK(4) 多目的

SYSMON I2C I/O

SYSMON の I2C DRP インターフェイスをサポートするために使用できる多

目的ピンです。 DRP I2C インターフェイスでは、クロックピンとして使用

します。詳細は、「DRP I2C インターフェイス」を参照してください。

重要: I2C はコンフィギュレーション前にアクティブになる双方向インター

フェイスです。コンフィギュレーション前では、これらのピンは I2C アク

セスにのみ使用されます。







重要: PC ボードのレイアウトに着手する際には、第 5 章「アプリケーションガイドライン」を参照してください。

ボードレイアウトや外部コンポーネントの選定が、 ADC の性能に大きな影響を及ぼすことがあります。 PCB レイア

ウトガイドラインの詳細は、『XADC レイアウトのガイドライン』 (XAPP554) [参照 2] を参照してください。


一対の専用アナログ入力ペア (VP/VN) とは別に、 SYSMON は最大 16 の外部アナログ入力 (補助アナログ入力) をサ

ポートします。補助アナログ入力は、多目的 I/O でサポートされているため、デザインで使用される補助アナログ入

力のみ接続されます。補助アナログ入力として使用されているパッケージピンは、デジタル I/O として利用するこ

ともできません。

使用可能なパッケージピンの数が減ったため、 HD I/O バンクは、 12 個の補助アナログ入力 (VAUXP[11:0/VAUXN[11:0]) または 8 個の補助アナログ入力 (VAUXP[15:8]、 VAUXN[15:8]) のいずれかをサポートし

ます。詳細は、『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 1] を参照してください。これらの補助アナログ入力を有効にするには、 SYSMONE1 または SYSMONE4 プリミティブの

アナログ入力をデザインの最上位に接続し、 I/O 規格を ANALOG または ANALOG_SE (SYSMONE4 の共通 N 入力を

使用する場合) に設定します。たとえば、 AD0P および AD0N をデザインの最上位にある入力へ接続します。そし

て、 Vivado® の合成ツールによって、各入力の IBUF_ANALOG 入力プリミティブが推論されます。

補助アナログ入力には IBUF および IBUF_ANALOG が有効ですが、必須ではありません。 IBUFDS プリミティブな

どの差動入力バッファーはサポートされていません。

補助アナログ入力をコンフィギュレーション前に有効にするには、 JTAG インターフェイスから DRP アドレス 02h に 0001h を書き込みます。 PS インターフェイスから補助アナログ入力を有効にすることはできません。コンフィ

ギュレーション前では、補助アナログ入力はバンク 66 に限定されます。

SMBALERT(4) 多目的

SYSMON 出力

オプションの PMBus アラートです。 Low の場合、 PMBus コマンドを使用

してクリアする必要のあるシステム故障を示します。 SMBALERT_TS に接

続します。詳細は、「DRP I2C インターフェイス」および図 3-11「SYSMON の I2C DRP インターフェイス」を参照してください。

重要: SMBALERT はコンフィギュレーション前にアクティブになってい

ます。

1. Zynq UltraScale+ MPSoC に当てはまります。

2. アナログ入力対応の I/O は、パッケージファイル名に _ADxP_ または _ADxN_ が含まれます。たとえば、 IO_L1P_T0_AD0P_35 はアナロ

グ補助チャネル VAUXP[0] の入力ピンです。 IO_L1N_T0_AD0N_35 はアナログ補助チャネル VAUXN[0] の入力ピンです。詳細は、

『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 1] を参照してください。

3. 使用可能なパッケージピンの数が減ったため、 HD I/O バンクは、 12 個の補助アナログ入力 (VAUXP[11:0/VAUXN[11:0]) または 8 個の補助

アナログ入力 (VAUXP[11:8,3:0]、 VAUXN[11:8,3:0]) のいずれかをサポートします。

4. 一部のデバイスでは、これらのピンは HP バンク内に配置され、 VCCO の最大値は 1.8V になります。外部回路 (外部レベルシフターなど) が必要な場合があります。







SYSMONE1 では、任意の I/O バンク 1 つで補助アナログ入力の接続をサポートできます。 SYSMONE4 では、 (複数

の SLR を持つデバイスの 1 つの SLR 内の) 最大 2 つの I/O バンクで補助アナログ入力の接続をサポートできます (補助アナログ入力は同じ SLR 内のバンクに接続する必要がある )。割り当てられたバンク内で、最大 16 組の差動パッ

ケージピンを SYSMON の差動アナログ入力回路へ接続できます。アナログ入力の電圧は、 I/O バンクの電源電圧 (VCCO) 以内にする必要があります。アナログ入力は、 IOSTANDARD = ANALOG または ANALOG_SE (SYSMONE4 の共通 N 入力を使用する場合) に設定する必要があります。補助アナログ入力を特定バンクに割り当てるには、

_AD[15:0]P_<BANK #> または _AD[15:0]N_<BANK #> で示される有効なアナログ入力に入力を割り当てます。各バ

ンクに割り当て可能なピンは、 Vivado ピン配置で確認できます。たとえば、 SYSMONE1 のインスタンシエート時に

は、 _AD0P_<BANK #> を VAUXP[0] ポートに接続した入力に割り当てる必要があります。

重要: 補助アナログ入力はすべて適切なピンに接続する必要があり、 SYSMON のポート番号はピンの参照番号と一

致しなければなりません。たとえば、 _AD0P_ は VAUXP[0] SYSMON ポートにのみ接続します。

アナログ入力チャネルはすべて差動であり、 2 つの入力が必要です。 SYSMONE1 の場合、両方の入力がパッケージボールに接続される必要があります。 SYSMONE4 は、単一 N 入力のパッケージボールを複数の補助アナログ入力

間で共有できるようにする共通 N 入力をオプションでサポートします。共通 N 入力を使用して共通 N パッケージボールを共有する補助チャンネルは、すべて同じバンクに割り当てられている必要があります。詳細は、『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 1] を参照してください。詳細は、

「アナログ入力」を参照してください。

SYSMON のインスタンシエーション

SYSMON をデザインにインスタンシエートしなくてもオンチップのモニター機能は利用できます。ただし SYSMON をデザインにインスタンシエートしない場合、この情報にアクセスする方法が JTAG TAP または I2C のいずれかに限

られます。インターコネクトロジックからステータスレジスタ (測定結果) にアクセスするには、 SYSMON をデザ

インにインスタンシエートする必要があります。次に、 SYSMONE1 および SYSMONE4 プリミティブの概要 (ポート

および属性) について説明します。





SYSMON のポート

図 1-4 に SYSMONE1 プリミティブのポート、図 1-5 に SYSMONE4 プリミティブのポートを示します。表 1-3 で、各

ポートの機能を説明します。


図 1-4: SYSMONE1 プリミティブのポート

RESET

CONVSTCLK

CONVST

DI[15:0]

DO[15:0]

DADDR[7:0]

DWE

DEN

DCLK

DRDY

DynamicReconfiguration

Port (DRP)

Control and Clock

CHANNEL[5:0]

MUXADDR[4:0]

JTAGBUSY

JTAGMODIFIED

JTAGLOCKED

OT

ALM[15:0]

EOC

EOS

BUSY

SYSMONE1

Status

Alarms


VP

VN

VAUXP[15:0]

VAUXN[15:0]

DRP I2C Interface

I2C_SCLK

I2C_SCLK_TSI2C_SDA

I2C_SDA_TSX16716-061417






図 1-5: SYSMONE4 プリミティブのポート

RESET

CONVSTCLK

CONVST

DI[15:0]

DO[15:0]

DADDR[7:0]

DWE

DEN

DCLK

DRDY

DynamicReconfiguration

Port (DRP)

Control and Clock

CHANNEL[5:0]

MUXADDR[4:0]

JTAGBUSY

JTAGMODIFIED

JTAGLOCKED

OT

ALM[15:0]

EOC

EOS

BUSY

SYSMONE4

Status

Alarms


VP

VN

VAUXP[15:0]

VAUXN[15:0]

DRP I2C Interface

I2C_SCLK

I2C_SCLK_TSI2C_SDA

I2C_SDA_TS

ADC_DATA[15:0]Direct Data Out

SMBALERT_TSX16719-022519





表 1-3: SYSMON のポートの説明

ポート I/O 説明

ADC_DATA[15:0] 出力

(SYSMONE4 のみ) 直接データ出力。変換 (EOC) ごとに更新される測定結

果。データがどのチャネルに対応するかをデコードするには、

CHANNEL を使用します。

DI[15:0] 入力 DRP の入力データバス (1)

DO[15:0] 出力 DRP の出力データバス (1)

DADDR[7:0] 入力 DRP のアドレスバス (1)

DEN 入力 DRP のイネーブル信号(1)

DWE 入力 DRP のライトイネーブル(1)

DCLK 入力 DRP のクロック入力(1)

DRDY 出力 DRP のデータレディ信号(1)

リセット入力

SYSMON 制御ロジックの非同期リセット信号。 RESET は DCLK に同期

してディアサートされます。 DCLK が停止している場合は内部コンフィ

ギュレーションに同期してディアサートされます。

CONVST 入力

変換開始入力。 ADC 入力のサンプリングインスタントを制御し、イベ

ントドリブンサンプリングモードのみで使用されます。この信号は、

汎用インターコネクトから入力します ( 「セトリング時間の調整」参照)。

CONVSTCLK 入力

変換開始クロック入力。クロックネットに接続されます。 CONVST と同

様に、 ADC 入力からのサンプリングインスタントを制御し、イベントドリブンサンプリングモードのみで使用されます。この信号はローカルクロック分配ネットワークから入力されるため、サンプリングインスタ

ント (遅延およびジッター ) を最も効果的に制御するには、 CONVSTCLK のソースとしてグローバルクロック入力を使用します ( 「セトリング時間

の調整」参照)。

VP、 VN 入力

1 対の専用アナログ入力ペア。 SYSMON には専用アナログ入力ピンペア

が 1 対あり、差動アナログ入力を提供します。 SYSMON 機能を使用した

デザインで、専用外部チャネルの VP および VN を使用しない場合、 VP および VN はいずれもアナロググランドに接続する必要があります。

VAUXP[15:0]、VAUXN[15:0] 入力

16 対の補助アナログ入力ペア。 SYSMON は専用の差動アナログ入力の

ほかに、デジタル I/O をアナログ入力としてコンフィギュレーションす

ることで、 16 対の差動アナログ入力を使用できます。共有されている共

通 N 入力を使用する補助アナログ入力の場合、 VAUXP のみを接続する

必要があります。これらの入力はコンフィギュレーション前に JTAG ポートを介して有効にできます ( 「DRP JTAG インターフェイス」参照)。

ALM[0] 出力温度センサーのアラーム出力測定した温度データがアラームしきい値を

超えた場合、 High になります。

ALM[1] 出力VCCINT センサーのアラーム出力。測定した温度データがアラームしきい

値を超えた場合、 High になります。

ALM[2] 出力VCCAUX センサーのアラーム出力。測定した温度データがアラームしきい

値を超えた場合、 High になります。

ALM[3] 出力VCCBRAM センサーのアラーム出力。測定した温度データがアラームしき

い値を超えた場合、 High になります。





ALM[4] 出力VCC_PSINTLP 。 (SYSMONE4 のみ) センサーのアラーム出力。測定した温度

データがアラームしきい値を超えた場合、 High になります。

ALM[5] 出力VCC_INTFP 。 (SYSMONE4 のみ) センサーのアラーム出力。測定した温度


ALM[6] 出力VCC_PSAUX。 (SYSMONE4 のみ) センサーのアラーム出力。測定した温度


ALM[7] 出力バス ALM[6:0] の論理和。このグループでアラームが発生したことを示す

フラグとして使用できます。

ALM[11:8] 出力

ユーザーが選択したソース USER[3:0] のアラーム。 USER0 の測定データ

がアラームしきい値を超えた場合、 ALM[8] が High になります ( 「電源お

よびユーザー電源センサー」参照)。

ALM[15] 出力ALM[11:8] および ALM[6:0] バスの論理和。このグループでアラームが発

生したことを示すフラグとして使用できます。

OT 出力温度超過のアラーム出力

MUXADDR[4:0] 出力

外部マルチプレクサーモードで使用される出力。チャネルシーケンスで

次に変換するチャネルのアドレスを示します。外部マルチプレクサーの

チャネルアドレスを示します ( 「外部マルチプレクサーモード」参照)。

CHANNEL[5:0] 出力チャネル選択出力。現在の ADC 変換の ADC 入力 MUX チャネル選択が、

ADC 変換の最後に出力されます。

EOC 出力変換終了信号。測定値がステータスレジスタに書き込まれ、 ADC 変換が

終了すると、アクティブ (High) に遷移します。

EOS 出力

シーケンス終了信号。自動チャネルシーケンスの最後のチャネルからの

測定データがステータスレジスタに書き込まれると、アクティブ (High) に遷移します。

BUSY 出力ADC ビジー信号。 ADC 変換中に High に遷移します。 ADC またはセン

サーのキャリブレーション中も High を保持します。

JTAGLOCKED 出力

JTAG インターフェイスで DRP ポートのロック要求があることを示しま

す ( 「DRP JTAG インターフェイス」参照)。また、 (Low の場合は) DRP がアクセス可能な状態にあることを示す信号としても使用されます。

JTAGMODIFIED 出力 DRP への JTAG 書き込みが実行されたことを示す信号です。

JTAGBUSY 出力 DRP に対する JTAG 処理が実行中であることを示す信号です。

I2C_SDA 入力

I2C_SDA の入力。 DRP I2C インターフェイスで使用します。 SYSMONE1 では、 I2C_SDA ポートと I2C_SDA_TS ポートは、専用の I2C_SDA パッ

ケージピンに接続する必要があります ( 「DRP I2C インターフェイス」参

照)。 SYSMONE4 では、各ポートを内部ロジックに接続することもでき

ます。

I2C_SDA_TS 出力

I2C_SDA の出力。 DRP I2C インターフェイスで使用します。 SYSMONE1 では、 I2C_SDA ポートと I2C_SDA_TS ポートは、専用の I2C_SDA パッ

ケージピンに接続する必要があります ( 「DRP I2C インターフェイス」参

照)。 SYSMONE4 では、各ポートを内部ロジックに接続することもでき

ます。

表 1-3: SYSMON のポートの説明 (続き)






SYSMON の属性

SYSMON の動作は、図 1-1 のブロック図に示した 16 ビットの制御レジスタで定義します。これらのレジスタは、

DRP、 JTAG、 I2C ポートを介した読み出し /書き込みが可能です。これらのレジスタの内容は、 SYSMONE1 プリミ

ティブの属性を使用してコンフィギュレーション時に初期化することもできます。属性 (表 1-4) には INIT_xx という

名前が付けられ、 xx には DRP のレジスタアドレスを 16 進数で表した値が入ります。たとえば、 INIT_40 は DRP アドレス 40h の最初の制御レジスタに対応します。制御レジスタと INIT_xx の値は、図 3-2 に示してあります。

I2C_SCLK 入力

I2C_SCLK の入力。 DRP I2C インターフェイスで使用します。

SYSMONE1 では、 I2C_SCLK ポートと I2C_SCLK_TS ポートは、専用の I2C_SCLK パッケージピンに接続する必要があります ( 「DRP I2C イン

ターフェイス」参照)。 SYSMONE4 では、各ポートを内部ロジックに接

続することもできます。

I2C_SCLK_TS 出力

I2C_SCLK の出力。 DRP I2C インターフェイスで使用します。

SYSMONE1 では、 I2C_SCLK ポートと I2C_SCLK_TS ポートは、専用の I2C_SCLK パッケージピンに接続する必要があります ( 「DRP I2C イン

ターフェイス」参照)。 SYSMONE4 では、各ポートを内部ロジックに接

続することもできます。

SMBALERT_TS 出力

(SYSMONE4 のみ) SMBALERT の出力制御信号。SMBALERT に接続しま

す。図 3-11 「SYSMON の I2C DRP インターフェイス」を参照してくだ

さい。

注記:1. DRP は SYSMON とデバイス間のインターフェイスです。インターコネクトロジックは、このインターフェイスを介して

SYSMON レジスタのすべてにアクセスできます。 PS ブロックから SYSMONE4 に直接接続するために専用 PS インターフェイ

スが使用されている場合は、使用できません。

表 1-3: SYSMON のポートの説明 (続き)


表 1-4: SYSMON プリミティブの属性

属性タイプ許容値説明

SIM_MONITOR_FILE 文字列 -シミュレーションのアナログ入力ファイル名

です。

SIM_DEVICE 文字列ULTRASCALE_PLUS、ZYNQ_ULTRASCALE

(SYSMONE4 のみ) ターゲットデバイス。

シミュレーションモデルは、 SIM_DEVICE を使用して、デフォルトモードのチャネル

を決定します。 Kintex UltraScale+ FPGA また

は Virtex UltraScale+ FPGA では、

ULTRASCALE_PLUS を使用します。

INIT_7F に対する INIT_40 整数 0000h ～ FFFFh制御レジスタ (アドレス 40h ～ 7Fh) の初期

値です。表 3-4 を参照してください。。

SYSMON_VUSER[3:0]_BANK 整数デバイス /パッケージにより

異なる

VUSER で測定する電源を選択するには、

SYSMON_VUSER[3:0]_BANK と SYSMON_VUSER[3:0]_MONITOR の両方を

設定する必要があります。ただし制約がある

ため、設定には System Management Wizard を使用してください。





また、 SYSMONE1 プリミティブには、アナログスティミュラスファイルを指定する SIM_MONITOR_FILE 属性も

あります。この属性はシミュレーションのサポートに必要であり、アナログ情報 (温度や電圧など) を含むテキストファイルのパスとファイル名を指定します。 UNISIM および SIMPRIM モデルでは、シミュレーション中にこのテキ

ストファイルが使用されます。これが、 SYSMON のシミュレーションにアナログ信号を導入する唯一の方法です。

詳細は、「SYSMON ソフトウェアサポート」を参照してください。

オンチップユーザー電源モニターを選択するには、 SYSMON_VUSER[3:0]_BANK 属性と SYSMON_VUSER[3:0]_MONITOR 属性の両方を設定する必要があります。たとえば VUSER0 を使用してバンク 66 の VCCO を測定する場合、 SYSMONE1 の SYSMON_VUSER0_BANK 属性を 66、 SYSMON_VUSER0_MONITOR 属性を VCCO に設定します。 UltraScale アーキテクチャベースのデバイスは、 HR I/O バンクと HP I/O バンクで VCCO 電源の

サポートの方法が異なります。 HP I/O バンクで VCCO 電源を測定する場合、 SYSMON_VUSER[3:0]_MONITOR を VCCO に設定する必要があります。 UltraScale アーキテクチャベースのデバイスでは、 HR I/O バンクは上半分と下半

分に分割されています。 HR I/O バンクは VCCO_TOP または VCCO_BOT のいずれかに設定する必要があります。オン

チップユーザー電源はすべて個別に設定できます。パーシャルリコンフィギュレーションによって VUSER リソース

が制限される可能性があるため、パーシャルリコンフィギュレーションが完了するまで VUSER の読み出しを無視

し、すべての VUSER アラームを無効にすることを推奨します。配線の制約があるため、オンチップユーザー電源の

設定には System Management Wizard を使用してください。

SYSMON_VUSER[3:0]_MONITOR 文字列

VCCO(1)、 VCCO_TOP

(2)、

VCCO_BOT(2)、 VCCINT、

VCCAUX

VUSER で測定する電源を選択するには、

SYSMON_VUSER[3:0]_BANK と SYSMON_VUSER[3:0]_MONITOR の両方を

設定する必要があります。ただし制約がある

ため、設定には System Management Wizard を使用してください。

COMMON_N_SOURCE 整数 0h ～ fh

(SYSMONE4 のみ) 共通 N 入力に使用される

補助アナログ入力を設定します。たとえば、

COMMON_N_SOURCE = 0h の場合は、

VAUXN[0] が使用されます。

注記:1. HP I/O バンクおよび HD I/O バンクでのみサポートされています。

2. HR I/O バンクでのみサポートされています。デバイスとパッケージの種類によっては、 HR I/O バンクが 26 ピンのバンクに小さく分割さ

れています。これらのバンクでは VCCO_TOP と VCCO_BOT はサポートされません。詳細は、『UltraScale および UltraScale+ FPGA パッケー

ジおよびピン配置ユーザーガイド』 (UG575) [参照 1] を参照してください。

表 1-4: SYSMON プリミティブの属性 (続き)

属性タイプ許容値説明





IBUF_ANALOG

図 1-6 に IBUF_ANALOG プリミティブのポート、表 1-5 に各ポートの機能を示します。 IBUF_ANALOG は、

SYSMON ブロックへの専用アナログ配線を示すために使用されます。

このプリミティブを使用して、外部の補助アナログ入力と SYSMONE1 または SYSMONE4 コンポーネントを接続し

ます。 SYSMONE1 コンポーネントの VAUXP/VAUXN ピンを使用する場合、このプリミティブによってデザインの

最上位ポートへ正しく接続できます。

重要: IBUF_ANALOG プリミティブはバッファーではありません。

SYSMONE1 および SYSMONE4 プリミティブの補助アナログ入力をデザインの最上位入力ポートへ接続する場合、

合成ツールによって IBUF_ANALOG プリミティブが自動的に挿入 (推論) されます。


図 1-6: 補助アナログ入力 (IBUF_ANALOG)

表 1-5: ポートの説明


I 入力入力接続。デザインの最上位入力ポートに直接接続します。

O 出力出力接続。 SYSMONE1 または SYSMONE4 プリミティブの補助アナログ入力

に直接接続します。

OI

IBUF_ANALOG

X16826-041916





インターフェイス例

このセクションの Verilog および VHDL の例では、図 1-7 に示すように各補助アナログ入力に 2 つの IBUF_ANALOG プリミティブが推論される方法を示しています。

Verilog

module ug580 ( output EOS, input AD0P, input AD0N ); wire [15:0] vauxp, vauxn;

assign vauxp = {15'h0000, AD0P}; assign vauxn = {15'h0000, AD0N};

SYSMONE1 SYSMON_INST ( .EOS (EOS), .VAUXP (vauxp), .VAUXN (vauxn) ); endmodule

VHDL

library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; entity ug580_ibuf_test is Port ( AD0P: in std_logic; AD0N: in std_logic; EOS: out std_logic ); end ug580_ibuf_test; architecture Behavioral of ug580_ibuf_test is signal vauxp: std_logic_vector(15 downto 0); signal vauxn: std_logic_vector(15 downto 0); begin vauxp <= "000000000000000" & AD0P; vauxn <= "000000000000000" & AD0N; SYSMONE1_inst : SYSMONE1 port map ( ALM => open, OT => open, DO => open, DRDY => open, BUSY => open, CHANNEL => open, EOC => open, EOS => EOS, JTAGBUSY => open, JTAGLOCKED => open,





JTAGMODIFIED => open, MUXADDR => open, VAUXN => vauxn, VAUXP => vauxp, CONVST => '0', CONVSTCLK => '0', RESET => '0', VN => '0', VP => '0', DADDR => X"00", DCLK => '0', DEN => '0', DI => X"0000", DWE => '0', I2C_SCLK => '0', I2C_SDA => '0' ); end Behavioral;

ADC とセンサー

ADC およびオンチップセンサーの動作の詳細は、第 2 章「基本機能」を参照してください。ここでは、ステータスレジスタから読み出されるデータを解釈して SYSMON の動作を確認できるように、基本的な概要を示します。

アナログ-デジタルコンバーター

ADC の公称アナログ入力電圧範囲は 0V ～ 1V です。単極モード (デフォルト ) では、 ADC のアナログ入力が 1V のと

きにフルスケールコードの 3FFh (10 ビット ) を生成します。したがって、単極モードの ADC に 200mV のアナログ

入力信号を入力すると、次に示すコードが出力されます。

式 1-1

双極モードでは 2 の補数コーディングを使用し、+0.5V の入力に対して 1FFh、 -0.5V の入力に対して 200h のフルスケールコードを生成します。


図 1-7: 補助アナログ入力に推論された IBUF_ANALOG プリミティブ

AD0P

AD0N

SYSMONE1IBUF_ANALOG

(Inferred)

IBUF_ANALOG(Inferred)

VAUXN[0]

VAUXP[0]

X16827-120116

0.2 1.0 3FFh 204 または CCh=





温度センサー

温度センサーの伝達関数は、アーキテクチャおよび基準電圧ソースによって異なります。使用した基準電圧および

アーキテクチャ固有の伝達関数については、式 2-5 ～式 2-12 を参照してください。

電源およびユーザー電源センサー

SYSMON の電源センサーには、 3V の入力電圧に対してフルスケール ADC 出力コード 3FFh を生成する伝達関数が

あります。これは電源電圧の許容範囲外ですが、デバイスの電源電圧測定値はこの範囲にマッピングされます。

したがって、 VCCINT = 1V の場合、出力コードは 1/3 x 1024 = 341 = 155h になります。 SYSMON は、 VCCINT、

VCCAUX、 VCCBRAM、 VCC_PSINTLP、 VCC_PSINTFP、および VCC_PSAUX をモニターします。これらの測定値はステータ

スレジスタの 01h、 02h、 06h、 0Dh、 0Eh、および 0Fh にそれぞれ格納されます。

さらに、 SYSMON では 4 つのユーザー電源 (VUSER[3:0]) を測定してステータスレジスタの 80h、 81h、 82h、 83h に格納できます。 System Management Wizard により、 VUSER[3:0] がバンクの VCCO、 VCCO_TOP、 VCCO_BOT、

VCCINT、または VCCAUX 電源ピンのいずれかに接続されます。測定対象の 4 つの電源は、異なるバンクにあっても

かまいません。 System Management Wizard によって正しい接続が確保されます。ユーザー電源は HR I/O バンクおよ

び HD I/O バンクにも接続できるため、広い入力範囲が必要です。したがって、ユーザー電源を HR I/O バンクに接続

する場合は 6V の入力電圧でフルスケールコードの 3FFh が ADC から出力されます。詳細は、「電源センサー」を

参照してください。




第 2 章

基本機能SYSMON ブロックには 10 ビット、 0.2MSPS のアナログ-デジタルコンバーター (ADC) が含まれます。この ADC は外部アナログ入力とオンチップセンサー両方で使用可能であり、その最も一般的な使用例に対応する定義済み動作

モードがいくつか用意されています。これら動作モードの詳細は、第 4 章で説明します。この章では ADC およびオ

ンチップセンサーの詳細な動作に焦点を当てて解説します。また、外部アナログ入力のさまざまな入力コンフィ

ギュレーション方法についても説明します。 ADC、センサー、アナログ入力の動作モードはいずれも SYSMON の制

御レジスタによって設定します。制御レジスタについては、第 3 章で詳述します。

ADC の伝達関数

ADC には図 2-1 および図 2-2 に示す伝達関数があり、それぞれ単極および双極の動作モードに対応します。すべて

のオンチップセンサーは ADC を単極モードで使用します。外部アナログ入力チャネルは、単極または双極モードの

どちらでも使用できます ( 「アナログ入力」および「ADC チャネルアナログ入力モード (4Ch、 4Dh)」参照)。

重要: ADC を仕様どおりに動作させるには、電源および基準電圧のオプションを適切に設定する必要があります。

必要なパッケージボールの接続は図 1-3 に示したとおりです。 ADC の性能を最大限に引き出すには、 PCB レイアウ

トと外付け部品の選択が重要です。これについては、第 5 章で説明します。

推奨: ボードデザインを開始する前に、第 5 章をお読みください。

ヒント : ADC は常に 16 ビットの変換結果を生成し、その結果全体が 16 ビットのステータスレジスタに格納されます。

ここで示す 10 ビットの伝達関数は、 16 ビットのステータスレジスタの上位 10 ビットに対応します。下位 6 ビット

は、量子化の影響を最小にしたり、平均化やフィルタリングによって分解能を向上させるために使用できます。




第 2 章: 基本機能

単極モード

図 2-1 に単極モードの ADC の 10 ビット伝達関数を示します。このモードで動作する ADC の公称アナログ入力電圧

範囲は 0V ～ 1V です。ADC は入力が 0V のときはゼロコード (000h) を生成し、入力に 1V が与えられると、すべて 1 のフルスケールコード (3FFh) を生成します。

単極モードの ADC 出力は符合なしの 2 進数コードです。設計されたコード遷移は 1LSB、 2LSB、 3LSB、 … のよう

に連続する整数の LSB 値で発生します。 1LSB をボルト単位で表すと、 1V/210 つまり 1V/1024 = 977μV です。アナロ

グ入力チャネルは差動入力であり、これを駆動するには正側 (VP) と負側 (VN) の両入力が必要です。詳細は、「アナ

ログ入力」を参照してください。


図 2-1: 単極モードの伝達関数

Full Scale Input = 1V1 LSB = 1V / 1024 = 977 μ V

3FF

3FE

3FD

004

003

002

001

000

1 2 3 999

Input Voltage (mV)

Full Scale TransitionOutput Code

10-B

it O

utpu

t Cod

e (H

ex)

X16721-041916





双極モード

ADC の外部アナログ入力チャネルを双極モードに設定すると、アナログ信号を完全な差動/双極タイプとして扱うこ

とができます ( 「アナログ入力」参照)。差動タイプの信号を扱う場合は、アナログ入力信号の符号と大きさの両情報

が得られる双極モードが有用です。図 2-2 は、双極モード動作の理想伝達関数です。このモードの ADC の出力コー

ディングは 2 の補数で、入力信号の正負を VN に対する VP の極性によって示します。設計されたコード遷移は、

1LSB、 2LSB、 3LSB、 … のように連続する整数の LSB 値で発生します。 1LSB をボルト単位で表すと、 1V/210 つま

り 1V/1024 = 977µV です。


図 2-2: 双極モードの伝達関数

Full Scale Input = 1VLSB = 1V / 1024 = 977 μV

1FFh

1FEh

002h

001h

000h

3FFh

3FEh

3FDh

201h

200h

–500 –3 –2 –1 0 +1 +2 +499

Input Voltage (mV)

Output Code(Two’s Complement Coding)

10-B

it O

utpu

t Cod

e

X16722-041916





アナログ入力

ADC のアナログ入力には同相ノイズ信号の影響を低減するために、差動サンプリング方式が採用されています。

この同相除去方式により、ノイズの多いデジタル環境でも ADC の性能が向上します。図 2-3 に差動サンプリング方

式の利点を示します。共通グランドインピーダンス (RG) により、ノイズ電圧 (デジタル電流のスイッチング) がシス

テムのほかの部分と結合しやすくなります。このようなノイズ信号は 100mV 以上になる場合もあります。 ADC にとってこのようなノイズ電圧は数百 LSB に相当し、大きな測定誤差を引き起こします。差動サンプリング方式では、

2 つのアナログ入力 (VP と VN) から、信号および同相ノイズがあれば、そのノイズ電圧の両方をサンプリングしま

す。トラックアンドホールド増幅器は VP と VN の差 (VP - VN) を取り込むため、同相ノイズ信号は実質的に相殺さ

れます。 VP と VN を差動構成で接続すると、この同相除去特性の利点を活かすことができます。


図 2-3: 同相ノイズ除去

NoiseCurrent

T/H

VP

VN

Note 1: RG is common ground impedance.

RG(1)

DifferentialSampling

Common ModeRejection removesnoise

0V

1VVP

VN

0V

1VVP – VN

Common Noise onVP and VN

+

–

NoiseVoltage

X16723-041916





共通 N モードを使用する場合、 SYSMONE4 のパッケージピンを開放するために、補助アナログ入力はシングルエ

ンドサンプリングをサポートします。共通 N モードの使用時は、 16 個の補助アナログ入力をサポートするために必

要なパッケージピンの数が、 32 パッケージピンから 17 パッケージピンに減少します (図 2-4 参照)。シングルエン

ドサンプリングのパフォーマンスは、共通グランドノイズが補正されていないために低下します。この低下した精

度を補正するには、平均化を使用する必要があります。共通 N を使用する補助アナログ入力は、すべて同じバンク

に割り当てられている必要があります。

補助アナログ入力

補助アナログ入力 (VAUXP[15:0] および VAUXN[15:0]) は、通常のデジタル I/O パッケージボールと共用されるアナ

ログ入力です。デザイン内で接続されている補助入力のみ、アナログ入力として有効です。すべてのパッケージで

すべてのバンクが完全にサポートされるわけではありません。これらの部分的に実装されるバンクは、パッケージ

の種類によって 0、 8、または 12 の補助チャネルを使用します。『UltraScale および UltraScale+ FPGA パッケージおよ

びピン配置ユーザーガイド』 (UG575) [参照 1] では、SYSMON 補助入力ピンは I/O 名の後ろに _ADxP_ や _ADxN_ が付いた形式で定義されています (x は補助入力ペアの番号)。たとえば、補助入力 VAUXP[15] はピン配置仕様では IO_LxxP_xx_AD15P_xx のように表記されます。

これらの入力がアナログ入力に割り当てられると、デジタル I/O としては使用できません。デジタル I/O として使用

する場合は、設定した I/O 規格の仕様に従います。

重要: アナログ入力として使用する場合、その入力電圧は UltraScale デバイスデータシートの「A/D コンバーター」

の表で定義された仕様に従う必要があります。

また、 I/O 規格は ANALOG に設定します。たとえば VAUXP0 と VAUXN0 の I/O 規格を ANALOG にする場合は、次

のようになります。

set_property PACKAGE_PIN value [get_ports VAUXP0]

set_property IOSTANDARD ANALOG [get_ports VAUXP0]

共通 N コンフィギュレーションを使用する SYSMONE4 補助アナログ入力の場合、 I/O 規格を ANALOG_SE に設定す

る必要があります。たとえば、 VAUXP[1] が共通 N 入力を使用する場合は、次のようになります。

set_property PACKAGE_PIN value [get_ports VAUXP1]

set_property IOSTANDARD ANALOG_SE [get_ports VAUXP1]


図 2-4: 共通 N 入力を使用したパッケージピンの削減

DiĀeren al Sampling

Zynq UltraScale+ MPSoC or Virtex UltraScale+ Device

Single Ended SamplingZynq UltraScale+ MPSoC

or Virtex UltraScale+ Device

SYSMONE41616

VAUXP[15:0]VAUXN[15:0]

SYSMONE41515

VAUXP[15:1]VAUXN[15:1]VAUXP[0]VAUXN[0]

Single Ended Common-N Destination

DifferentialCommon-N Source

X16828-041916





共通 N ピンを共有する N 側の IOSTANDARD は、 ANALOG に設定する必要があります。たとえば、次のようになり

ます。

set_property PACKAGE_PIN value [get_ports VAUXN2]

set_property IOSTANDARD ANALOG [get_ports VAUXN1]

SYSMONE4 プリミティブでは、 COMMON_N_SOURCE 属性も設定する必要があります。たとえば、

COMMON_N_SOURCE = 0h の場合、 VAUXN0 がソースとして使用されます。 1 つの I/O バンクで最大 16 の I/O を補

助アナログ入力として使用し、残りをデジタル I/O として使用することもできます。バンクにアナログ I/O とデジタ

ル I/O が混在している場合、そのバンクに供給する電源はデジタル I/O 規格の仕様を満たしていなければなりませ

ん。さらに、この場合のアナログ入力信号は I/O バンクの電源電圧 (VCCO) を超えないようにする必要があります。

セトリング時間の調整

SYSMON は、アナログチャネルのサンプリング用に 2 つのモード (連続サンプリングモード /イベントドリブンサンプリングモード ) をサポートしています。

重要: いずれのモードの場合でも、変換時間や使用するクロック周波数に応じた十分なセトリング時間を確保する必

要があります。

連続サンプリングモード

連続サンプリングモードの場合、 ADC は連続的に変換を実行します。個別の動作モード設定によって、選択される

アナログチャネルが決定されます。このモードでアナログ信号を取得して変換を実行するには、 ADCCLK の 26 サイクル分必要です。 ADC の最大変換レートは 0.2MSPS、変換時間にすると 5μs と指定されています。つまり、最大 ADCCLK 周波数は 5.2MHz であることを示しています。図 2-5 参照。

注記: ADCCLK は ADC でのみ有効な内部クロックです。 ADCCLK へはアクセスできません。 DCLK および ADCCLK の分周比は、 55 ページの表 3-10 を参照してください。

ACQ ビット ( 「制御レジスタ」参照) が設定されていない場合は、取得動作の最終段階に ADCCLK の 4 サイクル分 (769ns) が許容されます。この「セトリング (安定) 時間」を確保することで、アナログ信号を 10 ビットの精度で取得

できます。 ADCCLK の周波数を低くするか、レジスタ 40h の ACQ ビット (シングルチャネルの場合) または、

SEQACQ[2:0] レジスタ (4Eh、 4Fh) の関連する ACQ ビット (シーケンサーを使用する場合) をセットすると、セトリ

ング時間を延長できます。後者の場合、クロック周波数を 5.2MHz とするとセトリング時間は 1923ns (ADCCLK の 10 サイクル) まで延長でき、変換レートは同じ ADCCLK 周波数で 162kSPS まで低下します。





イベントドリブンサンプリングモード

イベントドリブンサンプリングモードの場合、 CONVST または CONVSTCLK 信号によって変換プロセスが開始さ

れます。その結果、図 2-6 に示すように、取得時間は前の変換が完了するタイミングによって変動します。

注記: サンプリングインスタントは CONVST/CONVSTCLK で制御されるため、イベントドリブンサンプリングモードの場合、 ACQ ビットに意味はありません。


図 2-5: 連続サンプリングモード

X16829-120116


図 2-6: イベントドリブンサンプリングモード

X16830-120116





このモードでは、チャネル変更とサンプリング時間 (CONVST または CONVSTCLK の立ち上がりエッジ) の間に、取

得段階として十分な時間を与える必要があります。 T/H は BUSY が High に遷移して変換が開始されると、次のチャ

ネルでの電圧取得を開始します。

CONVST および CONVSTCLK は、 SYSMON 内では論理和となります。非同期の場合、 SYSMON は自動的に変換プ

ロセスを ADCCLK に再同期させます。 ADC の動作は、変換が完了して BUSY 信号が Low に遷移するまで中断でき

ません。 BUSY 信号が Low に遷移してから DCLK の 16 サイクル後、変換結果がチャネルのステータスレジスタに

転送されたとき、 EOC は DCLK の 1 サイクル間 High をパルスします。

EOS は、自動チャネルシーケンサーの設定と平均化の設定によって決まる、シーケンスの終了を示します。自動

チャネルシーケンサーを使用する場合、EOS は最後に有効にされたチャネルに一致します (76 ページの表 4-1 参照)。平均化を使用する場合、 EOS はすべてのシーケンスまたはサンプルが完了した後にのみ High をパルスします (16 番目、 64 番目、 256 番目)。サンプルの数は、コンフィギュレーションレジスタ 0 (40H) の AVG0 および AVG1 で設定

します (54 ページの表 3-7 参照)。

CONVST/CONVSTCLK は 1 回の変換を開始します。自動チャネルシーケンサーまたは平均化を使用する場合、変換

の回数は、シーケンス内のチャネル数と平均化されるサンプル数の積になります。

アナログ入力の説明

図 2-7 に、外部アナログ入力チャネルの等価回路を単極および双極コンフィギュレーションの両方で示します。

アナログ入力回路は、変換対象のアナログ入力信号を取得するためのサンプリングスイッチとサンプリングキャパ

シタで構成されます。 ADC の信号取得段階では、サンプリングスイッチは閉じられ、サンプリングキャパシタはア

ナログ入力の電圧までチャージされます。このキャパシタが最終電圧に達するまで (10 ビットで ±0.5LSB) に要する

時間は、その容量 (CSAMPLE)、アナログマルチプレクサー回路の抵抗 (RMUX)、および外部 (ソース) インピーダンス

で決定されます。

たとえば双極モードで 10 ビットの取得に必要な時間 (追加の外部抵抗またはソース抵抗はなしと仮定) は、次式から

概算できます。

式 2-1

時定数 7.6 は、 TC = Ln 2(N + m) から求めています。ここで、 N = 10 (10 ビットシステムの場合)、 m = 1 は追加の分解

能ビットです。単極モードで 10 ビットの取得に必要な時間は、次式から概算できます。

式 2-2


図 2-7: 等価アナログ入力回路 (SYSMONE1 の場合)

To ADC

Unipolar Mode

3 pF

RMUXVP

VN

Dedicated Inputs 100 Auxiliary Inputs 10 k

Dedicated Inputs 100Auxiliary Inputs 10 k

RMUX

CSAMPLE

Bipolar Mode

VP

VN

Dedicated Inputs 100 Auxiliary Inputs 10 k

Dedicated Inputs 100Auxiliary Inputs 10 k

To ADC3 pF

CSAMPLE

3 pF

RMUX

RMUX

CSAMPLE

X16724-041916

tACQ 7.6 RMUX CS AMPL E=

tACQ 7.6 RMUX RMUX+ CS AMPL E=





専用チャネル (VP/VN) の場合、必要な最小取得時間 (双極モード ) は次式で求められます。

式 2-3

これに対して補助アナログチャネル (VAUXP[15:0] や VAUXN[15:0] など) では抵抗 RMUX がはるかに大きく、ほぼ 10k に達します。式 2-4 に、双極モードでの最小取得時間を示します。

式 2-4

表 2-1 では、さまざまな入力コンフィギュレーションと、その結果の tACQ 値をまとめています。

アンチエイリアスフィルターや抵抗分割回路などの追加の外部抵抗があると、式 2-1 における RMUX 値が増加する

ため必要な取得時間が長くなります。取得時間を新たに算出するには、外部抵抗を等価直列抵抗値に変換し、式 2-3 および式 2-4 の RMUX 抵抗値に追加します。 ADC 入力の駆動に関する詳細および設計上の注意点については、

『XADC (Xilinx Analog-to-Digital Converter) の駆動』 (XAPP795) [参照 5] を参照してください。

表 2-1: アナログ入力コンフィギュレーション

アナログ入力コンフィギュレーションRMUX[Ω]

CSAMPLE[F]

tACQ[秒]

専用入力、単極

(Kintex UltraScale FPGA および Virtex UltraScale FPGA)100 3x10-12 2.3 x 10-9

専用入力、双極

(Kintex UltraScale FPGA および Virtex UltraScale FPGA)100 3x10-12 2.3 x 10-9

補助入力、単極

(Kintex UltraScale FPGA および Virtex UltraScale FPGA)10000 3x10-12 230 x 10-9

補助入力、双極

(Kintex UltraScale FPGA および Virtex UltraScale FPGA)10000 3x10-12 230 x 10-9

専用入力、単極

(SYSMONE4)100 2x10-12 1.5 x 10-9

専用入力、双極

(SYSMONE4)100 2x10-12 1.5 x 10-9

補助入力、単極

(SYSMONE4)3000 2x10-12 46 x 10-9

補助入力、双極

(SYSMONE4)3000 2x10-12 46 x 10-9

tACQ 7.6 100 3 10 12– 2.3 ns= =

tACQ 7.6 10 103 3 10 12– 230 ns==





単極入力信号

単極のアナログ入力信号を測定する場合、 ADC は単極入力モードで動作させる必要があります。このモードは、コ

ンフィギュレーションレジスタ 0 ( 「制御レジスタ」参照) への書き込みによって選択します。単極動作を有効にする

と、差動アナログ入力 (VP と VN) の入力電圧範囲は 0V ～ 1.0V になります。このモードでは VP の電圧 (VN を基準と

して測定した値) が常に正でなければなりません。図 2-8 に単極モードの一般的なアプリケーションを示します。

入力 VN は常に外部のアナログ信号で駆動する必要があります。通常、 VN はローカルグランドまたは同相モード信

号に接続します。 VN での同相モード信号の許容変動範囲は 0V ～ +0.5V です (GNDADC を基準として測定)。差動入

力の範囲が 0V ～ 1.0V (VN に対する VP の電圧) であることから、VP の最大信号電圧は 1.5V になります。図 2-8 に単

極モードの VN および VP に対する最大信号レベルを示します。これらの値はアナロググランド (パッケージボール GNDADC) を基準に測定したものです。


図 2-8: 単極入力信号の範囲

VP, VN

(Vol

ts)

0V

0.5V

1.5V

2.5V

1V

2V

Common Mode Range

Peak voltage on VP

VN (Common Mode)

VP

VP

VN

Common Voltage0V to 0.5V

0V to 1V ADC

X16725-041916





双極入力信号

アナログ入力は、同相電圧または基準電圧に対して正か負になるアナログ入力信号に対応できます。このような信

号タイプに対応するには、アナログ入力を双極モードに設定する必要があります。双極モードは、コンフィギュ

レーションレジスタ 0 への書き込みによって選択します ( 「制御レジスタ」参照)。すべての入力電圧は、アナロググランド (GNDADC) に対して正でなければなりません。

双極動作を有効にすると、差動アナログ入力 (VP - VN) の最大入力電圧範囲は ±0.5V になります。この場合、同相電

圧または基準電圧は 0.5V を超えることはできません (図 2-9 参照)。

双極入力モードでは、平衡ブリッジなどの完全な差動信号ソースによって駆動される入力信号にも対応します。

この場合の VN と VP は同相電圧または基準電圧を基準に正負両方に振幅します (図 2-10 参照)。最大差動入力 (VP - VN) は ±0.5V です。最大差動入力電圧が ±0.5V で、VN および VP で均衡の取れた入力を前提とする場合、同相電圧は 0.25V ～ 0.75V の範囲になります。


図 2-9: 双極入力信号の範囲


図 2-10: 差動入力信号の範囲

VP, VN

Volts

0V

0.5V

1.5V

1V

2V

VP

VN

±0.5V

0.5V

ADC

VP= ±0.5V

VN = 0.5V

X16726-041916

VPVCM = (VP + VN) / 2

VP, VN

Volts

VN

0V

0.5V

1.5V

2.5V

1V

2V Common Mode Range0.25V to 0.75V

VP

VN

CommonVoltage0.25V to 0.75V

±0.25V+

+

±0.25V

ADC

X16727-041916





温度センサー

SYSMON には、ダイ温度に比例した電圧出力を発生する温度センサーが含まれています。

電圧 = 10 x kT/q x ln(10)

ここで、

k = ボルツマン定数 = 1.3806 x 10-23J/K

T = 温度 K (ケルビン) = ℃ + 273.15

q = 電荷 = 1.6022 x 10-19C

SYSMONE1

実際の SYSMONE1 の温度伝達関数は、アーキテクチャおよび基準電圧ソースによって異なります。 SYSMONE1 に外部基準電圧を使用する場合、温度センサーでは式 2-5 に示す伝達関数が成り立ちます。

式 2-5

外部基準電圧を使用する場合、指定された温度値に対応する ADC の値を計算するために式を書き直すと、式 2-6 のようになります。

式 2-6

たとえば、上位 10 ビットを使用すると、 ADC コード 608 (260h) = 25°C となります。外部基準電圧を使用する場合、

全 16 ビットを用いると、この値は 38940 (981Ch) に変換されます。温度センサーの測定結果は、ステータスレジスタ 00h に格納されます。 SYSMONE1 にオンチップ基準電圧を使用する場合、式 2-7 に示す伝達関数が成り立ちます。

式 2-7

オンチップ基準電圧を使用する場合、指定された温度値に対応する ADC の値を計算するために式を書き直すと、

式 2-8 のようになります。

式 2-8

SYSMONE4

SYSMONE4 に外部基準電圧を使用する場合、温度センサーでは式 2-9 に示す伝達関数が成り立ちます。

式 2-9

外部基準電圧を使用する場合、指定された温度値に対応する ADC の値を計算するために式を書き直すと、式 2-10 のようになります。

式 2-10

Temperature C ADC 502.9098

2bits---------------------------------- 273.8195–=

ADC T 273.8195+ 2bits 502.9098

-------------------------------------------------=

Temperature C ADC 501.3743

2bits---------------------------------- 273.6777–=

ADC T 273.6777+ 2bits 501.3743

-------------------------------------------------=

Temperature (C) ADC_code 507.5921310

2bits---------------------------------------------------- 279.42657680–=

ADC_code T 279.42657680+ 2bits 507.5921310

----------------------------------------------------------=





SYSMONE4 (PS と PL の両方) に内部基準電圧を使用する場合、温度センサーでは式 2-11 に示す伝達関数が成り立ち

ます。

式 2-11

内部基準電圧を使用する場合、指定された温度値に対応する ADC の値を計算するために式を書き直すと、式 2-12 のようになります。

式 2-12

SYSMONE4 の場合、外部基準電圧で上位 10 ビットを使用すると、ADC コード 615 (267h) = 25°C となります。全 16 ビットを用いると、 25°C は 39305 (9989h) に変換されます。

電源センサー

SYSMON には、 ADC を用いてデバイスの電源電圧をモニターできるようにするオンチップセンサーも含まれます。

センサーは電源電圧 VUSER[3:0]、 VCCINT、 VCCAUX、 VCCBRAM、 VCC_PSINTLP 、 VCC_PSINTFP 、および VCC_PSAUX をサンプリングし、減衰させます。電源電圧は 3 分の 1 だけ減衰されます。例外として、 VUSER を HR I/O バンクの VCCO 電源に接続した場合のみ、電源電圧は 6 分の 1 だけ減衰されます。

重要: SYSMON は電源レールをダイレベルで計測しますが、データシートの電源要件はパッケージボールで規定さ

れています。パッケージの DC 抵抗が原因で、 SYSMON センサーへの到達後に電源レベルが低下する可能性がある

ため、アラームしきい値を設定するときは IR ドロップを考慮に入れる必要があります。 IR ドロップの計算方法の詳

細は、ザイリンクスアンサーレコード 75358 を参照してください。

図 2-11 に ADC によるデジタル化後の電源センサーの伝達関数を示します。電源センサーは、分解能およそ 2.93mV で 0V ～ VCCAUX + 3% の範囲の電圧測定に使用できます。電源センサーの伝達関数を式 2-13 に示します。

式 2-13

この伝達関数は、次のように 16 ビット値で表すこともできます。

式 2-14

式 2-15

Temperature (C) ADC_code 509.3140064

2bits---------------------------------------------------- 280.23087870–=

ADC_code T 280.23087870+ 2bits 509.3140064

----------------------------------------------------------=

Voltage ADC Code1024

------------------------ 3V=

Voltage 16 bit ADC Code216-------------------------------------- 3V=

Voltage 16 bit ADC Code65536

-------------------------------------- 3V=


https://japan.xilinx.com/support/answers/75358.html




VCCINT、 VCCAUX、 VCCBRAM、 VCC_PSINTLP 、 VCC_PSINTFP 、および VCC_PSAUX の電圧測定結果は、 DRP アドレス 01h、 02h、 06h、 0Dh、 0Eh、および 0Fh のステータスレジスタにそれぞれ格納されます。


図 2-11: 電源センサーの理想的な伝達関数 (HR I/O バンク (SYSMONE1)、 HD I/O バンク (SYSMONE4)、および VCCO_PSIO (Zynq UltraScale+ MPSoC PS ブロック ) を除くすべての電源)

1 LSB = 2.93 mV

2.93

mV

5.86

mV

8.79

mV

1.00

V

2.50

V

2.99

4V

2.99

7V

3FFh

3FEh

155h

355h

004h

003h

002h

001h

000h

Full ScaleTransition

10-B

it O

utpu

t Cod

eOutput Code

Supply Voltage (Volts)X16728-041916





VUSER0、 VUSER1、 VUSER2、 VUSER3 の測定結果は、それぞれ DRP アドレス 80h、 81h、 82h、 83h のステータスレジスタに格納されます。 VUSER 電源を HP I/O バンクに接続した場合、伝達関数は次式のようになります。

式 2-16


式 2-17

式 2-18

電圧範囲を幅広くサポートするため、一部の電圧がさらに減衰されます。HR I/O バンク (SYSMONE1) または HD I/O バンク (SYSMONE4) に接続された VUSER 電源を計測している場合、または PS ブロックで VCCO_PSIO (Zynq UltraScale+ MPSoC) が計測されている場合、伝達関数は減衰され、式 2-19 のようになります。図 2-12 参照。

式 2-19


式 2-20

式 2-21


------------------------ 3V=



-------------------------------------- 3V=


------------------------ 6V=



-------------------------------------- 6V=






図 2-12: 理想的な電源センサーの伝達関数 (ユーザー電源の場合) (HR I/O バンク (SYSMONE1)、 HD I/O バンク (SYSMONE4)、および

VCCO_PSIO (Zynq UltraScale+ MPSoC PS ブロック ))

1 LSB = 5.86 mV

5.86

mV

11.7

2 m

V

17.5

8 m

V

1.00

V

1.99

8V

4.99

8V

5.98

8V

3FFh

3FEh

155h

355h

004h

003h

002h

001h

000h

Full ScaleTransition

10-B

it O

utpu

t Cod

e

Output Code

Supply Voltage (Volts)

5.99

4VX16729-041916




第 3 章

SYSMON のレジスタインターフェイス図 3-1 に SYSMONE1 のレジスタインターフェイスを、図 3-2 に SYSMONE4 のレジスタインターフェイスを示しま

す。このインターフェイスの全レジスタへのアクセスに、 DRP (ダイナミックリコンフィギュレーションポート ) を使用します。 DRP には、 SYSMONE1 DRP インターフェイス、 I2C インターフェイス、 JTAG TAP のいずれかでアク

セスできます。アクセスは、アービタで制御されます ( 「DRP アービトレーション」参照)。 DRP を使用する場合、

最大 256 までの 16 ビットレジスタ (DADDR[7:0] = 00h ～ FFh) をアドレス指定できます。DADDR[7:0] = 00h ～ 3Fh および DADDR[7:0] = 80h ～ FFh のアドレスは読み出し専用で、 ADC の測定データが格納されます。これらのレジ

スタは、ステータスレジスタです。制御レジスタは、アドレス 40h ～ 7Fh に配置されており、 DRP から読み出しま

たは書き込み可能です。

重要: すべてのレジスタが全ブロックに適用されるわけではありません。たとえば、 PS 内の SYSMON ブロックは、

どの補助アナログ入力にもアクセスできません。


図 3-1: SYSMONE1 のレジスタインターフェイス

Status RegistersDADDR(00h-3Fh, 80h-FFh)

Read Only

Control Registers DADDR(40h-7Fh)Read And WriteJTAGBUSY

JTAGLOCKEDJTAGMODIFIED Configuration Registers Sequence Registers Alarm Registers

Configuration Register0 (40h) SEQCHSEL0 (46h) Temperature Upper (50h) Reserved (64h - 67h)Configuration Register1 (41h) SEQAVG0 (47h) VCCINT Upper (51h) VUser0 Lower (68h)Configuration Register2 (42h) SEQCHSEL1 (48h) VCCAUX Upper (52h) VUser1 Lower (69h)Configuration Register3 (43h) SEQCHSEL2 (49h) OT Upper (53h) VUser2 Lower (6Ah)

SEQAVG1 (4Ah) Temperature Lower (54h) VUser3 Lower (6Bh)Reserved (44-45h) SEQAVG2 (4Bh) VCCINT Lower (55h) Reserved (6Ch-7Fh)

SEQINMODE0(4Ch) VCCAUX Lower (56h)SEQINMODE1 (4Dh) OT Lower (57h)SEQACQ0 (4Eh) Reserved (58h-5Fh)SEQACQ1 (4Fh) VUser0 Upper (60h)

VUser1 Upper (61h)VUser2 Upper (62h)VUser3 Upper (63h)

Measurements Calibration CoefficientsTemp (00h) – Note 1 Max Temp (20h) Reserved (84h - 9Fh) SYSMON Supply Offset (08h)VCCINT (01h) Max VCCINT (21h) Max VUser0 (A0h) SYSMON Bipolar Offset (09h)VCCAUX (02h) – Note 2 Max VCCAUX (22h) Max VUser1 (A1h) SYSMON Gain (0Ah)VP/VN (03h) – Note 3 Max VCCBRAM (23h) Max VUser2 (A2h) Reserved (0Bh - 0Fh)VREFP (04h) Min Temp (24h) Max VUser3 (A3h)VREFN (05h) Min VCCINT (25h) Reserved (A4h - A7h)VCCBRAM (06h) Min VCCAUX (26h) Min VUser0 (A8h)

Flag RegistersReserved (07h) Min VCCBRAM (27h) Min VUser1 (A9h)

FLAG Register 0 (3Eh)VAUXP[0]/VAUXN[0] (10h) Reserved (28h - 2Fh) Min VUser2 (AAh)

FLAG Register 1 (3Fh)… VUser0 (80h) Min VUser3 (ABh)VAUXP[15]/VAUXN[15] (1Fh) VUser1 (81h) Reserved (ACh - FFh)

VUser2 (82h)VUser3 (83h)

Dynam

ic Reconfiguration Port - Arbitrator

JTAG TAP

Controller

DR

P

I2C_SDAI2C_SCLK

Reserved (30h - 37h)I2C Addr Meas (38h)Reserved (39h – 3Dh)

X16831-120116




第 3 章: SYSMON のレジスタインターフェイス

図 3-1 および図 3-2 について説明します。

1. ステータスレジスタ 00h は共有アドレスです。 DADDR アドレス (00h) へ 0000h を書き込むと JTAGLOCKED 信号をリセットできます。 JTAGLOCKED 信号をアクティブにするには、 0000h に 0001h を書き込みます。

2. ステータスレジスタ 02h は共有アドレスです。 DADDR アドレス (02h) へ 0001h を書き込むと補助チャネルが

コンフィギュレーション前に有効になります。

3. ステータスレジスタ 03h は共有アドレスです。 DADDR アドレス (03h) へどのような値 (xxxxh) を書き込んで

も、 RESER ピンのパルスと同じ効果があります。

4. PS および関連するプロセッサ電源をサポートする Zynq UltraScale+ MPSoC デバイスの場合です。

DRP タイミングの詳細は、「ダイナミックリコンフィギュレーションポート (DRP) のタイミング」を参照してくだ

さい。また、 JTAG DRP インターフェイスの詳細は、「DRP JTAG インターフェイス」を参照してください。


図 3-2: SYSMONE4 のレジスタインターフェイス

Status Registers DADDR (00h-3Fh, 80h-CFh) Read Only

Control Registers DADDR (40h-7Fh, D0, D1) Read And Write

JTAGBUSYJTAGLOCKED

JTAGMODIFIED

Configuration Registers Sequence RegistersAlarm Registers

Configuration Register0 (40h) SEQCHSEL0 (46h)Temperature Upper (50h) Reserved (64h - 67h)

Configuration Register1 (41h) SEQAVG0 (47h)VCCINT Upper (51h) VUser0 Lower (68h)

Configuration Register2 (42h) SEQCHSEL1 (48h)VCCAUX Upper (52h) VUser1 Lower (69h)

Configuration Register3 (43h) SEQCHSEL2 (49h)OT Upper (53h) VUser2 Lower (6Ah)

SEQAVG1 (4Ah)Temperature Lower (54h) VUser3 Lower (6Bh)

Reserved (45h) SEQAVG2 (4Bh)VCCINT Lower (55h) Reserved (6Ch-79h)

SEQINMODE0(4Ch)VCCAUX Lower (56h)

SEQINMODE1 (4Dh)OT Lower (57h)

SEQACQ0 (4Eh)VCCBRAM Upper (58h)

SEQACQ1 (4Fh)

VUser0 Upper (60h)VUser1 Upper (61h)VUser2 Upper (62h)

Reserved (7Dh-7Fh)

VUser3 Upper (63h)

Max Temp (20h)

Reserved (84h - 9Fh)

Max VCCINT (21h)

Max VUser0 (A0h)

Max VCCAUX (22h)

Max VUser1 (A1h)

Max VCCBRAM (23h)

Max VUser2 (A2h)

Min Temp (24h)

Max VUser3 (A3h)

Min VCCINT (25h)

Reserved (A4h - A7h)

Min VCCAUX (26h)

Min VUser0 (A8h)

Flag Registers

Min VCCBRAM (27h)

Min VUser1 (A9h)

FLAG Register 0 (3Eh)

Min VUser2 (AAh)

FLAG Register 1 (3Fh)

MAX VCC_PSINTFP (29h)

Min VUser3 (ABh)

MAX VCC_PSAUX (2Ah)

Reserved (ACh - CFh)

Reserved (02Bh)MIN VCC_PSINTLP (2Ch)

Dynam

icR

econfiguration Port - Arbitrator

JTAG TAP

Controller

DR

P

I2C_SDAI2C_SCLK

Reserved (30h - 37h)I2C Addr Meas (38h)Reserved (39h – 3Dh)

Reserved (D1h)Reserved (D0h)

Reserved (D2h-FFh)

MeasurementsTemp (00h) – Note 1VCCINT (01h)VCCAUX (02h) – Note 2VP/VN (03h) – Note 3VREFP (04h)VREFN (05h)VCCBRAM (06h)

VCC_PSINTLP(0Dh) Note 4VCC_PSINTFP(0Eh) Note 4

VAUXP[0]/VAUXN[0] (10h)…VAUXP[15]/VAUXN[15] (1Fh)

VCC_PSAUX(0Fh) Note 4

Reserved (07h-0Ch)MAX VCC_PSINTLP (28h)

MIN VCC_PSINTFP (2Dh)MIN VCC_PSAUX (2Eh)Reserved (2Fh)

VUser0 (80h)VUser1 (81h)VUser2 (82h)VUser3 (83h)

SLOW0 (7Ah)SLOW1 (7Bh)SLOW2 (7Ch)

Configuration Register4 (44h)

VPSINTLP Upper (59h)VPSINFP Upper (5Ah)VPSAUX Upper (5Bh)VCCBRAM Lower (5Ch)VPSINTLP Lower (5Dh)VPSINFP Lower (5Eh)VPSAUX Lower (5Fh)

X16832-111416





ダイナミックリコンフィギュレーションポート (DRP) のタイミング

図 3-3 に、 DRP の読み出しおよび書き込み動作を示します。 DEN を 1 クロックサイクルの間 High にパルスすると、

DRP アドレス (DADDR) および書き込みイネーブル (DWE) の入力が DCLK の次の立ち上がりエッジでキャプチャさ

れます。 DEN は、 DCLK の 1 サイクル間のみ High にする必要があります。

DWE がロジック Low の場合、 DRP の読み出しが実行されます。 DRDY が High になると、 DO バスでのこの読み出

しのデータが有効になります。したがって、 DRDY を使用して DO バスをキャプチャする必要があります。書き込

みの場合、 DWE 信号がロジック High になり、 DI バスおよび DRP アドレス (DADDR) が DCLK の次の立ち上がり

エッジでキャプチャされます。データが問題なく DRP レジスタに書き込まれると、 DRDY 信号がロジック High にな

ります。 DRDY 信号が Low になるまで、新しい読み出しまたは書き込みは開始できません。


図 3-3: DRP のタイミングの詳細

DCLK

DEN

DWE

DADDR[7:0]

DI[15:0]

DO[15:0]

DRDY

ALM[2:0]/OT

EOC/EOS

BUSY

CHANNEL[5:0]

1 2 3 4 5

X16730-041916





ステータスレジスタ

ステータスレジスタ (00h-3Fh、 80h-BFh) には、 ADC の測定結果、フラグレジスタ、キャリブレーション係数が

格納されます (表 3-1 参照)。

表 3-1: ステータスレジスタ (読み出し専用)

名前アドレス説明

温度 00hオンチップ温度センサーの測定結果が格納されます。データは 16 ビットレジスタに MSB 詰めで格納されます。上位 10 ビットが温度センサーの伝達関数に対応します (図 2-11 参照)。

VCCINT 01hオンチップ VCCINT 電圧モニターの測定結果が格納されます。データは 16 ビットレジ

スタに MSB 詰めで格納されます。上位 10 ビットが電源センサーの伝達関数に対応し

ます (図 2-11 参照)。

VCCAUX 02hオンチップ VCCAUX 電圧モニターの測定結果が格納されます。データは 16 ビットレジスタに MSB 詰めで格納されます。上位 10 ビットが電源センサーの伝達関数に対応

します (図 2-11 参照)。

VP/VN 03h専用のアナログ入力チャネルの変換結果が格納されます。データは 16 ビットレジス

タに MSB 詰めで格納されます。上位 10 ビットがアナログ入力モードの設定に応じて

伝達関数に対応します (図 2-8 または図 2-9 参照)。

VREFP 04h基準電圧入力 VREFP の変換結果が格納されます。上位 10 ビットが ADC の伝達関数に

対応します (図 2-11 参照)。データは 16 ビットレジスタに MSB 詰めで格納されます。

VREFP を計測する場合、電源センサーが使用されます。

VREFN 05h

基準電圧入力 VREFN の変換結果が格納されます。図 2-2 に示すように、このチャネル

は 2 の補数の出力コーディングを用いて双極モードで測定されています。双極モード

で測定することで、 0V (VREFN) 付近のわずかな正/負のオフセット値を測定できます。

VREFN を計測する場合、電圧センサーが使用されるため、このチャネルの双極電圧範

囲は ±1.5V になります。

VCCBRAM 06hオンチップ VCCBRAM 電圧モニターの測定結果が格納されます。 supply monitor データ

は 16 ビットレジスタに MSB 詰めで格納されます。上位 10 ビットが電源センサーの

伝達関数に対応します (図 2-11 参照)。

予約 07h このアドレスは予約されています。

電源オフセット 08hADC を用いた電源センサーオフセット用のキャリブレーション係数が格納されます。

(SYSMONE1 のみ。 SYSMONE4 では使用されない。 )

ADC オフセット 09hADC オフセット用のキャリブレーション係数が格納されます。 (SYSMONE1 のみ。

SYSMONE4 では使用されない。 )

ADC ゲイン 0AhADC ゲインエラー用のキャリブレーション係数が格納されます。 (SYSMONE1 のみ。

SYSMONE4 では使用されない。 )

未定義 0Bh ～ 0Ch これらの位置は未使用であり、無効データが含まれます。

VCC_PSINTLP 0Dh オンチップ VCC_PSINTLP 電圧モニターの測定値 (Zynq UltraScale+ MPSoC)。

VCC_PSINTFP 0Eh オンチップ VCC_PSINTFP 電圧モニターの測定値 (Zynq UltraScale+ MPSoC)。

VCC_PSAUX 0Fh オンチップ VCC_PSAUX 電圧モニターの測定値 (Zynq UltraScale+ MPSoC)。





VAUXP[15:0]/VAUXN[15:0] 10h ～ 1Fh

補助アナログ入力チャネルの変換結果が格納されます。データは 16 ビットレジスタ

に MSB 詰めで格納されます。上位 10 ビットがアナログ入力モードの設定に応じて伝

達関数に対応します (図 2-1 または図 2-2 参照)。

最大温度 20h電源投入または最後に SYSMON をリセットしてから記録された最大温度測定値が格

納されます。

最大 VCCINT 21h電源投入または最後に SYSMON をリセットしてから記録された最大 VCCINT の測定値

が格納されます。

最大 VCCAUX 22h電源投入または最後に SYSMON をリセットしてから記録された最大 VCCAUX の測定

値が格納されます。

最大 VCCBRAM 23h電源投入または最後に SYSMON をリセットしてから記録された最大 VCCBRAM の測定


最小温度 24h電源投入または最後に SYSMON をリセットしてから記録された最小温度測定値が格

納されます。

最小 VCCINT 25h電源投入または最後に SYSMON をリセットしてから記録された最小 VCCINT の測定値


最小 VCCAUX 26h電源投入または最後に SYSMON をリセットしてから記録された最小 VCCAUX の測定


最小 VCCBRAM 27h電源投入または最後に SYSMON をリセットしてから記録された最小 VCCBRAM の測定


最大 VCC_PSINTLP 28h電源投入または最後に SYSMON をリセットしてからの最大 VCC_PSINTLP の測定値が

格納されます。

最大 VCC_PSINTFP 29h電源投入または最後に SYSMON をリセットしてからの最大 VCC_PSINTFP の測定値が格

納されます。

最大 VCC_PSAUX 2Ah電源投入または最後に SYSMON をリセットしてからの最大 VCC_PSAUX の測定値が格

納されます。

予約 2Bh 予約。

最小 VCC_PSINTLP 2Ch電源投入または最後に SYSMON をリセットしてからの最小 VCC_PSINTLP の測定値が

格納されます。

最小 VCC_PSINTFP 2Dh電源投入または最後に SYSMON をリセットしてからの最小 VCC_PSINTFP の測定値が格

納されます。

最小 VCC_PSAUX 2Eh電源投入または最後に SYSMON をリセットしてからの最小 VCC_PSAUX の測定値が格

納されます。

予約 2Fh ～ 37h 予約。

I2C Addr Meas 38hI2C アドレスのデコードに使用される電源投入時の VP/VN 測定結果を示します。

I2C_OR が Low の場合、デフォルトの I2C アドレスは D[15:12] で指定されます。

70 ページの表 3-20 を参照してください。

予約 39h ～ 3Dh これらのアドレスは予約されています。

Flag1、 Flag0 3Eh ～ 3Fh 一般的なステータス情報が格納されます ( 「フラグレジスタ」参照)。

VUSER0 80hオンチップ VUSER0 電圧モニターの測定結果が格納されます。データは 16 ビットレジ

スタに MSB 詰めで格納されます。

表 3-1: ステータスレジスタ (読み出し専用) (続き)






測定レジスタ

ADC の測定結果は、 16 ビットの結果としてステータスレジスタに格納されます。図 3-4 に示すように、 10 ビットの

データは 16 ビットレジスタに MSB 詰めで上位 10 ビットに格納されます。残りの下位ビットは、量子化の影響を最

小にしたり、平均化やフィルタリングによって分解能を向上させるために使用できます。

また、デバイスへ電源を投入または SYSMON を最後にリセットしてからオンチップセンサーで記録された最大およ

び最小測定値も格納されます。表 3-1 にステータスレジスタの詳細を示します。







最大 VUSER0 A0h電源投入または最後に SYSMON をリセットしてから記録された最大 VUSER0 の測定値








最小 VUSER0 A8h電源投入または最後に SYSMON をリセットしてから記録された最小 VUSER0 の測定値


最小 VUSER1 A9h電源投入または最後に SYSMON をリセットしてから記録された最小 VUSER1 の測定値


最小 VUSER2 AAh電源投入または最後に SYSMON をリセットしてから記録された最小 VUSER2 の測定値


最小 VUSER3 ABh電源投入または最後に SYSMON をリセットしてから記録された最小 VUSER3 の測定値


表 3-1: ステータスレジスタ (読み出し専用) (続き)






SYSMON は、最後に電源を投入または SYSMON 制御ロジックをリセットしてから内部センサーで記録された最小

値および最大値を保持して常に更新します。最大値/最小値レジスタのアドレスは、図 3-1 および表 3-1 を参照して

ください。電源投入またはリセット直後に、すべての最小値レジスタは FFFFh に、すべての最大値レジスタは 0000h に設定されます。オンチップセンサーで得られた新しい測定結果は最大値および最小値レジスタの内容と比

較され、新しい値が最大値レジスタよりも大きい場合は、その値が最大値レジスタに書き込まれます。同様に、新

しい測定値が最小値レジスタよりも小さい場合は、その値が最小値レジスタに書き込まれます。このような比較動

作は、ステータスレジスタに測定結果が書き込まれるたびに実行されます。

注記:1. ADC は常に 16 ビットの変換結果を生成し、その結果全体が 16 ビットのステータスレジスタに格納されます。 10 ビットのデー

タは 16 ビットステータスレジスタに MSB 詰めで上位 10 ビットに格納されます。残りの下位ビットは、量子化の影響を最小に

したり、平均化やフィルタリングによって分解能を向上させるために使用できます。

フラグレジスタ

図 3-5 にフラグレジスタを示します。各ビットの定義は表 3-2 で説明しています。


図 3-4: 測定レジスタ

Measurement Registers(00h-07h, 10h-2Fh)

DI0DI1DI2DI3DI4DI5DI6DI7DI8DI9DI10DI11DI12DI13DI14DI15

Note1

DATA[9:0]

X16731-041916


図 3-5: フラグレジスタ

Flag Register 0 (3Fh)


X

Flag Register 1 (3Eh)X

X

X

X

X

X

X

JTGD

X

JTGR

X

REF

X

X

X

ALM6

X

ALM5

X

ALM4

X

ALM3

X

OT

ALM11

ALM2

ALM10

ALM1

ALM9

ALM0

ALM8

X16736-041916

表 3-2: フラグレジスタビットの定義

名前説明

ALM0 に対する ALM11 アラーム出力 ALM[11:8, 2:0] の状態を示します。

OT 温度超過ロジック出力の状態を示します。

REF システムモニターの ADC が内部基準電圧を使用しているか (High)、外部基準電圧を使

用しているか (Low) を示します。

JTGRこのビットがロジック 1 の場合、ビットストリーム設定が BITSTREAM.GENERAL.JTAG_SYSMON = STATUSONLY に設定されて、読み出し専用に

制限されます。詳細は、「DRP JTAG インターフェイス」を参照してください。

JTGDこのビットがロジック 1 の場合、 SYSMON 用のビットストリーム設定が BITSTREAM.GENERAL.JTAG_SYSMON = DISABLE に設定されて、すべての JTAG アク

セスが無効になります。詳細は、「DRP JTAG インターフェイス」を参照してください。





SYSMON のキャリブレーション係数 (SYSMONE1 のみ)SYSMON は、 ADC および電源電圧センサーにおけるオフセットエラーおよびゲインエラーをキャリブレーションレジスタを使用してデジタル的にキャリブレーションできます (図 3-6 参照)。既知の電圧 (内部基準電圧ではなく VREFP および VREFN) を ADC と電源センサーに接続すると、性能が最適となるようオフセットおよびゲインエラー

が計算され、補正係数が生成されます。 SYSMONE1 のキャリブレーション係数は、ステータスレジスタの 08h ～ 0Ah に格納されます (表 3-1 参照)。

重要: キャリブレーション係数は SYSMONE1 にのみ適用されます。 SYSMONE4 のキャリブレーションは変更されて

おり、これらの係数は適用されません。

注記:1. ADC は常に 16 ビットの変換結果を生成します。10 ビットのデータは 16 ビットステータスレジスタに MSB 詰めで上位 10 ビッ

トに格納されます。残りの下位ビットは、量子化の影響を最小限にするために使用できます。

SYSMON には、この係数を自動的に計算するキャリブレーション機能が備わっています。チャネル 8 (08h) で変換

を開始すると、すべてのキャリブレーション係数が計算されます。 SYSMON がデフォルトの動作モードの場合、自

動的にキャリブレーションを使用します。デフォルト以外の動作モードの場合、コンフィギュレーションレジスタ 1 (41h) のキャリブレーションビット (CAL0–3) を有効にすることで、キャリブレーション係数がすべての ADC 測定

値に適用されます (表 3-6 参照)。

BUSY は、キャリブレーションシーケンス (チャネル 8 での変換) 全体にわたって High を維持します。 SYSMONE1 のキャリブレーションシーケンスでは、オフセットおよびゲインが ADC と電源センサーについて計測されるため、

センサーチャネルでの通常の変換の 4 倍の時間がかかります。SYSMONE4 のキャリブレーションシーケンスについ

ては 10 倍の時間がかかります。

キャリブレーション係数の定義

オフセットおよびゲインのキャリブレーション係数はステータスレジスタに格納されます。このセクションでは、

これらのレジスタの値の解釈方法を説明します。これらのレジスタは読み出し専用で、レジスタの内容を DRP を用

いて変更することはできません。


図 3-6: キャリブレーションレジスタ

SYSMON Supply Offset (08h)


NOTE1

DATA[9:0]

SYSMON Gain (0Ah)

SYSMON Bipolar Offset (09h)

N/A Sign MAG[5:0]

X16732-041916

表 3-3: キャリブレーションレジスタビットの定義

名前説明

CAL_OFFSET[9:0] 電源センサー (単極モード ) のオフセット補正係数を 2 の補数で格納します。

CAL_BIPOLAR_OFFSET[9:0] 電源センサー (双極モード ) のオフセット補正係数を格納します。

SIGN キャリブレーションの符号ビット。 1 なら正、 0 なら負。

MAG[5:0] キャリブレーションの大きさ。





オフセット係数

オフセットキャリブレーションレジスタは、電源センサーおよび ADC のオフセット補正係数を格納します。オフ

セット補正係数は、 10 ビットの 2 の補数であり、 LSB で表されます。ほかのステータスレジスタと同様、 10 ビット

値はレジスタに MSB 詰めで格納されます。たとえば、 ADC に +10 LSB (10 x 977V = 9.77mV に相当) のオフセットが

ある場合、オフセット係数はステータスレジスタの 08h に –10 LSB すなわち FF6h を記録します。電源センサーの場

合、 LSB のサイズは 2930V に相当するため、 +10 LSB オフセットは電源計測の 29.3mV のオフセットと等価です。

ゲイン係数

ADC ゲインのキャリブレーション係数は、 ADC におけるゲインエラーすべての補正係数を格納します。補正係数

は、レジスタ 0Ah の下位 7 ビットに格納されます。これらの 7 ビットは、ゲイン補正係数の符号と大きさの両情報

を格納します。 7 番目のビットがロジック 1 の場合、補正係数は正です。 0 の場合、補正係数は負です。続く 6 つの

ビットにはゲイン補正係数の大きさが格納されます。各ビットは 0.1% に相当します。

たとえば、 ADC に正のゲインエラー +1% がある場合、ゲインキャリブレーション係数は –1% を記録します (+1% エラーを相殺するために –1% の補正が適用される )。補正係数は負であるため、 7 番目のビットは 0 にセットされま

す。残りの大きさを示すビットは 1% を記録します (1% = 10 x 0.1%、 10 = 001010 バイナリ )。ステータスレジスタ 0Ah は 0000 0000 0000 1010 を記録します。大きさと最大値 (3Fh) を示すために割り当てられた 6 つのビットを

使用して、キャリブレーションは ±0.1% x 63 すなわち ±6.3% の範囲でエラーを補正できます。

制御レジスタ

SYSMON 制御レジスタは、 SYSMON の動作を設定するために使用します。 SYSMON のすべての機能が、これらの

レジスタによって制御されます。

制御レジスタは、デザインに SYSMON がインスタンシエートされている場合、 SYSMON 属性を使用して初期化さ

れます。つまり、デバイスコンフィギュレーション後、 SYSMON があらかじめ定義したモードで起動するように設

定できます。

表 3-4: SYSMON 制御レジスタ

名前アドレス SYSMONE1 の属性(1) 説明

コンフィギュレーションレジスタ

44h に対する 40h INIT_44 に対する INIT_40SYSMON のコンフィギュレーションレジスタです ( 「コンフィギュレーションレジスタ (40h ～ 44h)」参照)。

シーケンスレジスタ 4Fh に対する 46h INIT_4F に対する INIT_46チャネルシーケンサー機能をプログラム

するために使用します (第 4 章の

「SYSMON の動作モード」参照)。

アラームレジスタ 6Fh に対する 50h INIT_6F に対する INIT_50SYSMON のアラーム機能のアラームしき

い値設定用のレジスタです ( 「自動アラー

ム」参照)。

注記:1. コンフィギュレーション完了後の SYSMONE1 の動作を SYSMONE1 の属性で設定します。





コンフィギュレーションレジスタ (40h ～ 44h)SYSMON コンフィギュレーションレジスタは制御レジスタブロックの先頭にある 5 つのレジスタで、 SYSMON の動作モードを設定するために使用します。コンフィギュレーションレジスタの各ビットの定義を図 3-7 に示します。

重要: 0 と表示されているビットは、常に 0 に設定しておく必要があります。

コンフィギュレーションレジスタは、デバイスコンフィギュレーション後に DRP を介して変更可能です。つまり、

通常動作中にソフトマイクロプロセッサやステートマシンを使用して SYSMON の制御レジスタを変更できます。

表 3-5 から表 3-7 に、コンフィギュレーションレジスタのビット定義を示します。


図 3-7: コンフィギュレーションレジスタのビット定義

DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0CAVG X AVG1 AVG0 MUX BU EC ACQ X X CH5 CH4 CH3 CH2 CH1 CH0 Config Reg0 (40h)SEQ3 SEQ2 SEQ1 SEQ0 ALM6 ALM5 ALM4 ALM3 CAL3 CAL2 0 CAL0 ALM2 ALM1 ALM0 OT Config Reg1 (41h)CD7 CD6 CD5 CD4 CD3 CD2 CD1 CD0 X X X 0 0 0 0 Config Reg2 (42h)

I2C_OR I2C_A[6] I2C_A[5] I2C_A[4] I2C_A[3] I2C_A[2] I2C_A[1] I2C_A[0] I2C_EN X X X ALM11 ALM10 ALM9 ALM8 Config Reg3 (43h)0

X X X PMBUS_HRIO[3]XSLOW_SEQ0SLOW_SEQ1SLOW_EOS[1]X X X X Config Reg4 (44h)PMBUS_HRIO[2] PMBUS_HRIO[1]PMBUS_HRIO[0]SLOW_EOS[0]

X16833-081516

表 3-5: コンフィギュレーションレジスタのビット定義

名前説明

CH0 に対する CH5シングルチャネルモードまたは外部マルチプレクサーモードで動作中の場合、

これらのビットで ADC 入力チャネルを選択します。表 3-6 を参照してください。

ACQ

Low なら ADCCLK の 4 サイクル、 High なら ADCCLK の 10 サイクルです。自動

チャネルシーケンサーを使用して取得時間を制御する方法は、「ADC チャネルセトリング時間 (4Eh、 4Fh)」を参照してください。デフォルトモードの場合、取

得時間は調整できません。

BU シングルチャネルモードの場合、 ADC のアナログ入力の動作モードを選択しま

す。 Low なら単極、 High なら双極です ( 「アナログ入力」参照)。

EC ADC のサンプリングモードを選択します。 Low なら継続、 High ならイベントドリブンモードです ( 「セトリング時間の調整」参照)。

MUX High の場合、外部マルチプレクサーモードが有効になります。詳細は、第 4 章

「SYSMON の動作モード」を参照してください。

AVG1、 AVG0シングルチャネルモードおよびシーケンスモードにおいて、選択したチャネル

で平均化するサンプル数を設定します (表 3-7 参照)。

CAVGHigh の場合、キャリブレーション係数の計算に対する平均化が無効になります。

デフォルトは Low (平均化が有効) です。平均化の対象は 16 サンプルで固定です。

(SYSMONE1 のみ、キャリブレーションの平均化は常に SYSMONE4 で実行される)

OT High の場合、過温度信号が無効になります。

ALM0 ～ALM6、 ALM8 ～ ALM11 High の場合、対応するアラームに対するアラーム出力が個別に無効になります。

SEQ0 ～ SEQ3 High の場合、チャネルシーケンサー機能が有効になります (表 3-8 参照)。

CAL0、 CAL2、 CAL3

High の場合、 ADC およびオンチップ電源センサー測定のキャリブレーション係

数の適用が有効になります。ロジック 1 ではキャリブレーションが有効になり、

ロジック 0 では無効になります。 CAL1 はサポートされていないため、 0 に設定し

ておく必要があります。 (SYSMONE1 のみ)





CD0 に対する CD7DRP クロック (DCLK) を分周して ADC クロック (ADCCLK) を得る際の分周比を

設定します ( 「ダイナミックリコンフィギュレーションポート (DRP) のタイミン

グ」参照)。 DCLK の分周値は、表 3-10 を参照してください。

I2C_EN I2C イネーブル。 High の場合、コンフィギュレーション後に I2C インターフェイ

スを使用できます。 (SYSMONE1 のみ)

I2C_A[6:0]I2C_OR = High の場合のみ使用する I2C アドレスです。 SYSMONE4 では、

I2C_A[2] が I2C 機能または PMBus 機能を制御します。 High の場合は PMBus が使

用され、 Low の場合は I2C が使用されます。

I2C_ORI2C アドレスオーバーライド。 High の場合、 I2C_A[6:0] の I2C アドレスを使用し

ます。 Low にすると、 I2C アドレスは電源投入時に専用アナログ入力チャネル (Vp/Vn) の上位 4 ビットで決定します (38h) (表 3-20 参照)。

SLOW_SEQ[1:0]

低速シーケンスモードを使用する場合に、低レートチャネルの分周変換レートを

決定します。 (SYSMONE4 のみ)

00 - 1 シーケンスごと




PMBUS_HRIO[3:0]

SYSMON_VUSER[3:0]_MONITOR が VCCO_TOP または VCCO_BOT の場合に、

Vivado デザインツールによって自動的に設定されます。 High の場合、 LINEAR16 転送機能が VCCO_TOP または VCCO_BOT (つまり 0 ～ 6V) のより高い方の電圧範囲

を補正します。ほかのすべてのバンクおよび電源については、 Low のままにしま

す。 (SYSMONE4 のみ)

SLOW_EOS[1:0]

シーケンサー (SEQCHSEL[2:0]、 46h、 48h、 49h) および低速シーケンス (SLOWCHSEL[2:0]、 7Ah、 7Bh、 7Ch) に対する EOS の生成を制御します。

(SYSMONE4 のみ)

00 – SEQCHSEL からのシーケンスの終了

01 – SLOWCHSEL からのシーケンスの終了

10 – SEQCHSEL および SLOWCHSEL からのシーケンスの終了

11 – (デフォルト ) SEQCHSEL からのシーケンスの終了

表 3-5: コンフィギュレーションレジスタのビット定義 (続き)

名前説明





表 3-6: ADC チャネルの選択

ADC チャネル CH5 CH4 CH3 CH2 CH1 CH0 説明

0 0 0 0 0 0 0 オンチップ温度

1 0 0 0 0 0 1 平均オンチップ VCCINT

2 0 0 0 0 1 0 平均オンチップ VCCAUX

3 0 0 0 0 1 1 VP、 VN - 専用アナログ入力

4 0 0 0 1 0 0 VREFP (1.25V)

5 0 0 0 1 0 1 VREFN (0V)

6 0 0 0 1 1 0 平均オンチップ VCCBRAM

7 0 0 0 1 1 1 チャネル選択は無効

8 0 0 1 0 0 0SYSMON キャリブレーション

の実行

12 ～ 9 0 ... ... ... ... ... チャネル選択は無効

13 0 0 1 1 0 1VCC_PSINTLP (Zynq UltraScale+ MPSoC のみ)

14 0 0 1 1 1 0VCC_PSINTFP (Zynq UltraScale+ MPSoC のみ)

15 0 0 1 1 1 1VCC_PSAUX (Zynq UltraScale+ MPSoC のみ)

16 0 1 0 0 0 0VAUXP[0]、 VAUXN[0] - 補助チャネル 1

17 0 1 0 0 0 1VAUXP[1]、 VAUXN[1] - 補助チャネル 2

31 ～ 18 0 ... ... ... ... ... VAUXP[2:15]、 VAUXN[2:15] - 補助チャネル 3 ～ 16

32 1 0 0 0 0 0 VUSER0 ユーザー電源 0

33 1 0 0 0 0 1 VUSER1 ユーザー電源 1

34 1 0 0 0 1 0 VUSER2 ユーザー電源 2

35 1 0 0 0 1 1 VUSER3 ユーザー電源 3

36+ 1 ... ... ... ... ... チャネル選択は無効

表 3-7: 平均化フィルターの設定

AVG1 AVG0 機能

0 0 平均化なし

0 1 16 サンプルを平均化







チャネルシーケンサーレジスタ (46h ～ 4Fh)チャネルシーケンサー機能をプログラムするために使用されます。詳細は、「自動チャネルシーケンサー」を参照し

てください。

アラームレジスタ (50h ～ 6Fh)自動アラーム用のアラームしきい値をプログラムするために使用します。詳細は、「自動アラーム」を参照してくだ

さい。

表 3-8: シーケンス動作の設定

SEQ3 SEQ2 SEQ1 SEQ0 機能

0 0 0 0 デフォルトモード

0 0 0 1 シングルパスシーケンス

0 0 1 0 連続シーケンスモード

0 0 1 1 シングルチャネルモード (シーケンサーをオフ)

1 1 X X デフォルトモード

表 3-9: キャリブレーションの有効化 (SYSMONE1 のみ)

名前説明

CAL0 ADC のオフセット補正を有効にします。

CAL1 予約。 Low に設定します。

CAL2 電源供給センサーのオフセット補正を有効にします。

CAL3 電源供給センサーのオフセットおよびゲインの補正を有効にします。

表 3-10: DCLK 分周の選択(1)

CD7 CD6 CD5 CD4 CD3 CD2 CD1 CD0 除算

0 0 0 0 0 0 0 0 2

0 0 0 0 0 0 0 1 2

0 0 0 0 0 0 1 0 2

0 0 0 0 0 0 1 1 3

0 0 0 0 0 1 0 0 4

. . . . . . . . .

. . . . . . . . .

. . . . . . . . .

1 1 1 1 1 1 1 0 254

1 1 1 1 1 1 1 1 255

注記:1. 最小クロック分周比は 2 です (例: ADCCLK = DCLK/2)。





DRP アービトレーション

DRP レジスタには、 SYSMONE1 DRP インターフェイス、 I2C、 JTAG TAP という 3 種類のポートからアクセスできる

ため、競合が発生した場合の管理用としてアービタが実装されています。アービトレーションは、 1 回の処理 (DRP への 1 回の読み出しまたは書き込み) ごとに実行されます。

JTAG または I2C ポートが使用されているときにインターコネクトからアクセスする場合も、アクセスを制御できる

ように JTAGBUSY、 JTAGMODIFIED、および JTAGLOCKED の 3 つのステータス信号が用意されています。

DRP JTAG インターフェイス

SYSMON は、完全な JTAG インターフェイスエクステンションを使用して DRP インターフェイスへアクセスしま

す。これにより、既存のオンチップ JTAG の基礎構造を介した SYSMON DRP への読み出し /書き込みが可能になりま

す。 JTAG を使用して DRP インターフェイスへアクセスするには、インスタンシエーションは必要ありません。

UltraScale アーキテクチャベースのデバイスには SYSMON_DRP と呼ばれるバウンダリスキャン命令 (6 ビット命令 = 110111) が追加されたため、 JTAG の TAP を介して DRP へアクセスできます。 Zynq UltraScale+ MPSoC の場合、バ

ウンダリスキャン命令は、 12 ビット = 111111110111 (FF7h) となります。 SYSMON からの JTAG 命令すべては 32 ビット幅となります。バウンダリスキャン命令および使用法の詳細は、『UltraScale アーキテクチャコンフィギュ

レーションユーザーガイド』 (UG570) [参照 4] を参照してください。 SYSMON の JTAG DRP インターフェイスを使

用する読み出し /書き込みについては、次のセクションで説明します。

推奨: 基本的な JTAG 機能について十分な知識がない場合は、 JTAG 規格 (IEEE 1149.1) について理解してから先に進

んでください。

重要: JTAG アクセスは、読み出し専用に制限するか、完全に無効にできます。 JTAG アクセスを調整するには、 XDC ファイルに次の記述を追加してください。

set_property BITSTREAM.GENERAL.JTAG_SYSMON <ENABLE|DISABLE|STATUSONLY> [current_design]

デバイスコンフィギュレーションのビットストリーム設定の詳細は、『Vivado Design Suite ユーザーガイド : プログラ

ムおよびデバッグ』 (UG908) [参照 3] を参照してください。





SYSMON DRP への JTAG 書き込み

図 3-8 に JTAG TAP を介する SYSMON DRP への書き込みのタイミング図を示します。 DRP へは SYSMON のデータレジスタ (SYSMON DR) を介してアクセスします。 SYSMON DR へアクセスする前に、命令レジスタ (IR) に SYSMON 命令を読み込む必要があります。コントローラーが IR スキャンモードになり、その後に SYSMON 命令が IR へシフトされます。

SYSMON 命令の読み込み後、すべてのデータレジスタ (DR) スキャンが SYSMON DR で実行されます。 SYSMON DR にシフトされたデータが JTAG DRP 書き込みコマンドの場合、 SYSMON DRP アービタは DRP 書き込みを実行し

ます。書き込みコマンドの形式については、「JTAG DRP コマンド」で説明します。 Update-DR ステート中に、

SYSMON DR の内容が SYSMON DRP アービタへ転送されます。 Update-DR ステート終了後、アービタは SYSMON DRP レジスタへの新規データ転送を実行します。これに要する時間は、インターコネクトロジックからの DRP アク

セスが既に進行中の場合、 DRP クロック (DCLK) の 18 サイクルとなります。

Capture-DR (SYSMON DR へデータがシフトされる直前) のとき、アービタから DRP データが取得されます。この

データは最後の JTAG DRP コマンドによって、古いデータ、 DRP へ以前に書き込まれたデータ、または要求された

新しい読み出しデータになります ( 「SYSMON DRP からの JTAG 読み出し」参照)。新しい JTAG DRP コマンドがシ

フトインされると、取得したデータは LSB から順に DO へシフトアウトされます。この 32 ビットワードの下位 16 ビットに JTAG DRP データが含まれます。上位 16 ビットは 0 に設定されます。

SYSMON DR へ複数の書き込みが発生する場合は、次の書き込みへ進む前に RTI ステートを追加して TAP コント

ローラーをアイドル状態 (TCK を数サイクル間) にさせる必要がある場合があります (図 3-6 参照)。必要な RTI ステート数は式 3-1 のようになります。式 3-1 から、 RTI アイドルステートが必要でなくなるのは、 FDRP_DCLK > 6 x FJTAG_TCK のときです。

式 3-1

ここで、

RTI = アービトレーションを完全に解消するために追加する必要がある RTI ステート数

FJTAG_TCK = JTAG で使用する TCK の周波数

FDRP_DCLK = SYSMON DRP インターフェイスで使用する DCLK の周波数


図 3-8: SYSMON DRP への JTAG 書き込み

TAP Controller States

TCK

TMS

TDI

TDO

0 9 0 3130

MSB

MSB MSB

MSB

LSB

LSB

LSB

LSB

Load IR with SYSMON_DRP instructions

Old Contents ofSYSMON_DRP DR shifted out

Old IR Contents

Write DRP Command shifted intoSYSMON_DRP DR

TLR TLR RTI RTI RTI RTIDRS DRSDRSIRS CIR CDR CDRSIR SIR SIR SIR SDR SDR SDRSDR SDREIR EDR UDRUIR

Idle between successiveWrites to allow DRP Write

operation to finish

X16733-042016

FDRP_DCLK18

---------------------FJ T AG_TCK

3 RTI+----------------------





SYSMON DRP からの JTAG 読み出し

図 3-9 に SYSMON DR 読み出しのタイミング図を示します。 IR には DR-scan 動作の SYSMON_DRP 命令が含まれる

必要があります。 SYSMON DRP からの JTAG 読み出しには 2 つのステップがあります。

最初に、 DRP 読み出し命令で SYSMON DR が読み出されます。この命令は、 Update-DR ステート中にアービタに転

送されます。次に、アービタは選択された DRP レジスタを読み出し、新たに読み込まれた 16 ビットのデータを格納

します。この動作を完了するには DCLK の数サイクル分の時間が必要です。

次の DR-scan の DR-capture 段階で、新たに読み出されたデータがアービタから SYSMON DR へ転送されます。この 16 ビットのデータ (32 ビットワードの下位 16 ビットに格納) は、その後、後続のシフト動作で TDO にシフトアウト

されます (図 3-9 参照)。タイミング図では、アービタが SYSMON DRP データをフェッチするのに十分な時間を確保

するために、最初の DR-scan 動作の最後で必要なアイドル状態の時間を示しています。

ただし DCLK 周波数が TCK よりも大幅に高速な場合は、これらのアイドル状態は不要です。

アービタが DRP-read 動作を完了する前に DR-scan 動作が実行されると、 DR-capture のときに SYSMON DR へ古い DRP データが転送されます。

すべての動作クロック周波数で確実な動作にするには、 Run-Test-Idle (RTI) ステートを最少 10 クロック挿入します。

複数の読み出しはパイプライン化できます (図 3-9 参照)。このようにすると、読み出しを SYSMON DR からシフト

アウトしながら、次の読み出し命令をシフトインできます。


図 3-9: SYSMON DRP からの JTAG 読み出し

TCK

TMS

TDI

TDO

0 3130

MSB

MSB

LSB

LSB

Old contents ofSYSMON DRP register

Read Command shifted intoSYSMON DRP register

0 3130

MSB

MSB

LSB

LSB

Result of DRP Readshifted out

Read Command shifted intoSYSMON DRP Register

RTIUIR RTI RTI RTI RTI RTI RTIDRS CDR SDR SDR SDRSDR SDR EDR UDR RTI DRS CDR SDR SDR SDRSDR SDR EDR UDR

Monitor DRP instructionspreviously shifted into IR

TAP Controller States

Idle to allow DRP Read to complete beforeshifting out result

Idle to allow DRP Read to complete beforeshifting out result

X16734-042016





JTAG DRP コマンド

DR-scan 中に 32 ビットの SYSMON DR へデータがシフトインすると、その内容に応じてアービタが SYSMON DRP の書き込み、読み出し、または NOP を実行します。図 3-10 に、 SYSMON DR へ読み込まれる JTAG DRP コマンドの

データ形式を示します。SYSMON DR の下位 16 ビット [15:0] には DRP レジスタデータが格納されます。読み出しお

よび書き込みの場合、アドレスビット SYSMON DR [25:16] には DRP ターゲットレジスタのアドレスが格納されま

す。コマンドビット SYSMON DR [29:26] は、書き込み、読み出し、または NOP の指定に使用します (表 3-11 参照)。

デバイスのコンフィギュレーション前に補助アナログ入力チャネルを有効にできるため、 PCB 上の外部アナログ電

圧を JTAG TAP 経由でモニターすることも可能です。補助チャネルを有効にするには、 DRP アドレス 02h に 0001h を書き込みます。このアドレスは、読み出し専用のステータスレジスタのアドレス空間内にあり、通常は VCCAUX 測定値結果を保持しますが、このアドレスへ書き込みを行うことにより補助入力が有効になります。この機能は、

コンフィギュレーション前のみ有効です。コンフィギュレーション後、これらの入力はデザインに明示的にインス

タンシエートされる必要があります。

JTAGBUSY

JTAGBUSY は、 JTAG TAP を介する DRP 処理の更新中にアクティブになります。 JTAG による SYSMON DR 処理が

完了後、この信号はリセットされます。 SYSMON DR への読み出し /書き込みはそれぞれ個別の処理として認識され

ます。 JTAGBUSY が High のときにインターコネクトポートから DRP アクセスを開始しようとすると、アービタが

インターコネクトロジック経由の読み出し /書き込み要求を待機させます。 DRDY 信号がアクティブになり、イン

ターコネクト処理が完了すると、 JTAGBUSY 信号は Low になります。次にインターコネクトロジック経由で DRP にアクセスする場合、最初のアクセスの DRDY 信号がアクティブになり、読み出し /書き込み完了が示されるまでア

クセスは開始されません。インターコネクトアクセスが既に実行中のときに JTAG DRP 処理を開始しようとすると、

インターコネクト処理完了後に JTAG 処理が実行されます。


図 3-10: SYSMON JTAG DRP コマンド

表 3-11: JTAG DRP コマンド

CMD[3:0] 動作

0 0 0 0 動作なし

0 0 0 1 DRP 読み出し

0 0 1 0 DRP 書き込み

- - - - 未定義

151625262931 30 0

MSB LSBSYSMON Data Register (SYSMON DR)

X X CMD[3:0] DRP Address [9:0] DRP Data [15:0]

X16735-041916





JTAGMODIFIED

DRP のレジスタへ JTAG 書き込みが行われた場合 (通常は JTAG 読み出しが頻繁に実行される ) は、コンフィギュレー

ションの変更可能性をアプリケーション (デバイス) に通知する必要があります。このため、 JTAG 書き込み後に JTAGMODIFIED 信号が High になります。その後の DRP 読み出し /書き込みによって、この信号はリセットされます。

JTAGLOCKED

JTAG を使用する場合、 DRP を一定期間占有してインターコネクトからのアクセスをロックアウトした方が簡単なこ

とがあります。これは、多数の DRP レジスタが JTAG TAP を介して変更された場合の診断に役に立ちます。

JTAGLOCKED 要求が発行されると、 JTAGLOCKED 信号がアクティブ (High) になります。この信号は、ポートが再

びロック解除されるまで High を保持します。 JTAGLOCKED 信号が High のときは、 DRP ポートを介して読み出し /書き込みが実行できません。 JTAGLOCKED 信号をアクティブにするには、 DRP アドレス 00h に 0001h を書き込み

ます。 DRP アドレス 00h へ 0000h を書き込むと JTAGLOCKED 信号をリセットできます。

JTAGLOCKED は、 DCLK が初めて接続された場合、または DCLK がアクティブではない状態から再びアクティブに

復帰した場合に、 DRP が読み出し /書き込み可能であることを示すためにも使用します。 DCLK がアクティブになっ

てから JTAGLOCKED が Low にディアサートするまでに、最大で DCLK の 18 サイクルを要する場合があります。

ヒント : SYSMON は、 DCLK の欠落が検知されると、自動的にオンチップのクロックオシレーターに切り替えます。

JTAG からの SYSMON リセット

ユーザーは JTAG インターフェイスを使用して SYSMON をリセットできます。DRP アドレス 03h に xxxxh (任意の 16 ビット値) を書き込むと、 SYSMON がリセットされます。 JTAG を使用したリセットは、 RESET ピンのパルスと

同じことです。

DRP I2C インターフェイス

SYSMONE1 を I2C スレーブデバイスとしてアドレス指定して、 SYSMONE1 DRP インターフェイスに読み出し /書き

込みアクセスできます。 I2C は標準の 2 線式バスで、多くのデバイスメーカーが採用しています。

重要: I2C ピンは、コンフィギュレーション前にアクティブになり、 SYSMON にアクセスできるようにします。

I2C_SCLK および I2C_SDA は双方向であるため、デバイスがコンフィギュレーションされる前に、すべての I2C 信号が出力される可能性があります。

SYSMONE1 は最大 400Kb/s の転送レートの高速モード (Fm) とスタンダードモード (Sm) をサポートしています。

低速インターフェイスに関してはクロックストレッチがビットレベルでサポートされているため、 I2C_SDA がセッ

トアップタイムを満たしていない場合、 I2C_SCLK は Low パルスを継続します。





注記:1. SMBALERT は、 PMBus のオプションのアラート信号です (SYSMONE4 でのみ使用可能)。

図 3-11 に示すように、 I2C シリアルクロック (I2C_SCLK) ラインおよび I2C シリアルデータ (I2C_SDA) ライン用に 2 つのパッケージピンが必要です。 Kintex UltraScale および Virtex UltraScale デバイスの場合、 SYSMONE1 は I2C_SCLK および I2C_SDA 専用の接続を使用します。 I2C_SCLK、 I2C_SCLK_TS、 I2C_SDA、および I2C_SDA_TS は、デザインの双方向バッファーに接続する必要があります。これらの専用 I2C 接続は、 FPGA ロジックにはアクセ

スできません。 UltraScale デバイスの SYSMONE1 ブロックの場合、内部で、または PROGRAM_B_0 のアサートに

よって非同期リセットがアサートされると、 SCL が最大 500ns 間 Low 駆動する可能性があります。

SYSMONE4 の場合、 I2C_SCLK、 I2C_SCLK_TS、 I2C_SDA、 I2C_SDA_TS、および SMBALERT_TS は、 FPGA ロジックに接続するか、専用配線を使用することができます。

重要: SYSMONE4 では、 GPIO を使用して I2C が接続されるため、コンフィギュレーションが完了すると I2C および PMBus のトランザクションはすべてリセットされます。

PMBus 電源システムプロトコル仕様をサポートしているアプリケーションの場合、 SYSMONE4 は PMBus 仕様に

従って SMBALERT 出力を追加します [参照 11]。このオプションピンは割り込みを出力し、 PMBus 仕様で定義され

ている ARA (アラート応答アドレス) をサポートしています。

重要: エラー状態が存在する間、 SMBALERT はアサートされ続けます。

DRP I2C インターフェイスをコンフィギュレーション後に使用する場合、 System Management Wizard を用いて、

SYSMONE1 で専用 I2C インターフェイスが適切に接続されるようにする必要があります。 SYSMONE4 の I2C_SDA (双方向) および I2C_SCLK (双方向) ポートは、最上位で接続する必要があります。 System Management Wizard は、制

御レジスタ 43h の I2C_EN ビットを High に設定します。

I2C に使用しない場合は、 I2C_SDA、 I2C_SCLK、および SMBALERT (SYSMONE4 のみ) の多目的パッケージピンを

汎用 I/O として使用できます。制御レジスタ 43h の I2C_EN ビットは、 Low に設定する必要があります。

ピン位置の詳細は、『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 1]を参照してください。


図 3-11: SYSMON の I2C DRP インターフェイス

I2C MasterI2C Slave

I2CSDA

I2CSCLK

VCC

SYSMON

I2C_SDAI2C_SDA_TS

I2C_SCLKI2C_SCLK_TS

SMBALERT_TS1

IOBUFI/O OI T

IOBUFI/O OI T

SMBALERT1 (Active Low)

VCC

VCCOBUFT

O TI

X16834-042016





パワーマネージメントバス転送 (SYSMONE4)SYSMONE4 ブロックでは、外部アクセスに PMBus プロトコルがサポートされています。図 3-12 および表 3-12 に、

利用可能なコマンドシーケンスとコマンドの説明を示します。


図 3-12: コマンドシーケンス

SM AM[6:0] WM CMDM[7:0] ACKSACKS SrM AM[6:0] RM ACKS D[7:0] PM

SM AM[6:0] WM CMDM[7:0] ACKSACKS D[7:0] ACKS D[15:8] ACKS PM

SM AM[6:0] WM CMDM[7:0] ACKSACKS SrM AM[6:0] RM ACKS D[7:0] PM

SM AM[6:0] WM CMDM[7:0] ACKSACKS D[7:0] ACKS PM

SM AM[6:0] WM CMDM[7:0] ACKSACKS PM

2-byteREAD

2-byteWRITE

1-byteREAD

1-byteWRITE

0-byteWRITE

ACKS D[15:8]

NACKM

NACKM

X18072-111416

表 3-12: コマンドの説明

コマンド説明

SM または SrM スタートまたはリピートスタート ( リピートスタートの前にストップはない) (マスターからスレーブへ)

AM[6:0] 7 ビットスレーブアドレス (マスターからスレーブへ)

CMDM[7:0] 8 ビット PMBus コマンドコード (表 3-13 参照)

ACKS 0、肯定応答 (スレーブからマスターへ)

ACKM 0、肯定応答 (マスターからスレーブへ)

NACKM 1、否定応答 (マスターからスレーブへ)

D[7:0] または D[15:0] ロジカルレジスタ /SYSMON DRP レジスタアドレス /SYSMON DRP レジスタデータ (表 3-13 参照)

PM ストップ (マスターからスレーブへ)





PMBus の例

例 1: SYSMON レジスタ (40h) への書き込み

1. SYSMON レジスタアドレス (D[7:0] = 40h、 D[15:8] = 00h) を選択し、コマンドコードを MFR_SPECIFIC_00 (CMDM[7:0] = D0h) として設定します。

2. コマンドコード MFR_SPECIFIC_01 (CMDM[7:0] = D1h) で、D[15:0] の適切な SYSMON DRP 設定 DI[15:0] を使用

して 40h へ書き込みを実行します。

例 2: SYSMON レジスタ (41h) の読み出し

1. SYSMON レジスタアドレス (D[7:0] = 41h、 D[15:8] = 00h) を選択し、コマンドコードを MFR_SPECIFIC_00 (CMDM[7:0] = D0h) として設定します。

2. コマンドコード MFR_SPECIFIC_01 (CMDM[7:0] = D1h) で、 D[15:0] からの DRP バス出力 DO[15:0] を使用して SYSMON 41h データの読み出しを実行します。


図 3-13: PMBus の例 1、ステップ 1 シーケンス


X18073-120216




X18073-120216




X18073-120216



SM AM[6:0] RM CMDM[7:0] ACKSACKS D[7:0] ACKS D[15:8] ACKS PM

X18417-120216





SYSMONE4 は、表 3-13 に記載されたコマンドをサポートします。

注記: 表 3-13 にリストされていないコードは予約されています。

表 3-13: PMBus 転送 (SYSMONE4) コマンド

コードコマンド説明トランザク

ションタイプ

ローカルレジスタ名/DRP アドレス

データバイト

(フォーマット ) 範囲

00h ページ

単一電源コマンドの電源を選択

します (範囲: ページ)。表 3-17 を参照してください。

読み出し

書き込みPMBUS_PAGE 1 共通

03h CLEAR_FAULT

すべてのステータスレジスタ内

の全フォルトビットを同時にク

リアします。それと同時に、デ

バイスは、 SMBALERT をアサー

トしている場合、 SMBALERT# 信号出力をディアサート (クリア

して解放) します。

書き込み ALL PMBUS STATUS REG 0 共通

19h CAPABILITY

ホストが PMBus の主要な機能 (つまり、 PEC のサポート、最

大バス速度、 SMBALERT のサ

ポート ) を識別できるようにし

ます。

読み出し PMBUS_CAPABILITY 1 共通

20h VOUT_MODEデバイスが出力電圧関連データ

に使用するデータフォーマッ

トを問い合わせます。

読み出し PMBUS_MODE 1 ページ

40h VOUT_OV_FAULT_LIMIT

出力過電圧エラーを引き起こす

過電圧値を設定します。読み出し

書き込み

動的

PAGE 設定によって

アドレス指定された電源の

上限しきい値レジスタ

2(LINEAR16)

ページ

44h VOUT_UV_FAULT_LIMIT出力低電圧エラーを引き起こす

低電圧値を設定します。読み出し

書き込み



下限しきい値レジスタ

2(LINEAR16)

共通

4Fh OT_FAULT_LIMIT温度超過エラー OT を示すデバ

イスの温度を設定します。

読み出し

書き込み53h

2(LINEAR11)

共通

51h OT_WARNING_LIMIT温度超過警告 ALM_OV[0] を示

すデバイスの温度を設定します。

読み出し

書き込み50h

2(LINEAR11)

共通

52h UT_WARNING_LIMIT低温警告 ALM_UV[0] を示すデ

バイスの温度を設定します。

読み出し

書き込み54h

2(LINEAR11)

共通

53h UT_FAULT_LIMIT低温エラー UT を示すデバイス

の温度を設定します。

読み出し

書き込み57h

2(LINEAR11)

共通

78h STATUS_BYTE 最も重大なエラーのサマリを含

む 1 バイトの情報を返します。読み出し

PMBUS_STATUS_WORD [7:0] の下位バイト

1 共通

79h STATUS_WORDデバイスのエラー状態のサマ

リを含む 2 バイトの情報を返し

ます。

読み出し PMBUS_STATUS_WORD 2 共通

7Ah STATUS_VOUTVOUT のステータスを表す 1 バイトを返します。

読み出し

書き込みPMBUS_STATUS_VOUT 1 ページ

7Dh STATUS_TEMPERATURE温度のステータスを返します。読み出し

書き込みPMBUS_STATUS_TEMP 1 共通





7Eh STATUS_CML通信、ロジック、およびメモリ

のステータスを返します。

読み出し

書き込みPMBUS_STATUS_CML 1 共通

8Bh READ_VOUT

実際に測定された (コマンドで設

定された値ではない) 出力電圧を LINEAR16 形式で返します。

読み出し

動的



電圧レジスタ

2(LINEAR16)

ページ

8Dh READ_TEMPERATURE_1温度の測定値を返します。

読み出し 00h2

(LINEAR11)共通

98h PMBUS_REVISIONデバイスが適合する PMBus のリビジョンを格納または読み出

します。

読み出し SYSMONE4_PMBUS_

REVISION1 共通

99h MFR_ID パーツのメーカー ID の設定ま

たは読み出しに使用されます。

ブロック

読み出し mfr_id_ff 3 共通

9Ah MFR_MODEL パーツのメーカーモデル番号

の読み出しに使用されます。

ブロック

読み出しmfr_model_ff 2 共通

9Bh MFR_REVISIONメーカーのリビジョン番号の

設定または読み出しに使用さ

れます。

ブロック

読み出しmfr_revision_ff 2 共通

D0h MFR_SPECIFIC_00

(MFR_SELECT_REG) コンフィ

ギュレーションレジスタおよ

びシーケンスレジスタをプロ

グラムするためのメーカー固有

のコマンド。 DRP レジスタアドレスの選択に使用されます。

読み出し

書き込みpmbus_page_r_ff 2 共通

D1h MFR_SPECIFIC_01

(MFR_ACCESS_REG) 選択され

たレジスタに対してデータを読

み出しまたは書き込みます。

読み出し

書き込み

動的



電圧レジスタ

2 共通

D2h MFR_SPECIFIC_02

(MFR_READ_VOUT_MAX) メーカー固有のコマンド。選択

された電源に関して記録された

最大値を読み出します。

読み出し

動的



最大値のレジスタ

2(LINEAR16)

ページ

D3h MFR_SPECIFIC_03

(MFR_READ_VOUT_MIN) メー

カー固有のコマンド。選択され

た電源に関して記録された最小

値を読み出します。

読み出し

動的



最小値のレジスタ

2(LINEAR16)

ページ

D5h MFR_SPECIFIC_05

(MFR_ENABLE_VUSER_HRANGE)ユーザーがメモリセル設定で

定義した vuser_en_hrange_pmbus[3:0] の内容を読み出します。

読み出し vuser_en_hrange_ff 1 共通

表 3-13: PMBus 転送 (SYSMONE4) コマンド (続き)


ションタイプ


データバイト






SYSMONE4 は、コマンド、LINEAR16 コマンド (PMBus フォーマットを使用する電圧)、LINEAR11 コマンド (PMBus フォーマットを使用する温度)、および 1 ～ 3 バイトの転送に応じて、さまざまなデータフォーマットをサポートし

ています。このセクションでは、 SYSMONE4 でのさまざまなデータフォーマットの使用方法について説明します。

さらに、サンプルファイルの TCL スクリプトに LINEAR11 と LINEAR16 の計算例は含まれています。 Vivado ハード

ウェアマネージャーを使用して温度または電源電圧を読み出した場合、 LINEAR11 または LINEAR16 の値も表示さ

れます。

式 3-2 に示されるように、 LINEAR16 は 16 ビットの符号なし値に基づいています。

式 3-2

たとえば、 VOUT_OV_FAULT_LIMIT を 0.979V に設定するには、 3EA8h をコード 41h に書き込みます。表 3-14 より、上位バイトは 3E、下位バイトは A8h です。 VOUT_UV_FAULT_LIMIT を 0.922V に設定するには、 3B02h をコード 44h に設定します。

重要: 6V 範囲センサーの LINEAR16 値は、 4V を超えてはいけません。このレベルを超えた値を LINEAR16 に書き込

むことは不可能であり、 I2C または DRP インターフェイスを使用して以前に高い値が書き込まれている場合は、

PMBus の読み出しによって 4V に戻ります。

LINEAR フォーマット設定は、 VOUT_MODE コマンド (コード 20h) を使用して読み出すこともできます。表 3-15 に示すように、 8 ビットデータには、 3 ビットのモード設定 ( リニアの場合は 000b) および 5 ビットの指数設定が含ま

れています。

SYSMONE4 の場合、式 3-3 を使用して PMBus コマンドの温度値を求めます。

式 3-3

D6h MFR_SPECIFIC_06

(MFR_READ_TEMP_MAX) メーカー固有のコマンド。ロー

カル温度チャネルの記録された

最大値を読み出します。

読み出し 20h2

(LINEAR11)共通

D7h MFR_SPECIFIC_07

(MFR_READ_TEMP_MIN) メーカー固有のコマンド。ロー

カル温度チャネルの記録された

最小値を読み出します。

読み出し 24h2

(LINEAR11)共通

表 3-13: PMBus 転送 (SYSMONE4) コマンド (続き)


ションタイプ


データバイト


表 3-14: LINEAR16 データ

上位バイト下位バイト

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

M (16 ビット、符号なし )

L INEAR16 M 2 14–=

表 3-15: VOUT_MODE データバイト (コード 20h)

モード (リニア) 指数 (–14)

7 6 5 4 3 2 1 0

0 0 0 1 0 0 1 0

L INEAR11 M 2N=





LINEAR11 の場合、表 3-16 に示すように、M は 11 ビットの 2 の補数値です。N は 5 ビットの 2 の補数の指数値です。

たとえば、 N = 00h および M = 50h (0050h) を使用すると、温度は 80℃ に設定されます。 N = 00h および M = 7ECh (07ECh) を使用すると、温度は -20℃ に設定されます。温度を 80.125℃ に設定するには、 N = 1Dh および M = 281h (EA81h) を設定します。

I2C および PMBus が DRP レジスタ値にアクセスできるため、一部のデータは元の DRP レジスタのフォーマットで格

納されます。たとえば、 MFR_SPECIFIC_04 (D4h) は DADDR = 70h にアクセスします。このように、 VCCINT 電圧は、

電源センサーの伝達曲線に従います。違いを強調するために、 0.979V (LINEAR16 = 3EA8h) について考えます。電源

センサーからの 16 ビット値は次のようになります。

16 ビットの ADC コード = 0.979 x 65536 / 3

= 538Ah

特定の電源に固有のコマンドは、 PAGE 範囲を使用して一覧表示されます。表 3-17 を参照してください。

表 3-16: LINEAR11 データ

上位バイト下位バイト

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

N (5 ビット、 2 の補数) M (11 ビット、 2 の補数)

表 3-17: PAGE アドレスおよび電源

PAGE アドレス電源 ADC チャネル

01h VCCINT 1

02h VCCAUX 2

06h VCCBRAM 6

0Dh VCC_PSINTLP 13

0Eh VCC_PSINTFP 14

0Fh VCC_PSAUX 15

20h VUSER0 32

21h VUSER1 33

22h VUSER2 34

23h VUSER3 35

FFhすべての電源 (CLEAR_FAULT) すべて





したがって、 VCCINT、 VCCAUX、および VCCBRAM 電圧を読み出すには、表 3-18 に示したシーケンスが必要です。

注記: PMBus コマンドに関するその他の詳細は、情報が入手可能になりしだい提供されます。 PMBus の一般的な情

報については、 PMBus 仕様 [参照 11] を参照してください。

I2C 読み出し /書き込み転送

制御/ステータスレジスタには、 I2C 書き込み/読み出し転送を利用してアクセスできます。 I2C は、最下位のバイト

から順にバイト単位でデータを転送します。バイト内では、図 3-17 に示すように MSB が最初に転送されます。

I2C はオープンコレクター信号を使用しており、 I2C_SDA 上で双方向のデータ転送が可能です。図 3-17 に、

I2C_SDA と I2C_SCLK を使用して SYSMONE1 DRP への書き込みを送信する方法を示します。 I2C_SDA は双方向で

あるため、マスターとスレーブが交替で I2C インターフェイスを制御しながら転送が実行されます。データは 8 ビットずつ送信され、受信側デバイスからは 8 ビットごとに ACK が返されます。マスターデバイスがストップコマンドを発行すると転送が終了します。

表 3-18: VCCINT、 VCCAUX、および VCCBRAM のデータの読み出しと書き込み

コード書き込みデータ読み出しデータ説明

00h 01 PAGE を VCCINT に設定

8Bh LINEAR16 VCCINT 電圧 (LINEAR16) を読み出し

00h 02 PAGE を VCCAUX に設定

8Bh LINEAR16 VCCAUX 電圧 (LINEAR16) を読み出し

00h 06 PAGE を VCCBRAM に設定

8Bh LINEAR16 VCCBRAM 電圧 (LINEAR16) を読み出し


図 3-17: SYSMONE1 I2C DRP 書き込み

Denise: see PPT file attached to the graphic request for addition to this

waveform. Also, please make edits I’ve added below.

SM AM[6:0] WM DM[7:0] ACKSACKS DM[15:8] ACKS DM[23:16] ACKS DM[31:24] PM

X16835-081716


図 3-18: SYSMONE1 I2C DRP 読み出し

SM AW[6:0] WM DM[7:0] ACKSACKS DM[15:8] ACKS DM[23:16] ACKS DM[31:24] ACKS SrM AM[6:0] RM ACKS DS[7:0] ACKM DS[15:8] NACKM PM

X16837-111516





ステータス /制御レジスタからの読み出しは、図 3-18 に示した複合フォーマット転送で実行します。 32 ビットの DRP コマンドを書き込んだ後、リピートスタートコマンドを送信してから読み出しコマンドを送信します。する

と、 SYSMONE1 に転送の制御が移り、 SYSMONE1 からマスターへデータを返します。マスターは、転送に対して ACK を返した後、ストップコマンドを発行して転送を終了します。

I2C スレーブアドレスの割り当て

I2C スレーブアドレスは、次の方法で設定できます。

• 電源投入シーケンス中に専用のアナログ入力チャネル VP/VN の電圧を使用する (コンフィギュレーション前/コンフィギュレーション後) 。

• I2C_OR = 1 に設定し、レジスタ 43h の I2C_A[6:0] に任意の I2C スレーブアドレスを書き込む (コンフィギュ

レーション後のみ)。

電源投入時のスレーブアドレスを設定するために、 INIT_B のリリース時に、 VCCAUX を分圧する抵抗分割回路 (図 3-19 参照) によって設定される VP/VN 入力での最初の電圧が測定されて I2C Addr Meas (38h) 内に記録されます。

最初の測定値のみ記録されます。したがって、 INIT_B がリリースされる時点までに VCCADC が安定している必要が

あります。外部基準電圧を使用している場合は、 VREF も安定している必要があります。表 3-20 に示すように、上位 4 ビットがデコードされて、 I2C スレーブアドレスが生成されます。最初の変換以降は、 VP/VN チャネルを通常動作

に使用でき、それによって I2C スレーブアドレスに影響が及ぶことはありません。

表 3-19: SYSMONE1 および SYSMONE4 I2C DRP ラベルの説明

読み出しコマンド説明

AM[6:0] 7 ビット I2C スレーブアドレス – マスターからスレーブへ

R/WM 読み出し (1)/書き込み (0) コマンド – マスターからスレーブへ

DM[31:0] 32 ビット DRP 読み出しコマンド – マスターからスレーブへ

DS[15:0] 16 ビット DRP 読み出しデータ – スレーブからアスターへ (表 3-11 に示す同じコマンドを使用)

ACKM 肯定応答 (ACK) – マスターからスレーブへ

ACKS 肯定応答 (ACK) – スレーブからマスターへ

NACKM 否定応答 (NACK) – マスターからスレーブへ

SM スタートコマンド – マスターからスレーブへ

SrM リピートスタートコマンド – マスターからスレーブへ

PM ストップコマンド – マスターからスレーブへ





表 3-20 に、 1.8V VCCAUX を必要な専用入力電圧に分圧した R1 と R2 の割合を示します。正確な抵抗値は、システム

要件によって異なります。リーク電流の影響を最小限にするため、抵抗値はできるだけ低く抑えることが理想的で

す。どのくらい低い抵抗値が許容されるかは、最終的に抵抗分割ネットワークの消費電力で決定されます。 PMBus がさまざまな機能を必要とするため、 SYSMONE4 のアドレスには、 I2C および PMBus 用のアドレスが含まれていま

す。 7 ビットアドレス内の 3 番目の LSB は、 PMBus アドレスの上位である必要があります。これは、 I2C_OR ビッ

トを使用してアドレスを設定する場合にも当てはまります。したがって、 PMBus アドレスは自動的に xxx_x1xx にな

り、 Ì2C アドレスは xxx_x0xx になります。


図 3-19: I2C スレーブアドレス用の推奨される SYSMON ピン配置(コンフィギュレーション前またはコンフィギュレーション後 (I2C_OR = 0))

表 3-20: I2C スレーブアドレス (I2C_OR = 0) の推奨される抵抗値

推奨R1、 R2

I2C Addr MeasD[15:12] 38H

I2C スレーブアドレス(I2C_OR = 0)

PMBus アドレス(I2C_OR = 0)

SYSMONE1 (X0Y0)、 SYSMONE4 (X0Y0)-SLR0 SYSMONE4 (X0Y0)

R2 = R1 * 5/283、またはグランドに

プルダウン0 011_0010 011_0110

R2 = R1 * 15/273 1 000_1011 000_1111

R2 = R1 * 25/263 2 001_0011 001_0111

R2 = R1 * 35/253 3 001_1011 001_1111

R2 = R1 * 45/243 4 010_0011 010_0111

R2 = R1 * 55/233 5 010_1011 010_1111

R2 = R1 * 65/223 6 011_0011 011_0111

R2 = R1 * 75/213 7 011_1011 011_1111

R2 = R1 * 85/203 8 100_0011 100_0111

R2 = R1 * 95/193 9 100_1011 100_1111

R2 = R1 * 105/183 A 101_0011 101_0111

R2 = R1 * 115/173 B 101_1011 101_1111

VCCAUX = 1.8V

R2

R1

Filter VCCAUX Supply

Analog Ground

VREFP

(internal only)

VCCADC

VREFN GNDADC

VP

VN

Ferrite bead for high

frequency noise isolation

470 nF100 nF

ADC

VP = 1.8 * R2(R1+R2)

X16841-042016





R2 = R1 * 125/163 C 110_0011 110_0111

R2 = R1 * 135/153 D 110_1011 110_1111

R2 = R1 * 145/143 E 111_0011 111_0111

R2 = R1 * 155/133 F 011_1010 011_1110



プルダウン0 100_0011 100_0111

R2 = R1 * 15/273 1 100_1011 100_1111

R2 = R1 * 25/263 2 101_0011 101_0111

R2 = R1 * 35/253 3 101_1011 101_1111

R2 = R1 * 45/243 4 110_0011 110_0111

R2 = R1 * 55/233 5 110_1011 110_1111

R2 = R1 * 65/223 6 111_0011 111_0111

R2 = R1 * 75/213 7 011_1010 011_1110

R2 = R1 * 85/203 8 011_0010 011_0110

R2 = R1 * 95/193 9 000_1011 000_1111

R2 = R1 * 105/183 A 001_0011 001_0111

R2 = R1 * 115/173 B 001_1011 001_1111

R2 = R1 * 125/163 C 010_0011 010_0111

R2 = R1 * 135/153 D 010_1011 010_1111

R2 = R1 * 145/143 E 011_0011 011_0111

R2 = R1 * 155/133 F 011_1011 011_1111



プルダウン0 011_0000 011_0100

R2 = R1 * 15/273 1 000_1001 000_1101

R2 = R1 * 25/263 2 001_0001 001_0101

R2 = R1 * 35/253 3 001_1001 001_1101

R2 = R1 * 45/243 4 010_0001 010_0101

R2 = R1 * 55/233 5 010_1001 010_1101

R2 = R1 * 65/223 6 011_0001 011_0101

R2 = R1 * 75/213 7 011_1001 011_1101

R2 = R1 * 85/203 8 100_0001 100_0101

R2 = R1 * 95/193 9 100_1001 100_1101

R2 = R1 * 105/183 A 101_0001 101_0101

R2 = R1 * 115/173 B 101_1001 101_1101

表 3-20: I2C スレーブアドレス (I2C_OR = 0) の推奨される抵抗値 (続き)

推奨R1、 R2








たとえば、一部のザイリンクスの評価キットでは、 Vp の抵抗分割回路は実質的にはグランドに接続された R2 抵抗

のみを使用して接地されます (R1 は使用されないままになる )。その結果、最初の変換で SYSMON の測定値が 0V になるため、 D[15:12] = 0000 になります (I2C Addr Meas DADDR = 38h)。表 3-20 から、 I2C スレーブアドレスは 0110010 (32h) です。

R2 = R1 * 125/163 C 110_0001 110_0101

R2 = R1 * 135/153 D 110_1001 110_1101

R2 = R1 * 145/143 E 111_0001 111_0101

R2 = R1 * 155/133 F 011_1000 011_1100



プルダウン0 100_0001 100_0101

R2 = R1 * 15/273 1 100_1001 100_1101

R2 = R1 * 25/263 2 101_0001 101_0101

R2 = R1 * 35/253 3 101_1001 101_1101

R2 = R1 * 45/243 4 110_0001 110_0101

R2 = R1 * 55/233 5 110_1001 110_1101

R2 = R1 * 65/223 6 111_0001 111_0101

R2 = R1 * 75/213 7 011_1000 011_1100

R2 = R1 * 85/203 8 011_0000 011_0100

R2 = R1 * 95/193 9 000_1001 000_1101

R2 = R1 * 105/183 A 001_0001 001_0101

R2 = R1 * 115/173 B 001_1001 001_1101

R2 = R1 * 125/163 C 010_0001 010_0101

R2 = R1 * 135/153 D 010_1001 010_1101

R2 = R1 * 145/143 E 011_0001 011_0101

R2 = R1 * 155/133 F 011_1001 011_1101

表 3-20: I2C スレーブアドレス (I2C_OR = 0) の推奨される抵抗値 (続き)

推奨R1、 R2








電源投入時の I2C スレーブアドレスを使用する場合 (I2C_OR = 0 に設定され、コンフィギュレーション前またはコン

フィギュレーション後に利用可能)、次のオプションのいずれかを実行して、 I2C スレーブアドレスが適切にデコー

ドされるようにします。

• VCCADC は VCCAUX から分圧して、 VREFP を ADCGND へ接続してオンチップ基準電圧オプションを使用する。

• VCCINT、 VCCAUX、 VCCO_0、 VCCBRAM、 VCCAUX_IO、および VCCINT_IO がパワーオンリセットを完了する前に VCCADC、 VREF (VREFP/VREFN) を安定させる (パワーオンリセットの詳細は、『Kintex UltraScale FPGA データ

シート : DC 特性および AC スイッチ特性』 (DS892) [参照 7]、『Virtex UltraScale FPGA データシート : DC 特性およ

び AC スイッチ特性』 (DS893) [参照 7]、および『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 4] 参照)。

• VCCADC、VREF、および VP/VN が予想する DC レベルに到達するまで INIT_B を Low にアサートしたままにする。

• VCCADC、 VREF、および VP/VN が予想する DC レベルに到達した後、 PROGRAM_B を Low にアサートして、新

しいコンフィギュレーションシーケンスを開始する。

I2C_OR でスレーブアドレスを設定するには、 I2C_OR = 1 に設定し、制御レジスタ 43h の I2C_A アドレスに I2C アドレスを書き込みます。 I2C_A 値がスレーブアドレスとして使用されます。オーバーライドアドレスとオーバーラ

イドイネーブルは、コンフィギュレーション前に DRP JTAG で設定するか、コンフィギュレーションビットスト

リームで設定するか、コンフィギュレーション後に DRP ポートまたは JTAG を使用して設定できます。




第 4 章

SYSMON の動作モードSYSMON を使用すると、オンチップ温度センサー、オンチップ電源センサー、専用アナログ入力 (VP/VN)、補助ア

ナログ入力、およびユーザー電源などのさまざまなアナログ信号をデジタル化できます。 SYSMON には、デザイン

で使用するアナログ信号を選択するために、複数の動作モードがあります (表 3-8 参照)。

デフォルトモードの場合、 SYSMON はオンチップセンサーを変換します。デフォルトモードは、 SYSMON がデザ

インにインスタンシエートされていない場合でも利用できます。このモードは、キャリブレーションとオンチップオシレーターを使用して、温度、 VCCINT、 VCCAUX、および VCCBRAM を自動的に測定します。

シングルチャネルモードの場合、 1 つの制御レジスタを使用してアナログチャネルを選択します。制御レジスタへ

の書き込みによって、デザインは異なるアナログチャネルを選択できます。外部マルチプレクサーを使用する場合、

シングルチャネルモードはシングルアナログ入力を使用して複数のアナログ信号を読み込むことができます。

自動チャネルシーケンサーモードの場合、複数の制御レジスタで使用するアナログ信号を選択します。その後、

シーケンサーが選択したアナログ信号を順番に変換し、変換が完了すると、ステータスレジスタが更新されます。




第 4 章: SYSMON の動作モード

シングルチャネルモード

このモードは、制御レジスタ 41h のビット SEQ3 ～ SEQ0 を 0011 に設定すると有効になります (表 3-8 参照)。この

モードを使用する場合、制御レジスタ 40h のビット CH5 ～ CH0 に書き込んで A/D 変換するチャネルを指定します。

アナログ入力モード (BU) やセトリング時間 (ACQ) などのシングルチャネルモードのさまざまな設定も、この制御

レジスタ 40h に書き込んで指定します。多数のチャネルをモニターする必要があるアプリケーションの場合、マイ

クロプロセッサやほかのコントローラーへの負荷が著しく大きくなる可能性があります。この動作を自動化するた

めに、自動チャネルシーケンサーという機能が用意されています。

自動チャネルシーケンサー

自動チャネルシーケンサーは、多数のチャネル (オンチップセンサーと外部入力) を使用する、定義済みの動作モー

ドを設定します。シーケンサーは、次に変換するチャネルの選択、平均化、アナログ入力チャネルの設定、取得に

必要なセトリング時間の設定、ステータスレジスタへの結果の格納を自動的に実行します。これらの設定が必要な

のは一度のみです。シーケンサーモードはコンフィギュレーションレジスタ 1 の SEQ3、 SEQ2、 SEQ1、 SEQ0 ビッ

トへの書き込みによって設定します (表 3-8 参照)。

チャネルシーケンサー機能をインプリメントするには、 13 個の制御レジスタ (46h ～ 4Fh および 7Ah ～ 7Ch) を使

用します (SYSMONE4 用)。「制御レジスタ」の次のセクションを参照してください。

• ADC チャネル選択レジスタ (46h、 48h、 49h)

• 低速チャネル選択レジスタ (7Ah、 7Bh、 7Ch)

• ADC チャネル平均化 (47h、 4Ah、 4Bh)

• ADC チャネルアナログ入力モード (4Ch、 4Dh)

• ADC チャネルセトリング時間 (4Eh、 4Fh)





ADC チャネル選択レジスタ (46h、 48h、 49h)ADC チャネル選択レジスタは、自動チャネルシーケンサーで各チャネルを有効にするか無効にするかを設定しま

す。これらのレジスタのビット定義を表 4-1 および表 4-2 に示します。これらの 16 ビットレジスタによって、各

ビットに対応するチャネルが有効または無効になります。ビットをロジック 1 に設定すると、シーケンス内の特定

チャネルが有効になります。表 4-2 ではシーケンスの実行順も示します。

表 4-1: シーケンサーレジスタ (チャネル選択)DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0

X X X X X X X X X X X X CHSEL_USER3

CHSEL_USER2

CHSEL_USER1

CHSEL_USER0

SEQCHSEL0 (46h)

X CHSEL_BRAM_AVG

CHSEL_VREFN

CHSEL_VREFP

CHSEL_VpVn

CHSEL_AUX_AVG

CHSEL_INT_AVG

CHSEL_TEMP

CHSEL_VCC_PSAUX

CHSEL_VCC_PSINTFP

CHSEL_VCC_PSINTLP

X X X X CHSEL_SYSMON_CAL

SEQCHSEL1 (48h)

CHSEL_AUX15

CHSEL_AUX14

CHSEL_AUX13

CHSEL_AUX12

CHSEL_AUX11

CHSEL_AUX10

CHSEL_AUX9

CHSEL_AUX8

CHSEL_AUX7

CHSEL_AUX6

CHSEL_AUX5

CHSEL_AUX4

CHSEL_AUX3

CHSEL_AUX2

CHSEL_AUX1

CHSEL_AUX0

SEQCHSEL2 (49h)

表 4-2: シーケンサーレジスタ (チャネル選択) のビット定義

名前

シーケンス番号

ADC チャネル CH[5:0] 説明

SYSMONE1

SYSMONE4(Kintex

UltraScale+Virtex

UltraScale+)

SYSMONE4(Zynq

UltraScale+ MPSoC)

CHSEL_SYSMON_CAL

1 1(1) 1(1) 001000 (8)

シーケンサーでシステムモニ

ターキャリブレーションを有効

にします (High)。キャリブレー

ションの有効化は、 SYSMONE1 に対してのみ適用されます。

SYSMONE4 の場合、キャリブ

レーションは自動的に低速シー

ケンスとなり、より低いラインレートで動作するように設定で

きます。

CHSEL_VCC_PSINTLPN/A N/A 1 001101 (13)

シーケンサーでオンチップ VCC_PSINTLP を有効にします (High)。

CHSEL_VCC_PSINTFPN/A N/A 2 001110 (14)

シーケンサーでオンチップ VCC_PSINTFP を有効にします (High)。

CHSEL_VCC_PSAUXN/A N/A 3 001111 (15)

シーケンサーでオンチップ VCC_PSAUX を有効にします (High)。

CHSEL_TEMP2 1 4 000000 (0) シーケンサーでオンチップ温度

を有効にします (High)。

CHSEL_INT_AVG3 2 5 000001 (1) シーケンサーでオンチップ

VCCINT を有効にします (High)。

CHSEL_AUX_AVG4 3 6 000010 (2) シーケンサーでオンチップ

VCCAUX を有効にします (High)。





CHSEL_VpVn5 4 7 000011 (3)

シーケンサーで専用アナログ

入力の VP、 VN を有効にします (High)。

CHSEL_VREFP6 5 8 000100 (4) シーケンサーで VREFP を有効に

します (High)。

CHSEL_VREFN7 6 9 000101 (5) シーケンサーで VREFN を有効に

します (High)。

CHSEL_BRAM_AVG8 7 10 000110 (6)

シーケンサーでオンチップ VCCBRAM を有効にします (High)。

CHSEL_AUX0 に対する CHSEL_AUX15 24 ～ 9 23 ～ 8 26 ～ 11

011111 ～ 010000

(31 ～ 16)

シーケンサーで補助チャネルを

有効にします (High)。

CHSEL_USER0 に対する CHSEL_USER3 28 ～ 25 27 ～ 24 30 ～ 27

100011 ～ 100000

(35 ～ 32)

シーケンサーで VUSER 電源を

有効にします (High)。

注記:1. 低速チャネルシーケンサーでは、キャリブレーションはデフォルトでオンになっています。高速シーケンスで有効になる場合は、低速

シーケンスに優先します。

表 4-2: シーケンサーレジスタ (チャネル選択) のビット定義 (続き)

名前

シーケンス番号

ADC チャネル CH[5:0] 説明

SYSMONE1

SYSMONE4(Kintex

UltraScale+Virtex

UltraScale+)

SYSMONE4(Zynq

UltraScale+ MPSoC)





低速チャネル選択レジスタ (7Ah、 7Bh、 7Ch)低速チャネル選択レジスタは、低速シーケンスのチャネルを有効にするか無効にするかを設定します (SYSMONE4 のみ)。これらのレジスタのビット定義を表 4-3 および表 4-4 に示します。これらの 16 ビットレジスタによって、各

ビットに対応するチャネルが有効または無効になります。ビットをロジック 1 に設定すると、シーケンス内の特定

チャネルが有効になります。低速シーケンスの動作の詳細は、「連続シーケンスモード (低速シーケンス - SYSMONE4)」を参照してください。

表 4-3: シーケンサーレジスタ (低速チャネル選択)DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0

XSLOW_BRAM

SLOW_VREFN

SLOW_VREFP

SLOW_VpVn

SLOW_AUX_AVG

SLOW_INT_AVG

SLOW_TEMP

SLOW_VCC_PSAUX

SLOW_VCC_PSINTFP

SLOW_VCC_PSINTLP

X X X XSLOW_SYSMON

SLOWCHSEL(7Ah)

SLOW_AUX15

SLOW_AUX14

SLOW_AUX13

SLOW_AUX12

SLOW_AUX11

SLOW_AUX10

SLOW_AUX9

SLOW_AUX8

SLOW_AUX7

SLOW_AUX6

SLOW_AUX5

SLOW_AUX4

SLOW_AUX3

SLOW_AUX2

SLOW_AUX1

SLOW_AUX0

SLOWCHSEL(7Bh)

X X X X X X X X X X X X SLOW_USER3

SLOW_USER2

SLOW_USER1

SLOW_USER0

SLOWCHSEL2(7Ch)

表 4-4: シーケンサーレジスタ (低速チャネル選択) のビット定義

名前説明

SLOW_SYSMON システムモニターキャリブレーションの低速シーケンスを有効にします (SYSMONE4 のみ)。

VCC_PLINTLP シーケンサーでオンチップ VCC_PSINTLP を有効にします (High)。

VCC_PSINTFP シーケンサーでオンチップ VCC_PSINTFP を有効にします (High)。

VCC_PSAUX シーケンサーでオンチップ VCC_PSAUX を有効にします (High)。

SLOW_TEMP オンチップ温度の低速シーケンスを有効にします。

SLOW_INT_AVG オンチップ VCCINT の低速シーケンスを有効にします。

SLOW_AUX_AVG オンチップ VCCAUX の低速シーケンスを有効にします。

SLOW_VpVn 専用アナログ入力 VP 、 VN の低速シーケンスを有効にします。

SLOW_VREFP VREFP (1.25V) の低速シーケンスを有効にします。

SLOW_VREFN VREFN (0V) の低速シーケンスを有効にします。

SLOW_BRAM オンチップ VCCBRAM の低速シーケンスを有効にします。

SLOW_AUX0 に対する SLOW_AUX15 補助チャネルの低速シーケンスを有効にします。

SLOW_USER0 に対する SLOW_USER3 VUSER 電源の低速シーケンスを有効にします。





ADC チャネル平均化 (47h、 4Ah、 4Bh)ADC チャネル平均化レジスタは、シーケンス内のチャネルの平均化を有効または無効にします。平均化チャネルで

の計測結果は、 16、 64、 256 サンプルを使用して生成されます。平均化するサンプル数は、コンフィギュレーションレジスタ 0 の AVG1 と AVG0 ビットによって選択します ( 「制御レジスタ」参照)。これらレジスタのビット割り当て

もチャネル選択レジスタと同様で、表 4-5 と表 4-6 に示すとおりです。

平均化は、シーケンス内の各チャネルに対して個別に選択できます。シーケンス内の一部のチャネルに対して平均

化を有効にした場合、 AVG1 および AVG0 ビットで選択したサンプル数に対する平均化が完了した後にのみ、 EOS 信号がパルスします (表 3-7 参照)。平均化が無効のチャネルでは、シーケンサーの 1 巡ごとにステータスレジスタが更

新されます。これに対して平均化が有効なチャネルでは、ステータスレジスタは平均化の完了時にのみ更新されま

す。シーケンスの例として、温度と VPVN を測定し、 VPVN については 16 サンプルの平均化が有効な場合を考えま

す。シーケンスは、キャリブレーション、温度、キャリブレーション、温度、 VPVN 温度、 VPVN、 ...、温度、 VPVN となり、温度ステータスレジスタは変換ごとに更新されます。一方、 VPVN のステータスレジスタは 16 回の変換の

平均後に更新されます。

SYSMONE1 で CAVG がロジック 0 に設定され、キャリブレーションチャネルに対して平均化が有効な場合は ( 「制御レジスタ」参照)、シーケンスの 1 巡目の終了時点で係数が更新されます。次に係数レジスタが更新されるまでに

は 16 回の変換が必要です。この場合の平均化の対象は 16 サンプルで固定です。 SYSMONE4 では、キャリブレー

ションがシーケンスで常に有効であり、 16 回の変換で常に平均化されます。

表 4-5: シーケンサーレジスタ (平均化)DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0

X X X X X X X X X X X X AVG_USER3

AVG_USER2

AVG_USER1

AVG_USER0

SEQAVG0 (47h)

X AVG_BRAM_AVG

X X AVG_VpVn

AVG_AUX_AVG

AVG_INT_AVG

AVG_TEMP

AVG_VCC_PSAUX

AVG_VCC_PSINTFP

AVG_VCC_PSINTLP

X X X X X SEQAVG1 (4Ah)

AVG_AUX15

AVG_AUX14

AVG_AUX13

AVG_AUX12

AVG_AUX11

AVG_AUX10

AVG_AUX9

AVG_AUX8

AVG_AUX7

AVG_AUX6

AVG_AUX5

AVG_AUX4

AVG_AUX3

AVG_AUX2

AVG_AUX1

AVG_AUX0

SEQAVG2 (4Bh)

表 4-6: シーケンサーレジスタ (平均化) のビット定義

名前説明

AVG_VCC_PSINTLP オンチップ VCC_PSINTLP の平均化を有効にします (High)。

AVG_VCC_PSINTFP オンチップ VCC_PSINTFP の平均化を有効にします (High)。

AVG_VCC_PSAUX オンチップ VCC_PSAUX の平均化を有効にします (High)。

AVG_TEMP オンチップ温度の平均化を有効にします (High)。

AVG_INT_AVG 平均オンチップ VCCINT の平均化を有効にします (High)。

AVG_AUX_AVG 平均オンチップ VCCAUX の平均化を有効にします (High)。

AVG_VpVn 専用アナログ入力 VP、 VN の平均化を有効にします (High)。

AVG_BRAM_AVG 平均オンチップ VCCBRAM の平均化を有効にします (High)。

AVG_AUX0 に対する AVG_AUX15

補助チャネルの平均化を有効にします (High)。

AVG_USER0 に対する AVG_USER3

VUSER 電源の平均化を有効にします (High)。





ADC チャネルアナログ入力モード (4Ch、 4Dh)これらのレジスタは、 ADC チャネルを自動シーケンスで単極または双極のいずれに設定するかを選択します ( 「アナ

ログ入力」参照)。これらレジスタのビット割り当てもチャネル選択レジスタと同様で、表 4-7 と表 4-8 に示すとお

りです。ただし、この方法で設定できるのは、専用入力チャネル (VP と VN) および補助アナログ入力 (VAUXP[15:0] と VAUXN[15:0]) などの外部アナログ入力チャネルのみです。ビットをロジック 1 に設定すると、対応するチャネル

が双極入力モードになります。これをロジック 0 に設定すると (デフォルト )、単極入力モードが有効になります。

内部センサーは、すべて単極の伝達関数を使用します。

ADC チャネルセトリング時間 (4Eh、 4Fh)連続サンプリングモードにおける外部チャネルのデフォルトセトリング時間は ADCCLK の 4 サイクルです。この

セトリング時間とは、変換の完了後に追加される必要な取得時間です。レジスタ 4Eh および 4Fh のビットをロジッ

ク 1 に設定することで、対応する (外部) チャネルのセトリング時間を ADCCLK の 10 サイクルまで延長できます。

これらレジスタのビット定義 (各ビットと外部チャネルの対応) もチャネル選択レジスタと同様で、表 4-9 と表 4-10 に示すとおりです。

表 4-7: シーケンサーレジスタ (アナログ入力モード )DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0

X X X X INSEL_VpVn

X X X X X X X X X X X SEQINMODE0 (4Ch)

INSEL_AUX15

INSEL_AUX14

INSEL_AUX13

INSEL_AUX12

INSEL_AUX11

INSEL_AUX10

INSEL_AUX9

INSEL_AUX8

INSEL_AUX7

INSEL_AUX6

INSEL_AUX5

INSEL_AUX4

INSEL_AUX3

INSEL_AUX2

INSEL_AUX1

INSEL_AUX0

SEQINMODE1 (4Dh)

表 4-8: シーケンサーレジスタ (アナログ入力モード ) のビット定義

名前説明

INSEL_VpVn 専用アナログ入力 Vp、 Vn のアナログ入力モードを単極 (Low) または双極 (High) に設定

します。

INSEL_AUX0 に対する INSEL_AUX15

補助チャネルのアナログ入力モードを単極 (Low) または双極 (High) に設定します。

表 4-9: シーケンサーレジスタ (取得時間)DI15 DI14 DI13 DI12 DI11 DI10 DI9 DI8 DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0

X X X X ACQ_VpVn

X X X X X X X X X X X SEQACQ0 (4Eh)

ACQ_AUX15

ACQ_AUX14

ACQ_AUX13

ACQ_AUX12

ACQ_AUX11

ACQ_AUX10

ACQ_AUX9

ACQ_AUX8

ACQ_AUX7

ACQ_AUX6

ACQ_AUX5

ACQ_AUX4

ACQ_AUX3

ACQ_AUX2

ACQ_AUX1

ACQ_AUX0

SEQACQ1 (4Fh)

表 4-10: シーケンサーレジスタ (取得時間) のビット定義

名前説明

ACQ_VpVn 専用アナログ入力 VP、 VN の取得時間を ADCCLK の 4 サイクルとする (Low) か 10 サイクルとする (High) かを選択します。

ACQ_AUX0 に対する ACQ_AUX15 補助チャネルの取得時間を ADCCLK の 4 サイクルとする (Low) か 10 サイクルとする (High) かを選択します。





シーケンサーモード

表 3-8 に示すとおり、シーケンサーにはいくつかの動作モードがあります。ここでは、これらのモードについて解

説します。

デフォルトモード

SEQ[3:0] = 0h に設定すると、デフォルトモードが有効になります。この動作モードでは SYSMON が自動的にオン

チップセンサーをモニターし、結果をステータスレジスタに格納します。このモードでは ADC がキャリブレー

ションされ、すべてのセンサーに 16 サンプルの平均化が適用されます。このモードの SYSMON は、ほかの制御レ

ジスタ設定の影響を受けずに動作します。また、 SYSMON は初期電源投入後やデバイスコンフィギュレーション中

もデフォルトモードで動作します。表 4-11 に SYSMON のデフォルトシーケンスを示します。

ヒント : OT を除くすべてのアラーム出力 (ALM[15:0]) はデフォルトモードでは無効です。 ADC キャリブレーション

は、デフォルトモードで自動的に有効になります。

サンプリングが通常シーケンスと低速シーケンスの両方で有効になる場合、そのチャネルの通常シーケンスのみが

有効になります。

表 4-11: デフォルトモードのシーケンス

順序

チャネルアドレス説明SYSMONE1

SYSMONE4(Kintex UltraScale+、

Virtex UltraScale+ FPGA)

SYSMONE4(Zynq UltraScale+

MPSoC)

Seq[0] Seq[0]

1 1 1 キャリブレーション 08h ADC のキャリブレーション

N/A N/A 2 VCC_PSINTLP 0Dh VCC_PSINTLP 電源センサー

N/A N/A 3 VCC_PSINTFP 0Eh VCC_PSINTFP 電源センサー

N/A N/A 4 VCC_PSAUX 0Fh VCC_PSAUX 電源センサー

2 2 5 温度 00h 温度センサー

3 3 6 VCCINT 01h VCCINT 電源センサー

4 4 7 VCCAUX 02h VCCAUX 電源センサー

5 5 8 VCCBRAM 06h VCCBRAM 電源センサー





シングルパスモード

SEQ[3:0] = 1h に設定すると、シングルパスモードが有効になります。シングルパスモードでは、チャネル選択レ

ジスタ (46h、 48h、 49h) で指定されたチャネルを 1 巡した時点で変換動作を停止します。シーケンサーチャネル選

択レジスタで選択されたチャネルが変換されます。自動チャネルシーケンサーのシングルパスモードが有効になる

ようにシーケンスビットを設定 (表 3-8 参照) すると、シーケンスが開始されます。シーケンサーレジスタ 46h-4fh の設定は、ユーザー定義のモードでシーケンスを動作させるために使用します。シーケンスでは、表 4-1 と表 4-2 に示したすべてのチャネルを使用できます。シーケンサーレジスタの説明は、「自動チャネルシーケンサー」を参照

してください。シーケンスビットに再度書き込むと、別のシングルパスを開始できます。シングルパスの実行が完

了すると、 SYSMON はこの章のはじめに説明したシングルチャネルモードのデフォルトに復帰します。したがっ

て、 SYSMON はコンフィギュレーションレジスタ 0 のビット CH5 ～ CH0 で選択されたチャネルを変換します。

連続シーケンスモード (低速シーケンス - SYSMONE4)SEQ[3:0] = 2h に設定すると、連続シーケンスモードが有効になります。連続シーケンスモードはシングルパスモードに類似した動作ですが、モードが有効な限り自動的にシーケンスを繰り返します。 SYSMONE4 では、 2 セッ

トのシーケンスを、両方とも同時に実行するように定義できます。 ADC は、シーケンサーに対して選択されたチャ

ネル (ADCCHSEL 46h、 48h、および 49h)、および低速シーケンスに対して SLOWCHSEL 制御レジスタ (7Ah、7Bh、および 7Ch) で選択されたチャネルを切り替えることができます。各シーケンスのチャネルの順序が ADCCHSEL および SLOWCHSEL によって決まるため、代わりにラベルが使用されます。 SEQ(0) は高速シーケンス

全体を表します。 SLOW(0) は SLOW シーケンスの最初のチャネルを表します。 SLOW_SEQ は、低速シーケンス内

の優先度の低いチャネルを、非常に低いレートで変換することを可能にします。たとえば、温度は徐々に変化する

ため、温度チャネルは低速シーケンスで有効にできます。この場合、高速シーケンス全体で 64 回の反復ごとに、有

効化された低速シーケンスのチャネル 1 つがサンプリングされます (図 4-1 参照)。

重要: アナログチャネルのいずれかについて、連続シーケンスモード (ADCCHSEL 46h、 48h、または 49h) または

低速シーケンスモード (SLOWCHSEL 7Ah、 7Bh、または 7Ch) を有効にできますが、両方は有効化できません。

両方のモードが有効化されたチャネルは、低速シーケンスでは無視されます。デフォルトでは、低速シーケンスで

温度とキャリブレーションの両方が有効になっています。


図 4-1: 低速シーケンスの比較

Slow[0] Slow[1]

Slow[0]

Slow[0]

Slow[0]

Sequencer, No Slow Sequence Channels

Sequencer, SLOW_SEQ = 00 (every sequence)

Sequencer, SLOW_SEQ = 01 (every 4th sequence)



X16787-041216





低速シーケンスを使用している SYSMONE4 デザインの場合、現在、 2 つのシーケンスが同時に実行されています。

通常、 EOS が使用してシーケンサーが完了したことが示されます。シーケンスは、異なる数のチャネルを変換対象

にできるため、各シーケンサーは異なる時間に完了します。図 4-2 に示すように、 SLOW_EOS[1:0] は、 EOS がシー

ケンスの終了を示しているのか、それとも低速シーケンスの終了を示しているのかを決定します。

チャネルシーケンサーレジスタは、動作中に DRP を介して再設定可能です。このレジスタに書き込む前に、シーケ

ンスビットの SEQ3 ～ SEQ0 に書き込むことでシーケンサーを無効にする必要があります。

重要: これらレジスタを更新する際は、 SEQ0、 SEQ1、 SEQ2、および SEQ3 にゼロを書き込んで SYSMON をデフォ

ルトモードにしておく必要があります。

SYSMON は、 SEQ3 ～ SEQ0 が書き込まれるごとに自動的にリセットされます。このとき、現在のステータスレジ

スタの内容はリセットされません。シーケンサーを再開するようにビット SEQ3 ～ SEQ0 に書き込むと、チャネルの

平均化はすべてリセットされます。

シングルチャネルモード (シーケンサーをオフ )SEQ[3:0] = 3h に設定すると、シングルチャネルモードが有効になります。詳細は、「シングルチャネルモード」を

参照してください。

外部マルチプレクサーモード

SYSMON は、 I/O リソースに限りがあり補助アナログ入力も使用できない状況でもいくつかの外部アナログ入力を

インプリメントできるように、外部アナログマルチプレクサーの使用をサポートしています。

SYSMON のトラックアンドホールド増幅器は、変換が開始されるとただちにトラックモードに復帰します。この

ため、現在の変換サイクル中に次のチャネル信号で取得を開始できます。 SYSMON は MUXADDR[4:0] と呼ばれる

出力バスによって、外部マルチプレクサーを制御できます。このバスのアドレスは現在取得中のチャネルを表し、

SYSMON が取得モードになると同時にステートが変更します。外部マルチプレクサーは、専用のアナログ入力また

は補助アナログ入力へ接続できます。


図 4-2: 低速シーケンスの EOS 動作 (SYSMONE4 のみ)

Sequencer, SLOW_SEQ = 00 (every sequence)

EOS (SLOW_EOS[1:0]=00, 11)

EOS (SLOW_EOS[1:0]=01)

EOS (SLOW_EOS[1:0]=10)

Slow[0] Slow[1] End

X16788-041216





外部マルチプレクサーの動作

図 4-3 に外部マルチプレクサーを示します。この例では、内部マルチプレクサーを用いて I/O を 32 本使用する代わ

りに、外部の 16:1 アナログマルチプレクサーを使用し、 16 チャネルの補助アナログ入力をインプリメントしていま

す。外部マルチプレクサーのデコード動作には、任意の 4 つの汎用 I/O を使用できます。図 4-3 に示すとおり、専用

アナログ入力 (VP/VN) を使用して外部マルチプレクサーを SYSMON ブロックに接続して 16 のアナログ入力を利用で

きるようにしています。外部マルチプレクサーによる動作モードは、コンフィギュレーションレジスタ 0 の MUX ビットを設定することで有効になります ( 「制御レジスタ」参照)。

MUX ビットを 1 に設定した場合、外部マルチプレクサーに接続するチャネルは、コンフィギュレーションレジスタ 0 のチャネル選択ビット (CH5 ～ CH0) で選択します。たとえば、図 4-3 に示す例では専用アナログ入力チャネル VP/VN を使用しています。この場合、制御レジスタ 40h の CH5 ～ CH0 に 00011b を書き込んでチャネル 3 を選択し

ます。補助チャネルのいずれか 1 つを外部マルチプレクサーへの接続に使用することもできます。

外部マルチプレクサーモードでは、補助アナログ入力用にステータスレジスタが使用されます。たとえば、計測結

果はステータスレジスタ 10-1Fh に格納されます。同様に、自動チャネルシーケンサーを使用して外部アナログマルチプレクサーアドレスを選択する必要があります。


図 4-3: 外部マルチプレクサーモード

VP

MUXADDR[3:0]

MUX

TemperatureSensor

SupplySensors

UltraScale Device

VN

VAUXP[0]VAUXN[0]VAUXP[1]VAUXN[1]

VAUXP[15]VAUXN[15]

10-Bit,0.2 MSPS ADC

External Analog Multiplexer16:1

ADDR

4

MUX

°C

X16737-042016





自動アラーム

SYSMON は、内部センサーの測定値がユーザー指定のしきい値を超えると、ロジック出力 ALM[15:0] にアラーム信

号を生成します。アラーム生成には、ステータスレジスタに書き込まれる値のみが使用されます。センサーチャネ

ルの平均化が有効な場合は、平均後の値がアラームしきい値レジスタの値と比較されます。アラーム出力は、コン

フィギュレーションレジスタ 1 の ALM15 ～ ALM0 に 1 を書き込むことで無効になります。アラームしきい値は、制

御レジスタ 50h ～ 6Dh に格納されます。表 4-12 に制御レジスタ別にアラームしきい値を示します。しきい値レジス

タに書き込まれる制限値は MSB 順です。制限値は、温度および電源センサーの伝達関数から求められます (図 2-11 および図 2-12 参照)。

表 4-12: アラームしきい値レジスタ

制御レジスタ説明アラーム

50h 温度上限 ALM[0]

51h VCCINT 上限 ALM[1]

52h VCCAUX 上限 ALM[2]

53h OT 上限(1) OT

54h 温度下限 ALM[0]

55h VCCINT 下限 ALM[1]

56h VCCAUX 下限 ALM[2]

57h OT 下限(1) OT

58h VCCBRAM 上限 ALM[3]

59h VCC_PSINTLP 上限(2) ALM[4]

5Ah VCC_PSINTFP 上限(2) ALM[5]

5Bh VCC_PSAUX 上限(2) ALM[6]

5Ch VCCBRAM 下限 ALM[3]

5Dh VCC_PSINTLP 下限(2) ALM[4]

5Eh VCC_PSINTFP 下限(2) ALM[5]

5Fh VCC_PSAUX 下限(2) ALM[6]

60h VUSER0 上限 ALM[8]




68h VUSER0 下限 ALM[8]

69h VUSER1 下限 ALM[9]

6Ah VUSER2 下限 ALM[10]

6Bh VUSER3 下限 ALM[11]

1. OT 上限および OT 下限の説明は、「熱管理」を参照してください。

2. Zynq UltraScale+ MPSoC についてです。





電源センサーアラーム

指定された電源の値が、上限および下限しきい値によって定義されるウィンドウの範囲を外れた場合、電源セン

サーアラームが有効になります。たとえば、電源センサー測定値 (たとえば VCCINT では 01h) が上限しきい値 (VCCINT では 51h) を超えるか、下限しきい値 (VCCINT では 55h) を下回ると、対応するアラーム信号が High になり

ます。その後、測定値がしきい値範囲内に戻るとアラームはリセットされます。 VCCINT、 VCCAUX、 VCCBRAM、

VCC_PSINTLP、 VCC_PSINTFP 、 VCC_PSAUX、および VUSER[3:0] の電源センサーアラームは同様に動作します。温度ア

ラームは、「熱管理」を参照してください。

SYSMONE1 にはユーザー選択可能なアラームとして USER3 ～ USER0 の 4 つがあり、 System Management Wizard を使用してそれぞれ異なる電源に接続できます。

熱管理

温度超過自動シャットダウン

オンチップ温度測定は、重大な温度超過の警報に使用され、またデバイスの回復不能な損傷の防止に役立つ自動

シャットダウン機能をサポートします。

重要: 自動シャットダウン機能はデフォルトでオフになっています。このセクションの説明に従って制御レジスタ 53 を設定し、自動シャットダウン機能を有効にする必要があります。この機能を確実に無効にしたいときは、制御レ

ジスタ 41 の OT ビットを使用して、制御レジスタ 53 の設定に関係なく自動シャットダウン機能を無効にできます。

さらに、 XDC コマンドを使用して自動シャットダウン機能を有効にする必要があります。自動シャットダウン機能

を使用する場合は、このセクション全体をお読みください。

オンチップ温度測定は、コンフィギュレーション前から自動シャットダウンまでの間、ジャンクション温度を連続

的に記録します。コンフィギュレーション済みのデバイスでは、オンチップ温度測定はデフォルトで有効になって

います ( 「デフォルトモード」参照)。自動シャットダウン機能を有効にするには、プロジェクトの XDC ファイルに

次の制約を追加する必要があります。

set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN ENABLE [current_design]

温度超過 (OT) のしきい値の既定値は 125℃ です。上限のアラームレジスタ (53h) の内容が 000h の場合、コンフィ

ギュレーション前を含め、 125℃ のしきい値が使用されます。このデフォルト条件を変更するには、 OT 上限レジス

タ (制御レジスタ 53h) の下位 4 ビットを 3h に設定し、上位 12 ビットを温度センサーの伝達関数 (式 2-5、式 2-7、式 2-9、または式 2-11 参照) から求めた値に設定する必要があります。式 4-1 および式 4-2 は、外部基準電圧を用い

る SYSMONE1 ブロックの例です (内部基準電圧を用いる SYSMONE1 については式 2-7、 SYSMONE4 ブロックにつ

いては式 2-9 および式 2-11 参照)。

式 4-1

式 4-2

つまり、外部基準電圧を使用する場合は、 125℃ に対して、制御レジスタ 53h の上位 12 ビットに CB0h を設定する

必要があります。下位 4 ビットには 3h を設定するため、制御レジスタ 53h の 16 ビットのレジスタ値は CB03h とな

ります。

式 4-3

その他の温度しきい値は、式 2-5、式 2-7、および式 2-9 を使用して 16 ビットの ADC コード値を決定します。

12-bit OT alarm limit with SYSMONE1 using external reference Temp 273.8195+ 4096502.9098------------------ =

OT temp with SYSMONE1 using external reference 12 bit ADC Code 502.90984096

------------------------------------------------------------- 273.8195–=

Temp upper/ lower (C) 16 bit ADC Code 502.909865536

------------------------------------------------------------- 273.8195–=





図 4-4 に示すように、ダイ温度が OT 上限しきい値 (または既定値の 125℃) を超過すると、温度超過アラームロジッ

ク出力がアクティブになり、デバイスが 10ms 後にシャットダウンシーケンスを開始します。自動シャットダウンが

開始すると、デバイスは無効化され、競合を避けるため GHIGH がアサートされます ( 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 4] 参照)。OT 信号がディアサートされると (図 4-4 では 50℃) GHIGH もディアサートされてスタートアップシーケンスが開始し、すべてのグローバルリソースがリリースされ

ます。

デバイスがシャットダウンする間、 SYSMON は内部クロックオシレーターを自動的に使用しますが、それ以外は変

更なく維持されます。 SYSMON の温度データには JTAG インターフェイスを使用してアクセスできます。 JTAG は 125℃ まで保証されます。シャットダウン中、 I2C は使用できません。

UltraScale デバイスで温度超過アラームがトリガーされた場合、ダイ温度が温度超過アラームをリセットするまで低

く (OT が 57h より小さく ) ならなくても、 PROGRAM_B を Low にアサートすることで、リコンフィギュレーション

を開始できる場合があります。 7 シリーズデバイスでは、温度超過アラームがリセットされるまで PROGRAM_B は無視されていました。

自動シャットダウン機能はデバイスの回復不能な損傷の防止を目的としています。温度が OT 下限 (57h) の設定値よ

り低くなり OT がディアサートされた後、デバイスをリコンフィギュレーションして、既知の安全な状態にリセット

する必要があります。さらに、重大な故障が発生したため、デバイスへのすべての電源を切り、デバイス温度が急

激に上昇した原因を特定する必要があります。デザインでは、動作中のデバイス温度を能動的に制御するために、

温度アラーム (ALM[0]) を用いた熱管理手順を使用する必要があります。

UltraScale+ デバイス専用の SYSMONE4 では、温度の測定値に対するアラームの基準が 2 種類あります。すなわち、

上記のヒステリシスモードと、電源アラームと同様のウィンドウモードです。 0x54 または 0x57 のビット 0 が High に設定された場合、温度アラームはウィンドウモードで動作します。それぞれのアラームは、温度範囲がこれ

らのレジスタのビット 15:1 で指定される目標温度ウィンドウを外れたときに有効になります。その結果、温度が上

限しきい値または下限しきい値から外れているときに温度アラームがアサートされ、それらの範囲内に収まってい

るときは温度アラームがディアサートされます。 0x54 または x57 のビット 0 が Low に設定された場合、それぞれの

温度アラームはヒステリシスモードで動作します。このモードでは、温度が上限を超えたときにアラームがアサー

トされ、下限しきい値より低くなったときにディアサートされます。温度と OT は独立しており、温度下限および OT 下限アラームレジスタそれぞれのビット 0 に基づいて同じモードまたは異なるモードで動作できます。

重要: SYSMONE4 の場合のみ、レジスタ 0x54 または 0x57 のビット 15:1 をアラームの温度定義に使用する必要があ

ります。 LSB によって、それぞれのアラームのしきい値動作が決まります。


図 4-4: 外部基準電圧を使用する場合の熱管理の動作例

OT Upper (53h) = CB03h

OT Lower (57h) = A4D6h

Temp Upper (50h) = B41BhTemp Lower (54h) = AF04h

ALM[0]

OT

125ºC

70ºC50ºC

80ºC

Time

Temperature

X16843-042016





デフォルトの OT しきい値をユーザー定義の OT 上限アラームしきい値に変更するには、 OT 上限アラームしきい値

レジスタ (53h) の LSB を 0011b (DI[3:0]) に設定する必要があります。自動シャットダウン機能を無効にするには、

コンフィギュレーションレジスタ 1 (41h) 内の OT 信号を High に設定するか、プロジェクトの XDC ファイルに次の

制約条件を追加します。

set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN DISABLE [current_design]

デバイスコンフィギュレーションのビットストリーム設定の詳細は、『Vivado Design Suite ユーザーガイド : プログラ

ムおよびデバッグ』 (UG908) [参照 3] を参照してください。指定できる値は ENABLE または DISABLE です。

ユーザー定義可能な温度アラーム

ユーザー定義可能なもう 1 つの温度しきい値レベル (温度上限、 50h) は、電源の投入やファンの回転速度制御などの

ユーザーが定義する熱管理に使用できます。デバイス温度が温度上限制御レジスタ 50h の制限値を超えると、ア

ラーム信号 ALM[0] が High になります。ALM[0] は、下限しきい値、つまり温度下限 (54h) より温度が低くなるまで High を維持します。図 4-4 に示すように、 ALM[0] は 80℃ に達したとき High となり、 70℃ に低下するまで High を維持します。この動作は、電源センサーアラームとは異なります (電源アラームは測定値が上限しきい値と下限しき

い値の間にあるときはリセットする )。




第 5 章

アプリケーションガイドラインSYSMON は、 LSB サイズが約 1mV の 10 ビットアナログ-デジタルコンバーター (ADC) を基本とする正確なアナロ

グ測定システムです。すべての測定 (オンチップおよび外部) で最高の性能と精度を実現するため、 ADC 基準電圧お

よび電源用にいくつかの専用ピンが装備されています。 ADC の性能を最大限に引き出すには、この章で説明するガ

イドラインに従ってこれらのピンを接続する必要があります。この章では、ボードデザインの要件として、基本的

な設計ガイドラインを説明します。

基準電圧入力 (VREFP および VREFN)これらのハイインピーダンス入力は、 A/D 変換プロセスの差動基準電圧を供給するために使用します。 ADC の精度

は、供給する基準電圧の精度で決まります。基準電圧の誤差によって理想の ADC 伝達関数 (第 2 章「基本機能」参

照) にゲインエラーが生じます。基準電圧の誤差は、オンチップセンサーと外部チャネルの両方の絶対測定値の精

度に影響します。基準電圧のノイズによって ADC 変換にもノイズが発生し、結果、コード遷移にノイズがさらに発

生したり、 SNR が予期したものよりも低下したりします。

標準使用の場合、 VREFP および VREFN 間の基準電圧は外部基準電圧 IC を使用して 1.25V ± 0.2% を維持する必要があ

ります。 1.25V を供給する基準電圧 IC は、いくつかのベンダーからさまざまなタイプが提供されています。多くの

ベンダーでは、小規模パッケージ (SOT-23 および SC70) の基準電圧 IC を提供しています。

推奨: 基準電圧 IC のデータシートで推奨されるデカップリングキャパシタを使用する場合、 1.25V 基準電圧を基準ピ

ンにできるだけ近接配置し、 VREFP 入力に直接接続します。図 5-1 に推奨される基準電圧の接続を示します。

SYSMON にはオプションのオンチップ基準電圧もあり、 VREFP と VREFN を ADCGND へ接続することで選択できま

す (図 5-1 参照)。オンチップ基準電圧では精度が低下するため、 SYSMON の測定性能に影響を与えます。オンチッ

プ基準を使用した場合の性能は、『UltraScale デバイスデータシート』に仕様が記載されています。基準電圧の精度

は、 ADC で取得したサンプルの精度に直接影響します。たとえば、 ±0.2% の許容値を維持する外部基準電圧の場合、

ADC のサンプル精度への影響は ±2 LSB (10 ビットで) となる可能性があります。 ±1% の許容値を維持する外部基準

電圧の同影響は、 ±10 LSB (10 ビットで) となることがあります。適切な外部基準電圧の仕様は、 UltraScale デバイス

のデータシートを参照してください。




第 5 章: アプリケーションガイドライン

アナログ電源とグランド

SYSMON のアナログ回路には、アナログ電源 (VCCADC および VCC_PSADC) およびグランド (GNDADC および GND_PSADC) 入力から電源とグランド基準を供給します。アナログ回路へのノイズカップリングの一般的な構造

は、電源およびグランド接続が原因となります。アナログ電源またはグランド基準での過剰ノイズは、 ADC 測定の

精度に影響を与えます。たとえば、 I/O のスイッチング動作は、デジタルのグランド基準プレーンに大きな障害を引

き起こします。したがって、 SYSMON のグランド基準としてデジタルグランドを使用することは推奨しません。

同様に、インターコネクトロジックのデジタル電源の場合、デカップリングしている場合でも高速スイッチング動

作をすると、高周波数の電圧変動が生じやすくなります。 ADC の性能に与えられるこれらの影響を緩和させるため

に、専用電源およびグランド基準があります。図 5-1 に、 1.8V の VCCAUX を使用してアナログ回路へ電源供給する

方法を示します。 VCCAUX は、ローパスネットワークを使用してフィルターされます。フィルターデザインは、た

とえばスイッチングレギュレータの使用時などは、 VCCAUX 電源のリップルやリップル周波数 (存在する場合) によって異なります。外部基準電圧回路については電源除去比の仕様も考慮する必要があります。 ADC の 10 ビット精

度への影響を最小限に抑えるため、フィルターによって基準電圧出力のノイズを 1LSB (1mV) 未満にする必要があり

ます。電源のリップル周波数によっては 10 ～ 20uH のインダクターがフェライトビーズよりも適している場合があ

ります。 VCCAUX にローパスネットワークフィルターを使用しても 1LSB を超えるノイズが含まれる場合、 ADP123 などのレギュレータが必要となることがあります。詳細は、『XADC レイアウトのガイドライン』 (XAPP554) [参照 2] を参照してください。

重要: VCCAUX に過剰なノイズが存在する場合、 VCC_PSADC および GND_PSADC に追加フィルターが必要になる可能

性があります。すべての電源がデータシートの要件を必ず満たすようにしてください。 VCC_PSADC および VCCADC は、パッケージピンでの 1.8V ±3% の要件を満たす必要があります。

ADC へのその他のノイズカップリングは、グランド基準 GNDADC が原因となります。ミックスドシグナルデザイ

ンの場合、一般的にはアナログ回路には別のアナロググランドプレーンを使用し、アナログとデジタルのグランドリターンパスを分離します。共通グランドインピーダンスはノイズカップリングが生じる構造であるため、 PCB を設計する際には細心の考慮が必要です。図 2-3 では、共通グランドインピーダンス RG がデジタルスイッチング電

流をアナログ回路のノイズ電圧に変換する様子を表しています。 10 ビット動作には独立したアナロググランドプレーンを推奨しますが、通常はこれをデザインに実装することはほぼ不可能か非実用的です。たとえばオンチップセンサーのみを使用する場合、図 5-1 に示すように VREFN とグランド基準 GNDADC ( トレースなど) をフェライトビーズでデジタルグランド (プレーン) から分離するとコストを抑えることができます。






図 5-1: ADC 電源およびグランド接続

Regulated1.25V ± 0.2%50 ppm /°C

VCCAUX(1.8V ± 3%)

VCCAUX Supply Filter

DigitalGND

Connect VREFP and VREFN to GND when using internal reference

Using External Reference IC

Using On-Chip Reference

Package Pins

VCCAUX(1.8V ± 3%)

VCCAUX Supply Filter

AnalogGND

DigitalGND

AnalogGND

AnalogGND

10 uF 100 nF

470 nF100 nFNote 1

470 nF100 nFNote 1

20 mA

50 uA

20 mA

VCCADCVCC_PSADC

GNDADCGND_PSADC

VREFP

VREFN

VCCADCVCC_PSADC

GNDADCGND_PSADC

VREFP

VREFN

Note 2

X16844-072120





図 5-1 について説明します。

1. 100nF のキャパシタをパッケージボールのなるべく近くに配置します。

フェライトビーズは高周波数で抵抗として動作し、損失性インダクターとして機能します。図 5-2 にフェライ

トビーズのインピーダンス対周波数の一般的な曲線を示します。フェライトによって、デジタルグランドとア

ナロググランドを高周波分離させることが可能です。基準電圧 IC は、 VREFP および VREFN 間の差を 1.25V で維

持します。フェライトはアナログ DC リターン電流にわずかな抵抗しか与えません。

基準電圧入力は、基準電圧 IC からパッケージピンへ密結合された差動ペアとして配線される必要があります。

同じ信号層に配線されている場合は、カップリングされたノイズに対して高い耐性を持つ電源およびアナロググランドトレース (VCCADC および GNDADC) を使用して、基準電圧入力を保護します。

2. Zynq UltraScale+ MPSoC で PS および PL が両方とも電源供給されている場合です。


図 5-2: フェライトビーズの特性

X16739-050616






アナログ入力は、ハイインピーダンスの差動入力です。差動入力の場合は、外部で与えられたアナログ入力信号で

の同相ノイズを除去できます。各入力 (VP および VN) はハイインピーダンスであるため、通常入力 AC インピーダ

ンスは、センサー、駆動回路の出力インピーダンス、またはその他の外部コンポーネントによって決定されます。

図 5-3 では、シンプルな抵抗分配ネットワークを使用して、単極入力モードの外部 2.5V 電源レールをモニターして

います。アナログ入力へのカップリングされたノイズが両入力に対して共通に (差動ノイズを削減) なるには、各入

力のインピーダンスが一致している必要があります。また、 PCB 上のアナログ入力トレースも密結合された差動ペ

アとして配線される必要があります。

アンチエイリアスフィルター

図 5-3 には、アナログ差動入力でのローパスフィルターネットワークも示しています。このフィルターネットワー

クは、一般的にアンチエイリアスフィルターとして知られており、可能な限りパッケージピンの近くに配置する必

要があります。差動入力トレースが密結合されている場合、センサーはパッケージから離れた場所に配置可能です。

アンチエイリアスフィルターは、 ADC でサンプリングおよびエイリアシングされるときに計測エラーとなる高周波

数信号コンポーネントをフィルターできます。

図 5-3 に示すように、抵抗 R1 および R2 が SYSMON 用に 10V 電源を 0.5V に分圧しています。 R5 のインピーダンス

は R1 および R2 の並列抵抗に匹敵します。

この例のアンチエイリアスフィルターのセトリング時間は、式 5-1 によって求められます。 10 ビットの分解能で、

この例のコンポーネントのセトリング時間は 5.0 x 10–6 秒 (200Ks/s) になります。

式 5-1


図 5-3: 電圧低下

Anti-Aliasing FilterVIN

RAAF

VCAFFN

AC 10

200

R4R5

R2

210

R1

4200R3

RAAF

VAUXP[x]

VAUXN[x]

V2+– VCAFFP

100

C1CAAF

1.1 nF

100

X16740-042016

Tsettling ln2Res olut ion 1+ R1 R2

R1 R2+----------------- R3 R4 R5+ + + C1

5.0 10 6– s = =





詳細は、『XADC (Xilinx Analog-to-Digital Converter) の駆動』 (XAPP795) [参照 5] を参照してください。このユーザーガイドでは、サンプルシステムのエイリアシングについては説明していません。詳細は、データコンバーターに関

する参考資料を参照してください。

過電圧および不足電圧

入力電圧は、 100mV 以内であれば VCCADC (1.8V) を上回っても GNDADC を下回っても SYSMON を破損することは

ありません。電流を 1mA 以下に制限するため、 100 以上の電流制限抵抗をアナログ入力と直列に配置する必要が

あります。アンチエイリアスフィルターの抵抗はこの要件を満たします。アナログ入力範囲 (1V) を超えた場合、

ADC の出力コードはアナログ入力モードに応じて図 2-1 または図 2-2 に示す最大出力コードに固定されます。負の

入力電圧はゼロコードに固定されます。

SYSMON ソフトウェアサポート

デザインのインスタンシエーションの例

rdf0304-ultrascale-sysmon.zip デザインファイルは、次の URL でダウンロードできます。

https://japan.xilinx.com/support/documentation/user_guides/rdf0304-ultrascale-sysmon.zip

次の HDL 例は、すべてのオンチップセンサー (すなわち、温度、 VCCINT、 VCCAUX、 VCCBRAM) がモニターされるよ

うに SYSMON を設定します。「温度センサー」および「電源およびユーザー電源センサー」を参照してください。

さらに、 4 つの補助アナログ入力チャネルがモニターされます。また、デバイスの電源電圧および温度が規定の動作

範囲を外れた場合に、自動的にアラーム出力が生成されるようにも SYSMON を設定しています ( 「自動アラーム」

参照)。この例の SYSMON は、継続シーケンスモードで動作します ( 「シーケンサーモード」参照)。わかりやすく

するため (またはシミュレーション時間短縮のため)、平均化機能はデザインによって無効になっています。平均化

機能は、 DRP 書き込みのところで無効にしています。 SYSMON の理想的なモデルが使用されているため、平均化は

シミュレーション結果に影響を与えません。

ダウンロードファイル ug580_setup.tcl には、Vivado ハードウェアマネージャーで SYSMON DRP レジスタにア

クセスするのに使用可能な TCL 例が含まれます。

推奨: ノイズの影響を最小限に抑えるために、一般的なアプリケーションでオンチップセンサーをモニターする際は

平均化を有効にしてください。これは特に、自動アラーム機能が使用されている場合に推奨されます。

このインスタンシエーション例では、オンチップセンサーの平均化を有効にしています。


https://japan.xilinx.com/support/documentation/user_guides/rdf0304-ultrascale-sysmon.zip




アラームしきい値レジスタと自動チャネルシーケンサーレジスタの初期化だけでなく、コンフィギュレーションレジスタも初期化して、アラーム出力、シーケンサーモード、 ADC クロック分周器を有効にする必要があります。

詳細は、「コンフィギュレーションレジスタ (40h ～ 44h)」を参照してください。次に、 SYSMON デザイン例の Verilog でのインスタンシエーションを示します。

`timescale 1ns / 1psmodule ug580 ( input DCLK, // Clock input for DRP input RESET, input [15:0] VAUXP, VAUXN, // Auxiliary analog channel inputs input VP, VN,// Dedicated and Hardwired Analog Input Pairinout I2C_SCLK, // uncomment when using I2C DRP interfaceinout I2C_SDA, // uncomment when using I2C DRP interface

output reg [15:0] MEASURED_TEMP, MEASURED_VCCINT, output reg [15:0] MEASURED_VCCAUX, MEASURED_VCCBRAM, output reg [15:0] MEASURED_AUX0, MEASURED_AUX1, output reg [15:0] MEASURED_AUX2, MEASURED_AUX3,

output wire [15:0] ALARM, output wire [5:0] CHANNEL, output wire OT, output wire SYSMON_EOC, output wire SYSMON_EOS );

wire busy; wire [5:0] channel; wire drdy; wire eoc; wire eos;

wire i2c_sclk_in;wire i2c_sclk_ts;wire i2c_sda_in;wire i2c_sda_ts;

reg [7:0] daddr; reg [15:0] di_drp; wire [15:0] do_drp;

reg [1:0] den_reg; reg [1:0] dwe_reg; reg [7:0] state = init_read; parameter init_read = 8'h00, read_waitdrdy = 8'h01, write_waitdrdy = 8'h03, read_reg00 = 8'h04, reg00_waitdrdy = 8'h05, read_reg01 = 8'h06, reg01_waitdrdy = 8'h07, read_reg02 = 8'h08, reg02_waitdrdy = 8'h09, read_reg06 = 8'h0a, reg06_waitdrdy = 8'h0b, read_reg10 = 8'h0c, reg10_waitdrdy = 8'h0d,





read_reg11 = 8'h0e, reg11_waitdrdy = 8'h0f, read_reg12 = 8'h10, reg12_waitdrdy = 8'h11, read_reg13 = 8'h12, reg13_waitdrdy = 8'h13; always @(posedge DCLK) if (RESET) begin state <= init_read; den_reg <= 2'h0; dwe_reg <= 2'h0; di_drp <= 16'h0000; end else case (state) init_read : begin daddr = 8'h40; den_reg = 2'h2; // performing read if (EOC == 0 ) state <= read_waitdrdy; end read_waitdrdy : if (EOC ==1) begin di_drp = do_drp & 16'h03_FF; //Clearing AVG bits for Configreg0 daddr = 8'h40; den_reg = 2'h2; dwe_reg = 2'h2; // performing write state = write_waitdrdy; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end write_waitdrdy : if (drdy ==1) begin state = read_reg00; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg00 : begin daddr = 8'h00; den_reg = 2'h2; // performing read if (eos == 1) state <=reg00_waitdrdy; end reg00_waitdrdy : if (drdy ==1) begin MEASURED_TEMP = do_drp; state <=read_reg01; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg01 : begin





daddr = 8'h01; den_reg = 2'h2; // performing read state <=reg01_waitdrdy; end reg01_waitdrdy : if (drdy ==1) begin MEASURED_VCCINT = do_drp; state <=read_reg02; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg02 : begin daddr = 8'h02; den_reg = 2'h2; // performing read state <=reg02_waitdrdy; end reg02_waitdrdy : if (drdy ==1) begin MEASURED_VCCAUX = do_drp; state <=read_reg06; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg06 : begin daddr = 8'h06; den_reg = 2'h2; // performing read state <=reg06_waitdrdy; end reg06_waitdrdy : if (drdy ==1) begin MEASURED_VCCBRAM = do_drp; state <= read_reg10; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg10 : begin daddr = 8'h10; den_reg = 2'h2; // performing read state <= reg10_waitdrdy; end reg10_waitdrdy : if (drdy ==1) begin MEASURED_AUX0 = do_drp; state <= read_reg11; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end





read_reg11 : begin daddr = 8'h11; den_reg = 2'h2; // performing read state <= reg11_waitdrdy; end reg11_waitdrdy : if (drdy ==1) begin MEASURED_AUX1 = do_drp; state <= read_reg12; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg12 : begin daddr = 8'h12; den_reg = 2'h2; // performing read state <= reg12_waitdrdy; end reg12_waitdrdy : if (drdy ==1) begin MEASURED_AUX2= do_drp; state <= read_reg13; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end read_reg13 : begin daddr = 8'h13; den_reg = 2'h2; // performing read state <= reg13_waitdrdy; end reg13_waitdrdy : if (drdy ==1) begin MEASURED_AUX3= do_drp; state <=read_reg00; daddr = 8'h00; end else begin den_reg = { 1'b0, den_reg[1] } ; dwe_reg = { 1'b0, dwe_reg[1] } ; state = state; end endcase

SYSMONE1 #(// Initializing the SYSMON Control Registers .INIT_40(16'h9000),// averaging of 16 selected for external channels .INIT_41(16'h2ef0),// Continuous Seq Mode, Disable unused ALMs, Enable calibration .INIT_42(16'h0400),// Set DCLK divides .INIT_43(16'h2ef0),// CONFIG3 .INIT_46(16'h0001),// CHSEL0 - enable USER0 .INIT_47(16'h0000),// SEQAVG0 disabled .INIT_48(16'h4701),// CHSEL1 - enable Temp VCCINT, VCCAUX, VCCBRAM, and calibration .INIT_49(16'h000f),// CHSEL2 - enable aux analog channels 0 - 3 .INIT_4A(16'h0000),// SEQAVG1 disabled .INIT_4B(16'h0000),// SEQAVG2 disabled





.INIT_4C(16'h0000),// SEQINMODE0 .INIT_4D(16'h0000),// SEQINMODE1 .INIT_4E(16'h0000),// SEQACQ0 .INIT_4F(16'h0000),// SEQACQ1 .INIT_50(16'hB723),// Temp upper alarm trigger 85°C for on-chip ref .INIT_51(16'h5999),// Vccint upper alarm limit 1.05V .INIT_52(16'hA147),// Vccaux upper alarm limit 1.89V .INIT_53(16'hCB93),// OT upper alarm limit 125°C - see Thermal Management .INIT_54(16'hAA5F),// Temp lower alarm reset 60°C for on-chip ref .INIT_55(16'h5111),// Vccint lower alarm limit 0.95V .INIT_56(16'h91Eb),// Vccaux lower alarm limit 1.71V .INIT_57(16'hAF7B),// OT lower alarm reset 70°C - see Thermal Management .INIT_58(16'h5999),// VCCBRAM upper alarm limit 1.05V .INIT_5C(16'h5111), // VUSER0 upper alarm limit 1.05V .INIT_60(16'h5999), // VUSER1 upper alarm limit 1.05V .INIT_61(16'h5999), // VUSER2 upper alarm limit 1.05V .INIT_62(16'h5999), // VUSER3 upper alarm limit 1.05V .INIT_63(16'h5999), // VCCBRAM lower alarm limit 1.05V .INIT_64(16'h5999), // VCCADC upper alarm limit 1.05V .INIT_68(16'h5111), // VUSER0 lower alarm limit 0.95V .INIT_69(16'h5111), // VUSER1 lower alarm limit 0.95V .INIT_6A(16'h5111), // VUSER2 lower alarm limit 0.95V .INIT_6B(16'h5111), // VUSER3 lower alarm limit 0.95V .INIT_6C(16'h5111), // VCCBRAM lower alarm limit 0.95V .INIT_78(16'h0000), // reserved .INIT_79(16'h0000), // reserved .SYSMON_VUSER0_BANK(66), .SYSMON_VUSER0_MONITOR("VCCO"), .SIM_MONITOR_FILE("design.txt")// Analog Stimulus file for simulation)SYSMON_INST (// Connect up instance IO. See UG580 for port descriptions .CONVST (1'b0),// not used .CONVSTCLK (1'b0), // not used .DADDR (daddr), .DCLK (DCLK), .DEN (den_reg[0]), .DI (di_drp), .DWE (dwe_reg[0]), .RESET (RESET), .VAUXN (VAUXN), .VAUXP (VAUXP), .ALM (ALARM), .BUSY (busy), .CHANNEL(CHANNEL), .DO (do_drp), .DRDY (drdy), .EOC (eoc), .EOS (eos), .JTAGBUSY (),// not used .JTAGLOCKED (),// not used .JTAGMODIFIED (),// not used.I2C_SCLK (i2c_sclk_in), // uncomment when using I2C DRP interface.I2C_SCLK_TS (i2c_sclk_ts), // uncomment when using I2C DRP interface.I2C_SDA (i2c_sda_in), // uncomment when using I2C DRP interface.I2C_SDA_TS (i2c_sda_ts), // uncomment when using I2C DRP interface

.OT (OT), .MUXADDR (),// not used .VP (VP), .VN (VN)





);

IOBUF I2C_SCLK_inst (.O(i2c_sclk_in), // Buffer output.IO(I2C_SCLK), // Buffer inout port (connect directly to top-level port).I(1'b0), // Buffer input.T(i2c_sclk_ts) // 3-state enable input, high=input, low=output);

IOBUF I2C_SDA_inst (.O(i2c_sda_in), // Buffer output.IO(I2C_SDA), // Buffer inout port (connect directly to top-level port).I(1'b0), // Buffer input.T(i2c_sda_ts) // 3-state enable input, high=input, low=output);

assign SYSMON_EOC = eoc;assign SYSMON_EOS = eos;

endmodule

デザイン例のテストベンチ

次に、 50MHz の DCLK をセットアップするテストベンチの例を示します。アナログ信号は、シミュレーションモデ

ルによってアナログスティミュラスファイルから読み出されます。シミュレーションモデルは、 SYSMONE1 のイ

ンスタンシエーションで使用される SIM_MONITOR_FILE 属性が指し示すアナログスティミュラスファイルを読み

出します。この例で使用するアナログスティミュラスファイルの内容は、次のとおりです。

TIME VAUXP[0] VAUXN[0] VAUXP[1] VAUXN[1] VAUXP[2] VAUXN[2] VAUXP[3] VAUXN[3] Temp VCCINT VCCAUX VCCBRAM VUSER000000 0.005 0.0 0.2 0.0 0.5 0.0 0.1 0.0 25 1.0 1.8 1.0 1.034000 0.020 0.0 0.400 0.0 0.49 0.0 0.2 0.0 85 1.05 1.9 1.05 1.067000 0.049 0.0 0.600 0.0 0.51 0.0 0.5 0.0 105 0.95 1.71 0.95 1.0100000 0.034 0.0 0.900 0.0 0.53 0.0 0.0 0.0 0 1.00 1.8 1.0 1.0

アナログスティミュラスファイルのフォーマットはスペース区切りまたはタブ区切りのデータに基づいており、ス

プレッドシートで作成可能です。 SPICE シミュレータなどの数多くのツールや、オシロスコープのような装置には、

CSV (Comma Separated Value) フォーマットへのエクスポート機能があります。これをスプレッドシートに取り込ん

で、シミュレーション用のアナログスティミュラスファイルを生成できます。すべてのタイムスタンプ情報が最初

の列にリストされる必要があります。ほかの列は、オンチップセンサーおよび外部アナログ入力のアナログ値をリ

ストします。列の順序は重要ではありません。タイムスタンプ情報の列が最初であれば、その他の列の順番は特に

問いません。最初の列にタイムスタンプが追加されるごとに、対応する値がほかの列に追加されます。必要なアナ

ログ入力チャネルの列のみをリストする必要があります。この例では、オンチップセンサーおよび補助チャネル 0 ～ 3 のみがアナログスティミュラスファイルにリストされます。このスティミュラスファイルでは、シミュレー

ション開始から 67µs 後に 85°C から 105°C に上昇します。このイベントの直後に ADC で温度を測定し、温度アラー

ム (ALARM[0]) がアクティブ (High) になります (図 5-4 参照)。温度上限のアラームしきい値は B723h (85°C) に設定し

ています。

重要: SYSMON をシミュレーションする場合、シミュレーションモデルでは常に、オンチップ電圧基準が使用され

ていることが前提となります。内部温度の伝達関数は、 SYSMONE1 の場合は式 2-7、 SYSMONE4 の場合は式 2-11 を参照してください。





`timescale 1ns / 1psmodule ug580_tb; reg [15:0] VAUXP, VAUXN; reg RESET; reg DCLK;

wire [15:0] MEASURED_TEMP, MEASURED_VCCINT, MEASURED_VCCAUX; wire [15:0] MEASURED_VCCBRAM, MEASURED_AUX0, MEASURED_AUX1; wire [15:0] MEASURED_AUX2, MEASURED_AUX3; wire [15:0] ALARM;

initial begin DCLK = 0; RESET = 1; #100 RESET = 0; end

always #(10) DCLK= ~DCLK;

// Instantiate the Unit Under Test (UUT)ug580 uut ( .VAUXP (VAUXP), .VAUXN (VAUXN), .RESET (RESET), .ALARM (ALARM), .DCLK (DCLK),

.MEASURED_TEMP (MEASURED_TEMP), .MEASURED_VCCINT (MEASURED_VCCINT), .MEASURED_VCCAUX (MEASURED_VCCAUX), .MEASURED_VCCBRAM (MEASURED_VCCBRAM), .MEASURED_AUX0 (MEASURED_AUX0), .MEASURED_AUX1 (MEASURED_AUX1), .MEASURED_AUX2 (MEASURED_AUX2), .MEASURED_AUX3 (MEASURED_AUX3));

endmodule





シミュレーション出力

図 5-4 のシミュレーション出力は、連続サンプリングモードでユーザー定義のシーケンスを実行した場合を示して

います。シーケンスでモニターされているチャネルは、 CHANNEL[5:0] バスで確認できます。シーケンスは、 8、 0、1、 2、 3、 6、 10、 11、 12、 13 の順でそれぞれキャリブレーション、温度、 VCCINT、 VCCAUX、 VCCBRAM、 AUX0、AUX1、 AUX2、 AUX3 に対応します。その後、シーケンスを繰り返します。キャリブレーションチャネルはほかの

チャネルに比べて完了までに時間を要します。その理由は、キャリブレーションルーチンで ADC を用いた変換 (測定) が 3 回実行されるためです。この測定結果を Vivado シミュレータでアナログ波形として表示すると、次のように

なります。


図 5-4: SYSMON シミュレーション出力

Measured Values shown with

Analog WaveformsInterpolation Style:

Hold

Measured Values shown withAnalog Waveforms

Interpolation Style: Hold

X16845-042016

Temperature measurement causes ALARM[0] to go active when Temperature

CHANNEL=00h

End of Sequence

DRP Read of Temperatureconfirms high temperature

caused ALARM[0]C015h = 105 ºC





このデザインは最初にレジスタ 40h (コンフィギュレーションレジスタ 0) に DRP 書き込みを実行し、 AVG1 および AVG0 ビットを 00 に設定します (図 5-5 参照)。これにより、シミュレーションの平均化機能が無効になります。

次に、コンフィギュレーションレジスタ 0 (40H) を 903FH に設定してから 003FH の DRP 書き込みをシミュレー

ションします。 DRP 書き込みが完了した後、 do_drp が 003FH に更新されます。

図 5-6 に示すように、シーケンスの最後で EOS 信号が DCLK の 1 サイクル分 High をパルスすると、テストベンチは

ステータスレジスタを読み出します。シミュレーションモデルは ADC の理想的なモデルであるため、 ADC 変換結

果の 16 ビットがすべて使用されます。たとえば VCCINT は 1.05V の場合に 5999h と表示されています。式 2-16 より、 1.05V を 10 ビットデータで表すと 166h となります。 16 ビットデータでは、 5999h = 1.05 x (65536/3) です。

これは MSB 順の 10 ビットの値です。しかし、 ADC が理想的な 16 ビット ADC の場合、ステータスレジスタの下位 6 ビットにも 011001b となるデータが格納されます。


図 5-5: 4s での DRP 書き込み

X16846-120216

DRP Read

DRP Write

Read (do_drp) valid on DRDY high for Config Reg0(40h)

Write valid on DRDY

For illustrative purposes, simulated with Config Reg0 (40H) set to 903Fh


図 5-6: EOS でステータスレジスタの DRP 読み出し

Measured Values shown with

Analog WaveformsInterpolation Style:

Hold

X16847-120216

Read Data

DRP Read

End of Sequence





図 5-4 では、温度出力が High に遷移しています。温度チャネル (00h) での変換の最後に、その結果がステータスレジスタにロードされると、 ALARM[0] がアクティブになります。 EOS が次に High になると、デザインによってその

結果がステータスレジスタから読み出されます。温度はスティミュラスファイルで設定したとおり 105°C であり、

SYSMONE1 をデザインにインスタンシエートしたときに設定された上限値の 85°C (.INIT_50 (16'hb5ed)) を超えて

います。

図 5-4 では、シーケンスの 2 巡目で VCCAUX_ALARM 出力が High になっています。 VCCAUX チャネルでの変換の最後

に、その結果がステータスレジスタにロードされると、アラームがアクティブになります。 EOS が次に High になる

と、テストベンチによってその結果がステータスレジスタから読み出されます。 VCCAUX は、スティミュラスファ

イルで設定したとおり約 1.9V です。




付録 A

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注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。


https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav



付録 A: その他のリソースおよび法的通知

参考資料

次の文書およびウェブサイトは、このユーザーガイドの補足資料として役立ちます。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. UltraScale および UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド

° 『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575: 英語版、日本語版)

° 『Zynq UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド』 (UG1075: 英語版、日本語版

2. 『XADC レイアウトのガイドライン』 (XAPP554: 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

4. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570: 英語版、日本語版)

5. 『XADC (Xilinx Analog-to-Digital Converter) の駆動』 (XAPP795: 英語版、日本語版)

6. 『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480: 英語版、日本語版)

7. UltraScale および UltraScale+ デバイスデータシート :

° 『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : 概要』 (DS891: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925: 英語版、日本語版)

° 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

° 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

° 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

° 『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923: 英語版、日本語版)

8. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

9. 『System Management Wizard LogiCORE IP 製品ガイド (AXI)』 (PG185)

10. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

11. パワーマネージメントバス仕様


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug575-ultrascale-pkg-pinout.pdf

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https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds923-virtex-ultrascale-plus.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=system_management_wiz;v=latest;d=pg185-system-management-wiz.pdf https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

http://www.pmbus.org



付録 A: その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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