DS950 (v1.4) 2020 年 1 月 16 日 japan.xilinx.comAdvance 製品仕様 1

© Copyright 2018-2019 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Alveo、 Artix、 Kintex、 Spartan、 UltraScale、 Versal、 Virtex、 Vivado、 Zynq、 およびこの文書に含まれるその他の指定されたブランドは、 米国およびその他各国のザイリンクス社の商標です。 AMBA、 AMBA Designer、 Arm、 ARM1176JZ-S、 CoreSight、 Cortex、 および PrimeCell は、 EU およびその他各国の Arm 社の登録商標です。 PCI、 PCIe、 および PCI Express は PCI-SIG の商標であり、 ライセンスに基づいて使用されています。 すべてのその他の商標は、 それぞれの保有者に帰属します。 この資料は表記のバージ ョ ンの英語版を翻訳したもので、 内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照ください。

概要

業界初の ACAP (Adaptive Compute Acceleration Platform) である Versal™ デバイスは、 適応性のあるプロセッシングおよびアクセラレータ エンジンとプログラマブル ロジッ ク、 コンフ ィギュレーシ ョ ン可能なコネクティビティを兼ね備え、 データセンター、 オートモーティブ、 5G 無線通信、 有線通信、 防衛分野の幅広いアプリ ケーシ ョ ン向けにカスタマイズされたヘテロジニアス ハード ソ リ ューシ ョンを可能にします。 ACAP デバイスは、 1 つの統合されたシ リ コン ホス ト インターコネク ト シェルと、 AI および DSP インテ リジェント エンジン、 適応型エンジン、 そしてスカラー エンジンといった大き く様変わり した機能を特長と し、 従来の FPGA および GPU を上回るワッ ト あた り性能を提供します。 AI コア シ リーズ: 演算性能の高いシ リーズで、 集積度と しては中程度のプログラマブル ロジッ クおよびコネクティビティ性能と、 AI および DSP アクセラレーシ ョ ン エンジンを備えます。

プライム シ リーズ: ミ ッ ド レンジにあたるシ リーズで、 集積度と しては中程度のプログラマブル ロジッ ク、 シ リ アル処理およびコネクティビティ性能を備えます。

シリーズ比較

Versal アーキテクチャおよび

製品データシート : 概要

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表 1: デバイス リソース

ACAP リソースと性能 AI コア シリーズ プライム シリーズ

プログラマブル NoC

合計 INT8 TOP/s 57 ～ 176 8 ～ 57

システム ロジッ ク セル (K) 540 ～ 1,968 336 ～ 2,233

階層メモリ (Mb) 90 ～ 191 54 ～ 282

DSP エンジン 928 ～ 1,968 472 ～ 3,984

AI エンジン 128 ～ 400 –

プロセッシング システム

シ リ アル ト ランシーバー 8 ～ 44 12 ～ 48

最大シ リ アル帯域幅 (全二重) (Tb/s) 2.9 11.7

I/O 478 ～ 770 316 ～ 748

メモ リ コン ト ローラー 2 ～ 4 1 ～ 4

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機能概要

アーキテクチャVersal ACAP は統合されたシェルを中心に構築されています。 シェルはプログラマブルなネッ ト ワーク オン チップ (NoC) から成り、デバイス全体におけるシームレスなメモ リ マップ アクセスを可能にしています。 具体的には、 マルチコアのスカラー プロセッシング システム (PS)、 CCIX/PCIe (CPM) 用のインターコネク ト、 AI および複雑な信号処理用の SIMD VLIW AI エンジン アクセラレータ、 およびプログラマロジッ ク (PL) にある適応型エンジンで構成されています。 これらが 1 つとなってシェル、 つま りはク ラウ ド、 エッジ、およびネッ ト ワーク アプリ ケーシ ョ ン向けに、 短期間での市場投入を可能にする演算アクセラレーシ ョ ン プラ ッ ト フォームを構成しています。 PS の隣りに位置するプラ ッ ト フォーム管理コン ト ローラー (PMC) は、 オフチップのフラ ッシュ メモ リ デバイスに格納されたデータから、 デバイスをブートおよびコンフ ィギュレーシ ョ ンする際に使用されます。 Versal デバイスは通常、 上辺と下辺に I/O およびメモ リ コン ト ローラーを備え、 左右の両辺にト ランシーバーを備えています。 NoC は上下、 左右両方向でデバイス全体に渡り ます。

演算およびアクセラレーシ ョ ンVersal AI コア シ リーズには、 機械学習、 たたみ込みニューラル ネッ ト ワーク、 無線通信、 バッ クホール、 ケーブル、 あるいはレーダー アプリ ケーシ ョ ンの機能向けに高度に最適化された信号処理コアのアレイがあ り ます。 このアレイには、 それぞれが 32 ビッ ト スカラー RISC プロセッサ、 固定小数点および浮動小数点ベク トル ユニッ ト、 データ メモ リ、 およびインターコネク トで構成される AI エンジンが多数あ り ます。 AI エンジンは 1 つのタイルとする場合からアレイ全体とする場合まで、 任意の細かさで使用できます。 また、 AI エンジン アレイでのアクセラレーシ ョ ンや演算のカスタム エンジンの作成は、 C および C++ を用いてハイレベルで実行されます。

すべての Versal ACAP は、 PS にデュアル コア Arm® Cortex®-A72 (APU) およびデュアル コア Arm Cortex-R5F (RPU) で構成されるスカラー エンジンを備えています。 PS には、 ギガビッ ト イーサネッ トおよび USB 2.0、 さ らに SPI、 I2C、 UART、 CAN-FD 用のコン トローラーをサポートする、 多数のペリ フェラルが含まれます。 PS は、 NoC を介して、 デバイス上辺および下辺にある DDR メモ リ コン ト ローラーにアクセスします。 外部メモ リへの接続に加え、 APU にはレベル 2 (L2) キャ ッシュが、 RPU には密結合メモ リ (TCM) が含まれ、 APU と RPU は共にオンチップ メモ リ (OCM) へアクセス可能です。

プログラマブル ロジッ ク (PL) は、 6 入力のルッ クアップ テーブル (LUT) とフ リ ップフロ ップを含むコンフ ィギャラブル ロジッ ク ブロ ッ ク、 36Kb ブロ ッ ク RAM と 288Kb UltraRAM というサイズの異なる メモ リ ブロ ッ ク、デジタル信号処理 (DSP) ブロ ッ ク、およびブロ ッ クど う しを接続するための豊富なインターコネク ト、 スイ ッチ、 マルチプレクサーを備えています。 すべてのリ ソースはカラム状に配列されています。 PL は高さが固定された複数の領域に分割されています。 この各領域には、 クロ ッキング機能と NoC アクセス ポイン トがあ り ます。

プラッ ト フォーム管理 PMC は PS に隣接していますが、 PS からは独立して機能します。 PMC はプライマ リ ブート ソースからデバイスをブート し、 コンフ ィギュレーシ ョ ンする際に使用されます。 また、 PS コンフ ィギュレーシ ョ ンの前または後に PL のコンフ ィギュレーシ ョ ンも実行します。 ACAP における暗号化、 認証、 システム監視、 デバイス デバイスなどの機能もこの PMC が制御します。

コネクテ ィ ビテ ィVersal ACAP の上辺および下辺には通常、 DDR4 および LPDDR4 との読み書きに使用される多数の XPIO バンク と関連する メモ リ コント ローラーが位置しています。 XPIO は、 PL で作成されたソフ ト メモ リ コン ト ローラーを含め、 専用のメモ リ コン ト ローラーから独立して、 さまざまな機能用に使用できます。 デバイスの左右の辺には通常、 最大 58Gb/s をサポートするシ リ アル ト ランシーバーがあり ます。

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機能概要

表 2: Versal AI コア シリーズ

VC1352 VC1502 VC1702 VC1802 VC1902

AI エンジン 128 248 320 300 400

AI エンジン データ メモ リ ブロ ッ ク 1,024 1,984 2,560 2,400 3,200

AI エンジン データ メモ リ (Mb) 32 62 80 75 100

DSP エンジン 928 1,312 1,696 1,600 1,968

システム ロジッ ク セル 539,840 797,440 1,050,560 1,585,938 1,968,400

CLB フ リ ップフロ ップ 493,568 729,088 960,512 1,450,000 1,799,680

LUT 246,784 364,544 480,256 725,000 899,840

分散 RAM (Mb) 7.5 11.1 14.7 22.1 27.5

ブロ ッ ク RAM ブロ ッ ク 441 547 826 800 967

ブロ ッ ク RAM (Mb) 15.5 19.2 29.0 28.1 34.0

UltraRAM ブロ ッ ク 209 215 402 325 463

UltraRAM (Mb) 58.8 60.5 113.1 91.4 130.2

アクセラレータ RAM ブロ ッ ク 1 0 1 0 0

アクセラレータ RAM (Mb) 32 0 32 0 0

APU デュアル コア Arm Cortex-A72、 48KB/32KB L1 キャ ッシュ (パリティおよび ECC 付き )、 1MB L2 キャ ッシュ (ECC 付き )RPU デュアル コア Arm Cortex-R5F、 32KB/32KB L1 キャシュおよび TCM (ECC 付き )

メモ リ 256KB オンチップ メモ リ (ECC あ り )

接続 Ethernet (x2)、 UART (x2)、 CAN-FD (x2)、 USB 2.0 (x1)、 SPI (x2)、 I2C (x2)

NoC マスター /スレーブ ポート 10 14 18 28 28

DDR バス幅 128 128 128 256 256

DDR メモ リ コン ト ローラー 2 2 2 4 4

CCIX および PCIe (CPM) – 1 x Gen4x16、 CCIX – 1 x Gen4x16、 CCIX 1 x Gen4x16、 CCIXPCI Express 1 x Gen4x8 4 x Gen4x8 1 x Gen4x8 4 x Gen4x8 4 x Gen4x8

マルチレート イーサネッ ト MAC 1 4 3 4 4

XPIO 378 378 378 648 648

HDIO 44 44 44 44 44

GTY ト ランシーバー (32.75Gb/s) 8 44 24 44 44

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表 3: Versal AI コア シリーズ: デバイスとパッケージの各組み合わせにおける最大 I/O 数

VC1352 VC1502 VC1702 VC1802 VC1902

XPIO、 HDIO、 MIO、 GTY XPIO、 HDIO、 MIO、 GTY XPIO、 HDIO、 MIO、 GTY XPIO、 HDIO、 MIO、 GTY XPIO、 HDIO、 MIO、 GTY

VBVA1024 378、 22、 78、 8 378、 22、 78、 8

VSVE1369 378、 44、 78、 8 378、 44、 78、 24

VSVG1369 378、 44、 78、 24

VSVA1596 378、 44、 78、 32 378、 44、 78、 16

VIVA1596 378、 44、 78、 32 378、 44、 78、 32

VSVD1760 648、 0、 78、 24 648、 0、 78、 24

VSVA2197 378、 44、 78、 44 648、 44、 78、 44 648、 44、 78、 44

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表 4: Versal プライム シリーズ

VM1102 VM1302 VM1402 VM1502 VM1802 VM2502 VM2602 VM2902

システム ロジッ ク セル 335,720 604,800 1,118,880 797,440 1,968,400 1,969,240 1,574,720 2,233,280

CLB フ リ ップフロ ップ 306,944 552,960 1,022,976 729,088 1,799,680 1,800,448 1,439,744 2,041,856

LUT 153,472 276,480 511,488 364,544 899,840 900,224 719,872 1,020,928

分散 RAM (Mb) 4.7 8.4 15.6 11.1 27.5 27.5 22.0 31.2

ブロ ッ ク RAM ブロ ッ ク 155 502 1,150 547 967 1,341 1,405 1,981

ブロ ッ ク RAM (Mb) 5.4 17.6 40.4 19.2 34.0 47.1 49.4 69.6

UltraRAM ブロ ッ ク 155 178 286 215 463 677 453 645

UltraRAM (Mb) 43.6 50.1 80.4 60.5 130.2 190.4 127.4 181.4

DSP エンジン 472 832 1,696 1,312 1,968 3,984 1,904 2,672

APU デュアル コア Arm Cortex-A72、 48KB/32KB L1 キャ ッシュ (パリティおよび ECC 付き )、 1MB L2 キャ ッシュ (ECC 付き )

RPU デュアル コア Arm Cortex-R5F、 32KB/32KB L1 キャシュおよび TCM (ECC 付き )

メモ リ 256KB オンチップ メモ リ (ECC あ り )

接続 Ethernet (x2)、 UART (x2)、 CAN-FD (x2)、 USB 2.0 (x1)、 SPI (x2)、 I2C (x2)

NoC マスター /スレーブ ポート 5 9 18 14 28 28 30 42

DDR バス幅 64 128 256 128 256 256 192 192

DDR メモ リ コン ト ローラー 1 2 4 2 4 4 3 3

CCIX および PCIe (CPM) – 1 x Gen4x16、CCIX

1 x Gen4x16、CCIX

1 x Gen4x16、CCIX

1 x Gen4x16、CCIX

1 x Gen4x16、CCIX

PCI Express 1 x Gen4x8 2 x Gen4x8 2 x Gen4x8 4 x Gen4x8 4 x Gen4x8 1 x Gen4x8 2 x Gen4x8 2 x Gen4x8

マルチレート イーサネッ ト MAC 1 2 2 4 4 2 6 8

XPIO 216 432 648 378 648 648 486 378

HDIO 22 22 22 44 44 22 44 44

GTY ト ランシーバ (32.75Gb/s) 12 24 24 44 44 16 8 8

GTM ト ランシーバー (58Gb/s) 0 0 0 0 0 16 40 40

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表 5: Versal プライム シリーズ: デバイスとパッケージの各組み合わせにおける最大 I/O 数

VM1102 VM1302 VM1402 VM1502 VM1802 VM2502 VM2602 VM2902

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

XPIO、 HDIO、 MIOGTY、 GTM

SFVB625 216、 22、 784、 0

VFVB1024 216、 22、 7812、 0

216、 22、 7816、 0

324、 22、 7816、 0

VFVB1369 216、 22、 7824、 0

324、 22、 7824、 0

378、 22、 7816、 0

VFVF1369 324、 22、 788、 0

648、 22、 788、 0

VFVA1760 432、 22、 7824、 0

648、 22、 7824、 0

486、 22,788、 24

VFVC1760 378、 44、 7844、 0

378、 44、 7844、 0

378、 44、 788、 40

378、 44、 788、 40

VSVD1760 648、 0、 7824、 0

VSVA2197 648、 44、 7844、 0

648、 22、 7816、 16

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デバイス レイアウト (アーキテクチャおよびインターコネク ト )Versal デバイスは、 プロセッシング、 演算、 アクセラレーシ ョ ン、 そしてコネクティビティそれぞれに特化した構築ブロ ッ クのライブラ リから構築されています。 図 1 に ACAP のレイアウ ト を示します。 NoC が CPM を介した外部ホス ト プロセッサとの接続や、 プログラマブル ロジッ ク (PL)、ベク トル ベースのアクセラレータ (AI エンジン)、 スカラー プロセッシング アクセラレータなど各種ヘテロジニアス プロセッシング エレ メン ト との接続を担っています。

デバイスの左右の辺にはシ リ アル ト ランシーバーが、 上下の辺には XPIO およびメモ リ コン ト ローラーが位置しています。 Versal AI コア シ リーズの場合、 デバイスの上辺に XPIO およびメモリ コン ト ローラーの代わりに一列のアクセラレーシ ョ ン アレイがあ り ます。コネクティビティ関連の IP はシ リ アル ト ランシーバーに近接して、 カラム状に配置されます。 リ ソースは、 ローカルおよび領域の信号を接続するためのプログラマブル インターコネク ト配線のマ ト リ クス と、 デバイスに渡る高帯域かつ長距離の伝達用の NoC によって接続されます。

X-Ref Target - Figure 1-1

図 1: ACAP デバイス レイアウト

DS950_01_102618

AI Engines or XPIO & Memory Controllers

XPIO & Memory Controllers

SerialTransceivers

PS, PMC, CPM

SerialTransceivers

Logic,DSP & Memory

NoC

NoC

NoC

NoC

Con

nect

ivity

IP

Con

nect

ivity

IP

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NoCプログラマブル NoC は、 ACAP アーキテクチャの AXI-4 ベースのインターコネク ト ネッ ト ワークで、 デバイス内における高帯域接続の配線を容易に可能にします。 これはデバイスの上下および左右方向に広がってます。 NoC の目的は、 ローカルおよび領域のデバイス インターコネク トに対する負荷を軽減しながら、 大量のデータを必要と し使用するデバイスの各エリ アを接続するこ とにあ り ます。NoC は、 メモ リ コン ト ローラー、 プログラマブル ロジッ ク、 プロセッシング システム、 AI エンジン、 およびプラ ッ ト フォーム管理コン ト ローラーの間にある完全なブロ ッキング ク ロスバーです。 NoC による接続の例と して次が挙げられます。

• DRAM (DDR メモ リ ) へのデバイス アクセスを共有

• PL と PL を接続

• AI エンジン アレイへのメモ リ マップ アクセス

• PS と PL 間を接続

• PS と DDR メモ リ間を接続

スタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを採用したデバイスの場合、 垂直方向の NoC カラムが隣接する SLR (Super Logic Region) 間を接続し、 これによってデバイスのコンフ ィギュレーシ ョ ン データがマスター SLR と スレーブ SLR 間を行き来できるよ うにな り ます。

プラッ ト フォーム管理コン ト ローラー

PMC は、 プラ ッ ト フォームのセキュアなブート と コンフ ィギュレーシ ョ ン、 およびデバイスのインテグ リティやデバッ クなどライフサイクル管理とシステム監視に関連した処理を実行するこ とで ACAP を管理します。

ブートおよびコンフ ィギュレーシ ョ ン

PMC によって ACAP は、 セキュア ブートおよび非セキュア ブートの両方をサポートする、 マルチステージ ブート プロセスでプライマ リ ブート ソースからブート します。 セキュア ブートの場合、 ES-GCM、 SHA3-384 復号/認証、 および ECDSA/RSA ブロッ クによってイ メージが復号および認証されます。 リセッ ト時にはモード ピンが読み出され、 プライマ リ ブート メモ リ デバイス (クアッ ド SPI、オク タル SPI、 SD、 または eMMC) が判断されます。 PMC がオンチップ bootROM からのコードを実行し、 ブート デバイスからオンチップ メモ リへ第 1 段階ブート ローダー (FSBL) をコピーしつつ、 認証および復号化を受けます。 また、 PL のコンフ ィギュレーシ ョ ンも FSBL によって実行されます。 格納媒体からロード されたデバイス イ メージは、 認証および復号化を経て、 PL コンフ ィギュレーシ ョ ン インターフェイスへ送信されます。

PL は、 Dynamic Function eXchange (DFX) を用いて部分的にコンフ ィギュレーシ ョ ンするこ と も可能です。 PL を部分的にコンフ ィギュレーシ ョ ンするための新しいデバイス イ メージは、プライマ リ または PCIe やイーサネッ ト などのセカンダ リ ブート インターフェイスを介して PS からロードできます。 リ コンフ ィギュレーシ ョ ンによ り、 PL の一部は新しいデバイス イ メージによって決定された新しい機能を提供するよ うになるため、 ユーザーは自身の ACAP の機能を変化するシステム要件に対応させるこ とができます。

システム モニター

PMC には、 PS および PL の電圧および温度を監視するためのシステム モニター機能があ り ます。 これによ り、 システム全体の安全性、セキュ リ ティ、 信頼性が高められます。 システム モニターの中心は 10 ビッ ト 200kSPS の ADC で、 JTAG、 PMBus、 または I2C インターフェイスからアクセスした り、 PS から直接、 および NoC を通って PL からもアクセス可能です。

デバイスのインテグリテ ィおよびデバッグ

JTAG は Versal ACAP のデバッグ機能用のプライマ リ インターフェイスです。 JTAG アーキテクチャには、 IEEE Std 1149.1 に準拠した 2 つの TAP コン ト ローラー、 Arm DAP コン ト ローラーおよび PMC タ ップ コン ト ローラーがあ り、 これらは直列に接続されています。Arm DAP コン ト ローラーがデバッグ機能のメ イン コン ト ローラーで、 PS CoreSight のデバッグ、 PL のデバッグ、 不揮発性フラ ッシュのプログラム、 および eFUSE/BBRAM のプログラムをサポート します。 Arm DAP コン ト ローラーがデバッグ機能のメ イン コン ト ローラーで、 PS CoreSight のデバッグ、 PL のデバッグ、 不揮発性フラ ッシュのプログラム、 および eFUSE/BBRAM のプログラムをサポート します。 PMC TAP コン ト ローラーは、 デバイス IDCODE、 PL のプログラム、 およびバウンダ リ スキャンをサポート します。

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PMC には、 プライマ リの JTAG インターフェイスよ り も高速なデバッグに使用可能な高速デバッグ ポート (HSDP) もあ り ます。 HSDP インターフェイスは、 PS 上部に位置する ト ランシーバーを利用する、 送信と受信が分離した単一方向の Aurora チャネルから成る高スループッ トのインターフェイスです。 HSDP によって、 複数のデバイスからのチャネルをデイジー チェーン接続できます。 また、 このポートには PL にある Aurora ブリ ッジを介するこ とで PL にあるシ リ アル ト ランシーバーからもアクセス可能です。

外部フラッシュ メモリ インターフェイス

SD/eMMC コン ト ローラーは、 Low Speed (デフォルト )、 High Speed、 Ultra High Speed (UHS) クロ ッ ク レートで 1 および 4 ビッ ト データ インターフェイスをサポート します。 このコン ト ローラーは、 eMMC 4.51 規格に準拠した 1、 4、 8 ビッ ト幅の eMMC インターフェイスもサポート しています。 eMMC は、 ブートおよびコンフ ィギュレーシ ョ ンに最もよ く使用されるモードの 1 つで、 マネージド NAND デバイスからのブート をサポート しています。 このコン ト ローラーは内蔵 DMA によって高いパフォーマンスを実現しています。

クワッ ド SPI コン ト ローラーは、 ブートおよびコンフ ィギュレーシ ョ ンに最もよ く使用されるデバイスです。 このコン ト ローラーは 4 バイ トおよび 3 バイ トのアドレッシング モードをサポート しています。 どちらのアドレッシング モードでも、 シングル、 デュアル スタ ッ ク、 デュアル パラレルのコンフ ィギュレーシ ョ ンがサポート されます。 シングル モードでは 1 個のクワッ ド シ リ アル NOR フラ ッシュ メモ リがサポート され、デュアル スタ ッ クおよびデュアル パラレル モードでは 2 個のクワッ ド シ リ アル NOR フラ ッシュ メモ リがサポート されます。

オクタル SPI コン ト ローラーは、 ブートおよびコンフ ィギュレーシ ョ ンに最もよ く使用されるデバイスです。 8 ピンのインターフェイスがあ り、 ダブル データ レート モードで最大 400MB/s の帯域幅を、 シングル データ レート モードで最大 166MB/s の帯域幅を提供します。 2 つのチップ セレク トによってよ り深い階層のメモ リ をサポートする と共に、 内蔵 DMA によって高いパフォーマンスを実現しています。

スレーブ ブート モード

JTAG に加えて、 SelectMAP もスレーブ ブート モードです。 SelectMAP は、 高バンド幅、 ス ト リーム指向のパラレル インターフェイスで、 8 ビッ ト 、 16 ビッ ト、 または 32 ビッ ト幅に構成可能です。 このインターフェイスは最大 200MHz で動作します。

演算およびアクセラレーシ ョ ン エンジン

AI エンジン アレイ

Versal AI コア デバイスは、デバイスの上辺に AI エンジンのアレイを備えています。 AI エンジン アレイは AI エンジン タイルの 2 次元アレイで、 それぞれに AI エンジン、 高性能 VLIW ベク トル (SIMD) プロセッサ、 統合データ メモ リ、 およびス ト リーミ ング、 コンフ ィギュレーシ ョ ン、 そしてデバッグ用のインターコネク トがあ り ます。 AI エンジン タイルの横には AI エンジン アレイ インターフェイスがあ り、 AI エンジン アレイ と PL、 PS、 および NoC にあるその他リ ソースをするために必要なロジッ クを提供します。

AI エンジン

AI エンジンは、 スカラー ユニッ ト、 ベク トル ユニッ ト、 ロード ユニッ ト、 およびメモ リ インターフェイスを備えています。 スカラー ユニッ トには、 汎用、 ポインター、 コンフ ィギュレーシ ョ ン、 およびバッ クアップ レジスタ用のレジスタ ファ イルを持つ 32 ビット スカラー RISC プロセッサと 32x32 ビッ ト スカラー乗算器が含まれ、 サイン/コサイン、 平方根、 および逆平方根を含む非線形関数をサポート します。 3 つのアドレス生成ユニッ ト (AGU) があ り、 う ち 2 つはロード専用ユニッ ト と して、 1 つはス ト ア専用ユニッ ト として利用可能です。 ベク トル ユニッ トには、 512 ビッ ト ベク トル固定小数点/整数ユニッ トおよび単精度浮動小数点ベク トル ユニッ トが含まれ、 共に複数のベク トル レーンにおける並行演算をサポート します。 各 AI エンジン内部は、 専用、 シングル ポート、 16KB のプログラム メモ リで、 その幅は 128 ビッ ト 、 ワード数は 1k です。 プログラム メモ リは命令圧縮をサポート し、 ECC 保護およびレポート機能があ り ます。

AI エンジン データ メモリ

AI エンジンとは別に、 AI エンジン タイルには 8 つのシングル ポート バンク (256 ビッ ト幅、 128b 深さ ) に分割された 32KB データ メモ リが含まれます。 この構造によ り、 最大 8 つの並行したメモ リ アクセス ト ランザクシ ョ ンが、 1 ク ロ ッ ク サイ クル、 5 サイクル アクセス レイテンシで可能になり ます。 ス トール信号がメモ リ アクセスの競合を識別し、 その間未処理のメモリ動作はバッファーされます。 データ メモ リ モジュールそれぞれが、 メモ リ エラーの検出 (パリティ ) およびレポート をサポート します。

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また、 データ メモ リには、 ローカル メモ リへの入力ス ト リーム、 ローカル メモ リからの出力ス ト リーム、 およびローカル メモ リでバッファーされたス ト リームをサポートする DMA ロジッ クが含まれます。 2 次元のス ト ライ ド アクセスをサポートするこ とで、 どの AI エンジンも上下左右にある AI エンジン タイルに隣接するデータ メモ リにアクセスできます。 つま り、 1 つの AI エンジンは最大 128KB のデータ メモ リにアクセス可能です。

プロセッシング システム

すべての Versal デバイスに、 スカラー エンジン (APU と RPU) とペリ フェラルで構成されるプロセッシング システム (PS) があ り ます。PS はアーキテクチャ要素の集ま りの一部で、 プラ ッ ト フォーム管理コン ト ローラー (PMC)、 CCIX と PCIe (CPM) ブロ ッ ク用のインターコネク ト、 NoC、 および密結合されながら互い独立して動作可能な統合メモリ コン ト ローラーを含みます。 図 2 に、 レイアウ トの簡略図を示します。

PMC は、 プライマ リ ブート ソースから PS をブートする役割を担います。 PS には、 デバイス上辺に位置するシ リ アル ト ランシーバーと直接やり取りする CPM 内部の PCIe®、 PCIe-DMA,、 および CCIX 機能への直接アクセスがあ り ます。 プログラマブル ロジッ クのコンフ ィギュレーシ ョ ンはプロセスのどの段階でも可能で、 PS ブートの前後いずれでも実行できます。

アプリケーシ ョ ン プロセッシング ユニッ ト (APU)

APU は多機能なデュアル コア Arm Cortex-A72 プロセッサを採用しています。 Cortex-A72 コアは、 ハード ウェア仮想化をサポートする Arm-v8A アーキテクチャに基づく 64 ビッ ト幅のアプリ ケーシ ョ ン プロセッサです。 各 Cortex-A72 コアには、 48KB の命令 L1 キャ ッシュおよび 32KB のデータ L1 キャ ッシュ (それぞれパリティ と ECC 保護付き )、 NEON SIMD エンジン、 および単精度/倍精度浮動小数点演算ユニッ トがあ り ます。 これらブロ ッ クに加え、 APU はスヌープ制御ユニッ ト と 1MB の L2 キャ ッシュ (ECC 保護付き ) も備え、システム レベル性能を向上させています。 スヌープ制御ユニッ トによって L1 キャ ッシュのコ ヒーレンシが維持されるため、 コ ヒーレンシ確保のためにソフ ト ウェア帯域幅を消費する必要があ り ません。 APU は仮想割り込みをサポート した割り込みコン ト ローラーも内蔵しています。 APU は、 システム メモ リ管理装置 (SMMU) を使用して CCI (Cache Coherent Interconnect) ブロ ッ ク経由で 128 ビッ ト ACE (AXI Coherency Extension) ポートによ り PS 内のほかのコンポーネン ト と通信します。 APU は 128 ビッ トのアクセラレータ コ ヒーレンシ ポート (ACP) を介して PL にも接続されており、 PL 内のアクセラレータに低レイテンシのコ ヒーレン ト ポート を提供します。リ アルタイム デバッグおよびト レースをサポートするため、各コアには Arm CoreSight™ デバッグ システムと通信する Embedded Trace Macrocell (ETM) もあ り ます。

X-Ref Target - Figure 1-1

図 2: PS および周辺ブロック

DS950_02_061418

SerialTransceivers

PCIe

APU

CPM

PMCProcessing System

RPU

CCIX

NoC

Security

Analog

Boot& Config

Cortex-A72

PCIe + DMA

XPIO & Memory Controller

ProgrammableLogic

Cortex-A72

Cortex-R5

Cortex-R5

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リアルタイム プロセッシング ユニッ ト (RPU)

PS 内の RPU にはデュアル コア Arm Cortex-R5F プロセッサが含まれます。Cortex-R5F コアは Arm-v7R アーキテクチャに基づく 32 ビット リ アルタイム プロセッサ コアです。各 Cortex-R5F コアには ECC 保護に対応した 32KB の L1 命令およびデータ キャ ッシュがあ り ます。 これらの L1 キャ ッシュに加え、 各 Cortex-R5F コアにはシングル サイ クルでのリ アルタイム アクセスが可能な 128KB の TCM (密結合メモ リ ) インターフェイスもあ り ます。 RPU には専用の割り込みコン ト ローラーおよび浮動小数点ユニッ ト もあ り ます。 RPU はスプリ ッ ト モード と ロ ッ クステップ モードでの動作が可能です。 スプリ ッ ト モードでは両方のプロセッサがそれぞれ独立して動作します。 ロ ッ クステップ モードでは、 2 つのプロセッサが内蔵のコンパレータ ロジッ クを使用して並列に動作し、 TCM は 256KB のユニファイ ド メモ リ と して使用されます。RPU は、低電力ド メ イン スイ ッチに接続された 128 ビッ ト AXI-4 ポート を介して PS 内のほかのコンポーネン ト と通信します。 また、 PL とは 128 ビッ トの低レイテンシ AXI-4 ポート を介して直接通信します。 リ アルタイム デバッグおよびト レースをサポートするため、 各コアには Arm CoreSight デバッグ システムと通信する Embedded Trace Macrocell (ETM) もあり ます。

コネクテ ィ ビテ ィ ペリフェラル

PS では多数のペリ フェラルが、 CAN-FD、 SPI、 USB、 イーサネッ ト 、 I2C、 および UART など業界標準のプロ ト コルを介した外部デバイス との接続に使用されます。 これらペリ フェラルの多くがクロ ッ ク ゲーティングおよびパワー ゲーティング モードをサポート しており、 ダイナミ ッ クおよびスタティ ッ ク消費電力をさ らに削減しています。 ペリ フェラルは MIO (Multiplexed I/O) を使用して外部コンポーネン トに接続するか、 必要に応じて PL を介して EMIO (Extended Multiplexed I/O) で割り当てるこ とができます。

それぞれが高速インターフェイス と コンフ ィギュレーシ ョ ン インターフェイスを提供する、 隣接した CPM および PMC を含め、 I/O ユニッ トで直接必要と されるペリ フェラルは次が含まれ、 比較的少数です。

• ギガビッ ト イーサネッ ト コン ト ローラー (x 2)

• SPI コン ト ローラー (x 2)

• I2C コン ト ローラー (x 2)

• CAN/CAN-FD コン ト ローラー (x 2)• UART (x 2)

• GPIO

• USB 2.0 (デバイスおよびホス ト ) コン ト ローラー (x 1)

I/O ユニッ トには次の機能が含まれるため、 MIO を共有できます。

• ト リプル タイマー カウンター (x 4)

• ウォ ッチド ッグ タイマー (x 1)

I/O ユニッ トにあるペリ フェラルはすべて、 システム制御レジスタを介して Trustzone をサポート します。 また、 I/O ユニッ トには LPD インターコネク トへのマスターおよびスレーブ AXI インターフェイス ポートがあ り ます。 最上位の APB バスが 1 つ、 I/O ユニッ ト内の AXI ブリ ッジの制御に使用されます。

USB 2.0

USB コン ト ローラーは、 ホス ト またはデバイスのいずれかと してコンフ ィギュレーシ ョ ンできます。 このコアは USB 2.0 規格に準拠しており、 上記すべての構成でハイ /フル/ロー スピード モードをサポート しています。 ホス ト モードでは、 USB コン ト ローラーは Intel XHCI 規格に準拠します。 デバイス モードでは、 最大 12 のエンドポイン ト をサポート します。 コン ト ローラーと最大 480Mb/s で動作する外部 PHY への接続には、 ULPI (Universal Low Peripheral Interface) を使用します。

イーサネッ ト MAC

10Mb/s、 100Mb/s、 1Gb/s の動作をサポートする ト ラ イスピード イーサネッ ト MAC が 1 組あり ます。 これらはジャンボ フレームをサポート し、 IEEE Std 1588 v2 に基づく インターフェイスによるタイムスタンプにも対応しています。 また、 IEEE Std 1588 または 802.1AS-REV を用いる Time Sensitive Network (TSN) をサポート します。 イーサネッ ト MAC は MIO (RGMII)、 または EMIO (GMII) 経由で接続できます。 GMII インターフェイスは、 PL 内で別のインターフェイスに変換できます。

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コンフ ィギャラブル ロジック ブロック (CLB)コンフ ィギャラブル ロジッ ク ブロ ッ ク (CLB) はすべて、32 個のルッ クアップ テーブル (LUT) と 64 個のフ リ ップフロ ップを含みます。LUT は、 出力が 1 つの 6 入力 LUT と して、 または出力は別々でアドレスまたはロジッ ク入力が共通の 2 つの 5 入力 LUT と して構成可能です。 各 LUT はオプシ ョ ンと してフ リ ップフロ ップでラ ッチできます。 CLB には LUT およびフ リ ップフロ ップ以外にも、 演算キャリー ロジッ クおよびマルチプレクサーが含まれ、 これらを使用するこ とでよ り ビッ ト数の大きなロジッ ク ファンクシ ョ ンが作成できます。各 CLB 内部では、 16 の LUT が 64 ビッ ト RAM、 32 ビッ ト シフ ト レジスタ (SRL32)、 または 2 つの SRL16 と して構成可能です。64 のフ リ ップフロ ップから成るグループすべてに、 4 つのクロ ッ ク信号、 4 つのセッ ト / リセッ ト信号、 および 16 のクロ ッ ク イネーブル信号があ り ます。 すべての CLB 内部には LUT を接続するための専用のインターコネク ト パスがあ り、 CLB から出て再び入り、 マルチプレクサーをカスケード接続する必要はあ り ません。 これによ り、 チェーンのどのビッ トからでも開始できるキャ リー チェーンを実現する、 柔軟なキャ リー ロジッ ク構造が可能になり ます。

内部メモリ

各 ACAP はプログラマブルな内部ス ト レージをいくつか備えています。 CLB にある分散 RAM だけでなく、 さまざまなサイズのス トレージ エレ メン ト を構築するための専用ブロッ クがあ り ます。

オンチップ メモリ (OCM)

RPU には、32KB の L1 データ キャ ッシュに加えて、ECC 付きの 256KB OCM が含まれます。OCM には 2 つの 128 ビッ ト AXI インターフェイスからアクセスします。 一方は 2 つの Cortex-R5F プロセッサ専用で、 も う一方は APU やその他のマスターに利用可能です。RPU からのメモ リ アクセスには、 汎用の 128 ビッ ト AXI インターフェイスからのメモ リ アクセスよ り も高い優先度が与えられます。

一部の Versal ACAP は、 追加の 4MB、 ECC 付きオンチップ メモ リであるアクセラレータ RAM を PS 外部に備えています。 このメモ リは、128 ビッ ト AXI インターフェイスを介して RPU から直接アクセスを提供し、2 つの 256 ビッ ト AXI インターフェイスを経由する場合は PL からもアクセス可能です。 メモ リは 3 つのバンクに分割され、 PL および RPU から異なるバンクへの読み出しまたは書き込みの同時アクセスをサポート します。

ブロック RAM

それぞれが 36Kb のス ト レージ容量を持つ完全なデュアル ポート RAM は、 1 つの 36Kb RAM または完全に独立した 2 つの 18Kb RAM と して構成可能です。 各ポートは、 シンプル デュアル ポート モードで 4K × 9、 2K × 18、 1K × 36、 または 512 x 72 と して構成できます。 また、 2 つのポートには別々の比率を指定できます。 さ らに、 1 つのポートの読み出しポート と書き込みポートには別々の幅を設定可能です。

同期動作: 読み出しおよび書き込みのメモリ アクセスは、 ク ロ ッ クによって制御されます。 すべての入力、 データ、 アドレス、 ク ロ ック イネーブル、 書き込みイネーブルにはレジスタが付きます。 データ出力は常にラ ッチされ、 次の動作までデータを保持します。 オプシ ョ ンと しての出力データのパイプライン レジスタは、 1 サイクル分のレイテンシが増加する代わりに、 よ り高いクロ ッ ク レートでの動作を可能にします。 書き込み動作中、 データ出力は前に保存されたデータまたは新たに書き込まれたデータを反映させるか、 変更なしでそのまま維持できます。 出力ラ ッチおよびレジスタの個別リセッ ト制御があ り ます。

非同期動作: データ出力は非同期のセッ ト / リセッ ト も可能です。 ス リープ入力 (アレイを低消費電力ステートにする ) はオプシ ョ ンで非同期にできます。

完全なデュアル ポート動作: ブロッ ク RAM には、 格納されたデータを共有する以外は完全に独立した 2 つのポートがあ り ます。

シンプル デュアル ポート動作: 1 つは書き込み専用ポート、 も う 1 つは読み出しポート とな り ます。つま り、データ幅は、 36Kb のフル ブロ ッ ク RAM では 72 ビッ トに拡張でき、 分割された 18Kb ブロ ッ ク RAM の場合は 36 ビッ トになり ます。

カスケード モードは、 36Kb RAM または 18Kb RAM で可能な構成すべてをサポート します。 カスケード接続とは、 複数のブロ ッ ク RAM を組み合わせ、 追加のロジッ ク リ ソースを使用するこ とな く、 よ り大きなブロ ッ ク RAM を構築するこ とです。

64 ビッ ト幅のブロ ッ ク RAM は、 追加で 8 ビッ ト を生成、 格納、 そして使用でき、 読み出し中にシングル ビッ ト エラーの訂正、 ダブル ビッ ト エラーの検出 (ECC) を実行します。 ECC ロジッ クは 64 または 72 ビッ ト幅の外部メモ リへの書き込み、 またはそのメモ リからの読み出しにも使用できます。 メモ リ内容は、 コンフ ィギュレーシ ョ ン デバイス イ メージで初期化またはク リ アできます。

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UltraRAM

それぞれが 288K ビッ トのス ト レージ容量を持つデュアル ポート UltraRAM は、 1 つの 288Kb RAM と して構成可能です。 各ポートは 32K x 9、 16K x 18、 8K x 36、 または 4K x 72 と して構成できます。 また、 2 つのポートには別々の比率を指定できます。

同期動作のみ: 読み出しおよび書き込みのメモリ アクセスは、 ク ロ ッ クによって制御されます。 すべての入力、 データ、 アドレス、 クロ ッ ク イネーブル、 書き込みイネーブルにはレジスタが付きます。 データ出力は常にラ ッチされ、 次の動作までデータを保持します。オプシ ョ ンと しての出力データのパイプライン レジスタは、 1 サイクル分のレイテンシが増加する代わりに、 よ り高いクロ ッ ク レートでの動作を可能にします。

非同期制御: データ出力は非同期のセッ ト / リセッ ト も可能です。 ス リープ入力 (メモ リ アレイを低消費電力ステートにする ) はオプシ ョ ンで非同期にできます。

疑似デュアル ポート動作: メモ リには 2 つのポートがあ り、 それぞれがシングル ク ロ ッ ク サイクルで読み出しまたは書き込み可能です。 これらのポートは決まった順に順序付けられ、 各サイクルで最大 2 つのト ランザクシ ョ ンを可能にします (両ポートが書き込み、両ポートが読み出し、 または読み出し と書き込みに 1 ポートずつ)。 このためには、 2 つのポートが 1 つのクロ ッ クを共有している必要があ り ます。 書き込み動作中、 出力データはポート上で変わらず維持されます。 出力ラ ッチおよびレジスタの個別リセッ ト制御があ ります。

UltraRAM の ECC ロジッ クは、 リ アルタイムのエラー チェッ クおよび訂正をサポート します。 両ポートには、 読み出しまたは書き込み用の専用 ECC があ り ます。 ECC ロジッ クは 64 ビッ ト幅のデータ用に用意されており、 追加で 8 ビッ ト を生成、 格納、 そして使用でき、 読み出し中にシングル ビッ ト エラーの訂正、 ダブル ビッ ト エラーの検出 (ECC) を実行します。

隣接するブロ ッ クのアドレスおよびデータをカスケード接続し、 よ り深いメモリ を構築可能です。 またオプシ ョ ンと して、 UltraRAM のカスケードに渡ってクロ ッ ク レート を維持するためにパイプラインを利用できます。

デジタル信号処理 (DSP)DSP アプリ ケーシ ョ ンは、 専用の DSP エンジンに最適に実装された多数のバイナリ乗算器およびアキュムレータを使用します。 Versal デバイスはいずれも専用の低消費電力 DSP エンジンを数多く装備し、 システム設計の柔軟性を維持しながら、 高速処理と小型化を同時に実現しています。

各 DSP エンジンは基本的に、 専用の 27 × 24 ビッ ト 2 の補数乗算器および 58 ビッ ト アキュムレータで構成されます。 乗算器は動作中にバイパスでき、 2 つの 58 ビッ ト入力は SIMD (単一命令複数データ ) 演算ユニッ ト (デュアルの 24 ビッ ト加算/減算/累算、 またはクワッ ドの 12 ビッ ト加算/減算/累算)、 またはオペランドが 2 つの 10 個の異なるロジッ ク ファンクシ ョ ンから任意の 1 つを作成可能なロジッ ク ユニッ トに入力できます。

DSP エンジンには、 通常対称フ ィルターに使用される前置加算器が追加されています。 この加算器によ り、 高密度に実装されたデザインの性能が向上し、 DSP エンジン数が最大 50% 削減されます。 116 ビッ ト幅の専用 XOR ファンクシ ョ ン (ビッ ト幅は 12、 22、 24、34、 58、 または 116 にプログラム可能) によ り、 前方エラー訂正や CRC アルゴ リズムを実装する際の性能が向上します。

また、 収束丸め (偶数丸めと も呼ばれる ) あるいは対称丸めに使用できる 58 ビッ ト幅のパターン検出回路も備えています。 パターン検出回路をロジッ ク ユニッ ト と併用する場合には、 116 ビッ ト幅のロジッ ク ファンクシ ョ ンが実装可能です。

DSP エンジンは多数のパイプラインおよび拡張性能を提供し、 デジタル信号処理だけでなくその他多くのアプリ ケーシ ョ ンで速度と効率性を向上させます。 このよ うなアプリ ケーシ ョ ンには、 バス幅の広いダイナミ ッ ク シフター、 メモ リ アドレス ジェネレーター、多入力マルチプレクサー、 メモ リ マップされた I/O レジスタ ファ イルが含まれます。 また、 アキュムレータは同期のアップ/ダウン カウンターと しても使用可能です。

DSP エンジンの配列は、 従来の固定小数点演算に加えて新しい演算モードを可能にします。

3 要素ベク トル/INT8 ド ッ ト積: DSP エンジンは、 27 x 24 乗算器が 3 次元のベク トル ド ッ ト積ユニッ トに置き換えられる、 ベク トル固定小数点 ALU モードで使用できます。 ド ッ ト積ユニッ トは、 NEGATE ピンで要素ごとの積の否定 (ネゲーシ ョ ン) をサポート します。

複素数 18b x 18b: Versal アーキテクチャでは、 2 つの連続した DSP エンジンを使用するこ とで、 2 つの複素数入力をオプシ ョ ンで共役できる、 18 x 18 + 58 の 2 の補数複素数積和を作成できます。

単精度浮動小数点: DSP エンジンには、 それぞれ出力が binary32 形式の浮動小数点乗算器および浮動小数点加算器が含まれます。 各浮動小数点乗算器の入力は、 binary32 (単精度または FP32) あるいは binary16 (半精度または FP16) 形式のいずれかが可能です。

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SD-FEC (Soft Decision Forward Error Correction)SD-FEC は統合された IP ブロッ クで、 スループッ トの高い LDPC 符号, 極符号、 およびターボ符号の実装を提供します。 LDPC デコードおよびエンコード機能は、 広範なカスタマー独自の準巡回 (QC) 符号に対応します。 ターボ デコード機能は主に LTE で使用される符号に対応します。 プログラマブル ロジッ クでの実装と比較する と、 SD-FEC は消費電力およびエリ アを大幅に削減します。

SD-FEC ブロッ クは、 統合された IP カラムの一部と して ACAP 内部に含まれ、 インターコネク トおよびグローバル ク ロ ッ ク リ ソースを利用してほかのブロ ッ ク と接続します。 ブロ ッ クのメモ リ要件にはそのブロ ッ ク内で対応し、 ブロ ッ ク RAM または UltraRAM リソースを使用するこ とはあ り ません。

コネクテ ィ ビテ ィ

ト ランシーバー

Versal デバイスが備える ト ランシーバーは 2 種類あ り、GTY ト ランシーバーは最大 32.75Gb/s のデータ レート を、GTM ト ランシーバーは最大 58Gb/s のデータ レート をサポート します。 最も低いデータ レートはすべてのト ランシーバーで 1.2Gb/s ですが、 プログラマブル ロジッ クにおけるオーバーサンプリ ングを利用するこ とで、 さ らに低いレートが達成可能です。

GTY ト ランシーバー

シ リ アル ト ランス ミ ッ ターおよびレシーバーは高度な位相ロッ ク ループ (PLL) アーキテクチャを使用する独立した回路で、 基準周波数入力をプログラム可能な 4 ～ 25 の値で逓倍するこ とでビッ ト シ リ アル データ ク ロ ッ クを生成します。 ト ランシーバーそれぞれに、ユーザー定義可能な多数の機能およびパラ メーターがあ り ます。 これらはすべてデバイス コンフ ィギュレーシ ョ ン中に定義でき、 その多くは動作中にも変更できます。

ト ランスミ ッ ター (GTY)

ト ランス ミ ッ ターは基本的に、 変換比率が 16、 20、 32、 40、 64、 80、 128、 または 160 のパラレル/シ リアル コンバーターです。 これによ り、 データパス幅と タイ ミ ング マージンのバランスの取れた高性能が求められるデザインにも対応できます。 ト ランス ミ ッ ターの出力は、 シングル チャネルの差動出力信号で PC ボードを駆動します。 TXOUTCLK は適切に分周されたシ リアル データ ク ロ ッ クで、 内部ロジッ クからのパラレル データを直接ラ ッチするために使用できます。 入力されるパラレル データはオプシ ョ ンの FIFO を通り、 十分なデータ遷移が生じるよ うハード ウェアでの 8B/10B、 64B/66B、 または 64B/67B エンコードがサポート されています。 ビッ ト シ リ アル出力信号は、 差動信号によって 2 つのパッケージ ピンを駆動します。 この出力信号ペアは、 信号振幅幅とプリおよびポス トエンファシスがプログラム可能で、 PC ボードでの信号ロスやほかのインターコネク ト特性を補います。 よ り短いチャネルでは、 振幅幅を小さ くするこ とで低消費電力化が可能です。

レシーバー (GTY)

レシーバーは基本的に、 入力ビッ ト シ リ アル差動信号をそれぞれ 16、 20、 32、 40、 64、 80、 128、 または 160 ビッ ト幅のパラレル ス トリーム ワードに変換するシ リ アル/パラレル コンバーターです。 これによ り、 内部データ幅と さまざまなロジッ クのタイ ミ ング マージンのバランスの取れた設計が可能になり ます。 レシーバーは基準クロ ッ ク入力を使用してクロ ッ クの認識を開始し、 入力差動データ ス ト リームを受け取ってそれを DC 自動ゲイン制御、 リ ニア イコライザー、 DFE (Decision Feedback Equalizer) を介するこ とで、 PC ボード、 ケーブル、 光インターコネク トやほかのインターコネク ト特性を補います。 データ パターンは NRZ (Non-Return-to-Zero) エンコードを使用し、 オプシ ョ ンと して選択したエンコード方式を用いるこ とで十分なデータ遷移が生じるよ うにします。 パラレル データは RXUSRCLK ク ロ ッ クを使用してデバイス ロジッ クに転送されます。 短いチャネルの場合、 ト ランシーバーを特別な低電力モード (LPM) で使用するこ とで、 消費電力が約 30% 削減されます。

レシーバーの DC 自動ゲイン制御、 リ ニア イコライザー、 DFE はオプシ ョ ンで自動適合に設定でき、 さまざまなインターコネク トの特性を自動的に判断して補正できます。 これによって、 10G+ や 25G+ のバッ クプレーンにもよ り多くのマージンを確保できるよ うにな り ます。

Out-of-Band 信号

ト ランシーバーは、 高速シ リ アル データ転送がアクティブでないと きに、 ト ランス ミ ッ ターからレシーバーへ低速の信号を転送するためによ く使用される Out-of-Band (OOB) 信号を提供します。 通常、 リ ンクがパワー ダウン ステートにあるか初期化されていない場合がこれに該当し、 この機能は PCIe、 SATA/SAS、 QPI のアプリ ケーシ ョ ンで有用です。

Versal アーキテクチャおよび 製品データシート : 概要

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GTM ト ランシーバー

シ リ アル ト ランス ミ ッ ターおよびレシーバーは高度な位相ロッ ク ループ (PLL) アーキテクチャを使用する独立した回路で、 基準周波数入力をプログラム可能な 16 ～ 160 の値で逓倍するこ とでビッ ト シ リ アル データ ク ロ ッ クを生成します。 ト ランシーバーそれぞれに、 ユーザー定義可能な多数の機能およびパラ メーターがあ り ます。 これらはすべてデバイス コンフ ィギュレーシ ョ ン中に定義でき、その多くは動作中にも変更できます。 GTM ト ランシーバーは、 19 ～ 30Gb/s および 38 ～ 58Gb/s の PAM4 データ範囲と、 9.5 ～ 15Gb/s および 19 ～ 30Gb/s の NRZ データ範囲をサポート します。

ト ランスミ ッ ター (GTM)

ト ランス ミ ッ ターは基本的にパラレル/シ リ アル コンバーターで、 4 値 (PAM4) または 2 値 (NRZ) のパルス振幅変調信号を出力し、 シングル チャネルの差動出力信号で PC ボードを駆動します。 TXOUTCLK は適切に分周されたシ リ アル データ ク ロ ッ クで、 内部ロジッ クからのパラレル データを直接ラ ッチするために使用できます。 入力されるパラレル データは、 オプシ ョ ンで RS (544、 514) FEC ( リード ソロモン前方エラー訂正) エンコーダーおよび/または 64b66b データ エンコーダーを通り ます。 ビッ ト シ リ アル出力信号は、 PAM4 差動信号によって 2 つのパッケージ ピンを駆動します。 この出力信号ペアは、 信号振幅幅とプリおよびポス トエンファシスがプログラム可能で、 PC ボードでの信号ロスやほかのインターコネク ト特性を補います。 よ り短いチャネルでは、 振幅幅を小さ くするこ とで低消費電力化が可能です。

レシーバー (GTM)

レシーバーは基本的に、 入力される PAM4 差動信号をパラレル ス ト リーム ワードに変換するシ リ アル/パラレル コンバーターです。 レシーバーは入力される差動データ ス ト リームを受け取り、AGC (自動ゲイン制御) および CTLE (Continuous Time Linear Equalizer) を介して送出します。 その後、 データは高速アナログ/デジタル コンバーターでサンプリ ングされます。 復元されたビッ トの並列化および PCS への供給の前に、 DSP ロジッ クに実装された DFE (判定帰還型イコライザー ) および FFE (フ ィード フォワード イコライザー ) を介してさ らにデジタル イコライゼーシ ョ ンが適用されます。 このイコライゼーシ ョ ンによ り、 サポート されるすべてのレートで、 短距離転送のチップ間アプリ ケーシ ョ ンから高損失のバッ クプレーン アプリ ケーシ ョ ンまで柔軟にデータを受信できるよ うにな り ます。ク ロ ッ ク リ カバリ回路は、 高速 PLL からの派生クロ ッ クを生成してシ リ アル データを駆動し、 適切に分周されて位相の揃ったクロ ック、 RXOUTCLK を内部ロジッ クに供給します。

パラレル データは、 RS-FEC および/または 64b/66b デコーダーへオプシ ョ ンで転送された後、 プログラマブル ロジッ ク インターフェイスへ送信されます。

PCIeVersal ACAP では PCI Express による通信方法が 2 つあり ます。 1 つはコネクティ ビティ IP カラムにある PCI Express 用統合ブロッ ク (図 1 参照) で、 も う 1 つは CPM にあるキャ ッシュ コ ヒーレン ト な PCI Express ブロ ッ ク (図 2 参照) です。

PCI Express 用統合ブロック

ユーザー アクセス可能な PCIe 用統合ブロッ クは、 プログラマブル ロジッ ク内にあるコネクティ ビティ IP カラムに位置します。 このブロ ッ クは、 隣接するシ リ アル ト ランシーバーと通信し、 x1、 x2、 x4、 x8、 または x16 のリ ンク幅で Gen1、 Gen2、 Gen3 のデータ レート を、 x1、 x2、 x4、 または x8 のリ ンク幅で Gen4 のデータ レート をサポート します。 各ブロ ッ クはエンドポイン ト またはルート ポート と して構成可能です。 ルート ポートは、 ルート コンプレッ クス相当の機能を提供し、 PCI Express プロ ト コルを用いたチップ間のカスタム通信を可能にするだけでなく、イーサネッ ト コン ト ローラーやファイバー チャネル HBA などの ASSP エンドポイン ト デバイスを ACAP に接続します。 高性能アプリ ケーシ ョ ン向けには、 ブロ ッ クを高度にバッファーするこ とで、 1,024 バイ ト までの柔軟性に優れた最大ペイロード サイズを提供します。 また、 シ リ アル コネクティビティ用に統合された高速ト ランシーバーと、 データ バッファー用にはブロ ッ ク RAM と インターフェイスします。全体と して、 これらのエレ メン トは PCI Express プロ ト コルの物理層、データ リ ンク層、 そして ト ランザクシ ョ ン層をインプリ メン ト します。

PCI Express および CCIX

CPM にはプロセッシング システム用のプライマ リ PCIe インターフェイスがあ り ます。 また、 PCIe 用統合ブロッ クが 2 つあり、 最大 Gen4 x16 をサポート します。 これらの統合ブロ ッ クは共にエンドポイン ト と して構成でき、 1 つはさらにルート ポート と して構成可能で DMA ロジッ クを含みます。 また CPM には CCIX 機能があるため、 プログラマブル ロジッ ク アクセラレータが CCIX 準拠のアクセラレータ と して動作可能です。 この場合、 PCIe 用の統合ブロッ クはエンドポイン ト と して構成され、 上方にあるシ リアル ト ランシーバーおよび CPM の下方にある PS に接続します。 PS は NoC、 つま りは DDR メモ リ コン ト ローラーへの接続パスを提供します。 さ らに、 PCIe 用統合ブロッ クは CCIX 専用の 20GT/s または 25GT/s x8 モードにも構成可能です。

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イーサネッ ト

Versal アーキテクチャにはイーサネッ ト機能用の統合ブロッ クが含まれ、 複数のデータ レート をサポート します。

マルチレート イーサネッ ト MAC (MRMAC)

マルチレート イーサネッ ト MAC (MRMAC) は、 幅広いカスタマイズと統計収集をサポートする高性能で低レイテンシなポート を提供します。 サポート される構成は、 1 x 100GE、 2 x 50GE、 1 x 40GE、 4 x 25Ge、 および 4 x 10GE です。

MRMAC は、 各 IEEE 規格で定義および要求されている次の FEC をサポート します。 25/50/100GE NRZ サポート用の Clause 91 RS(528,514) KR4 FEC、50/100GE PAM4 サポート用の Clause 91 RS(544,514) KP4 FEC、および 10/25/40/50GE 低レイテンシ サポート用の Clause 74 FEC。MRMAC には豊富なバイパス モードがあ り、FEC 専用モード (カスタム プロ ト コル用) および FEC + PCS (プロ ト コル テスター用) へのアクセスが可能です。

また、 MRMAC は新しい高精度タイムスタンプ機能をサポートするため、 IEEE Std 1588 タイムスタンプでナノ秒以下の精度を実現します。 これによ り、 IEEE Std 1588 ベースの TSN (Time-Sensitive Networking) および次世代のイーサネッ ト ベースのワイヤレス フロン トホール プロ ト コル (eCPRI) に対するハード サポート を提供します。

I/Oプログラマブル ロジッ クには 2 種類のプログラマブル I/O があ り、 PS には追加の I/O があ り ます。 表 6 を参照してください。

XPIO

XPIO は常にデバイス下部に位置し、 デバイスによっては上部にも位置しています。 XPIO は、 統合メモ リ コン ト ローラー ブロ ッ クを介する DDR4 メモ リへのインターフェイスを含みますが、 これに限定されない高性能通信向けに最適化されています。 そして、 54 I/O のバンクに配列され、 9 つの 6 ビッ ト ニブルと して構成されます。 XPIO は最大電源電圧が 1.5V の規格をサポート します。 すべての XPIO バンクに、 4:1 モード (統合メモリ コン ト ローラーと使用する場合) または 8:1 モード (カスタム回路と使用する場合) で動作可能な物理層インターフェイス (PHY) が含まれます。

HDIO

HDIO (High-Density I/O) バンクは、 よ り低速で、 電圧範囲の高い I/O 規格向けにコス ト効率の高いサポート を提供するよ う設計されています。 22 のバンクに配列された HDIO の数は、デバイスおよびパッケージ サイズに依存します。 HDIO は、 3.3V と 2.5V の LVTTL および LVCMOS を含むシングルエンド I/O を提供します。 HDIO はまた、 低速クロ ッ ク入力用の差動レシーバー、 および疑似差動ト ランス ミ ッ ターを提供します。 内部 VREF のサポートがあ り ます。 システム設計者はスルー レートおよび駆動能力を指定できます。 入力は常にアクティブですが、 出力がアクティブの間は通常無視されます。 各ピンにはオプシ ョ ンで、 弱いプルアップ抵抗、 プルダウン抵抗、 または弱いキーパー回路が付きます。

MIO

PS および PMC 内部には汎用 I/O の複数のバンクが実装され、それぞれに専用の電源があ り ます。 I/O の主要カテゴ リは 3 つのバンクから成る MIO (Multiplexed I/O) で、 PS、 PMC、 および PL からアクセス可能です。 制御およびコンフ ィギュレーシ ョ ン機能用には、 固定機能 I/O も利用可能です。

表 6: プログラマブル I/O

I/O タイプ XPIO HDIO MIO

電圧 1.0V ～ 1.5V 1.8V ～ 3.3V 1.8V ～ 3.3V

用途 最高性能、 DDR メモ リ インターフェイス 性能は下がるが、 よ り広い電圧範囲 PS ペリ フェラルをサポート

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クロッキング

複数のクロ ッ ク生成ブロ ッ クが、 ク ロ ッ ク周波数の同期に使用されます。 ク ロ ッ ク バッファーおよび配線が、 信号をそのデスティネーシ ョ ンまで接続します。

PS クロッキング

PS にあるすべてのクロ ッ クは、 メ イン PLL ク ロ ッ ク、 内部リ ンク オシレーター、 内部クロ ッ クのいずれかに属します。

メ イン PLL クロック

PS にあるロジッ クの大部分は、 PS 内の 3 つの PLL、 および PMC 内の 1 つの PLL からユーザー設定可能なクロ ッ ク分周回路を経由してクロ ッ クが供給されます。 これらの分周回路は、 全 CPU、 主要インターコネク ト、 PMC、 および全ペリ フェラルへのクロ ッ クを生成します。 ク ロ ッ ク とそれに関連する PLL は、 3 つの電源ド メ インに広がり ます。 3 つのド メ インとは、 PMC を含む PMC ド メ イン、RPU およびすべてのペリ フェラルのクロ ッ クを含む低電力ド メ イン、 その他すべてのクロ ッ ク とその PLL を含むフル電力ド メ インです。

内部リンク オシレーター

PMC は、 デバイスのセキュ リティ管理者と して動作し、 内部リ ング オシレーターで供給される 400MHz のクロ ッ クを必要と します。

インターフェイス クロック

このカテゴ リには、 PS 外部から直接供給されるクロ ッ ク、 およびイーサネッ ト、 USB、 SWDT、 および CAN-FD などの外部インターフェイス用のクロ ッ クが含まれます。

PL クロッキング

ク ロ ッ ク信号は、 多数の独立したクロ ッ ク ネッ ト ワークをサポートする、 双方向、 水平方向、 および垂直方向の配線ト ラ ッ クで ACAP アーキテクチャ上を配線されます。 垂直方向のト ラ ッ クは NoC カラムの隣接しています。 プログラマブル ロジッ クはクロ ッ ク領域に分割され、 各クロ ッ ク領域には中央を通り 24 のクロ ッ ク信号を伝搬可能な水平方向のクロ ッ ク スパインがあ り ます。 ク ロ ッ ク信号はこれらの水平クロ ッ ク スパインを通り、 PL にある個別のエレ メン ト (フ リ ップフロ ップ、 DSP エンジン、 ブロ ッ ク RAM、UltraRAMU などにクロ ッ クを駆動します。 ク ロ ッ ク バッファーおよびクロ ッ ク管理コンポーネン トは、 下辺 (および場合によっては上辺) にある XPIO の隣に位置します。

クロック管理

1 つの入力クロ ッ ク ソースから複数のクロ ッ ク周波数および位相を生成するため、 Versal デバイスにはミ ッ クス ド モード ク ロ ッ ク マネージャー (MMCM) および位相ロッ ク ループ (PLL) が備わっています。MMCM は XPIO の隣にある水平方向の NoC に隣接し、PLL は XPIO バンクにあ り ます。 MMCM と PLL には共通の特長が多数あ り ます。 これらは共に、 入力クロ ッ クの広範な周波数の合成回路およびジッター フ ィルターと しての機能を提供します。 これらのコンポーネン トの中心は、 PFD (位相周波数検出回路) からの入力電圧に従って、 それを高速化または低速化する VCO (電圧制御オシレーター ) です。 さ らに、 これらにはプログラム可能な 3 つの周波数分周回路 (D、 M、 O) があ り ます。 前置分周器 D (コンフ ィギュレーシ ョ ンおよびダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート (DRP) を介してプログラム可能) は入力周波数を低減させ、 従来の PLL 位相/周波数コンパレータの入力 1 つを供給します。 フ ィードバッ ク分周器 M (コンフ ィギュレーシ ョ ンおよび DRP を介してプログラム可能) は、 位相コンパレータのその他の入力を供給する前に VCO 出力を分周するため、 乗算器と して機能します。 D および M は、 VCO が指定された周波数範囲内となるよ うに適切に選択する必要があり ます。 VCO には等分された 8 つの出力位相 (0°、 45°、 90°、 135°、 180°、 225°、 270°、 315°) があ り、 それぞれが出力分周器の 1 つ (PLL の場合は O0 ～ O5 の 6 つ、 MMCM の場合は O0 ～ O6 の 7 つ) を駆動するよ う選択できます。 これらの各分周器は、 1 ～ 128 の任意の整数で分周するよ うにコンフ ィギュレーシ ョ ンでプログラム可能です。

MMCM のその他のプログラマブル機能: MMCM は、 フ ィードバッ ク パス (乗算器と して機能) または出力パスの 1 つに分数カウンターがあ り ます。 これらのカウンターは 1/8 という整数以外の増分をサポートするため、 周波数を 8 の倍数で合成できます。 MMCM は、小さな単位で増分させる固定位相シフ ト または動作中に変更可能な位相シフ ト もサポート します。

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メモリ コン ト ローラー

DDR4 または LPDDR4 をサポートする専用のコン ト ローラーが ACAP の下辺および (場合によっては) 上辺にあ り ます。 各メモ リ コント ローラーには、 双方向 128 ビッ トのシステム ポートが 4 つあり、 メモ リ アクセス効率を向上させるための ト ランザクシ ョ ン記録機能を備えたスケジューラを含みます。 メモ リ コン ト ローラーは、 DRAM の 2 分の 1 のクロ ッ ク レートで動作します。 たとべば、DRAM のビッ ト あた りデータ レートが 3200Mb/s の場合、そのクロ ッ ク レートは 1600MHz であ り、 メモ リ コン ト ローラーのクロ ッ ク レートは 800MHz とな り ます。 これらのコン ト ローラーは、 I/O ピンにインターフェイスする XPIO バンクにある専用メモリ PHY (XPHY) と通信します。

注文情報

図 3 に示す注文情報は、 Versal AI コア シ リーズおよびプライム シ リーズのデバイスに適用されます。 有効な注文番号の組み合わせと Versal ACAP アーリー アクセス プログラムの詳細は、 販売代理店にお問い合わせください。

X-Ref Target - Figure 1-1

図 3: Versal ACAP の注文情報

XCExample:

Xilinx Commercial

1802

Value Index

C: AI Core SeriesM: Prime Series

Speed Grade:-1: Slowest

-2: Mid-3: Fastest

Temperature Grade E: Extended I: Industrial

Package Designator and Pin Count(Footprint Identifier)

DS950_03_011620

M -1 V C1762E

RoHS6 CodeG: Eutectic BumpV: Pb-free Bump

Versal

V

Voltage: L: Low (0.7V)

M: Mid (0.80V)H: High (0.88V) D: Low and Mid G: Mid and High

M

Static ScreenS: StandardL: Low Static

S

Ball PitchV: 0.92mmS: 0.8mmL: 1.0mm

LidS: Stiffener RingF: Forged (Lidded)B: Bare DieH: Lidded OverhangI: Stiffener Ring Overhang

V F

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改訂履歴次の表に、 この文書の改訂履歴を示します。

免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容する最大限の範囲

で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) という状態で提供され、 ザイ リ ンクスは、 本通知をもって、 明示、 黙示、 法

定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべての保証および条件を負わない (否認する ) ものと しま

す。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・性質の損失または損

害についても、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失また

は損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その

他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であったり、 ザイ リ ンクスがそれ

らの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 本

情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いません。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再

生産、 変更、 頒布、 または公に展示してはなり ません。 一定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、

https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライ

センスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求す

るアプリ ケーシ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を使用す

る場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してく

ださい。

この文書は暫定的な情報を含むものであ り、 通知なしに内容が変更されるこ とがあ り ます。 この文書に記述される情報は、 販売前の製品 ・ サービスに

関するもので、 情報目的と してのみ提供されており、 この文書で参照されている製品 ・ サービスの販売申込みまたは製品の商品化を試みたものと して

は意図されておらず、 また解釈されるものでもあ り ません。

自動車用のアプリケーシ ョ ンの免責条項オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機能 ( 「セーフ

ティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティ アプリ ケーシ ョ ン」 ) における

使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前に安全を目的と して十分なテス ト を行う も

のと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクはすべて顧客が負い、 製品の責任の制限を規定する適用法令

および規則にのみ従う ものと します。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.com まで、 または各ページの右下にある [フ ィー

ドバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。 いただきましたご意見を参考に早急に対応させていただきます。

なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。

日付 バージョ ン 内容

2020 年 1 月 16 日 1.4 図 1-1 を更新。 v1.3 の改訂履歴の日付を修正。

2019 年 12 月 16 日 1.3 「注文情報」 を追加。 表 1、 表 2、 表 3、 表 4、 表 5、 および 「ブートおよびコンフ ィギュレーシ ョ ン」 を更新。

2019 年 7 月 3 日 1.2 「外部フラ ッシュ メモ リ インターフェイス」 および 「HDIO」 を更新。

2019 年 5 月 16 日 1.1 表 1、 表 3、 表 4、 表 5、 「NoC」、 および 「コネクティビティ ペリ フェラル」 を更新。

2018 年 10 月 2 日 1.0 初版