Vivado Design Suite プロパティリファレンスjapan.xilinx.com/.../ug912-vivado-properties.pdf · プロパティリファレンスガイド japan.xilinx.com 2 UG912 (v2013.4)

Vivado Design Suite プロパティリファレンスガイド

UG912 (v2013.4) 2013 年 12 月 20 日

プロパティリファレンスガイド japan.xilinx.com 2UG912 (v2013.4) 2013 年 12 月 20 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013 年 12 月 20 日 2013.4 「CLOCK_ROOT」、「DIFF_TERM_ADV」、「DQS_BIAS」、「EQUALIZATION」、「LVDS_PRE_EMPHASIS」、「ODT」、「OFFSET_CNTRL」、および「PRE_EMPHASIS」プロパティを追加

2013 年 10 月 2 日 2013.3 第 1 章「Vivado の第一級オブジェクト」を追加「BUFFER_TYPE」、「CFGBVS」、「CONFIG_VOLTAGE」、「FSM_ENCODING」、「FSM_SAFE_STATE」、「REF_NAME」、「REF_PIN_NAME」、および「USED_IN」を追加 COMPATIBLE_CONFIG_MODES を「CONFIG_MODE」と置換

2013 年 6 月 19 日 2013.2 「H_SET および HU_SET」、「IBUF_LOW_PWR」、「LOCK_PINS」、「PBLOCK」、「RLOC」、「RLOCS」、「RLOC_ORIGIN」、「ROUTE_STATUS」、「RPM」、「RPM_GRID」、「U_SET」を追加

OUT_TERM を削除

2013 年 3 月 20 日 2013.1 「DCI_CASCADE」、「DIFF_TERM」、および「IOB」の詳細を編集「IOBDELAY」、「KEEPER」、 OUT_TERM、「PULLUP」、「PULLDOWN」、「POST_CRC」、「POST_CRC_ACTION」、「POST_CRC_FREQ」、「POST_CRC_INIT_FLAG」、および「POST_CRC_SOURCE」プロパティを追加

mailto:[email protected]

http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm#critapps

http://japan.xilinx.com


目次

第 1章 : Vivado の第一級オブジェクト概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

第一級オブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

本書から例をコピーする場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

BEL (基本エレメント ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

セル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

ネット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

サイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

第 2章 : 主なプロパティの説明プロパティ情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

DQS_BIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

HLUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

INTERNAL_VREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

IOBDELAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

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KEEP_HIERARCHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

KEEPER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

LOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

LOCK_PINS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

付録 A : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

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第 1章

Vivado の第一級オブジェクト

概要本書では、第一級オブジェクト、ザイリンクス Vivado® Design Suite で使用可能なオブジェクトのプロパティについて説明します。含まれる内容は次のとおりです。

• 第 1 章「Vivado の第一級オブジェクト」 : FPGA デザインデータベースをモデル化するため Vivado Design Suite で使用されるさまざまなデザインおよびデバイスのオブジェクトについて説明します。オブジェクトの定義、関連オブジェクトのリスト、オブジェクトに関連付けられているプロパティのリストがこれに含まれます。

• 第 2 章「主なプロパティの説明」 : Vivado Design Suite プロパティに対し、プロパティの説明、サポートされているアーキテクチャ、適用可能エレメント、値、構文例 (Verilog、 VHDL、 XDC)、影響のあるデザインフローステップ、といった項目に分けて説明があります。

• 付録 A 「その他のリソース」 : http://japan.xilinx.com/support のザイリンクスサポートウェブサイトから入手可能なリソースおよび資料がリストされています。

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第一級オブジェクト

第一級オブジェクトVivado Design Suite では、インメモリデザインデータベースで数多くの第一級オブジェクトがサポートされています。これらのオブジェクトは、デザインまたは論理ネットリスト、およびターゲットのザイリンクス FPGA またはデバイスを表します。ネットリストオブジェクトとデバイスオブジェクトとの関係は、デザインをデバイスにマップするのに使用されます。図 1-1 は一部の Vivado 第一級オブジェクトの関連性を示したものです。

図 1-1 に表示されているオブジェクトは、ネットリストオブジェクトまたはデバイスオブジェクトとして定義されています。上の図でピンク色で表示されているネットリストオブジェクトには、ロジックセル、ピン、ポート、ネットがあります。デバイスオブジェクトには、クロック領域、タイル、サイト、基本エレメントなどの配置サイトが含まれ、青色で表示されています。また、図 1-1 のデバイスオブジェクトには、緑色で表示されるパッケージピンおよび I/O バンク、紫色で表示されているノード、ワイヤ、 PIP などの配線リソースも含まれています。

オブジェクト間の関連性は、オブジェクト同士を結ぶ矢印で示されています。

X-Ref Target - Figure 1-1

図 1‐1 : Vivado の第一級オブジェクト

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本書から例をコピーする場合

矢印が両方のオブジェクトを指している場合は、クエリーをどちらの方向からも指定できる関係であることを示しています。たとえば、特定ネットに接続されているセル (get_cells -of_objects [get_nets]) をクエリー処理したり、特定セルに接続されているネット (get_nets -of_objects [get_cells]) をクエリー処理することができます。

矢印が一方のみを指している場合は、その矢印の方向にのみクエリーを指定できる関係であることを示しています。たとえば、6 ページの図 1-1 での例を取って説明すると、特定クロック領域にある基本エレメント (get_bels -of_objects[get_clock_regions]) はクエリー処理できますが、特定の基本エレメントいクロック領域を関連付けることはできません。また、特定基本エレメントをタイル (get_tiles -of_objects [get_bels]) に関連付けることはできますが、タイルを基本エレメントに関連付けることはできません。

この図は説明用のものであり、Vivado 第一級オブジェクトすべてを網羅したものではなく、またその関連性をすべて説明しているわけではありません。

第一級オブジェクトの説明、ほかのオブジェクトとの関係、オブジェクトで定義されているプロパティについては、この章の後で説明します。

タイミングオブジェクトなど、オブジェクトに関するカテゴリはほかにも Vivado Design Suite にあります。タイミングオブジェクトは暫定的なタイミングレポートを作成するためネットリストデザインにまとめられています。ネットリストおよびデバイスオブジェクトに関連付けられているタイミングオブジェクトを利用し、インプリメントされたデザインのタイミング解析を完全に行うことができます。タイミングオブジェクトには、クロック、タイミングパス、遅延オブジェクトがあります。

本書から例をコピーする場合

注意 : 本書からコードに構文またはコード例をコピーする前に、このセクションを注意してお読みください。

本書には、構文およびコード例が多く含まれ、コードにプロパティを挿入できるようになっています。これらのコピーを PDF から直接コードにコピーする場合、次のような問題があります。

• PDF から Vivado Tcl コンソール、 Tcl スクリプト、 XDC ファイルへコード例をコピーして貼り付ける場合、ダッシュ (-) がエヌダッシュまたはエムダッシュに置き換えられる可能性があります。

• PDF 資料の改行マークが例に挿入されてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。

• 次のページにまたがるような例をコピーすると、PDF のヘッダーおよびフッター情報も一緒にコピーされてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。

これらの問題を回避するには、 ASCII テキストエディターでコード例にある不必要なマーカーや情報を削除してから、コード、 Vivado Design Suite の Tcl シェル、または Tcl コンソールに貼り付けるようにしてください。

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BEL (基本エレメント )


説明

BEL または基本エレメントは、デザインのネットリストビューのリーフセルに対応しています。 BEL は、ターゲットザイリンクス FPGA のデバイスオブジェクトで、フリップフロップ、 LUT、キャリーロジックなどの基本ネットリストオブジェクトをデバイスに配置またはマップするためのものです。

BEL はデバイス上でスライスや I/O ブロック (IOB) などの「サイト」オブジェクトにまとめられています。 1 つのサイトには BEL が 1 つまたは複数存在し、この BEL を使用して、デザインネットリストをターゲットデバイスの特定のロケーションやデバイスリソースにロジックを割り当てます。

BEL にはさまざまなタイプのものがあります。

表 1‐1 :種類別 BEL

BEL の種類

• BSCAN_BSCAN • ILOGICE3_IFF • MMCME2_ADV_MMCME2_ADV

• BUFFER • ILOGICE3_ZHOLD_DELAY • ODELAYE2_ODELAYE2

• BUFG_BUFG • INVERTER • OLOGICE2_OUTFF

• BUFHCE_BUFHCE • IN_FIFO_IN_FIFO • OLOGICE2_TFF

• BUFIO_BUFIO • IOB18M_INBUF_DCIEN • OLOGICE3_OUTFF

• BUFMRCE_BUFMRCE • IOB18M_OUTBUF_DCIEN • OLOGICE3_TFF

• BUFR_BUFR • IOB18M_TERM_OVERRIDE • OUT_FIFO_OUT_FIFO

• CAPTURE_CAPTURE • IOB18S_INBUF_DCIEN • PAD

• CARRY4 • IOB18S_OUTBUF_DCIEN • PCIE_2_1_PCIE_2_1

• DCIRESET_DCIRESET • IOB18S_TERM_OVERRIDE • PHASER_IN_PHY_PHASER_IN_PHY

• DNA_PORT_DNA_PORT • IOB18_INBUF_DCIEN • PHASER_OUT_PHY_PHASER_OUT_PHY

• DSP48E1_DSP48E1 • IOB18_OUTBUF_DCIEN • PHASER_REF_PHASER_REF

• EFUSE_USR_EFUSE_USR • IOB18_TERM_OVERRIDE • PHY_CONTROL_PHY_CONTROL

• FF_INIT • IOB33M_INBUF_EN • PLLE2_ADV_PLLE2_ADV

• FIFO18E1_FIFO18E1 • IOB33M_OUTBUF • PULL_OR_KEEP1

• FRAME_ECC_FRAME_ECC • IOB33M_TERM_OVERRIDE • RAMB18E1_RAMB18E1

• GTXE2_CHANNEL_GTXE2_CHANNEL

• IOB33S_INBUF_EN • RAMBFIFO36E1_RAMBFIFO36E1

• GTXE2_COMMON_GTXE2_COMMON

• IOB33S_OUTBUF • REG_INIT

• HARD0 • IOB33S_TERM_OVERRIDE • SELMUX2_1

• HARD1 • IOB33_INBUF_EN • SLICEL_CARRY4_AMUX

• IBUFDS_GTE2_IBUFDS_GTE2 • IOB33_OUTBUF • SLICEL_CARRY4_AXOR

• ICAP_ICAP • IOB33_TERM_OVERRIDE • STARTUP_STARTUP

• IDELAYCTRL_IDELAYCTRL • LUT5 • USR_ACCESS_USR_ACCESS

• IDELAYE2_IDELAYE2 • LUT6 • XADC_XADC

• ILOGICE2_IFF • LUT_OR_MEM5

• LUT_OR_MEM6

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関連オブジェクト

図 1-2 にあるように、ネットリストデザインのリーフセルはターゲットパーツの BEL にマップすることができます。BEL はターゲットザイリンクス FPGA のサイトにまとめられ、 BEL とサイトの両方がクロック領域とタイルにまとめられます。各 BEL にはセルのピンにマップする BEL ピンがあり、また BEL がネットリストオブジェクトであるネットへの接続点になります。


図 1‐2 : BEL オブジェクト

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プロパティ

表 1-2 は BUFFER タイプの BEL オブジェクトにあるプロパティのリストで、 BEL のプロパティの種類を表しています。

表 1‐2 : BEL プロパティ : BUFFER

BEL オブジェクトに割り当てられるプロパティは TYPE によって異なります。上記にリストされている BEL の各タイプのプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_bels -filter {TYPE == <BEL_TYPE>}] 0]

<BEL_TYPE> にはリストされている BEL タイプの 1 つが入ります。次に例を示します。

report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。

プロパティ

名前タイプ読み出し専用可視値

CLASS string ○ ○ belIS_RESERVED bool ○ ○ 0IS_TEST bool ○ ○ 0IS_USED bool ○ ○ 1NAME string ○ ○ IPAD_X0Y54/IPADNUM_BIDIR int ○ ○ 0NUM_CONFIGS int ○ ○ 0NUM_INPUTS int ○ ○ 1NUM_OUTPUTS int ○ ○ 1NUM_PINS int ○ ○ 2PROHIBIT bool ○ ○ 0TYPE string ○ ○ BUFFER

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セル

セル

説明

セルは、ネットリストロジックオブジェクトのインスタンスで、リーフセルであったり、階層セルであったりします。リーフセルはプリミティブまたはプリミティブマクロで、ネットリストにはロジックの詳細はありません。階層セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、最終的にはリーフセルも含みます。

リーフセルオブジェクトには、PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP、PRIMITIVE_TYPE というプロパティで定義されているタイプがあります。すべてのセルに共通のプロパティがあって、各グループまたはタイプごとに独自のプロパティがある場合もあります。セルのさまざまなグループ、サブグループ、タイプを次にリストします。

表 1‐3 : PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE 別のセル

グループサブグループタイプ

BMEM BRAM RAMB18E1

RAMB36E1

fifo FIFO36E1

CARRY others CARRY4

MUXCY

CLK gclk BUFG

MMCME2_ADV

rclk BUFHCE

DMEM srl SRL16E

FLOP_LATCH flop FDCE

FDPE

FDRE

FDSE

I/O ddr ODDR

gt GTXE2_CHANNEL

ibuf IBUF

IBUFDS

IBUFDS_GTE2

obuf OBUF

LUT others LUT1

LUT2

LUT3

LUT4

LUT5

LUT6

MULT dsp DSP48E1

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セル

MUXFX others MUXF7

MUXF8

OTHERS others GND

VCC

others

RTL_GATE buf RTL_INV

logical RTL_AND

RTL_NAND

RTL_NOR

RTL_OR

RTL_XNOR

RTL_XOR

RTL_MEMORY ram RTL_RAM

rom RTL_ROM

RTL_MUX mux RTL_MUX

RTL_OPERATOR arithmetic RTL_ADD

RTL_SUB

equality RTL_EQ

RTL_NEQ

relational RTL_GEQ

RTL_GT

RTL_LEQ

RTL_LT

reduction RTL_REDUCTION_OR

RTL_REDUCTION_XOR

RTL_REGISTER flop RTL_REG

RTL_SPECIAL others RTL_BMERGE

RTL_BSEL

表 1‐3 : PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE 別のセル

グループサブグループタイプ

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セル


セルは階層セルであったり、リーフセル (プリミティブ) であったりします。図 1-3 にあるように、リーフセルには、外部ネットリストを定義するためネットに接続されているピンがあります。階層セルには階層ピンに関連付けられているポートが含められます。この階層ピンは内部ネットリストを定義するためネットに内部接続しています。

セルはターゲットのザイリンクス FPGA のデバイスリソースに配置またはマップされます。フリップフロップ、LUT、MUX などの基本ロジックの場合、セルは BEL オブジェクトに配置され、 BRAM や DSP などの大型ロジックセルの場合、セルはサイトオブジェクトに配置されます。 BEL はさらに大きなサイトであるスライスにもまとめられるので、セルは BEL およびサイトオブジェクトに関連付けることができるのです。サイトはクロック領域およびタイルにまとめられます。

また、セルはデザインのタイミングパスに関連付けられるので、 DRC 違反にも関連付けることができ、デザインに関する問題をすばやく見つけ出し解決するのに役立ちます。


図 1‐3 : セルオブジェクト

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セル

プロパティ

次の表には、すべてのセルのプロパティとして、階層セルオブジェクトでのプロパティをリストしています。

表 1‐4 : セルプロパティ

PRIMITIVE_GROUP および PRIMITIVE_TYPE プロパティの値でフィルターし、特定タイプのセルオブジェクトのプロパティを確認できます。目的の PRIMITIVE_TYPE からプロパティを抜き出すため、 Tcl コンソールのコマンドラインに次のコマンドをコピーして貼り付けてください。

階層セルプロパティ

• ASYNC_REG • IODELAY_GROUP • PWR_MODE

• BEL • IS_BEL_FIXED • RAM_STYLE

• BOX_TYPE • IS_BLACKBOX • REF_NAME

• bram_addr_begin • IS_CLOCK_GATED • REUSE_STATUS

• bram_addr_end • IS_FIXED • RLOC

• bram_slice_begin • IS_IMPORTED • RLOC_ORIGIN

• bram_slice_end • IS_LOC_FIXED • RLOC_RANGE

• BUFG • IS_PRIMITIVE • ROM_STYLE

• CHECK_LICENSE_TYPE • IS_REUSED • RPM

• CLASS • IS_SEQUENTIAL • RPM_GRID

• CONVERT_BRAM8 • keep • RTL_RAM_STYLE

• CORE_GENERATION_INFO • KEEP_HIERARCHY • SEL_VAL

• counter • LIB_CELL • SHREG_EXTRACT

• DCI_VALUE • LINE_NUMBER • SIM_COLLISION_CHECK

• DONT_TOUCH • LOAD_VAL • SITE

• ESSENTIAL_CLASSIFICATION_VALUE

• LOC • SOFT_HLUTNM

• FILE_NAME • LOCK_PINS • srl_bus_name

• FSM_ENCODING • LUTNM • srl_name

• H_SET • MACRO_NAME • TOOL_DERIVED_CLK_NAMES

• HD.ISOLATED • MAP • TOOL_INSERTED_BUFG

• HD.PARTITION • MAX_FANOUT • TRANSIENT_FILTER

• HD.RECONFIGURABLE • MEMDATA.SCOPED_BMM_FILE • TYPE

• HDPCBEL • METHODOLOGY_DRC_VIOS • U_SET

• HDPCLOC • NAME • USE_DSP48

• HIERARCHICALNAME • NODELAY • USE_LUTNM

• HLUTNM • ORIG_REF_NAME • USE_RLOC

• HU_SET • PARENT • width

• IMPORTED_FROM • PBLOCK • XBLKNM

• IMPORTED_TYPE • POWER • XILINX_LEGACY_PRIM

• INIT_VAL • POWER_OPTED_CE • XILINX_TRANSFORM_PINMAP

• INV • PRIMITIVE_COUNT • XLNX_LINE_COL

• IOB • PRIMITIVE_GROUP • XLNX_LINE_FILE

• IOBDELAY • PRIMITIVE_LEVEL • XSTLIB

• PRIMITIVE_SUBGROUP

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セル

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。

• 階層セル

report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]

• BMEM

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == BMEM.bram.RAMB18E1}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == BMEM.bram.RAMB36E1}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == BMEM.fifo.FIFO36E1}] 0]

• CARRY

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == CARRY.others.CARRY4}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == CARRY.others.MUXCY}] 0]

• CLK

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == CLK.gclk.BUFG}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == CLK.gclk.MMCME2_ADV}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == CLK.rclk.BUFHCE}] 0]

• DMEM

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == DMEM.srl.SRL16E}] 0]

• FLOP_LATCH

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == FLOP_LATCH.flop.FDCE}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == FLOP_LATCH.flop.FDPE}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == FLOP_LATCH.flop.FDRE}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == FLOP_LATCH.flop.FDSE}] 0]

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セル

• I/O

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.ddr.ODDR}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.gt.GTXE2_CHANNEL}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.ibuf.IBUF}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.ibuf.IBUFDS}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.ibuf.IBUFDS_GTE2}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == IO.obuf.OBUF}] 0]

• LUT

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT1}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT2}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT3}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT4}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT5}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == LUT.others.LUT6}] 0]

• MULT

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == MULT.dsp.DSP48E1}] 0]

• MUXFX

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == MUXFX.others.MUXF7}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == MUXFX.others.MUXF8}] 0]

• OTHERS

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == OTHERS.others.GND}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == OTHERS.others.VCC}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == others.others.others}] 0]

• RTL_GATE

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.buf.RTL_BUF}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.buf.RTL_INV}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_AND}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_NAND}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_NOR}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_OR}] 0]

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セル

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_XNOR}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_GATE.logical.RTL_XOR}] 0]

• RTL_MEMORY

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_MEMORY.ram.RTL_RAM}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_MEMORY.rom.RTL_ROM}] 0]

• RTL_MUX

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_MUX.mux.RTL_MUX}] 0]

• RTL_OPERATOR

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.arithmetic.RTL_ADD}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.arithmetic.RTL_SUB}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.equality.RTL_EQ}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.equality.RTL_NEQ}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.relational.RTL_GEQ}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.relational.RTL_GT}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.relational.RTL_LEQ}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.relational.RTL_LT}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.reduction.RTL_REDUCTION_OR}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_OPERATOR.reduction.RTL_REDUCTION_XOR}] 0]

• RTL_REGISTER

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_REGISTER.flop.RTL_REG}] 0]

• RTL_SPECIAL

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_SPECIAL.others.RTL_BMERGE}] 0]report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == RTL_SPECIAL.others.RTL_BSEL}] 0]

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ネット

ネット

説明

ネットというのは、インターコネクトされたピン、ポートおよびワイヤのセットを指します。どのワイヤにもネット名があり、その名前でワイヤを区別します。2 本以上のワイヤに同じネット名が付いていることがあります。同じネット名が付いているワイヤは、 1 つのネットに含まれていることを示し、こうしたワイヤに接続されているピンまたはポートはすべて電気的に接続されています。

RTL ソースファイルを 1 つのネットリストデザインにエラボレーションまたはコンパイルしているとき、ネットリストデザインにネットオブジェクトが追加されるたびにデフォルトネット名がそのオブジェクトに割り当てられます。手動でネットに名前を付けることもできます。

ネットは 1 つの信号から成るスカラーネットであったり、複数の信号から成るスカラーネットのグループであるバスネットである場合があります。バスを使用すると関連信号を便利にまとめることができ、回路図を簡潔で理解しや


図 1‐4 : ネットオブジェクト

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ネット

すいものにすることができます。また、主となる回路とブロックシンボルとの接続も明確になります。バスは特に次の場合において便利です。

• 回路図のあるサイドから、もう一方へと多数の信号を配線する場合

• 1 つのブロックシンボルに複数の信号を接続する場合

• 1 つの I/O マーカーに接続することで、階層レベルをまたぐ複数の信号を接続する場合


デザインネットリストで、ネットをセルのピンまたはポートに接続できます。デザインがターゲットのザイリンクスFPGA にマップされると、ネットは、デバイスのワイヤ、ノード、 PIP などの配線リソースにマップされ、 BEL ピンを介して BE:L へ、サイトピンを介してサイトへと接続されます。

また、ポートを介してデザインに供給されるクロックにネットは関連付けられ、デザインのタイミングパスへと接続されます。

デザインに関する問題をすばやく見つけ出し解決できるように、 DRC 違反にネットを関連付けることもできます。

プロパティ

ネットに割り当てられているプロパティは次のとおりです。

表 1‐5 : ネットプロパティ

名前タイプ読み出し専用可視値

AREA_GROUP string TRUE TRUE

BLKNM string TRUE TRUE

BUFFER_TYPE enum FALSE TRUE

BUFG enum TRUE TRUE

BUS_NAME string TRUE TRUE

BUS_START int TRUE TRUE

BUS_STOP int TRUE TRUE

BUS_WIDTH int TRUE TRUE

CLASS string TRUE TRUE net

CLOCK_BUFFER_TYPE enum FALSE TRUE

CLOCK_DEDICATED_ROUTE enum FALSE TRUE

CLOCK_REGION_ASSIGNMENT string FALSE TRUE

COLLAPSE bool TRUE TRUE

COOL_CLK bool TRUE TRUE

DATA_GATE bool TRUE TRUE

DCI_VALUE int FALSE TRUE

DIFF_TERM bool FALSE TRUE

DONT_TOUCH bool FALSE TRUE

DRIVE int TRUE FALSE

DRIVER_COUNT int TRUE TRUE 1

ESSENTIAL_CLASSIFICATION_VALUE int FALSE TRUE

FILE_NAME string TRUE TRUE

FLAT_PIN_COUNT int TRUE TRUE 2

FLOAT bool TRUE TRUE

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ネット

GATED_CLOCK bool FALSE TRUE

HBLKNM string TRUE TRUE

HIERARCHICALNAME string TRUE FALSE wave_gen.dac_spi_i0.active0_out

HU_SET string TRUE FALSE

IBUF_DELAY_VALUE double TRUE TRUE

IBUF_LOW_PWR bool FALSE TRUE

IFD_DELAY_VALUE double TRUE TRUE

IN_TERM enum TRUE TRUE

IOB enum FALSE TRUE

IOBDELAY enum FALSE TRUE

IOSTANDARD string TRUE FALSE

IO_BUFFER_TYPE enum FALSE TRUE

IS_CONTAIN_ROUTING bool TRUE TRUE 0

IS_REUSED bool TRUE TRUE 0

KEEP bool TRUE TRUE

KEEPER bool TRUE TRUE

LINE_NUMBER int TRUE TRUE

LOC string TRUE TRUE

MARK_DEBUG bool FALSE TRUE 0

MAXDELAY double TRUE TRUE

MAXSKEW double TRUE TRUE

MAX_FANOUT string FALSE TRUE

METHODOLOGY_DRC_VIOS string FALSE TRUE

NAME string TRUE TRUE dac_spi_i0/active0_out

NODELAY bool TRUE TRUE

NOREDUCE bool TRUE TRUE

OUT_TERM enum TRUE TRUE

PARENT string TRUE TRUE dac_spi_i0/active0_out

PARENT_CELL cell TRUE TRUE dac_spi_i0

PIN_COUNT int TRUE TRUE 2

PULLDOWN bool TRUE TRUE

PULLUP bool TRUE TRUE

PWR_MODE enum TRUE TRUE

RAM_STYLE enum FALSE TRUE

REUSE_STATUS enum TRUE TRUE

RLOC string TRUE TRUE

RLOC_ORIGIN string TRUE FALSE

RLOC_RANGE string TRUE FALSE

ROM_STYLE enum FALSE TRUE

ROUTE_STATUS enum TRUE TRUE UNPLACED

RPM_GRID enum TRUE TRUE

RTL_KEEP string TRUE FALSE

RTL_MAX_FANOUT string TRUE FALSE

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ネット

次のコマンドを使用してネットオブジェクトのプロパティは確認できます。

report_property -all [lindex [get_nets] 0]

S bool TRUE TRUE

SCHMITT_TRIGGER bool TRUE TRUE

SLEW string TRUE TRUE

SUSPEND string TRUE TRUE

TYPE enum TRUE TRUE SIGNAL

USELOWSKEWLINES bool TRUE TRUE

USE_DSP48 enum FALSE TRUE

U_SET string TRUE FALSE

WEIGHT int FALSE TRUE

WIREAND bool TRUE TRUE

XBLKNM string TRUE TRUE

XLNX_LINE_COL int FALSE FALSE

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ピン

ピン

説明

ピンはプリミティブまたは階層セルの論理的な接続点です。セルの内容はピンを介して抽出でき、ロジックは簡単に使用できるように簡易化されます。また、ピンは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスピンとして定義することができます。


図 1‐5 : ピンオブジェクト

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ピン


ピンはセルに接続されます。またネットによりほかのセルのピンに接続することができます。また、セルのピンはBEL オブジェクトの BEL ピンに関連しており、セルがマップされているサイトのサイトピンにも関連しています。クロックドメインの一部としてピンはクロックに関連付けられており、パスの起点、終点、中間点として定義されている場合はタイミングパスの一部になります。

また、デザインに関する問題をすばやく見つけ出し解決できるように、DRC 違反にピンを関連付けることもできます。

プロパティ

ピンのプロパティには次のものがあります。

表 1‐6 : ピンプロパティ

プロパティタイプ読み出し専用可視値

BEL string FALSE TRUE

BUS_DIRECTION enum TRUE TRUE





CLASS string TRUE TRUE pin

CLOCK_DEDICATED_ROUTE enum FALSE TRUE

DCI_VALUE int FALSE TRUE

DIRECTION enum TRUE TRUE OUT


FB_ACTIVE bool FALSE TRUE

HD.ASSIGNED_PPLOCS string* TRUE TRUE

HD.CLK_SRC string FALSE TRUE

HD.LOC_FIXED bool FALSE FALSE 0

HD.PARTPIN_LOCS string* FALSE TRUE

HD.PARTPIN_RANGE string* FALSE TRUE

HIERARCHICALNAME string TRUE FALSE IBUF_lb_sel_i0.O

HOLD_DETOUR int FALSE TRUE

HOLD_SLACK double TRUE TRUE 1E+39

IS_CLEAR bool TRUE TRUE 0

IS_CLOCK bool TRUE TRUE 0

IS_CONNECTED bool TRUE TRUE 1

IS_ENABLE bool TRUE TRUE 0

IS_INVERTED bool FALSE TRUE 0

IS_LEAF bool TRUE TRUE 1

IS_PRESET bool TRUE TRUE 0

IS_RESET bool TRUE TRUE 0

IS_REUSED bool TRUE TRUE 0

IS_SETRESET bool TRUE TRUE 0

LOGIC_VALUE string TRUE TRUE unknown

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ピン

次のコマンドを使用してピンのプロパティは確認できます。

report_property -all [lindex [get_pins] 0 ]

NAME string TRUE TRUE IBUF_lb_sel_i0/O

PARENT_CELL cell TRUE TRUE IBUF_lb_sel_i0

REF_NAME string TRUE TRUE IBUF

REF_PIN_NAME string TRUE TRUE O

SETUP_SLACK double TRUE TRUE 1E+39

TARGET_SITE_PINS string* FALSE TRUE


XLNX_LINE_FILE long FALSE FALSE

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ポート

ポート

説明

ポートは特殊タイプの階層ピンで、階層デザインの最上位で外部との接続点となり、また階層セルのピンに内部ロジックを接続するため、階層セルやブロックモジュールの内部接続点となります。また、ポートは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスポートとして定義することができます。


図 1‐6 :ポートオブジェクト

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ポート


デザインの最上位にあるポートは、 IOSTANDARD が指定された状態で、デバイスパッケージのパッケージピンを介して、デバイスの IOBANK を介して FPGA 外部へ接続します。

また、ポートはシステムまたはボードからデザインにクロック定義をマップすることができ、 set_input_delay またはset_output_delay 制約を使用してタイミングパスに割り当てる必要があります。制約の詳細は、『Vivado Design Suiteユーザーガイド : 制約の使用』 (UG903) を参照してください。

階層セル内部では、ポートはセルに割り当てられ、セル内のネットに接続します。

プロパティ

ポートオブジェクトのプロパティは次のとおりです。

表 1‐7 : ポートプロパティ


BOARD_PIN string FALSE TRUE

BUFFER_TYPE enum FALSE TRUE

BUS_DIRECTION enum TRUE TRUE





CLASS string TRUE TRUE ポート

CLOCK_BUFFER_TYPE enum FALSE TRUE

DIFFTERMTYPE bool FALSE FALSE 0

DIFF_PAIR_PORT port TRUE TRUE clk_pin_p

DIFF_PAIR_TYPE enum TRUE TRUE N

DIFF_TERM bool FALSE TRUE 0

DIRECTION enum FALSE TRUE IN

DQS_BIAS enum FALSE TRUE

DRIVE enum FALSE TRUE 0

DRIVE_STRENGTH enum FALSE FALSE 0


HD.ASSIGNED_PPLOCS string* TRUE TRUE

HD.CLK_SRC string FALSE TRUE

HD.LOC_FIXED bool FALSE FALSE 0

HD.PARTPIN_LOCS string* FALSE TRUE

HD.PARTPIN_RANGE string* FALSE TRUE

HOLD_SLACK double TRUE TRUE 1E+39

IBUF_LOW_PWR bool FALSE TRUE 1

INTERFACE string FALSE TRUE

INTERMTYPE enum FALSE FALSE NONE

IN_TERM enum FALSE TRUE NONE

IOB enum FALSE TRUE

IOBANK int TRUE TRUE 33

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ポート

次のコマンドを使用してポートのプロパティは確認できます。

report_property -all [lindex [get_ports] 0 ]

IOSTANDARD enum FALSE TRUE LVDS

IOSTD enum FALSE FALSE LVDS

IO_BUFFER_TYPE enum FALSE TRUE

IS_BEL_FIXED bool FALSE FALSE 1

IS_FIXED bool FALSE FALSE 1

IS_GT_TERM bool TRUE TRUE 0

IS_LOC_FIXED bool FALSE TRUE 1

IS_REUSED bool TRUE TRUE

KEEPER bool FALSE TRUE 0

LOAD double FALSE TRUE

LOC site FALSE TRUE IOB_X1Y75

LOGIC_VALUE string TRUE TRUE unknown

NAME string FALSE TRUE clk_pin_n

OFFCHIP_TERM string FALSE TRUE NONE

OUT_TERM enum FALSE TRUE

PACKAGE_PIN package_pin FALSE TRUE AD11

PIN_TYPE enum TRUE FALSE

PIO_DIRECTION enum FALSE TRUE

PULLDOWN bool FALSE TRUE 0

PULLTYPE string FALSE FALSE

PULLUP bool FALSE TRUE 0

SETUP_SLACK double TRUE TRUE 1E+39

SITE site FALSE FALSE IOB_X1Y75

SLEW enum FALSE TRUE

SLEWTYPE enum FALSE FALSE

UNCONNECTED bool TRUE TRUE 0

USE_INTERNAL_VREF enum FALSE TRUE

VCCAUX_IO enum FALSE TRUE


XLNX_LINE_FILE long FALSE FALSE 131072

x_interface_info string FALSE TRUE

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サイト

サイト

説明

サイトは、ターゲットのザイリンクス FPGA で使用可能なさまざまなタイプのロジックリソースの 1 つを表すデバイスオブジェクトです。

ルックアップテーブル (LUT)、フリップフロップ、マルチプレクサ、キャリーロジックリソースなどの基本エレメント (BEL) の集合体であるスライスがサイトに含まれており、スライスからスライスを垂直方向に結ぶ専用キャリーチェーンを使用して、高速な加算、減算、比較演算をインプリメントするために使用されます。 2 つのスライスが 1つのコンフィギャブルロジックブロック (CLB) にまとめられますが、これはデバイスのタイルオブジェクトの 1 タイプです。

SLICEM は分散 RAM としてコンフィギュレーション可能です。分散メモリは一部の LUT のコンフィギュレーション機能で、小型の 64 ビットメモリとして動作します。 SLICEL LUT はロジックとしてのみ機能し、メモリとしては機能しません。


図 1‐7 :サイトオブジェクト

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サイト

サイトには、ブロック RAM、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなオブジェクトも含まれています。

Vivado 合成を使用して HDL ソースから推論したり、 FPGA ライブラリからプリミティブやマクロをインスタンシエートしたり、 Vivado IP カタログから IP コアを使用して、スライスリソースを利用することができます。『ライブラリガイド』には、インスタンシエート可能なプリミティブのリストがあります。

サイトタイプには次のようなものがあります。

表 1‐8 :サイトタイプ


28 ページの図 1-7にあるように、サイトはさまざまなネットリストおよびデバイスオブジェクトに関連付けられています。リーフセルのフリップフロップおよびラッチは、スライスなどのサイトにマップされている BEL にマップされているか、 BRAM や DSP などのサイトに直接マップされています。 BEL およびサイトはタイルにまとめられ、デバイスのクロック領域に割り当てられます。

ポート、ピン、 I/O バンク、パッケージピンは I/O ブロック (IOB) に関連していますが、この IOB もサイトです。さらに、サイトにはピンまたはサイトピンがあり、これらはノード、ピン、ネットにマップされます。

サイトタイプ

• BSCAN • GTXE2_CHANNEL • OLOGICE3

• BSCAN_JTAG_MONE2 • GTXE2_COMMON • OPAD

• BUFG • GTZE2_OCTAL • OSERDESE2

• BUFGCTRL • IBUFDS_GTE2 • OUT_FIFO

• BUFG_LB • ICAP • PCIE_2_1

• BUFHCE • IDELAYCTRL • PCIE_3_0

• BUFIO • IDELAYE2 • PHASER_IN

• BUFMRCE • ILOGICE2 • PHASER_IN_ADV

• BUFR • ILOGICE3 • PHASER_IN_PHY

• CAPTURE • IN_FIFO • PHASER_OUT

• CFG_IO_ACCESS • IOB18 • PHASER_OUT_ADV

• DCI • IOB18M • PHASER_OUT_PHY

• DCIRESET • IOB18S • PHASER_REF

• DNA_PORT • IOB33 • PHY_CONTROL

• DSP48E1 • IOB33M • PLLE2_ADV

• EFUSE_USR • IOB33S • RAMB18E1

• FIFO18E1 • IOBM • RAMB36E1

• FIFO36E1 • IOBS • RAMBFIFO36E1

• FRAME_ECC • IPAD • SLICEL

• GLOBALSIG • ISERDESE2 • SLICEM

• GTHE2_CHANNEL • KEY_CLEAR • STARTUP

• GTHE2_COMMON • MMCME2_ADV • TIEOFF

• GTPE2_CHANNEL • ODELAYE2 • USR_ACCESS

• GTPE2_COMMON • OLOGICE2 • XADC

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サイト

プロパティ

ザイリンクス FPGA には 80 種類を越えるサイトがありますが、すべて次のプロパティを共有しています。

表 1‐9 : サイトプロパティ

サイトオブジェクトに割り当てられているプロパティはどのサイトタイプでも同じです。 29 ページの表 1-8にリストされているサイトタイプのプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE>}] 0]

<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次に例を示します。

report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]


ALTERNATE_SITE_TYPES string TRUE TRUE

CLASS string TRUE TRUE site

CLOCK_REGION string TRUE TRUE X0Y6

IS_BONDED bool TRUE TRUE 0

IS_CLOCK_BUFFER bool TRUE TRUE 0

IS_CLOCK_PAD bool TRUE TRUE 0

IS_GLOBAL_CLOCK_BUFFER bool TRUE TRUE 0

IS_GLOBAL_CLOCK_PAD bool TRUE TRUE 0

IS_PAD bool TRUE TRUE 0

IS_REGIONAL_CLOCK_BUFFER bool TRUE TRUE 0

IS_REGIONAL_CLOCK_PAD bool TRUE TRUE 0

IS_RESERVED bool TRUE TRUE 0

IS_TEST bool TRUE TRUE 0

IS_USED bool TRUE TRUE 0

MANUAL_ROUTING string FALSE TRUE

NAME string TRUE TRUE SLICE_X2Y349

NUM_ARCS int TRUE TRUE 153

NUM_BELS int TRUE TRUE 32

NUM_INPUTS int TRUE TRUE 37

NUM_OUTPUTS int TRUE TRUE 13

NUM_PINS int TRUE TRUE 50

PRIMITIVE_COUNT int TRUE TRUE 0

PROHIBIT bool FALSE TRUE 0

PROHIBIT_FROM_PERSIST bool TRUE TRUE 0

RPM_X int TRUE TRUE 21

RPM_Y int TRUE TRUE 698

SITE_PIPS string FALSE TRUE

SITE_TYPE enum TRUE TRUE SLICEM

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第 2章

主なプロパティの説明

プロパティ情報本章では、ザイリンクス Vivado® Design Suite プロパティについて説明します。各プロパティの説明には、該当する場合は次の情報が含まれます。

• 主な使用方法を含むプロパティの説明

• プロパティをサポートするザイリンクス FPGA デバイスアーキテクチャ (UltraScale™を含む)。例外は注記されています。

• プロパティをサポートするオブジェクトまたはデバイスリソース。

• プロパティに割り当て可能な値

• Verilog、 VHDL、 XDC の構文

• プロパティの影響を受けるデザインフローのステップ

• 関連プロパティへの相互参照

重要 : HDL と XDC の両方でプロパティが定義されている場合は、 XDC のほうが優先され、 HDL プロパティは上書きされます。

Vivado Design Suite でのこれらのプロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』(UG903) を[参照 9]参照してください。

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ASYNC_REG

ASYNC_REG

ASYNC_REG により次の点が指定されます。

• ソースクロックに相対して D 入力ピンで非同期データをレジスタが受信できる。

または

• レジスタが同期チェーン内の同期レジスタになる。

シミュレーション中にタイミング違反が発生すると、デフォルトではレジスタエレメントから X または未知のステート (1 でも 0 でもない値) が出力されます。この場合、エレメントの駆動するものすべての入力が X と表示され、未知のステートになります。このコンディションはデザイン全体に広がる可能性があり、デザインの大部分が未知になったり、シミュレータがこのステートから回復できなくなることがあります。 ASYNC_REG では、タイミング違反が発生しても最後の既知の値を出力するようにレジスタを変更します。

ASYNC_REG を指定すると、最適化、配置、配線にも影響し、メタステーブルになる可能性のある MTBF (平均故障間隔) が改善されます。 ASYNC_REG が指定されていると、配置ツールで非同期チェーンのフリップフロップ同士が近くに配置され、 MTBF を最長にできます。 ASYNC_REG が設定され直接接続されているレジスタに、互換性のある制御セットがあり、またレジスタ数がスライスの使用可能なリソース数を超えない場合は、グループにまとめられて1 つのスライスに一緒に配置されます。

注記 : また、 Vivado 合成は、 MTBF を短縮できるような方法でレジスタや周辺ロジックを最適化しないため、このツールでの自動推論にも ASYNC_REG は影響します。


図 2‐1 : クロックドメインの同期

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ASYNC_REG

次は、 32 ページの図 2-1 にあるフリップフロップを 2 つ使用した、または 1 段のシンクロナイザーの Verilog 例です。レジスタは、個別のクロックドメインからの値を同期させます。 ASYNC_REG プロパティの値が TRUE なのでシンクロナイザー段に適用されます。

(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;

always @(posedge clk) beginsync_1 <= sync_0;sync_0 <= en;...

ASYNC_REG プロパティを使用すると、複数のレジスタができるだけ近くに配置できるように、グループにまとめられます。

アーキテクチャサポート

すべてのアーキテクチャ

適用可能なオブジェクト

• セル (get_cells)

° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)


図 2‐2 : レジスタのグループ化

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ASYNC_REG

値

• FALSE (デフォルト )

レジスタは最適化で削除されるか、 SRL、 DSP、または RAMB などのブロックに吸収されます。特殊なシミュレーション、配置、配線規則は適用されません。

• TRUE

レジスタは同期チェーンの一部で、インプリメンテーションまで保持され、チェーンのその他のレジスタの近くに配置されて、 MTBF レポートに使用されます。

構文

Verilog 構文

Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します。

(* ASYNC_REG = "{TRUE|FALSE}" *)

Verilog の構文例

// Designates sync_regs as receiving asynchronous data(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;

VHDL 構文

VHDL 属性は次のように宣言します。

attribute ASYNC_REG : string;

VHDL 属性は次のように指定します。

attribute ASYNC_REG of name: label is "{TRUE|FALSE}";

• name は、次のどちらかになります。

° インスタンシエートされたレジスタのインスタンス名

または

° 宣言されている信号でレジスタに推論されるもの

VHDL の構文例

attribute ASYNC_REG : string;signal sync_regs : std_logic_vector(2 downto 1);-- Designates sync_regs as receiving asynchronous dataattribute ASYNC_REG of sync_regs: label is "TRUE";

XDC 構文

set_property ASYNC_REG value [get_cells instance_name]

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ASYNC_REG

• instance_name はレジスタセルです。

XDC の構文例

# Designates sync_regs as receiving asynchronous dataset_property ASYNC_REG TRUE [get_cells sync_regs*]

影響を受けるステップ

• launch_xsim

• synth_design

• place_design

• route_design

• phys_opt_design

• power_opt_design

• report_drc

• write_verilog

• write_vhdl

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BEL

BEL

BEL はレジスタまたは LUT のスライス内での特定の配置を指定します。通常 LOC プロパティと一緒に使用して、レジスタまたは LUT の正確な配置を指定します。





° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)

° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)

° SRL (SRL16E、 SRLC32E)

° LUTRAM (RAM32X1S、 RAM64X1S)

値

• BEL = <name>

BEL のロジックコンテンツ次第で、 BEL の名前は変わります。また、 BEL 名には BEL のサイト名を含めることもできます。たとえば、 BSCAN_X0Y0/BSCAN、 IPAD_X0Y54/IPAD、 BUFGCTRL_X0Y16/BUFG、SLICE_X1Y199/A5FF などが有効な BEL 名です。

構文

Verilog 構文

Verilog 属性は LUT またはレジスタのインスタンシエーション直前に配置します。推論されたレジスタ、 SRL またはLUTRAM の reg 宣言の前に配置することもできます。

(* BEL = "site_name" *)


// Designates placed_reg to be placed in FF site A5FF(* BEL = "A5FF" *) reg placed_reg;

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BEL

VHDL 構文


attribute BEL : string;

インスタンシエートされたインスタンスの場合は、次のように指定します。

attribute BEL of instance_name : label is "site_name";

• instance_name には LUT、 SRL、 LUTRAM などのインスタンシエートされたレジスタのインスタンス名が入ります。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : label is "A5FF";

推論されたインスタンスの場合、 VHDL 属性は次のように指定します。

attribute BEL of signal_name : signal is "site_name";

• signal_name は LUT、 SRL、 LUTRAM などの推論されたレジスタの信号名になります。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : signal is "A5FF";

XDC 構文

set_property BEL site_name [get_cells instance_name]

• instance_name はレジスタ、 LUT、 SRL、または LUTRAM インスタンスになります。

XDC の構文例

# Designates placed_reg to be placed in FF site A5FFset_property BEL A5FF [get_cells placed_reg]


• デザインのフロアプラン

• place_design

関連項目

103 ページの「LOC」

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BUFFER_TYPE

BUFFER_TYPE

デフォルトでは、 Vivado 合成は、クロックポートに対し、入力バッファーとグローバルクロックバッファー(IBUF/BUFG) の組み合わせを推論し、入力ポートに対して入力バッファーを推論します。しかし、手動でBUFFER_TYPE プロパティを指定し、 Vivado 合成のデフォルト動作を上書きすることができます。




• BUFFER_TYPE 属性は最上位ポート (all_inputs、 all_outputs、 get_ports) に設定できます。

値

• ibuf : デフォルトの IBUF/BUFG ペアが不要なクロックポートにこの値を指定します。この場合はクロックに対して IBUF のみが推論されます。

• none : 入力または出力バッファーを使用しないよう指定します。クロックポートに none を指定すると、バッファーは使用されません。

構文

Verilog 構文

(* buffer_type = "none" *) input in1; //this will result in no buffers(* buffer_type = "ibuf" *) input clk1; //this will result in a clock with no bufg

VHDL 構文

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute buffer_type : string;attribute buffer_type of in1 : signal is "none";end test;

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BUFFER_TYPE

XDC 構文

BUFFER_TYPE プロパティは、 XDC 制約ファイルのポートオブジェクトにも使用できます。

set_property BUFFER_TYPE <value> [get_ports <port_name>]

• <value> には、 BUFFER_TYPE の有効な値を指定します。

• <port_name> には、プロパティを設定するポート名を指定します。


• 合成

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CFGBVS

CFGBVS

ザイリンクスデバイスは 3.3V、 2.5V、 1.8V の I/O でコンフィギュレーションインターフェイスをサポートします。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用コンフィギュレーションピン、バンク 14 と 15 の特定コンフィギュレーションモードに関連したピンが含まれます。

バンク 0 で適切なコンフィギュレーションインターフェイス電圧をサポートするには、 I/O バンクを 3.3V/2.5 または1.8V 操作用にコンフィギュレーションするため、CFGBVS (Configuration Bank Voltage Select) ピンを VCC0 または GNDにそれぞれ設定する必要があります。 CFGBVS は、 VCCO_0 と GND を参照するロジック入力ピンです。 CFGBVS ピンが VCCO_0 電源に接続されている場合、コンフィギュレーション中、バンク 0 の I/O は 3.3V または 2.5 V での操作をサポートします。 CFGBVS ピンが GND に接続されている場合、コンフィギュレーション中、バンク 0 の I/O は1.8V での操作をサポートします。

CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。バンク 14 および 15 のバンクタイプがHR のデバイスの場合は、「CONFIG_VOLTAGE」プロパティによって I/O 電圧サポートが決まります。

重要 : CFGBVS が 1.8V I/O 操作用に GND に設定されている場合、ザイリンクス FPGA への損傷を避けるため、バンク 0 への VCCO_0 電源および I/O 信号は 1.8V 以下である必要があります。

CFGBVS の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 4] を参照してください。

デザインの CONFIG_MODE 設定の互換性を確認するため、 Report DRC コマンドが CFGBVS およびCONFIG_VOLTAGE をチェックします。




• デザイン (current_design、 get_designs)

値

• VCCO : 3.3V/2.5V 操作用に I/O バンク 0 をコンフィギュレーション

• GND : 1.8V 操作用に I/O バンク 0 をコンフィギュレーション

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

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CFGBVS

XDC 構文

set_property CFGBVS [VCCO | GND] [current_design]

XDC の構文例

# Configure I/O Bank 0 for 3.3V/2.5V operationset_property CFGBVS VCCO [get_designs impl_1]


• I/O 配置

• DRC レポート

• write_bitstream

関連項目

46 ページの「CONFIG_MODE」

48 ページの「CONFIG_VOLTAGE」

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CLOCK_DEDICATED_ROUTE


CLOCK_DEDICATED_ROUTE プロパティは、ターゲットデバイスに対するクロック配置ルールに厳密に従うべきかどうかを設定します。

外部ユーザークロックは、クロック対応入力 (CCIO) と呼ばれる差動クロックピンのペアから FPGA に供給する必要があります。これらの CCIO は、さまざまなクロック供給機能のタイミングを確約するため、内部のグローバルおよびリージョナルクロックリソースへの専用、高速配線を提供します。クロック配置ルールの詳細については、『7 シリーズ FPGA クロッキングユーザーガイド』 (UG472)[参照 3]または『UltraScale アーキテクチャクロッキングユーザーガイド』 (UG572)[参照 6] を参照してください。

通常、ターゲットの FPGA の専用クロックツリーからクロック配線を外したり、標準配線チャネルを使用するといった目的で、クロックコンポーネントを配置する必要が出てきたときに、 CLOCK_DEDICATED_ROUTE プロパティは使用されます。専用配線が使用できない場合は、 CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロックソースがロードクロックバッファーに比べて最適ではない位置に配置されているとき、クロック配置 DRC がエラーから警告になります。

注意 : CLOCK_DEDICATED_ROUTE を False にすると、クロック遅延が最適ではなくなる可能性があり、タイミングなどの問題が発生することがあります。




• グローバルクロックバッファー (BUFG、 BUFGCE、 BUFGMUX、 BUGCTRL) の入力に接続されたネット(get_nets)

値

• TRUE : クロック配置 DRC 違反がエラーとしてレポートされます (デフォルト )。

• FALSE : クロック配置 DRC 違反が警告に格下げされます。専用高速クロック配線が使用されないようにするため、クロックコンポーネント (BUFG、 MMCM、 PLL など) が配置されるたびにこれを使用する必要があります。

• BACKBONE : 基本的なクロック配置ルールに違反するロケーション制約を割り当てる場合はこの値を使用する必要があることがありますが、通常は推奨されません。 MMCM または PLL がソースの CCIO ピンからかなり離れた位置に配置される場合はこの値を使用します。ワイヤの長さが長くなる分、 CCIO から MMCM までのタイミングパスに遅延が追加されますが、これは MMCM や PLL フィードバックによっては完全には削除されません。遅延が追加されてもデザインのタイミングが満たされる場合は BACKBONE を使用します。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

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XDC 構文

set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]

• net_name は、グローバルクロックバッファーの入力に接続された信号名です。

XDC の構文例

# Designates clk_net to have relaxed clock placement rulesset_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]


• place_design

• report_drc

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CLOCK_ROOT

CLOCK_ROOT

クロックドライバー、またはルートをターゲットデバイスの特定クロック領域に割り当てるために使用します。

CLOCK_ROOT プロパティはデバイス全体でクロックスキューを管理しやすくすることを目的に使用します。デフォルトでは、すべてのロードに対し、ベストな状態でクロック遅延のバランスを取ることができるよう、クロックルートがクロックネットワークの中央に自動的に配置配線ツールにより割り当てられます。CLOCK_ROOT プロパティを使用すると、このクロックルートを手動で割り当てることができます。

CLOCK_ROOT プロパティは、グローバルネット、またはそれを駆動するセルに設定することができます。階層ネットの場合は、ネットの任意箇所にこのプロパティを割り当てることができますが、プロパティは最上位クロックネットに設定されます。この割り当てを知らせるメッセージが表示されます。

CLOCK_ROOT プロパティはクロックリソースの配置中に検証・使用されるため、配置前に割り当てておく必要があります。しかし、配置後に割り当てる場合は、配置を実行してそれをデザインに反映させる必要があります。


UltraScale デバイス


• ネット - グローバルクロックネット (get_nets)

• セル - クロックネットを駆動するグローバルクロックバッファー (get_cells)

° BUFGCE

° BUFCTRL

° BUFGCE_DIV

° BUFG_GT

値

• <clock_region>

ターゲットデバイスのクロック領域の名前を指定します。または get_clock_regions コマンドにより渡されるクロック領域オブジェクトになります。

• <object>

クロックネットまたはネットセグメント、またはクロックネットを駆動するセル (複数指定可能)

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

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CLOCK_ROOT

XDC 構文

set_property CLOCK_ROOT <clock_region> <List of clock nets>

または

set_property CLOCK_ROOT <clock_region> <List of cells driving clock nets>

XDC の構文例

set_property CLOCK_ROOT X0Y0 [get_nets {clk1 clk2}]set_property CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]set_property CLOCK_ROOT X0Y0 [get_cells {clk1_BUFGCE}]


• 配置

• 配線

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CONFIG_MODE

CONFIG_MODE

CONFIG_MODE プロパティは、ピン割り当て、 DRC レポート、ビットストリーム生成に対し、どのデバイスコンフィギュレーションモードを使用するかを定義します。

重要 : COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースで中止となり、この CONFIG_MODE プロパティに置き換えられています。

ザイリンクス FPGA は、特別なコンフィギュレーションピンを使用して、アプリケーション別のコンフィギュレーションデータまたはビットストリームを内部メモリに読み込むことによって、コンフィギュレーションされます。コンフィギュレーションデータパスには一般的に 2 種類あります。必要なデバイスピンの数を最小限に抑えるために使用されるシリアルデータパス、より高速なコンフィギュレーション用のパラレルデータパスの 2 つです。CONFIG_MODE プロパティを使用して、デザインに対しどのモードを使用するかを定義します。

デバイスコンフィギュレーションモードの詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 4]を参照してください。




• デザイン (current_design)

値

• S_SERIAL

• M_SERIAL

• S_SELECTMAP

• M_SELECTMAP

• B_SCAN

• S_SELECTMAP+READBACK

• M_SELECTMAP+READBACK

• B_SCAN+READBACK

• S_SELECTMAP32

• S_SELECTMAP32+READBACK

• S_SELECTMAP16

• S_SELECTMAP16+READBACK

• SPIx1

• SPIx2

• SPIx4

• BPI8

• BPI16

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CONFIG_MODE

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CONFIG_MODE <value> [current_design]

<value> にはコンフィギュレーションモードを指定します。

XDC の構文例

# Specify using Configuration Mode Serial Peripheral Interface, 4-bit widthset_property COMPATIBLE_CONFIG_MODES {{Master SPI x4}} [current_design]


• I/O 配置

• place_design

• report_drc

• write_bitstream

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CONFIG_VOLTAGE

CONFIG_VOLTAGE

ザイリンクスデバイスは 3.3V、 2.5V、 1.8V の I/O でコンフィギュレーションインターフェイスをサポートします。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用コンフィギュレーションピン、バンク 14 と 15 の特定コンフィギュレーションモードに関連したピンが含まれます。CONFIG_VOLTAGE プロパティや VCCO_0 電圧は 3.3、 2.5、 1.8、または 1.5 に設定できます。

バンク 0 のピンの I/O 電圧サポートを決めるには、 CONFIG_VOLTAGE を正しいコンフィギュレーション電圧に設定する必要があります。コンフィギュレーション電圧の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』(UG570)[参照 4] を参照してください。

CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。バンク 14 および 15 のバンクタイプがHR のデバイスの場合は、 CONFIG_VOLTAGE プロパティによって I/O 電圧サポートが決まります。

デザインで CONFIG_MODE 設定の互換性を確認するため、Report DRC チェックがバンク 0、14、15 で実行されます。DRC は、そのバンクに対する IOSTANDARD および CONFIG_VOLTAGE 設定に基づいて出力されます。コンフィギュレーション電圧は、 IBIS モデルをエクスポートする際にも使用されます。




• デザイン (current_design、 get_designs)

値

• 1.5、 1.8、 2.5、または 3.3

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]

XDC の構文例

# Configure I/O Bank 0 for 3.3V/2.5V operationset_property CONFIG_VOLTAGE 1.8 [get_designs impl_1]

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CONFIG_VOLTAGE


• place_design

• report_drc

• write_bitstream

関連項目

40 ページの「CFGBVS」

46 ページの「CONFIG_MODE」

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DCI_CASCADE

DCI_CASCADE

DCI_CASCADE は、ハイパフォーマンス (HP) I/O バンクのグループ内でのマスター /スレーブ関係を定義します。デ

ジタル制御インピーダンス (DCI) の基準電圧は、マスターの I/O バンクからスレーブの I/O バンクまでチェーン接続

されています。

DCI_CASCADE は、どの隣接バンクが DCI カスケード機能を使用するかを指定するので、基準抵抗器をマスターバンクと共有することになります。同じ I/O バンク列にある複数の I/O バンクが DCI を使用していて、同じ VRN/VRP抵抗値を使用する場合、 1 ペアのピンだけを高精度抵抗器に接続すればよいようにするため、内部 VRN および VRPノードがカスケードされます。 DCI_CASCADE はマスターバンク、およびこの機能に関連付けられているすべてのスレーブバンクを識別します。詳細については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 5] を参照してください。


• Kintex®-7 デバイス

• Kintex UltraScale デバイス

• Virtex®-7 デバイス

• Virtex UltraScale デバイス

• 大型の Zynq® デバイス


• I/O バンク (get_iobanks)

° ハイパフォーマンス (HP) バンクタイプ

値

有効なハイパフォーマンス (HP) バンク番号

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

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DCI_CASCADE

XDC 構文

set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]

• slave_banks はスレーブバンクのバンク番号のリストです。

• master_bank は指定されたマスターバンクのバンク番号です。

XDC の構文例

# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slavesset_property DCI_CASCADE {15 16} [get_iobanks 14]


• I/O 配置

• place_design

• DRC

• write_bitstream

• report_power

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DIFF_TERM

DIFF_TERM

差動終端 (DIFF_TERM) プロパティは入力および双方向ポートの差動 I/O 規格をサポートします。ビルトインされた、100オームの差動終端をイネーブル/ディスエーブルするのに使用します。詳細は、『7 Series FPGAs SelectIO リソースユーザーガイド』 (UG471) [参照 2]を参照してください。

DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado ツールがポートにオンチップ終端を追加する必要のあることを示します。


7 シリーズデバイス

推奨 : UltraScale アーキテクチャデバイスの場合は、差動終端をイネーブルにするため、「DIFF_TERM_ADV」を使用する必要があります。


• ポート (get_ports)

° 差動入力バッファーに接続された入力ポートまたは双方向ポート


° 差動入力または双方向バッファー (すべてのタイプの IBUFDS および IOBUFDS)

• 次の I/O 規格のいずれかを使用しているエレメント :

° LVDS

° LVDS_25

° MINI_LVDS_25

° PPDS_25

° RSDS_25

値


差動終端はディスエーブルになります。

• TRUE

差動終端はイネーブルになります。

構文

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 12]からのインスタンシエーションテンプレートを使用して、適切な構文を指定してください。

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DIFF_TERM

Verilog 構文

DIFF_TERM を設定するには、インスタンシエートされた差動バッファーに DIFF_TERM パラメーターを割り当てます。


次の例では、 clk_ibufds という IBUFDS インスタンスで差動終端をイネーブルにしています。

// IBUFDS:Differential Input Buffer // Virtex-7 // Xilinx HDL Language Template, version 2013.4 IBUFDS #( .DIFF_TERM("TRUE"), // Differential Termination .IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE" for the specified IOSTANDARD .IOSTANDARD("DEFAULT") // Specify the input I/O standard ) clk_ibufds ( .O(clk), // Buffer output .I(CLK_p), // Diff_p buffer input (connect directly to top-level port) .IB(CLK_n) // Diff_n buffer input (connect directly to top-level port) ); // End of clk_ibufds instantiation

VHDL 構文

DIFF_TERM を設定するには、インスタンシエートされた差動バッファーに DIFF_TERM ジェネリックを割り当てます。

VHDL の構文例


-- IBUFDS:Differential Input Buffer-- Xilinx HDL Language Template, version 2013.4 clk_ibufds :IBUFDS generic map ( DIFF_TERM => TRUE, -- Differential Termination IBUF_LOW_PWR => TRUE, -- Low power (TRUE) vs. performance (FALSE) setting IOSTANDARD => "DEFAULT") port map ( O => clk, -- Buffer output I => CLK_p, -- Diff_p buffer input (connect directly to top-level port) IB => CLK_n -- Diff_n buffer input (connect directly to top-level port) ); -- End of clk_ibufds instantiation

XDC 構文

set_property DIFF_TERM TRUE [get_ports port_name]

• set_property DIFF_TERM はポートオブジェクトに割り当てることができます。

• port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。

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DIFF_TERM

XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM TRUE [get_ports CLK_p]

その他の XDC の構文例

このプロパティは、バッファーインスタンスに適用できます。

set_property DIFF_TERM TRUE [get_cells instance_name]

• instance_name は入力または双方向差動バッファーインスタンスです。

# Enables differential termination on buffer instance clk_ibufdsset_property DIFF_TERM TRUE [get_ports clk_ibufds]


• I/O 配置

• report_ssn

• report_power

関連項目

• 55 ページの「DIFF_TERM_ADV」

• 82 ページの「IBUF_LOW_PWR」

• 96 ページの「IOSTANDARD」

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DIFF_TERM_ADV

DIFF_TERM_ADV

アドバンス差動終端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテクチャでのみ使用するもので、入力または双方向ポートの、ビルトインされた 100 オームの差動終端をイネーブル/ディスエーブルするために使用します。

DIFF_TERM_ADV は入力および双方向ポートにのみ使用でき、また適切な VCCO 電圧でしか使用できません。 100オームの実効差動終端を提供するには、 I/O バンクの VCCO は、HP I/O バンクの場合は 1.8V に接続し、 HR I/O バンクの場合は 2.5V に接続する必要があります。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』(UG571) [参照 5]を参照してください。

ヒント : 7 シリーズデザインを UltraScale アーキテクチャに移行するには、「DIFF_TERM」プロパティを使用すると適切な DIFF_TERM_ADV 値に自動的にアップデートされます。

DIFF_TERM_ADV および DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado Design Suite がポートにオンチップ終端を追加する必要のあることを示します。


UltraScale



° 差動入力バッファーに接続された入力ポートまたは双方向ポート


° 差動入力または双方向バッファー (すべてのタイプの IBUFDS および IOBUFDS)

• 次の I/O 規格のいずれかを使用しているオブジェクト :

° LVDS、 LVDS_25 および MINI_LVDS_25

° LVPECL

° PPDS_25

° RSDS_25

° SLVS_400_25、および SLVS_400_18

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DIFF_TERM_ADV

値

• TERM_100 - オンチップ差動終端で100 オームを使用する。

• TERM_NONE (デフォルト ) - オンチップ差動終端を使用しない。

注記 : UltraScale デバイスには DIFF_TERM プロパティも使用できます。

° DIFF_TERM = TRUE の場合、 DIFF_TERM_ADV = TERM_100 になります。

° DIFF_TERM = FALSE の場合、 DIFF_TERM_ADV = TERM_NONE になります。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property DIFF_TERM_ADV TERM_100 [get_ports port_name]

• set_property DIFF_TERM_ADV は入力または双方向ポート、または差動バッファーに割り当てることができます。


XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]


• I/O 配置

• report_ssn

• report_power

関連項目

• 52 ページの「DIFF_TERM」


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DONT_TOUCH

DONT_TOUCH

DONT_TOUCH は、最適化がバウンダリを越えて実行されないようにするため、ユーザー階層またはインスタンシエートされたコンポーネントを最適化しないように指定します。これでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。

推奨 : DONT_TOUCH が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、合成前に適用すると最も効果的です。

また、合成およびバックエンドの最適化までネットを保持できるようにするため、デバッグ用にネットにDONT_TOUCH を設定することもできます。ネットに設定された DONT_TOUCH はそのネットが保持されることのみを確約し、ドライバーや駆動されているロジックは変更する可能性があります。階層ネットの場合は、DONT_TOUCHが設定されている部分のみが保持されるので、保持する必要のなるセグメントにはすべて DONT_TOUCH を設定する必要があります。





• ネット (get_nets)

値


階層を越えて最適化されます。

• TRUE

最適化が階層バウンダリを越えて行われず、階層が保持されます。インスタンシエートされたコンポーネントまたはネットが最適化により削除されてしまわないよう、保持されます。

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DONT_TOUCH

構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* DONT_TOUCH = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* DONT_TOUCH = "TRUE" *) reset_sync #( .STAGES(5) ) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

VHDL 構文


attribute DONT_TOUCH : string;


attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute DONT_TOUCH : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );

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DONT_TOUCH

XDC 構文

set_property DONT_TOUCH {TRUE|FALSE} [get_cells <instance_name>]set_property DONT_TOUCH {TRUE|FALSE} [get_nets <net_name>]

• instance_name はリーフセルまたは階層セルになります。

• net_name は階層ネットの名前になります。

XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]

# Preserve all segments of the hierarchical net named by the Tcl variablesset_property DONT_TOUCH [get_nets -segments $hier_net]


• synth_design

• opt_design

• phys_opt_design

• floorplanning

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DQS_BIAS

DQS_BIAS

DQS_BIAS は差動入力バッファーまたは双方向バッファープリミティブ (IBUFDS、 IOBUFDS) のプロパティです。

これは一部の擬似差動 I/O 規格 (DIFF_SSTL) と真の差動 I/O 規格 (LVDS) の入力にオプションの DC バイアスを加えます。バッファーを駆動しているものが何もない場合、擬似差動 I/O 規格でロジックステートが未知にならないように、 DQS_BIAS は弱いバイアスを加えます。

DQS_BIAS は、一部の DQS メモリインターフェイスピンに必要なプルアップ/プルダウンを提供します。

推奨 : DQS_BIAS はデザインのロジックファンクションに影響を与えるため、シミュレーションを正しくサポートするには、 Verilog パラメーター文、または VHDL generic_map を使用して定義する必要があります。しかし、これはXDC プロパティとしてもサポートされています。

ハイパフォーマンス (HP) I/O バンクでは、 DQS_BIAS は LVDE などの差動入力をサポートするために使用できます。DQS_BIAS を使用することにより、 AC カップルされた LVDS アプリケーションで DC バイアスを加えることができます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 5] を参照してください。

注記 :真の差動 I/O 規格のハイレンジ (HR) I/O バンクでは DQS_BIAS は使用できません。


UltraScale または 7 シリーズアーキテクチャ



° 差動入力バッファー : IBUFDS、 IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、 IBUFDSE3

° 差動 I/O バッファー : IOBUFDS、 IOBUFDS_DCIEN、 IOBUFDS_INTERMDISABLE、 IOBUFDSE3、 IBUFGDS

値

• TRUE : 入力および双方向バッファーに DC バイアスを加えます。

• FALSE : バッファーの DQS_BIAS をディスエーブルにします。

注記 : 「EQUALIZATION」 = EQ_NONE のとき、 DQS_BIAS は FALSE に設定する必要があります。これ以外のEQUALIZATION の値であれば (EQ_LEVEL1、 EQ_LEVEL2...)、 DQS_BIAS は TRUE または FALSE のどちらにでも設定できます。

構文

Verilog 構文

インスタンシエートされた差動バッファーに DQS_BIAS パラメーターを割り当てます。

注記 : I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。

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DQS_BIAS



// IBUFDS:Differential Input Buffer// Virtex UltraScale// Xilinx HDL Language Template, version 2013.4IBUFDS #(.DIFF_TERM_ADV("TERM_100"), // Differential Termination.DQS_BIAS("FALSE"), // (FALSE, TRUE).IBUF_LOW_PWR("TRUE"), // .IOSTANDARD("LVDS_25") // Specify the input I/O standard) clk_ibufds (

.O(clk), // Buffer output

.I(CLK_p), // Diff_p buffer input (connect directly to top-level port)

.IB(CLK_n) // Diff_n buffer input (connect directly to top-level port));// End of clk_ibufds instantiation

VHDL 構文

インスタンシエートされた差動バッファーにジェネリック DQS_BIAS を割り当てます。

VHDL の構文例

次の例では、 clk_ibufds という IBUFDS インスタンスで DQS_BIAS をイネーブルにしています。

-- IBUFDS:Differential Input Buffer-- Virtex UltraScale-- Xilinx HDL Language Template, version 2013.4

clk_ibufds :IBUFDSgeneric map (DIFF_TERM_ADV => TERM_100, -- Differential TerminationDQS_BIAS => "TRUE" -- (FALSE, TRUE)IOSTANDARD => "LVDS_25")

port map ( O => clk, -- Buffer output I => CLK_p, -- Diff_p buffer input (connect directly to top-level port) IB => CLK_n -- Diff_n buffer input (connect directly to top-level port) ); -- End of clk_ibufds instantiation

XDC 構文

XDC ファイルでは DQS_BIAS 属性を次のような構文で使用します。

set_property DQS_BIAS [TRUE | FALSE] [get_cells instance_name]

• set_property DQS_BIAS は入力または双方向ポート、または差動バッファーに割り当てることができます。

• instance_name は入力または双方向差動バッファーインスタンスです。

XDC の構文例

# Enable DQS_BIAS on the specified bufferset_property DQS_BIAS TRUE [get_cells clk_ibufds]

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DQS_BIAS


• 合成

• シミュレーション

関連項目

• 66 ページの「EQUALIZATION」

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DRIVE

DRIVE

DRIVE は、プログラム可能な出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力バッファーの駆動電流を mA で指定します。





° 接続された出力ポートまたは双方向ポート


° 出力バッファー (すべてのタイプの OBUF)

値

整数値 :

• 2

• 4

• 6

• 8

• 12 (デフォルト )

• 16

• 24 (UltraScale アーキテクチャにはこの値は使用できません)

構文

Verilog 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。

(* DRIVE = "{2|4|6|8|12|16|24}" *)


// Sets the drive strength on the STATUS output port to 2 mA(* DRIVE = "2" *) output STATUS,

その他の Verilog の構文例

出力または双方向バッファーがインスタンシエートされる場合、インスタンシエートされた出力バッファーに DRIVEパラメーターを割り当てると、 DRIVE を設定できます。

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DRIVE

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 12]、または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 13]からのインスタンシエーションテンプレートを使用して、適切な構文を指定してください。

次の例では、 status_obuf という名前の OBUF インスタンスに駆動電流を 2mA に設定しています。

// OBUF:Single-ended Output Buffer // Virtex-7 // Xilinx HDL Language Template, version 2013.4OBUF #( .DRIVE(2), // Specify the output drive strength .IOSTANDARD("DEFAULT"), // Specify the output I/O standard .SLEW("SLOW") // Specify the output slew rate ) status_obuf ( .O(STATUS), // Buffer output (connect directly to top-level port) .I(status_int) // Buffer input );// End of status_obuf instantiation

VHDL 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。


attribute DRIVE : integer;


attribute DRIVE of port_name : signal is value;

• port_name は最上位出力ポートです。

VHDL の構文例

STATUS : out std_logic;attribute DRIVE : integer;-- Sets the drive strength on the STATUS output port to 2 mAattribute DRIVE of STATUS : signal is 2;

その他の VHDL の構文例

出力または双方向バッファーがインスタンシエートされる場合、インスタンシエートされた出力バッファーに DRIVEジェネリックを割り当てると、 DRIVE を設定できます。

The following example sets the drive strength on the OBUF instance named status_obuf to 2 mA. -- OBUF:Single-ended Output Buffer -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4status_obuf :OBUF generic map ( DRIVE => 2, IOSTANDARD => "DEFAULT", SLEW => "SLOW") port map (

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DRIVE

O => STATUS, -- Buffer output (connect directly to top-level port) I => status_int -- Buffer input );-- End of status_obuf instantiation

XDC 構文

set_property DRIVE value [get_ports port_name]

• port_name は出力または双方向ポートです。

XDC の構文例

# Sets the drive strength of the port STATUS to 2 mAset_property DRIVE 2 [get_ports STATUS]


• I/O 配置

• ノイズレポート

• 消費電力レポート

関連項目

詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 12]または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 13]を参照してください。

• OBUF

• OBUFT

• IOBUF

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EQUALIZATION

EQUALIZATION

EQUALIZATION は伝送ラインでの周波数に依存した減衰をなくすめ、差動レシーバーで使用でき、特定の I/O 規格をインプリメントします。

リニアレシーバーの EQUALIZATION はレシーバーで AC ゲインを提供し、伝送ラインでの高周波ロスを補正します。

ヒント : 全体的なシグナルインテグリティを向上させるため、レシーバーでのイコライゼーションは、トランスミッターでの「PRE_EMPHASIS」と組み合わせることができます。





値

重要 : EQUALIZATION の値は特にキャリブレーションされていません。デザインで使用されている周波数と伝送ラインに合わせたベストな設定を決めるには、シミュレーションを実行することを推奨します。場合によっては、イコライゼーションのレベルが低いほうが高い場合よりもよい結果を生むことがあります。イコライゼーションのレベルを上げ過ぎると、信号の質を改善するよりも悪化させることがあります。

EQUALIZATION 属性に使用できる値は次のとおりです。

• HP I/O バンク

° EQ_LEVEL0

° EQ_LEVEL1

° EQ_LEVEL2

° EQ_LEVEL3

° EQ_LEVEL4

° EQ_NONE (デフォルト )

• HR I/O バンク

° EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS





° EQ_NONE (デフォルト )

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EQUALIZATION

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは EQUALIZATION 属性を次のような構文で使用します。

set_property EQUALIZATION value [get_ports port_name]

• set_property EQUALIZATION は入力バッファーでのリニアイコライゼーションをイネーブルにします。

• <Value> には指定のポートに対しサポートされている EQUALIZATION 値の 1 つが入ります。



関連項目

• 112 ページの「LVDS_PRE_EMPHASIS」

• 134 ページの「PRE_EMPHASIS」

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FSM_ENCODING

FSM_ENCODING

FSM_ENCODING は、合成中のステートマシンのエンコード方法を指定します。

デフォルトでは、デザインに対しベストなソリューションを決める内部アルゴリズムに基づいて、Vivado 合成ツールがステートマシンのエンコーディングプロトコルを選択します。しかし、 FSM_ENCODING プロパティを使用する場合は、ユーザーがステートマシンのエンコーディングを指定することができます。




• ステートマシンレジスタ

値

• off - Vivado 合成のステートマシンエンコーディングをディスエーブルにします。この場合、ステートマシンはロジックとして合成されます。

• one_hot

• sequential

• johnson

• gray

• auto - FSM_ENCODING が指定されていない場合のデフォルト値です。Vivado 合成でベストなステートマシンエンコード形式が選択されます。この場合、同じデザインでもそれぞれの FSM に異なるエンコードが使用されることがあります。

Verilog 構文

(* fsm_encoding = "one_hot" *) reg [7:0] my_state;

VHDL 構文

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_encoding : string;attribute fsm_encoding of my_state : signal is "sequential";

XDC 構文

該当なし


• 合成

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FSM_ENCODING

関連項目

• 70 ページの「FSM_SAFE_STATE」

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FSM_SAFE_STATE

FSM_SAFE_STATE

Vivado 合成は、「FSM_ENCODING」プロパティまたは Vivado 合成の -fsm_extraction コマンドラインオプションで指定されるさまざまなコンフィギュレーションで、有限ステートマシンの抽出をサポートしています。詳細は、『VivadoDesign Suite ユーザーガイド : 合成』 (UG901)[参照 8] を参照してください。

しかし、ステートマシンは、デザインがエラーになってしまう無効ステート、または到達不可能なステートに遷移することがあります。有限ステートマシン (FSM) が無効なステートに遷移した場合、 FSM が Vivado 合成で合成されるときに、 FSM_SAFE_STATE は回復ステートを定義します。

ヒント : 到達不可能ステートは、デフォルトケースを使用してステートマシンの HDL 定義で管理することもできますが、 FSM_SAFE_STATE プロパティはデザインの安全装置として使用することができます。





値

• reset_state - Vivado 合成で指定されているように RESET ステートまでステートマシンを再実行します。

• power_on_state - Vivado 合成で指定されているように POWER_ON ステートまでステートマシンを再実行します。

構文

Verilog 構文

(* fsm_safe_state = "reset_state" *) reg [2:0] state;

VHDL 構文

attribute fsm_safe_state : string;attribute fsm_safe_state of state : signal is "power_on_state";

XDC 構文

該当なし


• 合成

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FSM_SAFE_STATE

関連項目

• 68 ページの「FSM_ENCODING」

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H_SET および HU_SET

H_SET および HU_SETHDL ソースファイルで定義されているように、デザインの階層に基づいてまとめられたロジックエレメントの集合体が階層セットです。 H_SET、 HU_SET、 U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現われません。これらは、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) を[参照 9]参照してください。

デザインの階層にあるロジックセルに RLOC プロパティが設定されていると、 H_SET は暗示的に使用されます。ある階層ブロック内のロジックエレメントで、RLOC プロパティが設定されているものは、同じ階層セット (H_SET) に自動的に割り当てられます。

モジュールのインスタンス名に基づいて、各階層モジュールに H_SET プロパティが割り当てられます。各階層モジュールに H_SET 名は 1 つしかない場合があり、またその階層内のすべてのロジックエレメントは、その H_SET のエレメントになります。

注記 : HU_SET または U_SET が定義されていないが、 RLOC が定義されている場合は、 H_SET のみが定義されます。

また、デザインの階層に依存しないユーザー定義階層セット (HU_SET) またはユーザー定義セット (U_SET) を手動で作成することができます。

1 つの階層モジュールに対し複数の HU_SET 名を定義し、特定階層のインスタンスを特定 HU_SET に割り当てることができます。これで、 1 つの階層モジュールのロジックエレメントを複数の HU_SET に分けることができます。

重要 : H_SET または HU_SET を使用している場合、合成されたデザインで RPM の階層を保持するには、 Vivado 合成で KEEP_HIERARCHY プロパティも必要になります。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。



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次のデザインエレメント、またはそのカテゴリーで HU_SET は使用することができます。詳細は、『Vivado DesignSuite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 12]または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 13]を参照してください。

• レジスタ

• LUT

• マクロインスタンス

• RAMS

• RAMD

• RAMB18/FIFO18

• RAMB36/FIFO36

• DSP48

値

• NAME : HU_SET の名前

構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および HU_SET プロパティを定義する Verilog モジュールです。

module ffs ( input clk, input d, output q );

wire sr_0, sr_0n; wire sr_1, sr_1n; wire sr_2, sr_2n; wire sr_3, sr_3n; wire sr_4, sr_4n; wire sr_5, sr_5n; wire sr_6, sr_6n; wire sr_7, sr_7n; wire inr, inrn, outr;

inv i0 (sr_0, sr_0n); inv i1 (sr_1, sr_1n); inv i2 (sr_2, sr_2n);

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inv i3 (sr_3, sr_3n); inv i4 (sr_4, sr_4n); inv i5 (sr_5, sr_5n); inv i6 (sr_6, sr_6n); inv i7 (sr_7, sr_7n); inv i8 (inr, inrn);

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", HU_SET = "h0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));

assign q = outr; endmodule // ffs

先ほどの例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、階層を保持し、合成されたデザインで RPM を定義する必要があります。

module top ( input clk, input d, output q );

wire c1, c2;

(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1); (* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2); (* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute HU_SET : string;

VHDL 制約は次のように指定します。

attribute HU_SET of {component_name | entity_name | label_name} :{component|entity|label} is "NAME";

• {component_name | entity_name | label_name} にはデザインエレメントを指定します。

• {component|entity|label} は指定したデザインエレメントのインスタンス ID です。

• "NAME" には HU_SET の名前を指定します。

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XDC 構文

HU_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されている HU_SET プロパティは、RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパティが設定されます。

ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。



• place_design

• synth_design

関連項目

• 99 ページの「KEEP_HIERARCHY」

• 143 ページの「RLOC」

• 147 ページの「RLOCS」

• 149 ページの「RLOC_ORIGIN」

• 154 ページの「RPM」

• 155 ページの「RPM_GRID」

• 160 ページの「U_SET」

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HIODELAY_GROUP

HIODELAY_GROUP

HIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスとともにグループにまとめ、配置および複製が正しく行われるようにするプロパティです。

HIODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ HIODELAY_GROUP プロパティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要 : HIODELAY_GROUP には複数のセルを含めることができますが、1 つのセルに 1 つの HIODELAY_GROUP しか割り当てられません。

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをすべてグループにまとめています。

set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

HIODELAY_GROUP と IODELAY_GROUP の相違点

HIODELAY_GROUP は各階層に 1つしか使用できません。 HIODELAY_GROUP は、次の場合に使用します。

• IDELAYCTRL を含む 1 モジュールのインスタンスが複数ある場合

および

• ほかの論理階層にある IDELAY または ODELAY と、そのインスタンスをまとめるつもりがない場合





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

任意の指定グループ名

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* HIODELAY_GROUP = "value" *)

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HIODELAY_GROUP


// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control// Virtex-7// Xilinx HDL Language Template, version 2013.4// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* HIODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output:Ready output .REFCLK(REFCLK), // 1-bit input:Reference clock input .RST(1’b0) // 1-bit input:Active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute HIODELAY_GROUP : string;


attribute HIODELAY_GROUP of instance_name : label is "group_name";

• instance_name はインスタンシエートされた IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute HIODELAY_GROUP :STRING;attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4 DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( RDY => open, -- 1-bit output:Ready output REFCLK => REFCLK, -- 1-bit input:Reference clock input RST => ‘0’ -- 1-bit input:Active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

XDC 構文

set_property HIODELAY_GROUP group_name [get_cells instance_name]

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLset_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]

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HIODELAY_GROUP


place_design

関連項目

93 ページの「IODELAY_GROUP」


• IDELAYCTRL

• IDELAYE2

• ODELAYE2

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HLUTNM

HLUTNM

HLUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、SRL16 または LUTRAM コンポーネントが同じ LUT6サイトに配置されます。階層ごとに HLUTNM を使用して、どちらも同じグループ名で互換性のあるインスタンスタイプである必要があります。

HLUTNM と LUTNM の相違点

HLUTNM は各階層に 1 つしか使用できません。

• 複数の LUT コンポーネントを含む 1 モジュールの複数のインスタンスをグループにまとめる場合に HLUTNMを使用します。

• 別の階層にある 2 つの LUT コンポーネントを同じグループにまとめる場合は LUTNM を使用します。





° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)

° SRL (SRL16E)

° LUTRAM (RAM32X1S)

値

グループ名

構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。

Verilog 属性は、同じ論理階層でペアで使用する必要があります。

(* HLUTNM = "group_name" *)


// Designates state0_inst to be placed in same LUT6 as state1_inst // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2013.4 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general output

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HLUTNM

.I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2013.4 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation

VHDL 構文


attribute HLUTNM : string;


attribute HLUTNM of instance_name : label is "group_name";

• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。

VHDL 属性は、同じ論理階層でペアで使用する必要があります。

VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute HLUTNM : string;attribute HLUTNM of state0_inst : label is "LUT_group1";attribute HLUTNM of state1_inst : label is "LUT_group1";begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4 state0_inst :LUT5 generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input );

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HLUTNM

-- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4 State1_inst :LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation

XDC 構文

set_property HLUTNM group_name [get_cells instance_name]


XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property HLUTNM LUT_group1 [get_cells state0_inst]set_property HLUTNM LUT_group1 [get_cells state1_inst]


• place_design

関連項目

• 109 ページの「LUTNM」

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IBUF_LOW_PWR

IBUF_LOW_PWR

IBUF_LOW_PWR プロパティは、パフォーマンスと消費電力のトレードオフをオプションで提供します。

このプロパティは I/O バッファーインスタンスに適用されます。デフォルトでは TRUE に設定され、低電力モードで入力バッファーがインプリメントされます。 FALSE に設定した場合は、ハイパフォーマンスモードになります。

消費電力の変更は XPE (XPower Estimator) または Vivado Design Suite の report_power コマンドを使用して予測できます。




• SSTL や HSTL などの VREF ベースの I/O 規格、または LVDS や DIFF_HSTL などの差動規格が指定されている入力ポート (get_ports) または入力バッファー (get_cells)

値

• TRUE : 低電力モードで入力または双方向バッファーをインプリメントします。

• FALSE : ハイパフォーマンスモードで入力または双方向バッファーをインプリメントします。

構文

Verilog 構文

バッファーモジュール定義またはインスタンシエートされたバッファーにパラメーターを割り当てて、IBUF_LOW_PWR を設定します。

VHDL 構文

ジェネリックをエンティティ定義またはインスタンスに割り当てて、 IBUF_LOW_PWR を設定します。

XDC 構文

DIRECTION が IN または INOUT のポートオブジェクトに IBUF_LOW_PWR をプロパティとして割り当てます。

set_property IBUF_LOW_PWR TRUE [get_ports port_name]

• set_property IBUF_LOW_PWR はポートオブジェクトに割り当てることができます。

• port_name は入力または双方向ポートです。

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IBUF_LOW_PWR


• report_power

• report_timing

関連項目


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IN_TERM

IN_TERM

IN_TERM は、キャリブレートされない入力終端のインピーダンス値を指定し、ハイレンジ (HR) バンク入力でのみサポートされています。ハイパフォーマンス (HP) バンクの入力には、オンチップ終端の DCI (Digital ControlledImpedance) の「IOSTANDARD」を使用します。

重要 : UltraScale アーキテクチャの場合、キャリブレートされない終端を指定するには、 IN_TERM ではなく「ODT」を使用してください。

終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ピンにあります。しかし、キャリブレートされない分割終端オプションと、トライステートの分割終端 DCI との重要な違いは、 DCI の場合は、VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、この機能の場合は、温度、プロセス、電圧の変動を補正するためのキャリブレーションルーチンのない内部抵抗を使用する点です。このオプションには、 40、50、 60オームのテブナン等価抵抗値を指定できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』(UG471) [参照 2] を参照してください。


ハイレンジ (HR) バンク入力でのみ 7 シリーズデバイスはサポートされています。



° 接続された入力ポートまたは双方向ポート


° 入力バッファー (すべてのタイプの IBUF)

値

• NONE (デフォルト )

• UNTUNED_SPLIT_40



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IN_TERM

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。

(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)


// Sets an on-chip input impedance of 50 Ohms to input ACT5(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,

VHDL 構文

この属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。


attribute IN_TERM : string;


attribute IN_TERM of port_name : signal is value;


VHDL の構文例

ACT5 : in std_logic;attribute IN_TERM : string;-- Sets an on-chip input impedance of 50 Ohms to input ACT5attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;

XDC 構文

set_property IN_TERM value [get_ports port_name]

• IN_TERM はポートオブジェクト、およびポートオブジェクトに接続されているネットに割り当てることができます。


XDC の構文例

# Sets an on-chip input impedance of 50 Ohms to input ACT5set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]


• I/O 配置



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IN_TERM

関連項目

• 50 ページの「DCI_CASCADE」

• 52 ページの「DIFF_TERM」

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INTERNAL_VREF

INTERNAL_VREF

INTERNAL_VREF は、バンクの内部レギュレーターの使用を指定して、基準電圧を必要とする規格の基準電圧を供給します。




• I/O バンク (get_iobanks)

値

• 0.60

• 0.675

• 0.75

• 0.90

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property INTERNAL_VREF {value} [get_iobanks bank]

• value は基準電圧値です。

XDC の構文例

# Designate Bank 14 to have a reference voltage of 0.75 Voltsset_property INTERNAL_VREF 0.75 [get_iobanks 14]


• I/O 配置

• place_design

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INTERNAL_VREF

• DRC

• report_power

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IOB

IOB

IOB は、 I/O タイミングを改善するため、入力または出力ロジック (I/O ブロック ) にレジスタを配置するように指定します。





° レジスタに接続されるポートすべて


° 最上位ポートに直接接続されるレジスタ

値


• TRUE

構文

Verilog 構文


(* IOB = "{TRUE|FALSE}" *)


// Place the register connected to ACK in the input logic site(* IOB = "TRUE" *) input ACK,


IOB 属性は、最上位ポートに接続されたインスタンシエートされたまたは推論されたレジスタに配置できます。

Place the register connected to ACK in the input logic site.input ACK;(* IOB = “TRUE” *) reg ack_reg = 1’b0;always @(posedge CLK) ack_reg = 1’b0;

VHDL 構文



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IOB

attribute IOB : string;


attribute IOB of <port_name>: signal is "{TRUE|FALSE}";


VHDL の構文例

ACK : in std_logic;attribute IOB : string;-- Place the register connected to ACK in the input logic siteattribute IOB of ACK: signal is "TRUE";


IOB 属性は、最上位ポートに接続されたインスタンシエートされたまたは推論されたレジスタに配置できます。入力ロジックサイトに ACK に接続されたレジスタを配置します。

XDC 構文

set_property IOB value [get_ports port_name]

• value は TRUE または FALSE です。

XDC の構文例

# Place the register connected to ACK in the input logic siteset_property IOB TRUE [get_ports ACK]


• place_design

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IOBDELAY

IOBDELAY

IOBDELAY (Input Output Block Delay) プロパティは、システム同期データ入力を取り込むための入力ホールドタイムを緩和するため、 ILOGIC ブロックの遅延の追加・削除を指定します。

ILOGIC ブロックは I/O ブロック (IOB) の隣にあり、 IOB を介して FPGA にデータが入るたびにそのデータを取り込む同期エレメントを含んでいます。7 シリーズデバイスの ILOGIC ブロックは、HP I/O バンクでは ILOGICE2 として、HR I/O バンクでは ILOGICE3 としてコンフィギュレーションすることができます。 ILOGICE2 と ILOGICE3 は機能的には同じですが、 ILOGICE3 には IOBDELAY とともにコンフィギュレーションできるゼロホールド遅延エレメント(ZHOLD) があるのが違いです。 IOBDELAY の使用については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 5] を参照してください。




• 入力バッファー (get_cells)


値

• NONE : IBUF および入力フリップフロップ (IFD) パスの両方に対し、遅延を OFF に設定します。

• IBUF

° I/O コンポーネント内の任意のレジスタに対し、遅延を OFF に設定します。

° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を ON に設定します。

• IFD

° I/O コンポーネント内の IFF レジスタに対し、遅延を ON に設定します。

° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を OFF に設定します。

• BOTH : IBUF および IFD パスの両方に対し、遅延を ON に設定します。

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IOBDELAY

構文

Verilog 構文

Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。

Verilog 制約は次のように指定します。

(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)

VHDL 構文

VHDL 制約は次のように宣言します。

attribute iobdelay: string;


attribute iobdelay of {component_name |label_name }:{component|label} is “{NONE|BOTH|IBUF|IFD}”;

XDC 構文

set_property IOBDELAY value [get_cells cell_name]

• value には、 NONE、 IBUF、 IFD、 BOTH のいずれかが入ります。

XDC の構文例

set_property IOBDELAY "BOTH" [get_nets {data0_I}]


• タイミング

• 配置

• 配線

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IODELAY_GROUP

IODELAY_GROUP

IODELAY_GROUP は IDELAYCTRL セルを関連する IDELAY および ODELAY セルとともにグループにまとめ、配置および複製が正しく行われるようにします。

IODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ IODELAY_GROUP プロパティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要 : IODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの IODELAY_GROUP しか割り当てられません。 .

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをすべてグループにまとめています。

set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

IODELAY_GROUP と HIODELAY_GROUP の相違点

IODELAY_GROUP では階層を越えて複数のエレメントをグループにまとめることができます。階層の異なる I/O 遅延コンポーネントをグループにまとめるには IODELAY_GROUP を使用します。

HIODELAY_GROUP は、同じ階層モジュールにある I/O 遅延コンポーネントをグループにまとめます。





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

指定したグループ名

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IODELAY_GROUP

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* IODELAY_GROUP = "value" *)


// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control// Virtex-7// Xilinx HDL Language Template, version 2013.4// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* IODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output:Ready output .REFCLK(REFCLK), // 1-bit input:Reference clock input .RST(1’b0) // 1-bit input:Active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute IODELAY_GROUP : string;


attribute IODELAY_GROUP of instance_name : label is "group_name";

• instance_name はインスタンシエートされた IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute IODELAY_GROUP :STRING;attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4 DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( RDY => open, -- 1-bit output:Ready output REFCLK => REFCLK, -- 1-bit input:Reference clock input RST => ‘0’ -- 1-bit input:Active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

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IODELAY_GROUP

XDC 構文

set_property IODELAY_GROUP group_name [get_cells instance_name]

• group_name はユーザー指定の IODELAY_GROUP 名です。

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLset_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]


• 配置

関連項目

• 76 ページの「HIODELAY_GROUP」

• 詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 12]または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 13]を参照してください。

° IDELAYCTRL

° IDELAYE2

° ODELAYE2

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IOSTANDARD

IOSTANDARD

IOSTANDARD は、ターゲットデバイスで入力、出力、または双方向ポートをコンフィギュレーションするのにどのプログラマブル I/O 規格を使用するかを指定します。

重要 : Vivado Design Suite がデザインからビットストリームを生成する前に、 I/O バンクのすべてのポートでIOSTANDARD を定義する必要があります。

1 つの I/O バンクに複数の異なる IOSTANDARD を含めることができますが、これらの IOSTANDARD には互換性がなくてはなりません。 1 つの I/O バンクに異なる入力、出力、双方向 I/O 規格を組み合わせる場合は、次のルールに従ってください。

1. 同じ出力 CCO 要件を持つ出力規格は、同じバンクにまとめることができます。

2. 同じ CCO および VREF要件を持つ入力規格は、同じバンクにまとめることができます。

3. 同じ CCO 要件を持つ入力規格および出力規格は、同じバンクにまとめることができます。

4. ほかの規格と双方向 I/O 規格を組み合わせる場合は、双方向規格が最初の 3 つのルールに沿っていることを確認してください。





° 任意のポート - I/O ポートの RTL ソースで IOSTANDARD を定義するか、ポートセルの XDC 制約として定義します。


° I/O バッファー (すべてのタイプの IBUF、OBUF、IOBUF) - インスタンシエートされたバッファーの場合、セルの属性として IOSTANDARD を RTL で定義する必要があります。 XDC 構文はサポートされていません。

値

ターゲットにするザイリンクス FPGA によって有効な I/O 規格は異なります。デバイス別の IOSTANDARD 値については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャSelectIO リソースユーザーガイド』 (UG571)[参照 5] を参照してください。

構文

Verilog 構文


(* IOSTANDARD = "value" *)

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IOSTANDARD


// Sets the I/O Standard on the STATUS output to LVCMOS12(* IOSTANDARD = "LVCMOS12" *) output STATUS,


I/O バッファーがインスタンシエートされる場合、インスタンシエートされる出力バッファーに IOSTANDARD パラメーターを割り当てると、 IOSTANDARD を設定できます。

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 12]、または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 13]からのインスタンシエーションテンプレートを使用して、正しい構文を指定してください。

次の例では、 LVCMOS12 への STATUS 出力の I/O 規格を設定しています。

// OBUF:Single-ended Output Buffer// Xilinx HDL Language Template, version 2013.4OBUF #( .DRIVE(12), // Specify the output drive strength .IOSTANDARD("LVCMOS12"), // Specify the output I/O standard .SLEW("SLOW") // Specify the output slew rate ) status_obuf ( .O(STATUS), // Buffer output (connect directly to top-level port) .I(status_int) // Buffer input );// End of status_obuf instantiation

VHDL 構文



attribute IOSTANDARD : string;


attribute IOSTANDARD of <port_name>: signal is "<standard>";


VHDL の構文例

STATUS : out std_logic;attribute IOSTANDARD : string;-- Sets the I/O Standard on the STATUS output to LVCMOS12attribute IOSTANDARD of STATUS: signal is "LVCMOS12";


I/O バッファーがインスタンシエートされるときに IOSTANDARD を設定するには、インスタンシエートされる I/Oバッファーに IOSTANDARD ジェネリックを割り当てます。次の例では、LVCMOS12 への STATUS 出力の I/O 規格を設定しています。

-- OBUF:Single-ended Output Buffer

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IOSTANDARD

-- Xilinx HDL Language Template, version 2013.4status_obuf :OBUF generic map ( DRIVE => 12, IOSTANDARD => "LVCMOS12", SLEW => "SLOW") port map ( O => STATUS, -- Buffer output (connect directly to top-level port) I => status_int -- Buffer input );-- End of status_obuf instantiation

XDC 構文

set_property IOSTANDARD value [get_ports port_name]

• port_name は最上位ポートです。

XDC の構文例

# Sets the I/O Standard on the STATUS output to LVCMOS12set_property IOSTANDARD LVCMOS12 [get_ports STATUS]


• I/O 配置



• DRC レポート

• place_design

関連項目


• OBUF

• OBUFT

• IOBUF

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KEEP_HIERARCHY

KEEP_HIERARCHY

KEEP_HIERARCHY は、最適化がバウンダリを越えて実行されないようにするため、ユーザー階層の保持を指示します。これでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。

推奨 : 悪影響が出ないようにするには、KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、合成前に適用すると最も効果的です。


すべて



° ユーザー定義のインスタンス

値


階層を越えて最適化されます。

• TRUE

最適化が階層バウンダリを越えて行われず、階層が保持されます。

構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* KEEP_HIERARCHY = "TRUE" *) reset_sync #( .STAGES(5) ) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

VHDL 構文


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KEEP_HIERARCHY

attribute KEEP_HIERARCHY : string;


attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute KEEP_HIERARCHY : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );

XDC 構文

set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]

• instance_name はレジスタインスタンスです。

XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]



• opt_design

• phys_opt_design

• synth_design

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KEEPER

KEEPER

KEEPER は、トライステート出力または双方向ポートにウィークドライバーを適用し、駆動されていないときに値を

保持します。 KEEPER プロパティが設定されている出力ネットの値を保持します。

たとえば、ロジック 1 がネットに駆動されている場合、KEEPER はウィークまたは抵抗 1 をそのネットに駆動します。その後ネットドライバーがトライステート状態になると、 KEEPER はウィークまたは抵抗 1 をネットに駆動し続け、値を保持します。

入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができます。バッファーに接続されているネットオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用できます。

• PULLUP

• PULLDOWN

• KEEPER


すべて


• I/O バッファーに接続されているネット (get_nets)

値

• TRUE | YES : ネットの値を保持するためキーパー回路を使用します。

• FALSE | NO : キーパー回路を使用しません。デフォルトです。

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KEEPER

構文

Verilog 構文

Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。

Verilog 制約は次のように指定します。

(* KEEPER = " {YES|NO|TRUE|FALSE}" *)

VHDL 構文


attribute keeper: string;


attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property KEEPER {TRUE|FALSE} [get_nets net_name]

• net_name には、 IBUF、 OBUFT、または IOBUF セルに接続されているネット名が入ります。

XDC の構文例

# Use a keeper circuit to preserve the value on the specified netset_property KEEPER true [get_nets n1]


• 論理から物理へのマッピング

関連項目

136 ページの「PULLDOWN」

139 ページの「PULLUP」

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LOC

LOC

LOC は、ターゲットのザイリンクス FPGA のデバイスリソースにロジックセルを配置します。

推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティを使用します。





° プリミティブセルすべて

値

サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など)

構文

Verilog 構文

Verilog 属性はコンポーネントのインスタンシエーションの直前に配置します。

推論されたレジスタの SRL または LUTRAM の reg を 1 つのデバイスサイトに配置できる場合は、この Verilog 属性はその reg 宣言前にも配置できます。

(* LOC = "site_name" *)// Designates placed_reg to be placed in Slice site SLICE_X0Y0(* LOC = "SLICE_X0Y0" *) reg placed_reg;

VHDL 構文


attribute LOC : string;

インスタンシエートされるインスタンスの場合は、次のように指定します。

attribute LOC of instance_name : label is "site_name";

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LOC

• instance_name はインスタンシエートされるプリミティブのインスタンス名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed-- in Slice site SLICE_X0Y0attribute LOC of placed_reg : label is "SLICE_X0Y0";

推論されたインスタンスの場合、 VHDL 属性は次のように指定します。

attribute LOC of signal_name : signal is "site_name";

• signal_name は 1 つのサイトに配置できる、推論されたプリミティブの信号名です。

VHDL の構文例

-- Designates inferred register placed_reg to be placed in Slice site SLICE_X0Y0attribute LOC of placed_reg : signal is "SLICE_X0Y0";

XDC 構文

set_property LOC site_name [get_cells instance_name]

• instance_name はプリミティブインスタンスです。

XDC の構文例

# Designates placed_reg to be placed in Slice site SLICE_X0Y0set_property LOC SLICE_X0Y0 [get_cells placed_reg]



• place_design

関連項目

• 36 ページの「BEL」

• 120 ページの「PACKAGE_PIN」

• 122 ページの「PBLOCK」

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LOCK_PINS

LOCK_PINS

LOCK_PINS はセルプロパティで、ザイリンクス FPGA デバイスリソースの物理 LUT 入力 (A6、 A5、 A4...) への論理LUT 入力 (I0、 I1、 I2...) のマッピングを指定します。タイミングクリティカルな LUT 入力を、最高速の A6 および A5の物理 LUT 入力にマップするために使用するのが一般的です。

デフォルトでは、LUT ピンは番号の大きいものから小さいものへ順番にマップされます。最大番号の論理ピンは最大番号の物理ピンにマップされます。

• A6LUT に配置された LUT6 のデフォルトのピンマッピングは次のようになります。

I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1


I5:A5 I4:A4 I3:A3 I2:A2 I1:A1


I1:A6 I0:A5

LOCK_PINS プロパティは Vivado 配線で使用されますが、タイミングを改善できるような場合でも、ロックされている LUT でのピンマッピングは変更されません。 LOCK_PINS は指定配線でも重要です。指定配線により接続されているピンが別のピンとスワップされる場合、指定配線はその LUT の接続と一致しなくなり、エラーになります。指定配線ネットにより駆動される LUT セルすべてのピンは、 LOCK_PINS を使用してロックしておく必要があります。指定配線の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 10]を参照してください。

注記 : DONT_TOUCH は LOCK_PINS を暗示しません。

「phys_opt_design -critical_pin_opt」というコマンドで最適化を実行する場合、 LOCK_PINS プロパティが設定されているセルは最適化されず、 LOCK_PINS で指定されているピンマッピングは保持されます。phys_opt_design コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。

LOCK_PINS プロパティがセルから削除されると、ピンマッピングは消去され、ピンを自由にスワップできるようになります。しかし、現行のピン割り当てはすぐに変更にはなりません。




• LUT セル (get_cells)

値

• LOCK_PINS {I0:A6 I1:A5} : 1 つまたは複数のピンマッピングペア。論理ピンと物理ピンのペアを使用して、LUT 論理ピンが LUT 物理ピンに割り当てられます。

° LOCK_PINS の値にはピンマッピングを順不同にリストでき、 HDL の場合はカンマで、 XDC の場合はホワイトスペースで区切ります。

° インスタンスピンの範囲は LUT1 の場合は I0、 LUT6 の場合は I0 から I5 までになります。物理ピンの範囲は、 LUT6 の場合は A6 (最速) から A1 まで、 LUT5 の場合は A5 (最速) から A1 までになります。

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LOCK_PINS

ヒント : ISE でサポートされている ALL の値、または ALL を暗示する値なしは、 Vivado Design Suite ではサポートされていません。すべてのピンをロックするには、各ピンを明示的に指定する必要があります。リストされていない論理ピンは、デフォルトのマッピングで物理ピンにマップされます。

構文

Verilog 構文

LOCK_PINS の値は Verilog 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当てることができます。

次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置しています。

(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (...

Verilog 例

module top ( i0, i1, i2, i3, i4, i5, o0); input i0; input i1; input i2; input i3; input i4; input i5; output o0;

(* LOCK_PINS = "I1:A5,I2:A6" *) LUT6 #( .INIT(64'h0000000000000001)) LUT_inst_0 (.I0(i0), .I1(i1), .I2(i2), .I3(i3), .I4(i4), .I5(i5), .O(o0));endmodule

VHDL 構文

LOCK_PINS の値は VHDL 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当てることができます。

次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置しています。

attribute LOCK_PINS : string;

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LOCK_PINS

attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";...

VHDL の例

entity top is port ( i0, i1, i2, i3, i4, i5 : in std_logic; o0 : out std_logic);end entity top;

architecture struct of top is

attribute lock_pins : string; attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";

begin LUT_inst_0 :LUT6 generic map ( INIT => "1" ) port map ( I0 => i0, I1 => i1, I2 => i2, I3 => i3, I4 => i4, I5 => i5, O => o0 );end architecture struct;

XDC 構文

Vivado Design Suite で set_property という Tcl コマンドを使用し、LUT セルに LOCK_PINS プロパティを設定できます。

set_property LOCK_PINS {pin pairs} [get_cells instance_name]

• instance_name には LUT セルが 1 つまたは複数入ります。

重要 : XDC の場合は Tcl リスト構文に合わせるため、ピンペアをホワイトスペースで区切る必要がありますが、HDL構文の場合はカンマで値を区切る必要があります。

XDC の構文例

% set myLUT2 [get_cells u0/u1/i_365]% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2% get_property LOCK_PINS $myLUT2I0:A5 I1:A6% reset_property LOCK_PINS $myLUT2% set myLUT6 [get_cells u0/u1/i_768]% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares


• phys_opt_design

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LOCK_PINS

• route_design

関連項目


• 57 ページの「DONT_TOUCH」

• 103 ページの「LOC」

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LUTNM

LUTNM

LUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、 SRL16 または LUTRAM コンポーネントが同じ LUT6サイトに配置されます。 LUTNM はペアで指定する必要があり、どちらも同じグループ名で互換性のあるインスタンスタイプである必要があります。

LUTNM と HLUTNM の相違点

HLUTNM は、別のユーザー階層にある 2 つの LUT コンポーネントを統合するために使用できます。同じユーザー階層にある 2 つの LUT コンポーネントを一緒のグループにする場合は LUTNM を使用します。





° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)

° SRL (SRL16E)

° LUTRAM (RAM32X1S)

値

一意のグループ名

構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必要があります。

(* LUTNM = "group_name" *)


// Designates state0_inst to be placed in same LUT6 as state1_inst// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)(* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general outpu .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input );

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LUTNM

// End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2013.4 (* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation

VHDL 構文


attribute LUTNM : string;


attribute LUTNM of instance_name : label is "group_name";


VHDL 属性は、同じ論理階層のペアで使用する必要があります。

VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute LUTNM : string;attribute LUTNM of state0_inst : label is "LUT_group1";attribute LUTNM of state1_inst : label is "LUT_group1";begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)state0_inst :LUT5

generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4 State1_inst :LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map (

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LUTNM

O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation

XDC 構文

set_property LUTNM group_name [get_cells instance_name]


XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property LUTNM LUT_group1 [get_cells U1/state0_inst]set_property LUTNM LUT_group1 [get_cells U2/state1_inst]


• place_design

関連項目

• 「HLUTNM」

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LVDS_PRE_EMPHASIS

LVDS_PRE_EMPHASIS

UltraScale では、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、LVDS_PRE_EMPHASIS プロパティが使用されます。

ある I/O 規格をインプリメントするドライバーでの伝送ラインロスを補うため、 LVDS トランスミッターのプリエンファシスは信号遷移で電圧をブーストします。DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプリエンファシスは、シンボル間の干渉を低減し、伝送ラインロスの影響を最低限に抑えるために使用できます。

ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシーバーでの「EQUALIZATION」と組み合わせることができます。

トランスミッターのプリエンファシスは、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッジレートを高め、それは周辺信号のクロストークも高めます。

プリエンファシスの影響は伝送ライン特性に依存しているため、影響が最小限のものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性があります。





値

• TRUE - 差動入力および双方向バッファーのプリエンファシスをイネーブルにし、 LVDS I/O をインプリメントします。

• FALSE (デフォルト ) - プリエンファシスをイネーブルにしません。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは LVDS_PRE_EMPHASIS 属性を次のような構文で使用します。

set_property LVDS_PRE_EMPHASIS <TRUE|FALSE> [get_ports port_name]

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LVDS_PRE_EMPHASIS

• set_property LVDS_PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。

関連項目


• 134 ページの「PRE_EMPHASIS」

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MARK_DEBUG

MARK_DEBUG

MARK_DEBUG は、ChipScope™ ツールを使用してネットをデバッグする必要があることを指定します。これにより、その信号に対して最適化が実行されなくなる可能性がありますが、後で FPGA 操作中にこの信号の値が監視しやすくなります。





° 内部アレイにアクセス可能なネットすべて

注記 :一部のネットには専用コネクティビティなどがあり、デバッグのときに表示されなくなるようなものがあります。

値

• TRUE

• FALSE

構文

Verilog 構文


(* MARK_DEBUG = "{TRUE|FALSE}" *)


// Marks an internal wire for ChipScope debug(* MARK_DEBUG = "TRUE" *) wire debug_wire,

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MARK_DEBUG

VHDL 構文



attribute MARK_DEBUG : string;


attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;

• signal_name は内部信号です。

VHDL の構文例

signal debug_wire : std_logic;attribute MARK_DEBUG : string;-- Marks an internal wire for ChipScope debugattribute MARK_DEBUG of debug_wire : signal is “TRUE”;

XDC 構文

set_property MARK_DEBUG value [get_nets net_name]

• net_name は信号名です。

XDC の構文例

# Marks an internal wire for ChipScope debugset_property MARK_DEBUG TRUE [get_nets debug_wire]


• place_design

• ChipScope

関連項目

• 「DONT_TOUCH」

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ODT

ODT

ODT (On-Die Termination) プロパティは、サポートされている I/O 規格の DCI (digitally controlled impedance) および非DCI バージョンの両方に対し、 ODT の値を定義するのに使用します。外部抵抗ではなく ODT を使用する利点は、レシーバー側のスタブを完全に除去することでシグナルインテグリティが改善される点です。

ODT は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートしています。 I/Oバンクの VCCO は、予期どおりの動作を得るため、 ODT 属性に合わせた電圧レベルに接続しておく必要があります。I/O 規格に必要な VCCO レベルの詳細については、『UltraScale SelectIO ユーザーガイド』 (UG571) [参照 5]を参照してください。

パラレル終端をサポートする I/O 規格の場合は、 DCI は VCCO /2 の電圧レベルのテブナン等価抵抗または分割終端抵抗を作成します。 POD および HSUL 規格の場合は、 DCI は VCCO 電圧レベルのシングル終端をサポートしています。終端抵抗の正確な値は ODT の値によって決まります。分割抵抗の DCI に使用可能な ODT 値は、 RTT_40、 RTT_48、RTT_60、 RTT_NONE です。

注記 : DCI はハイパフォーマンス (HP) I/O バンクでのみ使用可能です。ハイレンジ (HR) I/O バンクでは DCI はサポートされていません。

HR および HP の I/O バンクの両方に、オプションのキャリブレーションなしのオンチップ分割終端機能があり、これは、 HSTL および SSTL 規格に対し、ターゲット抵抗値の 2 倍の抵抗を付加する 2 つの内部抵抗器を使用してテブナン等価回路を作成します。 POD および HSUL の I/O 規格の場合は、キャリブレーションなしのオンチップシングル終端機能があります。終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ポートにあります。

DCI ベースの I/O 規格を使用することにより、デザインで DCI またはキャリブレートなしの終端のどちらが使用されるかが決まります。DCI とキャリブレートなしの両方の I/O 規格で、終端抵抗の値は ODT 属性によって決まります。

しかし、キャリブレートなしのオプションと DCI との重要な違いは、 DCI の場合は、 VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、キャリブレートなしの入力終端機能の場合は、温度、プロセス、電圧の変動を補正するためのキャリブレーションルーチンのない、ODT 属性によって決定される内部抵抗を使用する点です。



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ODT



° 入力および双方向バッファーに接続されているもの

値

• RTT_40

• RTT_48

• RTT_60

• RTT_120

• RTT_240

• RTT_NONE

注記 :使用可能な I/O 規格およびコンフィギュレーションすべてに対し、すべての値が使用できるわけではありません。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは ODT 属性を次のような構文で使用します。

set_property ODT <VALUE> [get_ports port_name]

• set_property ODT は ODT をイネーブルにします。

• <Value> には指定の IOSTANDARD に対しサポートされている ODT 値の 1 つが入ります。


関連項目


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OFFSET_CNTRL

OFFSET_CNTRL

レシーバーオフセット制御である OFFSET_CNTRL は、プロセス変動を補正するため、 UltraScale デバイスで一部のI/O 規格に対し使用できます。 OFFSET_CNTRL はハイパフォーマンス (HP) I/O にのみ割り当てることができます。

I/O 規格のサブセットの場合、HP I/O バンクで、±35 mV までのプロセス変動が原因で発生する入力バッファーのオフセットをキャンセルするオプションが UltraScale アーキテクチャにはあります。

この機能は入力および双方向バッファープリミティブに対し使用できます。

オフセットキャリブレーションでは、ユーザーのインターコネクトロジックデザインに制御ロジックを構築することが求められます。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』 (UG571) [参照 5]を参照してください。




• 入力または双方向バッファー (get_cells) :

° IBUFE3

° IBUFDSE3

° IOBUFE3

° IOBUFDSE3

値

OFFSET_CNTRL 属性に使用できる値は次のとおりです。

• CNTRL_NONE (デフォルト ) - オフセットキャンセルをイネーブルにしません。

• FABRIC - 任意の I/O バンクでオフセットキャンセルを実行します。

重要 : オフセットキャンセルを実行するには、デバイスにオフセット制御回路が必要です。

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OFFSET_CNTRL

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは OFFSET_CNTRL 属性を次のような構文で使用します。

set_property OFFSET_CNTRL value [get_ports port_name]

• set_property OFFSET_CNTRL はオフセットキャンセル機能をイネーブルにします。

• <Value> には有効な OFFSET_CNTRL 値のいずれかが入ります。

• port_name は接続されている入力または双方向ポートです。


• 配置

• 配線

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PACKAGE_PIN

PACKAGE_PIN

PACKAGE_PIN は、デバイスの物理的なパッケージピンに論理デザインの最上位ポートを配置します。

推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティを使用します。ターゲットザイリンクス FPGA のデバイスリソースにロジックセルを割り当てるには、 LOC プロパティを使用します。





° 最上位ポート

値

パッケージピン名

構文

Verilog 構文

Verilog 属性をポート宣言の直前に配置します。

(* PACKAGE_PIN = "pin_name" *)


// Designates port CLK to be placed on pin B26(* PACKAGE_PIN = "B26" *) input CLK;

VHDL 構文


attribute PACKAGE_PIN : string;


attribute PACKAGE_PIN of port_name : signal is "pin_name";

VHDL の構文例

-- Designates CLK to be placed on pin B26attribute PACKAGE_PIN of CLK : signal is "B26";

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PACKAGE_PIN

XDC 構文

set_property PACKAGE_PIN pin_name [get_ports port_name]

XDC の構文例

# Designates CLK to be placed on pin B26set_property PACKAGE_PIN B26 [get_ports CLK]


• ピン配置

• place_design

関連項目

「LOC」

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PBLOCK

PBLOCK

PBLOCK は Vivado Design Suite で Pblock に割り当てられるセルに設定する読み出し専用のプロパティです。

Pblock とはセルの集合体で、 1 つまたは複数の長方形のエリア/領域を指し、このエリアで Pblock に含められるデバイスリソースを指定します。 Pblock は、関連ロジックをグループにまとめて、ターゲットデバイスのある領域にそれを割り当てるため、フロアプランニング中に使用されます。デザインのフロアプランニングでの Pblock の使用については、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 11] を参照してください。

Pblock は create_pblock Tcl コマンドを使用して作成し、 add_cells_to_pblock コマンドを使用してセルに追加します。次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}

1 行目は Pblock を作成し、それに名前を指定します。

2 行目は Pblock にロジックセルを割り当てます。この場合、指定の階層モジュールにあるセルがすべて Pblock に割り当てられます。特定の Pblock に割り当てられたセルには PBLOCK プロパティが割り当てられます。

後続のコマンド resize_pblock は、 Pblock 内に含まれるデバイスリソースの範囲を指定して、 Pblock のサイズを定義します。 Pblock には、 SLICE、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイスリソースタイプのグリッドに分かれています。これらのタイプに当てはまらないロジックは、デバイスの任意位置に配置することができます。特定の階層レベルにブロック RAM のみを制約するには、それ以外の Pblock グリッドをディスエーブルにします (または単に定義しない)。

上記の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 7] を参照してください。





値

• NAME : セルが割り当てられる Pblock の名前です。この Pblock 名は、 create_pblock コマンドで Pblock を作成するときに定義します。

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PBLOCK

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

Pblock は次の Tcl コマンドを使用して、 XDC ファイルあるいは直接デザインで定義することができます。

create_pblock <pblock_name>

XDC の例

次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}



• place_design

関連項目


• 103 ページの「LOC」

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POST_CRC

POST_CRC

POST_CRC は、コンフィギュレーションロジックの巡回冗長検査 (CRC) というエラー検出機能のオン/オフを設定し、コンフィギュレーションメモリへの変更があれば通知されるようにします。

POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットから CRC 値を計算します。コンフィギュレーションデータフレームの読み込みが終了すると、コンフィギュレーションビットストリームはデバイスに対し Check CRC 命令を出力し、それに続いてあらかじめ計算された CRC 値が出力されます。デバイスにより計算された CRC 値がビットストリームの期待 CRC 値に一致しないと、デバイスは INIT_Bを Low にし、コンフィギュレーションを中止します。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] を参照してください。

CRC がディスエーブルになっている場合、CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC値は算出されません。


• Artix®-7

• Virtex-7

• Kintex-7



° 現在のインプリメント済みのデザイン

値

• DISABLE : Post CRC チェック機能をディスエーブルにします (デフォルト )。

• ENABLE : Post CRC チェック機能をイエーブルにします。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC ENABLE | DISABLE [current_design]

XDC の構文例

set_property POST_CRC Enable [current_design]

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POST_CRC


• write_bitstream

• launch_runs

関連項目

• 126 ページの「POST_CRC_ACTION」

• 128 ページの「POST_CRC_FREQ」

• 130 ページの「POST_CRC_INIT_FLAG」

• 132 ページの「POST_CRC_SOURCE」

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POST_CRC_ACTION

POST_CRC_ACTION

POST_CRC_ACTION はコンフィギュレーションロジック CRC エラー検出モードに使用されます。このプロパティは、 CRC の不一致が検出されたときのデバイスの対処方法を決めるもので、その対処方法には、エラー訂正、操作実行、コンフィギュレーション停止があります。

リードバック中、シンドロームビットは毎フレーム計算されます。シングルビットエラーが検出されると、リードバックはすぐに中止されます。 POST_CRC_ACTION プロパティにより訂正が行われる場合、リードバック CRC ロジックがシングルビットエラーの訂正を実行します。エラーが出ているフレームは再度リードバックされ、シンドロームの情報を使用して、エラーになっているビットは修正されてフレームに書き戻されます。POST_CRC_ACTIONが Correct_And_Continue に設定されている場合は、リードバックロジックが最初のアドレスから再開始します。Correct_And_Halt に設定されている場合は、リードバックロジックは訂正後に停止します。詳細は、『7 シリーズ FPGAコンフィギュレーションユーザーガイド』 (UG470) [参照 1] を参照してください。

「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。


• Artix-7

• Virtex-7

• Kintex-7




値

• HALT : CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、そしてあらかじめ計算された CRC との比較が中止になります。

• CONTINUE : CRC の比較により CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。

• CORRECT_AND_CONTINUE : CRC の比較により CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。

• CORRECT_AND_HALT : CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は中止になります。

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POST_CRC_ACTION

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_ACTION <VALUE> [get_ports port_name]

• <VALUE> には POST_CRC_ACTION プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_ACTION correct_and_continue [current_design]


• write_bitstream

• launch_runs

関連項目

• 124 ページの「POST_CRC」




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POST_CRC_FREQ

POST_CRC_FREQ

POST_CRC_FREQ は、現在のデザインに対し、コンフィギュレーション CRC チェックが実行される周波数を設定します。

「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。 POST_CRC プロパティをイネーブルにすると、ビットストリームの予め計算されている値と、コンフィギュレーションメモリセルをリードバックすることで計算される内部 CRC 値を周期的に比較できるようになります。

POST_CRC_FREQ は、リードバックの周波数を MHz で定義し、デフォルト値は 1MHz です。


• Artix-7

• Virtex-7

• Kintex-7




値

• MHz で周波数を定数で指定します。使用できる値は次のとおりです。

° 1 2 3 4 6 7 8 10 12 13 16 17 22 25 26 27 33 40 44 50 66 100

° デフォルト = 1 MHz

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_FREQ <VALUE> [current_design]

• <VALUE> には POST_CRC_FREQ プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_FREQ 50 [current_design]

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POST_CRC_FREQ


• write_bitstream

• launch_runs

関連項目





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POST_CRC_INIT_FLAG

POST_CRC_INIT_FLAG

POST_CRC_INIT_FLAG は、SEU (Single Event Upset) エラー信号の出力として INIT_B ピンをイネーブルにするかどうかを決定します。

エラーコンディションは常に FRAME_ECC サイトから出力されます。しかし、 POST_CRC_INIT_FLAG がイネーブルになっている場合 (デフォルト )、 CRC エラーが発生すると INIT_B ピンもそれをフラグします。



• Artix-7

• Virtex-7

• Kintex-7




値

• DISABLE : INIT_B ピンを使用せず、 FRAME_ECC サイトが CRC エラー信号のソースになります。

• ENABLE : INIT_B ピンはイネーブルになり、これが CRC エラー信号のソースになります。これがデフォルト設定です。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]

XDC の構文例

set_property POST_CRC_INIT_FLAG Enable [current_design]


• write_bitstream

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POST_CRC_INIT_FLAG

• launch_runs

関連項目





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POST_CRC_SOURCE

POST_CRC_SOURCE

POST_CRC_SOURCE は、コンフィギュレーションメモリへの変更通知用にコンフィギュレーションロジック CRCのエラー検出機能が使用されるときの、 CRC 値のソースを指定します。


POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットから CRC 値を計算します。POST_CRC_SOURCE プロパティは、期待 CRC 値が予め計算された値からくるものなのか、または最初のリードバックのコンフィギュレーションデータから得られるものなのかを定義します。


• Artix-7

• Virtex-7

• Kintex-7




値

• PRE_COMPUTED : ビットストリームから期待 CRC 値を決定します。これがデフォルト設定です。

• FIRST_READBACK : この後繰り返されるリードバックでの比較用に、最初のリードバックから実際の CRC 値を取得します。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]

XDC の構文例

set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]

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POST_CRC_SOURCE


• write_bitstream

• launch_runs

関連項目





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PRE_EMPHASIS

PRE_EMPHASIS

伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、 PRE_EMPHASIS プロパティが使用されます。トランスミッタープリエンファシス (PRE_EMPHASIS) 機能により、ある I/O 規格の信号ドライバーにプリエンファシスを使用できるようになります。

ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシーバーでの「EQUALIZATION」と組み合わせることができます。

理想的な信号は、周波数のシンボル間隔内でロジック遷移を実行します。しかしロスの多い伝送ラインではシンボル間隔が長くなる可能性があります。伝送ラインロスを踏まえ、プリエンファシスは遷移で電圧ゲインを提供します。周波数ドメインでは、プリエンファシスによりデータストリームの各遷移で高周波が引き上げられます。

プリエンファシスの選択は、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッジレートを高め、それは周辺信号のクロストークも高めます。

プリエンファシスのクロストークおよび信号不連続性の影響は伝送ライン特性に依存しているため、影響が最小限のものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性があります。


UltraScale



値

PRE_EMPHASIS 属性に使用できる値は次のとおりです。

• RDRV_NONE (デフォルト ) - トランスミッターのプリエンファシスをイネーブルにしません。

• RDRV_240 - プリエンファシスをイネーブルにします。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは PRE_EMPHASIS 属性を次のような構文で使用します。

set_property PRE_EMPHASIS value [get_ports port_name]

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PRE_EMPHASIS

• set_property PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。


関連項目


• 112 ページの「LVDS_PRE_EMPHASIS」

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PROHIBIT

PROHIBIT

PROHIBIT は配置に使用できないピンまたはサイトを指定します。




• サイト (get_sites)

• BEL (get_bels)

値

1

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property PROHIBIT 1 [get_sites site]

XDC の構文例

# Prohibit the use of package pin Y32set_property prohibit 1 [get_sites Y32]


• I/O 配置

• place_design

PULLDOWN

PULLDOWN はトライステート出力または双方向ポートにウィーク Low を適用し、フローティングしないようにし、

トライステートネットが駆動されていないときにフローティングしないよう、ロジック Low に確約します。

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PULLDOWN


• PULLUP

• PULLDOWN

• KEEPER






値

• TRUE | YES : 駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。

• FALSE | NO : プルダウン回路を使用しません。デフォルトです。

構文

Verilog 構文

Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。

(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)

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PULLDOWN

VHDL 構文


attribute pulldown: string;


attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property PULLDOWN {TRUE|FALSE} [get_nets net_name]


XDC の構文例

# Use a pulldown circuitset_property PULLDOWN true [get_nets n1]



関連項目

• 101 ページの「KEEPER」

• 139 ページの「PULLUP」

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PULLUP

PULLUP

PULLUP はトライステート出力または双方向ポートにウィーク High を適用し、フローティングしないようにします。トライステートネットが駆動されていないときにフローティングしないよう、ロジック High に確約します。


• PULLUP

• PULLDOWN

• KEEPER






値

• TRUE | YES : 駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。

• FALSE | NO : プルアップ回路を使用しません。デフォルトです。

構文

Verilog 構文


(* PULLUP = " {YES|NO|TRUE|FALSE}" *)

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PULLUP

VHDL 構文


attribute pullup: string;


attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property PULLUP {TRUE|FALSE} [get_nets net_name]


XDC の構文例

set_property PULLUP true [get_nets n1]



関連項目

• 101 ページの「KEEPER」

• 136 ページの「PULLDOWN」

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REF_NAME

REF_NAME

これはデザインのセルに設定する読み出し専用のプロパティで、セルを識別する論理セル名を指定します。

この REF_NAME プロパティは Vivado Design Suite により自動的に定義され、 HDL や XDC でユーザーが変更することはできません。参照用に使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルターおよび Vivado Tcl コマンドクエリーを定義するのに非常に便利です。

たとえば、 RAM セルのクロックピンを選択するには、セルの REF_NAME プロパティに基づいてピンオブジェクトをフィルターにかけます。

get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}





値

該当なし

構文

該当なし


なし

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REF_PIN_NAME

REF_PIN_NAME

これはデザインのピンに設定する読み出し専用のプロパティで、ピンを識別する論理セル名を指定します。

REF_PIN_NAME は、ピンの NAME または HIERARCHICAL NAME から自動的に定義され、HDL や XDC でユーザーが変更することはできません。参照用に使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルターおよび Vivado Tcl コマンドクエリーを定義するのに非常に便利です。




• ピン (get_pins)

値

該当なし

構文

該当なし


なし

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RLOC

RLOC

H_SET、 HU_SET、 U_SET などのセットに割り当てられているロジックエレメントの相対的な配置を RLOC 制約は定義します。

RLOC が RTL ソースファイルにある場合、 H_SET、 HU_SET、 U_SET プロパティは、合成後のネットリストでセルの読み出し専用に RPM プロパティに変換されます。 RLOC プロパティは保持されますが、合成後には読み出し専用プロパティになります。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]を参照してください。

ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセット内のエレメントの配置を定義できます。たとえば、 RLOC 制約が 1 列にまとめられた 8 個のフリップフロップから成るグループに適用されている場合、マッププログラムはその列を維持し、 1 つのユニットとしてフリップフロップのグループ全体を移動します。それとは対照的に、 LOC 制約は、ほかのデザインエレメントへの参照なしに、ターゲットデバイスにデザインエレメントの絶対ロケーションを定義します。




• RTL ソースファイルのインスタンスまたはモジュール

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC=XmYn

• m は X 軸の値を示す整数です。

• n は Y 軸の値を示す整数です。

ヒント : RLOC 制約の X および Y の値はデザインエレメント間の順序および関連性を定義し、ターゲットデバイスでの絶対ロケーションを定義するものではないため、これらの値は負の値になる場合があります。

構文

Verilog 構文

RLOC プロパティは、 RTL ソースファイル内で H_SET、 HU_SET、または U_SET で指定されるセット内のデザインエレメントの相対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

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RLOC

Verilog 例

これは、 ffs 階層モジュールでシフトレジスタフリップフロップの RLOC プロパティを定義する Verilog モジュールです。

module inv (input a, output z);

LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));

endmodule // inv



inv i0 (sr_0, sr_0n); inv i1 (sr_1, sr_1n); inv i2 (sr_2, sr_2n); inv i3 (sr_3, sr_3n); inv i4 (sr_4, sr_4n); inv i5 (sr_5, sr_5n); inv i6 (sr_6, sr_6n); inv i7 (sr_7, sr_7n); inv i8 (inr, inrn);

(* RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));


ヒント : 先の例では、RLOC プロパティがあるので、ffs 階層モジュールの FD インスタンスに H_SET プロパティが使用されていることが暗示されています。

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RLOC

先の例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、合成されたデザインで階層を保持し、 RPM を定義する必要があります。


wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC: string;


attribute RLOC of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;



• XmYn は指定されたデザインエレメントの RLOC 値を定義します。

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RLOC

XDC 構文

RLOC プロパティは XDC 制約を使用しては定義できません。 RLOC プロパティは相対的に配置されたマクロ (RPM)のオブジェクトの相対ロケーションを定義し、また合成されたデザインのネットリストでは読み出し専用の RPM および RLOC プロパティになります。




• place_design

• synth_design

関連項目

• 72 ページの「H_SET および HU_SET」







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RLOCS

RLOCS

RLOCS は、Vivado Design Suite の create_macro Tcl コマンドにより作成された XDC マクロオブジェクトに割り当てられる読み出し専用のプロパティです。RLOCS が update_macro コマンドでアップデートされるとマクロに割り当てられます。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 7]を参照してください。

RPM と同様に、 XDC マクロはセルグループを相対的に配置します。マクロは多くの点で RPM の類似していますが、大きな違いもあります。

• RLOC プロパティと、 H_SET、 HU_SET、または U_SET プロパティの組み合わせで RTL ソースファイルで RPMは定義されます。

• RPM は合成後のデザインでは変更できません。

• マクロは、相対配置制約によりグループ化されたリーフセルから作成され、合成後に変更できます。

• RPM を自動的にマクロに変換することはできません。

• RPM はデザインオブジェクトではなく、 XDC マクロコマンドを RPM に使用することはできません。

rlocs 引数にあるように、 update_macro コマンドでRLOCS プロパティの相対配置の値を指定します。

"cell0 rloc0 cell1 rloc1 … cellN rlocN"

XDC マクロオブジェクトの割り当てられている RLOCS プロパティを変更するには、 update_macro コマンドを使用します。

RLOCS プロパティは XDC マクロの一部である個々のセルそれぞれに対し RLOC プロパティに変換されます。この後、RLOC プロパティは、マクロのセルの相対配置を定義することにより、RPM に対するのと同じように機能します。





値

• Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3...:マクロのセルの名前と、その相対ロケーションがペアになっています。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

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RLOCS

XDC 構文

XDC マクロが作成され、セルおよび相対ロケーションが自動入力されるとき、 RLOCS プロパティが間接的に定義されます。

XDC の例

create_macro macro1update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}

report_property -all [get_macros macro1]Property Type Read-only Visible ValueABSOLUTE_GRID bool true true 0CLASS string true true macroNAME string true true macro1RLOCS string* true true u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5



• place_design

• synth_design

関連項目







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RLOC_ORIGIN

RLOC_ORIGIN

RTL デザインで相対配置マクロ (RPM) の絶対ロケーション、または LOC を決めるのが RLOC_ORIGIN プロパティです。 RPM の定義および RLOC_ORIGIN プロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]を参照してください。

RPM は、 RTL デザインで H_SET、 HU_SET、または U_SET プロパティを使用して、セットにデザインエレメントを割り当てることで定義されます。この後、 RLOC プロパティを使用して、相互相対的にデザインエレメントの配置が割り当てられます。ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセット内のエレメントの配置を定義できます。

RPM のエレメント、その相対的配置を定義し終えると、RLOC_ORIGIN プロパティで、ターゲットデバイスへの RPMの絶対配置を定義できます。 RLOC_ORIGIN プロパティは、合成中に LOC 制約に変換されます。

Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の左下を定義します。これは、 RLOC_ORIGIN プロパティが X0Y0 のデザインエレメントであることが一般的です。 RPM の残りのセルは、グループの原点を基準とした相対ロケーション (RLOC) を使用して配置されます。




• RTL ソースファイル内のインスタンス

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC_ORIGIN=XmYn

• m は整数の値で、 RPM の左下、ターゲットデバイスの X 軸の絶対値を表します。

• n は整数の値で、 RPM の左下、ターゲットデバイスの Y 軸の絶対値を表します。

構文

Verilog 構文

RLOC_ORIGIN プロパティは、ターゲットデバイスでの RPM の絶対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

次の最上位 Verilog モジュールは、デザインの ffs モジュールの RLOC_ORIGIN プロパティを定義しています。

module top (

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RLOC_ORIGIN

input clk, input d, output q );

wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

次の例は最初の例と非常に類似していますが、RLOC_ORIGIN は最初の ffs モジュール u0 だけに割り当てられていて、残りは相対配置用に RLOC プロパティで定義されている点が異なります。


wire c1, c2;

// what would happen if the origin places the RPM outside // device?

(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1); (* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2); (* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC_ORIGIN: string;


attribute RLOC_ORIGIN of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;



• XmYn は指定されたデザインエレメントの RLOC_ORIGIN 値を定義します。

XDC 構文

RLOC_ORIGIN プロパティは合成されたデザインで LOC プロパティに変換されます。ターゲットデバイスに RPM のエレメントの 1 つを配置することで、 RPM の LOC プロパティは指定できます。 RPM のほかにエレメントは、このロケーションに相対的に配置され、 LOC プロパティに割り当てられます。

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RLOC_ORIGIN



• place_design

• synth_design

関連項目







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ROUTE_STATUS

ROUTE_STATUS

ROUTE_STATUS は読み出し専用のプロパティで、ネット配線の最新情報を反映させるため、 Vivado 配線プログラムでネットに割り当てます。

このプロパティは、 get_property または report_property コマンドを使用して、個々のネット別またはネットのグループ別に検索できます。

デザイン全体の ROUTE_STATUS を確認するには、 report_route_status コマンドを使用します。





値

• ROUTED : ネットが完全に配置配線されています。

• PARTIAL : ネットのすべてのピンおよびポートが配置され、ネットの一部は配線されていますが、配線されていない部分があるので route_design を実行する必要があります。

• UNPLACED : 配置されていないピンやポートがあり、配置を完了させるため place_design を実行する必要があります。

• UNROUTED : ネットのすべてのピンおよびポートが配置されていますが、ネットに配線データがないため、配線を完了させるのに route_design 実行する必要があります。

• INTRASITE : ターゲットデバイスの同じサイト内で配線全体が完了していて、接続を完了させるのに配線リソースは不要です。これはエラーではありません。

• NOLOADS : 配線に論理ロードがないか、配線可能なロードピンがないので、配線は不要です。これはエラーではありません。

• NODRIVER : 配線に論理ドライバーがないか、配線可能なドライバーがないので、配線は不要です。これはデザインエラーです。

• HIERPORT : 配線可能なロードまたはドライバーのない最上位階層ポートに配線が接続されています。これはエラーではありません。

• ANTENNAS : 配線に最低 1 つのアンテナがある (アンテナとはサイトピンに接続する枝葉を指すが、そのサイトピンがこの論理ネットに接続されていることを表していない)、または配線に少なくとも 1 つの島がある (島とは論理ネットに関連付けられているサイトピンのいずれにも接続されていない配線の一部を指す)。これは配線エラーです。

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ROUTE_STATUS

• CONFLICTS : 配線プログラムに次の配線エラーが 1 つ以上見られます。

° 配線の競合 : この配線のノードが 1 つ以上、ほかの配線、または同じ配線の別の分岐でも使用されています。

° サイトピンの競合 : サイト内のサイトピンに接続されている論理ピンと、サイト外に配線を介して接続されている論理ネットが異なります。

° 無効サイトの競合 : サイトのプログラミングが無効な状態であるサイトのサイトのサイトピンに配線が接続されていて、サイト内の配線が正しく接続されているか判断できない状態です。

• ERROR : 配線ステータスを判断するにあたって内部エラーが発生した状態です。

• NONET : 配線ステータス用に指定されているネットオブジェクトが存在しないか、または入力したようには検出されません。

• NOROUTE : エラーのため、指定のネットに対し配線オブジェクトを検出できません。

• NOROUTESTORAGE : エラーのため、このデバイスに対しては配線ストレージオブジェクトは使用できません。

• UNKNOWN : エラーのため、配線ステートは計算できません。

構文

ROUTE_STATUS プロパティの値は、先に説明した値の 1 つになります。また、 Vivado 配線により割り当てられる読み出し専用プロパティで、直接変更はできません。


• デザインの配線

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RPM

RPM

RTL ソースファイルで H_SET、 HU_SET、または U_SET プロパティを使用して定義されたセットのロジックエレメントに RPM は割り当てられ、読み出し専用になっています。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]を参照してください。




• 合成されたデザインのセル (get_cells)

値

• NAME : RTL ソースファイルに H_SET、 HU_SET、または U_SET プロパティとともに RLOC がある場合のセット定義からくる RPM の名前です。

構文

RPM を定義するための H_SET、 HU_SET、または U_SET と RLOC がある RTL デザインを合成すると RPM プロパティは派生し、読み出し専用です。 RPM プロパティを直接定義したり変更することはできません。

関連項目







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RPM_GRID

RPM_GRID

RPM_GRID プロパティは RLOC グリッドを相対座標ではなく絶対座標で定義します。 RPM_GRID システムは、セルが異なるサイトタイプ (スライス、ブロック RAM、 DSP などの組み合わせ) に属す RPM に使用されます。セルはさまざまなサイズのサイトに配置される可能性があるので、ターゲットデバイスに直接配置できる RPM_GRID システムでは絶対座標の RPM_GRID を使用します。

RPM_GRID 値は、 Vivado IDE でサイトを選択すると、 [Site Properties] ビューに表示されます。座標は、 RPM_X および RPM_Y サイトプロパティを使用して Tcl コマンドで検索することもできます。RPM_GRID プロパティの使用、絶対座標を使用した RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]を参照してください。





値

• ”GRID” : 指定のRLOC が、通常 RLOC で指定される相対座標ではなく、ターゲットデバイスからの絶対座標であることを Vivado Design Suite に知らせるため、 RPM_GRID プロパティと GRID キーワードを組み合わせます。

構文

Verilog 構文


(* RPM_GRID = "GRID" *)

Verilog 例

module iddr_regs ( input clk, d, output y, z );

(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2)); defparam ireg.DDR_CLK_EDGE = "SAME_EDGE"; (* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y)); (* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z)); endmodule // iddr_regs

VHDL 構文

RPM_GRID システムを使用するには、まず属性を定義し、それをデザインエレメントの 1 つに追加します。

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RPM_GRID

attribute RPM_GRID of ram0 : label is "GRID";


attribute RPM_GRID : string;


attribute RPM_GRID of {component_name | entity_name} : {component|entity} is “GRID”;

XDC 構文

RPM_GRID プロパティは RTL ソースファイルで割り当てられ、XDC ファイルや Tcl コマンドでは定義することはできません。しかし、XDC マクロの場合は、update_macros コマンドに -absolute_grid オプションを使用します。



• place_design

• synth_design

関連項目







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SLEW

SLEW

SLEW は、プログラム可能な出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力バッファーのスルーレートを指定します。





° 接続された出力ポートまたは双方向ポート


° 出力バッファー (すべてのタイプの OBUF)

値

• SLOW (デフォルト )

• MEDIUM - UltraScale アーキテクチャの場合は、ハイパフォーマンス (HP) I/O でのみ使用できます。

• FAST

構文

Verilog 構文


(* DRIVE = "{SLOW|FAST}" *)


// Sets the Slew rate to be FAST(* SLEW = "FAST" *) output FAST_DATA,


出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた出力バッファーに SLEW パラメーターを割り当てます。


次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。

// OBUF:Single-ended Output Buffer // Virtex-7

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SLEW

// Xilinx HDL Language Template, version 2013.4OBUF #( .DRIVE(12), // Specify the output drive strength .IOSTANDARD("DEFAULT"), // Specify the output I/O standard .SLEW("FAST") // Specify the output slew rate ) fast_data_obuf ( .O(FAST_DATA), // Buffer output (connect directly to top-level port) .I(fast_data_int) // Buffer input );// End of fast_data_obuf instantiation

VHDL 構文



attribute SLEW : string;


attribute SLEW of port_name : signal is value;


VHDL の構文例

FAST_DATA : out std_logic;attribute SLEW : string;-- Sets the Slew rate to be FASTattribute SLEW of STATUS : signal is “FAST”;


出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた出力バッファーに SLEW ジェネリックを割り当てます。


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SLEW

次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。

-- OBUF:Single-ended Output Buffer -- Virtex-7 -- Xilinx HDL Language Template, version 2013.4Fast_data_obuf :OBUF generic map ( DRIVE => 12, IOSTANDARD => "DEFAULT", SLEW => "FAST") port map ( O => FAST_DATA, -- Buffer output (connect directly to top-level port) I => fast_data_int -- Buffer input );-- End of fast_data_obuf instantiation

XDC 構文

set_property SLEW value [get_ports port_name]


XDC の構文例

# Sets the Slew rate to be FASTset_property SLEW FAST [get_ports FAST_DATA]


• I/O 配置



関連項目


• OBUF

• OBUFT

• IOBUF

• IOBUF_DCIEN

• IOBUF_INTERMDISABLE

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U_SET

U_SET

RLOC 制約を使用して、デザイン階層をまたいで分散しているデザインエレメントを 1 つのセットにまとめます。

U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現われません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]参照してください。

H_SET または HU_SET はデザイン階層に基づいてロジックエレメントのセットを定義するのに使用されますが、U_SET を使用すると、ユーザー定義のロジックエレメントを手動で作成でき、このセットはデザインの階層には依存しません。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。

重要 : 階層モジュールに U_SET 制約を設定すると、それ以下の階層にある RLOC 制約が設定されたすべてのプリミティブシンボルに U_SET 制約が適用されます。




次のデザインエレメント、またはそのカテゴリーで U_SET は使用することができます。詳細は、『Vivado Design Suite7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 12]を参照してください。

• レジスタ

• FMAP

• マクロインスタンス

• ROM

• RAMS

• RAMD

• MULT18X18S

• RAMB4_Sm_Sn

• RAMB4_Sn

• RAMB16_Sm_Sn

• RAMB16_Sn

• RAMB16

• DSP48

値

• NAME : U_SET の名前

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U_SET

構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および U_SET プロパティを定義する Verilog モジュールです。



inv i0 (sr_0, sr_0n); inv i1 (sr_1, sr_1n); inv i2 (sr_2, sr_2n); inv i3 (sr_3, sr_3n); inv i4 (sr_4, sr_4n); inv i5 (sr_5, sr_5n); inv i6 (sr_6, sr_6n); inv i7 (sr_7, sr_7n); inv i8 (inr, inrn);

(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));


定義されている特定の階層に設定する HU_SET プロパティとは異なり、 U_SET プロパティは階層全体に設定できます。この例では、最上位モジュールにより ffs モジュールのインスタンスが 3 つ定義されていますが、U_SET は Uset_0

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U_SET

および Uset_1 の 2 つしか作成されていません。この 2 つのセットに次に定義されている 3 つの ffs モジュールインスタンスからのフリップフロップが含まれています。


wire c1, c2;

ffs u0 (clk, d, c1);ffs u1 (clk, c1, c2);ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute U_SET : string;


attribute U_SET of {component_name | entity_name | label_name} :{component|entity|label} is "NAME";



• "NAME" には U_SET の名前を指定します。

XDC 構文

U_SET プロパティは XDC 制約を使用しては定義できません。RLOC とともにロジックエレメントに設定されているU_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパティが設定されます。




• place_design

• synth_design

関連項目

• 99 ページの「KEEP_HIERARCHY」

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U_SET



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USED_IN

USED_IN

USED_IN プロパティは Vivado Design Suite のデザインファイル (v、 vhd、 xdc、 tcl) に設定し、これらのファイルがFPGA デザインのどの段階で使用されるかを指定します。

たとえば、インプリメンテーションではなく、 Vivado 合成で XDC ファイルを使用するよう、 USED_IN プロパティで指定できます。また、合成ではなくシミュレーションで HDL ソースファイル (v または vhd) を使用するよう指定することもできます。

ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プロパティに関連付けられており、ツールにより自動的に USED_IN ({synthesis, simulation, implementation} に変換されます。

また、 Tcl ファイルを単にインプリメンテーションで使用する設定するのではなく、 USED_IN opt_design またはplace_design で使用するように細かく設定することもできます。




• ファイル

値

• synthesis

• implementation

• simulation

• out_of_context

• opt_design

• power_opt_design

• place_design

• phys_opt_design

• route_design

• write_bitstream

• post_write_bitstream

• synth_blackbox_stub

• testbench

• board

• single_language

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USED_IN

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property USED_IN {<value>} [get_files <files>]

• <value> には有効な USED_IN 値が 1 つまたは複数入ります。

• <files> には USED_IN プロパティを設定するファイル名が入ります。

XDC の構文例

# Designates the specified files as used in simulationset_property USED_IN {synthesis simulation} [get_files *.vhdl]


• 合成

• シミュレーション

• インプリメンテーション

• ビットストリーム生成

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VCCAUX_IO

VCCAUX_IO

VCCAUX_IO は、指定した I/O の VCCAUX_IO レールの動作電圧を指定します。

VCCAUX_IO プロパティの割り当てが正しいことをチェックする DRC があります。

• VCCAUXIOBT (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HP バンクのみに配置されていることを確認します。

• VCCAUXIOSTD (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HR バンクでのみサポートされている IOSTANDARD を使用していないことを確認します。

• VCCAUXIO (エラー ) : VCCAUX_IO の値が NORMAL になっているポートが、VCCAUX_IO の値が HIGH になっているポートとして同じバンクに制約/配置されていないことを確認します。


7 シリーズデバイス (High Performance (HP) バンクの I/O のみ)




° I/O バッファー

値

• DONTCARE (デフォルト )

• NORMAL

• HIGH

構文

Verilog 構文


(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)


// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O(* VCCAUX_IO = "HIGH" *) input ACT3,

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VCCAUX_IO

VHDL 構文



attribute VCCAUX_IO : string;


attribute VCCAUX_IO of port_name : signal is value;


VHDL の構文例

ACT3 : in std_logic;attribute VCCAUX_IO : string;-- Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/Oattribute VCCAUX_IO of ACT3 : signal is “HIGH”;

XDC 構文

set_property VCCAUX_IO value [get_ports port_name]


XDC の構文例

# Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/Oset_property VCCAUX_IO HIGH [get_ports ACT3]


• I/O 配置

• place_design


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付録 A

その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

http://japan.xilinx.com/support

ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

参考資料このガイドの補足情報は、次の資料を参照してください。

1. 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)

2. 『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)

3. 『7 シリーズ FPGA クロックリソースユーザーガイド』 (UG472)

4. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)

5. 『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571)

6. 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572)

7. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

8. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

9. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

10. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

11. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906)

12. 『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953)

13. 『UltraScale アーキテクチャライブラリガイド』 (UG974)

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http://japan.xilinx.com/support

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=glossary

http://japan.xilinx.com/support/solcenters.htm

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug470_7Series_Config.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug471_7Series_SelectIO.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug472_7Series_Clocking.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug570-ultrascale-configuration.pdf

http://www.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug571-ultrascale-selectio.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug572-ultrascale-clocking.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug901-vivado-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug906-vivado-design-analysis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug953-vivado-7series-libraries.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug974-vivado-ultrascale-libraries.pdf



14. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG995)

15. Vivado Design Suite ビデオチュートリアル http://japan.xilinx.com/training/vivado/index.htm

16. Vivado Design Suite 資料ページ ( http://japan.xilinx.com/support/documentation/dt_vivado2013-4.htm)

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug995-vivado-ip-subsystems-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;t=vivado+videos

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;t=vivado+docs


Documents

Vivado Design Suite プロパ ティ リファレンスjapan.xilinx.com/.../ug912-vivado-properties.pdf · プロパティ リファレンス ガイド japan.xilinx.com 2 UG912 (v2013.4)

Vivado Design Suite プロパティリファレンスjapan.xilinx.com/.../ug912-vivado-properties.pdf · プロパティリファレンスガイド japan.xilinx.com 2 UG912 (v2013.4)