第九章 ULSI 工艺总汇

1

第九章 ULSI 工艺总汇

2

集成电路制造工艺分类

1. 双极型工艺（ bipolar ）

2. CMOS 工艺

3. BiCMOS 工艺

3

§1 双极型（ NPN ）集成电路工艺( 典型的 PN 结隔离工艺 )

4

思考题

1. 与分立器件工艺有什么不同？

2. 埋层的作用是什么？

3. 需要几块光刻掩膜版 (mask)?

4. 每块掩膜版的作用是什么？

5. 器件之间是如何隔离的？

6. 器件的电极是如何引出的？

5P-Sub

衬底准备（ P型）

光刻 n+ 埋层区

氧化n+ 埋层区注入 清洁表面

1. 衬底准备2. 第一次光刻—— N+ 隐埋层扩散孔光刻

6P-Sub

生长 n- 外延 隔离氧化 光刻 p+ 隔离区p+ 隔离注

入p+ 隔离推

进

N+ N+N- N-

3. 外延层淀积

4. 第二次光刻—— P+ 隔离扩散孔光刻

7

光刻硼扩散区

P-Sub

N+ N+N- N-

P+ P+ P+

硼扩散

5. 第三次光刻—— P 型基区扩散孔光刻

8

光刻磷扩散区 磷扩散

P-Sub

N+ N+N- N-

P+ P+ P+P P

6. 第四次光刻—— N+ 发射区扩散孔光刻

氧化

9

光刻引线孔 清洁表面

P-Sub

N+ N+N- N-

P+ P+ P+P P

7. 第五次光刻——引线接触孔光刻

氧化

10

蒸镀金属 反刻金属

P-Sub

N+ N+N- N-

P+ P+ P+P P

8. 第六次光刻——金属化内连线光刻

11

NPN 晶体管剖面图ALSiO2 B

PP+

P-SUB

N+E C

N+-BL

N-epi

P+

Epitaxial layer 外延层

Buried Layer

12

埋层 外延层作用• 在晶体管的电学参数中，特征频率 ft, 饱和压降 U

ces ，最大集电极电流 ICM ，击穿电压 UBRCEO ，结电容都与集电区的掺杂浓度有关。而且他们对集电区浓度的要求相互矛盾。

• 为了获得高的击穿电压、小的结电容，要求集电区电阻率高

• 为了获得小的饱和压降 Uces （直接决定逻辑电路的输出低电平，越小越好）和集电区串联电阻 ,提高特征频率 fT 和 ICM 要求电阻率低

13

埋层的作用1. 减小串联电阻（集成电路中的各个电极均从上表面引出，外延层电阻率较大且路径较长），饱和压降 Uces, 提高特征频率 fT 和 ICM

B

P-Sub

SiO2

光刻胶

N+ 埋层

N–-epiP+ P+ P+

SiO2

N–-epiP PN+ N+N+

钝化层

N+

CE CEB B

2. 减小寄生 pnp 晶体管的影响

14

15

外延层的作用• 为了获得高的击穿电压、小的结电容

16

隔离的实现1.P+ 隔离扩散要扩穿外延层，与 p 型衬底连通。因此，将 n 型外延层分割成若干个“岛” 。2. P+ 隔离接电路最低电位，使“岛” 与“岛” 之间形成两个背靠背的反偏二极管。

B

P-Sub

SiO2

光刻胶

N+ 埋层N–-epi

SiO2

P+ P+ P+

SiO2

N–-epiP PN+ N+N+ N+

CE CEB B钝化层

17

光刻掩膜版汇总

埋层区 隔离墙 硼扩区 磷扩区 引线孔 金属连线

18

外延层电极的引出欧姆接触电极：金属与掺杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。因此，外延层电极引出处应增加浓度。

B

P-Sub

SiO2

光刻胶

N+ 埋层

N–-epiP+ P+ P+

SiO2

N–-epiP PN+ N+N+

钝化层

N+

CE CEB B

金属与半导体接触？形成欧姆接触的方法？低势垒，高复合，

高掺杂

19

§2 CMOS 集成电路工艺

20

• CMOS 集成电路是目前应用最为广泛的一种集成电路，约占集成电路总数的 95%以上。

• CMOS 工艺技术是当代VLSI 工艺的主流工艺技术，它是在 PMOS 与 NMOS 工艺基础上发展起来的。其特点是将 NMOS 器件与 PMOS器件同时制作在同一硅衬底上。

• CMOS 工艺技术一般可分为三类，即 P阱 CMOS 工艺 N阱 CMOS 工艺 双阱 CMOS 工艺

21

1.P阱 CMOS 工艺

P阱 CMOS 工艺以 N 型单晶硅为衬底，在其上制作 P阱。 NMOS 管做在 P阱内，PMOS 管做在 N 型衬底上。

22

P阱 CMOS 工艺 电连接时， P阱接最负电位， N 衬底接最正

电位，通过反向偏置的 PN 结实现 PMOS 器件和 NMOS 器件之间的相互隔离。 P阱 CMOS芯片剖面示意图见下图。

GS D G DS

N+N+ P+P+P+

NMOS PMOS

N-SUB

P阱

N+

23

n 沟 MOS（ NMO

S ）

p 沟 MOS（ PMOS ）

msi

AFA

oxox

ss

msi

A

ox

A

ox

ssTn

n

N

q

kTN

CC

Q

n

N

q

kT

C

dqN

C

QV

-ln2

]2[21

-ln2

1/2)(s0

max

Ψεε

msi

D1/2F)(Ds0

oxox

ss

max

φ-n

Nln

q

2kT]2ΨNε[2ε

C

1-

C

Q

-ln2

ms

i

D

ox

D

ox

ssTP n

N

q

kT

C

dqN

C

QV

24

• 由于氧化层中正电荷的作用以及负的金属 (铝 )栅与衬底的功函数差，使得在没有沟道离子注入技术的条件下，制备低阈值电压 (绝对值 ) 的 PMOS 器件和增强型 NMOS 器件相当困难。于是，采用轻掺杂的 n 型衬底制备 PMOS 器件，采用较高掺杂浓度扩散的 p阱做 NMOS 器件（使阈值电压从负变正，因为高的表面态会使 NMOS 的阈值电压为负），在当时成为最佳的工艺组合。

25

N阱 CMOS芯片剖面示意图

GS D G DS

N+ N+P+P+ P+

NMOSPMOS

P-SUB

N阱

N+

2.N阱 CMOS 工艺

26

N 阱 CMOS 正好和 P 阱 CMOS 工艺相反，它是在 P 型衬底上形成 N 阱。因为 N 沟道器件是在 P 型衬底上制成的，这种方法与标准的 N 沟道 MOS(NMOS) 的工艺是兼容的。在这种情况下，N 阱中和了 P 型衬底， P 沟道 MOS 管会受到过渡掺杂的影响。

27

N阱 CMOS 工艺

早期的 CMOS 工艺的 N 阱工艺和 P 阱工艺两者并存发展。但由于 N阱 CMOS 中NMOS 管直接在 P 型硅衬底上制作，有利于发挥 NMOS 器件高速的特点，因此成为常用工艺 。

28

3. 双阱 CMOS 工艺

• 随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。

29

双阱 CMOS 工艺

• 通常双阱 CMOS 工艺采用的原始材料是在N+或 P+ 衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作 N阱和 P阱。

30

双阱 CMOS 工艺

• 使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。

31

一、硅片制备二、前部工序

Mask掩膜版 CHIP

1 ） P阱 CMOS 集成电路工艺过程简介

32

• 掩膜 1 ： P阱光刻

具体步骤如下：1．生长二氧化硅：

Si-衬底

P-well

Si-衬底

SiO2

33

2． P阱光刻： 涂胶、掩膜对准、曝光、显影、刻蚀3．去胶4．掺杂：掺入 B元素

涂胶 显影 刻蚀

去胶 掺杂

34

掩膜 2 ： 光刻有源区 淀积氮化硅 光刻有源区场区氧化去除有源区氮化硅及二氧化硅 生长栅氧 淀积多晶硅

35

淀积氮化硅 光刻有源区 场区氧化

去除氮化硅及二氧化硅 长栅氧 淀积多晶硅

36

掩膜 3 ：光刻多晶硅

光刻多晶硅

37

掩膜 4 ： P+ 区光刻

1 、 P+ 区光刻

2 、离子注入 B+ ，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。

3 、去胶

P+区光刻

B+

38

掩膜 5 ： N+ 区光刻

1 、 N+ 区光刻

2 、离子注入 P+

3 、去胶

N+区光刻

P+

39

掩膜 6 ：光刻接触孔

光刻接触孔

40

掩膜 7 ：光刻铝引线1 、淀积铝 2 、光刻铝

光刻铝

AL

PSG

场氧Poly

栅氧P+

N+

P阱N硅衬底

41

三、后部封装 （在另外厂房）（ 1 ）背面减薄（ 2 ）切片（ 3 ）粘片（ 4 ）压焊：金丝球焊（ 5 ）切筋（ 6 ）整形（ 7 ）塑封（ 8 ）沾锡：保证管脚的电学接触（ 9 ）老化（ 10 ）成品测量（ 11 ）打印、包装

划片

42

2) 简化 N阱 CMOS工艺演示

43

N阱 CMOS芯片剖面示意图

N阱 CMOS芯片剖面示意图见下图。

GS D G DS

N+ N+P+P+ P+

NMOSPMOS

P-SUB

N阱

N+

44

氧化层生长

光刻 1 ，刻 N阱掩膜版氧化层氧化层

P-SUBP-SUB

45

曝光

光刻 1 ，刻 N阱掩膜版

光刻胶

掩膜版

46

氧化层的刻蚀

光刻 1 ，刻 N阱掩膜版

47

N阱注入

光刻 1 ，刻 N阱掩膜版

48

形成 N阱

N阱P-SUBP-SUB

49

氮化硅的刻蚀

光刻 2 ，刻有源区掩膜版二氧化硅掩膜版

N阱

氮化硅的作用？

50

场氧的生长

光刻 2 ，刻有源区掩膜版二氧化硅 氮化硅掩膜版

N阱

51

去除氮化硅

光刻 3 ，刻多晶硅掩膜版

FOXN阱

52

重新生长二氧化硅（栅氧）

光刻 3 ，刻多晶硅掩膜版栅氧

场氧场氧

N阱

为什么要重新生长二氧化硅？

53

生长多晶硅

光刻 3 ，刻多晶硅掩膜版多晶硅多晶硅

N阱

54

刻蚀多晶硅

光刻 3 ，刻多晶硅掩膜版掩膜版

N阱

55

刻蚀多晶硅

光刻 3 ，刻多晶硅掩膜版多晶硅

N阱

56

P+ 离子注入

光刻 4 ，刻 P+ 离子注入掩膜版掩膜版

P+

N阱

57

N+ 离子注入

光刻 5 ，刻 N+ 离子注入掩膜版

N+

N阱

58

光刻接触孔

光刻 6 ，刻接触孔掩膜版

P+N+

N阱

59

刻铝

光刻 7 ，刻 Al 掩膜版Al

N阱

60

刻铝

VDDVoVSS

N阱

61

光刻 8 ，刻压焊孔掩膜版钝化层

N阱

62

（图中展示的是刻铝后的图形）

N阱

Vo

Vin

VSS

VDD

P-SUB

磷注入

硼注入

PMOSPMOS 管硅栅管硅栅NMOSNMOS 管硅栅管硅栅

63

一、双阱工艺* n阱的形成

1. 外延生长

3 ）双阱 CMOS 工艺流程

64

2. 氧化生长

65

3. 第一层掩膜（光刻 1 ）“ n阱注入”

66

4. n阱注入 磷注入

67

5. 退火

退火的作用是什么？

68

* p 阱的形成1. 第二层掩膜 ( 光刻 2) “p阱注入”

69

2. p阱注入

硼注入

70

3. 退火

71

二 .浅槽隔离 (STI) 工艺Shallow-trench isolation

* A:槽刻蚀1．长隔离氧化层（作用：保护有源区在去掉氮化物的过程中免受化学沾污）

72

2. 氮化硅淀积 Si3N4

（做为坚固的掩膜材料，有助于 STI 氧化物淀积过程中保护有源区； CMP过程中充当抛光的阻挡材料）

73

3. 第三层 掩膜 ( 光刻 3) “浅槽隔离”

74

4. STI槽刻蚀

在外延层上选择刻蚀开隔离区

75

5.去光刻胶

76

*B: STI 氧化物填充

1.沟槽衬垫氧化硅（改善硅与沟槽填充氧化物之间的界面特性）

77

2. 沟槽 CVD 氧化物填充

隔离槽 CVD 氧化硅

78

*C: STI 氧化层抛光 — 氮化物去除

1.沟槽氧化物抛光 (CMP) Chemical-mechanical polishing

79

2. 氮化物去除

80

三．多晶硅栅结构工艺

1．栅氧化层的生长

为什么要重新生长栅氧化层？

81

2．多晶硅淀积

82

3 ．第四层 掩膜 ( 光刻 4) “ 多晶硅栅”

83

4．多晶硅栅刻蚀

84

四．轻掺杂漏（ LDD ）注入工艺* n- 轻掺杂漏注入1．第五层掩膜 ( 光刻 5) “n-LDD 注入”

85

2． n- LDD 注入

砷注入

LDD的作用是什么？ 大质量的掺杂材料使得硅片的上表面成为非晶态，有助于维持浅结和获得更均匀的掺杂浓度。

86

* p- 轻掺杂漏注入

1．第六层掩膜 ( 光刻 6) “p-轻掺杂注入”

87

2． p- LDD 注入

BF2 注入

88

五．侧墙的形成

1．淀积二氧化硅

89

2．二氧化硅反刻

用各向异性等离子刻蚀机进行侧墙反刻

90

六．源 /漏注入工艺

* n+ 源 /漏注入1．第七层掩膜 ( 光刻 7) “n+源 /漏注入”

91

2． n+源漏注入

砷注入

92

* p+ 源 /漏注入

1．第八层掩膜 ( 光刻 8) “p+源 /漏注入”

93

2． p+源 /漏注入

硼注入

94

3．退火

侧墙的作用？

保护沟道，在注入过程中阻止掺杂原子的进入

95

七．接触 ( 孔 ) 的形成* 钛金属接触的制作1．钛的淀积 钛淀积

96

2．退火

钛硅化物接触形成

97

3．钛刻蚀

接触形成工艺的目的：在所有硅的有源区形成金属接触。金属接触可以使硅和随后淀积的导电材料更加紧密的结合起来。

钛是做金属接触的理想材料。钛的硅化物在有源区（源，漏，栅）保留下来。但是钛不与 SiO2 反应，从而容易的除去，而不需要额外的掩膜。

98

八．局部互连 (LI ： local interconnect) 工艺* LI 氧化硅介质的形成1．氮化硅化学气相淀积 氮化硅 CVD

( 将硅的有源区保护起来，使之与随后的掺杂淀积层隔绝 )

99

2．掺杂氧化物的化学气相淀积

二氧化硅要用磷或硼掺杂，可以提高玻璃的介电特性。另外退火时候玻璃能够流动，得到平坦的表面

100

3. 氧化层抛光（ CMP ）

101

4．第九层掩膜 ( 光刻 9) “局部互连”

102

局部互连刻蚀

103

* LI 金属的制作1. 金属钛淀积 (PVD 工艺 )

钛衬垫于局部互联沟道的底部和侧壁上，充当钨和二氧化硅的粘合剂

104

2. 氮化钛 (TiN) 淀积

TiN 淀积于钛金属层的表面，充当金属钨的阻挡层

105

3. 钨淀积 (CVD 工艺 )

106

4. 磨抛钨 (CMP 工艺 )

107

九．通孔 1 和钨塞 1 的形成 * 通孔 1 的制作1．第一层层间介质氧化物淀积（ CVD ）

108

2．氧化物磨抛（ CMP ）

109

3．第十层 掩膜 ( 光刻 10) “ILD-1”

110

第一层层间介质刻蚀

111

* 钨塞 1 的制作 1.    金属淀积钛阻挡层（ PVD ） 钨充当将钨限制在通孔中的粘合剂 2.   淀积氮化钛（ CVD ） 氮化钛充当钨的扩散阻挡层 3．淀积钨（ CVD ）

112

4. 磨抛钨（ CMP ）

113

十．第一层金属（金属 1 ）互连的形成* 金属 1 互连的制作1．金属钛阻挡层淀积（ PVD ） 钛充当钨塞和下层金属铝之间的良好键合

114

2．淀积铝铜合金（ PVD ） 铝不稳定，铝中加入 1％的铜，提高了铝的稳定性

115

3．淀积氮化钛（ PVD ）

氮化钛充当下一次光刻中的抗反射层

116

4．第十一层掩膜 ( 光刻 11) “ 金属 1 互连”

117

金属刻蚀

118

十一 . 通孔 2 和钨塞 2 的形成 * 通孔 2 的制作 1. ILD-2 间隙填充 2． ILD-2 氧化物淀积

119

3． ILD-2 氧化物平坦化（ CMP ）4．第十二层掩膜 ( 光刻 12) ILD-2 刻蚀

120

* 钨塞 2 的制作1．金属淀积钛阻挡层（ PVD ）

121

2．淀积氮化钛（ CVD ）

122

3．淀积钨（ CVD ）4．磨抛钨（ CMP ）

123

十二 . 第二层金属（金属 2 ）互连的形成* 金属 2 互连的制作1．  淀积、刻蚀金属 22．  填充第三层层间介质间隙3．  淀积、平坦化 ILD-3 氧化物4. 刻蚀通孔 3 ，淀积钛 /氮化钛，淀积钨，平坦化

124

十三 . 制作第三层金属（金属 3 ）直到 制作压点和合金

125

十四、参数测试

126

CMOS 制作中的一般掺杂工艺工艺步骤 杂质 掺杂方式

A. p+ 硅衬底 B Diffusion

B. p- 外延层 B Diffusion

C. 倒掺杂 n阱 P Ion Implant

D. 倒掺杂 p阱 B Ion Implant

E. p-沟道器件穿通 P Ion Implant

F. p-沟道阈值电压（VT）调整 P Ion Implant

G. n-沟道器件穿通 B Ion Implant

H. n-沟道阈值电压（VT）调整 B Ion Implant

I. n沟道器件轻掺杂漏区(LDD) As Ion Implant

J. n-沟道器件源漏区 (S/D) As Ion Implant

K. p-沟道器件（ LDD） BF2 Ion Implant

L. p-沟道器件源漏区（S/D） BF2 Ion Implant

M.硅 Si Ion Implant

N. 多晶硅 P or B Ion Implant or Diffusion

O. SiO2 掺杂 P or B Ion Implant or Diffusion

Table 17.2

127Temasek PolytechnicTemasek Polytechnic

Wafer FabricationWafer FabricationProcessProcess

TechnologyTechnology

CMOSCMOS

双阱双阱 CMOSCMOS 工艺主要步骤工艺主要步骤

128

CMOSCMOSStarting with a silicon waferCross Section of the Silicon WaferMagnifying the Cross Section

129

CMOSCMOS n/p-well Formation

Grow Thin OxideDeposit NitrideDeposit Resist

silicon substrate

UV ExposureDevelop ResistEtch Nitriden-well ImplantRemove Resist

130

CMOSCMOS n/p-well Formation

silicon substrate

Grow Oxide (n-well)Remove Nitridep-well ImplantRemove OxideTwin-well Drive-in

p-well n-well

Remove Drive-In Oxide

131silicon substrate

p-well n-well

CMOSCMOS LOCOS Isolation

Grow Thin OxideDeposit NitrideDeposit ResistUV ExposureDevelop ResistEtch NitrideRemove Resist

132

CMOSCMOS LOCOS Isolation

silicon substrate

p-well n-well

Deposit ResistUV ExposureDevelop ResistField Implant BRemove ResistGrow Field Oxide

Fox

Remove NitrideRemove Oxide

133silicon substrate

p-well n-well

Grow Screen Oxide

CMOSCMOS Transistor Fabrication

Vt ImplantDeposit ResistUV ExposureDevelop ResistPunchthrough ImplantRemove ResistRemove Oxide

Fox

134silicon substrate

p-well n-well

Grow Gate Oxide

CMOSCMOS Transistor Fabrication

Deposit PolySiPolySi Implant

polySipolySi

Deposit ResistUV ExposureDevelop ResistEtch PolySiRemove Resist

Fox

135silicon substrate

p-well n-well

CMOSCMOS Transistor Fabrication

Deposit Thin OxideDeposit ResistUV ExposureDevelop Resistn-LDD ImplantRemove Resist

Fox

polySipolySi

136silicon substrate

p-well n-well

CMOSCMOS Transistor Fabrication

Deposit ResistUV ExposureDevelop Resistp-LDD ImplantRemove ResistDeposit Spacer OxideEtch Spacer Oxide

Fox

polySipolySi

137silicon substrate

p-well n-well

CMOSCMOS Transistor Fabrication

Deposit ResistUV ExposureDevelop Resistn+ S/D Implant

n+ n+

Remove Resist

Fox

polySipolySi

138silicon substrate

p-well n-well

CMOSCMOS Transistor Fabrication

Deposit ResistUV ExposureDevelop Resistp+ S/D Implant

p+ p+

Remove Resist

Fox

polySipolySi

n+ n+

139silicon substrate

p-well n-well

CMOSCMOS Contacts & Interconnects

Deposit BPTEOS

BPTEOS

BPSG ReflowPlanarization EtchbackDeposit ResistUV ExposureDevelop ResistContact EtchbackRemove Resist

Fox

polySipolySi

n+ n+p+ p+

140silicon substrate

p-well n-well

CMOSCMOS Contacts & Interconnects

Depost Metal 1

Metal 1

Deposit ResistUV ExposureDevelop ResistEtch Metal 1Remove Resist

Fox

polySipolySi

p+ p+n+ n+

BPTEOS

141silicon substrate

p-well n-well

CMOSCMOS Contacts & Interconnects

Deposit IMD 1

IMD1

Deposit SOG

SOG

Planarization EtchbackDeposit ResistUV ExposureDevelop ResistVia EtchRemove Resist

Fox

polySipolySi

p+ p+

Metal 1

n+ n+

BPTEOS

142silicon substrate

p-well n-well

CMOSCMOS Contacts & Interconnects

Deposit Metal 2

Metal 2Metal 2

Deposit ResistUV ExposureDevelop ResistEtch Metal 2Remove ResistDeposit Passivation

Fox

polySipolySi

p+ p+

Metal 1

n+ n+

BPTEOS

IMD1 SOGPassivation

143

MOS 工艺的自对准结构

• 自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。

• 有许多应用这种技术的例子，例子之一是在多晶硅栅 MOS 工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入，如图所示。

144

自对准工艺 示意图

145

自对准工艺• 上图中可见形成了图形的多晶硅条用作离

子注入工序中的掩模，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。

• 而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。

• 可见多晶硅的应用实现“一箭三雕”之功效。

146

3 BiCMOS 工艺

• BiCMOS 工艺技术是将双极与 CMOS 器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和 CMOS 器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。

147

BiCMOS 工艺分类

• BiCMOS 工艺技术大致可以分为两类：分别是以 CMOS 工艺为基础的 BiCMOS工艺和以双极工艺为基础的 BiCMOS 工艺。

• 一般来说，以 CMOS 工艺为基础的 BiCMOS 工艺对保证 CMOS 器件的性能比较有利，同样以双极工艺为基础的 BiCMOS工艺对提高保证双极器件的性能有利。

148

以 P阱 CMOS 工艺为基础的 BiCMOS工艺

•以 P阱 CMOS 工艺为基础是指在标准的CMOS 工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。

•下图为通过标准 P阱 CMOS 工艺实现的NPN 晶体管的剖面结构示意图。

149

标准 P阱 CMOS 工艺实现的 NPN 晶体管的剖面结构示意图

150

标准 P阱 CMOS 工艺结构特点

• 这种结构的缺点是： （ 1 ）由于 NPN 晶体管的基区在 P阱中，所以

基 区的厚度太大，使得电流增益变小； （ 2 ）集电极的串联电阻很大，影响器件性能； （ 3 ） NPN 管和 PMOS 管共衬底，使得 NPN

管只 能接固定电位，从而限制了 NPN 管的使用。

151

以 N阱 CMOS 工艺为基础的 BiCMOS 工艺

• N阱 CMOS-NPN 体硅衬底结构剖面图

B CE

N+ N+P+P+

PMOS

P-SUB

NMOS

N+ N+

PN阱 N阱

纵向NPN

152

N阱 CMOS 工艺为基础的 BiCMOS 工艺

N阱 CMOS 工艺为基础的 BiCMOS工艺与以 P阱 CMOS 工艺为基础的 BiCMOS 工艺相比，优点包括：

（ 1 ）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了 NPN晶体管的性能；

153

N阱 CMOS 工艺为基础的 BiCMOS 工艺（ 2 ）制作 NPN 管的 N 阱将 NPN 管与

衬底自然隔开，这样就使得 NPN 晶体管的各极均可以根据需要进行电路连接，增加了 NPN 晶体管应用的灵活性。

154

N 阱 CMOS 工艺为基础的 BiCMOS 工艺

它的缺点是： NPN 管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以 P+-Si 为衬底，并在 N阱下设置 N+

隐埋层，然后进行 P 型外延，可使 NPN 管的集电极串联电阻减小 56倍。

155

N 阱 CMOS-NPN 外延衬底结构剖面图

B CE

P+P+

PMOS

N+

PN阱 N阱

纵向NPN

-SUBP+

N+ N+

NMOS

-P－ epi

N+

N+- BL N+- BL