View
217
Download
0
Category
Preview:
Citation preview
Mikroprocesorowe
przetworniki A/C i C/A PAMIĘĆ
PROGRAMU
i
PAMIĘĆ
DANYCH
JEDNOSTKA
CENTRALNA
CPU
SZYNA ADRESOWA
b. Architektura Harvardzka (podwójna pamięć)
SZYNA DANCH
c. Architektura super- Harvardzka (podwójna pamięć, pamięć podręczna instrukcji, kontroler WE/WY)
CPU
SZYNA PROGR.
PAMIĘĆ
DANYCH
DANE
PAMIĘĆ
PROGRAMU
instrukcje i
drugorzędne dane
instrukcje pam.
podręcznej
SZYNA
ADR. DANYCH SZYNA
ADR. PROGR.
Kontroler
I/O
Urządzenie I/O
np. przetwornik
A/C
Wejścia analogowe
PAMIĘĆ
PROGRAMU
JEDNOSTKA
CENTRALNA
CPU
PAMIĘĆ
DANYCH
SZYNA ADR.
PROGRAMU
SZYNA KODU
PROGRAMU
SZYNA ADR. DANYCH
SZYNA DANCH
SZYNA DANYCH
DANE i STEROWANIE
a. Architektura Von Neumanna (pojedyncza pamięć)
Architektura procesorów Intel 80C51
Organizacja pamięci
1. System przerwań (wektor przerwań)
2. Dołączenie zewnętrznej pamięci programu.
4k
ROM
128
RAM
CPU
Osc Kontr.
Magistral
Kontr.
Przerwań
SIO
Przerwania
zewnętrzne
P0 P2
Adresy/Dane
P1 P3
Porty
WE/WY
TxD RxD
We0
We1 Timer 1
Timer 0
0000H
0003H
000BH
0013H
001BH
0023H
Reset
IRQ0
IRQ1
IRQ2
IRQ3
IRQ4
80C51
P0
P2
P1
P3
ALE
OE
ADDR Latch
EPROM
Organizacja pamięci programu:
62kB kodu
użytko-
wnika 56 kB
0000h
0FFFFh
Organizacja pamięci programu ROM
FLASH/EE (big memory)
0DFFFh
0E000h
0F7FFh
6 kB
0F800h 2 kB
obszar kodu programu
ładującego użytkownika
obszar kodu programu
użytkownika
obszar kodu programu
ładującego producenta
EA=1
Wewn.
x kB
FLASH/EE
EA=0
Zewn.
x kB
01FFFh
0000h
PSEN
0FFFFh
Przestrzeń pamięci
programu ROM
Zewn.
EPROM
Organizacja pamięci danych
Model programowy mikrosystemu
Obszar
zewnętrznej
pamięci danych
(24-bit adres)
000000h
0FFFFFFh 0FFFFFFh
000000h
2 kB wewn.
pamięci danych
Obszar
zewnętrznej
pamięci danych
(24-bit adres)
CFG8xx.0=0 CFG8xx.0=1
62kB reprogr.
nieulotnej
pamięci
programu
FLASH/EE
Rdzeń
8051/52
2304 bajty
RAM
obszar 128-
bajtów
rejestrów
specjalnych
SFR
4 kB reprogr.
nieulotnej
pamięci danych
FLASH/EE
8-kanałowy
12-bitowy
przetwornik
A/C
inne urządzenia
peryferyjne:
czujnik temp.
2 x 12-bit C/A
WDT
PSM
TIC
Architektura procesorów ARM ARM to skrót od: Advanced RISC Machine (RISC -Reduced
Instruction Set Computers)
SPECJALIZOWANE MODUŁY ZEGARÓW/LICZNIKÓW
CTI0 CTI1 CTI2 CTI3
CT0I CT1I Int Int CT2I CT2I Int
przerwanie od 8-bitowego przepełnienia
przerwanie od 16-bitowego przepełnienia
off
fosc
T2
RT2
T2ER zezwolenie zewn.
zerowania
R
R
R
R
R
R
T
T
S
S
S
S
S
S
TG
TG
P4.0
P4.1
P4.2
P4.3
P4.4
P4.5
P4.7
P4.6
STE RTE
S = set
R = reset
T = toglle
TG = toglle status
I/O Port 4
Int Int Int
T2 SFR address: TML2 = lower 8 bits TMH2 = higher 8 bits
Prescaler T2 Licznik
CT0
Int
magistrala 16-bitowa
CT1 CT2 CT3
1/12
CM0 (S) CM1 (R) CM2 (T)
COMP COMP COMP
Port P4
Schemat blokowy układu zegara/licznika 2 mikrokontrolera 80C552 Philips
Programowane moduły zliczające w pomiarach interwału czasu,
okresu i częstotliwości
CTI0 INT
1/12 Dzielnik wstępny
1/2/4/8 T2H T2L
fosc=11,0592MHz
PRZERWANIE (INT): 16 bitowe przepełnienie licznika L2
wewnętrzna 16 bit. magistrala danych
fx
CTL0
CTH0
moduł licznika L2
rejestr licznika L2
rejestr CT0 licznika L2
jednobitowy wskaźnik wpisu do rejestru CT0 licznika L2
badany sygnał
Schemat blokowy struktury układu do pomiaru okresu i częstotliwości przy wykorzystaniu struktury układu licznikowego L2.
N1 N2
Sygnał fosc
t
65533
65534
65535
25537
25538
25539
00000
00001
00002
Bieżący stan
licznika L2 INT14
Przepełnienie licznika L2
INT14
Przepełnienie licznika L2
Sygnał fx
+
Przerwania
Stan licznika L2 rejestrowany w rejestrze CT0 (CTH0, CTL0)
t
długość słowa licznika L2: N (16)
Pojemność licznika L2: N2 (65536)
Liczba przepełnień licznika L2 (zgłoszonych przerwań od L2): Nirq
Okres sygnału fx (interwał czasu τx):
N
irqoscx NNNTT 212
Częstotliwość fx:
x
xT
f1
OGÓLNA CHARAKTERYSTYKA:
Analogowe WE/WY: 8-kanałow, Wysoka dokładnośc przetwarzania 12-Bit C/A Źródło napięcie refencyjnego wewnątrz chpiu, 100 ppm/_C Wysoka prędkośc przetwarzania A/C 200 kprb/s Kontroler DMA wykorzystywany w procesie przetwarzania A/C do zapamiętywania wyników w pamięci RAM 2 x 12-Bit ptrzetworniki C/A z wyjściem napięciowym Wbudowany czujnik temeratury (On-Chip)
Pamięć: Pamięć programu: 8K Bytes (On-Chip) Flash/EE Pamięć danych: 640 Bytes (On-Chip) Flash/EE Pamieć danych RAM: 256 Bytes (On-Chip) Pamięć danych zewnętrzna: do 16MB Pamięć programu zewnętrzna: do 64KB
Rdzeń systemu kompatybilny 8051 Zegar systemowy: 12 MHz (nominalnie) 16 MHz Max 3 moduły 16-Bit zegar/licznik Port 3 – o zwiększonej obciążalności 9 wektorów przerwań, 2 poziomy priorytetów
Zasilanie: 3 V lub 5 V Tryby pracy: Normal, Idle, and Power-Down
Urządzenia peryferyjne( On-Chip): moduł transmisji szeregowych: UART and SPI® Serial I/O 2-Wire (400 kHz I2C® Compatible) Serial I/O Watchdog Timer Monitor napięcia zasilania
Architektura pamięci mikrokonwerterów:
Rys. Pamięć programu. Rys. Pamięć danych
Rys. Model programowy mikrokonwertera
Rys. Funkcja przetwarzania (statyczna) Rys. Format rezultatu przetwarzania A/C
REFREFREFNin
AVAVAVV2
D
D – kod wyjściowy przetwornika A/C
AVREF – napiecie referencyjne (odniesienia przetwornika)
AVREF+ -AVREF- - zakres weściowy przetwornika
N – szerokość słowa wyjściowego przetwornika
jeżeli: ][0 VAVREF
REFNinAVV
2
D
Wyzwalanie pomiaru przetwornika A/C
wyzwalanie programowe
wyzwalanie sprzętowe
o tryb pracy ciągły
o wyzwalanie zewnętrznym źródłem pobudzającym (generator zewn.)
o wyzwalanie wewnętrznym źródłem pobudzającym (generator modułu L2)
tryby mieszany
Systemowa obsługa przetwornika A/C o obsługa programowa metodą „podglądania” stanu rejestrów kontrolnych przetwornika (ang. pooling)
o obsługa programowa z wykorzystaniem systemu przerwań o obsługa programowo-sprzętowa z bezpośrednim przekazywaniem danych do pamięci danych systemu (tryb pracy DMA)
Tryb DMA pracy przetwornika o prekonfigurowanie zewnętrznej pamięci RAM mikrokonwertera
(wstępne inicjowanie zawartości pamięci RAM – docelowego transferu danych)
Rys. Pamięć przed konwersją A/C Rys. Pamięć po wykonaniu cyklu przetwarzania DMA
FUNKCJE Analog input/output
Dual (24-bit) ADCs Single-ended and differential inputs Programmable ADC output rate (4 Hz to 8 kHz) Programmable digital filters Built-in system calibration Low power operation mode
Primary (24-bit) ADC channel 2 differential pairs or 4 single-ended channels PGA (1 to 512) input stage Selectable input range: �}2.34 mV to �}1.2 V 30 nV rms noise
Auxiliary (24-bit) ADC: 4 differential pairs or 7 singleended channels
On-chip precision reference (�}10 ppm/°C) Programmable sensor excitation current sources
200 μA to 2 mA current source range Single 14-bit voltage output DAC
Microcontroller ARM7TDMI core, 16-/32-bit RISC architecture JTAG port supports code download and debug Multiple clocking options
Memory 32 kB (16 kB × 16) Flash/EE memory, including 2 kB kernel 4 kB (1 kB × 32) SRAM
Tools In-circuit download, JTAG based debug Low cost, QuickStart™ development system
Communications interfaces SPI interface (5 Mbps)
4-byte receive and transmit FIFOs UART serial I/O and I2C (master/slave) On-chip peripherals
4× general-purpose (capture) timers including Wake-up timer Watchdog timer
Vectored interrupt controller for FIQ and IRQ 8 priority levels for each interrupt type Interrupt on edge or level external pin inputs
16-bit, 6-channel PWM General-purpose inputs/outputs
Up to 14 GPIO pins that are fully 3.3 V compliant Power
AVDD/DVDD specified for 2.5 V (�}5%) Active mode: 2.74 mA (@ 640 kHz, ADC0 active) 10 mA (@ 10.24 MHz, both ADCs active)
ADuC7060
Packages and temperature range Fully specified for −40°C to +125°C operation 32-lead LFCSP (5 mm × 5 mm) 48-lead LFCSP and LQFP
Derivatives 32-lead LFCSP (ADuC7061) 48-lead LQFP and 48-lead LFCSP (ADuC7060)
APPLICATIONS Industrial automation and process control Intelligent, precision sensing systems, 4 mA to 20 mA loop-based smart sensors
MIKROKONWERTERY – Przetworniki inteligentne smart transducer
W ciągu ostatnich 20 lat obserwuje się postęp w dziedzinie czujników
inteligentnych. IEEE oraz NIST opracowały normę, która obejmuje funkcje
i zasady transmisji sygnału.
Przetworniki wykonane zgodnie z normą 1451 są przetwornikami nowej
generacji, przystosowanymi do pracy w sieci, o możliwościach
niespotykanych w dotychczasowych rozwiązaniach. Są niezależne od
rozwiązań konstrukcyjnych sprzętu i sieci.
Sygnał cyfrowy zawiera informacje o wartości mierzonej wielkości, jej
jednostce SI i symbolu przetwornika, może być także sygnałem sterującym.
IEEE Institute of Electrical and Electronics Engineers
NIST National Intitute of Standards and Technology (dawne National Bureau of Standards - NBS)
Termin: „czujniki inteligentne” ? ... czy układy pomiarowe zdolne są do podejmowania decyzji ?
Od czujnika wymaga się znacznie mniej.
W j. angielskim takie czujniki nazywane są smart sensors lub intelligent sensors.
W roku 1992 prof. Ryszard Jachowicz znając poglądy środowisk metrologów zarówno polskich jak i zachodnich zaproponował na konferencji COE’92
następującą definicję czujnika inteligentnego:
Czujnik inteligentny jest elementem pomiarowym przekazującym
informację o mierzonej wielkości w postaci cyfrowej, który komunikuje
się z zewnętrznym cyfrowym systemem pomiarowym (komputerem) w
oparciu o standardowy protokół komunikacji i z użyciem
standardowego interfejsu
W opracowanej normie IEEE 1451 obejmującej sprzęgi przetworników (Smart Transducer Interface Standard For Sensors And Actuators) przyjęta jest inna definicja, obejmująca wszystkie przetworniki, zarówno czujniki jak i organy wykonawcze lub wzbudzające. Wspólne traktowanie czujników i organów wykonawczych wprowadza nowe podejście do sygnału pomiarowego zgodne z treścią tej normy. Sygnały pomiarowe maja taki sam charakter, co sygnały sterujące, są przesyłane po tych samych magistralach i mogą być użyte do sterowania.
POSTĘP W DZIEDZINIE CZUJNIKÓW INTELIGENTNYCH
Jednym z pierwszych układów jest produkowany seryjnie czujnik inteligentny Eμ358A. Ma on czujnik pierwotny wykonany w technologii IS-FET
zintegrowany ze wzmacniaczem.
Różne typy czujników inteligentnych nowszej generacji zawierają obecnie cztery podstawowe układy toru przetwarzania sygnałów:
wzmacniacz dopasowujący (kondycjonujący)
przetwornik analogowo-cyfrowy
mikroprocesor 4-bitowy (8-bitowy)
nadajnik transmisji szeregowej
Wszystkie części toru pomiarowego można wykonać w jednej strukturze scalonej ?
Typowy dla początku lat dziewięćdziesiątych czujnik inteligentny zawierał trzy układy scalone:
część analogową wraz z przetwornikiem A/C
mikroprocesor
część cyfrową.
Rys. Łączenie zespołu czujników inteligentnych z wykorzystaniem
łącza RS 485 i dodatkowych przewodów zasilających
CZUJNIK INTELIGENTNY WEDŁUG NOWEJ NORMY
Mikrokomputer Zasilacz Czujnik
1
Czujnik
2
inne
czujniki
Rs485
Rys. Czujnik inteligentny według IEEE 1451.2. NCAP- sprzęg między czujnikiem a siecią. Moduł sprzęgu czujnika inteligentnego - STIM może
zawierać wiele różnych czujników i musi posiadać pamięć nieulotną TEDS zawierającą szczegółowy zapis struktury STIM.
NAJWAŻNIEJSZE USTALENIA NORMY
Norma obejmuje następujące zagadnienia:
P1451.1 - normalizacja programów potrzebnych dla pracy NCAP, między innymi:
- współpracy ze STIM
- dostępu do TEDS
- adresowania
- sterowania przesyłaniem informacji
- komunikacji między przetwornikami a siecią
P1451.2 – normalizacja zarówno sprzętu jak i programów związanych z pracą STIM. Norma rozróżnia następujące typy przetworników w zależności od
charakteru ich sygnałów:
- czujniki
- organy wykonawcze
- czujniki kolejności zdarzeń
- przetworniki próbkujące (wysyłające serie danych)
- inne
Function block
Transducer block
Network capable
Application procesor
(NCAP)
Adres logic
A/D converter
D/A
converter
Discrete I/O
?
Transducer electronic data sheet
(TEDS)
Smart transducer
interface module
(STIM)
Transducer
Transducer
Transducer
Transducer
Signal
isolator
Signal isolator
Buffered analog
output
Smart sensor per IEEE P 1451 definition (15 july 1996) output
Net
wo
rk
Buffered
analog
output
Realizowane funkcje:
- adresowanie
- przesyłanie danych
- przechowywanie informacji o wszystkich przetwornikach i dostępie do nich
- identyfikacja
- status
- sterowanie całym STIM oraz poszczególnymi torami pomiarowymi
- przełączanie
- przerwania
Inne funkcje (dodatkowe): kalibracja, autokalibracja itp.
Oddzielny rozdział jest poświęcony jest pamięci TEDS, która zawiera poza danymi układu także funkcje matematyczne przydatne przy korekcji sygnału.
Znormalizowane jest również zasilanie (4,5 – 5,5 V) (3V), pobór prądu przez STIM (nie więcej niż 75 mA ) oraz złącze między NCAP a STIM
(dziewięciostykowe).
P1451.3 - komunikację dla systemów rozproszonych
P1451.4 - komunikację o charakterze mieszanym, np. przesyłanie niektórych cyfrowych danych dotyczących czujników analogowych.
Z rys.3 wynika, że każdy czujnik inteligentny (mogący zawierać w sobie kilka czujników pierwotnych), ma własny, bardzo rozbudowany układ cyfrowy.
Jest to oczywiście rozwiązanie nadmiarowe, ale umożliwiające uproszczenie zarówno układów sterujących systemem, jak i szybsze ich działanie.
PRZETWARZANIE SYGNAŁÓW W CZUJNIKACH WEDŁUG NOWEJ NORMY
Dla wytworzenia sygnału dostosowanego do przesyłania w sieci oraz do wykorzystania przez współpracujące urządzenia niezbędne jest wielokrotne
przetwarzanie sygnału. Norma nie stawia warunków na przetwarzanie analogowe, więc na schematach funkcjonalnych nie jest ono wyodrębnione.
Kalibracja i korekcja sygnału odbywa się przy użyciu informacji zapisanych w TEDS, a więc korygowany jest sygnał cyfrowy. Przy korekcji sygnału
może być wykorzystany sygnał z innego przetwornika.
Wyjściowy sygnał pomiarowy zawiera (w/g normy) trzy składniki:
wartość wielkości mierzonej
jednostkę
symbol lub numer porządkowy przetwornika
Transducer Electronic Data Sheet (TEDS) Arkusz danych przetworników elektronicznych
Elektroniczna karta katalogowa przetwornika
Przetwornik
TransducerElectronic Data
Sheet (TEDS)
Tryb mieszany interfejsu
(analogowo-cyfrowy)
0 1 0 1 1 1 0 1 0 1 0 01 1 1 0 0 1 0 0 0 1 1 00 0 1 1 1 1 0 0 1 0 1 1
(Rysunki zaczerpnięto z pracy: Roman Wyżgolik; Politechnika Śląska, Instytut automatyki, Zakład systemów pomiarowych; Tytuł: IEEE 1451 – interfejs przetwornika inteligentnego)
Rys. Przetwarzanie sygnału w czujnikach inteligentnych
a) tor sygnału pomiarowego, b) tor sygnału sterującego
Czujnik Przetwornik
A/C
Układ
adresujący NCAP TEDS
Wzmacniacz
separujący
Sieć
NCAP Układ
adresujący
Przetwornik
C/A
Organ
wykonawczy
Wzmacniacz
separujący
Wielkość wyjściowa
(np. prąd, siła,
moment obrotowy)
Sieć
a)
b)
Liczba użytych jednocześnie czujników może być bardzo wielka. W przykładzie przedstawionym na rys. zastosowano 16 magistral, przy czym do każdej
z nich można przyłączyć 255 czujników.
Rys. System czujników inteligentnych badany w Boeing Commertial Airplan Co.
Host procesor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Networked
snsor
Network
HUB
Bus 1
Bus 2 Bus 3
Bus16 Host
controller
Szablony TEDS
(Rysunki zaczerpnięto z pracy: Roman Wyżgolik; Politechnika Śląska, Instytut automatyki, Zakład systemów pomiarowych; Tytuł: IEEE 1451 – interfejs przetwornika inteligentnego)
KORZYŚCI Z WPROWADZENIA NORMY
Najważniejsze zalety normalizacji w dziedzinie czujników inteligentnych to zwiększenie możliwości ich stosowania, a mianowicie:
wykorzystywanie znacznie większej niż dotąd liczby czujników w jednym systemie pomiarowym
współpracy między systemami zawierającymi różne czujniki, nawet produkowanych przez różne firmy
transmisji na odległość niezależnej od rodzaju sieci
stosowania w systemach rozproszonych
wykorzystania tych samych sygnałów do sterowania
brak zależności pracy systemów od rozwiązań sprzętowych.
PODSUMOWANIE
Ze względu na stosowane technologie i związaną z tym miniaturyzację czujniki inteligentne, mimo niespotykanych dotąd możliwości, będą miały małe
wymiary i względnie niewielką cenę.
Sygnały pomiarowe tych czujników będą dostarczały więcej niż dotychczas informacji, ponieważ będą zawierały także jednostkę oraz symbol
identyfikacyjny czujnika. Będą mogły być skorygowane ze względu na wielkości wpływowe, możliwa jest również kalibracja. Przydatne są bezpośrednio w
układów sterujących. Transmisja danych będzie szybka i niezależna od sieci.
Mimo zastosowania techniki cyfrowej, dla użytkowników są dostępne również sygnały analogowe.
Recommended