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FAMILIAS LÓGICAS TTL-CMOS
05/01/2010 Prof. Ángel Olivier
2
Características internas
• Fabricación de la familia TTL, mediante componentes de tipo BJT y otros elementos.
• Compuertas TTL (Estándar, LS, F y otras).• Compuertas CMOS (Estándar, HC, HCT y
otras).• Fan-Out de compuertas.• Margen de ruido.• Propagación de tiempo.
05/01/2010 Prof. Ángel Olivier
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Configuración interna de la compuerta Estándar 7400
05/01/2010 Prof. Ángel Olivier
4
Q2
Q4
Q5
Q1
Q3
D4
D2
D1
D3
R1 R2
R4
R3
R5
R6
R7
7.6K18K110
5K
15K
2.8K
3.5K
D5
D6
M
N
OB
A
+VCC
74LS00
A
B
O
(0.7 V)
1.2 V
P
(1.2 V)0.3 V
(0.6 V)
(0.1 V)
4.6 V
Configuración interna de la compuerta Low-Schottky 74LS00
05/01/2010 Prof. Ángel Olivier
5
Configuración interna de la compuerta Low-Schottky 74LS04
Q6
Q7
Q5
Q1
Q4
D1
R1
R3R7
R4
R5
R6
15K
40K
50
4K
3K
6K
D3
A
+VCC
D2
Q3
Q2
R250K
O
D4
A O74ALS04
05/01/2010 Prof. Ángel Olivier
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Configuración interna de la compuerta FAST 74F00
Q2
Q4
Q5
Q1
Q3
D4
D2
D1
R2 R6
R4
R3
R6R7
4.1K10K
35
5K
2K3K
D5
D6
M
N
OB
A
+VCC = 5V
74F00
R1
10K
D3
D7
D8
R8
15K
Q9
D10
D11
D12
D9
P
Q6
OA
B
(0.6 V)(1.2 V)
(0.7 V)1.2 V
0.3 V
(1.8 V)
0.6 V
W
(0.1 V)4.5 V
0 V
IOH = -1.0 mA
IOL = 20 mA
IiL = - 0.6 mA
IiL = - 0.6 mA
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Configuración interna de las compuertas Estándar 7402 y 7408
05/01/2010 Prof. Ángel Olivier
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n+n+SiO 2
SiO 2
L
Sustrato B tipo P
canalóxido
SiO 2
S G D
EnriquecimientoAgotamiento
Símbolos
D D
S
G
S
G
Source Gate Drain
p+p+SiO 2
SiO 2
L
Sustrato B tipo N
canalóxido
SiO 2
S G D
EnriquecimientoAgotamiento
D
S
G
D
S
G
SourceGate Drain
MOSFET canal N MOSFET canal P
Dispositivos CMOS
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VDD
VO = VDSN
VGSN VThN
VThN VGSN VDD
VGSN VDD
iD= Kn.(VGS-VThN)2iDN
Zona de Conmutación
Zona Lineal
NA
NB
NC
VDD
VO
VSGP VThP
VDD- VThP VSGP VDD
VSGP VDD
iD= Kp.(VSG+VThP)2iDP
Zona de Conmutación
Zona Lineal
PA
PB
PC
VSDP = VDD-VO
Dispositivos NMOS y PMOS
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Vi Vo
Canal P
Q 1
Q 2
Canal N
G
S
D
G
D
S
+V DD
74HC04
VoVi
Compuerta CMOS 74HC04
Su funcionamiento es el siguiente:Cuando Vi = Vdd, estado alto en la entrada, el NMOS conduce y el PMOS se bloquea. La salida está a tierra: Vo = 0.
Cuando Vi = 0, estado 0, el NMOS se bloquea y el PMOS conduce.
La salida pasa a + Vdd: Vo = 1; por consiguiente el CMOS funciona como un doble conmutador cuando uno esta abierto el otro está cerrado.
La salida Vo se encuentra conectada al Vdd, o a tierra Vss. Cuando la compuerta está en reposo, no se utiliza la conmutación, no existe ningún camino entre Vdd y tierra. Por ello el consumo de la compuerta es prácticamente nulo: corriente de fuga del orden de los nA.
05/01/2010 Prof. Ángel Olivier
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Gráfica de la compuerta CMOS 74HC04
05/01/2010 Prof. Ángel Olivier
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Compuertas CMOS 74HC02 y 74HC00
05/01/2010 Prof. Ángel Olivier
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AB
A = L
S V oH (mín)
IoH (máx)
IiH(máx)
IiH(máx)
IiH(máx)
IiH(máx)
IiH(máx)
IoH n .I iH
AB
A = B=H
S V oL (máx)
IoL (máx)
IiL(máx)
IiL(máx)
IiL(máx)
IiL(máx)
IiL(máx)
IoL m .I iLn
4
3
2
1
4
3
2
1
m
Fan-Out de las compuertas digitales
05/01/2010 Prof. Ángel Olivier
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LL
H H
ZonaIndeterminada
ZonaIndeterminada
Entrada Salida
V CC o V DD
V EE o V SS
V iH(mín)
V iL(máx)
V oH (mín)
V oL (máx)
Margen de ruido enbajo (V NSL )
Margen de ruido enalto (V NSH )
Margen de Ruido en compuertas digitales
05/01/2010 Prof. Ángel Olivier
Niveles lógicos TTL y CMOS (Familias de 5V)**
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• ABT: Avanced BiCmos comp. TTL
•ACT: Avanced Cmos Comp. TTL
•AHC: Avanced High speed Cmos
• AHCT: Avanced High speed Cmos comp. TTL
• AUP: Avanced Ultra low Power
• AUC: Avanced Ultra low voltaje Cmos
• LVC: Low Voltaje Cmos, [LVT: Low Voltaje TTL]
• HC: High speed Cmos
• HCT: High speed Cmos comp. TTL
• LV-A: Low Voltaje Avanced
** Tomado de sdyu001z Logic Guide de Texas Instruments
05/01/2010 Prof. Ángel Olivier
Niveles lógicos TTL y CMOS de Bajo Voltaje(Nuevas Familias 3.3V; 2.5V y 1.8V)
1605/01/2010 Prof. Ángel Olivier
tpLHtpHL
tr tf90 %
50 %
10 %
t1 t2 t3
t4 t8
t5 t6 t7
Flanco desubida
10 %
90 %
Flanco debajada
10 %
90 %
90 %
10 %
50 %E
S 50 %50 %
t
t
V 74LS04
E S
tpLH = 9.0 ns
tpHL = 10 ns
Propagación de Tiempo en compuertas
Tiempo de subida (tr): Tiempo que tarda la transición (la “rampa”) de la onda cuadrada cuando pasa desde el 10% de la rampa hasta el 90% de la misma.
Tiempo de bajada (tf): Tiempo que tarda la transición (la “rampa”) de la onda cuadrada cuando pasa desde el 90% de la rampa hasta el 10% de la misma.
Tphl: Tiempo de respuesta en el cual la onda cuadrada de salida pasa de nivel alto a nivel bajo; este tiempo se toma con respecto al 50% de las rampas de entrada y salida
Tplh: Tiempo de respuesta en el cual la onda cuadrada de salida pasa de nivel bajo a nivel alto; este tiempo se toma con respecto al 50% de las rampas de entrada y salida.
Flanco de bajada, TSN, flanco negativo
Flanco de subida, TSP, flanco positivo
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Propagación de Tiempo en Compuertas
• Tiempo de subida (tr): Tiempo que tarda la transición (la “rampa”) de la onda cuadrada cuando pasa desde el 10% de la rampa hasta el 90% de la misma (t3-t1).
• Tiempo de bajada (tf): Tiempo que tarda la transición (la “rampa”) de la onda cuadrada cuando pasa desde el 90% de la rampa hasta el 10% de la misma (t7-t5).
• Tphl: Tiempo de respuesta en el cual la onda cuadrada de salida pasa de nivel alto a nivel bajo; este tiempo se toma con respecto al 50% de las rampas de entrada y salida (t4-t2).
• Tplh: Tiempo de respuesta en el cual la onda cuadrada de salida pasa de nivel bajo a nivel alto; este tiempo se toma con respecto al 50% de las rampas de entrada y salida (t8-t6).
05/01/2010 Prof. Ángel Olivier
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Futuro de las Familias Lógicas(tomado de sdyu001z Logic Guide de Texas Instruments)
05/01/2010 Prof. Ángel Olivier
20
Futuro de las Familias Lógicas
05/01/2010 Prof. Ángel Olivier
21
Encapsulados de las Familias Lógicas de bajo voltaje
05/01/2010 Prof. Ángel Olivier
22
Encapsulados de las Familias Lógicas de bajo voltaje
05/01/2010 Prof. Ángel Olivier
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