实验六 计数器的设计 6.1实验目的1 、学习用集成触发器组成同步和异步计数器并测试其逻辑功能。2 、学习用集成计数器组件组成任意进制计数器的方法并测试其逻辑功能。

6.2 实验内容及步骤

6.2.2 用集成 JK 触发器 74LS112 和四 2 输入与非门 74LS00 组成同步六进制减法计数器：

⑴ CP 加单正脉冲，观察各触发器的输出状态，纪录于表 6-2 中。

表 6-2

计数脉冲 Cp 数

二 进 制 码Q1 Q2 Q0

对应的 十进制数

⑵ CP 接连续脉冲，用示波器观察并对应记录在一个计数周期内， CP 和各输出端的波形。

02012

01021

00

,

,

1

QKQQJ

QKQQJ

KJ

触发器的驱动方程

6.2.3 用中规模集成电路（ 2/5 十进制计数器 74LS90 ）组成 BCD 码九进制加法计数器：

⑴ CPA 接单正脉冲，观察各触发器的输出状态，纪录于表6-4 中。

⑵ CPA 接单正脉冲，输出端 QD QCQB QA 对应接至七段译码/ 驱动电路 CD4511 的输入端 DCBA ，观察数码管的变化。2/5 十进制计数器 74LS90 的管脚图：

14 13 12 11 10 9 8

1 2 3 4 5 6 7

CPA NC QA QD GND QB QC

CPB R01 R02 NC VCC S91 S92

74LS90

图6-1

计数脉冲从 CPA 输入（下降沿有效），QA 与 CPB 相连， QD QCQB QA 输出 ——8421 码十进制计数器R01 、 R02 ：异步清零端（高电平有效）S91 、 S92 ：异步置 9 端（高电平有效）

计 数X L L X

计 数L X X L

计 数L X L X

计 数X L X L

H L L HX X H H

L L L LH H X L

L L L LH H L X

异步复位、置位输入端R01 R02 S91 S92

输 出 端 Q

D QC QB QA

异步十进制计数器 74LS90 功能表