主讲教师 : 雷鑑铭

主讲教师 : 雷鑑铭

第 8 章　失效机制及版图设计技巧

华中科技大学远程教学 2

课程介绍教材：《模拟电路版图的艺术》 Alan Hasting 编著张为等译电子工业出版社出版 2007 年 4 月

参考书： 1 ．《集成电路掩模设计——基础版图技术》 Christopher Saint 等著周润德、金申美译清华大学出版社出

版 2006 年 1 月2 ．《 VLSI 设计方法与项目实施》邹雪城雷鑑铭等编著科学出版

社出版 2007 年 8 月


课程讲授内容：

第 1 章集成电路版图概论第 2 章电阻及版图第 3 章电容及版图第 4 章电感及版图第 5 章双极晶体管版图第 6 章二极管版图第 7 章 MOS 晶体管版图第 8 章失效机制及版图设计技巧第 9 章版图设计流程及设计方法


8.1.1 　电过应力

电过应力（ EOS ）是指由对器件施加过大电压或电流而引起的失效。版图预防措施可以减小 4 种常见类型 EOS 失效发生的可能性：

静电泄放（ ESD ）电迁徙介质击穿天线效应

8.1 　失效机制


静电泄放（ ESD ）

1 ．静电泄放是由静电引起的一种电过应力形式。通过特殊的测试可测出集成电路对 ESD 的敏感度。常见的 3 种测试结构称为人体模型、机器模型和充电器件模型。

2 ．静电泄放引起几种不同形式的电损坏，包括介质击穿、介质退化和雪崩诱发结漏电。在极端情况中， ESD 放电甚至可以蒸发金属层或粉碎体硅。


电迁徙

1 ．电迁徙是由极高电流密度引起的慢性损耗现象。移动载流子对静止金属原子的影响一起金属的逐渐移位。

2 ．单个晶体（或晶粒）通常相互领接，电迁徙引起金属原子逐渐移出晶粒间界，在相邻晶粒间形成空隙。空隙引起的金属移位会产生小的突出物，称为小丘，或在尖锐点突出，称为“树枝”。

3 ．防护措施：防止电迁徙的第一道防线是改善工艺。现在通常是在铝金属连线中掺入 0.5%~4% 的铜以增强抵抗电迁徙的能力。而纯铜抗电迁徙能力远高于纯铝或掺铜铝。

（设计规则定义了单位宽度的最大允许电流，还规定了允许流过接触和通孔的最大电流。）


介质击穿 1 ．介质击穿是指受过量电压或其他形式的过应力影响的绝缘体退

化或最终失效。现代 CMOS 和 BiCMOS 工艺使用超薄介质层。 2 ．介质击穿涉及一种称为隧穿的过程，即允许载流子字短距离穿越似乎难以逾越的势垒。它分为直接电子隧穿，陷阱助隧穿， Fowler-Nordheim隧穿。

3 ．防护措施：所有不同形式的介质击穿都是由于氧化层或其他薄绝缘层上承受的过强电场造成的，因此，避免过强电场的出现可以起防护作用，但很难精确决定多强的电场会达到过量。制造过程中的不同问题都会减小工艺的栅氧完整性（ GOI ），过压应力测试（ OVST ）可以在器件送达客户之前检测出 GOI缺陷。


天线效应

1 ．天线效应：也叫等离子致损伤，指暴露的导体可以收集能够损坏薄栅介质的电荷的失效机制。

2 ．天线效应会产生场致漏电流，引起强场介质立刻或延迟失效。 3 ．防护措施：任何天线比超过规定值的节点必须返工，采用的具体技术取决与涉及到哪一层。在多硅的例子中，通过插入金属跳线可以减少该比值。

4 ．如果电路中不包含与节点相连的晶体管，则可连接泄露器代替。


8.1.2 　沾污

　干法腐蚀

　可动离子沾污


干法腐蚀

1 ．在潮湿环境中，暴露于离子污染物的铝金属系统会被腐蚀。只需要微量的水就可以进行这种所谓的干法腐蚀。

2 ．影响：水本身不会腐蚀铝，但许多溶于水的离子物质可形成腐蚀性溶液。

3 ．防护措施：在保护层上采取一些措施可以降低影响。


可动离子玷污

1 ．碱金属即使在室温下仍然可以在二氧化硅中自由移动，其中，钠离子是最常见的一种。

2 ．影响：可动离子玷污会引起参数漂移，最明显的是 MOS 晶体管的阀值电压。下图中，图 A显示了制造过程中被钠离子玷污的NMOS 晶体管的栅氧化层。图 B显示了在正的栅偏压下工作了一段时间的同样的栅介质。


3 ．防护措施

更纯净的化学试剂和更先进的工艺技术掺磷划封，如下图所示：


8.1.3 　表面效应

热载流子注入齐纳蠕变雪崩诱发 β衰减负偏置温度不稳定性寄生沟道和电荷分散


热载流子注入

1 ．如果在硅表面附近有强电场，那么部分由强场产生的热载流子据具有足够的能量进入氧化层，这种机制称为热载流子注入。

2 ．影响：它可引起 MOS 晶体管的严重看靠性问题。 3 ．防护措施：重新设计受影响器件、选择器件的工作条件、改变

器件的尺寸减小阀值电压漂移。


齐纳蠕变 1 ．尽管热载流子注入与 MOS 晶体管相关，然而在齐纳二极管和双极

型晶体管中也会发生同样的过程，其内在机制大体相同。工作过程中，雪崩电压缓慢升高的现象称为齐纳蠕变。

2 ．通过齐纳蠕变经典模型简图说明齐纳蠕变的影响：

3 ．防护措施：场板（ field plate ）是稳定表面齐纳管的一种方法，应用于发射结齐纳管的发射场板如图所示：


雪崩诱发 β衰减

1 ．双极型晶体管的发射结雪崩会显著地减少其 β值。

2 ．影响：雪崩诱发 β衰减在集电极电流较小时会引起 β 减　　小，但在中等或大集电极电流的情况下对 β值没有明显影响。

3 ．防护措施：增大掺杂、减小器件发射结反偏电压额定值、 ESD箝位保护


负偏置温度不稳定性

1 ．定义：当栅极相对源极和背栅负偏时，该机制引起阀值电压的逐渐漂移，高温会加剧该过程。

2 ．影响：当 PMOS 晶体管的栅极相对硅来说为负偏时，将产生负偏置温度

不稳定性。当 PMOS 晶体管的栅极相对硅来说为正偏时，将产生正偏置温度

不稳定性。3 ．防护措施：实践中通过改进的操作技术减小栅氧化层在潮湿空气

中的暴露时间，可以减少负偏置温度不稳定性，而正偏置温度不稳定性不会引起太多问题，通过简单的电路调整可以避免。


寄生沟道和电荷分散1 ．任何位于硅表面之上的导体都可能诱生寄生沟道。当有了合适的源区和漏区时，即使没有导体作为栅极，沟道也能形成。这种沟道形成的潜在机制称为电荷分散。

2 ．影响：引起模拟电路的参数漂移

3. 防护措施：通过在所有隔离区内设置基区抑制 NMOS沟道的形成。 CMOS 工艺使用沟道终止来提高厚场阈值。设置场板可提供防止寄生沟道形成和电荷分散效应的全面保护。


8.1.4 　寄生效应

　衬底去偏置　少子注入　衬底效应


衬底去偏置

1 ．足量的去偏置可能引起一个或多个隔离结正偏，并向电路中注入少子。

2 ．防护措施：集成电路应尽可能少地向衬底注入电流、对衬底接触的精确要求。

3 ．工艺方案：标准双极工艺采用轻掺杂衬底和重掺杂隔离区； CMOS和 BiCMOS 工艺采用重掺杂衬底和轻掺杂外延层。


少子注入

1 ．耗尽区建立的电场排斥多子，但是不能阻止少子流动。如果所有隔离结都正偏，就会向隔离区注入少子。

2 ．影响：少子注入会引起电路闩锁。阻止 CMOS闩锁的最明显方法是减少其中一支或两寄生晶体管的 β值。

3 ．防护措施（衬底注入）：消除引起问题的正偏结、增大器件间距、增大掺杂浓度、提供替代的集电极来除去不希望的少数载流子。

4 ．防护措施（交叉注入）：收集空穴环、采用一种称为 P 型棒的少子保护环。


衬底效应

1 ．定义：衬底和表面硅之间的电位差产生了可以使表面硅底部耗尽或增强的电场，这种效应称为衬底效应。

2 ．穿电压、引起意外的参数变化

3 ．防护措施：通过建立可靠的衬底连接来消除，利用线框穿过所谓的背部接触制作接触。


8.1.5 　小结




8.2.1 　引言• 加工过程中的非理想因素

– 制版光刻的分辨率问题– 多层版的套准问题– 表面不平整问题– 流水中的扩散和刻蚀问题– 梯度效应

• 解决办法– 厂家提供的设计规则 (topological design rule) ，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循

– 设计者的设计准则 (‘rule’ for performance) ，用以提高电路的某些性能，如匹配，抗干扰，速度等

8.2 　版图设计技巧


8.2.2 　设计规则

基本定义 (Definition)

Width Space

Space

Enclosure

ExtensionExtension

Overlap

1 ．请记住这些名称的定义2 ．后面所介绍的 layout rules 必须熟记，在画 layout 时须遵守这些规则。


0.6um DPDM CMOS 工艺设计规则

N-well activeP+ implant N+ implant

poly1metal1contact

via metal2

poly2

版图的层定义

High Resistor


设计规则Nwell

符号尺寸含义1.a 3.0 阱的最小宽度

1.b 4.8 不同电位阱的阱间距

1.c 1.5 相同电位阱的阱间距

P+ Active

P+ N+

N+ Active

ae

c

df

b

g


设计规则Nwell

P+ Active

P+ N+

N+ Active

ae

c

df

b

g

符号尺寸

含义

1.d 0.4 阱对其中 N+有源区最小覆盖

1.e 1.8 阱外 N+有源区距阱最小间距

1.f 1.8 阱对其中 P+有源区最小覆盖1.g 0.4 阱外 P+有源区距阱最小间距


设计规则active

符号尺寸含义

2.a 0.6 用于互连的有源区最小宽度

2.b 0.75 最小沟道宽度

2.c 1.2 有源区最小间距

N+

P+ N+

N+P+b

bc.2

c.4c.3

c.1

a a


设计规则poly1

符号尺寸含义4.a 0.6 用于互连的 poly1 最小宽度

4.b 0.75 Poly1 最小间距

4.c 0.6 最小 NMOS沟道长度

4.d 0.6 最小 PMOS沟道长度

N+ P+

e e

g gb bc

ab

d

f f

可做MOS 晶体管栅极、导线、 poly-poly 电容的下极板

可做MOS 晶体管栅极、导线、 poly-poly 电容的下极板


设计规则poly1

符号尺寸含义4.e 0.6 硅栅最小出头量

4.f 0.5 硅栅与有源区最小内间距

4.g 0.3 场区 poly1 与有源区最小内间距

N+ P+

e e

g gb bc

ab

d

f f

可做MOS 晶体管栅极、导线、poly-poly 电容的下极板可做MOS 晶体管栅极、导线、poly-poly 电容的下极板


设计规则High Resistor

符号尺寸含义5.a 2.0 高阻最小宽度

5.b 1.0 高阻最小间距5.c 1.0 高阻对 poly2 的最小覆盖

5.d 1.0 高阻与 poly2 的间距

在 Poly2上定义高阻区在 Poly2上定义高阻区

a

bcd/f

fe

h


设计规则High Resistor

符号尺寸

含义

5.e 0.6 高阻与 poly2 电阻接触孔间距

5.f 0.8 高阻与低阻 poly2 电阻的间距

5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与 poly1 电阻的间距

其上禁止布线

高阻层定义电阻长度

Poly2 定义电阻宽度

其上禁止布线

高阻层定义电阻长度

Poly2 定义电阻宽度

a

bcd/f

fe

h


设计规则poly2

符号尺寸含义6.a 1.2 poly2做电容时的最小宽度6.b 1.0 poly2做电容时的最小间距6.c 0.5

3.2

Poly2 与有源区的最小间距做关键电容时的间距

6.d 1.5 电容底板对顶板的最小覆盖6.e 0.8 电容 Poly2 对接触孔最小覆

盖6.f - Poly2 不能在有源区上6.g - Poly2 不能跨过 poly1边沿

可做多晶连线、多晶电阻和 poly-poly 电容的上极板可做多晶连线、多晶电阻和 poly-poly 电容的上极板

a

bc

d

e

i

j


设计规则poly2

符号尺寸含义6.h 0.8 poly2做导线时的最小宽度6.i 1.0 poly2做电阻时的最小间距6.j 1.0 Poly2 电阻之间的最小间距6.k - Poly2 不能用做栅6.l 0.5 电阻 Poly2 对接触孔最小覆

盖6.m - 除做电容外， Poly2 不能与

poly1重叠

可做多晶连线、多晶电阻和 poly-poly 电容的上极板可做多晶连线、多晶电阻和 poly-poly 电容的上极板

a

bc

d

e

i

j


设计规则implant

符号尺寸含义8.a 0.9 注入区最小宽度

8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围

8.d 0.6 注入区与有源区最小间距

N+a

b c d

f

E

H


设计规则implant

符号尺寸含义8.E 0.75 N+(P+)注入区与 P+(N+)栅

间距8.f 0.75 N+(P+)注入区与 N+(P+)栅

间距8.H 0 注入区对有源区最小覆盖

（定义 butting contact ）

N+a

b c d

f

E

H


设计规则contact

符号尺寸含义10.a .6*.6 接触孔最小面积

10.a.1 .6*1.6 N+/P+ butting contact面积

10.b 0.7 接触孔间距

a

a

b

cd

e

f

g

g

c.3

a.1

定义为金属 1 与扩散区、多晶 1 、多晶 2 的所有连接！

定义为金属 1 与扩散区、多晶 1 、多晶 2 的所有连接！


设计规则contact

符号尺寸含义10.c

(d, e)

0.4 有源区 ,

Poly1, Poly2 对最小孔最小覆盖10.c.3 0.8 有源区对 butting contact 最小

覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距

a

a

b

cd

e

f

g

g

c.3

a.1


设计规则metal1

符号尺寸含义11.a 0.9 金属 1 最小宽度

11.b 0.8 金属 1 最小间距11.c.1 0.3 金属 1 对最小接触孔的最小覆盖11.c.2 0.6 金属 1 对 butting contact 的最小

覆盖- 1.5mA

/um最大电流密度

- - 禁止并行金属线 90 度拐角，用135 度拐角代替

a

b c.1 c.2

c.2


设计规则via

符号尺寸含义12.a .7*.7 过孔最小面积

12.b 0.8 过孔间距

12.d~f - 接触孔、 poly-poly 电容和栅上不能打过孔

12.g 0.4 金属 1 对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 0.5 Poly 与有源区对过孔的最小

间距或覆盖12.k 1.5mA 单个过孔的最大电流

abg

h

h

定义为两层金属之间的连接孔定义为两层金属之间的连接孔


设计规则metal2

符号尺寸含义13.a 0.9 金属 2 最小宽度13.b(

e)0.8 金属 2 最小间距

13.c 0.4 金属 2 对过孔的最小覆盖13.d 1.5 宽金属 2 与金属 2 的最小间距13.f - 禁止并行金属线 90 度拐角，

用 135 度拐角代替13.h 1.5m

A/um最大电流密度

a

b

c

d

de

Width>10um

可用于电源线、地线、总线、时钟线及各种低阻连接

可用于电源线、地线、总线、时钟线及各种低阻连接


设计规则power supply line

符号尺寸含义17.a 20.0 金属 2 最小宽度17.b 300.0 金属 2 最小长度

- - Slot 规则见工艺文档

由于应力释放原则，在大晶片上会存在与大宽度金属总线相关的可靠性问题。表现在裂痕会沿着晶片的边缘或转角处蔓延

current

current

a

b

slot

metal

缝隙用于宽度任何大于20m ，长度大于 300m 的金属线。缝隙与电流方向平行


设计规则高阻多晶电阻

R=R□•(L-Ld)/(W-Wd)

R□=996欧姆

Ld = 1.443u

Wd = 0.162u

温度系数： -3.04E-03/ 度

电压系数： -4.36E-03/V

1.0

1.0

WL

0.40.6

1.0

1.0/0.8

1.0

Poly1 Resistor

0.3


设计规则Poly-Poly 电容

1.2

1.0 1.5

0.8

1.8

0.4

1.2

2.0

0.3

W

L

C=0.7*W*L fF

1.5

0.75 0.7

0.7

温度系数： 2.1E-05/ 度

电压系数： -7.7E-05/V

0.6


8.2.3 　版图设计准则 (‘Rule’ for performance)

• 匹配• 抗干扰• 寄生的优化• 可靠性


1. 　匹配设计

• 失配的原因– 随机失配：尺寸、掺杂、氧化层厚度等影响元件值的参量的微观波动 (fluctuation)

• 随机失配可通过选择合适的元件值和尺寸来减小– 系统失配：工艺偏差，接触孔电阻，扩散区相互影响，机械压力，温度梯度等

• 系统失配可通过版图设计技术来降低


• 随机统计波动 (Fluctuations)

– 周围波动 (peripheral fluctuations)

• 发生在元件的边沿• 失配随周长的增大而减小

– 区域波动 (areal fluctuations)

• 发生在元件所覆盖的区域• 失配随面积的增大而减小


• 系统失配 – 工艺偏差 (Process Bias)

• 在制版、刻蚀、扩散、注入等过程中的几何收缩和扩张，所导致的尺寸误差

– 接触孔电阻• 对不同长度的电阻来说，该电阻所占的分额不同

– 多晶硅刻蚀率的变化 (Variations in Polysilicon Etch Rate)• 刻蚀速率与刻蚀窗的大小有关，导致隔离大的多晶宽度小

于隔离小的多晶宽度– 扩散区相互影响

• 同类型扩散区相邻则相互增强，异类型相邻则相互减弱– 梯度效应

• 压力、温度、氧化层厚度的梯度问题，元件间的差异取决于梯度和距离

均与周围环境有关


• 系统失配例子 ——电阻– 电阻设计值之为 2 ： 1

– 由于 poly2刻蚀速度的偏差，假设其宽度偏差为 0.1u ，则会带来约2.4% 的失配

– 接触孔和接头处的 poly 电阻，将会带来约 1.2% 的失配；对于小电阻，失配会变大

2u

5u

4u

15Ω

R=R□•(Leff)/(Weff)

R□=996欧姆

Wp = 0.1u


• 系统失配例子 ——电容

20um

20um 10u

m

10um

假设对 poly2 的刻蚀工艺偏差是 0.1um ，两个电容的面积分别是(10.1)2 和 (20.1)2 ，则系统失配约为 1.1%


• 降低系统失配的方法– 元件单元整数比

• 降低工艺偏差和欧姆接触电阻的影响– 加 dummy元件

• 保证周围环境的对称– 匹配元件间距离尽量接近– 公用重心设计 (common-centroid)

• 减小梯度效应– 匹配元件与其他元件保持一定距离

• 减小扩散区的相互影响


• 降低系统失配的例子– 加 dummy 的电阻匹配

Dummy元件宽度可以小一些

悬空会带来静电积累！


• 降低系统失配的例子– 一维公用重心设计– 二维公用重心设计


• 降低系统失配的例子– 单元整数比 (R1:R2=1:1.5)

– 均匀分布和公用重心– Dymmy元件

R1

R2

R1R2

R2R1

R1 R2

dummy

dummy


• 降低系统失配的例子– 单元整数比 (8:1)

– 加 dummy元件– 公用重心布局– 问题：布线困难，布线寄生电容

影响精度

C1 C2


• 降低系统失配的例子– 方向一致– 加 dummy保证周围环境对称

M1M2 M1 M2D S D S

M1 M2D S D SD S D Sdummy dummy

D, S 不再对称！


• 降低系统失配的例子– 加 dummy保证多晶刻蚀速率一致

M1 M2 M3 M1 M2 M3dummy dummy

多晶刻蚀速率不一致多晶刻蚀速率一致


• 降低系统失配的例子– 加 dummy导线保持环境对称– 公用重心以减小梯度效应

不对称互为镜像


• 降低系统失配的例子– 叉指结构– 交叉耦合结构

D1 D2

S

1 2 2dummy dummy1

D1 S D2 S D1

共同点：对梯度效应和倾斜注入不敏感

2 1

D2 S D1

1 2

D1 S D2


• 降低系统失配的例子– 匹配晶体管与其他晶体管保持相当距离，以免引起背栅掺杂浓

度的变化，导致阈值电压和跨导的变化

ddd

d

d

d > 2倍阱深！


8.2.4 　抗干扰设计

• 数模混合电路的版图布局• 屏蔽• 滤波


• 数模混合集成电路中的版图布局– 模拟和数字电源地的分离– 模拟电路和数字电路、模拟总线和数字总线尽量分开而不交叉混合

– 根据各模拟单元的重要程度，决定其与数字部分的间距的大小次序

Ana

log

Pow

er

Dig

ital P

ower

Digital Analog


• 电容的屏蔽

电路中的高阻接点接上极板，以减小寄生和屏蔽干扰；电容下面用接地的阱来屏蔽衬底噪声CAP

此地应为“干净”地！可独立接出，不与其他电路共享


• 敏感信号线的屏蔽

增大线间距

周围放置地线


• 敏感信号线的屏蔽

包围屏蔽

缺点：

到地的寄生电容较大；

加大了布线的难度


• 敏感电路的屏蔽– 用接地的保护环 (guard ring)

– 保护环应接“干净”的地– N阱较深，接地后可用来做隔离

Pdiff

Nwell


• 加滤波电容– 电源线上和版图空余地方可填

加 MOS 电容进行电源滤波– 对模拟电路中的偏置电压和参

考电压加多晶电容进行滤波

偏置参考


• 加滤波电容– 电源线上和版图空余地方可填

加 MOS 电容进行电源滤波– 对模拟电路中的偏置电压和参

考电压加多晶电容进行滤波

P-P CAP

MOS CAP


8.2.5 　寄生优化设计

• 寄生电阻和电容会带来噪声、降低速度、增加功耗等效应• 降低关键路径上的寄生，如放大器输入端上的寄生电阻（主要是多晶

硅电阻）• 降低关键节点的寄生，如高阻节点和活性较大的节点上的寄生电容


• 晶体管的寄生优化– 尽量减小多晶做导线的长度– 通过两边接栅可优化栅极串联寄生电阻– 通过梳状折叠可同时优化栅极电阻和漏极寄生电容

D

D

D


• 大尺寸晶体管的版图

梳状折叠


• 晶体管漏极寄生电容优化– 漏极一般接高阻节点或活性较大的节点– 主要指漏极扩散区面积的优化– 指标：漏极面积 SD 与有效栅宽 We之比，越小越好

D

W1

Qd

D

W2

Qd

D

Qd

Qd

21

d

e

D Q

W

S

32

2

2

d

d

d

e

D Q

W

QQ

W

S

43

d

e

D Q

W

S


• 晶体管漏极寄生电容优化举例– ROM 位线上接有大量晶体管的漏极， ROM 的位线电压建立速度受到寄生电容限制

地址

位线


• Contact, via 与其它层的连接– Contact 和 via 与其它层连接时存在接触电阻和电流密度问题– 一般采用多个最小孔并联的方法来减小电阻和提高可通过电

流– 对于大面积的非金属层，接触孔的分布要均匀

晶体管电源线电容


8.2.6 　可靠性设计

• 避免天线效应• 防止 Latch-Up

• 静电放电 ESD保护


• 避免天线效应– 天线效应：

• 当大面积的金属 1直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。

• 大面积的多晶硅也有可能出现天线效应


• 避免天线效应– 避免措施：

• 减小连接栅的多晶和金属 1面积，令其在所接栅面积的100倍以下；

• 采用第二层金属过渡。


• Latch-Up 效应– 在 N 阱 CMOS 电路中，存在寄生 pnp 和 npn 晶体管，以及

N阱和衬底寄生电阻– 寄生 pnp 、 npn 晶体管，以及它们的基极到电源和地的寄生

电阻，有可能形成正反馈回路– MOS 晶体管漏极的大信号摆动，通过漏极寄生电容向 N阱和衬底灌入电流，形成正反馈回路的触发条件

– 若正反馈回路的回路增益大于一，则有可能被触发而导致latch-up ，从电源汲取大电流

Nwell


• Latch-Up 效应– 多发生在大的数字输出 Buffer （反相器）– 解决办法：令环路增益小于 1– 对于版图设计来说，应增加 N阱和衬底接触孔的数量和减小它们之间的距离，以降低 N阱和衬底带电源和地的寄生电阻

– 对于上华工艺， N阱和衬底接触孔间的距离不得大于 36um


• 静电放电 ESD保护– ESD ： Electrostatic Discharge

– 人体或其他机械运动所积累的静电电压远远超过 MOS 晶体管的栅击穿电压

– 集成电路需具备 ESD保护电路– HBM （ human body model) 是一种常用的测试集成电路抗静

电能力的电路

2kV Device Under Test

人体模型


• 静电放电 ESD保护– 集成电路中接到MOS 晶体管栅极的 PIN更需 ESD保护，一般为输入 PIN；而接到扩散区的 PIN 相对不易受 ESD 损坏，一般为输出 PIN

VoVo

N＋N＋

N＋N＋

P＋P＋P＋P＋

VDDVDD Gnd Gnd ViVi

P＋P＋N＋N＋

NwellNwellP-SubtrateP-Subtrate

VDD

Vo

数字 Buffer 的剖面结构


• 静电放电 ESD保护– 输入 PIN 的 ESD保护电路– 目标：保证连接到核心电路的 I 点电压低于栅氧击穿电压– D1 ， D2 的面积要大，以吸收大部分的电流，构成第一级保护– Rs 的典型值从几百 ~ 几千欧姆，一般为多晶导线电阻或扩散区电阻，宽

度要大一些，以免被大电流烧坏– D3 ， D4 与 Rs 一起构成第二级保护，面积可以小一些

VDD

D1

D2

D3

D4

RS

ESD保护电路

I


• 静电放电 ESD保护– 输入 ESD保护电路会带来寄生效应，可能会影响输入信号的带

宽和增加热噪声• 串联保护电阻• 保护二极管的 PN节电容

– 对于某些输出 Buffer比较小的输出 PIN ，也可采用上述 ESD保护电路，不过串联电阻可减小至 50~500欧姆


一个简单的输入 PAD版图（参考）

焊盘结构

p1m1m2

RsD4

D2

焊盘


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主讲教师 : 雷鑑铭