3次元NANDメモリ　　　

田村　陵大　廣安 知之　山本 詩子　　　

2014年 4月 19日　　　

IS Report No. 　　　

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System Labratry　　

Abstract

スマートフォンやパソコン，USBメモリなど，様々な機器の記憶媒体として活躍しているNAND型

フラッシュメモリであるが，近年大容量化が停滞している．コストを下げつつ，記憶容量を増やすた

めに，次世代の 3次元NAND型フラッシュメモリが注目を集めている．そのような状況の中で，日

本の東芝が考案したメモリの３次元化技術（BiCS技術）による，BiCSフラッシュメモリのサンプ

ル品の製造，発表会が 2014年上半期に予定されている．早ければ，今年から 3次元NAND型フラッ

シュメモリが市場に出回ることになる．

目 次

第 1章 はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 2章 半導体不揮発性メモリ . . . . . . . . . . . . . . . . . . . . . . . 3

第 3章 2次元NANDメモリ . . . . . . . . . . . . . . . . . . . . . . . 4

3.1 2次元NANDメモリの進歩 . . . . . . . . . . . . . . . . . . . . . 4

3.2 2次元NANDメモリの基本的メカニズム . . . . . . . . . . . . . . . . 4

3.2.1 2次元NANDメモリの構造と記憶 . . . . . . . . . . . . . . . . . 4

3.2.2 NANDメモリの動作 . . . . . . . . . . . . . . . . . . . . . . . 5

3.3 平面構造の大容量化技術 . . . . . . . . . . . . . . . . . . . . . . 7

3.3.1 多値化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

3.3.2 微細化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

3.4 2次元NANDメモリの技術低迷 . . . . . . . . . . . . . . . . . . . 7

第 4章 3次元構造のメモリ . . . . . . . . . . . . . . . . . . . . . . . . 8

4.1 3次元化技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

4.2 BiCS技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

4.2.1 BiCS技術によるメモリセルアレイの製造. . . . . . . . . . . . . . . 8

4.2.2 BiCSメモリセル構造と保存 . . . . . . . . . . . . . . . . . . . . 8

4.2.3 BiCS技術の特徴 . . . . . . . . . . . . . . . . . . . . . . . . 9

4.3 BiCSフラッシュメモリ . . . . . . . . . . . . . . . . . . . . . . 10

4.3.1 BiCSフラッシュメモリの立体構造 . . . . . . . . . . . . . . . . . 10

4.3.2 メモリ動作 . . . . . . . . . . . . . . . . . . . . . . . . . . 11

4.3.3 BiCSの問題点 . . . . . . . . . . . . . . . . . . . . . . . . . 12

4.4 BiCS問題点の解決策 . . . . . . . . . . . . . . . . . . . . . . . 13

4.4.1 p-BiCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

4.4.2 側壁シリサイド化技術 . . . . . . . . . . . . . . . . . . . . . . 13

第 5章 今後の課題と将来の展望 . . . . . . . . . . . . . . . . . . . . . . 15

第 6章 まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

第 1章 はじめに

NAND型フラッシュメモリは，日本の東芝が開発して以来，市場が急激に大きくなっている．それ

に伴い，メモリの記憶容量の増加と価格の低下が進んでいった．しかし近年では，記憶容量の増加が

低迷し始めている．そのような状況を打破するため，立体構造のNAND型フラッシュメモリの開発

が進められている．本稿では，現在主流となっている 2次元NAND型フラッシュメモリの歴史と構

造について述べ，これから普及していくことが予想される，3次元 NAND型フラッシュメモリと比

較していく．

2

第 2章 半導体不揮発性メモリ

NAND型フラッシュメモリ（以下，NANDメモリと略記）は，半導体不揮発性メモリ（Semiconductor

non-volatile memory）の一種である．そのため，まずは半導体不揮発性メモリについて述べる．「不揮

発性」とは，電源を切っても保存したデータを保持できる，という性質のことである．半導体不揮発性

メモリは，種類が豊富にあり，メモリ自体の構造や使用用途によってメモリの分類が可能である．Fig.

2.1のように，半導体不揮発性メモリを大きく分類すると，MROM（ Mask Read Only Memory），

PROM（Programmable Read Only Memory），UV-EPROM（Ultra-Violet Programmable Read

Only Memory），EEPROM（Electrically Erasable and Programmable Read Only Memory）のよ

うに分けることができる．EEPROMは，ビット毎に電気的消去および書き込み可能なConventional

EEPROMと，一括で電気的消去および書き込み可能な Flash EEPROM（以下，フラッシュメモリ

と記載）に大別される．フラッシュメモリのメモリセル構造は多様であり，NOR型とNAND型があ

る．したがって，このフラッシュメモリにNANDメモリが分類される．また，NANDメモリは，メ

モリのアクセス方法が順次アクセス（シーケンシャルアクセス）方式であるため，SAM（Sequential

Access Memory）とも呼ばれる場合がある 1) ．

Semiconductor non-volatile memory

UV-PROM

MROM

EEPROM Conventional EEPROM

Flash EEPROM

NAND Type

NOR Type

Fig. 2.1 半導体不揮発性メモリの分類（自作）

3

第 3章 2次元NANDメモリ

3.1 2次元NANDメモリの進歩

NANDメモリは，1987年に東芝に在籍していた舛岡富士雄氏によって発明されてから，数十年の

間に飛躍的な成長を遂げている．NANDメモリの大きな特徴は，不揮発性メモリであるということ，

他のフラッシュメモリに比べて回路規模が小さいことや，消費電力が小さいこと，書き込み動作や消

去動作を高速に行えることである．一方，バイト単位の書き換え動作は行うことができないという

欠点がある．現在では，部品の小型化や機械加工の正確性の向上により，大容量で低価格なものが数

多く登場しており，そして，NANDメモリは様々な製品に組み込まれている．例えば，SDカードや

USBメモリ，WALKMANを代表とするデジタルオーディオプレイヤー，デジタルビデオカメラの保

存メモリ，HDD（Hard disc drive）に代わるストレージデバイスの SSD（Solid state drive）の記憶

装置など身の回りの多くのものに利用されている．

NANDメモリの進歩には 2つの大きな理由がある．一つは，現代の仕様の NANDメモリが 1990

年代前半に登場し，1990年代半ばからDSC（デジタルスチルカメラ）1 が急速に普及したことで，最

初の大市場となった.そこから 15年以上が経過し，フラッシュメモリを応用したストレージ市場が多

様化し，拡大進行している．先ほど例で挙げたデジタルオーディオプレイヤーなどへの，応用分野の

拡大がNANDメモリの低コスト化を後押しした. また，NANDメモリの低コスト化が新たな市場に

貢献する循環が生じている. この循環が，NANDメモリの目覚ましい進歩を促した理由の一つであ

ると考えられる 2) .

もう一つの理由として，数十ナノメートル単位の精密な加工技術の開発が考えられる. この技術に

より，NANDメモリの小型化，記憶容量の増量が可能になり，様々なデバイスに組み込み，応用させ

ることができるようになった技術的な面も関与していると考えられる 1, 2) .

3.2 2次元NANDメモリの基本的メカニズム

3.2.1 2次元NANDメモリの構造と記憶

NANDメモリのメモリチップは，膨大な量の「メモリセル」と呼ばれる素子からできている．「メモ

リセル」は，ワード線 2とビット線 3の交点に位置し，制御ゲートとシリコン基板との間に浮遊ゲート

を設けた二重ゲート構造から成るMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）4である．なお，メモリセルを駆動するのに必要な導線を複数のメモリセルで共有している．この構

造が原因で，バイト単位での書き込みや消去が困難である 1) ．

浮遊ゲートは絶縁膜であるシリコン酸化膜で周囲を覆われている（Fig. 3.1）．ただし，浮遊ゲー

トとシリコン基板の間は他のところと比較して薄くなっている．浮遊ゲート内に入っている電子は通

1主に静止画を撮影することを目的としたデジタルカメラ.デジタルビデオカメラとは区別される.2メモリセルを選択するための信号線のこと．3メモリセルに対する書き込みや読み込みのためのデータ転送線のこと．4電界効果トランジスタの一種．電圧による電流制御，電気信号増幅とスイッチング動作を行う．

4

3.22次元NANDメモリの基本的メカニズム 第 3 章 2次元NANDメモリ

常状態では外に出ることはなく，また，新たに電子が入ることもないので，電源を切っても記憶した

情報は保存されたままになる．これによって，NANDメモリの特徴である不揮発性が実現されるの

である．

シリコン基板

制御ゲート絶縁膜

浮遊ゲート

Fig. 3.1 メモリセルの構造（参考文献 1) より自作）

データを記憶するメカニズムは，浮遊ゲート内の電子の有無で制御している．浮遊ゲート内に電子

が存在しない状態（論理的“ 0の状態”）を Fig. 3.2(a)，電子が存在する状態（論理的“ 1”の状態）

を Fig. 3.2(b)に示している．浮遊ゲートの周囲は絶縁膜で覆われているため，自然状態では電子が

浮遊ゲートから抜け出すことも，浮遊ゲートに侵入してくることも無い．また，NANDメモリの浮

遊ゲートでは，一度書き込まれたデータは 10年以上保存可能である 1) ．

－ －

制御ゲート

浮遊ゲート

シリコン基板

電⼦

(a) 論理的“ 0”の状態

－ －

制御ゲート

浮遊ゲート

シリコン基板

電⼦

(b) 論理的“ 1”の状態

Fig. 3.2 メモリセルのデータ保持メカニズム（参考文献 1) より自作）

3.2.2 NANDメモリの動作

NAND メモリの特徴の一つである，データの書き込みと消去は，共に同様の動作で行われてい

る．その動作とは，シリコン基板の n型間に電流を流すことで，シリコン基板と浮遊ゲートの間に

Fowler-Nordheim Tunnelingと呼ばれるトンネル現象 5が生じ，シリコン基板と浮遊ゲートの間にFN

（Fowler Nordheim）電流が流れる．それによって，シリコン基板と浮遊ゲート間の電子が移動する

ことで，データの書き込みと消去を行う．したがって，メモリセルに関してのみ考えれば，原理的に

は書き込み，及び消去動作を行うために必要な電流はFN電流だけであり，消費電力は非常に小さい．

このため，同時に大量のデータの書き込みを行ったとしても，消費電力の増加はほとんどない．

NANDメモリが保存したデータを読み込む時，選択したメモリセル列に一定の電流を流す．論理

的“ 0”（電子が浮遊ゲートに無い場合）では，シリコン基板に電子が多いため，シリコン基板の抵抗5障壁構造に電子が入射した時，確率的に電子が透過存在する現象のこと．

5

3.22次元NANDメモリの基本的メカニズム 第 3 章 2次元NANDメモリ

値は低くくなる．したがって，制御ゲートにかかる電圧も小さくなり，この電圧が指定したしきい値

（約 1V）程度になった時，論理的“ 0”を読み込む（Fig. 3.3(a)）．論理的“ 1”（電子が浮遊ゲートに

ある場合）も同様に，シリコン基板に一定の電流を流す．しかし，シリコン基板の一部の電子が浮遊

ゲートに隔離されているため，シリコン基板の抵抗値が高くなる．先ほどとは逆に，制御ゲートにか

かる電圧は大きくなり，指定したしきい値（約 5V）よりも電圧が大きくなった時，論理的“ 1”とし

てデータが読み込まれる（Fig. 3.3(b)）．

－ －

制御ゲート

（低電圧）

浮遊ゲート

電流（⼀定）

電⼦

シリコン基板

（低抵抗）

(a) 論理的“ 0”の場合

－ －

制御ゲート

（⾼電圧）

電⼦

電流（⼀定）シリコン基板

（⾼抵抗）

浮遊ゲート

(b) 論理的“ 1”の場合

Fig. 3.3 読み込み動作（参考文献 1) より自作）

書き込みを行う場合は，Fig. 3.4(a)のように，制御ゲート側の電圧を上げていくと，制御ゲートが

シリコン基板よりも高電位となる．この状態で FN電流を流すと，シリコン基板に存在していた電子

がトンネル効果により，絶縁膜を透過して浮遊ゲートに移動する．一方，消去を行う場合は，書き込

み動作とは反対に，Fig. 3.4(b)のように，シリコン基板側の電圧を上げていき，シリコン基板側を高

電位とする．今度は，浮遊ゲートに存在していた電子が，書き込みの場合と同様に，トンネル効果に

より，浮遊ゲートからシリコン基板へ電子が移動する．このようにして，データの書き込みと消去を

電圧と電流の制御だけで行っているのである 1) ．

－ －

High Voltage

Ground

－ －

制御ゲート

浮遊ゲート

シリコン基板

(a) 書き込み動作

－ －

Ground

High Voltage

－ －

制御ゲート

浮遊ゲート

シリコン基板

(b) 消去動作

Fig. 3.4 データの書き込みと消去方法（参考文献 1) より自作）

NANDメモリでは，3.2.1で述べたように，メモリセルを駆動させるために必要な配線を複数のメ

モリセルで共有しているため，バイト単位での書き込みや消去が不得手である．このため，データ

の書き込みや読み込みについては，「ページ」と呼ばれる複数のビット単位で行われる．また，消去

6

3.3平面構造の大容量化技術 第 3 章 2次元NANDメモリ

は「ブロック」と呼ばれる「ページ」を複数でひとまとめにした単位で一括に行われる．標準的な

NANDメモリでは，1ページおよそ 2.1kバイト，1ブロックあたり 64ページ（およそ 135kバイト）

となっている．消去はブロック単位で行うことしかできず,また，1動作では上書きできずに消去し

てから書き込みを行う必要がある. そのため，1ページの書き換えでも一度 1ブロック 64ページの内

容を NANDメモリの外部に読み出し，1ブロック消去した後，外部の記憶領域で必要な書き換え加

工処理を行ってから，消去済みブロックに改めて書き戻す動作を行うのである 1, 2) ．

3.3 平面構造の大容量化技術

NANDメモリが利用されている SDカードなどの小型記憶媒体ですら，32Gバイトや 64Gバイト

程度の記憶容量がある．このNANDメモリの大容量化は高度な「多値化」と「微細化」によって成

し遂げられた．

3.3.1 多値化

「多値化」とは，文字通り多くの値をメモリに記憶させる技術である．Fig. 3.2のように，メモリ

セル一つの中の浮遊ゲートに電子が“ある”，“ない”の 2通りの情報を記憶させる事ができる．こ

れは一つのメモリセルに，論理データ的には 1ビットの情報を記憶できることに相当する．ここで，

書き込み時の電圧量を細かく制御することを考えてみる．電圧量を細かく制御して，電子が“多量に

ある”，“通常量ある”，“少量ある”，“ない”のような状態を作り出すと，4通りの情報を記憶でき

る．つまり，一つのメモリセルに論理データ的に 2ビットの情報が記憶できることと同義である．こ

のように，一つのメモリセルに記憶できる容量を増やすことで，同じ素子数を持つメモリの全体とし

ての容量を増やしているのである 1) ．

3.3.2 微細化

メモリチップの中には目に見えない極めて細い配線（10ｎｍ）が大量に存在する．この配線が重

ならないように,配線同士の幅を細かくしていくことで, 同じ面積の中で多く配線を引けるようにし

ている. これによって配線の交わる点であるメモリセルも同様に小さくなり,「微細化」ができる. SD

カードなどは規格の大きさが決まっているので,「微細化」が進めば, それだけ大容量の情報を同じ面

積のままで記憶できるようになる. なお,現在では配線幅が最小 19nmのところまで「微細化」が進

んでいる 1, 3) ．

3.4 2次元NANDメモリの技術低迷

2次元 NANDメモリの進歩を支えてきた「多値化」や「微細化」などの技術が，ここ近年，低迷

期を迎えていた．現在のもの以上の記憶容量の増加を行うためには，さらなる「微細化」が必要不可

欠である．しかし，これ以上の「微細化」は，今後の難易度が非常に高くなることと，必要な加工装

置の価格が高騰することが予想される．このため，「微細化」技術を進めたとしても，NANDメモリ

のビットコスト 6が増加してしまい，NANDメモリの価格高騰が起こると考えらてきた 2, 4, 5) ．

そこで，「微細化」だけに頼らずビットコストを低減し，大容量化を進めることができる 3次元NAND

メモリの製造が考案された．

61ビットあたりの価格

7

第 4章 3次元構造のメモリ

4.1 3次元化技術

以上のような背景があり，世界のメモリ業界が次世代型NANDメモリの開発に取り組み始めた．現

在発表されているNANDメモリの 3次元化技術をまとめる．

1. BiCS（Bit-Cost Scalable Technology）

2. TCAT（Terabit Cell Array Transistor）

3. VG-NAND（Vertical Gate NAND）

4. Simply-stacked NAND

5. 3D FG-NAND w/ESC（3D Floating Gate-NAND with the Extended Sidewall Control Gate）

6. DCSF NAND（Dual Control-Gate with Surrounding Floating-Gate）

この中で，実用化が目前となっている技術が BiCSである．以降はこの BiCS技術を取り上げ，そ

れについて述べていく．

4.2 BiCS技術

4.2.1 BiCS技術によるメモリセルアレイの製造

BiCS技術のメモリセルアレイ（Memory cell array）の製造工程の概念を Fig. 4.1に示す．まず，

Fig. 4.1(a)のように，板状の平板電極と層間絶縁膜を交互に積み重ね，積層構造を形成する．続いて，

Fig. 4.1(b)のように，その積層構造を貫通する孔を一度のフォトリソグラフィ1とRIE（Reactive Ion

Etching）2 によって一括で開ける．そして，その孔の側面にメモリ膜（電荷蓄積膜）を形成したあ

と，柱状電極を埋め込む．このような製造工程において，メモリセルは平板電極と柱状電極の交点に

一括形成される 5) ．

4.2.2 BiCSメモリセル構造と保存

BiCSメモリのメモリセル構造は，従来型と同じように制御ゲートがあるが，柱状電極が制御ゲー

トを貫いている．この柱状電極が従来型のメモリセルのシリコン基板の代わりに電子を引き抜く場

所となっている．そして，BiCSメモリには従来型と大きく異なる箇所がある．それは，データを保

存する場所である．4.2.1で述べたように，BiCSではメモリセルを一括で製造するために，従来用い

ていた浮遊ゲートを取りやめ，電荷蓄積膜（メモリ膜）を用いている．メモリ膜は酸化膜と窒化膜の

2種類の絶縁膜を，制御ゲート側から酸化膜・窒化膜・酸化膜の 3層に重ねて構成されている（Fig.

1感光剤を塗布した物質を部分的に露光することで，回路のパターンを生成する技術．

　主に半導体素子などの製造に用いられる．2ドライエッチングに分類される高精度な微細加工技術の一種．

8

4.2BiCS技術 第 4 章 3次元構造のメモリ

平板電極

(a) 板状電極積層

メモリ膜貫通孔

(b) 貫通孔メモリ膜形成

柱状電極

(c) 柱状電極埋め込み

Fig. 4.1 BiCS技術のメモリセルアレイ製造工程（参考文献 4) より自作）

4.2(b)と Fig. 4.2(c)）．柱状電極側の酸化膜は，制御ゲート側の酸化膜に比べて薄く作られている．

これによって，電子が酸化膜を通りやすくなり，窒化膜に電子が留まるようになっている．この構造

が従来型の浮遊ゲートの代わりになっている．実際の電子の保存方法はFig. 4.3のようになっている．

柱状電極

制御ゲート

（平板電極）

メモリ膜

(a) メモリセル構造

60nm

制御ゲート

窒化膜

酸化膜

柱状電極

(b) メモリセル上面図

柱状電極

酸化膜

窒化膜

制御ゲート

(c) メモリセル断面図

Fig. 4.2 BiCSメモリセル（自作）

4.2.3 BiCS技術の特徴

BiCS技術は以下の点において，他のメモリ 3次元化技術よりも優れている．

• 積層数が増加しても，加工にかかるコストが少ない．

• 積層数が増加しても，周辺回路の面積が小さい．

• 積層数が増加しても，フォトリソグラフィの回数が増えない．

9

4.3BiCSフラッシュメモリ 第 4 章 3次元構造のメモリ

－－

－

－

制御ゲート

窒化膜酸化膜

電⼦

(a) 論理的“ 0”の状態

－

－

－

－

制御ゲート

窒化膜

酸化膜

電⼦

(b) 論理的“ 1”の状態

Fig. 4.3 メモリセルのデータ保持メカニズム（自作）

以上のことから，メモリを立体構造にしても，大容量化しつつビットコストを低減し，製品自体を

コンパクトに仕上げることができる 5) ．

4.3 BiCSフラッシュメモリ

4.3.1 BiCSフラッシュメモリの立体構造

BiCS技術を適用したフラッシュメモリをBiCSフラッシュメモリと呼称する．BiCSフラッシュメモ

リにおいて，4.2.1で述べた，平面電極と柱状電極は，それぞれNANDメモリの制御ゲートとNAND

string 3に対応している．2次元の NANDメモリでは，浮遊ゲートに電荷を蓄積していたが，BiCS

フラッシュメモリにおいては，浮遊ゲートを配置する空間が無いことと，一括加工との親和性により，

平板電極と柱状電極の交点にはメモリ膜が配置されており，膜中の電荷蓄積量で情報を記憶する．

BiCSメモリをNANDメモリとして動作させるため，BiCS技術により製造したメモリセルアレイ

に，上下の選択ゲート，ビット線，及びソース線 4を加える．制御ゲートは上下選択ゲートによって

挟まれ，その構造の上にビット線，下にソース線が配置されている．Fig. 4.4に BiCSメモリの概略

図を示す 5) ．

ビット線

柱状電極

上部選択ゲート

制御ゲート

（平板電極）

下部選択ゲート

ソース線

(a) メモリの立体化 (b) 3次元構造

Fig. 4.4 BiCSフラッシュメモリ（参考文献 4) より自作）

3直列接続されたメモリセルの列のこと．4電源供給のための配線の総称

10

4.3BiCSフラッシュメモリ 第 4 章 3次元構造のメモリ

4.3.2 メモリ動作

BiCSフラッシュメモリも，読み込み動作（Fig. 4.5）と書き込み動作（Fig. 4.6）に関しては，2

次元NANDメモリと同様の電圧印加条件で行うことができる．行選択線の上部選択ゲートと列選択

線のビット線で，1本のNAND stringを選択し，選択したNAND stringの書き込みたい部分の制御

ゲートに電圧をかけ，書き込み動作を行う（Fig. 4.6）．また，読み込み動作も読み込みたいNAND

stringを選択し，柱状電極に電流を流し，各階層の制御ゲートの電圧を読み取り，論理的“ 0”か“ 1”

かを判断する．

－

－

－

－

柱状電極（低抵抗）

制御ゲート（低電圧）

電⼦

電流（⼀定）

酸化膜

窒化膜

(a) 論理的“ 0”の場合

－

－

－

－

制御ゲート（⾼電圧）

電⼦

電流（⼀定）

柱状電極（⾼抵抗）

酸化膜

窒化膜

(b) 論理的“ 1”の場合

Fig. 4.5 BiCSメモリの読み込み動作（自作）

－

－

－

－－－－－

High Voltage

High Voltage

Hig

h V

oltage H

igh V

olta

ge－

－

－

－－－－－

High Voltage

High Voltage

Hig

h V

oltage H

igh V

olta

ge－

－

－

－－－－－

High Voltage

High Voltage

Hig

h V

oltage H

igh V

olta

ge

Fig. 4.6 BiCSメモリの書き込み動作（自作）

消去動作については 2次元NANDメモリとは異なる．その理由として，2次元NANDメモリの場

合は，制御ゲートと基板が直接つながっている．一方，BiCSフラッシュメモリは立体構造であるた

め，制御ゲートと基板が離れている．このため，従来のように基板側の電位を上げ，制御ゲート側の

電位を下げて FN電流を流す方法では，電子を移動させることができないのである．

BiCS フラッシュメモリでは，選択ゲート端のチャネル 5 で生じる GIDL（Gate Induced Drain

Leakage）ホール電流 6によって，制御ゲート下のチャネル電位を上げて消去を行う．Fig. 4.7はGIDL

電流が流れるイメージ図を示す．GIDL電流を生じさせるために，まずソースとドレインの電位を上

げていき，その後少し遅らせて上下選択ゲートの電位を上げる必要がある．つまり，消去を行うため

5半導体中でキャリア（伝導電子とホール）が流れ，制御される部分のこと．6ゲート電極下のドレイン端に高い電界がかかる事により，正孔（ホール）がドレイン側に流れ,電流が流れる現象．

11

4.3BiCSフラッシュメモリ 第 4 章 3次元構造のメモリ

の基本概念は 2次元NANDメモリと同様で，電子を保存しているメモリ膜から電子を引き抜くため

に，シリコン基板の代わりに制御ゲート下の柱状電極の電位を上げる必要がある．そこで Fig. 4.8の

ようにGIDL電流を発生させることで，メモリ膜から電子を抜き出す程度の高電位を得ることができ

る 5, 6) ．

＋

－

上部選択ゲート

下部選択ゲート

制御ゲート

ビット線（ドレイン）

ソース線（ソース）

電流

正孔（ホール）

電⼦

GIDL

Fig. 4.7 GIDL電流の様子（自作）

＋制御ゲート

下部選択

ゲート

⾼

低

電位

①ソース線と

 ビット線の

 電圧上昇

②ホール電流

 発⽣

③制御ゲート下部

 に⾼電位発⽣

ホールGIDL

Fig. 4.8 BiCSフラッシュメモリの消去動作（参考文献 4) より自作）

4.3.3 BiCSの問題点

4.3.1で述べたことが基本的なBiCSフラッシュメモリの立体構造である．しかし，BiCSフラッシュ

メモリの製造には 4つの問題点がある．

1. 熱処理順序による下部選択ゲートのトランジスタ特性の劣化

2. ソース線の構造による抵抗値増加

3. メモリ下部構造を加工中のメモリ膜損傷

4. 不純物を添加した多結晶シリコンの使用による制御ゲート抵抗値増加

12

4.4BiCS問題点の解決策 第 4 章 3次元構造のメモリ

上記で述べた問題点 1から問題点 3が原因で，BiCSフラッシュメモリのメモリセルアレイを大規

模化した場合，データの読み込みが難しくなること，問題点 4によりフラッシュメモリの動作が遅く

なることが判明した 3, 5) ．

4.4 BiCS問題点の解決策

4.4.1 p-BiCS

4.3.3で述べたように，BiCSフラッシュメモリにも改善するべき問題点があった．そこで，東芝が

新たに考案した構造が p-BiCS（pipe-shaped BiCS）である．p-BiCSを用いたフラッシュメモリを

p-BiCSフラッシュメモリと呼称する．

通常のBiCSフラッシュメモリと p-BiCSフラッシュメモリの構造の変更点は，NAND stringの上

端だけに選択ゲートを接続し，隣接するNAND stringの下端同士を水平方向にシリコン柱でパイプ

のように接続する．NAND string下端を接続した部分を，バックゲート電極 7によって，トランジス

タ動作させることで導通させる．そしてNAND stringが接続された選択ゲートの上端は，それぞれ

ビット線とソース線に接続されている．Fig. 4.9に構造のイメージ図を示す．

ビット線

上部選択ゲート

バックゲート

柱状電極

制御ゲート

ソース線

Fig. 4.9 p-BiCSフラッシュメモリ構造（参考文献 3) 自作）

この p-BiCS構造に変更することで，4.3.3で述べた問題点 1～問題点 3を一気に解決することがで

き，メモリセルアレイを大規模化した場合でも，データの読み込みが可能になった．さらに，メモリ

膜に損傷を与えない加工方法となったため，メモリ膜の特性が向上し，一つのセルに 2ビットの情報

を記憶する多値化動作も可能となった．3, 4)

4.4.2 側壁シリサイド化技術

通常，トランジスタなどの半導体素子に用いられるものは，高純度の単結晶シリコンから作られる

シリコンウェハーである．しかしながら，シリコンウェハーは必要なコストが高いことと，加工の難

易度が高いことからBiCSフラッシュメモリには使用されず，代わりに多結晶シリコンが使用されて

いる．多結晶シリコンを用いることで，BiCSフラッシュメモリの製造方法は容易になったが，4.3.3

で述べたように，制御ゲートの抵抗値が増加し，フラッシュメモリの動作が遅くなるという問題が出

てきた．そこで開発された技術が側壁シリサイド化である．

7MOSトランジスタの基板の部分

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4.4BiCS問題点の解決策 第 4 章 3次元構造のメモリ

側壁シリサイド化とは，CVD（Chemical Vapor Deposition）法 8によって，制御ゲートの側壁に

金属膜を堆積させ，熱処理で金属とシリコンを反応させることで，シリサイド 9を形成させる技術で

ある．制御ゲートの側面をシリサイドにすることによって，制御ゲートと柱状電極との抵抗を一桁以

上低下させることに成功した．Fig. 4.10にはシリサイド形成後の p-BiCSの断面のイメージを示して

いる 4) ．

シリサイド

制御ゲート

Fig. 4.10 側壁シリサイド（自作）

8化学気相成長法とも言う．材料ガスを熱やプラズマで分解し，基板表面に堆積させる成膜法．9シリコンと金属の合金．

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第 5章 今後の課題と将来の展望

p-BiCSを用いることで，BiCSで生じていた問題点を解決できた．2014年上半期には東芝から p-BiCS

を用いたフラッシュメモリを試作公開する予定である．早ければ今年中には市場に登場することも予

想される．今後の課題として残るのは，積層数の上限に達した時，さらなる大容量化を行うとなる

と，多値化が必須となる．しかし，現段階でメモリ膜に用いられている電荷蓄積膜はシリコン窒化膜

であるため，多値化が困難である．従来のように浮遊ゲートを用いた場合，セル一つのサイズが大き

くなってしまうが，シリコン窒化膜よりも更に多値化でき，実効的な 1ビットあたりの面積は縮小で

きる可能性がある．シリコン窒化膜の多値化技術を開発をするか，p-BiCSフラッシュメモリに浮遊

ゲートを組み込むかが今後の大きな焦点となることが予想される．

3次元NANDメモリが市場に登場すれば，現在よりも記憶容量が大規模な SSDやスマートフォン，

デジタルオーディオプレイヤーなどのデジタルデバイスが登場することになる．試作段階のBiCSフ

ラッシュメモリでは 1チップあたり 32Gビット（約 3.7Gバイト）だが，将来的には 1チップあたり

1Tビット（約 116.4Gバイト）も可能だと考えられている．2次元 NANDメモリの現在の 1チップ

あたりの最大容量が 128Gビット（約 14.9Gバイト）であるから，3次元 NANDメモリはそれの約

7.8倍の容量があることが見込まれる．

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第 6章 まとめ

2次元NANDメモリが開発されてから，まだ 30年も経っていない短期間で，NANDメモリは平面構

造での大容量化が限界に到達し，立体構造に形を変えようとしている．本稿で紹介したものは立体構

造のNANDメモリは BiCSフラッシュメモリと，それを改良した p-BiCSフラッシュメモリである．

その他にも VG-NANDなど様々なメモリの 3次元化技術が登場しているが，実用化の近い BiCS技

術を本稿では取り上げ，その構造や動作について述べた．2014年上半期には開発元である東芝から

BiCSフラッシュメモリの試作品が発表される予定である．BiCSフラッシュメモリが製品化されれ

ば，SDカードや SSDなどの記憶媒体の容量が大きくなり，持ち運べる情報量が増え，スマートフォ

ンの大規模なアプリケーションの実装や，デジタルカメラなどの画質を更に向上させて保存できるよ

うになることが予想される．

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参考文献

1) 作井康司. Silicon movie時代に向けた大容量 nandフラッシュメモリ技術. FEDジャーナル, No. 3,

pp. 76–88, 2000.

2) 大島成夫. 半導体不揮発性メモリの技術動向と展望. 東芝レビュー, Vol. 66, No. 9, pp. 2–6, 2011.

3) 勝又竜太. 超高密度不揮発性メモリを実現する 3次元構造のパイプ型 bicsフラッシュ技術. 東芝レ

ビュー, Vol. 64, No. 12, pp. 56–57, 2009.

4) 青地英明. 超大容量不揮発性ストレージを実現する 3次元構造 bicsフラッシュメモリ. 東芝レ

ビュー, Vol. 66, No. 9, 2011.

5) 田中啓安, 青地英明, 仁田山晃. 低ビットコストで大容量な 3次元構造の nand 型フラッシュメモ

リ. 東芝レビュー, Vol. 63, No. 2, pp. 28–31, 2008.

6) 宇佐美公良. デバイス設計の視点で見た低消費電力技術. Design Wave Magazine, No. 1004, pp.

58–68, 2006.

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