平成24年 演算増幅器設計コンテスト発表会

2012年11月29日

発表会プログラム 14：00～17：00

•  入賞者作品解説 ‒  石井龍之介 (東京理科大学) 部門2(2位) ‒  塩見洸一 (東京理科大学) 部門3(3位)　 ‒  阿部友美(防衛大学校) 部門1, 2(3位)、部門4(2位) ‒  高橋康仁(明治大学) 部門3(1位)、部門1(2位)、部門4(3位) ‒  松尾翔太(防衛大学校) 部門1,2,4(1位)、部門3(2位)

•  講評（兵庫審査委員長）

(敬称略)

協賛企業 •  アイコム株式会社 •  旭化成エレクトロニクス株式会社 •  アジレント・テクノロジー株式会社 •  アナログ・デバイセズ株式会社 •  一般財団法人エヌエフ基金 •  ザインエレクトロニクス株式会社 •  新日本無線株式会社 •  株式会社 東芝 •  日本ナショナルインスツルメンツ株式会社 •  横河電機株式会社 •  ルネサスエレクトロニクス株式会社

表彰式会場のご案内 表彰式会場 第一食堂（一階）

発表会会場 （現在地）

東京理科大学 理工学研究科 電気工学専攻 兵庫研究室 修士１年 石井龍之介

利得の重要度が低い 低利得で位相余裕確保

入力換算雑音出力抵抗消費電力

位相余裕利得帯域幅積

位相補償容量なし 低利得

利得帯域幅が広い演算増幅器

バッファ段 バイアス回路 利得段

Mb1

inm inpout

VDD

VSS

Vb1

Vb1

Vb2

Rb

Mb3

Mb2

Mb4M8 M9

M7M6

M5M4

M2 M3

M1 M10

M11

M12

M13Vb2

Vb2

1/14/1

1/14/1 10/2

4/0.230/0.5 30/0.5

5/0.45/0.4

1/14/1

2/0.6 30/3

10/0.210/0.2

20/0.4

M８,９を抵抗領域で使用

通常の低電圧カスコード ⇒利得が高すぎる

要件：利得４０dB以上

出力抵抗の減少により利得減少 バイアスの削減

inm inp

out

VDD

VSS

Vb1

M8 M9

M7M6

M5M4

M2 M3

M1

Vb2

利得５０dBの達成

カスコード 差動増幅回路

電圧利得

out

VDD

VSS

Vb1 M10

M11

M12

M13Vb2

in

スーパーソースフォロワ 出力抵抗の低減

出力抵抗

1vv

in

out

13o13m11mout rgg

1Z

電流を多く流す • 利得の近似条件 • 出力抵抗低減

-60

-40

-20

0

20

40

60

-300

-200

-100

0

100

200

300

0.1 10 103 105 107 109

Gain

Phase

Gain [dB]

Phase [deg]

Frequency [Hz]

52dB

60deg

316MHz

消費電力 690 V

出力抵抗 16

入力換算雑音 220 mV

利得帯域幅積 316 MHz

位相余裕 60 deg

評価指数* 4.87e+17

*表示されていた評価指数

• MOSFETの抵抗領域を用い利得を抑える • 位相補償容量を用いないことで帯域の向上 • バイアスの数を減らし、消費電力を削減

「部門に合わせた設計」といういい経験を得られたと思います

OPアンプの他の評価項目はどのような 工夫がされているのか興味がわきました

ご清聴ありがとうございました

平成24年度演算増幅器コンテスト 部門3 3位

東京理科大学 理工学研究科 電気工学専攻 兵庫研究室

修士1年 塩見洸一

部門3 評価式

電源電圧消費電流占有面積

同相除去比位相余裕

部門3審査項目 位相余裕・同相除去比・占有面積 消費電流・電源電圧

評価式

設計目標

位相余裕 : 45deg以上

同相除去比 : 200dB以上

占有面積 : 1mm2 以下

消費電流 : 100A以下

電源電圧 : 1.8V

高い同相除去比を実現しながら消費電流を抑えることを目標に設計する

位相余裕・占有面積は要件をみたせばよい

同相除去比

同相除去比(CMRR)

c

d

AACMRR

差動利得:dA同相利得:cA

CMRRを大きくするには 差動利得 : Ad 同相利得 : Ac

大 小

差動利得を上げるのには限界があるので同相利得を小さくして同相除去比を大きくする

提出回路の概要

差動段 利得段 バッファ段

inp

inm

A1 -A2出力

バッファout

3段増幅回路構成

提出回路

M9

M6M5

M1

M4

M2

M3

M7 M8

C1 R1

M10

M11

M12

M13

M14

M15

M16

R2

VB1VB1 VB2

VSS

VDD

out

inm

VB3

電源電圧 1.8VW / L [m/m]

118.4 / 0.18 118.4 / 0.18

29.6 / 0.18 29.6 / 0.18

209.8 / 0.5 209.8 / 0.5

3 / 1 3 / 1

30.84 / 1

69.3 / 1

258.3 / 0.18

236.4 / 1

122.7 / 1

1.7p 3.5k

30k

50 / 1

10 / 1

20 / 1

inp

243u 30u

20.8u 9.2u

59.7u

差動入力段

テール電流源の出力抵抗を大きくする

入力トランジスタのトランスコ

ンダクタンスを大きくする

inp

M9

M6M5

M1

M4

M2

M3

M7 M8

VB1

VB3

inm

out

VDD

VB1

VSS

8,76,5

8,76,52,1

92,111

mm

mm

omc gg

gggrg

A

8664248,76,5

92,1 //1//121 oomoommm

om

c

d

rrgrrggg

rg

AACMRR

8664242,1 // oomoommd rrgrrggA

CMRRを大きくするには

シミュレーション結果

評価項目 シミュレーション結果 目標達成度

同相除去比 330 dB ◎

位相余裕 89 deg ○

消費電流 392.83 A ×

占有面積 5004.05 [m2] △

位相余裕をとるための位相補償にキャパシタと抵抗を使用したために占有面積が増加した

消費電流は目標よりもかなり多くなってしまったが高い同相除去比は実現できた

感想

今年度はスルーレートの評価がとても厳しく感じました

来年度は他の部門でも上位を目指したいと思います

目標に向けて設計することで回路に対する理解が深まりとても勉強になりました

演算増幅器設計コンテスト

防衛大学校理工学研究科 阿部 友美

部門１ ３位 部門２ ３位 部門４ ２位

発表内容

• 部門１

–重視項目：直流利得・スルーレート

• 部門２

–重視項目：出力インピーダンス

• 部門４

–重視項目：直流利得

1

部門１

2

部門１評価式

消費電流

直流利得同相入力範囲スルーレート

①多段増幅 ②小さいキャパシタ

3

２段増幅回路

トランジスタ 3,4 6,7 1,2 5,8

アスペクト比 2 5 16 40

抵抗 R

抵抗値 800k

利得 57dB 位相余裕 68°

スルーレートの立ち上がり または立ち下りが ２つ以上検出されました。

4 キャパシタ CC

容量 500fF

Vdd ,Vss=±1.5V トランジスタサイズLは1mに固定

２段増幅回路のスルーレート

SR2 SR1

SR3

5

•負の方に出力されていない •入力時にピークが出ている

スルーレートのシミュレーション条件

A75k20V5.1

k1010V0

ssV6

Vdd ,Vss=±1.5V

A150k20

V10

k1010V0 1

2

inout

VRR

V

理想電流源でシミュレーション

スルーレートの比較

7

スルーレートの比較

アスペクト比

折衷を図る

8

•M8の電流150A •アスペクト比100

約2.2×106～ 約4.2×106 [V/us]

理想電流源 75

•アスペクト比が大きければ大きいほどピークは 小さくなる •スルーレートは小さくなる

出力段

部門１提出前の検討回路

入力段 差動カスコード段

出力段 ソース接地増幅段

トランジスタ 17 5,6,7,8,11,12,15,16 18,19,20 1,2,3,4,9,10,13,14 21 22

アスペクト比 1 2 5 16 40 100

抵抗 2 1

抵抗値 300k 500k

２段 差動増幅段

9 Vdd ,Vss=±1.5V トランジスタサイズLは1mmに固定

スルーレート結果

7107.3924キャパシタ 不使用

10

•M8の電流150A •アスペクト比100

出力段

部門１提出回路の結果

169.6dB

-90°

14.6°(83MHz)

0dB(188MHz)

11

キャパシタ 不要

部門１提出回路

拡大

12

入力段の出力と M3～M6の

ゲートが短絡

提出回路と提出予定回路の比較

提出回路の方が 利得が高い

位相補償キャパシタ不要

13

提出回路の考察

抵抗領域動作 ダイオード接続

14

提出回路を簡単にした回路

15

シミュレーション結果

提出回路と ほぼ同じ動作

16

入力段の考察

固定なし

入力段の固定も影響している

-145°

17

部門１結果

18

スルーレート 消費電流 同相入力範囲 直流利得 スコア

7.3924e+07[V/s] 2.4856e-04[A] 4.5167e+01[%] 1.6962e+02[dB] 4.0661e+21

結果

部門２

19

部門２評価式

入力換算雑音出力抵抗消費電力

位相余裕利得帯域幅積

2

重視項目 文献検索

「スーパーソースフォロワの低出力インピーダンス化」

和智勇介 兵庫明 関根慶太郎（東京理科大）ECT-04-74

ommo rAggR

21

1

20

部門２提出回路

トランジスタ 18 5,6,7,8,11,12 19,20,21 16,17 1,2,3,4 15 14 13

アスペクト比 1 2 5 10 16 20 40 50

21

キャパシタ CC

容量 100fF

Vdd ,Vss=±1.5V トランジスタサイズLは1mに固定

部門２の結果

消費電力 出力抵抗 入力換算雑音 利得帯域幅積 位相余裕 スコア

3.3328e-04[W] 5.3807[] 4.2146e-03[V] 1.8733e+07[Hz] 4.6004e+01 [degree]

3.4213e+17

結果

22

部門４

23

部門４評価式

位相余裕出力電圧範囲電源電圧変動除去比

ss

dVSS

dd

dVDD

AAPSRR

AAPSRR

利得が高ければ高いほど良い 利得重視

24

Vdd ,Vss=±1.5V トランジスタサイズLは1mに固定

５段増幅回路

利得重視

25

100fF

部門４提出回路図

トランジスタ 21 11,12,15,16,19,20 22,23,24,25 1,2,3,4,5,6,7,8,9,10,13,14,17,18 26 22

アスペクト比 1 2 5 16 40 100

抵抗 1 2 3

抵抗値 300k 100k 400k

キャパシタ CC

容量 100fF

位相余裕・利得

補償キャパシタなし

約-180度

補償キャパシタあり

位相余裕73.2度

26 100fF

部門４の結果

27

電源電圧変動除去比 出力電圧範囲 位相余裕 スコア

3.6710e+02 1.0000e+02[%] 7.3322e+01[degree] 1.6605e+22

結果

おわりに

このような勉強できる良い機会を与えてくださった演算増幅器設計コンテスト運営に関わる方々及び協賛企業の方々に厚く感謝申し上げます。

28

演算増幅器設計コンテスト 部門1 2位

部門3 1位

部門4 3位

明治大学 修士2年 高橋康仁

部門1 評価式

スルーレート×同相入力範囲×直流利得

消費電流

・スルーレートの要件が厳しくなかなか投稿できない・・・ ・消費電流はある程度必要。

今回感じたこと

直流利得 ↓

とにかく段数を積む

設計回路方針 スルーレート

↓ コンデンサを小さく、電流量を増やして対応

同相入力範囲

↓ カスコード接続は用いず差動増幅回路を用いる。

差動増幅回路

𝑉𝑆𝑆 + 𝑉 + 𝑉 − 𝑉 < 𝑉𝑐𝑚

𝑉𝐷𝐷 − 𝑉 − 𝑉 − 𝑉 > 𝑉𝑐𝑚 A=𝑔 (𝑟 //𝑟 )

同相入力許容範囲 利得

Vb

VDD

VSS

Vinp Vinm

Vout

M1

M5

M4 M3

M2

上記を考慮しながらの設計が必要

差動増幅回路 ソース接地増幅回路

全体の概略

5段構成で利得を稼ぐ

＋

Ａ1 Ａ2 -Ａ4 -Ａ5 Ａ3 －

＋

－ ＋

－

第1部門提出回路

差動増幅回路 ソース接地増幅回路

差動対とソース接地増幅回路の5段構成。 単純だが高利得を稼ぐことができた。

スルーレート対策で電流を多く

VDD=1.4 VSS=-1.4

※参考資料 平成２２年演算増幅器 設計コンテスト発表資料

第1部門 シミュレーション結果

評価項目 結果

スルーレート 36.932[ns]

同相入力範囲 99.167[%]

直流利得 197.74[dB]

消費電流 1.338[mA]

評価値 2.120E+23

部門3.4 評価式

位相余裕×同相除去比

占有面積×消費電流×電源電圧

完全差動増幅回路とＣＭＦＢを活用

電源電圧変動除去比×出力電圧範囲×位相余裕

部門３

部門４

第一部門での留意点をふまえつつ

設計回路方針 位相余裕

↓ コンデンサを複数用いることで対応

同相除去比 ↓

完全差動回路とＣＭＦＢを用いて同相利得の低減

差動増幅回路の同相除去比

Vb

VDD

VSS

Vinp Vinm

Vout

M1

M5

M4 M3

M2

𝐴 = − 12𝑔 𝑟

𝐴 = 𝑔 (𝑟 //𝑟 )

𝐶𝑀𝑅𝑅 = 2𝑔 𝑟 𝑔 (𝑟 //𝑟 )

完全差動増幅回路を前段に接続することで 同相成分を抑圧し差動成分を増幅する。

さらに

CMRRを向上 スルーレートに影響。

Vb1

Vb3

Vb2

VDD

VSS

Vinp Vinm

同相抑圧段と差動増幅回路

同相抑圧段 差動増幅回路

CMFB CMFB

電源からの信号は同相信号のため CMFBによって電源電圧同相除去比も向上

第3.4部門提出回路

同相抑圧段 差動増幅回路 ソース接地増幅回路

40/0.9

1.5/5

1.5/1.2

60/0.5

3/6

1.5/1.25

40/0.55

3/6

1.5/0.9

320/0.4

4/0.3

320/0.4

4/0.3

0.8[pF]

0.1pF 5k

VDD=1.4 VSS=-1.4

評価項目 結果 同相除去比 444.60[dB] 電源電圧 2.8[V] 位相余裕 90.309[deg] 占有面積 5114.45[μ m2] 消費電流 517.37[μ A] 評価値 2.070E+23

第3.4部門 シミュレーション結果

評価項目 結果

電源電圧変動除去比 331.78[dB]

出力電圧範囲 96.429[%]

位相余裕 90.210[deg]

評価式 3.377E+20

第3部門

第4部門

まとめ・感想 • 第1部門 多段構成することで高い直流利得。 単純な差動対を用いることでパラメータ調整が容 易。 • 第3.4部門 完全差動回路とCMFBを使用して同相利得を低減 段数を積むことで利得も向上させる。 本コンテストに参加することで、回路設計の難しさや奥深さを感じることが出来ました。

演算増幅器設計コンテスト 第1部門 1位 第２部門 1位 第３部門 2位 第4部門 1位

防衛大学校 応用物理学科

4学年 松尾 翔太

1

発表内容

(1) 第3部門

(2) 第1部門 (3) 第4部門 (4) 第2部門

提出回路

３部門（基本）

１，４部門（カスコード化）

出力抵抗低減

２部門（負帰還アンプ＋ＳＳＦ）

利得向上

2

第３部門 評価式

評価式 位相余裕 × 同相除去比

占有面積 × 消費電流 × 電源電圧

同相除去比を追求する

設計方針 ①差動増幅回路を使用 ②差動増幅回路を多段増幅する

3

第３部門

①差動増幅回路 →Ｍ３，４のW/Lを大きく →Ｍ５のW/Lを小さく

)//(2 04254,3 rrgrgAACMRR omomcm

dm

4

第３部門

②差動増幅回路を多段増幅 差動増幅回路＋ソース接地回路 ※位相補償なし

差動増幅回路

ソース接地回路

5

第３部門 周波数特性

6

利得：約140[dB]

位相余裕：約100[deg]

第３部門 提出回路

M1: W=1.2m, L=0.4m M2,4,5,13,15: W=2.4m, L=1.6m M3,M14 W=2.5m, L=1.6m M6,11,16 W=0.75 m, L=0.18m R1=2150k

M7~M10: W=1.6m, L=1.6m M12: W=2.4m, L=2m M17: W=60m, L=0.18m M18: W=10.8m, L=0.18m

7

評価結果 第３部門

評価項目 結果 位相余裕 1.0211e+02[deg]

占有面積 7055.93[m2]

消費電流 1.6345e-05[A]

同相除去比 3.4265e+02[dB]

電源電圧 1.8[V]

スコア 6.6735e+19

8

第１部門 評価式

スルーレート × 同相入力範囲 × 直流利得

消費電流

評価式

直流利得を向上させ、スルーレートの向上を目指しつつ、消費電流もできるだけ低下させる

9

第１部門

設計方針

①直流利得の向上 ：多段増幅＋カスコード化 ②スルレートの向上 ：アスペクト比の調整 ：位相補償容量の低減 ③低消費電流 ：バイアス回路に抵抗を使用

10

第1部門

①直流利得の向上 初期投稿回路

差動増幅回路3段＋ソース接地回路の4段増幅回路

直流利得向上のためカスコード化

11

第１部門

①直流利得の向上

・まず1段目のみカスコード化

バイアス部に抵抗を使用 バイアス電圧を容易に調整できる

12

1、2段目 M4~7,M13~M16をカスコード化し、出力抵抗を増大

第１部門 ①直流利得の向上

13

第１部門

３段目 ｎMOS、ｐMOS共にカスコード化すると発振 ｎMOSのみカスコード化

①直流利得の向上

14

第１部門

②スルレートの向上 ・Iを大きくする W/Lを大きく ・チャネル長変調係数λを小さく Lを大きく ・位相補償容量を低減 キャパシタの除去

CISR

15

第１部門

16

③低消費電流化 バイアス部に高抵抗を使用

R1=50k R2=650k R3=30k R4=950k

R1+R2+R3+R4=1680k

第１部門

提出回路

M1 W=1.2m, L=0.4m M10 W=0.75m, L=0.18m M19,M26 W=0.58m, L=0.18m M27 W=43m, L=0.18m M28 W=6m, L=0.18m M2~M9,M11~M18,M20~M25 W=2.64m, L=1.76m

R1=50k R2=650k R3=30k R4=950k

17

第1部門

周波数特性

18

利得：約223[dB] 位相余裕：要件を満たす

評価結果 第1部門

評価項目 結果

スルーレート 7.8169e+07[V/s]

消費電流 3.7359e-05[A]

同相入力範囲 1.0000e+02[%]

直流利得 2.2304e+02[dB]

スコア 2.9692e+25

19

第４部門 評価式

評価式

電源電圧変動除去比 × 出力電圧範囲 × 位相余裕

電源電圧変動除去比を追求し、出力電圧範囲も確保する

設計方針 ①電源電圧変動除去比の追求 ②出力電圧範囲の確保

20

第４部門

①電源電圧変動除去比の追求 （１）差動利得の向上 第１部門で使用したカスコード化回路を使用 各MOSのWを大きく設計 （２）各MOSのアスペクト比の調整 入力段、出力段のMOSのLを大きく設計

21

第４部門

②出力電圧範囲の確保 出力段に基本的なソース接地回路を使用

22

９８％の出力電圧範囲が得られた

第４部門

提出回路

M1 W=1.2m, L=0.4m M10,M19,M26 W=0.75m, L=0.18m M27 W=95m, L=1.8m M28 W=90m, L=0.18m M2~M9,M11~M18,M20~M25 W=2.4m, L=1.6m

R1=50k R2=650k R3=30k R4=950k

23

第4部門

周波数特性

24

利得：約220[dB] 位相余裕：約154[deg]

評価結果 第４部門

評価項目 結果

電源電圧変動除去比 4.1677e+02[dB]

出力電圧範囲 9.8667e+01[%]

位相余裕 1.5412e+02[deg]

スコア 1.0484e+25

25

第２部門 評価式

評価式

利得帯域幅積 × 位相余裕

消費電力2 × 出力抵抗 × 入力換算雑音

出力抵抗0.1Ωを低電力で実現することを目指す

26

第２部門

設計方針

①出力抵抗の低減 ：スーパーソースフォロワ＋負帰還アンプ ②消費電力の低減 ：低電源電圧（1.8Ｖ） 低消費電流（バイアス部の除去） ③入力換算雑音の低減 ：入力トランジスタをＰＭＯＳで設計 アスペクト比の調整

27

28

①出力抵抗の低減 負帰還アンプ＋スーパーソースフォロワ

第２部門

2

,, 1 A

ZZ SSFout

totalout

＊ 出力抵抗

負帰還アンプ スーパーソースフォロワ

出力抵抗を１/(１＋A２）倍にできる

29

②低消費電力 （１）低電源電圧(1.8V) （2）低消費電流→バイアス回路の除去 ・抵抗で電流源を実現 ・M8のドレインをバイアスに使用(Vb1) ・M15のソース電位をM18のバイアスに使用

第２部門

入力段: A1 (カスコード型差動増幅回路)

負帰還アンプ:A2

出力段: A3 (スーパーソースフォロワ)

第２部門

③入力換算雑音の低減 （１）入力部にPMOSトランジスタを使用 （２）M1、M２、M７、M８のアスペクト比を調整

熱雑音 フリッカ雑音

Bk pnK ,（ただし、 ：ボルツマン定数、 ：チャネル熱雑音係数、 ：フリッカ雑音係数）

＊ 入力段の入力換算雑音

ff

LKLK

LWCk

fgg

gTkV

pp

nn

ox

p

m

m

mBtotalinn

)1(

2)1(15 2

8,7

22,1

2,12,12,1

8,7

2,1

2,,

30

31

③（２）具体的に 熱雑音 ・M1,M2のW/Lを大きく ・M7,M8のW/Lを小さく フリッカ雑音 ・M1,M2の面積を大きく ・M7,8のLを大きく

第２部門

熱雑音 フリッカ雑音

Bk pnK ,（ただし、 ：ボルツマン定数、 ：チャネル熱雑音係数、 ：フリッカ雑音係数）

＊ 入力段の入力換算雑音

ff

LKLK

LWCk

fgg

gTkV

pp

nn

ox

p

m

m

mBtotalinn

)1(

2)1(15 2

8,7

22,1

2,12,12,1

8,7

2,1

2,,

第２部門

提出回路(修正前)

32

第２部門

提出回路(修正後)

M1,2 W=4.5m, L=0.45m M3~6,M9~14 W=0.9m, L=0.18m M7,8,15,16 W=2.5m, L=1.6m

M17 : W=140m, L=0.18m M18 : W=220m, L=0.18m M19 : W=36m, L=0.18m

33

R1=250k R2=150k R3=30kC1=400pF

キャパシタを挿入

第2部門

周波数特性

キャパシタを挿入

修正後 修正前

34

位相余裕：要件を満たしていない 位相余裕：要件を満たす

第２部門

評価項目 結果 消費電力 6.0124e-05[W] 出力抵抗 7.5601e-01

入力換算雑音 1.1902e-02[V] 利得帯域幅積 5.5262e+06[Hz] 位相余裕 9.1583e+01[deg] スコア 1.5560e+19

35

評価結果

36

感想

知識をもとに設計しても思い通りに動かない

→試行錯誤の連続

→動作させるために知識を増やすことができた

自分が設計した回路の性能が評価指数という形で競う

ことができ、真剣に取り組むことができました。

・東京工業大学アナログ回路グループの皆様 ・協賛されている企業の皆様 ・演算増幅器設計コンテスト事務局の皆様 誠にありがとうございました