AN10897 - NXP Semiconductors...2010/01/28 · AN10897 ESD,EMC設計ガイド改定02版 — 2010年 1月19日アプリケーションノートドキュメント情報情報内容

AN10897

ESD,EMC設計ガイド

改定02版 — 2010年 1月19日アプリケーションノート

ドキュメント情報

情報内容

キーワード ESD, EMC, PCB設計

要約 ESD向け設計に関する導入手引き。ESDパルスの理解、周波数に従った

受容部の反応、PCBレイアウト技術の紹介。

日本語版第１版 — 2010年 2月 1日

NXP セミコンダクターズ AN10897

対ESD設計ガイド

AN10897_1 © NXP B.V. 4/5/11. All rights reserved.

アプリケーションノート Rev. 01 — 4/5/11 2 of 49

日本語版改定履歴

版日付内容

01 2010 02 01 日本語初期版アプリケーションノート

英語版改定履歴

版日付内容

02 20091214 application note; initial version

Modifications: • Title of application note modified: appended “and EMC”

• Section 2.3.5 “Filters”, 1st bullet item, 2nd sub-bullet: changed from “high filter capacitors”

to “high speed capacitors”

• Section 2.3.6 “Ground”, 2nd equation following 3rd paragraph changed from

“V = 20 × 10e− 9 × (10A/10e− 9)” to “V = 20 nH × (10 A / 10 ns)”

• Section 3.1 “Board structure - functional grouping”: 3rd paragraph re-written.

• Section 3.1.1.1 “4-layer board stack-up”, 2nd sentence: changed from “use a wide core”

to “use a thick core”.

• Figure 18 “Recommended stack-ups” modified (adjusted height of stack-up layers)

• Section 3.1.2 “Ground planes”:

– deleted 3rd and 4th bullet items following the 3rd paragraph. – 4th paragraph (immediately follows Figure 23) was re-written (now 4th, 5th and 6th

paragraphs).

• Figure 26 “Ground island and vias” modified (added label “vias to ground” on left side).

• Figure 31 “Ground plane boundary” modified (added “20 × layer spacing”

measurement)

01 20091214 application note; initial version





1. はじめに

このアプリケーションノートは、ユーザー向けESD対策の導入手引きとして書かれています。パチンコ台、洗

濯機、あるいはリモコンであっても、ESDはシステムの動作にとっては脅威であり、正面から取り組む必要が

あります。

ESDは、使用している人体の帯電、動作部品(摩擦電気の帯電)の帯電によって発生します。あるいはシステム

によっては悪意のある攻撃といったESDに類似の現象の発生も考慮に入れておかねばなりません。

このマニュアルは、ESDの発生に対するシステム耐性を向上させるためのガイドラインであり、ESDによる障

害の発生を防ぐことを保証するものではなく、あらゆる条件における潜在的なダメージの可能性を排除できる

ものではないことにご留意下さい。

ESDに関して論を進める前に、オグ・マンディーノの言葉を引用しておきます：「地図は、それがどんなに

縮尺や細部に至るまで注意深く作られていても、その持ち主を１インチも移動させることはできない」。

ここで提案されている対策案を実装し、ご自身のアプリケーションにどのように反映させるかは、ご自身の判

断によります。また、最終的な製品となる前に、設計の様々な段階でESDに関するテストを行うことを推奨し

ます。

2. 基本原則

2.1 ESDパルス

2.1.1 ESDパルスの性質：IECモデル

本ガイドにおけるESDパルスとはIEC 61000-4-2で定義されているものを指します。標準的なテスト回路

は図1で示されており、パルスの性質は図4で示されています。

他に、デバイスレベル規格として人体モデル(HBM) (標準的なHBMテスト回路は表2を参照)や機械モデル

(MM)といったものがあります。こういったモデルは、IC部品の規格条件として設けられており、これらの部品

の組み立てを行う製造ライン向けのものです。デバイスレベルのESDパルス (HBM, MM, CDM) とシステム

レベルのESDパルス(IEC)はそれぞれ別のテスト承認基準として考慮する必要があります。EMCの世界におい





ては、システムレベルの検証が要求されるシステム製造者と、デバイスレベル検証を行うデバイス製造者の両

者の考え方間に隔たりがあります。システムレベルの担当者の中には、デバイス製造側にシステムレベルの

ESD試験(IEC 61000-4-2規格に準拠)を半導体デバイスの試験に使うよう要求する場合もあります。製品製

造者は、デバイスがIEC基準に適合していれば、最終的な製品も同様に適合していることになると考えたいので

しょう。残念なことに、システムレベルの試験とデバイスレベルの試験には根本的な違いがあります。表1 で

は、HBMピーク電流とIEC 61000-4-2規格の比較を示しています。

図 1 IEC 61000-4-2のテスト回路図 2 標準的HBMテスト回路

表 1 HBMピーク電流対 IEC 61000-4-2 ESD規格

使用電圧 (kV) ピーク電流(A)

人体モデル

ピーク電流(A)

IEC 61000-4-2

2 1.33 7.5

4 2.67 15.0

6 4.00 22.5

8 5.33 30.0

10 6.67 37.5

人体の帯電は、数千ボルト(8 kV から10kVが一般的)に達し、そのピーク電流は1Aから200Aになります。

この帯電が放出されるタイミングは、以下のように変化します。





ライズタイム: tr = 200ps から 20ns

スパイクタイム tspike = 0.5ns から 10ns

総合時間: ttot = 100ns から 2 s

IEC 規格のESDの波形は、似たような性質を持っていますが、伝達される電力量はHBMパルスにくらべ、は

るかに大きなものです。図3と表2では、時点の異なる電流レベルを示しています。

図 3 IEC 61000-4-2に準ずるESD電圧変化

IEC61000-4-2 はまた、4つの適合れべるが定義されており、レベル4が最大です．レベル4ではEUTに対

する8 kVの接触放電または15 kV の空気放電が条件となります。





表 2 IEC 61000-4-2 ESD電圧分類

1a - 接触放電 1b -空気放電

Class テスト電圧 (kV) 最大電力 (A) Class テスト電圧 (kV)

1 2 7.5 1 2

2 4 15 2 4

3 6 22.5 3 8

4 8 30 4 15

X special special X special

機器への放電が起こると、放電電流は様々な経路をたどって機器内部に流れます。高周波成分は放射状に流れ、

低周波成分はグランドまでの最も抵抗の尐ない経路を探します。この電流はその経路上にあるどのようなアン

テナ(アンテナの説明は後ほど)に対しても流れ、磁場を発生させます。これらのアンテナの効率(利得)は、主に

そのサイズに依存します。4分の１の波長のアンテナは非常に効果的であり、1.5センチから150メートルの寸

法で容易にアンテナと成り得ます。ESD発生の際には、20分の１の波長のアンテナでさえ、相当量の電力を扱

えてしまいます。

2.1.2 ESD問題とは．．．

ESDを、単純な回路を用いてモデル化してみます。

V1 =電源

R2 =発電機電源抵抗

C1 =電気容量 A

R1 =負荷抵抗





(1) NoiseKEN output coupling capacitor and 300 source resistance

図 4 ESDパルスモデル





以下の式を前提とします

つぎに 150 pF 8 kV はおおよそ1 J なので

発生源側の抵抗が300Ωの場合、50 nsの間のIpeakはすなわち20Aとなります。

電圧がクランプされている場合には、電流と時間の両方、または一方がIt = CV電力の関係を維持するため

に増加します。

図 5 ESDガンの入力信号 (青); VO 100 (緑) 図 6 R1を通るピーク電流

ESDパルスの電流と電圧のサージは誤動作の原因となりますが、それは以下の3つのカテゴリーに分類することがで

きます：

• EUTまたは動作中のソフトウエアで自動的に修正される一時的なエラー

• 通常動作に戻すために、作業者等による何らかの介入が必要な一時的なエラー

• 修理もしくはEUTの全体あるいは部分的な部品交換が必要となる恒久的なダメージ





こういった問題は、ESD電流が直接脆弱な回路内を流れることや、ESD電流が回路のグランドパターン面を流れるこ

とを原因として、または電磁結合や放電前の電場に対してデリケートな回路部分で発生します。





2.2 影響と丌具合モード

2.2.1 原因、経路とレセプタ

EMIの観点からは、これに関連する部分は以下のように分類できます：

• 発生源

• レセプタ

• 経路

発生源はマイクロプロセッサ、ビデオドライバ、ESD、オーディオアンプ、電力妨害、照明、モーター、

発振器などです。

レセプタは、マイクロプロセッサ、LEDコントローラ、モーターコントローラ、オーディオプロセッサ、

リセット回路、小信号アナログ、割り込みや制御の信号線などです。

経路は、二つのカテゴリーに分けられます：

• 放射性のもの: 電磁界や、誘導性/容量性のクロストーク

• 伝導性のもの: 信号、電力やグランドパターンなど

2.2.2 意図しないアンテナ作用

意図しないアンテナは、システム内の信号配線形状で形成されます。以下に例をあげます：

• 伝送線

• ダイポールアンテナ; 一般にケーブルで形成される (図7参照)

• ループアンテナ: 一般に、プリント基板レイアウトで形成される (図8参照)

• スロットアンテナ;一般に、プリント基板上のグランドパターンの切断や分割で形成される (図9参照)





図 7 ダイポールアンテナ図 8 ループアンテナ図 9 スロットアンテナ

対策の鍵となるポイントは：

• 同一/反対方向の電流は放射を最小化する

• ( 1/4波長や面積の)全体寸法

• 放射は電流 (I)、周波数(f)、面積 (A)または波長 (L) によって変化する

また、共振は放射を増幅することがあることにも注意が必要です。

表 3 周波数対波長

波長 (MHz) / 2 / 4 / 20

1 300 m 150 m 75 m 15 m

10 30 m 15 m 7.5 m 1.5 m

30 10 m 5 m 2.5 m 50 cm

100 3 m 1.5 m 75 cm 15 cm

300 1 m 50 cm 25 cm 5 cm

1000 30 cm 15 cm 7.5 cm 1.5 cm

仮にIEC61 000-4-2 のESDパルスの急速な立ち上がり時間が300MHzに相当すると考えると、ESD

発生の際、長さ5cmの回路はλ / 20アンテナのように振舞うことが、表3からわかります。





2.3 R, L, C 及び D 要素の概観

2.3.1 抵抗器(R)の特性

抵抗器は電流を制限し、熱として消費します。

直流分に対しての電圧降下を期待して、直列に接続した小さな値の抵抗(＜100Ω)を用いるのが実際的で

す。

交流分に対しては、抵抗器の端子間静電容量が抵抗分を制限することになります。直流で1MΩの抵抗器

は、100 MHzでは同じではありません。また面実装タイプの抵抗器にでは、ESD発生時に端子間放電が

発生する傾向があり、これによっても効果が低下します。抵抗器を使う場合には、カーボンまたは厚膜抵

抗器の使用が理想的です。

抵抗の使用は安価で有効ですが、これをI/Oピンに対する電流制限に用いようとすると通常の回路の動作

の妨げとなります。例えば6 kVのESD発生電流を10mAに制限するには、600kΩの抵抗が必要になり

ますが、これは実用的ではありません。(この例ではICピーク電流を無視しています)

2.3.2 インダクタ(L)の特性

巻線インダクタは50MHz程度の周波数帯に有効で、EMIフィルタによく使用されます。ESDとEMIの高

周波分対策として「フェライト」が適しています。

SMDフェライトは１ターンのインダクタで、周波数依存抵抗器として動作するため非常に有効です。こ

れは、低周波信号を通過させ、高周波のパルス(ESDやEFTなど)を阻止し、エネルギーを熱に変換します。

フェライトは通常、誘導成分よりも周波レンジに対する抵抗成分で選ばれます。例えば、100MHzのEMI

信号を弱めたいとき、図10の特性を持つフェライトではこの周波数で630Ω程度の抵抗となることが期

待できます。





R - real part (resistive portion)

X - imaginary part (inductive portion)

図 10 典型的な電気抵抗／周波数の性質

フェライトはシステム動作周波数ではでは低いインピーダンスとなるため、通常の回路動作に影響しませ

ん。またフェライトはESD電力を効率的に熱エネルギーに変換します。

2.3.3 コンデンサ(C)の特性

コンデンサはフィルタとして使用します。ESDによって生まれた高周波のパルスに対するフィルタです。また、

電源に使用する際にはICのスイッチング電流を蓄え、電圧降下を防ぐ役割も果たします。

コンデンサは基本的な保護機能を安価に実現できます。最低でも、基板上のIC 1個に１個のデカップリング・

コンデンサをつけてください。コンデンサは多いほど良く、それをＩＣの周りに対称的に配置するのが理想で

す。周波数特性改善のため、大きな容量のコンデンサには小さいコンデンサを並列に接続します。

デカップリングコンデンサの選択は慎重に。図11で見られるように、コンデンサは共振周波数を超えると誘導

的になります。





デカップリングや信号のフィルタリングに使用されるコンデンサは適切に選択されなければなりません。積層

セラミックは1GHz程度までうまく働きます、ESDには共振の問題の尐ない損失の大きいコンデンサが使われ

ます。

マイラーのような中低周波数帯域向けのコンデンサは、高周波のフィルタリングには向きません。電解コンデ

ンサは低周波数帯域向けで、電荷を蓄えることにだけ利用するべきです。

(1) 1000 pF

(2) 10000 pF

(3) 100000 pF

図 11 GRMシリーズ (X7R char. 250 V)

表 4 コンデンサの選択肢

種類最大周波数

アルミ電解 100 kHz

タンタル電解 1 MHz





紙 5 MHz

マイラー 10 MHz

ポリスチレン 500 MHz

マイカ 500 MHz

セラミック > 1 GHz





2.3.4 ダイオード (D)

ツェナーダイオードとトランソーブ(トランジェント電圧抑制ダイオード)は電圧をクランプし、電流をIC

から電源へ、またはICからグランドレールへ适がします。

超低電気容量は、レール

トゥレールESD保護ダ

イオードを倍にする

高速切替ダイオードはデ

リケートな回路から電流

を転換させる

電圧固定に利用できる.

図 12 PRTR5V0U2AX 図 13 BAV99 図 14 ツェナーダイオード

2.3.5 フィルタ

EMI フィルタを設ける場合には、以下のことに注意して下さい：

• フィルタの構成要素：

– 分岐部分は高周波域でコンデンサとなる

– リード線が短い積層セラミックコンデンサを使う

– 直列に抵抗器もしくはフェライト接続する

– 低損失インダクタの使用は避ける。特に50MHz以上の帯域において損失の多いフェライトのほう

が望ましい。

• フィルタの終端





– 低インピーダンス・コンデンサは「適切なグランド」に接続されなければなりません。イミュニテ

ィ(耐性)のためにはシャーシグランド(ESD)に接続し、放射のためには信号グランドに接続などの

注意が必要です。

2.3.6 グランド

「グランド」とは電流の戻り経路のことで、通常、回路の基準電圧となるポイントです。

グランド面もしくは配線(トレース、パターン)は動的な要素です。ESD発生時にはこのパターン上の任意

の２つのポイントが同電位となる保証はありません。

例えば、20nHのグランド・インダクタンス(=20mm配線)と10nsの間に流れる10Aのパルスは：

V = L(di/dt)

V = 20nH x (10A / 10ns)

V = 20V となり、信号に影響だけでなくシステム的な問題を起こす電位差を発生させます．

回路もしくは信号グランド― ロジックもしくはアナログのグランド。隣接したPCBボードと同電位であ

ると見做すことはできません。

バックプレーンもしくはマザーボード･グランド― 接続されている各ボードは同一基準電位を持ちま

す。

エンクロージャ・グランド― 安全のためのグランド接地は、シャーシグランドに接続されていることも、

いないこともあります。

ニュートラル線― 米国では、電源コンセントの接地グランドかインバータのトランスに接続されていま

す。

2.4 ESDの影響の緩和

2.4.1 ハードウエアでのESD対策指針

• ESD保護はチップ加わるピーク電圧/電力が、致命的なダメージを不えない、安全な期間とレベルに

制限することによって実現されます。





• ダメージは累積していきます。50回ESDの方が、IECスペックの1回や3回のESD発生よりも大きな

損傷を不えます。

• ESDの厳しいテストには、IC内部あるいは外部部品のどちらかだけで対策されていても合格できませ

ん。入力部でのESD対策は丌可欠です。

2.4.2 ソフトウエアでのESD対策指針

ソフトウエアまたはファームウエアはESDの影響を緩和するのに重要な役割を果たします。ソフトウエア

(による対策)は非破壊的なESDの影響からのからの復帰に有効な手段です。

ハードウエアによるESD対策と同様に、ソフトウエアのESD対策にもコストがかかります：開発時間

の増大、より大きなメモリ要求量、処理時間がより長くなるなどです。これらはハードウエアと比較し

て大きな負担となってしまいがちですが、ソフトウエア対策で実現できる冗長性は、長期的視点に立つ

と十分コストの見合うものになるでしょう。

堅牢なソフトウエアを書くための一般的な方法は、一定時間内にポートやレジスタの状態が意図せず変更

されてしまうことを前提とすることです。プログラム上ではこれに対して次のような対策が考えられるで

しょう：

1. 更新ルーチンを実行する

2. チェックと再設定を行う

3. 未使用の割り込みが入ればメインプログラムへ戻る

4. 内部あるいは外部のウォッチドッグ・タイマーを利用する

さらにシステムレベルの堅牢性向上のためには次のような手法が有効でしょう

• 常に、最終アクセス以降，データは損傷していると仮定する

• ハングアップしたときには、ハードウエアのウォッチドッグを使ってシステムをリセット

• システムが正しいデータを持っていることを保証するために、I/O，レジスタ・データを定期的に上

書きする





• 未使用の割り込みはメインに戻るように設定

• 大きなデータ・ブロックには、チェックサムかCRCを使う





2.4.2.1 更新

更新するときには、上書き前のデータの確認は行われません。ソフトウエアは単純に、レジスタに適切な

データを上書きします。これは、そのポート/レジスタに対する直前の書き込み以降、使われていなかっ

たとしても行われます。

更新はそれを行う順序に注意しなければなりません。ここで想定しておかなければならないのは、あるレ

ジスタの値に誤りがあった場合、訂正前のこの状態でポートを有効にした場合に思わぬ結果を招くことに

なりかねないからです。

2.4.2.2 チェックと再設定

すべての構成要素がプログラムどおりに動作しているか確認するために、定期的なチェックを行うことも

有効です。大きなデータ・ブロックの検証にはチェックサムや巡回冗長検査(CRC)が有用です。これらの

チェックでエラーが見つかった場合には、適切な復旧処理を実行しなければなりません。システムの部分

的な復旧を行ったり、診断のためのデータを保存しておくことも有用でしょう。

2.4.2.3 未使用の割り込みとレジスタ

使われていないレジスタ/ポートを既知の状態にすることで、ソフトウエアの｢穴」は塞ぐことが可能です。

特に、未使用の割り込みベクタに注意してください。「メインに戻る」という命令を、未使用割り込みベ

クタに設定するのが良いでしょう。これにより、ESD発生によって使われていないインタラプトが指され

たときにも、プログラムは続行できます。

2.4.2.4 ウォッチドッグ・タイマー

ソフトウエアが復帰丌可能な状態に陥ってしまった場合には、ウォッチドッグ・タイマーを用いると強制

的にリセットをかけたり、その他の復元処理を行わせることが可能になります。

外付けのウォッチドッグ・タイマーの利用も有効です。これは独立型のICで、ホストが止まってしまった

場合のシステムの復旧に利用できます。

ここで述べた対策の要点はソフトウエアとハードウエアに「どのような場合でも実行を継続できる点へ戻

る道を残しておく」ということになります。





3. 回路・PCB設計の実践的アプローチ

EMCとESD耐性はシステム設計の初期段階から考慮されていなければなりません。これを怠れば、後に

試験の段階や稼働現場での問題発生につながり、難しく、また費用のかかる対策が必要になります。

EMC/ESD耐性においては、堅牢なPCB設計が極めて重要な要素となります。電源のデカップリング、I/O

ラインのグランド、電圧と周波数(帯域幅)の制限、波形の成型(エッジレートのコントロール)、負帰還の

利用、周期的更新、WDT、フォールトトレラントソフトウエアの採用など、これらはすべてEMC/ESD

耐性を向上させるのに有効な手法であり、これらを組み合わせることでより大きな効果が期待できます。

3.1 基板構造 - 機能的配置

PCB基板は機能別グループでの配置が必要です。これらのグループはアナログ、デジタル、電源、高ノイ

ズ、I/Oなどに分類できます。図15 は、それぞれのグループ別配置の例を示しています。

図 15 機能別グループのサンプル配置

回路図上では、それぞれの回路/部品がどのグループに属すかを示しておかなければなりません。これに

よってレイアウト担当者が適切な部品配置を行うことができるようになります。グループ間を結ぶパター

ン以外の線はグループ内にとどめるようにし、その間にまたがって引いてはいけません。





図 16 高周波信号がPCBを出るときの推奨レイアウト

図 17 高周波信号がPCB内に留まる場合の推奨レイアウト

基板上に、外へ出て行く高周波信号がある場合にはループ面積を最小限に抑えるため、これをI/O部分の

近くに配置します(図16)。これとは逆に、外へ出て行かない高周波信号が基板上にある場合、I/Oコネク

タから離して配置することでI/O部分へのカップリングを最小限に抑えることができます(図17)。この分

離のために必要な距離はおおむね50mmです。

互いに隣り合う基板層の信号配線は並行ではなく直角(90度)に交差するように配置すると、クロストーク

を軽減できます。





3.1.1 多層基板に推奨される層構造

3.1.1.1 4層基板の層構造

通常、両外側の信号配線層の配線は互いに直角に交差するようにレイアウトします。よりよい性能を実現

するには厚いコア材を使用し、信号配線層とベタ面(電源・グランドの)の間隔は薄いことが理想です。

注: 右の層構造は、やり直しがひどく困難になるという点で丌都合です

図 18 推奨される層構造





3.1.1.2 6層基板の層構造

次の図に示す層構造は、信号層1と信号層6はベタ面に隣接しておらずシールド効果を期待できません。

この層構造は、大きな電流ループを形作るため推奨しません。

グランドと電源のベタ面は信号に対しシールドとはなりません。

図 19 非推奨：:信号層1と6はベタ面に隣接していない





これらの層構造は信号配線層と電源(ベタ)面の間がしっかりとカップリングされます。電源とグランド信

号のあいだの浮遊容量いくらかは失われますが、デカップリング部品の追加で埋め合わせできます。信

号の保護はどちらの場合でも向上します。

図 20 6層基板で推奨される層構造

3.1.2 グランド面

すべての部品と配線の下には、しっかりとしたグランド面(またはグランドグリッド)が存在しなければな

りません。グランド面の分割は避け、コネクタ、ピン、トレース間にも可能な限りグランドを設け、でき

るだけ銅箔部の面積が多く得られるようにします。





図 21 堅固なグランド面

グランド面を分割しこの間を配線すると、電流は配線の近くに戻る経路がないため大きなループとなって

流れます。この電流は最終的に放射されることとなり、グランドのインダクタンスを増加させます。グラ

ンド面の分割がどうしても必要で、この間を配線することになる場合には、どこか1箇所でブリッジ部を

作り、二つの面を接続させなければなりません。分割したグランド間の配線をすべてこのブリッジポイン

ト部分で行えば、それぞれの配線の下部に直接、リターン電流の経路ができ、電流ループは小さくなりま

す。

図 22 分割されたグランド面





電流ループをできるだけ小さくするために、信号配線と、それに結びついたグランドの戻り道(パターン)

を可能な限り近くに置くようにして下さい:

• 低周波では電流は最も抵抗の尐ない経路を流れます。

• 高周波では電流は最もインダクタンスの尐ない経路を流れます。





図23はグランド面上の55.88cmの長さの配線の例です。

a. 低周波

b. 高周波

図 23 電流密度





図23aは、低周波数での電流の戻り経路を示しています。低周波数では電流は最も抵抗分の低いところを

流れます。

図23bは高周波の場合を示しており、電流は配線の直下を流れます。この経路がもっともインピーダンス

が低いためです。

高速デジタル信号のリターン電流は上記のような経路をとるため、アナログ信号に影響するようなことは

ありません。このことからデジタルの電流は他に影響を不えることが尐ないため、グランド分割の必要は

ありません。

デジタルとアナログが混在する場合には、グランド面を一枚だけ用意し、3.1節で説明したように、PCB

を区画ごとに管理しましょう。すべての層においてアナログ信号アナログの区画内で配線し、デジタル信

号デジタルの区画内で配線します。デジタル信号の配線を基板のアナログ区画内に置くことや、その逆を

行ってはいけません。アナログ、デジタル、電源のグランド復路を慎重に設計し、他の区画を通って流れ

ないようにします。

すべての高周波信号の配線はベタ面(電源・グランド)に隣り合う層になければなりません。

25 MHz以上の周波数を扱う場合、PCBには2つ(もしくはそれ以上)グランド面が必要になります。

3.1.3 グランドグリッド

2層基板の場合はグランド面を持つことが困難ですが、これに代わるグランドグリッドが適切な機能を果

たすグランド面として利用できます。

グランドグリッドの線の間隔の取り方が最も重要です。図24 は、インダクタンス対グリッド間隔の関係

を示しています。グランドグリッド間隔はインダクタンスが減尐する13mm以下にしなくてはなりませ

ん。





図 24 グランドグリッド間隔作用としてのインダクタンス

理想的なグランドグリッドはPCBの上部と下部で、一方に水平方向のグランド配線、もう一方に垂直なグ

ランド配線を設けて面のように配置したものです。この「直角に交差する配線の配置」は絶対条件ではあ

りません。

配線部には可能な限りの幅を不え、その交点にはビアを打って垂直と水平の配線を接続します。デカップ

リングコンデンサはこの交差点に配置されるのが理想です。

図 25 グランドグリッドのテクニック





3.1.4 グランドポイント

2層もしくは多層構造の基板では、すべての高速集積回路の下部には堅固なグランドの「アイランド」が

存在していなければなりません。またこのアイランドはビアでグランド層に接続されていなければなりま

せん。グランド・ビアはチップの各グランドピンに近接近した位置に打たなければなりません。

図 26 グランドアイランドとビア

低放射/低感受性レベルと低インピーダンスを実現するため、すべてのグランドループは20分の1波長よ

りも短くなければなりません。

3.1.4.1 シングルポイント･グランディング

シングルポイント･グランディングは低レベル低周波回路(1MHz以下)ではうまく働きます。しかしESD

にはグランドが高インピーダンスとなるため理想的ではありません。





図 27 シングル･ポイントグランド

3.1.4.2 マルチポイント･グランディング

マルチポイント･グランディングはESD対策に有効です。グランドインピーダンスが低く、回路から大き

な電流を适がすのに有効です。

図 28 マルチ･ポイントグランド

3.1.4.3 グランドビンと相互接続

グランドピンはすべてのコネクタ(基板間、基板・ケーブル間)適切に配置されなくてはなりません。コネ

クタのグランドピンの数は、その配置に先立って決定されるべきで、コネクタとケーブルの電流容量を元

に検討されなくてはなりません。

図 29 散在型グランドの利用





アドレス線やデータ線に対しては、そのループ面積を最小にするため、最低でも8本の信号線に対して1

本のグランドリターン経路を設ける必要があります。あるいはこれを5対1の割合に増やすとよりよい結

果が得られます。すべての信号線は可能な限り短くします。グランド配線は通常、最も活発な信号：アド

レスの最下位ビット(LSB)に隣り合うよう配置します。

3.1.4.4 メタルアイランド

PCB上のメタル部を浮いた状態にすることは避けてください。浮いていると回路上のエネルギーを容易に

捉えて反射します。長さと幅の比が10: 1より大きいすべてのグランド・パターン部は、最低でもその両

端に各1個、GNDビアを打たなくてはなりません。

図 30 グランドの浮きを解決する





3.1.4.5 グランド面領域

グランド面は部品面、配線面、電源面にかかわらず、可能な限り広げてください。回路の高性能化には、

グランド面は電源面より大きくし、各配線の長さはレイヤ層間の厚さの20倍以上とします。

図 31 グランド面の境界

3.1.4.6 グランドのスター配線とスパークギャップ

図 32 PCBスター接続図 33 スパークギャップ





コネクタ・グランドや、スパークギャップのようなラインの接地部分には、特別な考慮が必要です。通常

この種類の接地の最も適しているのがスター配線です。これだと接地はひとつの場所で済み、配線はその

場所に別々に戻ってきます。

PCBのスパークギャップでESD保護を補完することも可能です。ここに示したスパークギャップは

1000分の8インチギャップを汎用PCBに応用したものです。ギャップ部分にはそれがとして機能するよ

うにソルダーレジストは施しません。このような小さいスパークギャップのブレークダウン電圧は、およ

そV＝(3000pd + 1350)で求めることができます(「p」は大気圧、「ｄ」はミリ単位の距離)。写真の

スパークギャップは2000Vから2500V程度のピーク電圧を想定しています。





3.1.4.7 電源

レギュレータと電源は、PCBの電源供給ポイントの近くに配置して下さい。この場所で電源のデカップリ

ングを行い、この点から配電を行います。

大容量のコンデンサ(電解コンデンサなど)は常に、尐なくとも１個の高周波セラミックコンデンサと並列

に使用します。これの電源部でのデカップリングは各デバイスに配置するデカップリングに加えて行わな

ければなりません。

可能であれば配電には電源層を使用します。2層の基板では、スター接続か電源グリッドを使わなくては

なりません。「スター」ポイントは電源デカップリング用大容量コンデンサの正極とし、このコンデンサ

は供給電力の最大量を蓄えます。

図 34 電源のスター･ポイント

大容量コンデンサの値は、電力要求量に対し十分大きく、その際の電圧降下が許容範囲内に収まるように

計算しておかなくてはなりません。その値は通常、尐なくとも各デバイスに置かれたデカップリングコン

デンサのすべての値の合計の10倍以上になります。

3.1.4.8 デカップリングコンデンサ

ICのデカップリングには、積層セラミックコンデンサの使用が推奨されます。その場合、値は0.1μF、

ESD用にはより小さい0.01μFでなければなりません。デカップリングコンデンサは物理的に可能な限

り、ICの電源ピンの近くに配置しなければなりません。コンデンサが離れて配置されればされるほど、配

線のインダクタンスは高くなり、コンデンサの効果が低下します。





デカップリングコンデンサは電源供給に丌可欠であり、デバイスが正しく機能するのに十分な電流を供給

できなくてはなりません。ICの周りにコンデンサを配置するときには出力のスイッチングの際の高いピー

ク電流を考慮しなければなりません。

コンデンサは最低でもIC1個につき1個必要です。コストとスペースの許す限り、デカップリングコンデ

ンサをさらに追加することが望ましいといえます。





3.1.4.9 クロストークと配線間隔

クロストークやカップリングを避けるには、高速ライズ／フォールタイム(例えば10 ns以下)の高電流を

流す配線は、平行に走る他の配線から適切な間隔をとるか、グランドガードをその間に置かなければなり

ません。これは、影響を受けやすい信号が有害な配線の近くにある場合は特に重要です。

電源とグランドは、ループエリアを最小にし、ループインピーダンスを小さく抑えるため、常に並行に(横

に並んで)配置されるか、互いに上下になって(近接する層で)配置されなければなりません(図35)。これ

は2層の基板にはとりわけ重要です。

図 35 電源とグランド配置

電源配線と高ノイズ信号を並行に配置しないで下さい。ノイズが電源にカップリングする可能性がありま

す。回路動作に必要なだけの最低の電力、最低のスイッチング速度にすることにより放射を低く抑えるこ

とができます。

PCB上での電力、グランド、信号配線は短く、また可能な限り幅の広いパターンで行ってください。基

板上のパススルー部には特に注意が必要で高い幅と長さの比(最低限でも1:10を推奨)が必要になります。





電源配線上にフェライトビーズにより、1 MHz以上の余計な信号を減退させることができます。こうい

ったビーズをうまく選択すれば、DCのロスなしでライン反射による寄生リンギングや、スイッチングの

高周波成分を減衰させるのに大きな効果が期待できます。

注：フェライトの使用はAC電流の流れを妨げることがあるので注意して下さい。

ツェナーダイオードやMOV、トランソーブのようなデバイスは、PCBの入力部に配置し、それぞれが過

渡電流やスパイクを制限／捕捉できるようにします。グランドへは低いインピーダンスで接続されてなく

てはなりません。

3.1.4.10 電源回路の配置

すべてのスイッチング電源(SMPS)配線は、SMPSの配線をリファレンス層に隣り合った層にまとめ、ル

ープを小さくまとめるのが理想的です。スイッチング部と大電流回路はデジタル回路と低レベルアナログ

回路からは離しておくべきです。

注：ヒートシンクはすべて接地して下さい。





3.1.5 デジタル回路で考慮すべき点

デジタルクロック配線はEMIの源です。PCB上のすべてのクロック系配線は、注意深くグランド面に近接

して配置するようにします。グランド以外の配線は、水晶や他のノイズの大きい回路の下に置いてはいけ

ません。クロック信号は、可能であれば電源とグランド面の間に埋め込んでください。

クロックやデータストローブなどの重要な配線はすべて、物理的にグランド配線かグランド面に近接して

配置されなくてはなりません。

3.1.5.1 発信器

発信器とクロック生成ICは、I/Oコネクタから距離を置き、かつ関係するチップの近くに配置して下さい。

デジタル信号には、システムが許す限り最も低いクロック周波と遅いライズ／フォールタイムを使うよう

にして下さい。

クロックドライバの出力にフィルタにかけて(ダンピング抵抗)ライズ／フォールタイムを大きくしさせ、

リンギングを減らしてください。(一般に33 Ωから70Ω)

図 36 クオーツ／オシレータの配置

3.1.5.2 デジタルバス

ターミネータ(終端)はライズタイムが伝播遅延の2倍以上の配線に使います。

差動信号線は互いに至近に置き、磁場相殺の利点を全面的に利用しましょう。グランドガード配線は、差

動ペア信号の全長にわたってその両側に配置します。





図 37 デジタルバスの長さを最小化する

データ、アドレス、マイクロプロセッサの制御線のような高速デジタル信号は、一まとめにしてI/Oコネ

クタからはできる限り離すようにししてください。

ライズ／フォールタイム、デューティサイクル、スイッチング信号の基本周波数の管理は、高調波成分の

発生を抑えるのに役立ちます。使われていないICの入力はすべて終端することにより、意図しないスイッ

チングやノイズを防げます。

高速信号、制御信号、割込みとリセット信号は、PCBの端から遠ざけて下さい。

3.1.6 アナログ回路で考慮すべき点

アナログや周辺回路は、I/Oコネクタのできるだけ近くに配置し、高速デジタル、大電流、電源スイッチ

ング回路からはできるだけ離します。アナログ信号はPCBのアナログ区域内に制限し、ローパスフィルタ

をすべてのアナログ入力に使うようにします。

グランドガード配線は常にアナログ信号に近接して配置するようにします。ガード配線は回路グランドの

送信と受信の両側にビアを打ちます。

リレーやソレノイドのコイルの両端にサプレッションデバイスを使う場合は、コイルの端子に可能な限り

近くに配置します。





3.1.7 シールドとケーブル

システムの金属製のシールドはすべて、共通のグランドを用いて接地されていなければなりません。それ

ぞれのシールドはグランドに対し低いインピーダンスでなければならず、シールドしている対象へのカッ

プリングによるノイズを防ぐため、尐なくとも2箇所で接続されるようにします。接地していない(浮いて

いる)シールドの電圧は条件と位置により変わるため、シールド対象に対するノイズの影響は丌定です。

負荷にツイステッドペア配線を使用すると、磁場を放射するようなループアンテナを作り出すのを避けら

れます。

ワイヤのハーネスに金属板を用いる場合、開口部がないように注意します。この開口部がスロットアンテ

ナとして作用することがあります。

デリケートな低周波信号(1.0MHz以下)や、正確な電圧のリファレンスが必要な1.0kΩ以下のインピーダ

ンスの引き回しにはツイステッドペア線を使います。

同軸ケーブルはRF (10 MHz以上)の伝送に使います。たとえばビデオなどのアプリケーションでは広い

周波数帯にわたりインピーダンスが一定であることが必要なためです。

大きく急激な電流変化のある回路は、他の回路に影響を不えないように、個別のグランドへの戻り経路が

必要です。

ワイヤのハーネスはディストリビュータのような電界を発生する装置、オルタネータやモーター、ソレノ

イドのような磁場を発生する装置から、尐なくとも10cmは距離をとっておく必要があります。これらの

装置からの影響(カップリングやピックアップによる)を避けるため、ワイヤハーネスの長さは最低限でな

ければなりません。ワイヤハーネスはICやオシレータ回路からも離しておきます。またICのそばやそれを

横切る配置は常に避けるようにします。(図38)





図 38 REとCEに影響するパッケージングの考慮

重要な信号は決して、ワイヤハーネスの導体の外側に配置してはいけません。これはシールドされたリボ

ンケーブルでも同様です。





4. 略称

図表 5 略称

頭文字意味

CDM デバイス帯電モデル

CE 伝導妨害波

CRC 巡回冗長検査

DUT 被試験デバイス

EFT 電気的高速過渡現象

EMC 電磁環境適合性

EMI 電磁妨害

ESD 静電気放電

EUT 被試験装置

HBM 人体モデル

I/O 入力／出力

IC 集積回路

LED 発光ダイオード

LSB 最下位ビット

MM 機械モデル

MOV 酸化金属バリスタ

PCB プリント基板

RF 無線周波数

SMD 表面実装部品スイッチ

SMPS スイッチング電源





WDT ウォッチドッグ・タイマー





5. References

[1] Electrostatic Discharge and Electronic Equipment

Warren Boxleinter; 1989; IEEE Press; ISBN 0-87942-244-0.

[2] ESD Immunity in System Designs, System Field Experiences and Effects of PWB Layout

Douglas Smith and Ed Nakauchi; Electrical Overstress/Electrostatic Discharge Symposium

Proceedings 2000; IEEE Catalog No. 00TH8476, Ordering No EOS-22

.

[3] EMC Design Guide

2000, Henry W. Ott

[4] EMC Design Issues in Appliances

November issue 2006; Conformity; Ronald Brewer

[5] EMC Guide for Printed Circuit Board

2002; Ford Motor Company; Document ES-3U5T-1B257-AA

[6] The Designer’s Guide to Electromagnetic Compatibility

2005; Daryl Gerke and Bill Kimmel; published by Kimmel Gerke Associates, LTD.

[7] Chip Monolithic Ceramic Capacitors

September 2009; Murata Manufacturing Co.; Document Cat.No.C02E-15

[8] Designing PCBs for ESD and EMI Compliance

2009; Airborne Electronics

[9] IEEE ‘Design Tips’: Resistive vs. Inductive Return Current Paths

2008; Bruce Archambeault, Ph.D., IEEE Fellow.





6. Legal information

6.1 Definitions

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The document is a draft version only. The content is still under internal review and subject to formal approval, which may result in modifications or

additions. NXP Semiconductors does not give any representations or warranties as to the accuracy or completeness of information included herein and

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Applications

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Export control

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national authorities.

6.3 Trademarks

Notice: All referenced brands, product names, service names and trademarks are the property of their respective owners.





7. 目次

1 はじめに .............................................................................. 3

2 基本原則 ............................................................................. 3

2.1 ESDパルス ............................................................................... 3

2.1.1 ESDパルスの性質：IECモデル .......................................... 3

2.1.2 ESD問題とは… ...................................................................... 6

2.2 影響と不具合モード .............................................................. 8

2.2.1 原因、経路とレセプタ............................................................ 8

2.2.2 意図しないアンテナ作用 ..................................................... 8

2.3 R、L、C及びD要素の概観................................................... 9

2.3.1 抵抗器(R)の特性 ................................................................... 9

2.3.2 インダクタ(L)の特性 .............................................................. 10

2.3.3 コンデンサ(C)の特性 ............................................................ 10

2.3.4 ダイオード(D) ........................................................................... 13

2.3.5 フィルタ ...................................................................................... 13

2.3.6 グランド...................................................................................... 13

2.4 ESDの影響の緩和 ................................................................ 14

2.4.1 ハードウエアでのESD対策指針........................................ 14

2.4.2 ソフトウエアでのESD対策指針 ......................................... 14

2.4.2.1 更新 ............................................................................................ 16

2.4.2.2 チェックと再設定 .................................................................... 16

2.4.2.3 未使用の割り込みとレジスタ ............................................. 16

2.4.2.4 ウォッチドッグ･タイマー ........................................................ 16

3 回路・PCB設計の実践的アプローチ ............................... 17

3.1 基板構造 -機能的配置 ...................................................... 17

3.1.1 多層基板に推奨される層構造 .......................................... 19

3.1.1.1 4層基板の層構造 .................................................................. 19

3.1.1.2 6層基板の層構造 .................................................................. 20

3.1.2 グランド面 ................................................................................. 21

3.1.3 グランドグリッド ....................................................................... 25

3.1.4 グランドポイント ...................................................................... 27

3.1.4.1 シングルポイント･グランディング ...................................... 27

3.1.4.2 マルチポイント・グランディング .......................................... 28

3.1.4.3 グランドピンと相互接続 ....................................................... 28

3.1.4.4 メタルアイランド ...................................................................... 29

3.1.4.5 グランド面領域 ....................................................................... 30

3.1.4.6 グランドのスター配線とスパークギャップ ...................... 30

3.1.4.7 電源 ............................................................................................ 32

3.1.4.8 デカップリングコンデンサ .................................................... 32

3.1.4.9 クロストークと配線間隔 ....................................................... 33

3.1.4.10 電源回路の配置 .................................................................... 34

3.1.5 デジタル回路で考慮すべき点 ........................................... 35

3.1.5.1 発信器 ....................................................................................... 35

3.1.5.2 デジタルバス ........................................................................... 35





3.1.6 アナログ回路で考慮すべき点 ........................................... 36

3.1.7 シールドとケーブル ............................................................... 36

4 略称 ..................................................................................... 38

5 参考文献 ............................................................................. 39

6 Legal Information ............................................................... 40

6.1 Definitions ................................................................................ 40

6.2 Disclaimers ............................................................................... 40

6.3 Trademarks .............................................................................. 40

7 目次 ..................................................................................... 41

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AN10897 - NXP Semiconductors...2010/01/28 · AN10897 ESD,EMC設計ガイド 改定02版 — 2010年 1月19日 アプリケーションノート ドキュメント情報 情報 内容

AN10897 - NXP Semiconductors...2010/01/28 · AN10897 ESD,EMC設計ガイド改定02版 — 2010年 1月19日アプリケーションノートドキュメント情報情報内容