BÁO CÁO ĐIỆN TỬ SỐ

Họ và tên :Đoàn Văn Diệu

SHSV:20080424

Lớp :Điện tử 9-K53

Tuần thí nghiệm: 8-9-10

Bài 3: Giới thiệu về Quartus và quy trình thiết kế mạch trên FPGA

Câu1: Thực hiện thiết kế mạch điện light bằng cách vẽ mạch trực tiếp thay

vì sử dụng mã vhdl:

Trong cách mô tả này, mạch điện tạo nên từ các cổng logic rời rạc, hay các

hàm gồm nhiều cổng logic tích hợp (megafunctions). Để vẽ mạch theo cách

này, nhấn New, chọn tab Device Design Files, chọn Block Diagram/

Schematic File, hiện:

Hình vẽ

Hình vẽ. Giao diện Block Editor

Nhấn chọn Symbol Tool để hiện các cổng logic hay các hàm Megafuntions

Các công cụ vẽ mạch

Cửa sổ vẽ

Hình vẽ. Các cổng logic, các hàm.

Khi đã chọn xong các cổng logic hay hàm thì dùng các công cụ nối dây để

vẽ mạch hoàn chỉnh.

Các cổng logic hay hàm

Vùng hiển thị

cổng logic

hay hàm

Câu 2: Phải phân tích và mô phỏng thời gian cho thiết kế vì:

ngoài đánh giá xem mạch có chạy đúng hay không thì có thể:

- Biết được tốc độ xử lí tín hiệu của mạch đã thiết kế.

- Biết được lượng thời gian cần thiết để có tín hiệu đúng, ổn định để sử

dụng tiếp. Nếu kết quả đầu ra có sử dụng để làm đầu vào để xử lí tiếp

thì cần biết sau thời gian bao nhiêu thì mới lấy kết quả ở đầu ra đó để

có kết quả chính xác hơn.

-

Bài 4: Thiết kế bộ so sánh 3 bit

Câu 1: Các cách thực hiện bộ so sánh 8 bit:

- So sánh từng bit một, thứ tự từ bit cao xuống bit thấp và đưa ra kết

quả như bộ so sánh 3 bit. Cách này có đường đi tín hiệu đi dài, qua

nhiều phần tử xử lí logic nên xử lí chậm, tốc độ thực hiện không

nhanh.

- Chuyển số 8 bit thành số 9 bit bằng cách thêm 1 bít váo, sau đó dùng

bộ cộng có dấu để trừ 2 số cho nhau. Xét dấu của kết quả xem là số có

dấu hay không có dấu để kết luận là lớn hơn hay bé hơn. Cách này

nếu dùng bộ cộng thường ripple-carry thì có chậm, do cũng đi qua

nhiều phần tử logic. Nếu sử dụng bộ carry-lookahead thì có thể xét

dấu nhanh hơn. Cách này chỉ cần quan tâm đến dấu, không cần quan

tâm đến kết quả là độ lớn nhận được. Nhưng khi so sánh số bit nhiều

hơn thì bộ lookahead sẽ phức tạp,có các vấn đề về fan-in….

Câu 2: đường đi dài nhất của bộ so sánh 3 bit:

Mỗi lần so sánh 1bit thì đường đi dài nhất là tín hiệu so sánh “bằng” là 5.So

sánh 3 bit sẽ là 13(do đầu ra của BO1 là đầu vào của BI2, đầu ra BO2 là đều

vào của BI3 nên có đường đi là 15-2=13).

Câu 3: số phần tử được dùng trong bộ so sánh 3 bit này là 9 cổng OR, 18

cổng AND, 21 cổng NOT.

Mỗi bộ so sánh 1 bit

Bài 5: Mạch dãy, xây dựng bộ đếm

Câu 1: Cách phát triển thành bộ đếm 8 bit:

Ta có thể ghép 2 bộ đếm 4 bit với nhau thành bộ đếm 8 bit, đặt bộ đếm thứ 1

làm 4 bit cao, 4 bit thứ 2 làm 4 bit thấp, với xung clock của bộ 4 bit thứ 1 có

chu kì bằng 16 lần xung clock ở bộ đếm thứ 2. Khi đó mỗi khi bộ 4 bit thứ 2

đếm từ 0 đến 15 rồi quay về 0 thì bộ đếm thứ 1 được đếm 1 lần, tạo thành bộ

đếm 8 bit. Có thể đặt xung clock của bộ đếm thứ 1 bằng cách AND tất cả

các bit của bộ đếm thứ 2, khi tất cả 4 bit đều bằng 1 thì sẽ xuất xung clock

cho bộ đếm thứ 1 đếm.

Câu 2: Đường đi dài nhất trong bộ đếm 4 bit gồm có: tín hiệu qua cổng

NOT, tín hiệu ra T_2 thông qua 1 cổng NOT, 1 cổng AND và 1 cổng OR,

suy ra đường đi dài nhất là 4.

Giả sử qua mỗi cổng LOGIC thì tín hiệu bị trễ thời gian ∆t giống nhau thì

qua 3 cổng LOGIC sẽ bị trễ 3.∆t. Từ đó suy ra tốc độ tối đa cho phép là phải

lớn hơn 3.∆t và lớn hơn xung Clock.

Câu 3: Số phần tử Logic được sử dụng trong bộ đếm 4 bit:

- Trong bộ T_FF: 1 cổng NOT với tín hiệu temp, tín hiệu T_3 cần 2

cổng AND, tín hiệu T_2 cần 2 cổng NOT, 4 cổng AND và 1 cổng OR,

suy ra có 10 cổng trong bộ T_FF này.

- Có 4 bộ PORT MAP.

Suy ra có tất cả có 40 phần tử Logic được sử dụng.