Báo Cáo Tiến Độ Đồ Án 2

7/26/2019 Báo Cáo Tiến Độ Đồ Án 2

http://slidepdf.com/reader/full/bao-cao-tien-do-do-an-2 1/16

BÁO CÁO TIẾN ĐỘ ĐỒ ÁN 2

Đề tài: tìm hiểu DSP TMS320F2812

I. GIỚI THIỆU CHUNG

-TMS320F2812 là thành viên của họ TMS320C28x ™ DSP

- được tích hợp cao, hiệu suất cao, là giải pháp cho các yêu cầu ứng dụng điều khiển

II. CẤU TRÚC PHẦN CỨNG

1.Chức năng Tổng quan ,kiểu đóng gói và bản đồ bộ nhớ của TMS320F2812 :

FEATURE (

F2810 F2811 F2812 C2810 C2811 C2Instruction Cycle (at 150 MHz) – 6.67 6.67 6.67 6.67 6.67 6.6

Sin le-Access RAM SARAM 16-bit – 18K 18K 18K 18K 18K 183.3-V On-Chip Flash (16-bit word) – 64K 128K 128K – – –

On-Chi ROM 16-bit word – – – – 64K 128K 12Code Security forOn-Chip – Yes Yes Yes Yes Yes Ye

Boot ROM – Yes Yes Yes Yes Yes YeOTP ROM (1K x 16) – Yes Yes Yes Yes(3

Yes(3

Ye External Memor Interface 0 – – Yes – – Ye

Event Managers A and B (EVA and EVB) – EV A,

EV A,

EV A,

EV A,

EV A,

EV A

● General-Pur ose GP Timers – 4 4 4 4 4 4● Compare (CMP)/PWM 0 16 16 16 16 16 1●

Ca ture CAP / EP Channels 0 6/2 6/2 6/2 6/2 6/2 6/Watchdog Timer – Yes Yes Yes Yes Yes Ye12-Bit ADC

0Yes Yes Yes Yes Yes Ye

● Channels 16 16 16 16 16 132-Bit CPU Timers – 3 3 3 3 3 3Serial Peri heral Interface SPI 0 Yes Yes Yes Yes Yes YeSerial Communications InterfacesA and B (SCIA and SCIB) 0

SCI A,

SCI A,

SCI A,

SCI A,

SCI A,

SC A,

Controller Area Network (CAN) 0 Yes Yes Yes Yes Yes YeMultichannel Buffered Serial Port 0 Yes Yes Yes Yes Yes YeDigital I/O Pins (Shared) – 56 56 56 56 56 5External Interru ts – 3 3 3 3 3 3

Su l Volta e –

1.8-V Core 135 MHz 1.9-V Core 150 MH

Packaging

128- in PBK

–

Yes Yes – Yes Yes –

176- in PGF – – Yes – – Ye179-ball GHH – – Yes – – Ye179-ball ZHH – – Yes – – Ye

Temperature Options

A: – 40°C to 85°C – Yes Yes Yes Yes Yes YeS: – 40°C to 125°C – Yes Yes Yes Yes Yes YeQ: – 40°C to 125°C(Q100 – Yes Yes PGF Yes Yes PG

(4) – TMS TMS TMS TMS TMS TM



2.Cấu trúc phần cứng

-TMS320F2812 có 2 kiểu đóng gói là kiểu GHH (179 chân ) và ZHH ( 176 chân)

hình 2 là kiểu GHH:

Hình 2.1 Kiểu đóng gói GHH của F2812



-Chức năng các chân được trình bày chi tiết :

NAME PIN NO.

I/O/Z(2

PU/PD(3

DESCRIPTION 179-BALL

176-PIN

128-PIN

XINTF SIGNALS (2812 ONLY) XA[18] D7 158 – O/Z –

19-bit XINTF Address Bus

XA[17] B7 156 – O/Z – XA[16] A8 152 – O/Z – XA[15] B9 148 – O/Z – XA[14] A10 144 – O/Z – XA[13] E10 141 – O/Z – XA[12] C11 138 – O/Z –

XA[11] A14 132 – O/Z – XA[10] C12 130 – O/Z – XA[9] D14 125 – O/Z – XA[8] E12 121 – O/Z – XA[7] F12 118 – O/Z – XA[6] G14 111 – O/Z – XA[5] H13 108 – O/Z – XA[4] J12 103 – O/Z – XA[3] M11 85 – O/Z – XA[2] N10 80 – O/Z – XA[1] M2 43 – O/Z – XA[0] G5 18 – O/Z – XD[15] A9 147 – I/O/Z PU

16-bit XINTF Data Bus

XD[14] B11 139 – I/O/Z PUXD[13] J10 97 – I/O/Z PUXD[12] L14 96 – I/O/Z PUXD[11] N9 74 – I/O/Z PUXD[10] L9 73 – I/O/Z PUXD[9] M8 68 – I/O/Z PUXD[8] P7 65 – I/O/Z PUXD[7] L5 54 – I/O/Z PUXD[6] L3 39 – I/O/Z PUXD[5] J5 36 – I/O/Z PU

XD[4] K3 33 – I/O/Z PUXD[3] J3 30 – I/O/Z PUXD[2] H5 27 – I/O/Z PUXD[1] H3 24 – I/O/Z PUXD[0] G3 21 – I/O/Z PU



NAME PIN NO.

I/O/Z(2

PU/PD(3


176-PIN

128-PIN

XMP/MC F1 17 – I PD

Microprocessor/Microcomputer ModSelect. Switches between microproceand microcomputer mode. When highZone 7 is enabled on the externalinterface. When low, Zone 7 is disabfrom the external interface, and on-ch

boot ROM may be accessed instead. signal is latched into the XINTCNF2register on a reset and the user canmodify this bit in software. The state

XHOLD E7 159 – I PU

External Hold Request. XHOLD, whactive (low), requests the XINTF torelease the external bus and place all

buses and strobes into a high-impedance state. The XINTF willrelease the bus when any current acc

XHOLDA K10 82 – O/Z –

External Hold Acknowledge. XHOLis driven active (low) when the XINThas granted a XHOLD request. AllXINTF buses and strobe signals will in a high-impedance state. XHOLDAreleased when the XHOLD signal isreleased. External devices should onl

XZCS0AND1 P1 44 – O/Z – XINTF Zone 0 and Zone 1 ChipSelect. XZCS0AND1 is active (low)when an access to the XINTF Zone 0

XZCS2 P13 88 – O/Z – XINTF Zone 2 Chip Select. XZCS2 active low when an access to the

XZCS6AND7 B13 133 – O/Z – XINTF Zone 6 and Zone 7 ChipSelect. XZCS6AND7 is active (low)when an access to the XINTF Zone 6

XWE N11 84 – O/Z –

Write Enable. Active-low write strobThe write strobe waveform is specifi

per zone basis, by the Lead, Active, aTrail periods in the XTIMINGx

XRD M3 42 – O/Z –

Read Enable. Active-low read strobeThe read strobe waveform is specifie

per zone basis, by the Lead, Active, aTrail periods in the XTIMINGxregisters. NOTE: The XRD and XW

XR/W N4 51 – O/Z –

Read Not Write Strobe. Normally hehigh. When low, XR/W indicates wricycle is active; when high, XR/Windicates read cycle is active.

XREADY B6 161 – I PU

Ready Signal. Indicates peripheral isready to complete the access whenasserted to 1.XREADY can be configured to be asynchronous or an asynchronous inpu



NAME

PIN NO. I/O/Z(2

PU/PD(3


176-PIN

128-PIN

JTAG AND MISCELLANEOUS SIGNALS

X1/XCLKIN K9 77 58 I –

Oscillator Input – input to the internaoscillator. This pin is also used to feean external clock. The 28x can beoperated with an external clock sourc

provided that the proper voltage leve be driven on the X1/XCLKIN pin. Itshould be noted that the X1/XCLKIN

pin is referenced to the 1.8-V (or 1.9core digital power supply (VDD), ratthan the 3.3-V I/O supply (VDDIO). clamping diode may be used to clam

buffered clock signal to ensure that thlogic-high level does not exceed VDD

X2 M9 76 57 O – Oscillator Output

XCLKOUT F11 119 87 O –

Output clock derived fromSYSCLKOUT to be used for externawait-state generation and as a genera

purpose clock source. XCLKOUT iseither the same frequency, 1/2 thefrequency, or 1/4 the frequency ofSYSCLKOUT. At reset, XCLKOUTSYSCLKOUT/4. The XCLKOUTsignal can be turned off by setting bi(CLKOFF) of the XINTCNF2 registeto 1. Unlike other GPIO pins, the

TESTSEL A13 134 97 I PDTest Pin. Reserved for TI. Must beconnected to ground.

XRSD6 160 113 I/O PU

Device Reset (in) and Watchdog Res(out).

Device reset. XRS causes the device terminate execution. The PC will poito the address contained at the locatio0x3FFFC0. When XRS is brought tohigh level, execution begins at thelocation pointed to by the PC. This pdriven low by the DSP when a watchreset occurs. During watchdog reset, XRS pin will be driven low for thewatchdog reset duration of512 XCLKIN cycles.

The out ut buffer of this in is an

TEST1 M7 67 51 I/O –

Test Pin. Reserved for TI. On F281xdevices, TEST1 must be leftunconnected. On C281x devices, this

pin is a “no connect (NC)” (that is, this pin is not connected

TEST2 N7 66 50 I/O –

Test Pin. Reserved for TI. On F281xdevices, TEST2 must be left

unconnected. On C281x devices, this pin is a “no connect (NC)” (that is, this pin is not connected



NAME

PIN NO. I/O/Z(2

PU/PD(3


176-PIN

128-PIN

JTAG

TRST

B12 135 98 I PD

JTAG test reset with internal pulldow

TRST, when driven high, gives the ssystem control of the operations of thdevice. If this signal is not connecteddriven low, the device operates in itsfunctional mode, and the test resetsignals are ignored.

NOTE: Do not use pullup resistors oTRST; it has an internal pulldowndevice. TRST is an active-high test pand must be maintained low at all timduring normal deviceoperation. In a low-noise environmenTRST may be left floating. In otherinstances, an external pulldown resistis highly recommended. The value ofthis resistor should be based on drive

strength of the debugger pods applicato the design. A 2.2- kΩ resistor

TCK A12 136 99 I PU JTAG test clock with internal pullup

TMS D13 126 92 I PUJTAG test-mode select (TMS) withinternal pullup. This serial control inis clocked into the TAP controller on

TDI C13 131 96 I PUJTAG test data input (TDI) with inte

pullup. TDI is clocked into the selectregister (instruction or data) on a risi

TDO D12 127 93 O/Z –

JTAG scan out, test data output (TDOThe contents of the selected register(instruction or data) is shifted out ofTDO on the falling edge of TCK.

EMU0 D11 137 100 I/O/Z PU

Emulator pin 0. When TRST is drivehigh, this pin is used as an interrupt tfrom the emulator system and is definas input/output through the JTAG scaThis pin is also used to put the deviceinto boundary-scan mode.With the EMU0 pin at a logic-highstate and the EMU1 pin at a logic-lowstate, a rising edge on the TRST pinwould latch the device into boundaryscan mode.

NOTE: An external pullup resistor isrecommended on this pin. The value this resistor should be based on the dstrength of the debugger pods applicato the design. A 2.2-kΩ to 4.7-kΩ resistor is generally adequate. Since



NAME

PIN NO. I/O/Z(2

PU/PD(3


176-PIN

128-PIN

EMU1 C9 146 105 I/O/Z PU

Emulator pin 1. When TRST is drivehigh, this pin is used as an interrupt tfrom the emulator system and is defin

as input/output through the JTAG scaThis pin is also used to put the deviceinto boundary-scan mode.With the EMU0 pin at a logic-highstate and the EMU1 pin at a logic-lowstate, a rising edge on the TRST pinwould latch the device into boundaryscan mode.

NOTE: An external pullup resistor irecommended on this pin. The value this resistor should be based on the dstrength of the debugger pods applicato the design. A 2.2-kΩ to 4.7-kΩ resistor is generally adequate. Since

ADC ANALOG INPUT SIGNALS

ADCINA7 B5 167 119 I –

8-channel analog inputs forSample-and-Hold A. The ADC should not be driven before the VDDVDDA2, and VDDAIO pins have bfully powered up.

ADCINA6 D5 168 120 I – ADCINA5 E5 169 121 I – ADCINA4 A4 170 122 I – ADCINA3 B4 171 123 I – ADCINA2 C4 172 124 I – ADCINA1 D4 173 125 I – ADCINA0 A3 174 126 I – ADCINB7 F5 9 9 I –

8-channel analog inputs for

Sample-and-Hold B. The ADC should not be driven before the VDDVDDA2, and VDDAIO pins have bfully powered up.

ADCINB6 D1 8 8 I – ADCINB5 D2 7 7 I – ADCINB4 D3 6 6 I –

ADCINB3 C1 5 5 I – ADCINB2 B1 4 4 I – ADCINB1 C3 3 3 I – ADCINB0 C2 2 2 I –

ADCREFP E2 11 11 I/O –

ADC Voltage Reference Output (2 VRequires a low ESR (under 1.5 Ω) ceramic bypass capacitor of 10 µF toanalog ground. [Can accept externalreference input (2 V) if the software

bit is enabled for this mode.1 – 10 µF low ESR capacitor can be uin the external reference mode.]NOTE: Use the ADC Clock rate toderive the ESR specification from the

ADCREFM E4 10 10 I/O –

ADC Voltage Reference Output (1 VRequires a low ESR (under 1.5 Ω) ceramic bypass capacitor of 10 µF toanalog ground. [Can accept externalreference input (1 V) if the software

bit is enabled for this mode.1 – 10 µF low ESR capacitor can be uin the external reference mode.]NOTE: Use the ADC Clock rate toderive the ESR specification from the



NAME

PIN NO. I/O/Z(2

PU/PD(3


176-PIN

128-PIN

ADCRESEXT F2 16 16 O –

ADC External Current Bias Resistor

Use 24.9 kΩ ± 5% for ADC clockrange 1 – 18.75 MHz; use 20 kΩ ± 5%

for ADC clock ran e 18.75 MHz – 25ADCBGREFIN E6 164 116 – –

Test Pin. Reserved for TI. Must be left unconnected.

AVSSREFBG E3 12 12 – – ADC Analog GNDAVDDREFBG E1 13 13 – – ADC Analog Power (3.3-V)

ADCLO B3 175 127 – – Common Low Side Analog Input.Connect to analog ground.

VSSA1 F3 15 15 – – ADC Analog GNDVSSA2 C5 165 117 – – ADC Analog GNDVDDA1 F4 14 14 – – ADC Analog 3.3-V SupplyVDDA2 A5 166 118 – – ADC Analog 3.3-V SupplyVSS1 C6 163 115 – – ADC Digital GNDV

DD1A6 162 114 – – ADC Digital 1.8-V (or 1.9-V) Supply

VDDAIO B2 1 1 – – 3.3-V Analog I/O Power PinVSSAIO A2 176 128 – – Analog I/O Ground Pin

POWER SIGNALS VDD H1 23 20 – –

1.8-V or 1.9-V Core Digital PowerPins. See Section 6.2, RecommendedOperating Conditions, for voltagerequirements.

VDD L1 37 29 – – VDD P5 56 42 – – VDD P9 75 56 – – VDD P12 – 63 – – VDD K12 100 74 – – VDD G12 112 82 – – VDD C14 128 94 – –

VDD B10 143 102 – – VDD C8 154 110 – – VSS G4 19 17 – –

Core and Digital I/O Ground Pins

VSS K1 32 26 – – VSS L2 38 30 – – VSS P4 52 39 – – VSS K6 58 – – – VSS P8 70 53 – – VSS M10 78 59 – – VSS L11 86 62 – – VSS K13 99 73 – – VSS J14 105 – – – VSS G13 113 – – – VSS E14 120 88 – – VSS B14 129 95 – – VSS D10 142 – – – VSS C10 – 103 – – VSS B8 153 109 – –



NAME

PIN NO. I/O/Z(2

PU/PD(3


176-PIN

128-PIN

VDDIO J4 31 25 – –

3 3-V I/O Digital Power Pins

VDDIO L7 64 49 – – VDDIO L10 81 – – –

VDDIO N14 – – – – VDDIO G11 114 83 – – VDDIO E9 145 104 – –

VDD3VFL N8 69 52 – –

3.3-V Flash Core Power Pin. This pinshould be connected to 3.3 V at all tiafter power- up sequence requiremenhave been met.This pin is used as VDDIO in ROM

parts and must be connected to 3.3 V

GPIO OR PERIPHERAL SIGNALS GPIOA OR EVA SIGNALS

GPIOA0 - PWM1 (O) M12 92 68 I/O PU GPIO or PWM Output Pin #1GPIOA1 - PWM2 (O) M14 93 69 I/O PU GPIO or PWM Output Pin #2

GPIOA2 - PWM3 (O) L12 94 70 I/O PU GPIO or PWM Output Pin #3GPIOA3 - PWM4 (O) L13 95 71 I/O PU GPIO or PWM Output Pin #4GPIOA4 - PWM5 (O) K11 98 72 I/O PU GPIO or PWM Output Pin #5GPIOA5 - PWM6 (O) K14 101 75 I/O PU GPIO or PWM Output Pin #6GPIOA6 -T1PWM_T1CM

J11 102 76 I/O PU GPIO or Timer 1 Output

GPIOA7 -T2PWM_T2CM

J13 104 77 I/O PU GPIO or Timer 2 Output

GPIOA8 - CAP1_QEP1 H10 106 78 I/O PU GPIO or Capture Input #1GPIOA9 - CAP2_QEP2 H11 107 79 I/O PU GPIO or Capture Input #2GPIOA10 - H12 109 80 I/O PU GPIO or Capture Input #3GPIOA11 - TDIRA (I) F14 116 85 I/O PU GPIO or Timer Direction

GPIOA12 - TCLKINA F13 117 86 I/O PU GPIO or Timer Clock InputE13 122 89 I/O PU GPIO or Compare 1 Output TripE11 123 90 I/O PU GPIO or Compare 2 Output TripF10 124 91 I/O PU GPIO or Compare 3 Output Trip

GPIOB OR EVB SIGNALS GPIOB0 - PWM7 (O) N2 45 33 I/O PU GPIO or PWM Output Pin #7GPIOB1 - PWM8 (O) P2 46 34 I/O PU GPIO or PWM Output Pin #8GPIOB2 - PWM9 (O) N3 47 35 I/O PU GPIO or PWM Output Pin #9GPIOB3 - PWM10 (O) P3 48 36 I/O PU GPIO or PWM Output Pin #10GPIOB4 - PWM11 (O) L4 49 37 I/O PU GPIO or PWM Output Pin #11GPIOB5 - PWM12 (O) M4 50 38 I/O PU GPIO or PWM Output Pin #12GPIOB6 -

T3PWM_T3CM K5 53 40 I/O PU GPIO or Timer 3 OutputGPIOB7 -T4PWM_T4CM

N5 55 41 I/O PU GPIO or Timer 4 Output

GPIOB8 - CAP4_QEP3 M5 57 43 I/O PU GPIO or Capture Input #4GPIOB9 - CAP5_QEP4 M6 59 44 I/O PU GPIO or Capture Input #5GPIOB10 - CAP6_QEPI2 P6 60 45 I/O PU GPIO or Capture Input #6GPIOB11 - TDIRB (I) L8 71 54 I/O PU GPIO or Timer DirectionGPIOB12 - TCLKINB (I) K8 72 55 I/O PU GPIO or Timer Clock Input



NAME PIN NO.

I/O/Z(2

PU/PD(3


176-PIN

128-PIN

N6 61 46 I/O PU GPIO or Compare 4 Output TripL6 62 47 I/O PU GPIO or Compare 5 Output TripK7 63 48 I/O PU GPIO or Compare 6 Output Trip

GPIOD OR EVA SIGNALS GPIOD0 -T1CTRIP_PDPINT

H14 110 81 I/O PU GPIO or Timer 1 Compare Output T

GPIOD1 -T2CTRIP/EVASO

G10 115 84 I/O PU

GPIO or Timer 2 Compare OutputTrip or External ADC Start-of-

GPIOD OR EVB SIGNALS

GPIOD5 -T3CTRIP_PDPINT

P10 79 60 I/O PU GPIO or Timer 3 Compare Output T

GPIOD6 -T4CTRIP/EVBSO

P11 83 61 I/O PU

GPIO or Timer 4 Compare OutputTrip or External ADC Start-of-

GPIOE OR INTERRUPT SIGNALS

D9 149 106 I/O/Z – GPIOE1 -XINT2_ADCSO

D8 151 108 I/O/Z – GPIO or XINT2 or ADC start-of-

GPIOE2 - E8 150 107 I/O PU GPIO or XNMI or XINT13

GPIOF OR SPI SIGNALS GPIOF0 - SPISIMOA M1 40 31 I/O/Z – GPIO or SPI slave in, master outGPIOF1 - SPISOMIA (I) N1 41 32 I/O/Z – GPIO or SPI slave out, master inGPIOF2 - SPICLKA K2 34 27 I/O/Z – GPIO or SPI clockGPIOF3 - SPISTEA (I/O) K4 35 28 I/O/Z – GPIO or SPI slave transmit enable

GPIOF OR SCI-A SIGNALS GPIOF4 - SCITXDA (O) C7 155 111 I/O PU GPIO or SCI asynchronous serial porGPIOF5 - SCIRXDA (I) A7 157 112 I/O PU GPIO or SCI asynchronous serial por

GPIOF OR CAN SIGNALS GPIOF6 - CANTXA (O) N12 87 64 I/O PU GPIO or eCAN transmit dataGPIOF7 - CANRXA (I) N13 89 65 I/O PU GPIO or eCAN receive data

GPIOF OR McBSP SIGNALS GPIOF8 - MCLKXA J1 28 23 I/O PU GPIO or McBSP transmit clockGPIOF9 - MCLKRA H2 25 21 I/O PU GPIO or McBSP receive clockGPIOF10 - MFSXA (I/O) H4 26 22 I/O PU GPIO or McBSP transmit frame syncGPIOF11 - MFSRA (I/O) J2 29 24 I/O PU GPIO or McBSP receive frame synchGPIOF12 - MDXA (O) G1 22 19 I/O – GPIO or McBSP transmitted serial dGPIOF13 - MDRA (I) G2 20 18 I/O PU GPIO or McBSP received serial data

NAME PIN NO.

I/O/Z(2

PU/PD(3


176-PIN

128-PIN

GPIOF OR XF CPU OUTPUT SIGNAL



GPIOF14 -XF_XPLLDIS(O)

A11 140 101 I/O PU

This pin has three functions:

1. XF – General-purpose output pin2. XPLLDIS – This pin is sampled

during reset to check whether thePLL must be disabled. The PLLwill be disabled if this pin issensed low. HALT and STANDB

modes cannot be used when thePLL is disabled.GPIOG OR SCI-B SIGNALS

GPIOG4 - SCITXDB (O) P14 90 66 I/O/Z – GPIO or SCI asynchronous serial portransmit data

GPIOG5 - SCIRXDB (I) M13 91 67 I/O/Z – GPIO or SCI asynchronous serial porreceive data



3.Sơ đồ khối của F2812

-Sơ đồ cấu trúc các chức năng của F2812:

Vùng được bảo mật bởi modul code – security

Flash

128K x 16

ROM

128K x 1612-Bit ADC

(C)

OTP

H0SARAM

BootROM

M0SARAM

M1SARAM

L0SARAM

L1SARAM

CPU-Timer 0

CPU-Timer 1

INT14

INT[12:1]

INT1

3

NMI

CPU-Timer 2

ExternalInterfac

TINT2

PIE

External

Interrupt Control

SCIA/SCIB FIFO

SPI FIFO

McBSP FIFO

EVA/EVB

System Control

(Oscillator and

PLL

+

Peripheral Clocking

Memory

TINT

Real-Time

Control

TINT

XINT13

G

I

GPIO Pins

eCA

16

XRS

X1/XCLKI

Peripheral



III. PHÂN VÙNG BỘ NHỚ :

Hình .Phân vùng bộ nhớ TMS320F2812



IV. CỔNG VÀO RA SỐ ( DIGITAL I/O ):1.Giới thiệu

-DSP C28x khả năng xử lý mạnh mẽ nó, tất cả các thiết bị ngoại vi cần

thiết để xây dựng một hệ thống điều khiển ( SOC – “system on chip”).

-Các thiết bị ngoại vi tích hợp trên dòng C28x có một ưu thế quan trọng so với

các VXL khác. một ngoại vi đơn giản nhất là Digital I/O.

2. Bản đồ bộ nhớ dữ liệu ngoại vi -các thiết bị ngoại vi của C28x có bản đồ bộ nhớ ở vùng bộ nhớ dữ liệu theo

kiến trúc Harrvard

- điều khiển các ngoại vi bằng việc truy cậ p vào địa chỉ bộ nhớ dữ liệu chuyên

dụng .Các hình sau đây sẽ chỉ ra điều này:

3.khung ngoại vi:

-Tất cả các thanh ghi ngoại vi được nhóm lại với nhau thành một nhóm gọi là

“khung ngoại vi” – PF0,PF1 và PF2 .

-Các khung ngoại vi này nằm trong bản đồ bộ nhớ dữ liệu .Khung ngoại vi PF0

bao gồm các thanh ghi để điều khiển tốc độ của bộ nhớ flash bên trong người lập

trình có thể truy cập một lần trên mỗi chu kỳ xung clock.Flash là bộ nhớ tĩnh sử

dụng thường xuyên cho việc lưu trữ code và dữ liệu ban đầu .Khung ngoại vi PF1

chứa hầu hết các thanh ghi điều khiển thiết bị ngoại vi ,ngược lại khung ngoại vi



PF2 chỉ dành riêng cho khối thanh ghi CAN ( control Area Network)

Hình Phân vùng bộ nhớ TMS320F2812

- Một số vùng bộ nhớ có mật khẩu bảo vệ bởi modul bảo mật ( code security

module ) .Mật khẩu bảo vệ được lập trình ,bất kỳ sự truy cập nào vào khu vực

bảo mật thì chỉ được chấp nhận khi nhập một mật khẩu chính xác vào khu vực

đặc biệt của PF0.

4.Cổng vào ra số Digital I/O

-Tất cả Digital I/O đều được nhóm lại thành các PORT gọi là GPIO – A,B,D,E,F và G .Ở đây GPIO có nghĩa là “ General purpose input output

“.C28x được trang bị rất nhiều thiết bị bên trong ,

- không phải tất cả các tính năng có thể kết nối với các chân chuyên dùng của

thiết bị cùng lúc.Giải pháp cho việc này là sử dụng bộ dồn kênh ( Mutiplex –

MUX) .Có nghĩa là một chân có thể sử dụng cho 2 hoặc 3 chứa năng khác nhau và

nó được lựa chọn bởi người lập trình .



Hình Các GPIO PORT TMS320F2812

-Thuật ngữ “ Input Qualitification feature “ đề cập đến một chức năng được

thêm vào cho đầu vào Digital ở các PORT A,B,D, và E .Khi các tính năng này được

sử dụng một xung đầu vào phải được dài hơn giá trị danh định của chu kỳ xung

clock để được công nhận là đầu vào hợp lệ.

-Tất cả 6 GPIO – PORT được điều khiển bởi thanh ghi dồn kênh(Mutiplex) của

chúng là thanh ghi GPxMUX ( ở đó x là ký hiệu từ A đến F

) .Xóa bit về “0” có nghĩa là chọn chức năng I/O ,đặt bit lên “1” có nghĩa là lựa

chọn chứa năng riêng ( TI gọi là “primary function “)

-Khi đầu vào ra Digital I/O được lựa chọn,Sau đó nhóm thanh ghi GPxDIR định

nghĩa chiều của I/O.Xóa bit về 0 để thiết lập như là đầu vào ,đặt bit lên 1 để xác

định là đầu ra.một số cổng đầu vào được trang bị cùng với một “ Input

qualification feature “ .Dùng lựa chọn này chúng ta có thể định nghĩa một

khoảng thời gian để loại trừ các Spike ( gai ) hay là các xung ngắn từ khi đang

được công nhận là đầu vào hợp lệ.

Documents

Báo Cáo Tiến Độ Đồ Án 2